JPH05334885A

JPH05334885A - 不揮発性半導体メモリ

Info

Publication number: JPH05334885A
Application number: JP13728192A
Authority: JP
Inventors: Hiroshi Iwahashi; 弘岩橋
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1992-05-28
Filing date: 1992-05-28
Publication date: 1993-12-17
Anticipated expiration: 2014-06-14
Also published as: KR960010958B1; EP0572240A3; EP0572240A2; JP2904645B2; DE69328517T2; US5557570A; KR930024020A; DE69328517D1; EP0572240B1; US5428570A

Abstract

(57)【要約】【目的】この発明の目的は、従来よりも消去時間を短縮
でき、動作速度を高速化することが可能なフラッシュＥ
ＥＰＲＯＭを提供することである。【構成】行デコーダ１１の全ての出力を非選択状態と
し、列デコーダ１２の全ての出力を例えば選択状態とし
て各メモリセル１０に流れる電流の総和をセンスアンプ
３２によって検出し、この検出した電流が所定値になっ
た場合、データの消去終了としている。したがって、複
数のメモリセル１０に対して同時にチェック読出しを行
っているため、従来に比べてデータの消去時間を短縮す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体メモリ
に係わり、特にフラッシュＥＥＰＲＯＭ（Electrically
Erasable Programmable Read Only Memory ）に記憶さ
れたデータを消去した際の消去チェックに関する。

【０００２】

【従来の技術】図２は、従来のＮＯＲ型フラッシュＥＥ
ＰＲＯＭを示すものである。このフラッシュＥＥＰＲＯ
Ｍにおいて、浮遊ゲートを有するメモリセル１０はマト
リックス状に配列されている。各メモリセル１０の各制
御ゲートは行線ＷＬ１，ＷＬ２，ＷＬ３…ＷＬｉにぞれ
ぞれ接続され、各行線ＷＬ１，ＷＬ２，ＷＬ３…ＷＬｉ
は行デコーダ１１に接続されている。前記各メモリセル
１０のソースは電源ＶＥにそれぞれ接続され、各メモリ
セル１０のドレインは列線ＣＬ１，ＣＬ２，ＣＬ３…Ｃ
Ｌｎにそれぞれ接続されている。これら列線ＣＬ１，Ｃ
Ｌ２，ＣＬ３…ＣＬｎにはＮチャネルトランジスタＧ
１，Ｇ２，Ｇ３…Ｇｎのソースが接続されている。これ
らトランジスタＧ１，Ｇ２，Ｇ３…Ｇｎの各ゲートは列
デコーダ１２に接続され、各ドレインはＮチャネルトラ
ンジスタ１３を介して高電圧の電源Ｖｐ（１２ボルト）
に接続されている。このトランジスタ１３のゲートはデ
ータ入力回路１４に接続されている。

【０００３】一方、前記トランジスタＧ１，Ｇ２，Ｇ３
…Ｇｎの各ドレインは、Ｎチャネルトランジスタ１５の
ソースに接続されるとともに、フィードバック用のイン
バータ回路１６を介してトランジスタ１５のゲートに接
続されている。このトランジスタ１５のドレインは図示
せぬセンスアンプに接続されるとともに、Ｐチャネルの
負荷トランジスタ１７のゲートおよびドレインに接続さ
れている。この負荷トランジスタ１７のソースは電源Ｖ
ｃに接続されている。

【０００４】上記構成において、メモリセルからデータ
を読出す場合、行デコーダ１１および列デコーダ１２に
よって複数の行線および列線から１つの行線および列線
が選択され、これら選択された行線および列線の交点に
存在するメモリセル１０からデータが読出される。

【０００５】一方、メモリセル１０に記憶されているデ
ータを消去する場合は、メモリセルのソースに高電圧Ｖ
Ｅが印加され、メモリセルの浮遊ゲートに蓄えられてい
る電子が、浮遊ゲートからソースに放出される。

【０００６】また、メモリセル１０にデータの書込む場
合は、上記のようにして選択されたメモリセルのゲート
とドレインとに、トランジスタ１３を介して電源Ｖｐよ
り高電圧が印加され、チャネルに電流を流して電子正孔
対を発生させて、電子がチャネルから浮遊ゲートに注入
される。

【０００７】

【発明が解決しようとする課題】

（第１の課題）上記フラッシュＥＥＰＲＯＭにおけるデ
ータの消去おいて、浮遊ゲートから電子を放出し過ぎる
とメモリセルの閾値電圧がマイナスとなる。このため、
ゲートが０ボルトとされた非選択のメモリセルも導通状
態となり、選択動作ができなくなる。したがって、従来
では、消去動作と読出し動作とを繰り返し行い、浮遊ゲ
ートからの電子の放出状態をその都度チェックし、適当
な閾値電圧に到達したところで消去を止めるようにして
いる。すなわち、一度の消去でメモリセルの閾値電圧が
マイナスにならないように、一回の消去時間を短く設定
し、消去の都度メモリセルからデータを読出すことによ
って、浮遊ゲートからの電子の放出状態をチェックし、
適当な閾値電圧に到達したところで消去を止めている。

【０００８】このように従来では、消去と読出しとを繰
り返し行い。また、読出し動作においては全てのメモリ
セルを順次選択して全てのメモリセルからデータを読出
していたため、メモリセルに記憶されていたデータを消
去するのに、時間がかかるという欠点があった。

【０００９】（第２の課題）図３は、従来のフラッシュ
ＥＥＰＲＯＭを示すものであり、図２と同一部分には同
一符号を付す。図３において図２と異なるのは、前記ト
ランジスタＧ１，２，Ｇ３…Ｇｎの各ドレインには、Ｎ
チャネルトランジスタ２０のソースが接続されている。
このトランジスタのゲートは前記インバータ回路１６の
出力端に接続され、ドレインは前記電源Ｖｃに接続され
ている。

【００１０】図３に示すフラッシュＥＥＰＲＯＭにおい
ても、一度の消去でメモリセルの閾値電圧がマイナスと
ならないように、一回の消去時間を短く設定し、データ
消去の都度、メモリセルからデータを読出すことによっ
て、浮遊ゲートからの電子の放出状態をチェックし、適
当な閾値電圧に到達したところで消去を止めている。

【００１１】上記チェックは、図４に示すようなセンス
アンプ２１を用いて行われる。このセンスアンプ２１の
一方入力端には入力電圧Ｖin（消去されたメモリセルに
流れる電流Ｉcellに対応する）が供給され、他方入力端
にはファレンス回路２２から出力されるリファレンス電
圧Ｖref （リファレンス電流Ｉref に対応する）が供給
されている。リファレンス回路２２は、図３に示すメモ
リセル側と同様の構成であり、図３と同一部分には、同
一符号に添字ａを付して示す。尚、１０ａはダミーメモ
リセルである。

【００１２】前記センスアンプ２１は入力電圧Ｖinとリ
ファレンス回路２２から出力されるリファレンス電圧Ｖ
ref とを比較し、入力電圧Ｖinがリファレンス電圧Ｖre
f より低くなった場合、メモリセルは消去されたことに
なる。

【００１３】メモリセルに流れる電流Ｉcellが、どの程
度まで増えれば消去されたと判断するかは、メモリセル
側の負荷トランジスタ１７と、リファレンス回路２２の
負荷トランジスタ１７ａとの電流供給能力の比によって
決めることができる。例えばセンスアンプ２１を構成す
るトランジスタ２１ａ、２１ｂの寸法を互いに同一と
し、トランジスタ２２ｃ、２２ｄの寸法を互いに同一と
した場合において、メモリセル側の負荷トランジスタ１
７の電流供給能力がリファレンス回路２２の負荷トラン
ジスタ１７ａの電流供給能力の半分である場合、電流Ｉ
cellがリファレンス電流Ｉref のほぼ半分になった時点
でデータが消去されたと判断されることになる。

【００１４】データの消去においては、メモリセルの浮
遊ゲートから電子を放出し過ぎてメモリセルの閾値電圧
がマイナスにならないように注意深く行なう必要があ
る。このため、ＩcellとＩref の設定は重要であり、ま
た、センスアンプ２１が正確に判定するためには、Ｖin
の電位とＶref の電位との差が大きいほどよい。すなわ
ち、Ｉcellの小さな変化でＶinがより大きく変化し、Ｉ
cellの小さな変化でＶinの電位とＶref の電位との差が
大きく変化すればよい。図３に示した従来の回路では、
入力が列線に接続されたフィードバック用のインバータ
ー回路１６によってトランジスタ２０と１５を制御して
いる。これは列線の電位の振幅を小さくして、データの
読出し速度を上げようとするものである。トランジスタ
１５は、列線の小さな電位振幅を増幅し、前記入力電圧
Ｖinとしてセンスアンプに伝達している。トランジスタ
２０は、列デコーダ１２の出力が変化して新たな列線が
選択されるとき、０ボルトから列線を急速に充電するた
めに用いられる。

【００１５】図３に示す従来の回路では、メモリセルに
対する負荷トランジスタ１７としてトランジスタ２０と
１７の二つが用いられているので、メモリセルに電流が
流れるときは、負荷トランジスタ２０と１７ともに電流
が流れる。センスアンプ２１はトランジスタ２１ａと２
１ｂとに流れる電流によって消去状態をチェックしてい
るため、負荷トランジスタ１７に流れる電流分は正確に
メモリセル自体に流れる電流としてチェックできない。
メモリセルが消去されメモリセル自体に流れる電流が増
えれば増えるほど、負荷トランジスタ１７に流れる電流
も増えるため、一層誤差が大きくなるという欠点が有っ
た。

【００１６】また、メモリセルのデータが消去されてい
き、メモリセル自体に流れる電流が増えて行ったとき、
この電流はトランジスタ１７によっても補償されるた
め、メモリセル自体に流れる電流の増加の割りにはＶin
の電位は変化しなかった。

【００１７】このように図３に示す従来の回路では、メ
モリセル自体に流れる電流の増加に比べてＶinの変化は
小さく、しかも、メモリセル自体に流れる電流を正確に
モニターできないという欠点が有った。

【００１８】（第３の課題）図２に示すようなフラッシ
ュＥＥＰＲＯＭにおけるデータの消去においては、前述
したように、一度の消去でメモリセルの閾値電圧がマイ
ナスにならないように、一回の消去時間を短く設定し、
消去動作の後、その都度メモリセルからデータを読出す
ことによって、浮遊ゲートからの電子の放出状態をチェ
ックし、適当な閾値電圧に達したところで消去を止めて
いる。

【００１９】また、メモリセルに記憶されているデータ
を消去する場合、消去を開始するときの浮遊ゲートの電
子の量により消去時間が異なる。このため、消去後のメ
モリセルの閾値電圧のばらつきを少なくするために、全
てのメモリセルに一度データを書込んだ状態で消去す
る。すなわち、全てのメモリセルの浮遊ゲートに電子を
注入した状態で消去を行う。

【００２０】しかしながら、このような方法で消去を行
なっても、ゲート酸化膜の質やプロセスの微妙なばらつ
きにより、消去後のメモリセルの閾値電圧は、全てのメ
モリセルで均一にならず、消去後のメモリセルの閾値電
圧はある分布を持ってばらつく。この分布は前述したよ
うに、ゲート酸化膜の質やプロセスの微妙なばらつきに
より起きるものであり、閾値電圧のばらつきの状態も製
造ロットによって異なる。

【００２１】図５（ａ）（ｂ）は、消去後のメモリセル
の閾値電圧（Ｖth）のばらつきをロット毎に示すもので
ある。メモリセルの閾値電圧のばらつきは、図５（ａ）
のように狭いものや、図５（ｂ）のように広いものなど
様々である。

【００２２】浮遊ゲートからの電子の放出状態のチェッ
クは、メモリセルからデータを読出し、列線の電位が所
定の電位以下になっているか否かを検出することによっ
て、消去が完了したかどうかを判定する。この読出しは
前述したようにセンスアンプ等で行なわれ、所定のリフ
ァレンス電位を用いて列線の電位がこのリファレンス電
位以下なら消去が終わったと判断する。消去後のメモリ
セルの閾値電圧は、マイナスの値になってはならない
が、メモリセルの電流を大きくして読出し速度を速くす
るため閾値電圧は低い程よい。

【００２３】しかし、従来では、図５（ｂ）のように閾
値電圧の分布の幅が広いロットにおいても、消去後のメ
モリセルの閾値電圧がマイナスの値にならないようにリ
ファレンス電位を決めていた。このため、図５（ａ）の
ように分布の幅が狭く、消去後の閾値電圧の分布が０ボ
ルトのほうに余裕があるロットに対しても、図５（ｃ）
に示すように、図５（ｂ）に示すロットの閾値電圧Ｖth
1 が適用されていた。したがって、分布の幅が狭く、よ
りメモリセルの閾値電圧を低くでき、データの読出し速
度を速くできるにも拘らず、従来では、メモリセルの閾
値電圧が高くされてしまい、高速動作に向かないという
欠点があった。

【００２４】（第４の課題）図２に示すフラッシュＥＥ
ＰＲＯＭにおいて、データを消去する場合、メモリセル
１つづつにデータを書込み、全てのメモリセルの浮遊ゲ
ートに電子を注入した状態にしてから消去を行ってい
た。このため、メモリセルに記憶されたデータを消去す
るのに時間がかかるという欠点があった。すなわち、従
来では、データを消去するために、メモリセルの浮遊ゲ
ートから電子を放出するために必要に時間と、通常のデ
ータを書込むために必要な時間とを加えた時間が必要で
あった。この発明は、上記課題を解決するためになされ
たものであり、第１の目的は、従来よりも消去時間を短
縮でき、これによりシステム内での動作速度を改善する
ことが可能な不揮発性半導体メモリを提供することであ
る。

【００２５】この発明の第２の目的は、メモリセル自体
に流れる電流を正確にモニターできるとともに、入力電
圧の電位変化を大きくできる不揮発性半導体メモリを提
供することである。

【００２６】この発明の第３の目的は、消去後のメモリ
セルの閾値電圧の分布の幅が狭いメモリセルについて
は、従来よりも消去後の閾値電圧を低く設定してデータ
読出し速度を速くでき、また、消去後のメモリセルの閾
値電圧の分布の幅が広いメモリセルについては、従来と
同様に消去後の閾値電圧を確保し、歩留まりを低下する
ことなく、高速のメモリセルを得る割合を高くすること
が可能な不揮発性半導体メモリを提供することである。

【００２７】この発明の第４の目的は、従来よりも消去
時間を短縮でき、これによりシステム内での動作速度が
改善できる不揮発性半導体メモリを提供することであ
る。

【００２８】

【課題を解決するための手段】すなわち、第１の発明
は、上記課題を解決するため、浮遊ゲートを有するＭＯ
Ｓトランジスタをメモリセルとし、このメモリセルが行
および列方向にマトリックス状に配列されたメモリセル
アレイと、このメモリセルアレイの行を選択する行デコ
ーダと、前記メモリセルアレイの列を選択する列デコー
ダと、前記メモリセルに接続された負荷回路と、前記行
デコーダの全ての出力を非選択状態とし、前記列デコー
ダの少なくとも１つ以上の出力を選択状態とし、前記負
荷回路と前記メモリセルとの接続点の電位を検出し、前
記浮遊ゲート中の電子の状態をチェックするチェック手
段とを設けている。

【００２９】第２の発明は、行線と、この行線により選
択的に駆動される浮遊ゲートを有するＭＯＳＦＥＴから
なるメモリセルと、このメモリセルから出力されるデー
タを受ける列線と、この列線に接続される第１の負荷ト
ランジスタ(17)と、前記負荷トランジスタに接続され、
前記メモリセルに記憶されているデータを検出するデー
タ検出回路と、前記負荷トランジスタとメモリセルとの
間に電流通路が挿入され、前記列線の電位に応じてゲー
トが制御される第１のトランジスタ(15)と、電流通路の
一端が前記列線に接続され、前記列線の電位に応じてゲ
ートが制御される第２の負荷トランジスタ(20)と、前記
メモリセルのデータ消去時に消去状態をチェックするた
めにデータを読出すチェック読出し時に、前記第２の負
荷トランジスタを非導通状態とする制御手段(71)とを設
けている。

【００３０】第３の発明は、行線と、この行線により選
択的に駆動される浮遊ゲートを有するＭＯＳトランジス
タからなるメモリセルと、このメモリセルに接続される
負荷回路と、前記浮遊ゲートに電子を注入するか放出す
るかによってデータの書込みあるいは消去を行う書込み
消去手段と、前記負荷回路に接続され、前記浮遊ゲート
の電子の放出状態をチェックするチェック読出し時、選
択された前記メモリセルと前記負荷回路との接続点の電
位と、２つの基準電位（ＶrefU、ＶrefL）とを比較し、
前記メモリセルから前記接続点の電位が前記２つの基準
電位の間に存在するメモリセルの数を数え、この数が所
定の数よりも少なくなった時、前記浮遊ゲートからの電
子の放出を止める手段(89)とを設けている。

【００３１】第４の発明は、行線と、この行線により選
択的に駆動される浮遊ゲートを有するＭＯＳトランジス
タからなるメモリセルと、このメモリセルから出力され
るデータを受ける列線と、この列線に接続される負荷回
路と、前記浮遊ゲートに電子を注入するか放出するかに
よってデータの書込みあるいは消去を行う書込み消去手
段と、前記浮遊ゲートの電子の放出状態をチェックする
チェック読出し時、選択されたメモリセルから前記列線
に出力された電位と、２つの基準電位（ＶrefA、Ｖref
B）とを比較し、前記メモリセルから前記列線に出力さ
れた電位が、前記２つの基準電位よりも高いときは再度
前記前記浮遊ゲートからの電子の放出を行い、前記メモ
リセルから前記列線に出力された電位の少なくとも１つ
が前記２つの基準電位よりも低い時は、消去動作を止
め、前記メモリセルから前記列線に出力された電位の少
なくとも１つが前記２つの基準電位の間にあり、前記２
つの基準電位よりも列線の電位が低いメモリセルが存在
しない時は、予め設定された回数だけ前記メモリセルの
浮遊ゲートからの電子の放出を行い、その後消去動作を
止める制御手段とを設けている。

【００３２】第５の発明は、浮遊ゲートを有するＭＯＳ
トランジスタをメモリセルとし、このメモリセルが行お
よび列方向にマトリックス状に配列されたメモリセルア
レイと、このメモリセルアレイの行を選択する行デコー
ダと、前記メモリセルアレイの列を選択する列デコーダ
と、前記列線に接続され、前記行デコーダおよび前記列
デコーダにより選択された前記メモリセルに記憶されて
いるデータを検出するデータ検出手段と、前記行デコー
ダおよび前記列デコーダにより選択された前記メモリセ
ルにデータを書込むためのデータ書込み手段と、前記メ
モリセルに接続され前記メモリセルに高電圧を印加し前
記浮遊ゲートから電子を放出することによりデータの消
去を行うデータ消去手段と、前記行デコーダの全ての出
力を選択状態とし、前記メモリセルの制御ゲートに高電
圧を印加してトンネル効果により前記浮遊ゲートに電子
を注入し、複数のメモリセルに同時にデータを書込むデ
ータ初期化手段とを設けている。

【００３３】第６の発明は、浮遊ゲートを有するＭＯＳ
トランジスタをメモリセルとし、このメモリセルが行お
よび列方向にマトリックス状に配列されたメモリセルア
レイと、このメモリセルアレイの行を選択する行デコー
ダと、前記メモリセルアレイの列を選択する列デコーダ
と、前記列線に接続され、前記行デコーダおよび前記列
デコーダにより選択された前記メモリセルに記憶されて
いるデータを検出するデータ検出手段と、前記行デコー
ダおよび前記列デコーダにより選択された前記メモリセ
ルにデータを書込むためのデータ書込み手段と、前記行
デコーダおよび列デコーダにより選択された前記メモリ
セルに２進データのうちの一方のデータを書込むための
データ書込み手段と、前記メモリセルに接続された複数
のメモリセルの浮遊ゲートから同時に電子を放出し、そ
の後、全ての行線を選択して、所定の閾値電圧となるま
で電子を注入し、この電子が注入されたメモリセルは２
進データのうちの他方のデータを記憶するようにしたデ
ータ消去手段とを設けている。

【００３４】

【作用】すなわち、第１の発明は、複数個のメモリセル
を非選択状態とし、この状態において、各メモリセルに
流れる電流の総和をチェック手段によって検出し、この
検出した電流が所定値になった場合、消去終了としてい
る。したがって、複数のメモリセルに対して同時にチェ
ック読出しを行っているため、従来に比べてデータの消
去時間を短縮することができる。

【００３５】第２の発明は、消去量をチェックするため
のチェック読出し時、制御手段によって第２の負荷トラ
ンジスタを非導通状態としている。したがって、従来に
比べてより正確にメモリセルの消去状態をチェックする
ことが可能となる。

【００３６】第３の発明は、メモリセルから列線に出力
された電圧が２つの基準電圧ＶrefU、ＶrefLの間に入る
メモリセルの数が所定の数になるようにしている。した
がって、消去後のメモリセルの閾値電圧の分布の幅が狭
いものは、従来に比べて閾値電圧がより低いほうへ分布
するため、読出し速度を速くでき、分布の幅が広いもの
は従来同様であるため、歩留まりを落とすことなく高速
品のメモリセルを取得可能な割合を大きくすることがで
きる。

【００３７】第４の発明は、メモリセルから前記列線に
出力された電位が、２つの基準電位ＶrefA、ＶrefBのど
の範囲にあるかをチェックして消去動作を止めるように
している。したがって、消去後のメモリセルの閾値電圧
を最適に設定することができるため、メモリセルに流れ
る電流を従来よりも多くでき、読出し速度を高速化でき
る。

【００３８】第５の発明は、通常のデータの書き込み
は、チャネル領域に電流を流して電子を浮遊ゲートに注
入する方法で行い、データの消去の前に全メモリセルの
浮遊ゲートに電子を注入するときは、トンネル効果によ
って全メモリセルの浮遊ゲートに同時に電子を注入して
いる。したがって、従来に比べて消去時間を大幅に短縮
することができる。

【００３９】第６の発明は、メモリセルに接続された複
数のメモリセルの浮遊ゲートから同時に電子を放出し、
その後、全ての行線を選択して、所定の閾値電圧となる
まで電子を注入し、この電子が注入されたメモリセルは
２進データのうちの他方のデータを記憶するようにして
いる。したがって、消去時のメモリセルの閾値電圧の設
定をトンネル効果を利用して複数のメモリセルに対し
て、同時に行なうようにしたので、従来より消去時間を
短縮できる。

【００４０】

【実施例】以下、この発明の実施例について図面を参照
して説明する。

【００４１】（第１の目的に対応する第１の発明）図１
は、第１の実施例を示すものであり、図１において、図
２と同一部分には同一符号を付し、異なる部分について
のみ説明する。

【００４２】図１において、前記トランジスタ１５のド
レイン、ソースにはＮチャネルトランジスタ３１のドレ
イン、ソースが接続されている。このトランジスタ３１
のゲートには信号ＶＲが供給されている。また、負荷ト
ランジスタ１７のドレインとトランジスタ１５のドレイ
ンとの接続点Ｎ１には、センスアンプ３２が接続されて
いる。さらに、前記トランジスタＧ１〜Ｇｎのドレイン
には共通にＮチャネルトランジスタ３３のドレインが接
続されている。このトランジスタ３３のソースは接地さ
れ、ゲートには信号ＶＲａが供給されている。

【００４３】上記構成において、メモリセル１０に記憶
されているデータの消去は、図２に示す場合と同様であ
る。すなわち、全ての行線ＷＬ１〜ＷＬｉを０ボルトと
し、電源ＶＥに高電圧を印加してメモリセル１０の浮遊
ゲートに蓄えられている電荷を、浮遊ゲートからソース
に放出する。

【００４４】通常のデータの読み出しは、図６（ａ）に
示すようにして行われる。先ず、行線ＷＬ１〜ＷＬｉの
うちの１本を論理“１”、例えば５ボルトとし、列デコ
ーダ１２によりトランジスタＧ１，Ｇ２，Ｇ３…Ｇｎの
うちの１つをオンとし、選択された行線と列線との交点
にあるメモリセルからデータを読出す。浮遊ゲートに電
子が注入された書込み状態のメモリセルは、選択されて
もオフのままであるのに対して、消去状態のメモリセル
はオンする。このメモリセルがオンするかオフするかに
よって２値のデータを記憶する。

【００４５】図６（ｂ）は、データの消去状態をチェッ
クするチェック読出しの場合における各部の信号を示す
ものである。このチェック時は、全ての行線ＷＬ１〜Ｗ
Ｌｉを非選択状態、すなわち論理“０”（０ボルト）と
する。列デコーダの全ての出力は選択状態、すなわち論
理“１”とし、トランジスタＧ１，Ｇ２，Ｇ３，…，Ｇ
ｎをオンとする。このため、全ての列線ＣＬ１，ＣＬ
２，ＣＬ３…ＣＬｎは負荷トランジスタ１７によって充
電される。このとき信号ＶＲは論理“１”とされ、信号
ＶＲａは論理“０”とされる。したがって、トランジス
タ３１はオンし、トランジスタ３３はオフする。トラン
ジスタ３１のオンに伴い、各列線は通常の読出しの場合
より高い電位に設定される。センスアンプ３２では負荷
トランジスタ１７と列線との接続点Ｎ１の電位が検出さ
れる。

【００４６】例えば１２８Ｋワード×８ビット構成（図
１は１ビット分に相当する）のメモリを考えた場合、負
荷トランジスタ１７は１２８０００個のメモリセルのド
レインに接続されることになる。メモリセルのデータが
徐々に消去され、閾値電圧が僅かにマイナスとなって１
個のメモリセルに例えば１ｎＡの電流が流れたとする
と、１２８０００個のメモリセル全体では１２８μＡの
電流となり、接続点Ｎ１の電位が下がる。センスアンプ
３２はこれを検出し、このセンスアンプ３２の検出出力
より、消去終了と判断することができる。１個のメモリ
セルにどれ程の電流が流れたとき消去の終了と判断する
かは負荷トランジスタ１７の電流供給能力とセンスアン
プ３２の検知する電位のレベルで任意に設定できる。一
般的な製品において、１本の列線には、２０４８個程度
のメモリセルが接続される。１個のメモリセルに１ｎＡ
の電流が流れた場合、２０４８個では２μＡ程度であ
る。選択されたメモリセルに流れる電流は１００μＡ程
度であり、この電流に比べれば２μＡ程度の電流は無視
できる程度であり、通常の読出し時においても、誤動作
することはない。ベリファイ終了後、信号ＶＲは論理
“０”となりトランジスタ３１はオフとされる。この
後、信号ＶＲａは論理“１”となり、トランジスタ３３
がオンとなって列線の電位を放電する。放電終了後、信
号ＶＲａは論理“０”となり、トランジスタ３３はオフ
する。

【００４７】前述したように、データの消去状態をチェ
ックするチェック読出しの際、トランジスタ３１をオン
とし、列線の電位を、通常の読出し時の電位より高く設
定している。これはショートチャネル効果を利用するこ
とにより、メモリセルの閾値電圧が通常の読出しのとき
よりもチェック読出し時の方が低くなるようにし、チェ
ック読出しの時にメモリセルに１ｎＡの電流が流れたと
しても、通常の読出しのときには非選択のメモリセルに
は電流が流れないようにするためである。このためこの
トランジスタ３１，３３は特に必要はない。

【００４８】上記実施例によれば、複数個のメモリセル
を非選択状態とし、この状態において、各メモリセルに
流れる電流の総和をセンスアンプ３２によって検出し、
この検出した電流が所定値なった場合、消去終了として
いる。したがって、複数のメモリセルに対して同時にチ
ェック読出しを行っているため、従来に比べてデータの
消去時間を短縮することができる。

【００４９】図７は列デコーダ１２の一例を示すもので
あり、列デコーダ１２の一部のみを示している。電源Ｖ
ｃにはＰチャネルトランジスタ４１のソースが接続され
ている。このトランジスタ４１のゲートには信号ＶＲが
供給され、ドレインと接地間には、複数のＮチャネルト
ランジスタ４２₁〜４２_ｋが直列接続されている。これ
らトランジスタ４２₁〜４２_ｋの各ゲートには、アドレ
ス信号Ａ_１（／Ａ_１），Ａ_２（／Ａ_２）〜Ａ_ｋ（／
Ａ_ｋ）（／は反転信号を示す）が供給されている。ま
た、前記トランジスタ４１のドレインと接地間には、Ｎ
チャネルトランジスタ４３が接続されている。このトラ
ンジスタ４３のゲートには信号ＶＲが供給されている。
さらに、前記トランジスタ４１のドレインにはＮチャネ
ルトランジスタ４４のドレインが接続されている。この
トランジスタ４４のゲートには電源Ｖｃが供給され、ソ
ースはラッチ回路４５を構成するＰチャネルトランジス
タ４６のゲート、Ｎチャネルトランジスタ４７のゲー
ト、Ｐチャネルトランジスタ４８のドレインに接続され
ている。前記トランジスタ４６のソースは電源Ｖｐに接
続され、ドレインはトランジスタ４７のドレインに接続
されている。このトランジスタ４７のソースは接地され
ている。トランジスタ４６、４７のドレインは前記トラ
ンジスタ４８のゲートに接続される。このトランジスタ
４８のソースは電源Ｖｐに接続されている。前記トラン
ジスタ４６、４７のドレインからは列選択信号Ｃ１（〜
Ｃｎ）が出力される。

【００５０】上記構成において、消去後のチェック読出
しの時、信号ＶＲは論理“１”となり、全ての列デコー
ダの出力は選択状態となる。

【００５１】図８は行デコーダ１１の一例を示すもので
あり、行デコーダ１１の一部のみを示している。電源Ｖ
ｃにはＰチャネルトランジスタ５１のソースが接続され
ている。このトランジスタ５１のゲートは接地され、ド
レインと接地間には、複数のＮチャネルトランジスタ５
１_k+1〜５１ｌ、およびＮチャネルトランジスタ５２が
直列接続されている。これらトランジスタ５１_k+1〜５
１ｌの各ゲートには、アドレス信号Ａ_k+1（／
Ａ_k+1），Ａ_k+2（／Ａ_k+2）〜Ａ_ｌ（／Ａ_ｌ）が供給
され、トランジスタ５２のゲートには、信号／ＶＲが供
給されている。また、前記トランジスタ５１のドレイン
にはＮチャネルトランジスタ５３のドレインが接続され
ている。このトランジスタ５３のゲートには電源Ｖｃが
供給され、ソースはラッチ回路５４を構成するＰチャネ
ルトランジスタ５５のゲート、Ｎチャネルトランジスタ
５６のゲート、Ｐチャネルトランジスタ５７のドレイン
に接続されている。前記トランジスタ５５のソースは電
源Ｖｐに接続され、ドレインはトランジスタ５６のドレ
インに接続されている。このトランジスタ５６のソース
は接地されている。トランジスタ５５、５６のドレイン
は前記トランジスタ５７のゲートに接続される。このト
ランジスタ５７のソースは電源Ｖｐに接続されている。
前記トランジスタ５５、５６のドレインからは行線の選
択信号ＷＬ１（〜ＷＬｉ）が出力される。

【００５２】上記構成において、消去後のチェック読出
しの時、信号ＶＲの反転信号／ＶＲは論理“０”とな
り、トランジスタ５２がオフすることによって、全ての
行デコーダの出力ＷＬは非選択の論理“０”となる。

【００５３】尚、図１に示す実施例では、消去後のチェ
ック読出しの時、全ての列デコーダの出力を選択状態と
したが、これに限らず、例えば通常の列デコーダを用
い、１本の列線毎にチェック読出しを行うようにしても
良い。この場合、１本の列線に接続されているメモリセ
ルの数に応じて負荷トランジスタの電流供給能力を変え
る必要がある。

【００５４】また、列線を複数のブロックに分割し、各
ブロック単位でチェック読出しを行っても良い。図９
（ａ）（ｂ）はこのような場合の列デコーダの一例を示
すものであり、図７と同一部分には同一符号を付す。

【００５５】図９（ａ）に示す列デコーダは、列選択信
号Ｃ１〜Ｃｊを出力し、図９（ｂ）に示す列デコーダ
は、列選択信号Ｃｊ＋１〜Ｃｎを出力する。これら列デ
コーダは、アドレス信号Ａｋ，／Ａｋに応じて２つのブ
ロックに分けられる。この場合、前記信号ＶＲも、各ブ
ロックに対して信号ＶＲ１，ＶＲ２の２つに分けられ
る。図９（ａ）に示す列デコーダにおいて、トランジス
タ４１、４３のゲートには信号ＶＲ１が供給され、図９
（ｂ）に示す列デコーダにおいて、トランジスタ４１、
４３のゲートにはＶＲ２が供給される。

【００５６】図１０は、アドレス信号Ａｋ、／Ａｋ、信
号ＶＲ１、ＶＲ２、列選択信号Ｃ１〜Ｃｊ、Ｃｊ＋１〜
Ｃｎの信号波形を示している。

【００５７】ところで、データの消去においては、全て
のメモリセルが均一に消去されるわけではなく、各メモ
リセル毎にばらつきがあり、早く消去されるメモリセル
と遅いメモリセルが所定の分布で存在する。この分布の
ばらつきの幅が小さいほどデータ消去終了後のメモリセ
ル電流のばらつきが小さい。したがって、データを読出
す場合の各トランジスタの寸法等の各パラメータの設定
がしやすくなる。また、一度に消去するトランジスタの
数が少ないほどこのばらつきも小さくなりより好まし
い。

【００５８】図１１は、第１の発明の第２の実施例であ
り、図１と同一部分には同一符号を付す。

【００５９】この実施例は、１ビット出力分のメモリセ
ルアレイが２つ設けられている。第１のメモリセルアレ
イブロック６１において、各メモリセル１０のソースに
は電源ＶＥ１が接続され、第２のメモリセルアレイブロ
ック６２において各メモリセル１０のソースには電源Ｖ
Ｅ２が接続されている。これら電源ＶＥ１、ＶＥ２は、
データ読出し時に０ボルト、データ消去時に高電圧を印
加するものである。

【００６０】前記第１、第２のメモリセルアレイブロッ
ク６１、６２にそれぞれ設けられた列線を選択するトラ
ンジスタＧ１，Ｇ２…Ｇｎは第１の列デコーダ１２₁に
よって制御される。また、第１のメモリセルアレイブロ
ック６１に設けられたトランジスタＧ１，Ｇ２…Ｇｎの
各ドレインはＮチャネルトランジスタ６３を介して前記
トランジスタ１５のソースに接続され、第２のメモリセ
ルアレイブロック６２に設けられたトランジスタＧ１，
Ｇ２…Ｇｎの各ドレインはＮチャネルトランジスタ６４
を介して前記トランジスタ１５のソースに接続されてい
る。これらトランジスタ６３、６４のゲートは第２の列
デコーダ１２₂に接続されている。第１、第２のメモリ
セルアレイブロック６１、６２は、第２の列デコーダ１
２₂によってトランジスタ６３、６４を選択的にオンす
ることにより選択される。

【００６１】上記構成において、データ消去後のチェッ
ク読出しも第１、第２のメモリセルアレイブロック毎に
行われ、チェック読出しによってデータの消去が終了し
たほうのブロックは再度消去は行わず、チェック読出し
で消去が不十分と判断されたほうのブロックは、再度メ
モリセルのソースに高電圧を印加してデータが消去され
る。

【００６２】この実施例によれば、複数のメモリセルア
レイブロックを有する不揮発性半導体メモリにおいて、
データの消去時間を短縮できる。

【００６３】（第２の目的に対応する第２の発明）この
発明は、上記第１の発明のように、全てのメモリセルを
非選択状態として、消去量のチェックをするものではな
く、従来と同様に、通常の読出しを行うことにより、消
去量をチェックする。

【００６４】この発明は、メモリセルのデータを消去し
た後、消去量をチェックするために、通常の読出し動作
と同様に、メモリセルを１つづつ選択し、チェック読出
しを実行する場合、図３に示すトランジスタ２０を使用
しないことによって、上記第２の目的を達成した。

【００６５】図１２は、第２の発明の実施例を示すもの
である。図１２において、図３と同一部分には同一符号
を付す。

【００６６】図１２において、負荷トランジスタとして
のトランジスタ２０のドレインにはＮチャネルトランジ
スタ７１のソースが接続されている。このトランジスタ
７１のドレインは電源Ｖｃに接続され、ゲートには信号
／ＥＶが供給されている。この信号／ＥＶは、データを
消去した後、消去量をチェックするためのチェック読出
し時は、論理“０”になり、このチェック読出し時以外
は論理“１”とされている。したがって、チェック読出
し時は、トランジスタ７１はオフとされる。このため、
トランジスタ７１がオフしている時、メモリセルに流れ
る電流は負荷トランジスタ１７に流れる電流Ｉcellに等
しくなる。無論、図４に示すリファレンス回路２２内に
もトランジスタ７１と同等のトランジスタが設けられ
る。

【００６７】図１３は、この実施例に適用されるリファ
レンス回路を示すものであり、図４と同一部分には同一
符号を付す。

【００６８】図１３において、リファレンス回路２２を
構成するトランジスタ２０ａのドレインと電源Ｖｃの相
互間には、Ｎチャネルトランジスタ７１ａが挿入されて
いる。このトランジスタ７１ａのゲートには信号／ＥＶ
が供給されている。

【００６９】このような構成とすることにより、負荷ト
ランジスタ１７に流れる電流Ｉcellはメモリセルの消去
状態に正確に対応する。このため、メモリセルに記憶さ
れているデータが消去されるに従って、電流Ｉcellの増
加に対するカレントミラー回路２１の入力電圧Ｖinの変
化を従来に比べて大きくすることができる。

【００７０】図１４は、この実施例に適用されるフィー
ドバック用インバータ回路１６の変形例を示すものであ
る。インバータ回路７００を構成するＰチャネルトラン
ジスタ７２およびＮチャネルトランジスタ７３のゲート
は互いに前記トランジスタ１５のソースに接続されてい
る。前記トランジスタ７２のソースはＰチャネルトラン
ジスタ７４のドレインに接続されている。このトランジ
スタ７４のゲートには信号ＥＶが供給され、ソースは電
源Ｖｃに接続されている。また、前記トランジスタ７３
のソースはＮチャネルトランジスタ７５のドレインに接
続されている。このトランジスタ７５のゲートには信号
／ＥＶが供給され、ソースは接地されている。前記トラ
ンジスタ７２、７３の共通接続されたドレインは前記ト
ランジスタ１５のゲートに接続されるとともに、前記ト
ランジスタ２０のゲートに接続されている。

【００７１】さらに、前記トランジスタ７２、７３の共
通接続されたドレインは、電位供給回路７１０を構成す
るＰチャネルトランジスタ７６のドレインに接続される
とともに、Ｎチャネルトランジスタ７７のドレインおよ
びゲートに接続されている。前記トランジスタ７６のゲ
ートには信号／ＥＶが供給され、ソースは電源Ｖｃに接
続されている。前記トランジスタ７７のソースはＮチャ
ネルトランジスタ７８のドレインおよびゲートに接続さ
れている。このトランジスタ７８のソースはＮチャネル
トランジスタ７９のドレインに接続されている。このト
ランジスタ７９のゲートには信号ＥＶが供給され、ソー
スは接地されている。

【００７２】上記構成において、メモリセルの消去量を
チェックするためのチェック読出し時、信号ＥＶは論理
“１”となり、信号／ＥＶは論理“０”となる。このた
めトランジスタ７４、７５はオフし、トランジスタ７６
〜７９からなる回路からの出力信号がトランジスタ１５
のゲートに供給される。この出力信号は、トランジスタ
７７、７８の閾値電圧の和の電圧にほぼ等しく、トラン
ジスタ１５は略一定の電圧で制御される。インバータ回
路１６を用いた場合、電流Ｉcellが少ない領域におい
て、センスアンプ２１の入力電圧Ｖinの変化は急であ
り、電流Ｉcellが大きい領域では緩やかである。しか
し、図１４に示す回路の場合、電流Ｉcellが少ない領域
から大きい領域まではほぼ均一に変化する。このため、
電流Ｉcellの設定値に応じて図１４に示す回路を使用す
るかインバータ回路１６を用いるかを決めればよい。

【００７３】図１４において、通常の読出しの時は、ト
ランジスタ７６と７９はオフし、トランジスタ７４と７
５がオンし、トランジスタ７２と７３とがフィードバッ
ク用インバータ回路として働き、このトランジスタ７
２、７３の出力信号がトランジスタ１５と２０のゲート
に供給される。

【００７４】上記実施例によれば、メモリセル自体に流
れる電流を正確にモニタできるとともに、Ｖinの電位の
変化が大きくできる。したがって、従来に比べてより正
確にメモリセルの消去状態をチェックすることが可能と
なる。

【００７５】（第３の目的に対応する第３の発明）この
発明は、従来、１つであった基準電位を２つ設け、この
２つの基準電位の間に存在するメモリセルの数を数え、
この数が所定値以下となったとき消去を止めることによ
り、上記第３の目的を達成した。

【００７６】図１５は、第３の発明の第１の実施例を示
すものである。図１５に示す回路は、第１、第２のセン
スアンプ８１、８２、および計数回路８９によって構成
されている。

【００７７】前記第１、第２のセンスアンプ８１、８２
の一方入力端は、例えば図２に示す負荷トランジスタ１
７のドレインに接続され、これら一方入力端には、選択
されたメモリセルからデータが読出されたときの列線の
電位Ｖinが供給される。前記第１のセンスアンプ８１に
おいて、Ｐチャネルトランジスタ８１ａのゲートには前
記電位Ｖinが供給される。このトランジスタ８１ａのソ
ースは電源Ｖｃに接続され、ドレインはＮチャネルトラ
ンジスタ８１ｂのドレインに接続されている。このトラ
ンジスタ８１ｂのソースは接地され、ゲートはＮチャネ
ルトランジスタ８１ｃのゲートおよびドレインに接続さ
れている。このトランジスタ８１ｃのソースは接地さ
れ、ドレインはＰチャネルトランジスタ８１ｄのドレイ
ンに接続されている。このトランジスタ８１ｄのソース
は電源Ｖｃに接続され、ゲートには第１の基準電位Ｖre
fUが供給されている。

【００７８】一方、前記第２のセンスアンプ８２におい
て、Ｐチャネルトランジスタ８２ａのゲートには前記電
位Ｖinが供給される。このトランジスタ８２ａのソース
は電源Ｖｃに接続され、ドレインはＮチャネルトランジ
スタ８２ｂのドレインに接続されている。このトランジ
スタ８２ｂのソースは接地され、ゲートはＮチャネルト
ランジスタ８２ｃのゲートおよびドレインに接続されて
いる。このトランジスタ８２ｃのソースは接地され、ド
レインはＰチャネルトランジスタ８２ｄのドレインに接
続されている。このトランジスタ８２ｄのソースは電源
Ｖｃに接続され、ゲートには第２の基準電位ＶrefLが供
給されている。この第２の基準電位ＶrefLは、前記第１
の基準電位ＶrefUより低くされ、これら第１、第２の基
準電位ＶrefU、ＶrefLは、メモリセルの閾値電圧Ｖth1
、Ｖth2 とに対応する。

【００７９】前記第１のセンスアンプ８１の出力端とし
てのトランジスタ８１ａ、８１ｂのドレインは、インバ
ータ回路８３を介してノア回路８４の一方入力端に接続
されるとともに、ノア回路８５の一方入力端に接続され
ている。前記ノア回路８４の他方入力端は、前記第２の
センスアンプ８２の出力端としてのトランジスタ８２
ａ、８２ｂのドレインに接続されている。このノア回路
８４の出力端はカウンタ８６の入力端に接続されてい
る。このカウンタ８６には信号Ｖｓおよびφが供給され
ている。このカウンタ８６の出力端はノア回路８７の一
方入力端に接続されている。前記カウンタ８６はノア回
路８４の出力信号をカウントするものであり、具体的に
は、選択されたメモリセルからデータが読出され場合の
列線の電位Ｖinが、これら第１、第２の基準電位Ｖref
U、ＶrefLの間に入るメモリセルの数をカウントする。

【００８０】一方、前記ノア回路８５の他方入力端には
信号／φが供給されている。このノア回路８５の出力端
はフリップフロップ回路８８の一方入力端に接続されて
いる。このフリップフロップ回路８８の他方入力端には
前記信号Ｖｓが供給されている。このフリップフロップ
回路８８の出力端は前記ノア回路８７の他方入力端に接
続されている。前記ノア回路８７の出力信号は図示せぬ
データの消去制御を行う制御回路に供給される。

【００８１】上記構成において、図１６に示すタイミン
グチャートを参照して動作について説明する。メモリセ
ル１０からデータが読出された場合の列線の電位Ｖin
は、第１のセンスアンプ８１において、第１の基準電位
ＶrefUと比較され、第２のセンスアンプ８２において、
第２の基準電位ＶrefLと比較される。列線の電位Ｖinが
第１の基準電位ＶrefUより高い場合、第１のセンスアン
プ８１の出力信号Ｏ１は論理“０”となり、列線の電位
Ｖinが第１の基準電位ＶrefUより低い場合、第１のセン
スアンプ８１の出力信号Ｏ１は論理“１”となる。同様
に、列線の電位Ｖinが第２の基準電位ＶrefLより高い場
合、第２のセンスアンプ８２の出力信号Ｏ２は論理
“０”となり、列線の電位Ｖinが第２の基準電位ＶrefL
より低い場合、第２のセンスアンプ８２の出力信号Ｏ２
は論理“１”となる。

【００８２】列線の電位Ｖinが第１、第２の基準電位Ｖ
refUとＶrefLとの間にある場合、すなわち、出力信号Ｏ
１が論理“１”、出力信号Ｏ２が論理“０”になったと
き、ノア回路８４の出力信号ａは論理“１”となり、信
号／φが論理“０”になったとき、カウンタ８６は出力
信号ａの論理“１”の数をカウントする。消去が終了し
消去状態のチェックのためにメモリセル１０からデータ
の読出しを開始するとき、信号Ｖｓは論理“１”とな
る。したがって、フリップフロップ回路８８およびカウ
ンタ８６は信号Ｖｓによって初期化される。メモリセル
１０の消去が十分でなく、列線の電位Ｖinが第１の基準
電位ＶrefUより高い場合、出力信号Ｏ１は論理“０”と
なり、信号／φが論理“０”になったとき、出力信号Ｏ
１と信号／φが入力されているノア回路８５の出力信号
ｃが論理“１”となる。この論理“１”によりフリップ
フロップ回路８８がセットされ、その出力信号ｄは論理
“１”となる。図１６に示す時刻ｔ１はこの状態を示す
ものであり、ノア回路８７の出力信号ＥＥは論理“０”
となる。出力信号ＥＥが論理“０”のときはデータの消
去不十分を示し、再度消去が行なわれる。この場合、再
び信号Ｖｓが論理“１”とされ、フリップフロップ回路
８８とカウンタ８６が初期化される。

【００８３】カウンタ８６は第１のセンスアンプ８１の
出力信号Ｏ１が論理“１”であり、第２のセンスアンプ
８２の出力信号Ｏ２が論理“０”である場合のメモリセ
ルの数を数え、この数が所定値以上であれば、その出力
信号ｂを論理“１”とする。図１６に示す時刻ｔ２はこ
の状態を示すものであり、一点鎖線は出力信号ｂが論理
“１”であることを示す。出力信号ａが論理“１”であ
るため、ノア回路８７の出力信号ＥＥは同図に一点鎖線
で示したように論理“０”となり、再度消去が行なわれ
る。

【００８４】第１のセンスアンプ８１の出力信号Ｏ１が
論理“１”であり、第２のセンスアンプ８２の出力信号
Ｏ２が論理“０”のメモリセルの数が所定値より少な
く、また、全てのメモリセルがＶrefUの電位よりも低い
場合、カウンタ８６の出力信号ｂとフリップフロップ回
路８８の出力信号ｄは論理“０”のままであるため、ノ
ア回路８７の出力信号ＥＥも論理“１”に保持される。
図１６に示す時刻ｔ２の実線はこの状態を示すものであ
る。第１のセンスアンプ８１の出力信号Ｏ１が論理
“１”であり、第２のセンスアンプ８２の出力信号Ｏ２
が論理“０”のメモリセルの数が所定値以下であるた
め、ノア回路８７の出力信号ＥＥは論理“１”となって
おり、これを検知して消去が終了となる。

【００８５】上記第３の発明によれば、図１７に示すよ
うに、メモリセルの閾値電圧がＶth1 とＶth2 との間に
入るメモリセルの数が所定の数になるようにしている。
したがって、消去後のメモリセルの閾値電圧の分布の幅
が狭いもの（図１７にＴ１で示す）は、従来に比べて閾
値電圧がより低いほうへ分布するため、読出し速度を速
くでき、分布の幅が広いもの（図１７にＴ２で示す）は
従来同様であるため、歩留まりを落とすことなく高速品
のメモリセルが取得可能な割合を大きくすることができ
る。

【００８６】尚、上記実施例では、メモリセルの浮遊ゲ
ートに一度電子を注入し、その後徐々に、電子を放出し
ている。しかし、これとは反対に、全てのメモリセルの
浮遊ゲートから電子を放出し、その後徐々に電子を注入
する方式に適用しすることも可能である。このようなも
のはナンド型のフラッシュＥＥＰＲＯＭとして公知であ
る。

【００８７】また、この実施例では、消去後のメモリセ
ルの閾値電圧の分布の高い方のメモリセルの電子の放出
状態をチェックした。しかし、これに限定されるもので
はなく、閾値電圧の分布の低い方のメモリセルの電子の
放出状態をチェックし、２つの基準電位の間のメモリセ
ルの数が所定値以上となった場合、消去を止めるように
しても良いなど種々の応用が可能である。

【００８８】さらに、第３の発明は前述した第２の発明
と組合わせることも可能である。

【００８９】（第３の目的に対応する第４の発明）先
ず、この発明の原理について、図１８（ａ）（ｂ）
（ｃ）を参照して説明する。この発明は、消去後のチェ
ック読出しの時の基準電位を、第３の発明の場合と同様
に、１つではなく２つ用意する。これら２つの基準電位
は図１８（ａ）（ｂ）（ｃ）に示したメモリセルの閾値
電圧Ｖth1 とＶth2 に対応する。閾値電圧Ｖth1 はＶth
2 より低く設定されている。

【００９０】図１８（ａ）に示すように、メモリセルの
閾値電圧がＶth1 よりも高い所に分布している場合、さ
らに消去が繰り返される。図１８（ｃ）のように閾値電
圧がＶth1 より低い閾値電圧のメモリセルが存在するな
らば消去が終了される。図１８（ｂ）のように最も閾値
電圧の低いメモリセルがＶth1 とＶth2 との間に位置す
る場合、この後、例えば１回だけ消去動作を行なう。こ
の消去動作に伴い閾値電圧の分布は低いほうへ移動す
る。１度の消去で閾値電圧はある値だけマイナス方向に
移動する。従来は１つの基準電位によって浮遊ゲートか
らの電子の放出状態をチェックしていたため、読出され
たメモリセルの閾値電圧が基準電位より高いか低いかし
か判定できず、最も閾値電圧が低く消去されているメモ
リセルの閾値電圧がどこに分布しているか分からなかっ
た。このため、消去を繰返したときにメモリセルの閾値
電圧がマイナスになることをおそれ、基準電位はマージ
ンを多くする方向に決めていた。したがって、メモリセ
ルの消去後の閾値電圧が最適なものになっていなかっ
た。

【００９１】１回の消去によって閾値電圧の移動する幅
は大体予想できる。このため、この発明における２つの
基準電位は、この２つの基準電位の間にメモリセルの閾
値電圧があれば、さらにもう１回消去を動作を行っても
消去後の閾値電圧がマイナスにならない値に決められて
いる。上述のように消去後のチェック読出しで、閾値電
圧がＶth1 以下となっている場合、これ以上消去すると
閾値電圧がマイナスになるため消去は行わない。

【００９２】図１９は、第４の発明の発明の一実施例を
示すものであり、図１９において、図１５と同一部分に
は同一符号を付す。

【００９３】図１９において、第１のセンスアンプ８１
を構成するトランジスタ８１ｄのゲートには第１の基準
電位ＶrefBが供給され、第２のセンスアンプ８２を構成
するトランジスタ８２ｄのゲートには第２の基準電位Ｖ
refAが供給されている。第１の基準電位ＶrefBは図１８
における前記閾値電圧Ｖth2 に対応し、第２の基準電位
ＶrefAは前記閾値電圧Ｖth1 に対応している。第１のセ
ンスアンプ８１の出力端としてのトランジスタ８１ａ、
８１ｂのドレインは、ノア回路９１の一方入力端に接続
されている。このノア回路９１の他方入力端には信号／
φが供給されている。このノア回路９１の出力端はフリ
ップフロップ回路９２の一方入力端に接続されている。
このフリップフロップ回路９２の他方入力端にはリセッ
ト信号ＲＳが供給されている。このフリップフロップ回
路９２の出力端からは信号Ｐ１が出力される。

【００９４】また、第１のセンスアンプ８１の出力端と
してのトランジスタ８１ａ、８１ｂのドレインは、イン
バータ回路９３を介してノア回路９４の第１の入力端に
接続されている。このノア回路９４の第２の入力端には
信号／φが供給され、第３の入力端は前記第２のセンス
アンプ８２の出力端としてのトランジスタ８２ａ、８２
ｂのドレインに接続されている。このノア回路９４の出
力端はフリップフロップ回路９５の一方入力端に接続さ
れている。このフリップフロップ回路９５の他方入力端
にはリセット信号ＲＳが供給されている。このフリップ
フロップ回路９５の出力端からは信号Ｐ２が出力され
る。

【００９５】さらに、前記第２のセンスアンプ８２の出
力端としてのトランジスタ８２ａ、８２ｂのドレイン
は、インバータ回路９６を介してノア回路９７の一方入
力端に接続されている。このノア回路９７の他方入力端
には信号／φが供給されている。このノア回路９７の出
力端はフリップフロップ回路９８の一方入力端に接続さ
れている。このフリップフロップ回路９８の他方入力端
にはリセット信号ＲＳが供給されている。このフリップ
フロップ回路９８の出力端からは信号Ｐ３が出力され
る。前記フリップフロップ回路９２、９５、９８の出力
信号Ｐ１，Ｐ２，Ｐ３はデータの消去制御を行う図示せ
ぬ制御回路に供給される。

【００９６】上記構成において、図２０を参照して動作
について説明する。

【００９７】選択されたメモリセル１０からの列線の電
位Ｖinは、第１、第２のセンスアンプ８１、８２に供給
される。第１のセンスアンプ８１では、列線の電位Ｖin
とメモリセル１０の閾値電圧Ｖth2 に対応する第１の基
準電位ＶrefBとが比較される。また、第２のセンスアン
プ８２では、列線の電位Ｖinとメモリセルの閾値電圧Ｖ
th1 に対応する第２の基準電位ＶrefAとが比較される。
列線の電位Ｖinが第１の基準電位ＶrefBより高い場合、
第１のセンスアンプ８１の出力信号Ｏ１は論理“０”と
なり、列線の電位Ｖinが第１の基準電位ＶrefBより低い
場合、出力信号Ｏ１は論理“１”となる。同様に、列線
の電位Ｖinが第２の基準電位ＶrefAより高い場合、第２
のセンスアンプ８２の出力信号Ｏ２は論理“０”とな
り、列線の電位Ｖinが第２の基準電位ＶrefAより低い場
合、出力信号Ｏ２は論理“１”となる。前記フリップフ
ロップ回路９２、９５、９８は、信号／φが論理“０”
のとき、前記第１、第２のセンスアンプ８１、８２の出
力状態に応じてそれぞれセットされる。

【００９８】信号ＲＳは、メモリセルの消去状態をチェ
ックするためのチェック読出しの前に論理“１”とな
り、フリップフロップ回路９２、９５、９８はリセット
される。図２０（ａ）は選択されたメモリセルからデー
タが読出された列線の電位が基準電位ＶrefAおよびＶre
fBよりも高い場合を示している。この場合、第１、第２
のセンスアンプ８１、８２の出力信号Ｏ１およびＯ２は
共に論理“０”となり、信号φの論理“０”に同期して
フリップフロップ回路９２がセットされる。したがっ
て、信号Ｐ１は論理“１”となる。

【００９９】図２０（ｂ）は列線の電位が基準電位Ｖre
fAおよびＶrefBよりも低い場合を示している。このと
き、出力信号Ｏ１およびＯ２は共に論理“１”となり、
信号φの論理“０”に同期してフリップフロップ回路９
８がセットされる。したがって、信号Ｐ３は論理“１”
となる。

【０１００】図２０（ｃ）は列線の電位が基準電位Ｖre
fAとＶrefBとの間にある場合を示している。このとき、
出力信号Ｏ１は論理“１”となり、出力信号Ｏ２は論理
“０”となり、信号φの論理“０”に同期してフリップ
フロップ回路９５がセットされる。したがって、信号Ｐ
２は論理“１”となる。

【０１０１】図２１に示すように、全てのメモリセルの
閾値電圧がＶth2 よりも高い場合、信号Ｐ１は“１”と
なり、信号Ｐ２、Ｐ３は共に論理“０”となり、信号Ｐ
１〜Ｐ３がこの状態のときは再び消去動作が実行され
る。

【０１０２】少なくとも１つのメモリセルの閾値電圧が
Ｖth1 よりも低い場合、すなわち図１８（ｃ）のような
とき、信号Ｐ１、Ｐ２、Ｐ３は共に論理“１”となり、
信号Ｐ１〜Ｐ３がこの状態のときは消去動作は終了され
る。この場合、信号Ｐ３が論理“１”になったのを検知
して消去動作を止めても良い。

【０１０３】少なくとも一つのメモリセルの閾値電圧が
Ｖth1 とＶth2 との間にある場合、すなわち図１８
（ｂ）に示すような場合、信号Ｐ１、Ｐ２は共に論理
“１”、信号Ｐ３は論理“０”となる。信号Ｐ１〜Ｐ３
がこの状態のときは、この後一度だけ消去動作、すなわ
ちメモリセルのソースに高電圧を印加して浮遊ゲートか
ら電子の放出を行ない、この後消去動作を停止する。

【０１０４】尚、この消去回数は一度に限定されるもの
ではなく、二度、三度程度としてもよい。

【０１０５】上記第４の発明によれば、最も閾値電圧の
低いメモリセルの閾値電圧が、どの範囲にあるかをチェ
ックして消去動作を止めるようにしている。したがっ
て、消去後のメモリセルの閾値電圧を最適に設定するこ
とができるため、メモリセルに流れる電流を従来よりも
多くでき、読出し速度の速い不揮発性半導体メモリを提
供できる。

【０１０６】（第４の目的に対応する第５の発明）先
ず、この発明の原理について説明する。この発明は、全
ての行デコーダ１１の出力を選択状態とし、全てのメモ
リセル１０の制御ゲートに高電圧を加える。これにより
制御ゲートと浮遊ゲートとの容量結合を利用して浮遊ゲ
ートの電位を上昇させ、トンネル効果を利用してチャネ
ル領域から浮遊ゲートへ電子をトンネルさせて浮遊ゲー
トに電子を注入する。この場合、全メモリセルを同時に
電子の注入状態とすることができるため、従来に比べて
消去時間を短縮化できる。

【０１０７】一般に、チャネル領域に電流を流し電子を
浮遊ゲートに注入する通常の書込みに要する時間は、１
つのメモリセル当たり０．１ミリ秒であるのに対し、ト
ンネル効果による電子の注入は１００ミリ秒を要する。
１２８Ｋワード×８ビット構成の集積回路では、チャネ
ル領域に電流を流して電子を浮遊ゲートに注入する通常
の書込みは、書込みのときに多くの電流が流れる。この
ため、一度に多くのメモリセルに同時に書込みを行うこ
とができず、８ビット単位で行われるため、例えば１２
８Ｋ×８ビット構成の１Ｍビットメモリの場合、全メモ
リセルにデータを書き終えるには、１２８０００×０．
１ミリ秒＝１２．８秒の時間がかかる。

【０１０８】これに対して、この発明のようにトンネル
効果による電子の注入は、電流の消費が殆どないため、
全メモリセルに同時に電子を注入できる。したがって、
この発明の場合、全メモリセルにデータを書き終えるに
は、１００ミリ秒の時間で済むことになり、従来に比べ
大幅に時間を短縮できる。すなわち、この発明におい
て、通常のデータの書込みは、各メモリセル毎に異なる
データを書かねばならないため、チャネル領域に電流を
流して電子を浮遊ゲートに注入する方法で行い、１つの
メモリセル当たり約０．１ミリ秒でデータを書込む。ま
た、データの消去の前に全メモリセルの浮遊ゲートに電
子を注入するときは、トンネル効果を用いた方法により
行い、全メモリセルの浮遊ゲートへ同時に電子を注入す
ることにより、従来に比べて大幅に時間を短縮する。

【０１０９】図２２はこの発明の一実施例を示すもので
あり、行デコーダの一例を示すものである。ここでは、
行デコーダ１００の一部のみを示している。電源Ｖｃに
はＰチャネルトランジスタ１０１のソースが接続されて
いる。このトランジスタ１０１のゲートには例えば図示
せぬ周辺回路から供給される信号ＰＷが供給され、ドレ
インと接地間には、複数のＮチャネルトランジスタ１０
２₁〜１０２ｎ、１０２ｏが直列接続されている。これ
らトランジスタ１０２₁〜１０２ｎの各ゲートには、ア
ドレス信号Ａ１（／Ａ１），Ａ２（／Ａ２）〜Ａｎ（／
Ａｎ）が供給され、トランジスタ１０２ｏのゲートには
信号／Ｅが供給されている。また、前記トランジスタ１
０１のドレインと接地間には、Ｎチャネルトランジスタ
１０３が接続されている。このトランジスタ１０３のゲ
ートには前記信号ＰＷが供給されている。さらに、前記
トランジスタ１０１のドレインにはＮチャネルトランジ
スタ１０４のドレインが接続されている。このトランジ
スタ１０４のゲートには電源Ｖｃが供給され、ソースは
ラッチ回路１０５を構成するＰチャネルトランジスタ１
０６のゲート、Ｎチャネルトランジスタ１０７のゲー
ト、Ｐチャネルトランジスタ１０８のドレインに接続さ
れている。前記トランジスタ１０６のソースには電圧Ｓ
Ｗが供給され、ドレインはトランジスタ１０７のドレイ
ンに接続されている。このトランジスタ１０７のソース
は接地されている。トランジスタ１０６、１０７のドレ
インは前記トランジスタ１０８のゲートに接続される。
このトランジスタ１０８のソースには電圧ＳＷが供給さ
れている。前記トランジスタ１０６、１０７のドレイン
からは選択信号ＷＬ１（〜ＷＬｉ）が出力される。電圧
ＳＷを生成する回路については後述する。

【０１１０】図２３は行デコーダ１００から出力される
各モードにおける選択信号ＷＬ（ＷＬ１〜ＷＬｉ）およ
び信号ＰＷの電圧波形を示すものである。図２３を参照
して図２２の動作について説明する。

【０１１１】メモリセルからデータを読出す時、信号Ｐ
Ｗは論理“０”に設定され、トランジスタ１０１はオン
状態、トランジスタ１０３はオフ状態とされる。このと
き、電圧ＳＷは外部から与えられる電源Ｖｃ（例えば５
ボルト）とされる。したがって、選択された行線ＷＬは
電源Ｖｃの電位となり、非選択の行線ＷＬは０ボルトと
される。

【０１１２】また、データの書込み時、信号ＰＷは同様
に論理“０”に設定されている。このとき、電圧ＳＷは
外部から与えられる書込み用高電圧Ｖｐ（例えば１２ボ
ルト）とされる。したがって、選択された行線ＷＬは高
電圧Ｖｐとなり、非選択の行線ＷＬは０ボルトとされ
る。

【０１１３】さらに、データを消去する前に行う全メモ
リセルへの電子の注入時、信号ＰＷは論理“１”に設定
され、トランジスタ１０１はオフ状態、トランジスタ１
０３はオン状態とされる。このとき、電圧ＳＷは高電源
Ｖｐを利用して集積回路内部で昇圧された例えば２０ボ
ルト程度の高電圧とされる。したがって、全ての行線に
２０ボルト程度の高電圧が与えられる。

【０１１４】また、データを消去するとき、信号／Ｅは
論理“０”に設定され、全ての行線は０ボルトとされ
る。

【０１１５】図２４は、前記電圧ＳＷを発生する電圧発
生回路１１０を示すものである。

【０１１６】デプレション型Ｎチャネルトランジスタ１
１１のドレインは電源Ｖｃに接続されている。このトラ
ンジスタ１１１のゲートには図示せぬ周辺回路によって
生成される信号Ｒが供給され、ソースはデプレション型
Ｎチャネルトランジスタ１１２のソースに接続されると
ともに、昇圧回路ＶＢを構成するエンハンスメント型Ｎ
チャネルトランジスタ１１３のソースに接続されてい
る。前記電圧ＳＷはこれらトランジスタ１１１、１１
２、１１３のソースから出力されるものである。前記ト
ランジスタ１１２のドレインは高電圧Ｖｐに接続され、
ゲートには図示せぬ周辺回路によって生成される信号Ｗ
が供給されている。

【０１１７】前記昇圧回路ＶＢにおいて、前記トランジ
スタ１１３のドレインはそのゲートに接続されるととも
に、Ｎチャネルトランジスタ１１４のソースに接続され
ている。このトランジスタ１１４のドレインはそのゲー
トに接続されるとともに高電圧Ｖｐに接続されている。

【０１１８】一方、発振器１１５は直列接続されたナン
ド回路１１６、インバータ回路１１７、１１８、ナンド
回路１１６とインバータ回路１１７の接続ノードおよび
接地間に接続されたキャパシタ１１９、インバータ回路
１１７、１１８の接続ノードおよび接地間に接続された
キャパシタ１２０によって構成されている。前記インバ
ータ回路１１８の出力端は前記ナンド回路１１６の一方
入力端にフィードバック接続されている。このナンド回
路１１６の他方入力端には前記信号ＰＷが供給されてお
り、この信号ＰＷによって発振が制御される。発振器１
１５の出力端としての前記インバータ回路１１８の出力
端はインバータ回路１２１を構成するＰチャネルトラン
ジスタ１２２、Ｎチャネルトランジスタ１２３のゲート
に接続されている。前記トランジスタ１２２のソースは
電源Ｖｃに接続され、トランジスタ１２３のソースは接
地されている。トランジスタ１２２、１２３のゲートは
Ｎチャネルトランジスタ１２４のドレインに接続されて
いる。このトランジスタ１２４のゲートには電源Ｖｃが
供給され、ソースはラッチ回路１２５を構成するＰチャ
ネルトランジスタ１２６のゲート、Ｎチャネルトランジ
スタ１２７のゲート、Ｐチャネルトランジスタ１２８の
ドレインに接続されている。前記トランジスタ１２６の
ソースは高電圧Ｖｐに接続され、ドレインはトランジス
タ１２７のドレインに接続されている。このトランジス
タ１２７のソースは接地されている。トランジスタ１２
６、１２７のドレインは前記トランジスタ１２８のゲー
トに接続される。このトランジスタ１２８のソースは高
電圧Ｖｐに接続されている。前記トランジスタ１２６、
１２７のドレインはキャパシタ１２９の一端に接続され
ている。このキャパシタ１２９の他端は前記トランジス
タ１１４のソースに接続されている。

【０１１９】上記構成において、メモリセル１０からデ
ータを読出す時、信号Ｒは電源Ｖｃと同電位とされ、信
号ＷとＰＷは０ボルトとされる。したがって、トランジ
スタ１１１はオン、トランジスタ１１２はオフとなり、
発振器１１５は停止している。このため、電位ＳＷは電
源Ｖｃと同電位とされる。

【０１２０】また、メモリセルにデータを書込む時、信
号ＷはＶｐとなり、信号ＲとＰＷは０ボルトに設定され
る。したがって、トランジスタ１１１はオフ、トランジ
スタ１１２はオンとなり、発振器１５は停止している。
このため、電位ＳＷは電源Ｖｐと同電位とされる。

【０１２１】さらに、データを消去する前に行う全メモ
リセルへの電子の注入時、信号ＰＷは論理“１”とさ
れ、信号ＷとＲは０ボルトとされる。したがって、トラ
ンジスタ１１１、１１２はオフとなり、発振器１１５は
発振される。このため、電位ＳＷは昇圧回路ＶＢによっ
て昇圧された２０ボルト程度の高電圧とされる。

【０１２２】上記第５の発明によれば、通常のデータの
書き込みは、チャネル領域に電流を流して電子を浮遊ゲ
ートに注入する方法で行うことにより、１つのメモリセ
ル当たり約０．１ミリ秒でデータを書込める。また、デ
ータの消去の前に全メモリセルの浮遊ゲートに電子を注
入するときは、トンネル効果によって全メモリセルの浮
遊ゲートに同時に電子を注入することにより、従来に比
べて消去時間を大幅に短縮した不揮発性半導体メモリを
提供できる。

【０１２３】（第４の目的に対応する第６の発明）先
ず、この発明の原理について説明する。この発明は、デ
ータ消去前に全てのメモリセルへの書込みは行なわず、
全てのメモリセルを消去する。そして、全メモリセルの
浮遊ゲートからの電子の放出を飽和させ、メモリセルの
閾値電圧をマイナスに安定させる。この後、行デコーダ
の全出力を選択状態として、全メモリセルの制御ゲート
に高電圧を加える。これにより制御ゲートと浮遊ゲート
との容量結合を利用して浮遊ゲートの電位を上げ、トン
ネル効果を利用してチャネル領域から浮遊ゲートへ電子
をトンネルさせて浮遊ゲートに電子を注入する。このよ
うにした場合、全メモリセルに同時に電子を注入状態と
することができるため、従来に比べ短時間で消去が完了
する。

【０１２４】前述したように、一般に、チャネル領域に
電流を流し、電子を浮遊ゲートに注入する通常の書込み
に要する時間は１つのメモリセル当たり０．１ミリ秒で
ある。これに対して、トンネル効果による電子の注入
は、１００ミリ秒程度を要し、オーダーが異なる。１２
８Ｋワード×８ビット構成の集積回路の場合、チャネル
領域に電流を流して電子を浮遊ゲートに注入する通常の
書込みは、書込みのときに多くの電流が流れる。このた
め、一度に多くのメモリセルに同時に書込みを行うこと
ができず、一般的には８ビット単位で行われる。したが
って、全メモリセルにデータを書き終えるには、１２８
０００×０．１ミリ秒＝１２．８秒の時間がかかる。

【０１２５】これに対して、この発明におけるトンネル
効果による電子の注入は電流の消費が殆どない。このた
め、全メモリセルに同時に電子の注入と放出を行うこと
ができ、結果として２００ミリ秒の時間で済むことにな
り、従来に比べ大幅に時間を短縮できる。すなわち、こ
の発明において、通常のデータの書込みは、各メモリセ
ル毎に異なるデータを書かねばならないため、チャネル
領域に電流を流して電子を浮遊ゲートに注入する方法で
行い、１つのメモリセル当たり約０．１ミリ秒でデータ
を書込む。また、データの消去の場合は、トンネル効果
による電子の放出と注入により、浮遊ゲートの電子の放
出と注入を全メモリセルに同時に行うことにより、従来
に比べ大幅に時間を短縮できる。

【０１２６】図２５は、この発明の一実施例に係わる行
デコーダを示すものであり、図２２と同一部分には同一
符号を付し異なる部分についてのみ説明する。この実施
例において、ラッチ回路１０５を構成するＮチャネルト
ランジスタ１０７のソースは電圧Ｖｓに接続される。こ
の電圧Ｖｓは行デコーダのモードに応じて変えられる。
また、電圧ＳＷは図２４に示す回路から供給される。

【０１２７】上記構成において、データの読出し時に
は、ＳＷには外部から与えられる電源Ｖｃ（例えば５ボ
ルト）が出力され、各メモリセルごとへのデータの書き
込み時には、外部から与えられる書き込み用高電圧ＶＰ
（例えば１２ボルト）が与えられ、データを消去する前
に行う全メモリセルへの電子の注入時にはＶＰを利用し
て集積回路内部で昇圧された例えば２０ボルト程度の高
電圧が与えられる。データの読出し時は、選択された行
線ＷＬはＶＣの電位となり、非選択の行線ＷＬは０ボル
トにされる。同様に、データの書き込み時は選択された
行線ＷＬはＶＰの電位となり、非選択の行線ＷＬは０ボ
ルトにされる。データを消去する前に行う全メモリセル
への電子の注入時には信号ＰＷは論理“１”に設定さ
れ、全の行線に２０ボルト程度の高電圧が与えられる。

【０１２８】図２６を参照してこの発明のデータ消去動
作をさらに詳しく説明する。

【０１２９】データ消去の時、先ずメモリセル１０の浮
遊ゲートから電子を放出する。これは、従来と同様に、
全てのメモリセルの制御ゲート、すなわち行線ＷＬを０
ボルトとし、メモリセル１０のソースの電位ＶＥを高電
圧（例えば１２ボルト）に設定して浮遊ゲートからソー
スへ電子を放出する。

【０１３０】この電子の放出は、メモリセルのドレイン
側に高電圧を印加して行なってもよく、また、メモリセ
ルアレイが作られている半導体基板自体を高電圧として
ドレイン、ソース、チャネルに浮遊ゲートから電子を放
出してもよい。

【０１３１】電子の放出の時、信号／Ｅは論理“０”で
あり、図２５に示す行デコーダの出力ＷＬは、上記のよ
うに０ボルトとなる。この電子の放出は、全てのメモリ
セルにおいて浮遊ゲートの状態を均一にするため、電子
の放出が飽和し、メモリセルの閾値電圧が変化しなくな
るまでの時間行なわれる。

【０１３２】電子の放出が完了した後、全ての行線ＷＬ
を選択状態とし、メモリセルの制御ゲートに高電圧（例
えば２０ボルト）を印加し浮遊ゲートへソース、ドレイ
ン、チャネル領域から電子を注入する。この時、メモリ
セルのソース電位ＶＥは０ボルトである。図２５に示す
行デコーダに供給される信号ＰＷは論理“１”となり、
全ての行線を選択状態とする。浮遊ゲートに電子が注入
されるとメモリセルの閾値電圧は上昇するが、この閾値
電圧は通常の書込みが行なわれたときのメモリセルの閾
値電圧よりも低くなければならない。

【０１３３】メモリセル１０は２進データを記憶する
が、通常の書込みが行なわれたときのメモリセルが２進
データの論理“０”と論理“１”の一方に対応させた場
合、メモリセルの制御ゲートに高電圧（例えば２０ボル
ト）を印加して、浮遊ゲートへソース、ドレイン、チャ
ネル領域から電子を注入したメモリセルは、２進データ
の論理“０”と論理“１”の他方に対応させるため、閾
値電圧で区別する。例えば、通常の書込みが行なわれた
ときのメモリセルは選択されても導通しない。しかし、
消去時に行なわれる電子の注入により上昇されたメモリ
セルの閾値電圧は、選択されたとき導通し、十分多くの
電流を流せるほど低く、また、非選択のときはオフしな
ければならない。このため、メモリセルの制御ゲートに
高電圧を印加している時間は十分短く設定し、その後浮
遊ゲートへの電子の注入量をチェックする。

【０１３４】このチェック読出しの時は全ての行線ＷＬ
を非選択状態とし、全ての行線を電圧Ｖｓとする。その
後列デコーダ１２によって列線を選択し、センスアンプ
によって列線単位で列線の電位を読出す。メモリセルが
非導通の場合、列線は負荷トランジスタ１７で充電さ
れ、センスアンプはこれを検出する。メモリセルが導通
の場合、メモリセルにより列線は放電され、センスアン
プはこれを検知する。このときは電子の注入が不十分で
あるため、再びメモリセルの制御ゲートに高電圧を印加
して電子の注入を行なう。電子の注入量のチェック読出
し時、制御ゲートの電位は低くされており、この制御ゲ
ートの電位よりも閾値電圧が高くなればメモリセルはオ
フするため、選択されたとき十分多くの電流を流せるほ
ど低くメモリセルの閾値電圧を制御できる。

【０１３５】図２７は、チェック読出し時の行線ＷＬの
電圧Ｖｓを発生する回路である。図２７（ａ）は、電圧
Ｖｓを接地電位とした例であり、チェック読出し時のメ
モリセルの制御ゲートは０ボルトとなる。このため、メ
モリセルの閾値電圧が０ボルトよりも僅かに上回ればオ
フする。メモリセルの閾値電圧は０ボルトより僅かに高
いだけであるため、メモリセルに流れる電流は十分大き
いが、浮遊ゲートより電子が僅かにリークしただけでメ
モリセルの閾値電圧はマイナスとなり、信頼性上は好ま
しくない。

【０１３６】図２７（ｂ）は電圧Ｖｓの発生回路の他の
例を示すものである。

【０１３７】前記信号／Ｅはインバータ回路１３１を介
してナンド回路１３２の一方入力端に供給され、前記信
号Ｒはナンド回路１３２の他方入力端に供給されてい
る。このナンド回路１３２の出力端はＮチャネルトラン
ジスタ１３３のゲートおよびＰチャネルトランジスタ１
３４のゲートに接続されている。前記トランジスタ１３
３のソースは接地され、ドレインは前記トランジスタ１
０７のソースに接続され、電圧Ｖｓを出力するための接
続端１３５に接続されている。前記トランジスタ１３４
のソースは電源Ｖｃに接続され、ドレインはＮチャネル
トランジスタ１３６のドレイン、ゲートおよび前記接続
端１３５に接続されている。このトランジスタ１３６の
ソースは接地されている。

【０１３８】上記構成において、チェック読出し時、信
号／Ｅは論理“０”、Ｒは論理“１”とされる。したが
って、ナンド回路１３２の出力信号は論理“０”であ
り、トランジスタ１３３はオフ、トランジスタ１３４、
１３６はオンである。したがって、電圧Ｖｓの電位はト
ランジスタ１３６の閾値電圧にほぼ等しくされるため、
メモリセルの閾値電圧が、トランジスタ１３６の閾値電
圧を僅かに上回ればオフする。よって、浮遊ゲートに蓄
えられる電子の量は多く、信頼性上は好ましい。しか
し、電圧Ｖｓが接地電位のときよりもメモリセルの閾値
電圧は高くなるため、メモリセルに流れる電流は少なく
なる。このようにチェック読出し時の電圧Ｖｓの電位の
設定は慎重に行なわなければならない。

【０１３９】通常の読出しの時、信号／Ｅは論理
“１”、Ｒも論理“１”とされる。したがって、ナンド
回路１３２の出力信号は論理“１”であり、トランジス
タ１３３はオン、トランジスタ１３４、１３６はオフで
ある。したがって、通常の読出し時、非選択とされた行
線ＷＬは、従来同様接地電位となる。

【０１４０】上記第６の発明によれば、消去時のメモリ
セルの閾値電圧の設定をトンネル効果を利用して複数の
メモリセルに対して、同時に行なうようにしたので、従
来より消去時間の短い不揮発性半導体メモリを提供でき
る。

【０１４１】

【発明の効果】以上詳述したように、第１の発明によれ
ば、複数個のメモリセルを非選択状態とし、この状態に
おいて、各メモリセルに流れる電流の総和をチェック手
段によって検出し、この検出した電流が所定値なった場
合、消去終了としている。したがって、複数のメモリセ
ルに対して同時にチェック読出しを行っているため、従
来に比べてデータの消去時間を短縮することができる。

【０１４２】また、第２の発明によれば、消去量をチェ
ックするためのチェック読出し時、制御手段によって第
２の負荷トランジスタを非導通状態としている。したが
って、従来に比べてより正確にメモリセルの消去状態を
チェックすることが可能となる。

【０１４３】さらに、第３の発明によれば、メモリセル
から列線に出力された電圧が２つの基準電圧ＶrefU、Ｖ
refLの間に入るメモリセルの数が所定の数になるように
している。したがって、消去後のメモリセルの閾値電圧
の分布の幅が狭いものは、従来に比べて閾値電圧がより
低いほうへ分布するため、読出し速度を速くでき、分布
の幅が広いものは従来同様であるため、歩留まりを落と
すことなく高速品のメモリセルを取得可能な割合を大き
くすることができる。

【０１４４】また、第４の発明によれば、メモリセルか
ら前記列線に出力された電位が、２つの基準電位Ｖref
A、ＶrefBのどの範囲にあるかをチェックして消去動作
を止めるようにしている。したがって、消去後のメモリ
セルの閾値電圧を最適に設定することができるため、メ
モリセルに流れる電流を従来よりも多くでき、読出し速
度を高速化できる。

【０１４５】さらに、第５の発明によれば、通常のデー
タの書き込みは、チャネル領域に電流を流して電子を浮
遊ゲートに注入する方法で行い、データの消去の前に全
メモリセルの浮遊ゲートに電子を注入するときは、トン
ネル効果によって全メモリセルの浮遊ゲートに同時に電
子を注入している。したがって、従来に比べて消去時間
を大幅に短縮することができる。

【０１４６】また、第６の発明によれば、メモリセルに
接続された複数のメモリセルの浮遊ゲートから同時に電
子を放出し、その後、全ての行線を選択して、選択され
たときは導通し、非選択の時は非導通となり、且つ、通
常のデータが書込まれた２進データのうちの一方を記憶
しているメモリセルの閾値電圧よりも低い所定の閾値電
圧となるまで電子を注入し、この電子が注入されたメモ
リセルは２進データのうちの他方のデータを記憶するよ
うにしている。したがって、消去時のメモリセルの閾値
電圧の設定をトンネル効果を利用して複数のメモリセル
に対して、同時に行なうようにしたので、従来より消去
時間を短縮できる。

【図面の簡単な説明】

【図１】第１の発明の第１の実施例を示す回路図。

【図２】従来のフラッシュＥＥＰＲＯＭの一例を示す回
路図。

【図３】従来のフラッシュＥＥＰＲＯＭの他の例を示す
回路図。

【図４】従来のセンスアンプの一例を示す回路図。

【図５】図５（ａ）（ｂ）（ｃ）はそれぞれデータ消去
後のメモリセルの閾値電圧のばらつきを示す図。

【図６】図６（ａ）（ｂ）はそれぞれ図１の動作を説明
するために示すタイミングチャート。

【図７】第１の発明に適用される列デコーダの一例を示
す回路図。

【図８】第１の発明に適用される行デコーダの一例を示
す回路図。

【図９】図９（ａ）（ｂ）はそれぞれ第１の発明に適用
される列デコーダの他の例を示す回路図。

【図１０】図９の動作を説明するために示すタイミング
チャート。

【図１１】第１の発明の第２の実施例を示す回路図。

【図１２】第２の発明の一実施例を示す回路図。

【図１３】図１２に示す回路に適用されるリファレンス
回路の一例を示す回路図。

【図１４】図１２に示す回路に適用されるフィードバッ
ク用インバータ回路の変形例を示す回路図。

【図１５】第３の発明の一実施例を示す回路図。

【図１６】図１５の動作を説明するために示すタイミン
グ図。

【図１７】図１５の動作を説明するために示す図。

【図１８】図１８（ａ）（ｂ）（ｃ）はそれぞれ第４の
発明の原理を説明するために示す図。

【図１９】第４の発明の発明の一実施例を示す回路図。

【図２０】図２０（ａ）（ｂ）（ｃ）はそれぞれ図１９
の動作を説明するために示すタイミング図。

【図２１】図１９の動作を説明するために示す図。

【図２２】第５の発明の一実施例を示すものであり、行
デコーダの要部を示す回路図。

【図２３】図２２の動作を説明するために示すタイミン
グ図。

【図２４】図２２に示す電圧ＳＷを発生する回路の一例
を示す回路図。

【図２５】第６の発明の一実施例に係わる行デコーダを
示す回路図。

【図２６】図２５の動作を説明するために示すタイミン
グ図。

【図２７】図２７（ａ）（ｂ）は、それぞれチェック読
出し時の行線ＷＬの電圧Ｖｓを発生する回路を示す回路
図。

【符号の説明】

１０…メモリセル、１１、１００…行デコーダ、１２…
列デコーダ、１２₁、１２₂…第１、第２の列デコー
ダ、１７…負荷トランジスタ、２１、３２…センスアン
プ、２２…リファレンス回路、１１０…電圧発生回路、
ＶrefU、ＶrefL…第１、第２の基準電位、ＶrefA、Ｖre
fB…第１、第２の基準電位。

Claims

【特許請求の範囲】

【請求項１】浮遊ゲートを有するＭＯＳトランジスタ
をメモリセルとし、このメモリセルが行および列方向に
マトリックス状に配列されたメモリセルアレイと、このメモリセルアレイの行を選択する行デコーダと、前記メモリセルアレイの列を選択する列デコーダと、前記メモリセルに接続された負荷回路と、前記行デコーダの全ての出力を非選択状態とし、前記列
デコーダの少なくとも１つ以上の出力を選択状態とし、
前記負荷回路と前記メモリセルとの接続点の電位を検出
し、前記浮遊ゲート中の電子の状態をチェックするチェ
ック手段(32)と、を具備したことを特徴とする不揮発性
半導体メモリ。
【請求項２】前記列デコーダは、前記浮遊ゲート中の
電子の状態をチェックする際、全ての出力を選択状態と
することを特徴とする請求項１記載の不揮発性半導体メ
モリ。
【請求項３】前記列デコーダは、前記メモリセルアレ
イを複数のブロックに分割して選択する構成とされ、前
記浮遊ゲート中の電子の状態をチェックする際、ブロッ
ク毎に全ての出力を選択状態とすることを特徴とする請
求項１記載の不揮発性半導体メモリ。
【請求項４】前記メモリセルアレイは複数のブロック
(61,62) に分割され、前記列デコーダは第１、第２の列
デコーダ（12₁, 12₂) に分割され、前記浮遊ゲート中
の電荷の状態をチェックする際、各ブロックの列は前記
第１、第２の列デコーダにより別々に選択状態されるこ
とを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項５】行線と、この行線により選択的に駆動される浮遊ゲートを有する
ＭＯＳＦＥＴからなるメモリセルと、このメモリセルから出力されるデータを受ける列線と、この列線に接続される第１の負荷トランジスタ(17)と、前記第１の負荷トランジスタに接続され、前記メモリセ
ルに記憶されているデータを検出するデータ検出回路
と、前記第１の負荷トランジスタとメモリセルとの間に電流
通路が挿入され、前記列線の電位に応じてゲートが制御
される第１のトランジスタ(15)と、電流通路の一端が前記列線に接続され、前記列線の電位
に応じてゲートが制御される第２の負荷トランジスタ(2
0)と、前記メモリセルのデータ消去時に消去状態をチェックす
るためにデータを読出すチェック読出し時に、前記第２
の負荷トランジスタを非導通状態とする制御手段(71)
と、を具備したことを特徴とする不揮発性半導体メモリ。
【請求項６】前記制御手段は、前記第２の負荷トラン
ジスタの電流通路の他端と電源との相互間に電流通路が
接続され、前記チェック読出し時にオフ状態とされるト
ランジスタ(71)によって構成されていることを特徴とす
る請求項５記載の不揮発性半導体メモリ。
【請求項７】前記第１のトランジスタのゲートには、
前記チェック読出し時に、前記列線の電位に関係なく略
一定の電位を供給する電位供給手段(710) がさらに接続
されていることを特徴とする請求項５記載の不揮発性半
導体メモリ。
【請求項８】行線と、この行線により選択的に駆動される浮遊ゲートを有する
ＭＯＳトランジスタからなるメモリセルと、このメモリセルに接続される負荷回路と、前記浮遊ゲートに電子を注入するか放出するかによって
データの書込みあるいは消去を行う書込み消去手段と、前記負荷回路に接続され、前記浮遊ゲートの電子の放出
状態をチェックするチェック読出し時、選択された前記
メモリセルと前記負荷回路との接続点の電位と、２つの
基準電位（ＶrefU、ＶrefL）とを比較し、前記メモリセ
ルから前記接続点の電位が前記２つの基準電位の間に存
在するメモリセルの数を数え、この数が所定の数よりも
少なくなった時、前記浮遊ゲートからの電子の放出を止
める手段(89)と、を具備したことを特徴とする不揮発性半導体メモリ。
【請求項９】行線と、この行線により選択的に駆動される浮遊ゲートを有する
ＭＯＳトランジスタからなるメモリセルと、このメモリセルから出力されるデータを受ける列線と、この列線に接続される負荷回路と、前記浮遊ゲートに電子を注入するか放出するかによって
データの書込みあるいは消去を行う書込み消去手段と、前記負荷回路に接続され、前記浮遊ゲートの電子の放出
状態をチェックするチェック読出し時、選択された前記
メモリセルから前記列線に出力された電位と、２つの基
準電位（ＶrefU、ＶrefL）とを比較し、前記メモリセル
から前記列線に出力された電位が前記２つの基準電位の
間に存在するメモリセルの数を数え、この数が所定の数
よりも少なくなった時、前記浮遊ゲートからの電子の注
入を止める手段(89)と、を具備したことを特徴とする不揮発性半導体メモリ。
【請求項１０】行線と、この行線により選択的に駆動される浮遊ゲートを有する
ＭＯＳトランジスタからなるメモリセルと、このメモリセルに接続される負荷回路と、前記浮遊ゲートに電子を注入するか放出するかによって
データの書込みあるいは消去を行う書込み消去手段と、前記負荷回路に接続され、前記浮遊ゲートの電子の放出
状態をチェックするチェック読出し時、選択された前記
メモリセルと前記負荷回路との接続点の電位と、２つの
基準電位（ＶrefU、ＶrefL）とを比較し、前記メモリセ
ルから前記接続点の電位が前記２つの基準電位の間に存
在するメモリセルの数を数え、この数が所定の数よりも
多くなった時、前記浮遊ゲートからの電子の放出を止め
る手段(89)と、を具備したことを特徴とする不揮発性半導体メモリ。
【請求項１１】行線と、この行線により選択的に駆動
される浮遊ゲートを有するＭＯＳトランジスタからなる
メモリセルと、このメモリセルから出力されるデータを受ける列線と、この列線に接続される負荷回路と、前記浮遊ゲートに電子を注入するか放出するかによって
データの書込みあるいは消去を行う書込み消去手段と、前記負荷回路に接続され、前記浮遊ゲートの電子の放出
状態をチェックするチェック読出し時、選択された前記
メモリセルから前記列線に出力された電位と、２つの基
準電位（ＶrefU、ＶrefL）とを比較し、前記メモリセル
から前記列線に出力された電位が前記２つの基準電位の
間に存在するメモリセルの数を数え、この数が所定の数
よりも多くなった時、前記浮遊ゲートからの電子の注入
を止める手段(89)と、を具備したことを特徴とする不揮発性半導体メモリ。
【請求項１２】行線と、この行線により選択的に駆動される浮遊ゲートを有する
ＭＯＳトランジスタからなるメモリセルと、このメモリセルから出力されるデータを受ける列線と、この列線に接続される負荷回路と、前記浮遊ゲートに電子を注入するか放出するかによって
データの書込みあるいは消去を行う書込み消去手段と、前記浮遊ゲートの電子の放出状態をチェックするチェッ
ク読出し時、選択されたメモリセルから前記列線に出力
された電位と、２つの基準電位（ＶrefA、ＶrefB）とを
比較し、前記メモリセルから前記列線に出力された電位
が、前記２つの基準電位よりも高いときは再度前記前記
浮遊ゲートからの電子の放出を行い、前記メモリセルか
ら前記列線に出力された電位の少なくとも１つが前記２
つの基準電位よりも低い時は、消去動作を止め、前記メ
モリセルから前記列線に出力された電位の少なくとも１
つが前記２つの基準電位の間にあり、前記２つの基準電
位よりも列線の電位が低いメモリセルが存在しない時
は、予め設定された回数だけ前記メモリセルの浮遊ゲー
トからの電子の放出を行い、その後消去動作を止める制
御手段と、を具備したことを特徴とする不揮発性半導体メモリ。
【請求項１３】浮遊ゲートを有するＭＯＳトランジス
タをメモリセルとし、このメモリセルが行および列方向
にマトリックス状に配列されたメモリセルアレイと、このメモリセルアレイの行を選択する行デコーダと、前記メモリセルアレイの列を選択する列デコーダと、前記列線に接続され、前記行デコーダおよび前記列デコ
ーダにより選択された前記メモリセルに記憶されている
データを検出するデータ検出手段と、前記行デコーダおよび前記列デコーダにより選択された
前記メモリセルにデータを書込むためのデータ書込み手
段と、前記メモリセルに接続され前記メモリセルに高電圧を印
加し前記浮遊ゲートから電子を放出することによりデー
タの消去を行うデータ消去手段と、前記行デコーダの全ての出力を選択状態とし、前記メモ
リセルの制御ゲートに高電圧を印加してトンネル効果に
より前記浮遊ゲートに電子を注入し、複数のメモリセル
に同時にデータを書込むデータ初期化手段と、を具備したことを特徴とする不揮発性半導体メモリ。
【請求項１４】浮遊ゲートを有するＭＯＳトランジス
タをメモリセルとし、このメモリセルが行および列方向
にマトリックス状に配列されたメモリセルアレイと、このメモリセルアレイの行を選択する行デコーダと、前記メモリセルアレイの列を選択する列デコーダと、前記列線に接続され、前記行デコーダおよび前記列デコ
ーダにより選択された前記メモリセルに記憶されている
データを検出するデータ検出手段と、前記行デコーダおよび前記列デコーダにより選択された
前記メモリセルにデータを書込むためのデータ書込み手
段と、前記行デコーダおよび列デコーダにより選択された前記
メモリセルに２進データのうちの一方のデータを書込む
ためのデータ書込み手段と、前記メモリセルに接続された複数のメモリセルの浮遊ゲ
ートから同時に電子を放出し、その後、全ての行線を選
択して、所定の閾値電圧となるまで電子を注入し、この
電子が注入されたメモリセルは２進データのうちの他方
のデータを記憶するようにしたデータ消去手段と、を具備したことを特徴とする不揮発性半導体メモリ。
【請求項１５】前記データ消去手段は、前記メモリセ
ルの浮遊ゲートから電子を放出した後、前記メモリセル
の浮遊ゲートへの電子の注入を複数回に分けて行ない、
浮遊ゲートへの電子の注入後、電子の注入量をチェック
し、電子の注入量が前記所定の閾値電圧になったと判定
した後、前記メモリセルの浮遊ゲートへの電子の注入を
止める手段をさらに具備したことを特徴とする請求項１
４記載の不揮発性半導体メモリ。
【請求項１６】行線と、この行線により選択的に駆動される浮遊ゲートを有する
ＭＯＳトランジスタからなるメモリセルと、このメモリセルから出力されるデータを受ける列線と、この列線に接続される第１の負荷トランジスタ(17)と、前記第１の負荷トランジスタに接続され、前記メモリセ
ルに記憶されているデータを検出するデータ検出回路
と、前記浮遊ゲートに電子を注入するか放出するかによって
データの書込みあるいは消去を行う書込み消去手段と、前記第１の負荷トランジスタとメモリセルとの間に電流
通路が挿入され、前記列線の電位に応じてゲートが制御
される第１のトランジスタ(15)と、電流通路の一端が前記列線に接続され、前記列線の電位
に応じてゲートが制御される第２の負荷トランジスタ(2
0)と、前記メモリセルのデータ消去時に消去状態をチェックす
るためにデータを読出すチェック読出し時に、前記第２
の負荷トランジスタを非導通状態とする制御手段(71)
と、前記負荷回路に接続され、前記浮遊ゲートの電子の放出
状態をチェックするチェック読出し時、選択された前記
メモリセルから前記列線に出力された電位と、２つの基
準電位（ＶrefU、ＶrefL）とを比較し、前記メモリセル
から前記列線に出力された電位が前記２つの基準電位の
間に存在するメモリセルの数を数え、この数が所定の数
よりも少なくなった時、前記浮遊ゲートからの電子の放
出を止める手段(89)と、を具備したことを特徴とする不
揮発性半導体メモリ。