JPH08321190A - センス増幅回路 - Google Patents

センス増幅回路

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JPH08321190A
JPH08321190A JP10117796A JP10117796A JPH08321190A JP H08321190 A JPH08321190 A JP H08321190A JP 10117796 A JP10117796 A JP 10117796A JP 10117796 A JP10117796 A JP 10117796A JP H08321190 A JPH08321190 A JP H08321190A
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Abstract

(57)【要約】 【課題】 消耗したメモリセルの影響を受けないセンス
増幅回路を提供する。 【解決手段】 半導体記憶装置用のセンス増幅回路は、
読み出すべきメモリセルＭＣの電流を電圧信号Ｖ９に変
換する第１電流／電圧変換枝路１と、基準電流を基準電
圧信号Ｖ２０に変換する第２電流／電圧変換枝路２と、
電圧信号Ｖ９を基準電圧信号Ｖ２０と比較するコンパレ
ータ３とを具える。また、センス増幅回路は、コンパレ
ータ３からの電圧信号Ｖ９を減結合するキャパシタＣ１
と、読み出すべきメモリセルＭＣの電流に重ね合わせた
オフセット電流により電圧信号Ｖ９に誘導されるオフセ
ット電圧を補償するのに好適な電荷をキャパシタＣ１に
供給するＰチャネルＭＯＳＦＥＴ１３とを具える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
センス増幅回路に関するものである。より詳細には、本
発明は、フラッシュＥＥＰＲＯＭ装置に特に適合したセ
ンス増幅回路に関するものである。
【０００２】
【従来の技術】半導体記憶装置が、行列の交差部に配置
したメモリセルのマトリックス（「メモリマトリック
ス」）を具えることは、既知である。マトリックスの行
を通常「ワードライン」と称し、マトリックスの列を
「ビットライン」と称する。
【０００３】フラッシュＥＥＰＲＯＭメモリセルはフロ
ーティングゲートＭＯＳ型電界効果トランジスタを具
え、フローティングゲートＭＯＳ型電界効果トランジス
タは、ドレイン電極、ソース電極、制御ゲート電極及び
フローティングゲート電極を有する。制御ゲート電極を
メモリマトリックスの各ワードラインに接続し、ドレイ
ン電極を各ビットラインに接続し、ソース電極を基準電
位に接続する。
【０００４】フラッシュＥＥＰＲＯＭメモリセルを電気
的にプログラム（すなわち「書込み」）し及び消去する
ことができる。書込み中、いわゆるチャネルホットエレ
クトロン（“ＣＨＥ”）効果によりフローティングゲー
トＭＯＳＦＥＴのフローティングゲート電極に電子が伝
達される。それに対して、消去中、ファウラーノルドハ
イムトンネル効果によりフローティングゲート電極から
電子が除去される。
【０００５】フローティングゲート電極に電荷が存在す
ると、フローティングゲートＭＯＳＦＥＴの電流／電圧
特性が変わる。実際には、フローティングゲートＭＯＳ
ＦＥＴのしきい値電圧は、フローティングゲート電極の
電荷に応じて変動する。書き込まれたメモリセルは、消
去されたメモリセルのしきい値電圧より高いしきい値電
圧を有する。
【０００６】これらのしきい値電圧の差は、読出しモー
ド中、特定のメモリセルを消去するか又は書き込むかを
決定するのに利用される。読み出すべきメモリセルの制
御ゲート電極を接続するワードラインは、消去されたメ
モリセルのしきい値電圧と書き込まれたメモリセルのし
きい値電圧との間の電圧まで電圧が上昇する。メモリセ
ルのドレイン電極が接続されたビットラインの電圧も上
昇する。このような状況では、読み出すべきセメリセル
が書き込まれたメモリセルの場合、（メモリセルの制御
ゲート電極の電圧がそのしきい値電圧より低いので、）
メモリセルの電流が吸い込まれないが、それに対して、
読み出されるべきメモリセルが消去されたメモリセルの
場合、（制御ゲート電極の電圧がそのしきい値電圧より
高いので、）メモリセルの電流が吸い込まれる。
【０００７】既知のセンス増幅回路は実際には、読み出
すべきメモリセルにより吸い込まれた電圧信号の電流を
変換する電流／電圧コンバータを具える。代表的には、
この電圧信号は、基準電流の電流電圧変換により得られ
た基準電圧信号と比較される。この基準電圧は、いわゆ
る「基準メモリセル」によって吸い込まれた電流とな
り、この基準メモリセルは、実際のメモリセルを構成す
るものと同一であるが、これは、いわゆる「初期状態」
（紫外光を照射した後にフローティングゲートＭＯＳＦ
ＥＴにより達成される状態。）に対応する予め設定され
たしきい値電圧を有する。このようにして、メモリセル
間の統計的な幾何配置及びプロセス変動、電圧変動等の
ようなスプリアスの影響の全てが除去される。その理由
は、これらの影響は通常モード信号として取り扱われる
からである。
【０００８】
【発明が解決しようとする課題】センス増幅回路の特定
の問題は、センス増幅回路をバイトごとの基準で消去す
るのではなく、区域ごとの基準で消去するという事実に
関するものである。これは、（千から百万の）多数のメ
モリセルが電気的な消去に同時に従うことを意味する。
その結果、消去中の各メモリセルの応答を個々に制御す
ることは不可能であり、実現可能なことは統計的なアプ
ローチのみである。メモリセル及び電圧レール間の導通
路の電気的な特性の僅かな差と、メモリセルの幾何的配
置の電気的な特性の僅かな差とは、メモリセルの消去時
間の統計的な分布を決定し、かつ、しきい値電圧、メモ
リセル電流等のようなメモリセルの電気パラメータの値
の分散を消去した後に発生する。したがって、電気的な
書込みサイクル及び読出しサイクルを繰り返した後、フ
ローティングゲートＭＯＳＦＥＴの幾つかには、（通常
は正である）しきい値電圧が負となる程度に過消去(ove
rerase) が発生するおそれがある。
【０００９】消耗したメモリセルが一つ存在するだけで
記憶装置全体が停止する。実際、消耗したメモリセル
は、それが選択されなかった場合（すなわち、その制御
ゲート電極の電圧が零である場合）でさえ有限な電流を
吸い込む。消耗したメモリセルと同一のビットラインに
属する書き込まれたメモリセルを読み出そうとする場
合、消耗したメモリセルによって吸い込まれた電流によ
り、センス増幅回路は、書き込まれたメモリセルを、消
去されたメモリセルとして誤って読み出す。換言すれ
ば、消耗したメモリセルによる電流の吸い込みは、読み
出すべきメモリにより吸い込まれた電流に加えるオフセ
ット電流とみなされるおそれがある。このオフセット電
流により、電流／電圧コンバータの出力電圧信号に重ね
合わすべきオフセット電圧が発生する。オフセット電圧
が十分高い場合、これにより、消去されたメモリセルと
して書き込まれたメモリセルを不正確に読み出す原因と
なるおそれがある。
【００１０】上記従来の技術にかんがみて、本発明の目
的は、一般に半導体記憶装置用の、特に、消耗したメモ
リセルの存在により悪影響を及ぼされない限りフラッシ
ュＥＥＰＲＯＭ装置に適合した新規のセンス増幅回路を
提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、このよ
うな目的は、半導体記憶装置用のセンス増幅回路であっ
て、読み出すべきメモリセルの電流を電圧信号に変換す
る第１電流／電圧変換手段と、基準電流を基準電圧に変
換する第２電流／電圧変換手段と、前記電圧信号を前記
基準電圧信号と比較する比較手段とを具えるセンス増幅
回路において、前記電圧信号を前記比較手段から減結合
する減結合手段と、読み出すべき前記メモリセルの電流
に重ね合わせるオフセット電流により前記電圧信号に導
入されるオフセット電圧を補償するのに好適な電荷を、
前記容量性減結合手段に供給する手段とを具えることを
特徴とするセンス増幅回路によって達成される。
【００１２】本発明によるセンス増幅回路は、少なくと
もオフセット電流が非常に高い値を取らない限り、フラ
ッシュＥＥＰＲＯＭ装置中の消耗したメモリセルによっ
て誘導されるようなオフセット電流の存在により悪影響
を及ぼされない。実際、電流−電圧変換された信号とコ
ンパレータとの間に前記容量性手段を設けることによ
り、変換された電圧信号中の任意のオフセットは、コン
パレータの入力の直流寄与から減結合される。読み出す
べきメモリセルによる電流の吸い込みに相当するこのよ
うな直流寄与に対して変換された電圧信号の変動がコン
パレータに供給される。
【００１３】
【発明の実施の形態】図１に示すように、本発明の第１
の実施の形態によるセンス増幅回路は実質的には、二つ
の電流／電圧変換枝路１，２と、コンパレータ３とを具
える。
【００１４】「マトリックス枝路」とも称される第１電
流／電圧変換枝路１を、半導体記憶装置のメモリセルＭ
Ｃのマトリックスの一群のビットラインＢＬに結合す
る。フラッシュＥＥＰＲＯＭ装置の場合には、各メモリ
セルを、マトリックスの一つのビットラインＢＬのそれ
ぞれに接続したドレイン電極と、他の全てのメモリセル
のソース電極に共通して結合したソース電極と、マトリ
ックスの一つのワードラインＷＬにそれぞれ接続した制
御ゲート電極とを有するフローティングゲートＭＯＳＦ
ＥＴで表す。同一の電流／電圧変換枝路１に結合したビ
ットラインＢＬに属するメモリセルＭＣは、記憶装置の
外部データラインに対して保有した記憶部を形成する
（フラッシュＥＥＰＲＯＭ装置は一般に８又は１６の外
部データラインを具える。）。
【００１５】既知の装置によれば、同一の電流／電圧変
換枝路１に結合したビットラインＢＬは、例えば八つの
パケット４でグループ化される。各パケット４は、例え
ば８ビットラインＢＬを具える。各パケット４の内側で
は、各ビットラインＢＬを、各第１レベル選択Ｎチャネ
ルＭＯＳＦＥＴ５のソース電極に接続する。各パケット
４の内側の全ての第１レベル選択ＭＯＳＦＥＴ５のドレ
イン電極を通常、各第２レベル選択ＮチャネルＭＯＳＦ
ＥＴ６のソース電極に接続する。全ての第２レベル選択
ＭＯＳＦＥＴ６のドレイン電極を通常、第１電流／電圧
変換枝路１のノード７に接続する。
【００１６】各ＭＯＳＦＥＴ５のゲート電極を、各第１
レベルビットライン選択信号ＹＮ０〜ＹＮ７に接続す
る。同様に、各ＭＯＳＦＥＴ６のゲート電極を、各第２
レベルビットライン選択信号すなわちパケット選択信号
ＹＭ０〜ＹＭ７に接続する。信号ＹＮ０〜ＹＮ７を、記
憶装置の外部アドレス信号Ａ０〜Ａｎが供給される（図
２に線形的に示された）アドレスデコーディング回路５
０によりそれ自体既知の方法で発生させる。このような
アドレスデコーディング回路は、ワードラインＷＬ選択
用のワードライン選択信号ＷＬ０，ＷＬ１，─，ＷＬｍ
も発生させる。
【００１７】（代表的には、「エンハンスメント」トラ
ンジスタのしきい値電圧より著しく低いしきい値電圧を
有するいわゆる「固有」(native)トランジスタであり、
代表的には、エンハンスメントトランジスタののしきい
値電圧は約１Ｖであり、固有トランジスタのしきい値電
圧は０．４〜０．５Ｖである）ＮチャネルＭＯＳＦＥＴ
８は、ノード７に接続したソース電極と、第１枝路１の
ノード９に接続したドレイン電極と、入力部をノード７
に接続したインバータ１０の出力部に接続したゲート電
極とを有する。ＰチャネルＭＯＳＦＥＴ１１は、ノード
９に接続したドレイン電極と、電源ラインＶＤＤに接続
したソース電極と、ノード９に接続したゲート電極とを
有する。ＭＯＳＦＥＴ８及びインバータ１０は、メモリ
セルＭＣ用のいわゆる「ドレイン電圧レギュレータ」を
形成し、かつ、ノード７の電圧を約１Ｖの値に維持し
て、読出し中のメモリセルＭＣの軟書込み(soft writin
g)を防止する。
【００１８】ノード９を、キャパシタＣ１の一方のプレ
ートに接続し、その他方のプレートを、ＰチャネルＭＯ
ＳＦＥＴ１３のドレイン電極も接続されたノード１２に
接続する。ＭＯＳＦＥＴ１３は、電源ラインＶＤＤに接
続したソース電極と、入力部が信号ＡＴＤ（「検出した
アドレス遷移」）に接続されたインバータ１４の出力部
に接続したゲート電極とを有し、この信号ＡＴＤを、後
に詳細に説明するように記憶装置の外部アドレス信号の
変化の遷移を認識すると、（図２に示すような）アドレ
ス遷移検出回路によって作動させる。ノード１２をコン
パレータ３の一方の入力部にも接続する。
【００１９】第２電流／電圧変換枝路２を、第１枝路１
とほぼ同様にする。枝路２を、「基準」メモリセルＭＣ
Ｒから成るいわゆる「基準」ビットラインＢＬＲに結合
する。基準メモリセルＭＣＲを、基準電圧をＵＶ消去さ
れたメモリセルの値に設定する点を除いて、メモリセル
ＭＣと全体的に同様とする。
【００２０】基準ビットラインＢＬＲを、ゲート電極を
共に電源ラインＶＤＤに接続した二つの直列接続したＮ
チャネルＭＯＳＦＥＴ１６，１７を介して、第２枝路２
のノード１５に接続する。これら二つのＭＯＳＦＥＴ１
６，１７はそれぞれ、電源ラインＶＤＤとメモリセルＭ
Ｃ及びメモリセルＭＣＲとの間の電気的な経路と同一の
電気的な経路を有するように、第１枝路１の各ビットラ
インＢＬに直列な第１レベル選択ＭＯＳＦＥＴ５及び第
２レベル選択ＭＯＳＦＥＴ６の効果をシミュレートす
る。
【００２１】基準メモリセルＭＣＲを、メモリセルＭＣ
のマトリックスに設けることができる。逆に、基準メモ
リセルＭＣＲを、メモリセルＭＣのマトリックスの外部
の基準メモリセルの小マトリックスに設けることができ
る。
【００２２】第１枝路１中のノード７と同様に、ノード
１５を、ＮチャネルＭＯＳＦＥＴ１８（固有種）及びイ
ンバータ１９を具えるドレイン電圧レギュレータに接続
する。ＭＯＳＦＥＴ１８のドレイン電極を、Ｐチャネル
ＭＯＳＦＥＴ２１のドレイン電極にも接続された第２枝
路２のノード２０に接続する。ＭＯＳＦＥＴ２１は、電
源ラインＶＤＤに接続したソース電極と、ノード２０に
接続したゲート電極とを有する。キャパシタＣ２は、ノ
ード２０に結合した第１プレートと、ＰチャネルＭＯＳ
ＦＥＴ２３のドレイン電極も接続されたノード２２に接
続した第２プレートとを有する。ＭＯＳＦＥＴ２３は、
ＶＤＤに接続したソース電極と、インバータ１４の出力
部に接続したゲート電極とを有する。ノード２２を、コ
ンパレータ３の第２入力部に接続する。
【００２３】コンパレータ３の出力２４をラッチ２５に
供給し、その出力２６を、各外部データライン（図示せ
ず）を駆動する出力バッファ（それ自体既知であり、し
たがって図示せず）に供給する。
【００２４】図２に示すように、フラッシュＥＥＰＲＯ
Ｍ装置に、アドレス遷移検出回路も設ける。各外部アド
レス信号Ａ０〜Ａｎを、ＸＮＯＲ（排他ＮＯＲ）論理ゲ
ート２７の第１入力部に直接供給するとともに、遅延線
Ｄを介してＸＮＯＲゲート２７の第２入力部に供給す
る。全てのＸＮＯＲゲート２７の出力を、共通して接続
するとともに単安定回路２８の入力部に供給する。単安
定回路２８の出力は信号ＡＴＤを形成する。
【００２５】外部アドレス信号Ａ０〜Ａｎのうちの一つ
のみの論理状態が遷移しても、予め設定された持続時間
のパルスを単安定回路２８の出力部に発生させる。
【００２６】図３Ａ〜３Ｄは、書き込まれたメモリセル
及び消去されたメモリセルの読出し動作の際の時間的な
連続を示す。
【００２７】読出し動作は、外部アドレス信号Ａ０〜Ａ
ｎの論理形態が変化する際に開始する。瞬時ｔ０では、
第１レベル選択信号ＹＮ０〜ＹＮ７のうちの一つ（ＹＮ
ｉ）及び第２レベル選択信号ＹＭ０〜ＹＮ７のうちの一
つ（ＹＭｊ）を、アドレスデコーディング回路５０によ
って作動させる（図３Ａ）。信号ＹＮ０〜ＹＮ７のうち
の一つ及び信号ＹＭ０〜ＹＮ７のうちの一つは、実際に
は、外部アドレス信号Ａ０〜Ａｎの特定の論理形態に依
存して作動される。第１レベル選択ＭＯＳＦＥＴ５のう
ちの一つ及び第２レベル選択ＭＯＳＦＥＴ６のうちの一
つをターンオンして、読み出すべきメモリセルを含むビ
ットラインＢＬを、電流／電圧変換枝路１のノード７に
接続する。基準ビットラインＢＬＲを、その代わりに、
第２変換枝路２のノード１５に永久的に接続する。
【００２８】ワードライン選択信号ＷＬ０〜ＷＬｍのう
ちのいずれも作動しないので、第２変換枝路２に電流が
流れなく、したがって、ノード２０の電圧Ｖ２０及びノ
ード２２の電圧Ｖ２２はＶＤＤに等しい。消耗した（す
なわち負のしいき値電圧の）メモリセルが、選択したビ
ットラインＢＬに存在しないので、選択したビットライ
ンＢＬの寄生キャパシタンスＣＢＬがドレイン電圧レギ
ュレータ８及び１０によって設定された電圧に充電され
るまで、第１変換枝路１に過渡電流が流れる。寄生キャ
パシタンスＣＢＬが充電されると、ノード９の電圧Ｖ９
及びノード１２の電圧Ｖ１２がＶＤＤまで上昇する。
【００２９】ＭＯＳＦＥＴ１３及び２３がオフの間、ノ
ード１２及び２２は、コンパレータ３の高インピーダン
ス入力のみに接続したフローティング状態である。
【００３０】それに対して、選択したビットラインＢＬ
のメモリセルＭＣのうちの一つ又はそれ以上を消耗する
場合、消耗したメモリセルは、ゲート電圧が零の場合で
も有限電流を吸い込む。その結果、ビットラインの寄生
キャパシタンスＣＢＬが充電された後でさえ、電流が第
１変換枝路１を流れ続ける。このような電流を、ＭＯＳ
ＦＥＴ１１の両端間の電圧降下が原因で電圧Ｖ９をＶＤ
Ｄより低い値に設定するオフセット電流と見なすことが
できる。ＶＤＤと実際のＶ９との間の差はオフセット電
圧となる。従来のセンス増幅回路では、オフセット電流
が十分に高い場合には、消去されたメモリセルに対する
書き込まれたメモリセルの誤った読出しに対して信頼性
がある。
【００３１】瞬時ｔ１（図３Ｂ）でアドレス信号Ａ０〜
Ａｎが変化しても、信号ＡＴＤにアドレス遷移検出パル
スが発生する。ＡＴＤパルスはＰチャネルＭＯＳＦＥＴ
１３及び２３をオンにして、ノード１２及び２２をＶＤ
Ｄに接続する。消耗したメモリセルが、選択したビット
ラインＢＬ中に存在する場合、キャパシタＣ１は、零に
等しい電圧ＶＣ１まで充電される。代わりに選択したビ
ットラインＢＬが、消耗したメモリセルを含む場合、キ
ャパシタＣ１は、ノード１２の電圧Ｖ１２（ＶＤＤ）と
電圧Ｖ９との間の差に等しい電圧ＶＣ１まで充電され、
この電圧Ｖ９は、消耗したメモリセルにより誘導された
オフセット電流に依存する。ＡＴＤパルスは、少なくと
もキャパシタＣ１が完全に充電されたと仮定するのに十
分な予め設定した持続時間を有する。キャパシタＣ２
は、その両方のプレートがＶＤＤであるので、零にほぼ
等しい電圧ＶＣ２まで充電される。
【００３２】ＡＴＤパルスが終了すると、ＭＯＳＦＥＴ
１３及び２３がターンオフし、ノード１２及び２２がＶ
ＤＤから切り離される（これらノードは、これらをコン
パレータ３の入力部に接続するので、ほとんどフローテ
ィング状態のままである。）。
【００３３】ＡＴＤパルスの終了後の瞬時ｔ２では、ア
ドレスデコーディング回路５０は、ワードライン選択信
号ＷＬ０，ＷＬ１，…，ＷＬｎのうちの一つ（ＷＬｋ）
を作動させる（図３Ｃ）。選択したワードラインＷＬの
電圧をＶＤＤまで上昇させる。基準ビットラインＢＬＲ
の基準メモリセルＭＣＲのうちの一つをターンオンし、
それは電流の吸い込みを開始する。これによりノード２
０の電圧降下が発生する。キャパシタＣ２に対する放電
経路が存在しないので、ノード２２の電圧Ｖ２２は、電
圧Ｖ２０に従い、かつ、ＭＯＳＦＥＴ２１と基準メモリ
セルＭＣＲとの間の寸法比によって決定された値に設定
される（図３Ｄ）。
【００３４】選択したビットラインＢＬ及びワードライ
ンＷＬに接続したメモリセルＭＣを書き込まれたメモリ
セルと仮定するので、その制御ゲート電極の電圧ＶＤＤ
はそれをターンオンするのに十分でなく、それは電流を
吸い込まない。電圧Ｖ９が変動せず、かつ、電圧Ｖ１２
はＶＤＤレベルに十分維持されたままである。電圧Ｖ１
２はノード２２の電圧より高い。この電圧差はコンパレ
ータ３によって検出され、その出力２４は例えば“０”
論理レベルに切り替わる。この論理レベルは、（代表的
には出力バッファ回路を介して）読み出されるデータを
発生させる各外部データラインを駆動するラッチ２５に
記憶される。
【００３５】ここで、瞬時ｔ４において、外部アドレス
信号Ａ０〜Ａｎの論理形態が変化して、新たな読出し動
作を開始すると考える。ワードライン選択信号ＷＬｋは
不作動状態となる。瞬時ｔ５において、第１レベル選択
信号ＹＮ０〜ＹＮ７及び第２レベル選択信号ＹＭ０〜Ｙ
Ｍ７のうちの一方（ＹＮｉ’，ＹＭｊ’）を作動状態に
して、新たなビットラインＢＬを変換枝路１に接続す
る。瞬時ｔ６においてＡＴＤパルスが開始し、ＡＴＤパ
ルスの終端に続く瞬時ｔ７において、ワードライン選択
信号ＷＬ０，ＷＬ１，…，ＷＬｍのうちの一つ（ＷＬ
ｋ’）を、新たなワードラインを選択するよう作動させ
る。
【００３６】ここで、選択したビットラインＢＬ及びワ
ードラインＷＬに接続したメモリセルＭＣを消去したメ
モリセルと考えるので、その制御ゲート電極の電圧ＶＤ
Ｄはそれをターンオンし、セルが電流を吸い込む。この
電流を、（消耗したセルが存在する場合）それらセルに
よって誘導したオフセット電流に加え、かつ、電圧Ｖ９
に更なる降下を発生させる。キャパシタＣ２が放電経路
を有しないので、電圧Ｖ１２は電圧Ｖ９に従い、かつ、
電圧Ｖ２２より下に降下する（その理由は、消去された
メモリセルＭＣによって吸い込まれた電流が、ＵＶ消去
された基準メモリセルＭＣＲによって吸い込まれた電流
より大きいからである。）。コンパレータ３の出力部２
４は“１”論理レベルに切り替わり、この論理レベルを
ラッチ２５に記憶させる。
【００３７】キャパシタＣ１を、ノード９からノード１
２に減結合する。ＡＴＤパルス中、キャパシタＣ１を、
消耗したメモリセルの任意のオフセット電流により第１
変換枝路１に誘導したオフセット電流を補償する電圧Ｖ
Ｃ１まで充電する。したがって、電圧Ｖ１２は、消耗し
たメモリセルが存在しない場合と同様である。
【００３８】既に説明したセンス増幅回路の正確な動作
に対してＡＴＤパルスとワードライン選択信号ＷＬ０，
ＷＬ１，…，ＷＬｎとの間の重ね合わせを必要としない
ことは重要である。実際、キャパシタＣ１を、ノード９
に発生した電圧降下をオフセット電流のみによって補償
する電圧ＶＣ１まで充電する必要がある。ＡＴＤパルス
は、キャパシタＣ１を完全に充電すると仮定する程度に
十分長くする必要がある。
【００３９】ラッチ２５を、漏れ電流によるキャパシタ
Ｃ１の低速放電によって生じた外部データラインのスプ
リアス遷移を防止する必要がある。
【００４０】以上説明したセンス増幅回路及び従来既知
のセンス増幅回路の速度パフォーマンスが、基準ビット
ラインＢＬＲに関連する寄生キャパシタＣＢＬＲの低速
放電が原因のＶ２０の長い設定時間によって主に制限さ
れることを、等業者は認識している。
【００４１】図４は、向上した速度パフォーマンスを有
する本発明のセンス増幅回路の他の実施の形態を示す。
本実施の形態では、基準メモリセルＭＣＲの基準ビット
ラインＢＬＲを、メモリセルＭＣのマトリックスの外部
の単一メモリセルＭＣＲに置換する。外部基準メモリセ
ルＭＣＲを、ワードライン選択信号ＷＬ０，ＷＬ１，
…，ＷＬｎに対して相違するタイミングを有する信号Ｖ
ＧＲによって駆動する（図６Ｃ及び６Ｅ）。また、Ｐチ
ャネルＭＯＳＦＥＴ１３及び２３も、図６Ｂ及び６Ｄに
示すように、相違するタイミングを有する二つの別個の
アドレス遷移検出信号ＡＴＤＭ及びＡＴＤＲによって制
御する。
【００４２】この配置により、感知動作を続行するのに
要求される時間を減少させることができる。実際には、
基準ビットラインＢＬＲを単一基準メモリセルＭＣＲに
置換しているので、電圧Ｖ２０を安定させるのに要求さ
れる時間が短い。その理由は、基準メモリセルＭＣＲに
関連する寄生キャパシタンスが以前の実施の形態のＣＢ
ＬＲのものに比べて著しく低いからである。さらに、こ
の場合、基準メモリセルＭＣＲを、ワードライン選択信
号ＷＬ０，ＷＬ１，…，ＷＬｍのうちの一つ（ＷＬｋ）
を作動させる前に作動させており、その結果、読み出す
べきメモリセルを作動させると、電圧Ｖ２２が既に設定
される。これにより、メモリセルを感知するのに要求さ
れる時間がさらに減少する。
【００４３】図５は、この第２の実施の形態によるセン
ス増幅回路のアドレス遷移検出回路の線形図を示す。
【００４４】ＡＴＤ信号をラッチ２９に供給し、その出
力は、第２変換枝路２のＭＯＳＦＥＴ２３を駆動する信
号ＡＴＤＲを形成する。ラッチ２９には、各読出しの終
端にてラッチ２９の成分をリセットするリセット信号Ｒ
も供給される。また、ラッチ２９の出力を、複数の２入
力ＡＮＤゲート３０に対する第１入力として共通して発
生させ、その第２入力に、アドレスデコーディング回路
５０によって発生したワードライン選択信号のうちの一
つをそれぞれ供給し、その出力は信号ＷＬ０〜ＷＬｍを
形成する。信号ＡＴＤＲは遅延回路３１にも供給され、
その出力は、基準メモリセルＭＣＲを駆動するゲート信
号ＶＧＲを形成する。遅延回路３１の出力も複数の２入
力ＡＮＤゲート３２に対する第１入力として共通して発
生させ、その第２入力に、アドレスデコーディング回路
５０により発生した第１レベル列選択信号及び第２レベ
ル列選択信号のうちの一つをそれぞれ供給し、その出力
は信号ＹＮ０〜ＹＮ７，ＹＭ０〜ＹＭ７を形成する。信
号ＶＧＲは単安定回路３３にも供給され、その出力は、
第１変換枝路１のＭＯＳＦＥＴ１３を駆動する信号ＡＴ
ＤＭを形成する。
【００４５】図２の回路の場合のように、ＡＴＤ信号
を、少なくとも外部アドレス信号Ａ０〜Ａｎのうちの一
つの遷移によって発生させる。ＡＴＤ信号（図６Ａ）の
作動により、信号ＡＴＤＲ（図６Ｂ）をハイにするとと
もにメモリセルの読出しが完了するまで（、すなわち、
リセット信号Ｒがそれをロー論理状態にリセットするま
で）この状態のままにする作動が生じる。ハイになる信
号ＡＴＤＲはＭＯＳＦＥＴ２３をオフにし、したがって
ノード２２をフローティング状態のままにする。信号Ｖ
ＧＲを、予め設定した遅延後作動させてハイとし（図６
Ｃ）、したがって信号ＹＮｉ，ＹＭｉをハイにする（図
６Ｆ）。また、信号ＶＧＲが単安定回路の出力にてＡＴ
ＤＭパルス（図６Ｄ）を開始して、ノード１２をＶＤＤ
に接続するＭＯＳＦＥＴ１３を作動させる。ＡＴＤＭパ
ルスを、信号ＷＬ０，ＷＬ１，…，ＷＬｍのうちの一つ
（ＷＬｋ）を作動させる前にＭＯＳＦＥＴ１２をターン
オフさせるような長さにする。
【図面の簡単な説明】
【図１】本発明によるセンス増幅回路の第１の実施の形
態の線形図である。
【図２】図１のセンス増幅回路を制御するアドレス遷移
検出回路の線形図である。
【図３】Ａ〜Ｄは、図１のセンス増幅回路の信号のタイ
ミング図である。
【図４】本発明によるセンス増幅回路の第２の実施の形
態の線形図である。
【図５】図４のセンス増幅回路を制御するアドレス遷移
検出回路の線形図である。
【図６】Ａ〜Ｄは、図４のセンス増幅回路の信号のタイ
ミング図である。
【符号の説明】
１，２ 電流／電圧変換枝路 ３ コンパレータ ４ パケット ５ 第１レベル選択ＮチャネルＭＯＳＦＥＴ ６ 第２レベル選択ＮチャネルＭＯＳＦＥＴ ７，９，１２，１５，２０，２２ ノード ８，１６，１７，１８ ＮチャネルＭＯＳＦＥＴ １０，１４，１９ インバータ １１，１３，２１，２３ ＰチャネルＭＯＳＦＥＴ ２４，２６ 出力 ２５，２９ ラッチ ２７ 排他ＮＯＲ論理ゲート ２８，３３ 単安定回路 ３０，３２ ２入力ＡＮＤゲート ３１ 遅延回路 ５０ アドレスデコーディング回路 Ａ０，Ａｎ 外部アドレス信号 ＡＴＤ 信号 ＡＴＤＭ，ＡＴＤＲ アドレス遷移検出信号 ＢＬ ビットライン ＢＬＲ 基準ビットライン ＣＢＬ，ＣＢＬＲ 寄生キャパシタ Ｃ１，Ｃ２ キャパシタ Ｄ 遅延線 ＭＣ メモリセル ＭＣＲ 基準メモリセル Ｒ リセット信号 ｔ１，ｔ２，ｔ６ 瞬時 Ｖ１２，Ｖ２２ 電圧 ＶＤＤ 電源ライン ＷＬ ワードライン ＷＬ０，Ｗ０１，…，ＷＬｋ，ＷＬｍ ワードライン選
択信号 ＹＮ０，…，ＹＮ７，ＹＮｉ，ＹＮｉ’ 第１レベルビ
ットライン選択信号 ＹＭ０，…，ＹＭ７，ＹＭｊ，ＹＭｊ’ 第２レベルビ
ットライン選択信号

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体記憶装置用のセンス増幅回路であ
    って、読み出すべきメモリセル（ＭＣ）の電流を電圧信
    号（Ｖ９）に変換する第１電流／電圧変換手段（１）
    と、基準電流を基準電圧（Ｖ２０）に変換する第２電流
    ／電圧変換手段（２）と、前記電圧信号（Ｖ９）を前記
    基準電圧信号（Ｖ２０）と比較する比較手段（３）とを
    具えるセンス増幅回路において、前記電圧信号（Ｖ９）
    を前記比較手段（３）から減結合する減結合手段（Ｃ
    １）と、読み出すべき前記メモリセル（ＭＣ）の電流に
    重ね合わせるオフセット電流により前記電圧信号（Ｖ
    ９）に誘導されるオフセット電圧を補償するのに好適な
    電荷を、前記容量性減結合手段（Ｃ１）に供給する手段
    （１３）とを具えることを特徴とするセンス増幅回路。
  2. 【請求項２】 前記オフセット電流を、読み出すべき前
    記メモリセル（ＭＣ）に並列に接続した少なくとも一つ
    の消耗したメモリセル（ＭＣ）によって吸い込まれた電
    流としたことを特徴とする請求項１記載のセンス増幅回
    路。
  3. 【請求項３】 前記第１電流／電圧変換手段（１）は、
    電源（ＶＤＤ）と読み出すべき前記メモリセル（ＭＣ）
    との間に直列に接続した第１電流／電圧変換枝路（１）
    を具え、前記電圧比較手段（３）は、前記第１変換枝路
    （１）の出力部（９）に結合した第１入力部を有するコ
    ンパレータ（３）を具え、前記容量性減結合手段（Ｃ
    １）は、前記コンパレータ（３）の第１入力部と前記第
    １変換枝路（１）の出力部（９）との間に接続した減結
    合キャパシタ（Ｃ１）を具えることを特徴とする請求項
    １記載のセンス増幅回路。
  4. 【請求項４】 前記電荷を前記容量性減結合手段（Ｃ
    １）に供給する手段（１３）は、前記コンパレータの第
    １入力部と前記電源（ＶＤＤ）との間に接続するととも
    に前記キャパシタ（Ｃ１）を前記電源（ＶＤＤ）に接続
    するよう電気的に作動するトランジスタ手段（１３）を
    具えることを特徴とする請求項３記載のセンス増幅回
    路。
  5. 【請求項５】 前記第２電流／電圧変換手段（２）は、
    前記電源（ＶＤＤ）と前記基準電流を発生させる電流発
    生手段との間に直列に接続した第２電流／電圧変換枝路
    （２）を具え、前記第２変換枝路（２）は、前記コンパ
    レータ（３）の第２入力部に結合した出力部（２０）を
    有することを特徴とする請求項４記載のセンス増幅回
    路。
  6. 【請求項６】 前記電流発生手段は、読み出すべき前記
    メモリセル（ＭＣ）と同一で予め設定されたしきい値電
    圧を有する基準メモリセル（ＭＣＲ）を具えることを特
    徴とする請求項５記載のセンス増幅回路。
  7. 【請求項７】 前記第２変換枝路（２）の出力部（２
    ０）と前記コンパレータ（３）の第２入力部との間に接
    続した第２減結合手段（Ｃ２）と、前記コンパレータ
    （３）の第２入力部と前記電源（ＶＤＤ）との間に接続
    するとともに前記第２減結合キャパシタ（Ｃ２）を前記
    電源（ＶＤＤ）に電気的に接続するように作動する第２
    トランジスタ手段（２３）とを具えることを特徴とする
    請求項５又は６記載のセンス増幅回路。
  8. 【請求項８】 前記半導体記憶装置が、行（ＷＬ）及び
    列（ＢＬ）の交差部に配置した前記メモリセルのマトリ
    ックスと、前記第１電流／電圧変換枝路（１）に対して
    一群の前記列（ＢＬ）のうちの一つを電気的に結合する
    列選択手段（５，６）と、前記記憶装置の外部アドレス
    信号（Ａ０〜Ａｎ）に応答して前記列選択手段（５，
    ６）を駆動する列選択信号（ＹＮ０〜ＹＮ７，ＹＭ０〜
    ＹＭ７）及び前記行（ＷＬ）のうちの一つを選択する行
    選択信号（ＷＬ０，ＷＬ１，ＷＬｍ）を発生させるアド
    レスデコーディング手段（５０）とを具える請求項７記
    載のセンス増幅回路において、前記センス増幅回路は、
    前記列選択信号（ＹＮ０〜ＹＮ７，ＹＭ０〜ＹＭ７）の
    作動と前記行選択信号（ＷＬ０，ＷＬ１，ＷＬｍ）の作
    動との間の予め設定された時間に対して、前記外部アド
    レス信号（Ａ０〜Ａｎ）の変化に応答して前記外部アド
    レス信号（Ａ０〜Ａｎ）を時間的に作動させるアドレス
    遷移検出手段（Ｄ，２７，２８）を具えることを特徴と
    するセンス増幅回路。
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