JP2000101050A

JP2000101050A - 半導体記憶装置およびメモリセルのレイアウト方法

Info

Publication number: JP2000101050A
Application number: JP10267766A
Authority: JP
Inventors: Shigeki Kono; 隆樹河野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-09-22
Filing date: 1998-09-22
Publication date: 2000-04-07
Also published as: KR20000023318A; US6157580A; TW432679B

Abstract

(57)【要約】【課題】リファレンスレシオを容易に調整することがで
きるようにし、製造時におけるプロセスパラメータの影
響を受けることなく高速のセンス速度を実現する。【解決手段】格子状に配設された複数のメモリセルから
なるメモリセルマトリクス１０７を備え、このメモリセ
ルマトリクス１０７は所定個数のメモリセルを一単位と
して複数のバンクに分割され、さらに上記バンクのそれ
ぞれは埋め込み拡散層からなる副ビット線を有する。そ
して、主要な上記バンクからなりかつデータの記憶保持
のために設けられたメモリセルバンク３０１と、上記メ
モリセルバンク３０１以外の残りのバンクが所望個数接
続された直列体からなりかつ参照電圧を出力するための
リファレンスセルバンク４０１Ｒと、上記メモリセルバ
ンク３０１から読み出された電圧と上記リファレンスセ
ルバンク４０１Ｒから出力された参照電圧とを比較する
ことにより、上記メモリセルバンク３０１から読み出さ
れたデータのレベルを決定するセンス回路１０９とを備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よびメモリセルのレイアウト方法に関し、特にビット線
を埋め込み拡散層で構成することにより集積度の向上を
図ったフラットセル型の半導体記憶装置およびメモリセ
ルのレイアウト方法に関するものである。

【０００２】

【従来の技術】従来、マスクＲＯＭ等の半導体記憶装置
では、Ａｌ等の金属線からなるビット線が広く使用され
ている。しかし、このような従来のビット線を用いた場
合、ビット線と個々のトランジスタとの接続にコンタク
ト領域を設ける必要があり、集積度の向上に対して障害
となっていた。そこで、このような課題を解決すべく登
場したのが、フラットセル構造である。

【０００３】フラットセル型の半導体記憶装置は、メモ
リセルが埋め込み拡散層（ソース，ドレイン）とポリシ
リコン（ゲート）との規則的な格子パタンによって形成
されたものであり、埋め込み拡散層であるソースおよび
ドレインをビット線として使用している。

【０００４】このようなビット線は、通常ＢＮ（Burrie
d Ntype）ビット線と呼ばれており、ソースおよびドレ
インがビット線を兼ねることによってコンタクト領域が
不要となり、高密度セルを実現することができ、高集積
度のメモリを実現できるという利点がある。

【０００５】しかし、このようなフラットセル構造を用
いた場合、高集積化の点で優れているものの、ビット線
を拡散層で形成しているため寄生容量や抵抗が大きくな
ってしまうという問題がある。

【０００６】そこで、従来のフラットセル構造において
は、メモリセルマトリクスを複数の小さなバンクに分割
し、各バンク毎に副ビット線を形成し、さらにこれらの
副ビット線を一つにまとめるための主ビット線を形成す
ることにより、ビット線の抵抗を引き下げることが行わ
れている。

【０００７】これは、メモリセルマトリクスをバンク単
位に分割することによって、各バンク内の副ビット線の
配線長を短くし、すなわち副ビット線の時定数を小さく
することによって高速動作を実現することによるもので
ある。

【０００８】ここで、従来のフラットセル構造について
図を参照して説明する。図７は、フラットセル構造を採
用したマスクＲＯＭを示すブロック図である。同図に示
すように、メモリセルマトリクス１０７には、アドレス
バッファ回路１０１、Ｙデコーダ１０２、バンクセレク
トデコーダ１０３、Ｘデコーダ１０４、仮想ＧＮＤデコ
ーダ１０５、仮想ＧＮＤセレクタ１０６、Ｙセレクタ１
０８、センス回路１０９および出力バッファ回路１１０
が接続されている。

【０００９】すなわち、外部からアドレス入力信号が供
給されると、この入力信号に応じてＹデコーダ１０２，
バンクセレクトセレクトデコーダ１０３，Ｘデコーダ１
０４および仮想ＧＮＤデコーダ１０５において論理が決
定され、指定されたアドレスのメモリセルがメモリセル
マトリクス１０７から選択される。そして、各メモリセ
ルに記憶されているデータは、Ｙセレクタ１０８，セン
ス回路１０９および出力バッファ回路１１０を介して外
部へ出力される。

【００１０】図８は、図７に係るＹセレクタ１０８およ
びセンス回路１０９の詳細を示す回路図である。同図に
示すように、節点ＳＡはデータの記憶保持されているメ
モリセルの出力節点であり、節点ＲＡはリファレンスセ
ルの出力節点である。これらの節点における電圧はメモ
リセルに記憶されているデータに基づいて決定され、通
常においては、

【００１１】Ｖ_SA（オン）＜Ｖ_RA＜Ｖ_SA（オフ）・・・・（１）

【００１２】を満たすように設計されている。ここで、
Ｖ_RAは節点ＲＡにおけるリファレンスセルからの出力電
圧を意味し、以下では参照電圧と称する。また、Ｖ
_SA（オン）は選択したメモリセルがオン状態での節点Ｓ
Ａにおける電圧を意味し、Ｖ_SA（オフ）は選択したメモ
リセルがオフ状態での節点ＳＡにおける電圧を意味す
る。

【００１３】さて、メモリセルマトリクス１０７の詳細
について説明する。図９は、図７に係るメモリセルマト
リクス１０７，Ｘデコーダ１０４，仮想ＧＮＤセレクタ
１０６，Ｙセレクタ１０８およびセンス回路１０９の詳
細を示すブロック図である。

【００１４】同図に示すように、メモリセルマトリクス
１０７には、Ｘデコーダ１０４と仮想ＧＮＤセレクタ１
０６が接続されている。そしてさらに、Ｙセレクタ１０
８を介してセンス回路１０９が接続されている。

【００１５】メモリセルマトリクス１０７は、図示しな
い複数のメモリセルが格子状に配設されて構成されてお
り、これらのメモリセルは予め定められた一定個数ずつ
まとめられてバンクを構成している。そして、それらの
バンクのうちデータを記憶保持するためのものをメモリ
セルバンク３０１とし、データの読み出しの際に使用さ
れる参照電圧の取得に使用されるものをリファレンスセ
ルバンク３０１Ｒとしている。

【００１６】また、メモリセルバンク３０１には、ワー
ド線Ｗ１〜Ｗ４が横方向に配設され、さらにこれらのワ
ード線Ｗ１〜Ｗ４と交差して２本の主ビット線ＭＢ２お
よびＭＢ４が縦方向に配設されるとともに、これら主ビ
ット線ＭＢ２およびＭＢ４と平行に２本の仮想ＧＮＤ線
ＭＢ１およびＭＢ３が配設されている。

【００１７】同様に、リファレンスセルバンク３０１Ｒ
には、ワード線Ｗ１〜Ｗ４が横方向に配設され、さらに
これらのワード線Ｗ１〜Ｗ４と交差して一本の主ビット
線ＭＢ２Ｒが縦方向に配設されるとともに、これら主ビ
ット線ＭＢ２Ｒと平行に仮想ＧＮＤ線ＭＢ１Ｒが配設さ
れている。

【００１８】なお、ワード線Ｗ１〜Ｗ４、主ビット線Ｍ
Ｂ２，ＭＢ４，ＭＢ２Ｒおよび仮想ＧＮＤ線ＭＢ１，Ｍ
Ｂ３，ＭＢ３Ｒの接続並びにメモリセルの選択方法等の
詳細については後述する。

【００１９】一方、Ｘデコーダ１０４は、入力されたア
ドレス信号に応じて、ワード線Ｗ１〜Ｗ４のうちの何れ
か一本を選択するデコーダであり、各メモリセルバンク
３０１およびリファレンスセルバンク３０１Ｒ内のメモ
リセルから、横方向に並んだ一組のメモリセルを選択す
る。

【００２０】仮想ＧＮＤセレクタ１０６は、各メモリセ
ルバンク３０１および各リファレンスセルバンク３０１
Ｒから出ている仮想ＧＮＤ線ＭＢ１，ＭＢ３およびＭＢ
１Ｒが接続され、所望の仮想ＧＮＤ線を選択することに
より、メモリセルをグランドに接続させる。

【００２１】Ｙセレクタ１０８は、各メモリセルバンク
３０１および各リファレンスセルバンク３０１Ｒから出
ている主ビット線ＭＢ２，ＭＢ４およびＭＢ２Ｒと接続
されている。なお、Ｙセレクタ１０８内には主ビット線
ＭＢ２，ＭＢ４およびＭＢ２Ｒのそれぞれに対してスイ
ッチが設けられており、所望の主ビット線を選択するこ
とができるようになている。

【００２２】センス回路１０９は、Ｙセレクタ１０８を
介してメモリセルバンク３０１からの主ビット線ＭＢ２
またはＭＢ４の何れかと、リファレンスセルバンク３０
１Ｒからの主ビット線ＭＢ２Ｒとが接続され、メモリセ
ルバンク３０１から印加された電圧とリファレンスセル
バンク３０１Ｒから印加された参照電圧とを比較するこ
とにより、読み出したデータのレベルを決定して出力す
る。

【００２３】ここで、メモリセルバンク３０１の詳細に
ついて図を参照して説明する。図１０は、図９に係るメ
モリセルバンク３０１の詳細を示す回路図である。同図
に示すように、メモリセルバンク３０１を構成している
各メモリセルは、そのドレインおよびソースが副ビット
線に接続され、ゲートがワード線に接続されている。

【００２４】例えば、図の左上に記載されているメモリ
セルＭＣ１に注目すると、ソースが副ビット線Ｂ１に接
続され、ドレインが副ビット線Ｂ２に接続され、ゲート
がワード線Ｗ１に接続されている。もちろん、その他の
メモリセルについても同様であり、また各メモリセルは
Ｎ型エンハンスメントトランジスタであり、副ビット線
はＮ型埋め込み拡散層で形成され、ワ−ド線はポリシリ
コンで形成されている。

【００２５】一方、メモリセルバンク３０１内には、前
記のようにデータを記憶保持するためのメモリセルだけ
でなく、これらのメモリセルの選択等に使用されるＭＯ
ＳＦＥＴ（バンク選択トランジスタＢＴ１〜ＢＴ８）も
設けられている。すなわち、コンタクト領域Ｃ２を介し
て主ビット線ＭＢ２と接続されたバンク選択トランジス
タＢＴ１およびＢＴ２、コンタクト領域Ｃ４を介して主
ビット線ＭＢ４と接続されたバンク選択トランジスタＢ
Ｔ３およびＢＴ４を備えている。

【００２６】そして、バンク選択トランジスタＢＴ１お
よびＢＴ３のゲートには、バンクセレクト線ＢＳ１が接
続され、バンク選択トランジスタＢＴ２およびＢＴ４の
ゲートには、バンクセレクト線ＢＳ２が接続されてい
る。

【００２７】したがって、バンクセレクト線ＢＳ１を選
択してＶｃｃを印加することにより、主ビット線ＭＢ２
と副ビット線Ｂ２とを接続することができ、主ビット線
ＭＢ４と副ビット線Ｂ６とを接続することができる。ま
た、バンクセレクト線ＢＳ２を選択してＶｃｃを印加す
ることにより、主ビット線ＭＢ２と副ビット線Ｂ４とを
接続することができ、主ビット線ＭＢ４と副ビット線Ｂ
８とを接続することができる。

【００２８】また、コンタクト領域Ｃ１を介して仮想Ｇ
ＮＤ線ＭＢ１と接続されたバンク選択トランジスタＢＴ
５およびＢＴ６、コンタクト領域Ｃ３を介して仮想ＧＮ
Ｄ線ＭＢ３と接続されたバンク選択トランジスタＢＴ７
およびＢＴ８を備えている。

【００２９】そして、バンク選択トランジスタＢＴ５お
よびＢＴ７のゲートには、バンクセレクト線ＢＳ３が接
続され、バンク選択トランジスタＢＴ６およびＢＴ８の
ゲートには、バンクセレクト線ＢＳ４が接続されてい
る。

【００３０】したがって、バンクセレクト線ＢＳ３を選
択してＶｃｃを印加することにより、仮想ＧＮＤ線ＭＢ
１と副ビット線Ｂ１とを接続することができ、仮想ＧＮ
Ｄ線ＭＢ３と副ビット線Ｂ７とを接続することができ
る。また、バンクセレクト線ＢＳ４を選択してＶｃｃを
印加することにより、仮想ＧＮＤ線ＭＢ１と副ビット線
Ｂ３とを接続することができ、仮想ＧＮＤ線ＭＢ３と副
ビット線Ｂ７とを接続することができる。

【００３１】さて、このような回路構成をしたメモリセ
ルバンク３０１の実際のレイアウトは、次のようになっ
ている。図１１（ａ）は、図１０に係るメモリセルバン
ク３０１を表したレイアウトパタン図である。そして、
図１１（ｂ）は、図１１（ａ）におけるＡ−Ａ’線断面
図を示す。

【００３２】まず、同図（ａ）に示すように、一個のメ
モリセルバンク３０１には、複数（ここでは８本）の副
ビット線Ｂ１〜Ｂ８が縦方向に平行に配設されている。
そして、これらの副ビット線と直交するようにしてワー
ド線Ｗ１〜Ｗ４が配設されている。

【００３３】また、ワード線Ｗ１〜Ｗ４の両隣のうち、
コンタクト領域Ｃ２およびＣ４側には、バンクセレクト
線ＢＳ１，ＢＳ２が平行に配設され、コンタクト領域Ｃ
１およびＣ３側には、バンクセレクト線ＢＳ３，ＢＳ４
が平行に配設されている。

【００３４】さらに、これらのバンクセレクト線ＢＳ１
〜ＢＳ４に印加した電流が、所定の電流経路以外にリー
クするのを防止するため、すなわちＮ型の寄生トランジ
スタがメモリセルバンク３０１内に形成されるのを防止
するため、Ｐ型の不純物をイオン注入することによって
チャネルストッパ層３０３を所々に形成している。な
お、このＰ型の不純物としては、例えばボロンを用いて
いる。

【００３５】一方、このように形成されたメモリセルの
うち、例えばメモリセルＭＣ１の断面を示すと同図
（ｂ）のようになる。同図に示すように、シリコン等か
らなる半導体基板５００には、Ｎ⁺型のイオンが注入さ
れて副ビット線Ｂ１，Ｂ２が形成されている。これら副
ビット線Ｂ１，Ｂ２は、ソースおよびドレインとして機
能し、これらソース，ドレインの形成された半導体基板
５００の表面には、酸化シリコン等からなるゲート酸化
膜５０１が形成されている。

【００３６】そして、さらにその上には、ポリシリコン
等からなるワード線Ｗ１が配設され、このワード電極Ｗ
１はゲート電極として機能する。そして、ワード線Ｗ１
の上には、絶縁膜５０２を介して主ビット線ＭＢ１がメ
モリセルマトリクス１０７全体に亘って配設されてお
り、その配線方向は紙面と直交する方向となっている。

【００３７】このように、フラットセル型の半導体記憶
装置の特徴は、メモリセルのソ−スおよびドレインが、
メモリセルバンク内に形成された副ビット線に接続され
ていることにあり、またＢＮビット線はＮ形の拡散層で
形成されていることから、そのシ−ト抵抗は２００Ω／
□と高い。

【００３８】例えば、ＢＮビット線の幅が０．５μｍ、
長さが５０μｍといった場合においては、ＢＮビット線
の抵抗値は約２０ｋΩ程度となり、メモリセル１個あた
りのオン抵抗とほぼ等価となってしまう。

【００３９】したがって、フラットセル型の半導体記憶
装置の設計にあたっては、抵抗値のプロセスパラメ−タ
依存性、電源電圧依存性および温度依存性を考慮する必
要があり、特にリファレンスレシオを考慮して設計しな
ければ、高速動作の実現は困難であるといえる。なお、
リファレンスレシオについては後述する。

【００４０】ところで、メモリセルの記憶情報は、製造
時に顧客の要求に応じて定められるものであり、メモリ
セルのしきい値電圧を調整することによって、論理
「０」および論理「１」が書き込まれる。

【００４１】すなわち、書き込みたい論理値に応じて、
低レベルのしきい値電圧（以下、Ｖ_TLという）もしくは
高レベルのしきい値電圧（Ｖ_THという）が得られるよう
にイオン注入を行う。例えば、読み出し時に選択された
ワ−ド線の電圧をＶｃｃとすると、これらのしきい値電
圧は、下記の式（２）を満たすように決められる。

【００４２】Ｖ_TL＜Ｖｃｃ＜Ｖ_TH ・・・・（２）

【００４３】なお、このしきい値電圧の制御は、製造時
のイオン注入工程で行われるのが一般的であり、ドーズ
量を調整することによって行われ、注入材料としては例
えばボロンが用いられる。また、バンク選択トランジス
タＢＴ１は、主ビット線ＭＢ１およびＭＢ２との間にメ
モリセルと同一の製造方法によって形成されるが、しき
い値電圧はＶ_TLのみに固定される。もちろん、その他の
バンク選択トランジスタＢＴ２〜ＢＴ８のしきい値電圧
も、Ｖ_TLのみに固定される。

【００４４】さて、以上の構成のもとメモリセルの読み
出しは次のようになされる。例えば、メモリセルＭＣ１
のしきい値電圧がＶ_TLの場合、メモリセルＭＣ１は導通
し、図１０に示す矢印に沿って電流は流れる。その結
果、前述の図８の節点ＳＡでは低レベルのＶ_SA（オ
ン）、すなわちおよそ１．６Ｖに平衡する。このときの
メモリセルをオンセルと称する。

【００４５】一方、メモリセルＭＣ１のしきい値電圧が
Ｖ_THの場合、このメモリセルＭＣ１は非導通となり、節
点ＳＡは高レベルのＶ_SA（オフ）、およそ２Ｖに平衡す
る。このときのメモリセルをオフセルと称する。

【００４６】このように、選択されたメモリセルに記憶
されているデータに応じて、節点ＳＡの電圧が変化する
ので、これを差動増幅器２０２を用いてＶ_RA（≒１．８
Ｖ）と比較してから増幅し、高速にＣＭＯＳレベル（低
レベルはＧＮＤレベル，高レベルはＶｃｃに平衡する）
の出力を得る。

【００４７】ここで、本発明の重要語句となるリファレ
ンスレシオ（以下レシオと称する）について説明する。
まず、レシオを式（３）のように定義する。

【００４８】レシオ＝リファレンスセル部のオン抵抗値／メモリセル部のオン抵抗値・・・・（３）

【００４９】ここで、オン抵抗値とはセルが導通した状
態での抵抗値であり、レシオは「１」より大きな実数と
する必要がある。もちろん、大きすぎてもいけない。こ
れは、レシオが「１」に等しいと、すなわちリファレン
スセル部，メモリセル部のオン抵抗値が同一であれば、
Ｖ_SA（ＯＮ）＝Ｖ_RAとなり、式（１）を満たさなくな
り、差動増幅器２０２の出力が不定となるためである。

【００５０】なお、リファレンスセル部のレシオを
「１」に定め、図８の負荷ＭＯＳ２０１，２０１Ｒを使
ってレシオを調整するという手法も考えられるが、ここ
では負荷ＭＯＳ２０１と負荷ＭＯＳ２０１Ｒとを同一寸
法に設計する場合を取り上げているため、このような手
法を採ることはできない。

【００５１】図１２は、リファレンスレシオとセンス速
度との関係を示すグラフである。同図から明らかなよう
に、オンビットの際とオフビットの際とではほぼ正反対
の傾向を示す。

【００５２】オンビットのときはリファレンスレシオが
小さいと、センス速度が大きくなりレシオの増加ととも
に減少するが、オフビットのときはリファレンスレシオ
が小さいと、センス速度も小さくリファレンスレシオの
増加とともにセンス速度は増加する。

【００５３】したがって、オンビットおよびオフビット
の何れのときにおいても、最適なセンス速度を得るため
には、両グラフが交差したときのリファレンスレシオを
設計値として用いるとよい。

【００５４】

【発明が解決しようとする課題】しかしながら、実際に
おいては、製造時におけるプロセスパラメータの変動に
よってリファレンスレシオは設計値からずれ易く、例え
ば図１２に示すように右の方にずれてしまった場合、オ
フビットのセンス速度は速くなるが、オンビットのセン
ス速度が遅くなってしまうという問題点がある。

【００５５】また、フラットセル型の半導体記憶装置に
ついては、例えば特開平６−１０４４０６号公報または
米国特許「ＵＳＰ５５５１７４４８」号公報等に開示さ
れているものの、これらのいずれにおいてもリファレン
スセルの設計手法については言及されていない。

【００５６】本発明は、このような課題を解決するため
のものであり、リファレンスレシオを容易に調整するこ
とができ、製造時におけるプロセスパラメータの影響を
受けることなく高速のセンス速度を実現した半導体記憶
装置およびメモリセルのレイアウト方法を提供すること
を目的とする。

【００５７】

【課題を解決するための手段】このような目的を達成す
るために、請求項１に係る本発明の半導体記憶装置は、
格子状に配設された複数のメモリセルからなるメモリセ
ルマトリクスを備え、このメモリセルマトリクスは所定
個数のメモリセルを一単位として複数のバンクに分割さ
れ、さらに上記バンクのそれぞれは埋め込み拡散層から
なる副ビット線を有した半導体記憶装置において、主要
な上記バンクからなりかつデータの記憶保持のために設
けられたメモリセルバンクと、上記メモリセルバンク以
外の残りのバンクが所望個数接続された直列体からなり
かつ参照電圧を出力するためのリファレンスセルバンク
と、上記メモリセルバンクから読み出された電圧と上記
リファレンスセルバンクから出力された参照電圧とを比
較することにより、上記メモリセルバンクから読み出さ
れたデータのレベルを決定するセンス回路とを備えたも
のである。

【００５８】また、請求項２に係る本発明の半導体記憶
装置は、請求項１において、上記半導体記憶装置は、マ
スクＲＯＭである。

【００５９】また、請求項３に係る本発明のメモリセル
のレイアウト方法は、格子状に配設された複数のメモリ
セルからなるメモリセルマトリクスを備え、このメモリ
セルマトリクスは所定個数のメモリセルを一単位として
複数のバンクに分割され、さらに上記バンクのそれぞれ
は埋め込み拡散層からなる副ビット線を有した半導体記
憶装置におけるメモリセルのレイアウト方法において、
主要な上記バンクをデータの記憶保持のためのメモリセ
ルバンクとして構成し、上記メモリセルバンク以外の残
りのバンクを所望個数直列接続することにより、参照電
圧を出力するためのリファレンスセルバンクとして構成
し、上記メモリセルバンクから読み出された電圧と、上
記リファレンスセルバンクから出力された参照電圧とを
比較することにより、上記メモリセルバンクから読み出
されたデータのレベルを決定するものである。

【００６０】また、請求項４に係る本発明のメモリセル
のレイアウト方法は、請求項３において、上記半導体記
憶装置は、マスクＲＯＭである。

【００６１】このように構成することにより、本発明は
簡単にリファレンスレシオを最適値に調整することがで
き、またセンス速度を一定に維持することができるた
め、高速動作可能な半導体記憶装置およびメモリセルの
レイアウト方法を提供することができる。

【００６２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図を用いて説明する。なお、以下で説明する本実施の
形態の全体構成は、図７に示したものと同様である。

【００６３】［第１の実施の形態］図１は、本発明の一
つの実施の形態を示すブロック図であり、同図において
図９と同一または同等の部品には同一符号を付してい
る。したがって、メモリセルマトリクス１０７には、Ｘ
デコーダ１０４とＹセレクタ１０８とセンス回路１０９
とが接続されている。そして、メモリセルマトリクス１
０７は、複数のメモリセルバンク３０１とリファレンス
セルバンク４０１Ｒとを備えている。

【００６４】メモリセルマトリクス１０７は、図示しな
い複数のメモリセルが格子状に配設されて構成されてお
り、これらのメモリセルは予め定められた一定個数ずつ
まとめられてバンクを構成している。そして、それらの
バンクのうちデータを記憶保持するためのものをメモリ
セルバンク３０１とし、データの読み出しの際に使用さ
れる参照電圧の取得に使用されるものをリファレンスセ
ルバンク４０１Ｒとしている。そして、全く動作に関与
しないバンクとして、ダミーセルバンク３０１Ｄが設け
られている。

【００６５】また、メモリセルバンク３０１には、ワー
ド線Ｗ１〜Ｗ４が横方向に配設され、さらにこれらのワ
ード線Ｗ１〜Ｗ４と交差して２本の主ビット線ＭＢ２お
よびＭＢ４が縦方向に配設されるとともに、これら主ビ
ット線ＭＢ２およびＭＢ４と平行に２本の仮想ＧＮＤ線
ＭＢ１およびＭＢ３が配設されている。

【００６６】同様に、リファレンスセルバンク４０１Ｒ
には、ワード線Ｗ１〜Ｗ４が横方向に配設され、さらに
これらのワード線Ｗ１〜Ｗ４と交差して一本の主ビット
線ＭＢ２Ｒが縦方向に配設されるとともに、この主ビッ
ト線ＭＢ２Ｒと平行に仮想ＧＮＤ線ＭＢ１Ｒが配設され
ている。

【００６７】なお、ワード線Ｗ１〜Ｗ４、主ビット線Ｍ
Ｂ２，ＭＢ４，ＭＢ２Ｒおよび仮想ＧＮＤ線ＭＢ１，Ｍ
Ｂ３，ＭＢ３Ｒの接続およびメモリセルの選択方法等の
詳細については後述する。

【００６８】一方、Ｘデコーダ１０４は、入力されたア
ドレス信号に応じて、ワード線Ｗ１〜Ｗ４のうちの何れ
か一本を選択するデコーダであり、各メモリセルバンク
３０１およびリファレンスセルバンク４０１Ｒ内のメモ
リセルから、横方向に並んだ一組のメモリセルを選択す
る。

【００６９】仮想ＧＮＤセレクタ１０６は、各メモリセ
ルバンク３０１および各リファレンスセルバンク３０１
Ｒから出ている仮想ＧＮＤ線ＭＢ１，ＭＢ３およびＭＢ
１Ｒが接続され、所望の仮想ＧＮＤ線を選択することに
より、メモリセルをグランドに接続させる。

【００７０】Ｙセレクタ１０８は、各メモリセルバンク
３０１および各リファレンスセルバンク４０１Ｒから出
ている主ビット線ＭＢ２，ＭＢ４およびＭＢ２Ｒと接続
されている。なお、Ｙセレクタ１０８内には主ビット線
ＭＢ２，ＭＢ４およびＭＢ２Ｒのそれぞれに対してスイ
ッチが設けられており、所望の主ビット線を選択するこ
とができる。

【００７１】センス回路１０９は、Ｙセレクタ１０８を
介してメモリセルバンク３０１からの主ビット線ＭＢ２
またはＭＢ４の何れかと、リファレンスセルバンク４０
１Ｒからの主ビット線ＭＢ２Ｒとが接続され、メモリセ
ルバンク３０１から印加された電圧とリファレンスセル
バンク４０１Ｒから印加された参照電圧とを比較するこ
とにより、読み出したデータのレベルを決定して出力す
る。

【００７２】図２は、図１のリファレンスセル４０１Ｒ
を詳細に示す説明図である。同図に示すように、リファ
レンスセルバンク４０１Ｒは、その両端にコンタクト領
域Ｃ２ＲおよびＣ１０Ｒが設けられ、それぞれコンタク
トホールを介して主ビット線ＭＢ２Ｒおよび仮想ＧＮＤ
線ＭＢ１Ｒに接続されている。

【００７３】また、バンク３０１Ｒとバンク３０１Ｒ’
とはコンタクト領域Ｃ１Ｒを介して接続され、バンク３
０１Ｒ’とバンク３０１Ｒ”とはコンタクト領域Ｃ２０
Ｒを介して接続されている。そして、バンク３０１Ｒと
バンク３０１Ｒ’とを接続するコンタクト領域Ｃ１Ｒ
は、コンタクトホールが形成されておらず、したがって
主ビット線ＭＢ１Ｒとは接続されていない。

【００７４】同様に、バンク３０１Ｒ’とバンク３０１
Ｒ”とを接続するコンタクト領域Ｃ２０Ｒは、コンタク
トホールが形成されておらず、したがって仮想ＧＮＤ線
ＭＢ１Ｒとは接続されていない。

【００７５】すなわち、直列接続された３個のバンク３
０１Ｒ，３０１Ｒ’および３０１Ｒ”が、１個のリファ
レンスセルバンク４０１Ｒとして機能している。なお、
図１に示したダミーセルバンク３０１Ｄは、データの読
み出しには一切使用されないため、製造段階で作らない
ようにしてもよい。また、コンタクト領域Ｃ１０Ｒをバ
ンク３０１Ｒ”と共有しているため、コンタクト領域Ｃ
１０Ｒは仮想ＧＮＤ線ＭＢ１Ｒと接続されているもの
の、その他の個所では主ビット線ＭＢ２Ｒおよび仮想Ｇ
ＮＤ線ＭＢ１Ｒの何れとも接続されていない。

【００７６】ここで、図２に係るリファレンスセルバン
ク４０１Ｒの詳細について説明する。図３は、図２に係
るリファレンスセルバンク４０１Ｒの詳細を示す回路図
である。同図に示すように、バンク３０１Ｒは、主ビッ
ト線ＭＢ２Ｒと接続されたコンタクト領域Ｃ２Ｒと、こ
のコンタクト領域Ｃ２Ｒと接続された２個のバンク選択
トランジスタＢＴ１ＲおよびＢＴ２Ｒを備えている。

【００７７】このバンク選択トランジスタＢＴ１Ｒには
バンクセレクト線ＢＳ１が接続され、バンク選択トラン
ジスタＢＴ２Ｒにはバンクセレクト線ＢＳ２が接続され
ている。そして、バンク選択トランジスタＢＴ１Ｒには
副ビット線Ｂ２Ｒが接続され、バンク選択トランジスタ
ＢＴ２Ｒには副ビット線ＢＴ４Ｒが接続されている。

【００７８】一方、コンタクト領域Ｃ２Ｒとは反対側に
配設されたコンタクト領域Ｃ１Ｒには、２個のバンク選
択トランジスタＢＴ３ＲおよびＢＴ４Ｒが接続されてい
る。このバンク選択トランジスタＢＴ３Ｒにはバンクセ
レクト線ＢＳ３が接続され、バンク選択トランジスタＢ
Ｔ４Ｒにはバンクセレクト線ＢＳ４が接続されている。
そして、バンク選択トランジスタＢＴ３Ｒには副ビット
線Ｂ１Ｒが接続され、バンク選択トランジスタＢＴ４Ｒ
には副ビット線Ｂ３Ｒが接続されている。

【００７９】また、各副ビット線間には、メモリセルバ
ンク３０１と同様にメモリセルおよびワード線が形成さ
れているが、同図においては簡単のため３個のメモリセ
ルとそれらのゲートに接続されたワード線Ｗ１のみを記
載している。

【００８０】もちろん、その他のバンク３０１Ｒ’およ
び３０１Ｒ”も上記同様の構成をしている。すなわち、
バンク３０１Ｒ’は、バンク３０１Ｒと接続されたコン
タクト領域Ｃ１Ｒと、このコンタクト領域Ｃ１Ｒと接続
された２個のバンク選択トランジスタＢＴ１Ｒ’および
ＢＴ２Ｒ’を備えている。

【００８１】このバンク選択トランジスタＢＴ１Ｒ’に
はバンクセレクト線ＢＳ２’が接続され、バンク選択ト
ランジスタＢＴ２Ｒ’にはバンクセレクト線ＢＳ１’が
接続されている。そして、バンク選択トランジスタＢＴ
１Ｒ’には副ビット線Ｂ１Ｒ’が接続され、バンク選択
トランジスタＢＴ２Ｒ’には副ビット線ＢＴ３Ｒ’が接
続されている。

【００８２】一方、コンタクト領域Ｃ１Ｒとは反対側に
配設されたコンタクト領域Ｃ２０Ｒには、２個のバンク
選択トランジスタＢＴ３Ｒ’，ＢＴ４Ｒ’が接続されて
いる。バンク選択トランジスタＢＴ３Ｒ’にはバンクセ
レクト線ＢＳ４’が接続され、バンク選択トランジスタ
ＢＴ４Ｒ’にはバンクセレクト線ＢＳ３’が接続されて
いる。そして、バンク選択トランジスタＢＴ３Ｒ’には
副ビット線Ｂ２Ｒ’が接続され、バンク選択トランジス
タＢＴ４Ｒ’には副ビット線Ｂ４Ｒ’が接続されてい
る。

【００８３】また、各副ビット線間には、メモリセルバ
ンク３０１と同様にメモリセルおよびワード線が形成さ
れているが、同図においては簡単のため３個のメモリセ
ルとそれらのゲートに接続されたワード線Ｗ１のみを記
載している。

【００８４】同様にバンク３０１Ｒ”は、バンク３０１
Ｒ’と接続されたコンタクト領域Ｃ２０Ｒと、このコン
タクト領域Ｃ２０Ｒと接続された２個のバンク選択トラ
ンジスタＢＴ１Ｒ”およびＢＴ２Ｒ”を備えている。こ
のバンク選択トランジスタＢＴ１Ｒ”にはバンクセレク
ト線ＢＳ１”が接続され、バンク選択トランジスタＢＴ
２Ｒ”にはバンクセレクト線ＢＳ２”が接続されてい
る。そして、バンク選択トランジスタＢＴ１Ｒ”には副
ビット線Ｂ２Ｒ”が接続され、バンク選択トランジスタ
ＢＴ２Ｒ”には副ビット線ＢＴ４Ｒ”が接続されてい
る。

【００８５】一方、コンタクト領域Ｃ２０Ｒとは反対側
に配設されたコンタクト領域Ｃ１０Ｒは、主ビット線Ｍ
Ｂ１Ｒに接続されるとともに、２個のバンク選択トラン
ジスタＢＴ３Ｒ”およびＢＴ４Ｒ”が接続されている。
このバンク選択トランジスタＢＴ３Ｒ”にはバンクセレ
クト線ＢＳ３”が接続され、バンク選択トランジスタＢ
Ｔ４Ｒ”にはバンクセレクト線ＢＳ４”が接続されてい
る。そして、バンク選択トランジスタＢＴ３Ｒ”には副
ビット線Ｂ１Ｒ”が接続され、バンク選択トランジスタ
ＢＴ４Ｒ”には副ビット線Ｂ３Ｒ”が接続されている。

【００８６】このように、リファレンスバンク４０１Ｒ
は、バンクの３個分のピッチで形成されている。また、
バンク３０１Ｒの構成は、リファレンスバンク３０１と
同一構成でよいが、本実施の形態では主ビット線および
仮想ＧＮＤ線がそれぞれ一本ずつの構成を示している。

【００８７】ここで、図２に係るメモリセルバンク３０
１およびリファレンスセルバンク３０１Ｒの等価回路に
ついて図を参照して説明する。図４は、メモリセルバン
ク３０１の等価回路（ａ）とリファレンスセルバンク４
０１Ｒの等価回路（ｂ）を示す回路図である。

【００８８】同図（ａ）に示すように、メモリセルバン
ク３０１の等価回路は、３個のトランジスタおよび２個
の抵抗の直列接続によって表すことができる。また、同
図（ｂ）に示すように、リファレンスセルバンク４０１
Ｒは、３個のバンク３０１Ｒ，３０１Ｒ’および３０１
Ｒ”によって構成され、各バンク３０１Ｒ，３０１Ｒ’
および３０１Ｒ”の等価回路は、（ａ）で示したメモリ
セルバンク３０１と同様である。ここで、ｒＢＳはバン
クセレクタのオン抵抗，ｒＭＣはメモリセルおよびリフ
ァレンスセルのオン抵抗を示し、ｒＢＡおよびｒＢＢは
副ビット線の抵抗を示す。また、簡単のため、抵抗値を
以下のように置き換える。

【００８９】ｒＢＮ＝ｒＢＡ＋ｒＢＢ・・・・（４）

【００９０】すると、本実施の形態におけるリファレン
スレシオは、式（３）および式（４）より、以下のよう
になる。

【００９１】レシオ＝リファレンスセル部のオン抵抗値／メモリセル部のオン抵抗値＝３×（２ｒＢＳ＋ｒＢＮ＋ｒＭＣ）／（２ｒＢＳ＋ｒＢＮ＋ｒＭＣ）＝３・・・・（５）

【００９２】すなわち、リファレンスレシオは、メモリ
セルやバンク選択トランジスタの抵抗値の影響を一切受
けることなく設定することができる。したがって、製造
時のプロセスパラメータのばらつきに影響されずに一定
となる。

【００９３】[第２の実施の形態]次に本発明のその他の
実施の形態について説明する。ところで、図２において
は、３個のバンクを接続することによってリファレンス
セルバンクを構成していた。また、図２に記載のレイア
ウトを繰り返すことによって奇数個のバンクを接続でき
ることは容易である。

【００９４】しかし、偶数個のバンクを接続してリファ
レンスセルバンクを作りたい場合、図２のレイアウトを
そのまま用いることはできない。例えば、バンク３０１
Ｒとバンク３０１Ｒ’を接続すると、コンタクト領域Ｃ
２０Ｒが主ビット線ＭＢ２Ｒ側にあるため、仮想ＧＮＤ
線ＭＢ１Ｒと接続することができず、リファレンスセル
をグランドと接続することができない。そこで、本実施
の形態では以下のような工夫を施す。

【００９５】図５は、本発明の第２の実施の形態に係る
リファレンスセルバンクのレイアウトパタン図を示す。
同図に示すように、リファレンスセルバンク３１１Ｒに
は、複数（ここでは４本）の副ビット線Ｂ１Ｒ〜Ｂ４Ｒ
が平行に配設され、これらの副ビット線と直交するよう
にしてワード線Ｗ１〜Ｗ４が配設されている。

【００９６】さらに、ワード線Ｗ１〜Ｗ４の両隣のう
ち、コンタクト領域Ｃ１Ｒ側にはバンクセレクト線ＢＳ
１およびＢＳ２が平行に配設され、コンタクト領域Ｃ２
０Ｒ’側にはバンクセレクト線ＢＳ３およびＢＳ４が平
行に配設されている。

【００９７】また、これらのバンクセレクト線ＢＳ１〜
ＢＳ４に印加した電流が、所定の電流経路以外にリーク
するのを防止するため、すなわちＮ型の寄生トランジス
タがバンク３１１Ｒ内に形成されるのを防止するため、
Ｐ型の不純物をイオン注入することによってチャネルス
トッパ層３０３を所々に形成している。なお、このＰ型
の不純物としては、例えばボロンを用いている。

【００９８】さて、上記の問題点を解決するため、本実
施の形態では仮想ＧＮＤ線ＭＢ１Ｒに２個のコンタクト
領域Ｃ１ＲおよびＣ２０Ｒ’を設け、主ビット線ＭＢ２
Ｒにはコンタクト領域を設けないことを特徴としてい
る。そのため、バンク３１１Ｒにおいては、仮想ＧＮＤ
線ＭＢ１Ｒ〜コンタクト領域Ｃ１Ｒ〜副ビット線Ｂ１Ｒ
〜副ビット線Ｂ２Ｒ〜コンタクト領域Ｃ２０Ｒ’〜仮想
ＧＮＤ線ＭＢ１Ｒ間に電流を流すことができる。

【００９９】このようなバンク３１１Ｒを用いると以下
のようなリファレンスセルバンクを作ることができる。
図６は、図５で説明したバンク３１１Ｒを用いた場合の
レイアウトパタンを示す。同図に示すように、リファレ
ンスセルバンク４０１Ｒを、図２のバンク３０１Ｒと図
５のバンク３１１Ｒとを組み合わせて作ることができ
る。その結果、主ビット線ＭＢ２Ｒ〜コンタクト領域Ｃ
２Ｒ〜コンタクト領域Ｃ１Ｒ〜コンタクト領域Ｃ２０
Ｒ’〜仮想ＧＮＤ線ＭＢ１Ｒ間に電流を流すことができ
る。

【０１００】このように、第２の実施の形態を用いるこ
とにより、偶数個のバンクからなるリファレンスセルバ
ンクを容易に作ることができる。言い換えれば、第１お
よび第２の実施の形態の何れかを用いることにより、バ
ンクを奇数個，偶数個いずれも選択的に配置することが
でき、またバンク３１１Ｒは３０１Ｒと同一サイズで実
現されるため、チップサイズの増加することはない。

【０１０１】なお、上記２つの実施の形態においては、
本発明をマスクＲＯＭに適用した場合について説明した
が、これに限られるものではなく、例えばＥＰＲＯＭや
ＥＥＰＲＯＭ等への適用も可能である。

【０１０２】

【発明の効果】以上説明したとおり本発明は、データを
記憶保持したメモリセルからなるメモリセルバンクと、
所望個数の上記バンクを直列接続することによって構成
されかつ上記データの読み出しに使用される参照電圧を
出力するリファレンスセルバンクと、上記メモリセルバ
ンクの出力電圧と上記参照電圧とを比較することによ
り、読み出したデータのレベルを決定するセンス回路と
を備えている。したがって、非常に簡単にリファレンス
レシオを調整することができ、センス速度を一定に維持
することができ、高速動作可能な半導体記憶装置および
メモリセルのレイアウト方法を提供することができる。
すなわち、本発明はリファレンスレシオを精度良く設計
することができるため、特にプロセスパラメ−タのばら
つきに伴うリファレンスレシオのばらつきを抑制するこ
とができ、フラット型セルを採用するマスクＲＯＭの高
速読み出しに効果的であるといえる。

【図面の簡単な説明】

【図１】本発明の一つの実施の形態を示すブロック図
である。

【図２】図１に係るリファレンスバンクの詳細を示す
レイアウト図である。

【図３】図２に係るリファレンスバンクの詳細を示す
回路図である。

【図４】（ａ）図１に係るバンクの等価回路を示す回
路図、図３に係るリファレンスバンクの等価回路を示す
回路図である。

【図５】本発明のその他の実施の形態に係るリファレ
ンスバンクを示すレイアウト図である。

【図６】本発明のその他の実施の形態に係るリファレ
ンスバンクを示すレイアウト図である。

【図７】一般的なフラットセル型の半導体記憶装置を
示すブロック図である。

【図８】図７に係るＹセレクタおよびセンス回路の詳
細を示す回路図である。

【図９】従来例を示すブロック図である。

【図１０】図９に係るメモリセルバンクの詳細を示す
回路図である。

【図１１】（ａ）図９に係るメモリセルバンクを示す
レイアウト図、（ｂ）Ａ−Ａ’線断面を示す断面図であ
る。

【図１２】図９に係る半導体記憶装置におけるリファ
レンスレシオとセンス速度との関係を示すグラフであ
る。

【符号の説明】

１０４…Ｘデコーダ、１０７…メモリセルマトリクス、
１０８…Ｙセレクタ、１０９…センス回路、３０１…メ
モリセルバンク、６０１Ｒ…リファレンスバンク、３０
１Ｄ…ダミーセルバンク。

Claims

【特許請求の範囲】

【請求項１】格子状に配設された複数のメモリセルか
らなるメモリセルマトリクスを備え、このメモリセルマ
トリクスは所定個数のメモリセルを一単位として複数の
バンクに分割され、さらに前記バンクのそれぞれは埋め
込み拡散層からなる副ビット線を有した半導体記憶装置
において、主要な前記バンクからなりかつデータの記憶保持のため
に設けられたメモリセルバンクと、前記メモリセルバンク以外の残りのバンクが所望個数接
続された直列体からなりかつ参照電圧を出力するための
リファレンスセルバンクと、前記メモリセルバンクから読み出された電圧と前記リフ
ァレンスセルバンクから出力された参照電圧とを比較す
ることにより、前記メモリセルバンクから読み出された
データのレベルを決定するセンス回路とを備えたことを
特徴とする半導体記憶装置。
【請求項２】請求項１において、前記半導体記憶装置は、フラットセル型のマスクＲＯＭ
であることを特徴とする半導体記憶装置。
【請求項３】格子状に配設された複数のメモリセルか
らなるメモリセルマトリクスを備え、このメモリセルマ
トリクスは所定個数のメモリセルを一単位として複数の
バンクに分割され、さらに前記バンクのそれぞれは埋め
込み拡散層からなる副ビット線を有した半導体記憶装置
におけるメモリセルのレイアウト方法において、主要な前記バンクをデータの記憶保持のためのメモリセ
ルバンクとして構成し、前記メモリセルバンク以外の残りのバンクを所望個数直
列接続することにより、参照電圧を出力するためのリフ
ァレンスセルバンクとして構成し、前記メモリセルバンクから読み出された電圧と、前記リ
ファレンスセルバンクから出力された参照電圧とを比較
することにより、前記メモリセルバンクから読み出され
たデータのレベルを決定することを特徴とするメモリセ
ルのレイアウト方法。
【請求項４】請求項３において、前記半導体記憶装置は、フラットセル型のマスクＲＯＭ
であることを特徴とするメモリセルのレイアウト方法。