TW432679B - Semiconductor memory device capable of easily controlling a reference ratio regardless of change of a process parameter - Google Patents

Semiconductor memory device capable of easily controlling a reference ratio regardless of change of a process parameter Download PDF

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TW432679B
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Description

『1432679 五、發明說明¢1) 【發明之背景】 發明之領域 本發明係關於一種半導體記憶裝置與其製造方法。 習知技術之描述 習用半導體記憶裝置係揭露於日本特開平6 - 1 0 4406號 公報，與美國專利第5, 517, 448號公報中。在其後的詳細 說明的方式中、此種待說明型式之習用半導體記憶裝置係 藉由平面式之罩幕唯讀記憶體而實現。上述習用半導體記 憶裝置包含一矩陣記憶體單元裝置、一位址缓衝器電路、 一Y解碼器、一儲存體選擇解碼器、一X解碼器、一虛擬 GND解碼器、一虛擬GND選擇器、一Y選擇器、一感測電 路、與一輸出緩衝電路。矩陣記憶體單元裝置包含由記憶 體單元實現之矩陣矩陣記憶體單元。記憶體單元係用以保 存或記憶資料。矩陣記憶體單元裝置包含矩陣記億體單元 儲存體、基準記憶體單元儲存體、與藉由埋入擴散層而實 現的副位元線。 然而，在製造習用半導體記憶裝置時，實際上存在有 為因應製程參數之改變，而使參考比值容易從一設計值改 變的問題。
第5頁 ./ Λ4 32 6 7 s 五'發明說明（2) 變的影響下，容易地控制參考比值。 本發明之另一目的係提供一種半導體記憶裝置，其能 增加半導體記憶裝置之感測速度。 本發明之其餘目的將由以下的詳細說明而得以更顯清 楚。 依據本發明之第一實施樣態，係提供了 一種半導體記 憶裝置，包含複數之矩陣記憶體單元儲存體、一基準單元 儲存體裝置、與一感測電路，該等矩陣記憶體單元儲存體 與該基準單元儲存體裝置分別具有藉由埋入擴散層而實現 的副位元線，其中：各該矩陣記憶體單元儲存體包含第一 組記憶體單元，該等第一組記憶體單元係用以保存資料； 該基準單元儲存體裝置包含直接連接之預定數目的基準單 元儲存體，各該基準單元儲存體包含第二組基準單元，該 等基準單元係用以保存基準電壓；且該感測電路係連接至 該等矩陣記憶體單元儲存體與該基準單元儲存體裝置，用 以接收從該等矩陣記憶體單元儲存體讀出之資料電壓，與 來自該基準單元儲存體裝置之該基準電壓，藉由比較該資 料電壓與該基準電壓，以判定該資料電壓之位準。 依據本發明之第二實施樣態，係提供了 一種半導體記 憶裝置，包含複數之矩陣記憶體單元儲存體、複數之基準 單元儲存體裝置、與一感測電路，該等矩陣記憶體單元儲 存體與該等基準單元儲存體裝置分別具有藉由埋入擴散層 而實現的副位元線，其中：各該矩陣記憶體單元儲存體包 含第一組記憶體單元，該等第一組記憶體單元係用以保存
326 7 9 五、發明說明（3) 資料；各該基 的基準單元儲 單元*該等基 係連接至該等 體裝置，用以 料電壓，與來 藉由比較該資 位準。 依本發明 裝置的製造方 置，其包含複 存體裝置、與 該基準單元儲 副位元線；形 準單元儲存體裝置包含直接 存體，各該基準單元儲存體 準單元係用以保存基準電壓 矩陣記憶體單元儲存體與該 接收從該等矩陣記憶體單元 自該等基準單元儲存體裝置 料電壓與該基準電壓，以判 連接之預定數目 包含第二組基準 ;且該感測電路 等基準單元儲存 儲存體讀出之資 之該基準電壓， 定該資料電壓之 包含 存資 之預 第二 形成 與該 憶體 體裝 壓， 一第一組 料；形成 定數目的 組基準單 該感測電 基準單元 單元儲存 置之該基 以判定該 依本發明 之第 法， 數之 一感 存體 成該 記憶 該基 基準 元， 路， 儲存 體讀 準電 資料 之第 三實施樣態， 包含以下步驟 矩陣記憶體單 測電路，該等 裝置分別具有 等矩陣記憶體 體單元，該第 準單元儲存體 單元儲存體， 該等基準單元 使其連接至該 體裝置，該感 出之資料電壓 壓，藉由比較 電壓之位準。 四實施樣態， 係提供了一種半導體記憶 :提供一種半導體記憶裝 、一基準單元儲 儲存體與 元儲 矩陣 藉由 單元 一組 裝置 各該 係用 等矩 測電 ，與 該資 存體 記憶 埋入 儲存 記憶 ，使 基準 以保 陣記 路接 來自 料電 體單元 擴散層 體，使 體單元 其包含 單元儲 存基準 憶體單 收從該 該基準 壓與該 而實現的 其每一個 係用以保 直接連接 存體包含 電壓；與 元儲存體 等矩陣記 單元儲存 基準電 係提供了一種半導體記憶
f ^4 326 7 3 五、發明說明（4) 裝置的製造方法，包含以下步驟•提供一種半導體記憶裝 置，其包含複數之矩陣記憶體單元儲存體、複數之基準單 元儲存體裝置、與一感測電路，該等矩陣記憶體單元儲存 體與該基準單元儲存體裝置分別具有藉由埋入擴散層而實 現的副位元線；形成該等矩陣記憶體單元儲存體，使其每 一個包含一第一組記憶體單元，該第一組記憶體單元係用 以保存資料；形成該等基準單元儲存體裝置，使其每一個 包含直接連接之預定數目的基準單元儲存體，各該基準單 元儲存體包含第二組基準單元，該等基準單元係用以保存 基準電壓；與形成該感測電路，使其連接至該等矩陣記憶 體單元儲存體與該等基準單元儲存體裝置，該感測電路接 收從該等矩陣記憶體單元儲存體讀出之資料電壓，與來自 該等基準單元儲存體裝置之該基準電壓，藉由比較該資料 電壓與該基準電壓，以判定該資料電壓之位準。 【圖式之簡單說明】 圖1係為一種習用半導體記憶裝置之方塊圖； 圖2為顯示於圖1之習用半導體記憶裝置的Y選擇器與 感測電路之電路圖； 圖3係為顯示於圖1的習用半導體記憶裝置之一矩陣記 憶體單元裝置之方塊圖； 圖4係為顯示於圖1的習用半導體記憶裝置之一記憶體 單元儲存體之電路圖； 圖5係為顯示於圖4的記憶體單元儲存體之佈局圖案之
\]y 5 /IV 明 說，i ® 五視 線 之 圖 丨於 圖示 著顯 沿在 為為 係係 6 7 圖圖 圖 面 剖 要 概 之 以 用 中 置 裝 憶 記 體 導 半 用 習 之 第 明 發 本 依 示 顯 8 在圖 明 說 圖 係 a1r， ηβ 之 間 度 1R~~~ 測 感 與 值 比 考 參 置 裝 憶 記 體 導 半 種 - 之 例 施 實 體 憶 記 矩 1 之 置 裝 憶 記 體 導 半 的 8 圖 於 示 顯 為 係 圖9 塊圖 方 之 元 單 準 基 1 的 置 裝 憶 記 體 導 半 之 8 圖 •，於 圖示 塊顯 方為 之係 置10 裝圖 元 單 路 -ft 之 置 裝 體 存 儲 元 單 準 基 的 ο 案圖 圖於 局示 佈顯 之為 置係 裝11 體圖 存 儲 圊 元 單 體 憶 記 的 置 裝 憶 記 體 導 半 之 8 圖 於 示 顯 為 係 電圖 之於 路示 電顯 效為 等係 2之3 1-11 圖體圖 存 儲 儲 元 單 準 基 之 置 裝 憶 記 體 導 :半 圖的 路8 施及例 ;實以施 圖二；實 路第案二 電之圖第 之明局明 路發佈發 電本之本 效依體依 等為存為 的係儲係 置14元15 裝圖單圖 體 準 存 基 裝 憶 記 體 導 半 之 例 置 裝 憶 記 體 導 半 之 【符號之說明】 B 1 _ B 8 ~ 副位元線 B1R" ' B2R’ ' B2R" 、B3R’ > B3R" 、B4R’ 、B4R" ~ 副
f t4 32 6 / J_ 五、發明說明（6) 位元線 B1R-B4R '副位元線 BS1’ 、BS1” - 儲存體選擇線 BS2’ 、BS2”〜儲存體選擇線 BS3’ 、BS3" ~ 儲存體選擇線 BS4’ 、BS4”〜儲存體選擇線 BT1-BT8 ~ 儲存體選擇電晶體 BT1R、BT1R’ 、BT1R”〜儲存體選擇電晶體 BT2R、BT2R’ ' BT2R" '儲存體選擇電晶體 BT3R ' BT3R' 、BT3IT ~ 儲存體選擇電晶體 BT4R、BT4R’ 、BT4R" ~ 儲存體選擇電晶體 CM-C4 ~ 接觸區域 C1R、C2R、C10R、C20R、C20R’ 〜接觸區域 MB1、MB1R、MB3 ~ 虚擬CND 線 MB2、MB4、MB2R -主位元線 MCI、MC1R、MC1R’ 、MC1R"〜記憶體單元 SA、RA〜節點 M-W4 - 字元線 I 0 ~ 半導體記憶裝置 II ~ 半導體記憶裝置 101 ~ 位址缓衝器電路 1 02〜Υ解碼器 103 ~ 儲存體選擇解碼器 1 0 4〜X解碼器
第10頁 Γ §4 3 2 6 7 9 五、發明說明（7) 1 05 - 虛擬GND解碼器 1 06〜虛擬選擇器 1 0 7、1 0 7 ’ ~ 矩陣記憶體單元裝置 1 08 * Υ選擇器 108Α 、 108Β 、 108C〜電晶體開關 1 0 9 ~ 感測電路 110〜輸出缓衝電路 2 0 1 R、2 0 1〜電晶體開關 2 0 2〜差動放大器 3 01 ~ 記憶體單元儲存體 301R、301R’ 、301R" ~ 基準單元儲存體 301D〜虛設儲存體 303〜通道阻絕層 311R〜基準單元儲存體 401R〜基準單元儲存體裝置 5 00〜半導體基板 5 0 1〜閘極氧化層 5 0 2 ~ 絕緣層 【較佳實施例之說明】 參見圖1、2、3、4、5、6、與7，為對本發明作較佳 理解，首先說明一種習用半導體記憶裝置。 在圖1中，習用半導體記憶裝置10係藉由平面單元型 式之罩幕唯讀記憶體而實現。習用半導體記憶裝置10包
疆4.326 7 9 五、發明說明（8) 含陣記憶體單元裝置107、一位址緩衝器電路101、 -解=102、一儲存體選擇解碼器103上器解電碼Τ 擇器108擬瑪器105、一虛擬GND選擇器106、^選 ί,=、；Λ=109、與-輸出緩衝電路⑴。矩陣 it ^ ^ 0含藉由複數記憶體單元而實現的複 二憶體單元係用以保存或記憶資料。 斑卢游t、儲存禮選擇解碼器103、χ解碼器104、 擬GND選擇器106係連接ϊΐ: ^位址緩衝器電路1(H。虛 裝置m係連接至儲存链選虛二器105。矩陣記憶體 陣記憶體裝^Π7 係連接至¥解碼器1〇2與矩 山站二裝置107。感測電路1〇9係連接至γ選擇器1〇8。輸 出緩衝電路110係連接至感測電路1〇9。 出播祕位址輸入信號係從一外部裝置（未顯示）提供至習用 =導體記憶裝置10 ^ Υ解碼器1〇2、儲存體選擇解碼器 103、x解碼器104、與虛擬GND解碼器1〇5選擇在矩陣記憶 體裝置107中之記憶體單元，以因應位址輸入信號81^選擇 器108、感測電路1〇9、與輸出緩衝電路11〇讀出所選擇的 記憶體單元之資料。 在圖2中’γ選擇器1〇8包含電晶體開關1〇8Α、ι〇8Β、 與108C °電晶體開關108A與108B之源極電極，係連接至記 憶體單元儲存體之主位元線MB2與心4。電晶體開關1〇8C之 源極電極係連接至基準單元儲存體之主位元線MB2R。感測 電路109包含一電晶體開關201、一差動放大器202、與一
第12頁 『_4 3·26 7 9 ___ 五、發明說明（9) 電晶體開關2 0 1 R。電晶體開關1 〇 8 Α與1 0 8 Β之汲極電極係連 接至電晶體開關2 0 1之源極電極與閘極電極。又’電晶體 開關1 08A與1 08B之汲極電極，係經由一節點SA連接至差動 放大器202之輸入端子。電晶體開關108C之汲極電極，係 連接至電晶體開關2 0 1 R之源極電極與閘極電極。又，電晶 體開關108C之汲極電極，係經由一節點RA，連接至差動放 大器202之另一輸入端子。 節點S A係為保存資料之記憶體單元儲存體的記憶體單 元之輸出節點。節點RA係為基準單元儲存體的基準單元之 輸出節點。節點SA與RA之電壓係因應記憶體單元儲存體的 記憶髏單元之資料而決定。於此，假設節點RA之電壓為 VRA，而以下以基準電壓稱之。假設當待選擇的記憶體單 元為導通時，節點SA之電壓為VSA(導通）β又，假設當待 選擇的記憶體單元為斷開時’節點SA之電壓為VSA(斷 開）。於此情況下，VSA(導通）與VSA(斷開）具有以下公式 (1 )之關係。 VSA(導通）<vra<VSA(斷開）（1) 在圖3中、矩陣記憶體單元裝置1〇7包含矩陣記憶體單 元儲存體3 01與基準單元儲存體3 01R。矩陣記憶體單元儲 存體3 0 1分別包含一第一組記憶體單元。第一組記憶體單 元係用以保存資料。基準記憶體儲存體3〇1R包含一第二組 基準單元。基準單元儲存體3〇1R之基準單元，可保留基準 電壓。 字元線W1、W2、W3、與W4係橫向配置於記憶體單元儲
第13頁 P4 326 7 9
存體301令。主位元線MB2與mb4係縱向配置於億雜I 储存體3(Π中，俾能使主位元細與MB4和字；^體丄， =〇交°又於记憶體單兀儲存體301中，虛擬GND線MB1盥 MB3係與主位元線MB2和MB4平行。 ” 子元線W1至W4係橫向配置於基準單元儲存體3〇1^中。 主位元線MB2R係縱向配置於基準單元儲存體3〇11?中，俾能 使主位元線MB2R與字元線W1至W4相交《又，於基準單元儲 存體3 0 1 R中’虛擬GND線MB1R係平行主位元線MB2R。此 外’例如連接字元線W1至W4、主位元線MB2、MB4、與 MB2R、及虛擬GND線MB1、MB3、與MB1R的方法，以及選擇 記憶體單元的方法將詳細說明於後。 另一方面，為因應位址輸入信號，X解碼器選擇字 元巧至W4之其中一個。X解碼器1〇4選擇橫向配置於記憶 體單元健存體301與基準單元儲存體3011?之每一個中的一 組記憶體單元。 虛擬選擇器106係連接至虛擬GND線MB1、MB3、與 MB1K。虛擬選擇器1〇6選擇虛擬GNd線mbi、M3、與MBIR之 其中一個’以使待選擇的記憶體單元接地。 Y選擇器1 08係從記憶體單元儲存體3〇1與基準單元儲 存體301R之每一個，連接至主位元線MB2、MB4、與MB2R。 此外’ Y選擇器1〇8之電晶體開關108Α、ι〇8Β、與1〇8c，係 連接至主位元線MB2、MB4、與MB2R «Υ選擇器108選擇主位 元線MB2、MB4、與MB2R之其中一個。 感測電路109係從記憶體單元儲存體3〇1，經由γ選擇
第14頁 * P4326 7 9 五、發明說明（11) ，1〇8 ’連接至主位元線㈣公與…彳之其中一個，並從基準 單元儲存想301R，連接至主位元線〇21? β感測電路1〇9將 來自記憶體單元儲存體3〇1之資料電壓與來自基準單元儲 存趙301R之基準電壓作比較，以判定讀出資料之位準。 在圖4中，記憶體單元儲存體3〇1包含矩陣記憶體單元 MCI。記憶趙早元MCI具有連接至副位元線之其中一個的及 極電極與源極電極。記憶體單元MC1具有連接至字元線W1 至W4之其中一個的閘極電極。舉例而言、在圖4中，最左 邊與最上側之記憶體單元MC1具有連接至副位元線B1之汲 極電極、連接至副位元線B2之源極電極、與連接至字元線 W1之閘極電極。每一個記憶體單sMCi係藉由一 n型增強電 晶體而實現。每一個副位元線係藉由一 N型埋入擴散層而 實現。每一個字元線W1至W4係藉由一多晶矽層而實現。 另一方面，記憶體單元儲存體301更包含儲存體選擇 電晶趙BT 1至BT8，每一個儲存體選擇電晶體BT i至BT8係藉 由MOSFET而實現。儲存體選擇電晶體Βτι至BT8從記憶體單 元MCI讀出資料。儲存體選擇電晶體BT1與BT2係經由u一接 觸區域C2，連接至主位元線MB2。儲存體選擇電晶體BT3與 BT4係經由一接觸區域C4 ’連接至主位元線。一儲存體 選擇線BS1係連接至儲存體選擇電晶體BT1與^2之閘極電 極。一儲存體選擇線BS2係連接至儲存體選擇電晶體βΤ2與 BT4之閘極電極。 ' 因此’當選擇儲存體選擇線BS1且提供一電壓Vcc至健 存體選擇線BS1時，主位元線MB2係連接至副位元線B2且主
第15頁 ^i-4 326 7 9_ 五、發明說明（12) 位元線MB4係連接至副位元線B6。又，當選擇儲存體選擇 線BS2且提供電壓Vcc至儲存體選擇線BS2時，主位元線MB2 係連接至副位元線B4，且主位元線MB4係連接至副位元線 B8 » 又’儲存體選擇電晶體BT5與BT6係經由接觸區域C1， 連接至虛擬GND線MB1。儲存鱧選擇電晶體BT7與BT8係經由 一接觸區域C3，連接至虛擬GND線MB3 〇 —儲存體選擇線 BS3係連接至儲存體選擇電晶體BT5與BT7之閉極電極。一 儲存艘選擇線BS4係連接至儲存體選擇電晶體bt6與BT8之 閘極電極。 因此’當選擇儲存體選擇線BS 3且電壓Vcc被提供至儲 存體選擇線BS3時’虛擬GND線MB1係連接至副位元線， 且虛擬G N D線Μ B 3係連接至副位tq線b 5。又，當選擇儲存體 選擇線BS4 ’且電壓Vcc係被提供至儲存體選擇線BS4時， 虛擬GND線MB1係連接至副位元線B3，且虛擬GND線MB3係連 接至副位元線B7。 ’、 +圖5顯示記憶體單元儲存體3〇1之佈局圖案。圖6係為 沿著圖5之線A - Α之概要剖面圖。在圖5中，副位元線β丨”至 Β8係沿縱向平行配置於記憶體單元儲存體3〇 i中。字元 W1至W4係與副位元線B1至B8交又地配置。又，於字元線η 至W 4之兩鄰中，在接觸區域c 2與C4側平行配設有儲存艚 擇線BS1與BS2，而在接觸區域(^與。側平行配設 選擇線BS3與BS4。 @ @ 此外，必須防止施加於儲存體選擇線BS1至BS4的電流
第16頁 Γ 醪43267 9 五'發明說明（13) 之漏洩’亦即必須防止在記憶體單元儲存體3 〇 1中形成Ν型 寄生電晶體。因此，藉由將Ρ型雜質離子植入記憶體單元 儲存體3 01中’而於記憶體單元儲存體3 〇1中形成通道阻絕 層303。舉例而言，Ρ型雜質可為硼。 另一方面’在圖6中，副位元線Β1與Β2係藉由將Ν +型 離子植入至由例如矽所構成之半導體基板5〇〇中而形成。 副位元線Β 1與Β 2係作為源極電極與汲極電極。一閘極氧化 層501係形成於半導體基板500與副位元線Β1與Β2之表面 上。字元線W1係形成於閘極氧化層5〇1上，字元線ffl係由 例如多晶矽所構成。字元線ff 1係作為一閘極電極β 一絕緣 層502係形成於字元線W1上。虛擬GND線ΜΒ1係形成於絕緣 層502上’俾能使虛擬GND線ΜΒ1與紙面相交地配置。 因此，半導趙記憶裝置包含複數記憶體單元，此等記 憶體單元在記憶體單元儲存體301中具有連接至副位元線 之源極電極與沒極電極。又，副位元線係被稱為埋入Ν型 (ΒΝ)位元線。ΒΝ位元線係藉由一埋入擴散層而實現。因 此，半導體記憶裝置之片狀電阻值係為2〇〇ω /匚|的高值。 舉例而言，假使ΒΝ位元線之寬度為〇. 5 ，且Μ位元線之 長度為50 /zm，則ΒΝ位元線之電阻值變成大約2仏 使記憶體單元導通，則大約等於記憶體單元之電又 因此，在平面單元型的半導體記憶裝置之 。 要考量電阻值之製^參數依存性、電源電壓依中也需 度依存性。具體而s ，在平面單元型的半導體呓 與溫 佈局中，需要考量-參考比值。否則，難現置之 风現+導體記
第17頁 :14 326 7 9_ 五、發明說明（14) 憶裝置之高速運作。參考比值將詳細說明於後。 另一方面，在記憶體單元中，在製造半導體記憶裝置 時，待保留之資料係因應使用者之需求而決定。作為資料 之邏輯值"（Γ或邏輯值” 1” ，係藉由控制每一個記憶體單元 之臨限電壓而被寫入至每一個記憶體單元。換言之，植入 離子，俾能得到低位準臨限電壓（VTL )或高位準臨限電壓 (VTH)，以因應待寫入之邏輯值。舉例而言，假設在讀取 資料時，待選擇之字元線之電壓為Vcc。於此情況下，VTL 與V T Η係由下述公式（2 )得到： VTL<Vcc〈VTH (2) 此外，一般而言，在製造半導體記憶裝置時，VTL與 VTH之控制係於植入離子之步驟執行。VTL與VTH之控制， 係藉由控制離子劑量數而執行。舉例而言，可使用硼作為 離子植入材料。又，儲存體選擇電晶體BT 1係藉由製造記 憶體單元之相同方法，形成於主位元線MB 1與MB2之間。一 臨限電壓係被設定且固定於VTL。同樣地，儲存體選擇電 晶體BT2至BT8之每一個臨限電壓係被設定且固定於VTL。 記憶體單元之資料讀取係執行如下。舉例而言，假使 記憶體單元MCI之臨限電壓為VTL，則記憶體單元MCI導 通，且電流依圖4之箭號方向流動。因此，節點S A之電壓 (圖2)變成低位準之VSA(導通），換言之，節點SA之電壓變 成大約1 · 6V。於此時，以下稱記憶體單元MCI為一導通單 元。 另一方面，假使記憶體單元MCI之臨限電壓為VTH，則
第18頁 f P4 326 7 9 五、發明說明（15) 記憶體單元MC 1斷開。因此，節點SA之電壓（圖2 )變成高位 準之VSA(斷開），換言之，節點SA之電壓變成大約2V。於 此時，以下稱記憶體單元MC 1為一斷開單元。 因此，節點S A之電壓改變，以因應待選擇之記憶體單 元之資料。因此，差動放大器202比較節點SA之電壓與 VRA，以放大並產生具有GND位準或Vcc之輸出電壓。 於此，將詳細說明參考比值。假設參考比值為RTO， 則基準單元之電阻值，在基準單元導通之情況下為RRC， 而記憶體單元之電阻值’在記憶體單元導通之情況下為 RMC。於此情況下，RTO係由下述公式（3)得到： RTO=RRC/RMC (3) 於此’RTO必須為大於1之實數。此乃因為當RT〇等於1 時，VSA(導通）等於VRA，換言之，RRC等於RMC，公式（1) 無法滿足。 圖7顯示用以說明在參考比值RTO與感測電路1〇9之感 測速度間之關係的視圖。在圖7中，線ONB顯示在發生導通 位元時之特徵。線OFF B顯示在發生斷開位元時之特徵。線 0NB具有幾乎與線0FFB相反之傾向。 ' " 在發生導通位元之際’當參考比值rT〇變成較小時， 感測速度變成較大’而當參考比值RT0變成較大時，感測 速度減少。另一方面’在發生斷開位元之際，當參考比值 RT0變成較小時’感測速度變成較小，而當參考比值^〇變 成較大時，感測速度增加。因此，在發生導通位元與 位元兩者之際’為了獲得最佳的感測速度，需要使用假設
14 32 6 7 9 五、發明說明（16) 線ONB與線OFFB相交之參考比值RTO作為設計值。 然而，在製造習用半導體記憶裝置之際，存在有參考 比值RTO在實際上係容易從設計值改變，以因應製程參數 之改變的問題。舉例而言，假使參考比值RTO從設計值朝 右向改變，則雖然斷開位元之感測速度變得較大，亦存在 有導通位元之感測速度減少的問題。 此外，設計參考比值R T 0之方法並未揭露於曰本特開 平6-104406號公報，與美國專利第5, 517, 448號公報中。 因此，本發明之一個目的係提供一種半導體記憶裝 置，其能在製造半導體記憶裝置時，在不受製程參數改變 的影響之下，容易地控制參考比值。 本發明之另一目的係提供一種半導體記憶裝置，其能 增加半導艎記憶裝置之感測p度》 - 本發明之其他目的將由以下的說明而得以更顯清楚。 參見圖8、9、10、11、12、與13，將繼續說明依本發 明第一實施例之半導體記憶裝置。類似的部分係以類似的 參考數字表示。 在圖8中，半導體記憶裝置11係藉由平面單元型之罩 幕唯讀記憶體而實現。半導體記憶裝置1 1包含：矩陣記憶 體單元裝置107’ 、位址緩衝器電路101、Y解碼器102、儲 存體選擇解碼器103、Χ解碼器104、虛擬GND解碼器105、 虛擬GND選擇器106、Υ選擇器108、感測電路109、與輸出 緩衝電路1 1 0。矩陣記憶體單元裝置1 0 7 ’包含矩陣記憶體 單元，其乃藉由複數的記憶體單元而實現。記憶體單元係
第20頁 Γ 鱷4 326 7 9 五、發明說明（17) 用以保存或記憶資料。 Υ解碼器102、儲存體選擇解碼器103、χ解碼器1〇4、 與虛擬GND解碼器105，係連接至位址緩衝器電路1〇ι。 擬GND選擇器106係連接至虛擬GND解碼器105。矩陣記憶艘 單兀裝置107係連接至儲存體選擇解碼器1〇3、χ解碼器 、與虛擬GND選擇器1〇6 «Υ選擇器1〇8係連接至γ解碼器 102與矩陣記憶體單元裝置1〇了’ ^感測電路1〇9係連接至γ 選擇器108 »輸出緩衝電路11〇係連接至感測電路1〇9 β 半導體記憶裝置11係被提供以來自外部裝置之位址輸 入信號。Υ解碼器102、儲存體選擇解碼器103、χ解碼器 104、與虛擬GND解碼器105選擇在矩陣記憶體單元裝置 107中之記憶體單元，以因應位址輸入信號βγ選擇器 、感測電路1〇9、與輸出緩衝電路11〇讀出所選擇之記 憶體單元之資料。 。_在圖9中，矩陣記憶體單元裝置i 〇 7’包含矩陣記憶體 J疋儲存體301、基準單元儲存體裝置4〇1R、與一虛設儲 •^艘3 0 1 D。複數之矩陣記憶體單元儲存體3 〇ι分別包含一 一組記憶體單元。第一組記憶體單元係用以保存資料β 在圈10中，每一個基準單元儲存體裝置401R包含直接 之基準單元儲存體3〇1R、3〇1R，、與3〇1R„。每一個基 準單疋错存體3〇lR、301R，、與301R"包含一第二組基準單 元。基準單元儲存體301R、301R’ 、與301R"之基準單元可 保留基準電歷。 在圖9中，字元線wi、W2、W3、與W4係橫向配置於記
第21頁 ^432673 五、發明說明（18) 憶艘單元儲存體301中。主位元線MB2與MB4係縱向配置於 記憶體單元儲存體301中，俾能使主位元線Μβ2與MB4和字 兀線W1至W4相交地配置》又，於記憶體單元儲存體3〇ί 中’虛擬GND線ΜΒ1與ΜΒ3係平行主位元線n(B2與ΜΒ4。 干元線W1至W4係橫向配置於基準單元儲存體裝置 中。主位元線MB2R係縱向配置於基準單元儲存體裝置4〇1R 中’俾能使主位元線MB2R和字元線wi至W4相交地配置。 又’於基準單元儲存體裝置401R中’虛擬GND線MB1R係平 行主位元線MB2R。此外，例如連接字元線W1至以、主位元 線 MB2、MB4、與 MB2R，及虛擬 GND 線 MB1、MB3、與 MB1R 的 方法，以及選擇記憶體單元之方法將詳細說明於後。 另一方面，X解碼器104選擇字元線W1至W4之其中一 個’以因應位址輸入信號βχ解碼器1〇4選擇橫向配置於記 憶體單元儲存體301與基準單元儲存體裝置401R之每一個 的一組記憶體單元。 虛擬選擇器106係連接至虛擬GND線ΜΒ1、ΜΒ3、與 MB1R。虛擬選擇器106選擇其中一個虛擬GND線ΜΒ1、ΜΒ3、 與MB1R，以使記憶體單元接地。 Υ選擇器108係從記憶體單元儲存體301與基準單元儲 存體裝置401R之每一個，連接至主位元線ΜΒ2、ΜΒ4、與 MB2R。此外，Υ選擇器108之電晶體開關108Α、108Β、與 108C係連接至主位元線ΜΒ2、ΜΒ4、與MB2R »Υ選擇器108選 擇其中一個主位元線ΜΒ2、ΜΒ4、與MB2R。 感測電路1 0 9係經由Υ選擇器1 〇 8，連接到來自記憶體
第22頁 _ Γ 14 32 6 7 9 五、發明說明（19) 單元巧存體301之主位元線ΜΒ 2或ΜΒ4之其中一個，與來自 基準單元储存體裝置401R之主位元線MB2R。感測電路109 將來自記憶體單元儲存體3〇1之資料電壓與來自基準單元 儲存體裝置401R之基準電壓作比較，以判定讀出資料之位 準〇 在圖10中，基準單元儲存體裝置4011?包含接觸區域 C2R與C10R。接觸區域C2R與C10R係分別經由接觸孔，連接 至主位元線MB2R與虛擬GND線MB1R。基準單元儲存體301R ,經由接觸區域C1R ’連接至基準單元儲存體3〇ir’。基準 單元儲存體301R’係經由一接觸區域C2〇r，連接至基準單 元儲存體301R"。連接基準單元儲存體3〇ir與基準單元儲 存體301R’之接觸區域C1R不具有一接觸孔。因此，接觸區 域C1R並未連接至虛擬(JND線MB 1 R。同樣地，連接基準單元 儲存體301R’與基準單元儲存體301R"之接觸區域C2〇r亦不 具有一接觸孔。因此，接觸區域C20R並未連接至虛擬GND 線MB1R ^換言之，直接連接之基準單元儲存體3〇1尺、 301R，、與301R”的組合，係作為基準單元儲存髏裝置 401R。此外’虛設儲存體301D並未被使用以讀取資料。 又’僅有的接觸區域C10R係連接至虛擬GND線MB1R。 在圖11中’基準單元儲存體301R包含：接觸區域 C2R ’連接至主位元線MB2R ;與儲存趙選擇電晶體btir與 BT2R ’連接至接觸區域C2R。儲存體選擇線BSi係連接至儲 存趙選擇電晶艘BT1R。健存趙選擇線BS2係連接至儲存體 選擇電晶IIBT2R。副位元線B2R係連接至儲存體選擇電晶
第23頁 Γ 14 32 67 9 五、發明說明（20) 體BT1R ^副位元線B4R係連接至儲存體選擇電晶體BT2r。 另一方面’儲存體選擇電晶體BT3R與81>41?係連接至配 置於於接觸區域C2R反側之接觸區域C1R。儲存體選擇線 BS3係連接至儲存體選擇電晶體BT3R。儲存體選擇線“士係 連接至储存體選擇電晶體BT4R β副位元線811?係連接至儲 存體選擇電晶體BT3R。副位元線B3R係連接至储存體選擇 電晶體BT4R。又，記憶體單元與字元線係配置於複數副位 元線之間。為了簡化說明起見，三個記憶體單元以“，與 連接至記憶體單元M C1R之閘極電極之字元線η係顯示於圖 1 1 中。 、 每一個基準單元儲存體301R，與301R "係與基準單元儲 存體301R相同《換言之’基準單元儲存體3〇1R’包含連接 至基準單元储存體301R之接觸區域C1R，與連接至接觸區 域C1R之儲存體選擇電晶體BT1R’與BT2R "。儲存體選擇線 BS2’係連接至儲存體選擇電晶體BT1R’ ^儲存體選擇線^ BSr係連接至儲存體選擇電晶體BT2R，β副位元線B1R係連 接至儲存體選擇電晶體BT1R’ 。副位元線B3R’係連接至儲 存體選擇電晶體BT2R’ 。 另一方面’儲存體選擇電晶體BT3R’與BT4R，係連接至 位於接觸區域C1R反側之接觸區域C20R。儲存體選擇線 BS4’係連接至儲存體選擇電晶體BT3R，^儲存體選擇線 BS3’係連接至儲存體選擇電晶體BT4R’ 。副位元線B2R，係 連接至儲存體選擇電晶體BT3R’ 。副位元線B4R，係連接至 儲存體選擇電晶體BT4R’ ^又，記憶體單元與字元線係配
_ P432679 五、發明說明（21) 置於複數副位元線之間。為了簡化說明起見，三個記憶體 單元MC1R’與連接至記憶體單元MCI R’之閘極電極的字元線 W1係顯示於圖1 1中。 基準單元儲存體301R"包含連接至基準單元儲存體 301R·之接觸區域C20R，與連接至接觸區域C20R之儲存體 選擇電晶體BT1R1'與BT2R”。儲存體選擇線BS1”係連接至儲 存體選擇電晶體BT1R" «•儲存體選擇線BS2U係連接至儲存 體選擇電晶體B T 2 R"。副位元線B 2 R"係連接至儲存體選擇 電晶體BT1R" ^副位元線B4R”係連接至儲存體選擇電晶體 BT2R"= 另一方面，虛擬GND線MB1R係連接至位於接觸區域 C20R反側之接觸區域ci〇r ^儲存體選擇電晶體BT3R11與 BT4R"係連接至接觸區域C1〇R。儲存體選擇線“3,，係連接 至儲存體選擇電晶體BT3R"。儲存體選擇線BS4"係連接至 储存體選擇電晶體BT4R”。副位元線B1R"係連接至儲存體 選擇電晶體B T 3 R ”。副位元線B 3 R ”係連接至儲存體選擇電 晶體BT4R” 。又’記憶體單元與字元線係配置於複數副位 元線之間》為了簡化說明，三個記憶體單元Mc丨R，_與連接 至記憶體單元MCI R"之閘極電極的字元線W1係顯示於圖j i 中。 因此，每一個基準單元儲存體40 1R包含三個基準單元 儲存體。又’基準單元儲存體係與記憶體單元儲存體相 同。在第一實施例之半導體記憶裝置，基準單元储存艘具 有主位元線與虛擬GND線0 、
第25頁 *432679 五、發明說明（22) 奧美i被3二將繼績說明記憶體單元儲存體301 與基準早兀儲存體301 R之等效電 元儲存體301之等效電路包含=钿晚曰脚命4骽早 a ^ Ba „ ^ i左一個電晶體與連接於這4b電 之間的兩個電阻。又，基準單元儲存體裝置401R一包含 基準單7G儲存體301R、301R，、與3〇1R"。基 3〇1R '301R，、與3〇1R，，之每一個等效電路，係與 元儲存體3〇1之等效電路相同。換言之， 存/ =1R '30U，、，與301R”之每一個等效電路包含三個電存晶 體’與連接於這些電晶體之間的兩個電阻。 於此，rBS表示當儲存體選擇器導通時之儲存體選擇 器之電阻值，rMC表不當記憶體單元或基準單元導通時之 記憶體單元或基準單元之電阻值，而rBA或rBB表示副位元 線之電阻值。假設rBA與rBB之組合電阻為rBN。於此情況 下，rBN可藉由下述公式（4)而得到。 rBN=rBA+rBB (4) 在依本發明第一實施例之半導艘記憶裝置中，參考比 值RAT係由公式（5)獲得。下述的公式（5)係由公式（3)與 (4 )而得到。 RAT=3(2rBS+rBN+rMC)/(2rBS+rBN+rMC)=3 (5) 因此，參考比值RAT可在不受記憶體單元與儲存體選 擇電晶體之電阻值的影響下設定。換言之’參考比值RAT 可在不受製造半導體記憶裝置的製程參數之改變的影響下 設定。此外，本發明適用於包含基準單元儲存體裝置之半 導體記憶裝置，其中，每一個基準單元儲存體具有直接連
第26頁 r 14326 7 9 五、發明說明（23) 接的奇數個基準單元儲存體。 ，見圖14與15，將繼續說明依本發明第二實施例之半 導體記憶裝置。類似的部分係以類似的參考數字表示。 在圖14與15中’半導體記憶裝置包含：基準單元儲存 體裝置’具有直接連接之基準單元儲存體3UR與基準單元 儲存l^30 1R °在圖中，副位元線B1R至Β4ί?係平行配置於 基準單元儲存趙311R中。字元線^至以係配置於基準單元 儲存體311R中’俾能使字元線^至料與副位元線Blfj至B4R ，交。又’於字元線^丨至“之兩鄰中，在接觸區域〇11?侧 平行配設有儲存體選擇線3§1與“2;而在接觸區域C2〇r， 側平行配設有儲存體選擇線BS3與834。 此外’必須避免被提供至儲存體選擇線BS1至BS4之漏 電流’換έ之’在基準單元儲存體3iir中，需要避免n型 寄生電晶體的發生《因此，通道阻絕層3〇3係藉由將ρ型雜 質離子植入至基準單元儲存體311R而形成於基準單元儲存 體311R中》舉例而言’可使用硼作為ρ型雜質。 另一方面，在依本發明第二實施例之半導體記憶裝置 中’接觸區域C1R與C20R，係形成於虛擬GND線MB1R上，而 接觸區域並未形成於主位元線MB2R上。因此，電流係於虛 擬CND線MB1R、接觸區域C1R、副位元線bir、副位元線 B2R、接觸區域C20R’ 、與虛擬CND線MB1R之間流動。 在圖15中’半導體記憶裝置包含：基準單元儲存體裝 置’其具有直接連接之基準單元儲存體311R與基準單元儲 存體301R。因此’電流係於主位元線MB2r、接觸區域
第27頁 r 14.32 6 7 9 五、發明說明（24) C2R、接觸區域C1R、接觸區域C20R’ 、與虛擬CND線MB1R& 間流動。 因此，依據本發明之第二實施例，本發明適用於包含 基準單元儲存體裝置之半導體記憶裝置，其中，每一個基 準單元儲存體具有直接連接之偶數基準單元儲存體。換言 之，依據本發明之第一與第二實施例，本發明適用於包含 基準單元儲存體裝置之半導體記憶裝置，其中，每一個基 準單元儲存體具有奇數或偶數的直接連接之基準單元儲存 體。又，基準單元儲存體311R之尺寸係與基準單元儲存體 301R之尺寸相同。此外，本發明適用於藉由EPROM或 EEPR0M而實現之半導體記憶裝置。 本發明提供了 一種半導體記憶裝置，在製造半導體記 憶裝置時，其能在不受製程參數之改變的影響下，容易地 控制參考比值。 又，本發明提供了 一種能增加半導體記憶裝置之感測 速度之半導體記憶裝置。
第28頁

Claims (1)

  1. P »4 3267 9 六、申請專利範圍 1. 一種半導體記憶裝置，包含複數之矩陣記憶體單元 儲存體、一基準單元儲存體裝置、與一感測電路，該等矩 陣記憶體單元儲存體與該基準單元儲存體裝置分別具有藉 由埋入擴散層而實現的副位元線，其中： 各該矩陣記憶體單元儲存體包含第一組記憶體單元， 該等第一組記憶體單元係用以保存資料； 該基準單元儲存體裝置包含直接連接之預定數目的基 準單元儲存體，各該基準單元儲存體包含第二組基準單 元，該等基準單元係用以保存基準電壓；且 該感測電路係連接至該等矩陣記憶體單元儲存體與該 基準單元儲存體裝置，用以接收從該等矩陣記憶體單元儲 存體讀出之資料電壓，與來自該基準單元儲存體裝置之該 基準電壓，藉由比較該資料電壓與該基準電壓，以判定該 資料電壓之位準。 2. 如申請專利範圍第1項之半導體記憶裝置，其中： 該半導體記憶裝置係藉由平面單元型之罩幕唯讀記憶體而 實現。 3. —種半導體記憶裝置，包含複數之矩陣記憶體單元 儲存體、複數之基準單元儲存體裝置、與一感測電路，該 等矩陣記憶體單元儲存體與該等基準單元儲存體裝置分別 具有藉由埋入擴散層而實現的副位元線，其中： 各該矩陣記憶體單元儲存體包含第一組記憶體單元，
    第29頁 *4-326 79 六、申請專利範圍 該等第一組記憶體單元係用以保存資料； 各該基準單元儲存體裝置包含直接連接之預定數目的 基準單元儲存體，各該基準單元儲存體包含第二組基準單 元，該等基準單元係用以保存基準電壓；且 該感測電路係連接至該等矩陣記憶體單元儲存體與該 等基準單元儲存體裝置，用以接收從該等矩陣記憶體單元 儲存體讀出之資料電壓，與來自該等基準單元儲存體裝置 之該基準電壓，藉由比較該資料電壓與該基準電壓，以判 定該資料電壓之位準。 4. 如申請專利範圍第3項之半導體記憶裝置，其中： 該半導體記憶裝置係藉由平面單元型之罩幕唯讀記憶體而 實現。 5. —種半導體記憶裝置的製造方法，包含以下步驟： 準備一半導體記憶裝置，其包含複數之矩陣記憶體單 元儲存體、一基準單元儲存體裝置、與一感測電路，該等 矩陣記憶體單元儲存體與該基準單元儲存體裝置分別具有 藉由埋入擴散層而實現的副位元線； 形成該等矩陣記憶體單元儲存體，使其每一個包含一 第一組記憶體單元，該第一組記憶體單元係用以保存資 料； 形成該基準單元儲存體裝置，使其包含直接連接之預 定數目的基準單元儲存體，各該基準單元儲存體包含第二
    第30頁 r 14 32 6 7 9 六、申請專利範圍 組基準單元，該等基準單元係用以保存基準電壓；與 形成該感測電路，使其連接至該等矩陣記憶體單元儲 存體與該基準單元儲存體裝置，該感測電路接收從該等矩 陣記憶體單元儲存體讀出之資料電壓，與來自該基準單元 儲存體裝置之該基準電壓，藉由比較該資料電壓與該基準 電壓，以判定該資料電壓之位準。 6. 如申請專利範圍第5項體記憶裝置的製 造方法，其中：該半導«記憶%由平面單元型之罩 幕唯讀記憶體而實現》 7. —種半導體記憶裝置的製造方法，包含以下步驟： 提供一種半導體記憶裝置，其包含複數之矩陣記憶體 單元儲存體、複數之基準單元儲存體裝置、與一感測電 路，該等矩陣記憶體單元儲存體與該基準單元儲存體裝置 分別具有藉由埋入擴散層而實現的副位元線； 形成該等矩陣記憶體單元儲存體，使其每一個包含一 第一組記憶體單元，該第一組記憶體單元係用以保存資 料； 形成該等基準單元儲存體裝置，使其每一個包含直接 連接之預定數目的基準單元儲存體，各該基準單元儲存體 包含第二組基準單元，該等基準單元係用以保存基準電 壓；與 形成該感測電路，使其連接至該等矩陣記憶體單元儲 存體與該等基準單元儲存體裝置，該感測電路接收從該等
    第31頁 「4 32 6 7 3. 六、申請專利範圍 矩陣記憶體單元儲存體讀出之資料電壓，與來自該等基準 單元儲存體裝置之該基準電壓，藉由比較該資料電壓與該 基準電壓，以判定該資料電壓之位準。 8.如申請專利範圍第7導體記憶裝置的製 造方法，其中：該半導體記為平面單元型之罩幕 唯讀記憶體。
    第32頁
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