CN100388416C - Mos型电熔丝及其编程方法和采用该电熔丝的半导体器件 - Google Patents

Mos型电熔丝及其编程方法和采用该电熔丝的半导体器件 Download PDF

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Abstract

本发明的MOS晶体管型电熔丝的编程方法是，准备MOS晶体管，所述MOS晶体管具有在半导体基板的第1导电型的阱的上表面对置形成的第2导电型的第1及第2杂质区；至少在夹在所述第1与所述第2杂质区当中的所述阱的上表面形成的栅极绝缘膜；以及隔着所述栅极绝缘膜、在夹在所述第1与所述第2杂质区当中的所述阱的上表面上形成的栅极电阻，对所述栅极电极加上第1电压，对所述第1杂质区加上与所述第1电压不同的第2电压，仅使所述栅极电极与所述第1杂质区之间的所述栅极绝缘膜短路。

Description

MOS型电熔丝及其编程方法和采用该电熔丝的半导体器件
技术领域
本发明涉及电熔丝，涉及以短路栅极绝缘膜(gate dielectric film)的方式、适用于MOS型半导体器件的MOS型电熔丝。
背景技术
以往已经知道，在电可写入数据的半导体存储器(PROM)中有一种采用熔丝元件作为存储元件的存储器。在这种半导体存储器中，有熔断熔丝元件来存储信息的熔丝ROM、和使绝缘体绝缘击穿(dielectric breakdown)后作为导电体来存储信息的熔丝ROM(有时反熔丝(antifuse))。
例如特开平7-176703号公报揭示了将绝缘体击穿来存储信息的熔丝ROM。在该例子中，在半导体基板上设置用高熔点金属层(refractory metalayer)夹住硅层的三层结构的熔丝，通过其中流过大电流，将硅层变为低电阻的硅化物，使高熔点金属层间短路。
另外，还知道一种电熔丝，它是将MOS晶体管的源极及漏极与基板电连接，在它与栅极电极间加上高电压，将栅极绝缘膜击穿，利用该端子间的电阻变化构成电熔丝。将击穿熔丝元件而形成导通状态称为编程，例如将PMOSFET的栅极接地，对源极、漏极、基板加上高电压的编程电压。这里，在PMOSFET上虽生成沟道，但若进一步栅极电压为高电压，则超过栅极绝缘膜的耐压极限(withstand limit)，绝缘膜击穿，栅极变成导通。这样，对电熔丝进行编程。
另外，在大容量存储器中，采用了冗余电路(redundancy circuit)的缺陷位替补技术。为了存储缺陷地址，可使用熔丝，作为这种熔丝已知有熔断多晶硅布线或熔断晶体管的方法等。
在对上述的MOS型熔丝进行编程时分成两类，一类是在源极(漏极)上产生栅极绝缘膜的绝缘击穿的情况，另一类是在沟道上产生栅极绝缘膜的绝缘击穿的情况。在这两种状态下，不仅电气特性不同，而且在沟道上击穿时，端子间的电阻值还因击穿的绝缘膜位置而异。这样，若绝缘击穿后的熔丝的电气特性产生差异，则熔丝元件读出时的电压余量减少，成品率及可靠性降低。
因此，希望实现一种能够使电熔丝的击穿模式一定、电熔丝的电气特性均匀的MOS晶体管型熔丝。
发明内容
本发明的第1方面有关的MOS晶体管型电熔丝的编程方法是，
准备MOS晶体管，所述MOS晶体管具有在半导体基板的第1导电型的阱的上表面对置形成的第2导电型的第1及第2杂质区；至少在夹在所述第1与所述第2杂质区当中的所述阱的上表面形成的栅极绝缘膜；以及隔着所述栅极绝缘膜、在夹在所述第1与所述第2杂质区当中的所述阱的上表面上形成的栅极电阻，
对所述栅极电极加上第1电压，对所述第1杂质区加上与所述第1电压不同的第2电压，仅使所述栅极电极与所述第1杂质区之间的所述栅极绝缘膜短路。
本发明的第2方面有关的MOS晶体管型电熔丝，具有
半导体基板；
在所述半导体基板上表面形成的第1导电型的阱；
在所述阱的上表面对置形成的第2导电型的第1及第2杂质区；
至少在夹在所述第1与第2杂质区当中的所述阱的上表面形成的栅极绝缘膜；以及
隔着所述栅极绝缘膜、在夹在所述第1与第2杂质区当中的所述阱的上表面上形成的栅极电极，
在所述第1杂质区与所述栅极电极之间、以及在所述第2杂质区与所述栅极电极之间，能够独立设定实质上导通和不导通的二值状态。
本发明的第3方面有关的半导体器件，具有
半导体基板；
在所述半导体基板上表面形成的多个第1导电型的阱；
以及在所述多个第1导电型的阱中分别形成的多个半导体结构，
所述多个半导体结构的各个半导体结构，具有
在所述阱的上表面对置形成的第2导电型的第1及第2杂质区；
至少在夹在所述第1与第2杂质层当中的所述阱的上表面形成的、具有覆盖所述第1及第2杂质区上的部分的栅极绝缘膜；以及
隔着所述栅极绝缘膜在夹在所述第1与所述第2杂质区当中的所述阱的上表面上形成的、具有与所述第1及第2杂质区对置的部位的栅极电极，
对于所述第1杂质区与所述栅极电极的第1对置部位、以及所述第2杂质区与所述栅极电极的第2对置部位，存在
所述第1对置部位及所述第2对置分别处于绝缘状态的第1状态；
仅所述第1对置部位实质上短路的第2状态；
以及仅所述第2对置部位实质上短路的第3状态，
所述多个半导体结构属于所述第1至所述第3状态的某一种状态。
附图说明
图1A及1B为以往的MOS型电熔丝的接线图。
图2为说明以往的MOS型电熔丝的问题用的剖面示意图。
图3为说明以往的MOS型电熔丝的电气特性差异的原因用的特性图。
图4A及4B为第1实施例有关的电熔丝(PMOS)以编程时的接线图及剖视图。
图5A及5B为第1实施例有关的电熔丝在读出时的接线图。
图6A及6B为用NMOS构成第1实施例的电熔丝的接线图。
图7A及7B为第2实施例有关的电熔丝在源极编程时的接线图及剖视图。
图8A及8B为第2实施例有关的电熔丝在漏极编程时的接线图及剖视图。
图9A及9B为第2实施例有关的电熔丝在读出时的接线图及剖视图。
图10为第2实施例有关的电熔丝的应用电路方框图。
图11是表示图10的应用电路的具体例子的电路图。
图12A、12B及12C是第3实施例有关的电熔丝在编程时及读出时的接线图及剖视图。
图13为以往的MOS型电熔丝的应用电路方框图。
具体实施方式
在说明本发明的实施例之前，具体说明以往的MOS型电熔丝的问题。MOS型电熔丝中，可以考虑有图1A及1B所示的两种结构。图1A也称为反转方式，它是将PMOS的源极、漏极及基板与编程电压(VBP)端连接，将栅极电极接地(VSS)。图1B也称为累积方式，它的与VBP端及VSS端的连接是将图1A的连接及过来而形成的。
例如，如图1A所示，将PMOS的栅极电极接地，对源极、漏极及基板加上高电压的编程电压VBP。这时，在PMOS的源极与漏极之间生成沟道，但若进一步使编程电压VBP为高电压，则超过栅极绝缘膜的耐压极限，绝缘膜被击穿，栅极与源极及漏极之间变成导通。这样对电熔丝进行编程。
在上述的编程方法中，击穿部位如图2所示分成两种，一种是在源极(或漏极)上击穿的情况(图2中的路径A)，另一种是在沟道上绝缘膜被击穿的情况(图2中的路径B)。在该两种状态下，由于导通点的位置不同，因而电气特性不同。即，在源极或漏极上击穿时，栅极电极与源极(或漏极)通过击穿处而直接连接，但在沟道上击穿型的情况下，绝缘膜横向电阻值因击穿的绝缘膜位置而异，在VPP-VSS端子之间流过的电流值也如图3所示那样不相同。这样在以往的MOS型电溶丝中，由于绝缘膜击穿后的熔丝电气特性产生差异，因此熔丝元件读出时的电压余量减少，成品率及可靠性降低。
在下面将说明的实施例中，提供能够解决上述那样问题的MOS型电熔丝的结构及编程方法等。即，MOS型电熔丝的栅极绝缘膜击穿模式限定于栅极与源极(或漏极)之间的击穿、或源极与漏极之间的近似中间之上的击穿，使电熔丝的电气特性均匀。另外，在栅极与源极之间、栅极与漏极之间击穿时，其编程由于能够实施，因此能够有选择地利用栅极与源极之间、或栅极与漏极之间的绝缘膜，用一个熔丝元件能够存储以往用两个元件存储的信息。因而，用一个元件能够形成四值或三值的存储器。以下参照附图，说明实施例。
(第1实施例)
图4A为第1实施例有关的PMOS型电熔丝的接线图，图4B为表示编程时电压施加状态的电熔丝的剖面示意图。
如图4B所示，在半导体基板1上形成的n型阱2中，互相对置形成源极区(p型杂质区)3及漏极区(p型杂质区)4。在夹在源极区3与漏极区4当中的阱2部分的上表面，隔着栅极绝缘膜5形成栅极电极6。该MOS结构的材料及尺寸等可以与装有该熔丝的MOS器件的、例如由90nm工艺形成的MOS结构相同，作为电熔丝不需要采用特别的材料及尺寸。
与栅极电极6连接编程电压VBP(正电位)，与漏级区4及阱2连接任意电压VBP’(正电位，例如是电源电压VDD)，将源极区3接地(与VSS连接)。但是，在源极与漏极之间设为不形成沟道的电压。在本实施例中，设VBP’＝VBP。
在该状态下，在VBP电压足够高时，栅极绝缘膜5超过耐压极限(withstandlimit)，产生击穿。这时，仅在栅极电极6与源极区3之间加上高电压，该部分的栅极绝缘膜5被击穿。即，通过如上那样接线，能够限定在栅极电极6与源极区3之间击穿栅极绝缘膜。另外，由于源极区3与漏极区4处于完全对称的关系，因此当然可以将它们互相交换接线，并进行编程。
在上述中，是对栅极电极6、漏极区4及阱2全部加上相同的编程电压VBP，但漏极区4及阱2的所加电压VBP’也可以不一定是编程电压VBP，也可以是电源电压VDD。另外，漏极区6及阱2的所加电压也可以不相同。例如，对栅极电极6所加的电压可以设为2～5V，对源极区3(或漏极区4)或阱所加的电压可以设为0～3V。在这样进行编程时，栅极绝缘膜短路，形成低电阻，作为电流比能够得到大于等于11000倍的导通与不导通比。
图5A及5B为读出动作的一个例子，将源极区3、漏极区4及栅极电极6一度预充电至VSS，然后使源极区3及漏极区4处于浮空状态，之后对栅极电极6加上通常的电源电压VDD。这时，被编程的区域(例如源极区3)的电压立即变压VDD，而未被编程的区域(例如漏极区4)暂时保持VSS的状态。将该电压差利用读出放大器(sense amplifier)进行放大，将熔丝数据写入触发器等。这样，能够读出熔丝信息。
在本实施例中是以PMOS型为例进行说明的，但也可以将极性反过来，用NMOS型来构成。图6A及6B为采用NMOS时的接线图及剖视图，对同一部位附加同一标号，重复的说明省略。VSS’可以为VSS(例如接地电位)，也可以为不同于VSS的电压。另外，阱2与漏极4的电压也可以不同。VBP为正电位。
如上所述，在第1实施例中，由于将MOS型电熔丝的栅极绝缘膜击穿模式限定于栅极与源极(或漏极)之间上的击穿，因此能够使电熔丝的电气特性均匀。
在上述的编程动作中，是对源极与栅极之间加上高电压进行编程的，但接着可以进行漏极与栅极间的编程。在该栅极与漏极之间进行编程动作时，栅极与源极之间的栅极绝缘膜是否被击穿的差异对击穿动作没有任何影响。因此，栅极与源极之间的栅极绝缘膜和栅极与漏极之间的栅极绝缘膜能够独立击穿。因而，在一个熔丝元件中能够写入四值信息。在第2实施例中将对这样的例子进行说明。
(第2实施例)
图7A、7B、8A及8B为说明第2实施例有关的MOS型电熔丝的编程方法用的电熔丝的剖面示意图。图7A及7B表示击穿源极区上的栅极绝缘膜时(源极编程时)的电压施加状态，除了对漏极区加上VBP’这一点以外，与第1实施例的图4A及4B相同。在这种情况下，VBP’可以与VBP相同，也可以是VDD等。另外，对阱2所加的VBP’与对漏极区4所加的VBP’也可以不相同。但是，假设为在源极与漏极之间不形成沟道的电压。通过施加这样的电压，对源极侧进行编程。
图8A及8B表示对漏极侧进行编程时的电压施加状态。仅将图7A及图7B中的源极与漏极交换，而编程是同样进行。接在源极侧之后进行漏极侧的编程的结果，在源极区3上及漏极区4上的两部分上形成绝缘膜短路处7。
图9A及9B是表示仅对漏极侧编程时的读出动作的一个例子。它将源极区3、漏极区4及栅极电极6一度预定电至VSS，然后使源极区3及漏极区4处于浮空状态，之后对栅极电极6加上通常的电源电压VDD。这时，被编程的区域(漏极区4)的电压立即变为VDD，而未被编程的区域(源极区3)暂时保持VSS的状态。将该电压差用读出放大器进行放大，将熔丝数据写入触发器等。这样，能够读出熔丝信息。
图10为装有电熔丝及功能电路的半导体器件的方框图。电熔丝元件71将源极区3及漏极区4作为输出端，各输出端通过功能电路(functional circuit)即控制电路(control circuit)72及73，与包含读出放大器及电熔丝数据保持用触发器等的数据处理电路(data processing circuit)74连接。与此不同的是，在装有以往的电熔丝的情况下，对于一个电熔丝元件，其栅极电极与一个控制电路63连接。该控制电路63与数据处理电路64连接。
这样，本发明的电熔丝元件通过将源极及漏极用作为输出端，因此用一个元件能够保持两个通道、即最大两位(bit)的信息量。换句话说，为了保持相同信息量而需要的电熔丝元件数可以为以往的一半。
图11是表示图10中的一个通道部分的控制电路及数据处理电路的一个例子的电路图。在编程时，使电熔丝元件71的栅极电压为VBP，对控制电路72中的驱动晶体管81的栅极供给VDD，对驱动晶体管82的栅极供给高电平的Prog信号。读出时，首先使数据处理电路74中的驱动晶体管83的栅极信号Prech为高电平，将电熔丝元件71的漏极区4预充电至VSS。这时，电熔丝71的栅极也为VSS。然后，使电熔丝71的栅极电压为VDD，对控制电路72中的驱动晶体管81的栅极加上VDD，使Prog信号为低电平，将电熔丝71的漏极区4中出现的电压用读出放大器84与参考电压Ref进行比较及放大后，存入触发器85。这样，能够构成以往的PROM。
这样，在第2实施例的电熔丝中，在将导通记为1、将不导通记为0时，则用一个元件能够存储(1，1)、(1，0)、(0，1)、(0，0)的最大四值信号量。另外，也可以构成利用(0，0)、(1，0)、(0，1)状态的三值存储器。
另外，若将数据处理电路74换成备用译码器或存储单元矩阵，则也可以适用于存储器的冗余电路(redundancy circuit)。另外，第2实施例是以PMOS为例进行说明的，但也可以用NMOS构成。
(第3实施例)
图12A、12B及12C为第3实施例有关的电熔丝的接线图及剖视图。第3实施例是以方式构成电熔丝的例子，是采用将源极区3与漏极区4连接作为一端、将栅极电极6作为输出端的两端结构。
在编程时，对源极区3、漏极区4及栅极电极6加上例如VSS，对基板(阱)2加上编程电压VBP。如图12A、12B及12C所示，电熔丝用PMOSFET构成，若设VBP为正电位，则耗尽层(depletion layer)从源极区3及漏极区4扩展，能够使绝缘击穿限定产生在源极与漏极之间的近似中间部分上的栅极绝缘膜5。
读出时，将阱2、源极区3、漏极区4及栅极电极6例如预充电至VSS。然后，使阱2、源极区3及漏极区4例如为VDD，检测输出端栅极电极6的电位变化。若栅极绝缘膜被短路，则栅极电极6的电位变VDD，若没有被短路，则保持VSS不变。
这样，第3实施例的电熔丝虽然一个元件是一个通道，但由于能够将栅极绝缘膜的短路部位限定在源极与漏极之间的近似中间处，因此能够实现特性差异小的电熔丝。另外，第3实施例是以PMOS为例进行说明的，但也可以用NMOS构成。

Claims (12)

1.一种MOS晶体管型电熔丝的编程方法，其特征在于，包括
准备MOS晶体管作为熔丝元件，所述MOS晶体管具有在半导体基板的第1导电型的阱的上表面对置形成的第2导电型的第1及第2杂质区；至少在夹在所述第1与所述第2杂质区当中的所述阱的上表面形成的栅极绝缘膜；以及隔着所述栅极绝缘膜、在夹在所述第1与所述第2杂质区当中的所述阱的上表面上形成的栅极电极，
对所述栅极电极加上第1电压，对所述第1杂质区加上与所述第1电压不同的第2电压，仅使所述栅极电极与所述第1杂质区之间的所述栅极绝缘膜短路。
2.如权利要求1所述的MOS晶体管型电熔丝的编程方法，其特征在于，
所述第1及所述第2电压是在所述第1与所述第2杂质区之间不形成沟道的电压。
3.如权利要求1所述的MOS晶体管型电熔丝的编程方法，其特征在于，
所述第1导电型是n型，所述MOS晶体管是PMOS晶体管。
4.如权利要求3所述的MOS晶体管型电熔丝的编程方法，其特征在于，
所述第1电压是正电位，所述第2电压是接地电位。
5.如权利要求1所述的MOS晶体管型电熔丝的编程方法，其特征在于，
所述第1导电型是p型，所述MOS晶体管是NMOS晶体管。
6.如权利要求5所述的MOS晶体管型电熔丝的编程方法，其特征在于，
所述第1电压是接地电位，所述第2电压是正电位。
7.如权利要求1所述的MOS晶体管型电熔丝的编程方法，其特征在于，
对所述栅极电极加上第3电压，对所述第2杂质层加上与所述第3电压不同的第4电压，仅使所述栅极电极与所述第2杂质区之间短路。
8.一种MOS晶体管型电熔丝的编程方法，其特征在于，包括
准备MOS晶体管作为熔丝元件，所述MOS晶体管具有在半导体基板的第1导电型的阱的上表面对置形成的第2导电型的第1及第2杂质区；至少在夹在所述第1与所述第2杂质区当中的所述阱的上表面形成的栅极绝缘膜；以及隔着所述栅极绝缘膜、在夹在所述第1与第2杂质区当中的所述阱的上表面上形成的栅极电极，
对所述栅极电极加上第1电压，对所述阱加上与所述第1电压不同的第2电压，仅在所述第1杂质区与所述第2杂质区之间的近似中间部分使所述栅极电极与所述阱的表面之间的所述栅极绝缘膜实质上短路。
9.如权利要求8所述的MOS晶体管型电熔丝的编程方法，其特征在于，
所述半导体阱是n型，所述MOS晶体管是PMOS晶体管。
10.如权利要求9所述的MOS晶体管型电熔丝的编程方法，其特征在于，
所述第1电压是接地电位，所述第2电压是正电位。
11.如权利要求8所述的MOS晶体管型电熔丝的编程方法，其特征在于，
所述半导体阱是p型，所述MOS晶体管是NMOS晶体管。
12.如权利要求11所述的MOS晶体管型电熔丝的编程方法，其特征在于，
所述第1电压是正电位，所述第2电压是接地电位。
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