KR20060050421A - Ｍｏｓ 트랜지스터형 전기 퓨즈와 그 프로그램 방법,이것을 이용한 반도체 장치 - Google Patents

Ｍｏｓ 트랜지스터형 전기 퓨즈와 그 프로그램 방법,이것을 이용한 반도체 장치 Download PDF

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Abstract

MOS 트랜지스터형 전기 퓨즈의 프로그램 방법은, 반도체 기판 상의 제1 도전형의 웰 상면에 대치하여 형성된 제2 도전형의 제1 및 제2 불순물 영역과, 적어도 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면에 형성된 게이트 절연막과, 상기 게이트 절연막을 개재하여, 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면 상에 형성된 게이트 전극을 구비하는 MOS 트랜지스터를 준비하는 공정과, 상기 게이트 전극에 제1 전압을 인가하며, 상기 제1 불순물 영역에 상기 제1 전압과는 다른 제2 전압을 인가하여, 상기 게이트 전극과 상기 제1 불순물 영역 사이의 상기 게이트 절연막만을 단락시키는 공정을 구비한다.
게이트 절연막, 게이트 전극, 불순물 영역, 웰, 소스 영역, 드레인 영역

Description

ＭＯＳ 트랜지스터형 전기 퓨즈와 그 프로그램 방법, 이것을 이용한 반도체 장치{MOS TRANSISTER TYPE ELECTRIC FUSE AND PROGRAMMING METHOD THEREFOR, AND SEMICONDUCTOR DEVICE USING THE SAME}
도 1a와 도 1b는 종래의 MOS형 전기 퓨즈의 결선도.
도 2는 종래의 MOS형 전기 퓨즈의 문제점을 설명하기 위한 모식적 단면도.
도 3은 종래의 MOS형 전기 퓨즈의 전기적 특성 변동의 원인을 설명하기 위한 특성도.
도 4a와 도 4b는 제1 실시예에 따르는 전기 퓨즈(PMOS)의 프로그램 시의 결선도 및 단면도.
도 5a와 도 5b는 제1 실시예에 따르는 전기 퓨즈의 판독 시의 결선도.
도 6a와 도 6b는 제1 실시예의 전기 퓨즈를 NMOS로 구성한 경우의 결선도.
도 7a와 도 7b는 제2 실시예에 따르는 전기 퓨즈의 소스 프로그램 시의 결선도 및 단면도.
도 8a와 도 8b는 제2 실시예에 따르는 전기 퓨즈의 드레인 프로그램 시의 결선도 및 단면도.
도 9a와 도 9b는 제2 실시예에 따르는 전기 퓨즈의 판독 시의 결선도 및 단면도.
도 10은 제2 실시예에 따르는 전기 퓨즈의 응용 회로의 블록도.
도 11은 도 10의 응용 회로의 구체예를 도시하는 회로도.
도 12a와 도 12b와 도 12c는 제3 실시예에 따르는 전기 퓨즈의 프로그램 시, 판독 시의 결선도 및 단면도.
도 13은 종래의 MOS형 전기 퓨즈의 응용 회로의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : n형 웰
3 : 소스 영역
4 : 드레인 영역
5 : 게이트 절연막
6 : 게이트 전극
[특허 문헌1] 일본 특개평7-176703호 공보
본 발명은 전기 퓨즈에 관한 것으로, 게이트 절연막(gate dielectric film)을 단락하는 방식으로, MOS형 반도체 장치에의 적용에 적합한 MOS형 전기 퓨즈에 관한 것이다.
종래, 전기적으로 데이터의 기입이 가능한 반도체 메모리(PROM)에, 퓨즈 소자를 기억 소자로서 이용하는 것이 알려져 있다. 이러한 종류의 반도체 메모리에는, 퓨즈 소자를 용단하여 정보를 기억하는 퓨즈 ROM과, 절연체를 절연 파괴(dielectric breakdown)하여 도전체로서 정보를 기억하는 퓨즈 ROM(안티 퓨즈(anti-fuse)로 불리는 경우도 있음)이 있다.
절연체를 파괴하여 정보를 기억하는 퓨즈 ROM은, 예를 들면 특허 문헌1에 개시되어 있다. 이 예에서는, 반도체 기판 상에 고융점 금속층(refractory metalayer)으로 실리콘층을 샌드위치한 3층 구조의 퓨즈를 설치하고, 이것에 대전류를 흘림으로써 실리콘층을 저저항의 실리사이드 화합물로 변환하여 고융점 금속 층간을 단락하고 있다.
또한, MOS 트랜지스터의 소스·드레인과 기판을 전기적으로 접속하고, 이것과 게이트 전극간에 고전압을 인가하여 게이트 절연막을 파괴하고, 이 단자간의 저항 변화를 이용하는 전기 퓨즈도 알려져 있다. 퓨즈 소자를 파괴하여 도통 상태로 하는 것을 프로그램한다고 하는데, 예를 들면, PMOSFET의 게이트를 접지하고, 소스, 드레인, 기판에 고전압의 프로그램 전압을 건다. 이 때 PMOSFET 상에서는 채널이 생성되는데, 게이트 전압이 더 고전압으로 되면 게이트 절연막의 내압 한계(withstand limit)를 초과하여, 절연막이 파괴되어, 게이트가 도통하게 된다. 이와 같이 하여 전기 퓨즈는 프로그램된다.
또한, 대용량 메모리에서는, 용장 회로(redundancy circuit)를 이용한 불량 비트 구제 기술을 빠뜨릴 수 없다. 결함 어드레스를 기억하기 위해 퓨즈가 사용되 는데, 이러한 종류의 퓨즈로서는, 폴리실리콘 배선을 용단하거나, 트랜지스터를 용단하는 방법 등이 알려져 있다.
상술한 MOS 트랜지스터형 퓨즈를 프로그램하는 경우, 게이트 절연막의 절연 파괴가 소스(드레인) 상에서 발생하는 경우와, 채널 상에서 발생하는 경우의 2종류로 분리된다. 이러한 2종류의 상태에서 전기 특성이 서로 다를 뿐만 아니라, 채널 상 파괴의 경우, 파괴된 절연막의 위치에 따라 단자간의 저항값이 서로 달라진다. 이와 같이 절연막 파괴 후의 퓨즈의 전기 특성에 변동이 발생하면, 퓨즈 소자의 판독 시의 전압 마진이 악화되어, 수율이나 신뢰성이 저하된다.
이 때문에, 전기 퓨즈의 파괴 모드를 일정하게 하여, 전기 퓨즈의 전기 특성을 균질하게 하는 것이 가능한 MOS 트랜지스터형 퓨즈의 실현이 기대되었다.
본 발명의 제1 어스펙트에 따르는 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법은,
반도체 기판 상의 제1 도전형의 웰 상면에 대치하여 형성된 제2 도전형의 제1 및 제2 불순물 영역과, 적어도 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면에 형성된 게이트 절연막과, 상기 게이트 절연막을 개재하여, 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면 상에 형성된 게이트 전극을 구비하는 MOS 트랜지스터를 준비하는 공정과,
상기 게이트 전극에 제1 전압을 인가하고, 상기 제1 불순물 영역에 상기 제1 전압과는 다른 제2 전압을 인가하여, 상기 게이트 전극과 상기 제1 불순물 영역 사이의 상기 게이트 절연막만을 단락시키는 공정
을 구비한다.
본 발명의 제2 어스펙트에 따르는 MOS 트랜지스터형 전기 퓨즈는,
반도체 기판과,
상기 반도체 기판 상면에 형성된 제1 도전형의 웰과,
상기 웰 상면에 대치하여 형성된 제2 도전형의 제1 및 제2 불순물 영역과,
적어도 상기 제1 및 제2 불순물 영역 사이에 끼워진 상기 웰 상면에 형성된 게이트 절연막과,
상기 게이트 절연막을 개재하여, 상기 제1 및 제2 불순물 영역 사이에 끼워진 상기 웰 상면 상에 형성된 게이트 전극
을 구비하고,
상기 제1 불순물 영역과 상기 게이트 전극간, 상기 제2 불순물 영역과 상기 게이트 전극간에서, 실질적으로 도통·비도통의 2치 상태가 독립적으로 설정 가능하다.
본 발명의 제3 어스펙트에 따르는 반도체 장치는,
반도체 기판과,
상기 반도체 기판 상면에 형성된 복수의 제1 도전형의 웰과,
상기 복수의 제1 도전형의 웰에 각각 형성된 복수의 반도체 구조
를 갖고,
상기 복수의 반도체 구조의 각각은,
상기 웰의 상면에 대치하여 형성된 제2 도전형의 제1 및 제2 불순물 영역과,
적어도 상기 제1 및 제2 불순물 영역 사이에 끼워진 상기 웰 상면에 형성되며, 상기 제1 및 제2 불순물 영역 상을 피복하는 부분을 갖는 게이트 절연막과,
상기 게이트 절연막을 개재하여, 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면 상에 형성되며, 상기 제1 및 제2 불순물 영역에 대향하는 개소를 갖는 게이트 전극
을 구비하고,
상기 제1 불순물 영역과 상기 게이트 전극의 제1 대향 개소, 및 상기 제2 불순물 영역과 상기 게이트 전극의 제2 대향 개소에 관하여,
상기 제1 대향 개소와 상기 제2 대향 개소의 각각이 절연 상태에 있는 제1 상태와,
상기 제1 대향 개소만이 실질적으로 단락하는 제2 상태와,
상기 제2 대향 개소만이 실질적으로 단락하는 제3 상태
가 존재하고, 상기 복수의 반도체 구조는, 상기 제1 내지 상기 제3 상태 중 어느 하나에 속한다.
본 발명의 실시예를 설명하기 전에, 종래의 MOS형 전기 퓨즈의 문제점을 구체적으로 설명한다. MOS형 전기 퓨즈에는, 도 1a와 도 1b에 도시한 바와 같은, 2개의 구성이 생각되고 있다. 도 1a는 인버전 방식으로 불리며, PMOS의 소스·드레인·기판을 프로그램 전압(VBP) 단자에 결선하고, 게이트 전극을 접지(VSS)에 접속 하는 것이다. 도 1b는 어큐뮬레이션 방식으로도 불리며, VBP 단자와 VSS 단자에의 접속을 도 1a와 반대로 한 것이다.
예를 들면, 도 1a에 도시한 바와 같이 PMOS의 게이트 전극을 접지하고, 소스, 드레인, 기판에 고전압의 프로그램 전압 VBP를 건다. 이 때 PMOS의 소스·드레인간에서는 채널이 생성되는데, 프로그램 전압 VBP를 더 고전압으로 하면, 게이트 절연막의 내압 한계를 초과하여 절연막이 파괴되어, 게이트와 소스·드레인간이 도통하게 된다. 이와 같이 하여 전기 퓨즈는 프로그램된다.
상기의 프로그램법에서, 파괴 개소는, 도 2에 도시한 바와 같이, 소스(혹은 드레인) 상에서 파괴되는 경우(도 2에서의 패스 A)와, 채널 상에서 절연막이 파괴되는 경우(도 2에서의 패스 B)의 2종류로 분리된다. 이 2상태에서는, 도통점의 위치가 서로 다르기 때문에 전기 특성이 서로 다르다. 즉, 소스 혹은 드레인 상 파괴의 경우에는 게이트 전극과 소스(혹은 드레인)는 파괴부를 통해 직결하지만, 채널 상 파괴형의 경우, 파괴된 절연막의 위치에 따라 절연막 가로 방향의 저항값이 서로 달라, VPP-VSS 단자간에 흐르는 전류값도 도 3에 도시한 바와 같이 서로 다르다. 이와 같이 종래의 MOS형 전기 퓨즈에서는, 절연막 파괴 후의 퓨즈의 전기 특성에 변동이 발생하기 때문에, 퓨즈 소자의 판독 시의 전압 마진이 악화되어, 수율이나 신뢰성을 저하시키고 있다.
지금부터 설명하는 실시예에서는, 상기와 같은 문제를 해결할 수 있는 MOS형 전기 퓨즈의 구성이나, 프로그램 방법 등이 제공된다. 즉, MOS형 전기 퓨즈의 게이트 절연막 파괴 모드가 게이트·소스(혹은 드레인)간 파괴, 혹은 소스·드레인간 의 대략 중앙 상 파괴에 한정되어, 전기 퓨즈의 전기 특성이 균일화된다. 또한, 게이트·소스간, 게이트·드레인간 파괴의 경우에는, 그 프로그램은 독립하여 실시할 수 있기 때문에, 게이트·소스간, 혹은 게이트·드레인간의 절연막을 선택적으로 이용하여, 하나의 퓨즈 소자로 종래의 2소자분의 정보를 기억하는 것이 가능하게 된다. 따라서, 1소자로 4치 혹은 3치의 메모리의 형성이 가능하게 된다. 이하, 도면을 참조하면서 실시예를 설명한다.
(제1 실시예)
도 4a는 제1 실시예에 따르는 PMOS형 전기 퓨즈의 결선도, 도 4b는 프로그램 시의 전압 인가 상태를 모식적으로 도시한 전기 퓨즈의 단면도이다.
도 4b에 도시한 바와 같이, 반도체 기판(1)에 형성된 n형 웰(2) 중에, 상호 대향하여 소스 영역(p형 불순물 영역)(3), 드레인 영역(p형 불순물 영역)(4)이 형성되어 있다. 소스 영역(3)과 드레인 영역(4) 사이에 끼워진 웰(2)의 부분의 상면에는, 게이트 절연막(5)을 개재하여, 게이트 전극(6)이 형성되어 있다. 이 MOS 구조의 재료, 치수 등은, 그 퓨즈가 탑재되는 MOS 디바이스의, 예를 들면 90㎚ 프로세스에 의한 MOS 구조와 마찬가지로 할 수 있어, 전기 퓨즈로서 특별한 재료, 치수를 채용할 필요는 없다.
게이트 전극(6)에 프로그램 전압 VBP(플러스 전위)를 접속하고, 드레인 영역(4), 웰(2)에는 임의의 전압 VBP'(플러스 전위, 예를 들면 전원 전압 VDD), 소스 영역(3)을 접지한다(VSS에 접속한다). 단, 소스·드레인간에 채널이 형성되지 않는 전압으로 한다. 본 실시예에서는, VBP'=VBP로 하고 있다.
이 상태에서 VBP 전압이 충분히 높을 때, 게이트 절연막(5)이 내압 한계(withstand limit)를 초과하여 파괴된다. 이 때, 게이트 전극(6)·소스 영역(3)간에만 고전압이 걸려, 이 부분의 게이트 절연막(5)이 파괴된다. 즉, 상기한 바와 같이 결선함으로써, 게이트 전극(6)·소스 영역(3)간에 한정하여 게이트 절연막을 파괴할 수 있다. 또한, 소스 영역(3)과 드레인 영역(4)은 대칭인 관계에 있기 때문에, 이들을 상호 교체하여 결선하여, 프로그램할 수 있는 것은 물론이다.
상기에서 게이트 전극(6), 드레인 영역(4), 웰(2)에 모두 동일한 프로그램 전압 VBP를 인가하였지만, 드레인 영역(6), 웰(2)의 인가 전압 VBP'는, 반드시 프로그램 전압 VBP는 아니어도 되고, 전원 전압 VDD이어도 된다. 또한, 드레인 영역(6), 웰(2)의 인가 전압은 서로 달라도 된다. 예를 들면, 게이트 전극(6)에 인가하는 전압은 2∼5V, 소스 영역(3)(혹은 드레인 영역(4)), 혹은 웰에 인가하는 전압은 0∼3V로 할 수 있다. 이와 같이 하여 프로그램한 경우, 게이트 절연막은 단락하여 저저항화되는데, 전류비로 하여 11000배 이상의 도통·비도통비를 얻는 것이 가능하다.
도 5a와 도 5b는 판독 동작의 일례이다. 소스 영역(3), 드레인 영역(4), 게이트 전극(6)을 한번 VSS로 프리차지해 놓고, 그 후 소스 영역(3), 드레인 영역(4)을 플로팅 상태로 한 후 게이트 전극(6)에 통상 전원 전압 VDD를 인가한다. 이 때 프로그램되어 있는 영역(예를 들면 소스 영역(3))의 전압은 바로 VDD로 되며, 한편 프로그램되어 있지 않은 영역(예를 들면 드레인 영역(4))은 잠시 VSS의 상태를 유지하고 있다. 이 전압차를 센스 앰프(sense amplifier)에서 증폭하여 플립플롭 등 에 퓨즈 데이터를 기입한다. 이와 같이 하여, 퓨즈 정보를 판독하는 것이 가능하게 된다.
본 실시예에서는 PMOS형을 예로 들어 설명하였지만, 극성을 반대로 하여 NMOS형으로 구성할 수도 있다. 도 6a와 도 6b는 NMOS를 이용한 경우의 결선도와 단면도인데, 동일 개소에는 동일 번호를 붙이고, 중복되는 설명은 생략한다. VSS'는 VSS(예를 들면 접지 전위)로 해도 되고, VSS와는 다른 전압으로 해도 된다. 또한, 웰(2)과 드레인(4)의 전압은 서로 달라도 된다. VBP는 플러스 전위이다.
상기한 바와 같이 제1 실시예에서는, MOS형 전기 퓨즈의 게이트 절연막 파괴 모드를 게이트·소스(혹은 드레인)간 상 파괴에 한정하기 때문에, 전기 퓨즈의 전기 특성을 균질하게 할 수 있다.
상기의 프로그램 동작에서는, 소스·게이트간에 고전압을 인가하여 프로그램하였지만, 계속해서 드레인·게이트간의 프로그램을 행하는 것이 가능하다. 이 게이트·드레인간의 프로그램 동작일 때, 게이트·소스간의 게이트 절연막이 파괴되어 있는지의 여부의 차이는 파괴 동작에 어떠한 영향도 미치지 않는다. 이 때문에, 게이트, 소스간의 게이트 절연막과 게이트·드레인간의 게이트 절연막은 독립적으로 파괴하는 것이 가능하다. 따라서, 1개의 퓨즈 소자 중에 4치의 정보를 기입할 수 있다. 제2 실시예에서는, 이러한 예에 대하여 설명한다.
(제2 실시예)
도 7a, 도 7b, 도 8a와 도 8b는 제2 실시예에 따르는 MOS형 전기 퓨즈의 프로그램 방법을 설명하기 위한 전기 퓨즈의 모식적 단면도이다. 도 7a와 도 7b는 소스 영역 상의 게이트 절연막을 파괴할 때(소스 프로그램 시)의 전압 인가 상태를 도시하고 있으며, 드레인 영역에 VBP'가 인가되어 있는 점을 제외하면, 제1 실시예의 도 4a와 도 4b와 동일하다. 이 경우, VBP'는 VBP와 동일해도 되고, VDD 등이어도 된다. 또한, 웰(2)에 인가되는 VBP'와 드레인 영역(4)에 인가되는 VBP'는 서로 달라도 된다. 단, 소스·드레인간에 채널을 형성하지 않는 전압으로 한다. 이러한 전압 인가에 의해 소스측이 프로그램된다.
도 8a와 도 8b는 드레인측을 프로그램할 때의 전압 인가 상태를 도시하고 있다. 도 7a와 도 7b에서의 소스와 드레인을 교체하였을 뿐이며, 프로그램은 마찬가지로 실행된다. 소스측에 이어 드레인측의 프로그램을 실시한 결과, 절연막 단락부(7)가 소스 영역(3) 상과 드레인 영역(4) 상의 양방에 형성되어 있다.
도 9a와 도 9b는 드레인측만이 프로그램된 경우의 판독 동작의 일례를 도시한 도면이다. 소스 영역(3), 드레인 영역(4), 게이트 전극(6)을 한번 VSS로 프리차지해 놓고, 그 후 소스 영역(3), 드레인 영역(4)을 플로팅 상태로 한 후 게이트 전극(6)에 통상 전원 전압 VDD를 인가한다. 이 때 프로그램되어 있는 영역(드레인 영역(4))의 전압은 바로 VDD로 되며, 한편 프로그램되어 있지 않은 영역(소스 영역(4))은 잠시 VSS의 상태를 유지하고 있다. 이 전압차를 센스 앰프에서 증폭하여 플립플롭 등에 퓨즈 데이터를 기입한다. 이와 같이 하여, 퓨즈 정보를 판독하는 것이 가능하게 된다.
도 10은 전기 퓨즈와 기능 회로를 탑재한 반도체 장치의 블록도이다. 전기 퓨즈 소자(71)는, 소스 영역(3), 드레인 영역(4)을 출력 단자로 하고 있으며, 각각 의 출력 단자는 기능 회로(functional circuit)인 제어 회로(control circuit)(72, 73)를 통해, 센스 앰프나 전기 퓨즈 데이터 유지용 플립플롭 등을 포함하는 데이터 처리 회로(data processing circuit)(74)에 접속되어 있다. 이에 대하여, 종래의 전기 퓨즈를 탑재하는 경우에는, 전기 퓨즈/소자 1개에 대하여, 그 게이트 전극이 1개의 제어 회로(63)에 접속되고, 이 제어 회로(63)는 데이터 처리 회로(64)에 접속되어 있다(도 13 참조).
이와 같이, 본 발명의 전기 퓨즈 소자는, 소스와 드레인을 출력 단자로서 이용함으로써, 1소자로 2채널, 즉 최대 2비트의 정보량을 유지하는 것이 가능하다. 다시 말하면, 동일한 정보량을 유지하는 데 필요한 전기 퓨즈 소자 수를 종래의 절반으로 할 수 있다.
도 11은 도 10에서의 1채널분의 제어 회로, 데이터 처리 회로의 일례를 도시한 회로도이다. 프로그램 시에는, 전기 퓨즈 소자(71)의 게이트 전압을 VBP로 하고, 제어 회로(72) 내의 구동 트랜지스터(81)의 게이트에 VDD, 구동 트랜지스터(82)의 게이트에 하이 레벨인 Prog 신호를 공급한다. 판독 시에는, 우선, 데이터 처리 회로(74) 내의 구동 트랜지스터(83)의 게이트 신호 Prech를 하이 레벨로 하고, 전기 퓨즈 소자(71)의 드레인 영역(4)을 VSS로 프리차지한다. 이 때, 전기 퓨즈(71)의 게이트도 VSS로 된다. 그 후, 전기 퓨즈(71)의 게이트 전압을 VDD로 하여, 제어 회로(72) 내의 구동 트랜지스터(81)의 게이트에 VDD, Prog 신호를 로우 레벨로 하며, 전기 퓨즈(71)의 드레인 영역(4)에 나타나는 전압을, 센스 앰프(84)에서 참조 전압 Ref와 비교·증폭한 후, 플립플롭(85)에 기억한다. 이와 같이 하 여, 원타임 PROM을 구성할 수 있다.
이와 같이, 제2 실시예의 전기 퓨즈에서는, 도통을 1, 비도통을 0으로 기술한 경우, 1소자에서 (1, 1), (1, 0), (0, 1), (0, 0)의 최대 4치의 정보량을 기억할 수 있다. 또한, (0, 0), (1, 0), (0, 1) 상태를 이용한 3치 메모리를 구성할 수도 있다.
또한, 데이터 처리 회로(74)를 스페어 디코더나 메모리 셀 매트릭스로 치환하면, 메모리의 용장 회로(redundancy circuit)에 적용할 수도 있다. 또한, 제2 실시예는, PMOS를 예로 들어 설명하였지만, NMOS로 구성하는 것도 가능하다.
(제3 실시예)
도 12a, 도 12b, 도 12c는, 제3 실시예에 따르는 전기 퓨즈의 결선도 및 단면도이다. 제3 실시예는 인버전 방식으로 전기 퓨즈를 구성한 예로, 소스 영역(3)과 드레인 영역(4)을 결선하여 1단자로 하고, 게이트 전극(6)을 출력 단자로 하는 2단자 구성으로 되어 있다.
프로그램 시에는, 소스 영역(3), 드레인 영역(4), 게이트 전극(6)에, 예를 들면 VSS를 인가하고, 기판(웰)(2)에 프로그램 전압 VBP를 인가한다. 도 12a, 도 12b와 도 12c와 같이, 전기 퓨즈가 PMOSFET로 구성되며, VBP가 플러스 전위인 것으로 하면, 소스 영역(3) 및 드레인 영역(4)으로부터 공핍층(depletion layer)이 확대되어, 소스·드레인간의 대략 중앙 부분 상의 게이트 절연막(5)에 절연 파괴를 한정적으로 발생시킬 수 있다.
판독 시에는, 웰(2), 소스 영역(3), 드레인 영역(4), 게이트 전극(6)을, 예 를 들면 VSS로 프리차지한다. 그 후, 웰(2), 소스 영역(3), 드레인 영역(4)을, 예를 들면 VDD로 하여, 출력 단자 게이트 전극(6)의 전위 변화를 검출한다. 게이트 전극(6)의 전위는, 게이트 절연막이 단락되어 있으면 VDD로 변화되고, 단락되지 않으면 VSS 그대로이다.
이와 같이, 제3 실시예의 전기 퓨즈는, 1소자 1채널이지만, 게이트 절연막의 단락 개소를 소스·드레인간의 대략 중앙에 한정할 수 있기 때문에, 특성 변동이 적은 전기 퓨즈를 실현하는 것이 가능하게 된다. 또한, 제3 실시예는, PMOS를 예로 들어 설명하였지만, NMOS로 구성하는 것도 가능하다.
본 발명에 따르면, 전기 퓨즈의 파괴 모드를 일정하게 하여, 전기 퓨즈의 전기 특성을 균질하게 하는 것이 가능한 MOS 트랜지스터형 퓨즈를 실현할 수 있다.

Claims (20)

  1. 반도체 기판 상의 제1 도전형의 웰 상면에 대치하여 형성된 제2 도전형의 제1 및 제2 불순물 영역과, 적어도 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면에 형성된 게이트 절연막과, 상기 게이트 절연막을 개재하여, 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면 상에 형성된 게이트 전극을 구비하는 MOS 트랜지스터를 퓨즈 소자로서 준비하는 공정과,
    상기 게이트 전극에 제1 전압을 인가하고, 상기 제1 불순물 영역에 상기 제1 전압과는 다른 제2 전압을 인가하여, 상기 게이트 전극과 상기 제1 불순물 영역 사이의 상기 게이트 절연막만을 단락시키는 공정
    을 구비하는 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  2. 제1항에 있어서,
    상기 제1 및 상기 제2 전압은, 상기 제1 및 상기 제2 불순물 영역 사이에 채널을 형성시키지 않는 전압인 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  3. 제1항에 있어서,
    상기 제1 도전형은 n형이고, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  4. 제3항에 있어서,
    상기 제1 전압이 플러스 전위이고, 상기 제2 전압이 접지 전위인 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  5. 제1항에 있어서,
    상기 제1 도전형은 p형이고, 상기 MOS 트랜지스터는 NMOS 트랜지스터인 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  6. 제5항에 있어서,
    상기 제1 전압이 접지 전위이고, 상기 제2 전압이 플러스 전위인 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  7. 제1항에 있어서,
    상기 게이트 전극에 제3 전압을 인가하고, 상기 제2 불순물층에 상기 제3 전압과는 다른 제4 전압을 인가하여, 상기 게이트 전극과 상기 제2 불순물 영역 사이만을 단락시키는 공정을 더 갖는 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  8. 반도체 기판 상의 제1 도전형의 웰 상면에 대치하여 형성된 제2 도전형의 제 1 및 제2 불순물 영역과, 적어도 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면에 형성된 게이트 절연막과, 상기 게이트 절연막을 개재하여, 상기 제 1 및 제2 불순물 영역 사이에 끼워진 상기 웰 상면 상에 형성된 게이트 전극을 구비하는 MOS 트랜지스터를 퓨즈 소자로서 준비하는 공정과,
    상기 게이트 전극에 제1 전압을 인가하고, 상기 웰에 상기 제1 전압과 다른 제2 전압을 걸어, 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 대략 중앙부에서만 상기 게이트 전극과 상기 웰 표면 사이의 상기 게이트 절연막을 실질적으로 단락시키는 공정
    을 구비하는 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  9. 제8항에 있어서,
    상기 반도체 웰은 n형이고, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  10. 제9항에 있어서,
    상기 제1 전압이 접지 전위이고, 상기 제2 전압이 플러스 전위인 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  11. 제8항에 있어서,
    상기 반도체 웰은 p형이고, 상기 MOS 트랜지스터는 NMOS 트랜지스터인 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  12. 제11항에 있어서,
    상기 제1 전압이 플러스 전위이고, 상기 제2 전압이 접지 전위인 MOS 트랜지스터형 전기 퓨즈의 프로그램 방법.
  13. 반도체 기판과,
    상기 반도체 기판 상면에 형성된 제1 도전형의 웰과,
    상기 웰 상면에 대치하여 형성된 제2 도전형의 제1 및 제2 불순물 영역과,
    적어도 상기 제1 및 제2 불순물 영역 사이에 끼워진 상기 웰 상면에 형성된 게이트 절연막과,
    상기 게이트 절연막을 개재하여, 상기 제1 및 제2 불순물 영역 사이에 끼워진 상기 웰 상면 상에 형성된 게이트 전극
    을 구비하고,
    상기 제1 불순물 영역과 상기 게이트 전극간, 상기 제2 불순물 영역과 상기 게이트 전극간에서, 실질적으로 도통·비도통의 2치 상태가 독립적으로 설정 가능한 MOS 트랜지스터형 전기 퓨즈.
  14. 제13항에 있어서,
    상기 웰은 상기 게이트 전극에 전기적으로 접속되어 있는 MOS 트랜지스터형 전기 퓨즈.
  15. 반도체 기판과,
    상기 반도체 기판 상면에 형성된 제1 도전형의 웰과,
    상기 웰 상면에 대치하여 형성된 제2 도전형의 제1 및 제2 불순물 영역과,
    적어도 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면에 형성된 게이트 절연막과,
    상기 게이트 절연막을 개재하여, 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면 상에 형성된 게이트 전극
    을 구비하고,
    상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 대략 중앙부와 이것에 대항하는 상기 게이트 전극의 부분에서만, 실질적으로 도통·비도통의 2치 상태가 설정 가능한 MOS 트랜지스터형 전기 퓨즈 장치.
  16. 제15항에 있어서,
    상기 웰은 상기 제1 및 상기 제2 불순물 영역에 전기적으로 접속되어 있는 MOS 트랜지스터형 전기 퓨즈.
  17. 반도체 기판과,
    상기 반도체 기판 상면에 형성된 복수의 제1 도전형의 웰과,
    상기 복수의 제1 도전형의 웰에 각각 형성된 복수의 반도체 구조
    를 갖고,
    상기 복수의 반도체 구조의 각각은,
    상기 웰의 상면에 대치하여 형성된 제2 도전형의 제1 및 제2 불순물 영역과,
    적어도 상기 제1 및 제2 불순물 영역 사이에 끼워진 상기 웰 상면에 형성되며, 상기 제1 및 제2 불순물 영역 상을 피복하는 부분을 갖는 게이트 절연막과,
    상기 게이트 절연막을 개재하여, 상기 제1 및 상기 제2 불순물 영역 사이에 끼워진 상기 웰 상면 상에 형성되며, 상기 제1 및 제2 불순물 영역에 대향하는 개소를 갖는 게이트 전극
    을 구비하고,
    상기 제1 불순물 영역과 상기 게이트 전극의 제1 대향 개소, 및 상기 제2 불순물 영역과 상기 게이트 전극의 제2 대향 개소에 관하여,
    상기 제1 대향 개소와 상기 제2 대향 개소의 각각이 절연 상태에 있는 제1 상태와,
    상기 제1 대향 개소만이 실질적으로 단락하는 제2 상태와,
    상기 제2 대향 개소만이 실질적으로 단락하는 제3 상태
    가 존재하고, 상기 복수의 반도체 구조는, 상기 제1 내지 상기 제3 상태 중 어느 하나에 속하는 반도체 장치.
  18. 반도체 기판과,
    상기 반도체 기판 상면에 형성된 제1 도전형의 웰과,
    상기 웰 상면에 대치하여 형성된 제2 도전형의 제1 및 제2 불순물 영역과,
    적어도 상기 제1 및 제2 불순물 영역 사이에 끼워진 상기 웰 상면에 형성된 게이트 절연막과,
    상기 게이트 절연막을 개재하여, 상기 제1 및 제2 불순물 영역 사이에 끼워진 상기 웰 상면 상에 형성된 게이트 전극과,
    상기 제1 불순물 영역에 접속된 제1 단자와,
    상기 제2 불순물 영역에 접속된 제2 단자와,
    상기 게이트 전극 접속된 제3 단자와,
    상기 웰에 접속된 제4 단자와,
    상기 제1 단자에 접속된 제1 기능 회로와,
    상기 제2 단자에 접속된 제2 기능 회로
    를 구비하고,
    상기 제1 단자와 상기 제3 단자간, 상기 제2 단자와 상기 제3 단자간에서, 실질적으로 도통·비도통의 2치 상태가 독립적으로 설정 가능한 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 및 상기 제2 기능 회로는, 상기 2치 상태의 판독용의 센스 앰프를 포함하는 반도체 장치.
  20. 제18항에 있어서,
    상기 제1 및 상기 제2 기능 회로는, 기억 회로용의 메모리 셀을 포함하는 반 도체 장치.
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