KR20000051373A - 메모리 칩 용 전기적 퓨즈 - Google Patents

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KR20000051373A
KR20000051373A KR1019990001790A KR19990001790A KR20000051373A KR 20000051373 A KR20000051373 A KR 20000051373A KR 1019990001790 A KR1019990001790 A KR 1019990001790A KR 19990001790 A KR19990001790 A KR 19990001790A KR 20000051373 A KR20000051373 A KR 20000051373A
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김영환
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Abstract

본 발명은 공정을 보다 간략화하고, 별도의 회로가 필요 없이 고전압이나 고전류로부터 메모리 칩을 보호하기 위한 메모리 칩 용 전기적 퓨즈에 관한 것이다.
본 발명의 메모리 칩 용 전기적 퓨즈는 소오스가 접지전압을 인가하는 공통단자에 연결되고 드레인은 비트 라인에 연결되며 게이트가 플로팅되는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 게이트에 게이트가 연결되고 소오스와 드레인이 공통으로 접속되어 상기 비트 라인을 가로지르는 방향으로 형성된 워드 라인에 연결되는 제 2 트랜지스터를 포함하여 구성됨을 특징으로 한다.

Description

메모리 칩 용 전기적 퓨즈{ELECTRIC FUSE FOR USING MEMORY CHIP}
본 발명은 메모리 칩(Memory Chip) 용 전기적 퓨즈(Fuse)에 관한 것으로, 특히 고집적 메모리 칩에 적당한 메모리 칩 용 전기적 퓨즈에 관한 것이다.
도 1은 칩 부분에서 배선으로 사용하는 다결정 실리콘을 사용한 퓨즈타입의 전기적 퓨즈를 나타내는 도면이고, 도 2는 금속층이나 다결정 실리콘 등의 두 전극 사이에 절연막을 삽입한 안티 퓨즈 타입의 전기적 퓨즈를 나타내는 도면이다.
현재, 반도체에서 주로 사용하는 전기적 퓨즈는 FPGA(Field Programmable Gate Arrays)소자나 로직(Logic)소자에서 주로 사용하였으나, 최근 메모리 칩에서도 적용하기 위한 연구가 시도되고 있다.
로직소자에서는 다결정 실리콘 등의 배선을 사용한 구조로써 프로그램(Program) 시 고 전류를 인가하여 퓨즈를 절단시키는 구조를 주로 사용하고 있다.
도 1은 칩에서 배선으로 사용하는 다결정 실리콘(또는 실리사이드(Silicide) 또는 폴리사이드(Polycide) 또는 살리사이드 메탈(Salicide Metal)) 등을 사용한 전기적 퓨즈를 보여주고 있다.
도 1에 도시한 바와 같이, 제 1 전극(11)과, 제 2 전극(12), 그리고 제 1 전극(11)과 제 2 전극(12)사이에 형성된 다결정 실리콘(13)으로 구성된다.
여기서, 다결정 실리콘(13)은 퓨즈로 사용된다.
이와 같은 퓨즈에서 프로그래밍은 제 1 전극(11)과 제 2 전극(12)에 많은 전류를 인가하여 퓨즈의 저항성분 때문에 발생하는 주울 열(Joule Heating)을 이용하여 퓨즈를 단락 시키는 것이다.
한편, FPGA소자에서는 두 전도성 물질 사이에 산화막 등의 절연막을 삽입한 구조로써 필요시에 고전압을 인가하여 절연막을 파괴시키는 안티 퓨즈(Anti-fuse)를 주로 사용하고 있다.
도 2는 금속 층이나 다결정 실리콘 등의 두 전극(21,22) 사이에 절연막(23), 즉 산화막, 질화막, 비정질 실리콘, 불순물이 도핑(Doping) 되지 않은 다결정 실리콘 등을 삽입한 안티 퓨즈 타입의 전기적 퓨즈를 보여주고 있다.
이하, 종래 기술에 따른 메모리 칩 용 전기적 퓨즈를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 종래 기술에 따른 메모리 칩에서 안티 퓨즈 타입의 전기적 퓨즈 및 퓨즈 프로그래밍 시, 높은 전압에 의한 칩의 다른 부분의 데미지를 막기 위한 회로의 구성도이다.
도 3은 종래 기술에 따른 메모리 칩에서 안티 퓨즈 타입의 전기적 퓨즈와 이 퓨즈를 프로그래밍 할 때 사용하는 높은 전압에 의한 칩의 다른 부분의 데미지(Damage)를 막기 위한 회로를 보여주고 있다.
도 3에 도시한 바와 같이, 고전압을 인가하는 제 1 패드(Pad)(31)와, 게이트 입력 전압에 의해 상기 제 1 패드(31)의 전압을 차단 또는 출력하는 제 1 트랜지스터(32)와, 저전압을 인가하는 제 2 패드(33)와, 상기 제 2 패드(33)와 연결된 저항소자(34)와, 상기 저항소자(34)를 통과한 전압에 의해 상기 제 2 패드(33)의 전압을 차단 또는 출력하는 제 2 트랜지스터(35)와, 상기 제 2 트랜지스터(35)의 드레인과 상기 제 1 패드(31) 사이에 구성된 퓨즈(36)와, 상기 제 2 패드(33)와 접지전압 단(Vss) 사이에 연결되어 접지전압에 의해 컨트롤(Control)되는 제 3 트랜지스터(37)와, 상기 제 2 트랜지스터(35)의 드레인에 분기 접속되고 상기 접지전압에 의해 컨트롤되는 제 4 트랜지스터(38)를 포함하여 구성된다.
여기서, 상기 제 1, 제 2, 제 3, 제 4 트랜지스터(32,35,37,38)는 PMOS로 구성된다.
이와 같이 구성된 종래 메모리 칩 용 전기적 퓨즈의 동작을 설명하면 다음과 같다.
도 3에 도시된 고전압을 인가하는 제 1 패드(31)와 저전압을 인가하는 제 2 패드(33)는 공통으로 사용되며 제 1 트랜지스터(32)의 게이트에 인가되는 입력 전압(VIN)은 프로그래밍 하고자 하는 퓨즈를 선택할 때 사용된다.
먼저, 퓨즈를 프로그래밍 하고자 할 때의 동작은 다음과 같다.
제 1 트랜지스터(32)의 게이트에 인가되는 입력전압을 5V로 인가하여 제 1 트랜지스터(32)를 오프(Off)시킨 후, 제 1 패드(31)에는 5V, 제 2 패드(33)에는 -15V ~ -20V를 인가한다.
이에, 제 2 트랜지스터(35)의 게이트에는 제 2 패드(33)의 전압이 인가되어 제 2 트랜지스터(35)가 턴-온 된다.
따라서, 퓨즈(36)의 제 1 전극에는 5V의 전압이 인가되고 제 2 전극에는 -15V ~ -20V의 전압이 인가되므로 결국 제 1 전극과 제 2 전극 사이의 산화막에는 20V ~ 25V의 전압이 인가되어 브랙다운(Breakdown)이 발생된다.
이때, 제 3 트랜지스터(37)의 게이트에는 접지전압이 인가되고, 소오스에는 -15V ~ -20V의 전압이 인가되므로 턴-오프 상태를 유지한다.
또한, 제 4 트랜지스터(38)도 게이트에 접지전압이 인가되고 있으므로 턴-오프 상태를 유지하게 되어 A점에 유기 된 -15V ~ -20V의 전압이 칩의 다른 부분으로 인가되지 못한다.
이어서, 퓨즈에 프로그래밍을 하지 않고자 할 때의 동작을 설명하기로 한다.
제 1 트랜지스터(32)의 게이트 입력전압을 0V로 하여 제 1 트랜지스터(32)를 턴-온 시킨 후, 제 1 패드(31)에는 5V, 제 2 패드(33)에는 -15V ~ -20V를 인가하면 제 2 트랜지스터(35)의 게이트에는 제 1 패드(31)의 전압(5V)이 인가된다.
따라서, 제 2 트랜지스터(35)는 턴-오프 되어 퓨즈의 제 2 전극에는 -15V ~ -20V의 전압이 더 이상 인가되지 못한다.
그리고 제 3, 제 4 트랜지스터(37,38)는 오프상태를 유지하고 있으므로 제 2 패드(33)의 전압이 칩의 다른 부분으로 인가되지 못한다.
여기서, 상기 제 4 트랜지스터(38)의 드레인쪽 즉, 출력전압(VOUT)의 변화는 다음과 같다.
즉, 퓨즈의 프로그래밍이 완료되면 입력전압은 5V를 유지하고, 제 2 패드(33)는 오픈(Open)시킨다.
퓨즈가 프로그래밍 되었을 때, 퓨즈가 숏트(Short)되어 출력전압은 제 1 패드(31)의 전압 즉, 5V가 된다.
그리고 퓨즈가 프로그래밍 되지 않았을 경우에는 퓨즈가 오픈상태를 유지하므로 A점에는 제 3 트랜지스터(37)와 제 2 트랜지스터(35)를 통해 접지전압이 인가된다. 따라서, 출력전압은 접지전압 즉, 0V가 된다.
그러나 종래의 메모리 칩 용 전기적 퓨즈는 다음과 같은 문제점이 있었다.
첫째, 메모리 칩의 게이트 절연막을 제 1 전극과 제 2 전극 사이의 절연막으로 사용한 퓨즈를 프로그래밍하기 위한 전압인 20V ~ 25V가 칩의 다른 부분에 영향을 주지 않도록 하기 위해서는 다수의 박막 트랜지스터가 필요하다.
둘째, 디램(DRAM) 등과 같이 박막 트랜지스터(TFT)를 사용하지 않는 메모리칩에서는 박막 트랜지스터를 형성하기 위한 공정이 추가로 필요하다.
셋째, 로드(Load) 트랜지스터로 박막 트랜지스터를 사용하는 에스램(SRAM) 등의 메모리 칩에서도 로드 트랜지스터용 박막 트랜지스터와 퓨즈 회로에서 고전압용으로 사용하는 박막 트랜지스터가 서로 달라서 동시에 형성하기 어려워 공정이 복잡해진다.
넷째, 프로그래밍 전압을 낮추기 위해 제 1 전극과 제 2 전극 사이에 개재되는 절연막의 두께를 얇게 하거나 절연막으로써 산화막이 아닌 다른 절연막을 사용하여야 하므로 공정이 복잡해진다.
다섯째, 저전압을 인가하기 위한 별도의 핀(Pin)이 추가로 필요하다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 공정을 보다 간략화하고, 고전압이나 고전류로부터 메모리 칩을 보호하기 위한 별도의 회로가 필요 없는 메모리 칩 용 전기적 퓨즈를 제공하는데 그 목적이 있다.
도 1은 칩 부분에서 배선으로 사용하는 다결정 실리콘을 사용한 퓨즈타입의 전기적 퓨즈를 나타내는 도면
도 2는 금속층이나 다결정 실리콘 등의 두 전극 사이에 절연막을 삽입한 안티 퓨즈 타입의 전기적 퓨즈를 나타내는 도면
도 3은 종래 기술에 따른 메모리 칩에서 안티 퓨즈 타입의 전기적 퓨즈 및 퓨즈 프로그래밍 시, 높은 전압에 의한 칩의 다른 부분의 데미지를 막기 위한 회로의 구성도
도 4는 본 발명의 실시 예에 따른 메모리 칩 용 퓨즈의 구성도
도 5는 트리플 웰을 이용한 PROM구조를 갖는 메모리 칩 용 전기적 퓨즈의 제 1 예를 나타낸 구조 단면도
도 6은 트리플 웰을 이용한 PROM구조를 갖는 메모리 칩 용 전기적 퓨즈의 제 2 예를 나타낸 구조 단면도
도 7은 PMOS 구조의 메모리 칩 용 전기적 퓨즈의 커패시터 모델링도
도 8은 CR를 크게 하기 위한 제 1 방법을 나타낸 레이아웃도
도 9는 CR를 크게 하기 위한 제 2 방법을 나타낸 레이아웃도
*도면의 주요부분에 대한 부호의 설명*
41: 제 1 트랜지스터 42: 제 2 트랜지스터
51: 반도체 기판 52: 격리막
53: 제 1 n-웰 54: p-웰
55: 제 2 n-웰 61: 게이트 이외의 배선
본 발명의 메모리 칩 용 전기적 퓨즈는 소오스가 접지전압을 인가하는 공통단자에 연결되고 드레인은 비트 라인에 연결되며 게이트가 플로팅되는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 게이트에 게이트가 연결되고 소오스와 드레인이 공통으로 접속되어 상기 비트 라인을 가로지르는 방향으로 형성된 워드 라인에 연결되는 제 2 트랜지스터를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 메모리 칩 용 전기적 퓨즈의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명의 실시 예에 따른 메모리 칩 용 퓨즈의 구성도이다.
그리고, 도 5는 트리플 웰을 이용한 PROM구조를 갖는 메모리 칩 용 전기적 퓨즈의 제 1 예를 나타낸 구조 단면도이고, 도 6은 트리플 웰을 이용한 PROM구조를 갖는 메모리 칩 용 전기적 퓨즈의 제 2 예를 나타낸 구조 단면도이다.
이어, 도 7은 PMOS 구조의 메모리 칩 용 전기적 퓨즈의 커패시터 모델링도이고, 도 8은 CR를 크게 하기 위한 제 1 방법을 나타낸 레이아웃도이며, 도 9는 CR를 크게 하기 위한 제 2 방법을 나타낸 레이아웃도이다.
본 발명의 실시 예에 따른 메모리 칩 용 전기적 퓨즈는 도 4에 도시한 바와 같이, 드레인이 비트 라인(Bit Line)에 연결되고 소오스가 공통단자(COMM)에 연결되는 제 1 트랜지스터(41)와, 게이트가 상기 제 1 트랜지스터(41)의 게이트와 공통으로 접속되고 소오스와 드레인이 공통으로 연결되어 상기 비트 라인을 가로지르는 방향으로 형성된 워드(Word) 라인에 연결되는 제 2 트랜지스터(42)로 구성된다.
여기서, 상기 제 1 트랜지스터(41)와 제 2 트랜지스터(42)는 NMOS이거나 또는 PMOS를 사용한다.
예로써 트리플 웰(Triple Well)을 이용한 PROM구조를 갖는 메모리 칩 용 전기적 퓨즈의 제 1 예는 도 5에서와 같이, 상기 제 2 트랜지스터(42)가 형성된 p-웰을 p형인 반도체 기판으로부터 분리시키는 PROM구조로, p형인 반도체 기판(51)의 격리영역에 형성된 다수개의 격리막(52), 상기 격리막(52) 하측의 반도체 기판(51) 내에 형성되며 스톱(Stop)층의 역할을 하는 제 1 n-웰(53), 상기 활성영역의 반도체 기판(51) 표면 내에 형성된 다수개의 p-웰(54), 상기 p-웰(54)에 형성되며 상기 격리막(52)에 의해 서로 격리되며 게이트가 전기적으로 연결된 상기 제 1, 제 2 트랜지스터(41,42)와, 상기 제 2 트랜지스터(42)가 형성된 p-웰(54) 하측의 반도체 기판(51) 내에 형성된 제 2 n-웰(55)로 구성된다.
또한, 트리플 웰을 이용한 PROM구조를 갖는 메모리 칩 용 전기적 퓨즈의 제 2 예는 도 6에서와 같이, 상기 제 1 트랜지스터(41)가 형성된 p-웰을 p형인 반도체 기판으로부터 분리시켜 상기 제 1 트랜지스터(41)가 형성된 p-웰에 반도체 기판과 다른 바이어스(Bias)의 인가가 가능한 PROM구조로, p형인 반도체 기판(51)의 격리영역에 형성된 다수개의 격리막(52), 상기 격리막(52) 하측의 반도체 기판(51) 내에 형성되며 스톱층의 역할을 하는 제 1 n-웰(53), 상기 활성영역의 반도체 기판(51) 표면 내에 형성된 다수개의 p-웰(54), 상기 p-웰(54)에 형성되며 상기 격리막(52)에 의해 서로 격리되며 게이트가 전기적으로 연결된 상기 제 1, 제 2 트랜지스터(41,42)와, 상기 제 1 트랜지스터(41)가 형성된 p-웰(54) 하측의 반도체 기판(51) 내에 형성된 제 2 n-웰(55)로 구성된다.
상기 제 1 트랜지스터(41)와 제 2 트랜지스터(42)의 공통의 플로팅 게이트의 역할을 하는 다결정 실리콘은 칩(도시되지 않음)에 형성된 트랜지스터의 게이트물질로 사용되는 다결정 실리콘과 같은 것을 사용한다.
여기서, 제 1 트랜지스터(41)는 프로그램이 이루어지는 트랜지스터이고, 제 2 트랜지스터(42)는 컨트롤 게이트의 역할을 하는 트랜지스터이다.
(VFG: 플로팅 게이트 전압, VCG: 컨트롤 게이트 전압, CR: 커플링 비율, CCG: 컨트롤 게이트 전극과 플로팅 게이트 사이의 커패시턴스, CG: 상기 제 1 트랜지스터(41)의 채널과 플로팅 게이트 사이의 커패시턴스, CPAR: 기판과 플로팅 게이트 사이의 커패시턴스 등의 기생 커패시턴스)
이때, 상기 PMOS 구조의 메모리 칩 용 전기적 퓨즈의 커패시터 모델링(Modeling)도인 도 7를 참조하여 플로팅 게이트의 전압은 상기 수학식에 의하여 결정되므로 일정한 VCG에 대하여 VFG를 크게 하기 위하여 CG나 CPAR를 작게 하거나 CCG를 크게 하여야 한다.
상기 CR를 크게 하기 위한 제 1 방법은 도 8에서와 같이, VCG를 높이기 위하여 상기 제 2 트랜지스터(42)의 소오스/드레인과 게이트의 오버랩 길이가 늘어나도록 핑거 타입(Finger type)의 게이트를 갖는 제 2 트랜지스터(42)가 형성된다.
즉, 상기 제 1 트랜지스터(41)는 최소의 게이트 길이와 최소의 게이트 폭을 갖으며 상기 핑거 타입(Finger type)의 게이트를 갖는 제 2 트랜지스터(42)는 게이트 길이가 줄고 게이트 폭이 커져 채널과 게이트 사이의 커패시턴스 뿐만 아니라 소오스/드레인과 게이트 사이의 프링징(Fringing) 커패시턴스를 포함할 수 있다.
또한, 도 9에서와 같이, DRAM의 비트 라인 또는 SRAM의 박막 트랜지스터용 다결정 실리콘과 같이 메모리 칩에서 사용하는 게이트 이외의 배선(61)을 상기 제 2 트랜지스터(42)의 게이트 전극 상측에 배치하여 상기 CR를 크게 하기 위한 제 2 방법이 있다.
그리고, 제 2 트랜지스터(42)의 소오스와 드레인 단자는 공통으로 연결되며, 웰(Well) 또는 기판의 단자는 필요한 경우 소오스/드레인 단자와 공통으로 사용한다.
제 1, 제 2 트랜지스터(41,42)는 칩(도시되지 않음)에서 사용하는 여러 종류의 NMOS나 PMOS중에서 퓨즈의 특성을 최적화 할 수 있는 것을 선택한다.
제 1 트랜지스터(41)의 소오스에 연결된 공통단자는 모든 퓨즈에서 공통으로 사용되며, 접지전압이 인가된다.
이와 같은 본 발명의 실시 예에 따르면 워드 라인과 비트 라인에 걸리는 전압의 적당한 조합에 의해 프로그래밍 하고자 하는 퓨즈가 선택되어 프로그래밍이 이루어진다.
이때, 프로그래밍 방법으로는 CHE(Channel Hot Electron injection)방식, FNT(Fowler-Nordheim Tunneling)방식, BTBT(Band To Band Tunneling induced hot electron injection)방식, SCIHE(Substrate Current Induced Hot Electron injection)방식들 중에서 메모리 칩에서 가능한 최선의 방법을 선택한다.
상기 방식들 중 선택된 방식에 따라 워드 라인과 비트 라인, 그리고 공통단자(COMM)에 적당한 전압을 인가하여 프로그래밍 하고자 하는 트랜지스터의 플로팅 게이트에 전하를 축적시킴으로써, 트랜지스터의 스레스홀드(Threshold) 전압을 변화시킨다.
즉, 축적된 전하(전자 또는 정공)에 따라 스레스홀드 전압이 증가하거나 감소한다.
이때, 프로그래밍 여부는 상기 제 1 트랜지스터(41)의 스레스홀드 전압이나 동작전류를 비교하여 판단한다.
본 발명의 메모리 칩 용 전기적 퓨즈는 다음과 같은 효과가 있다.
첫째, 전기적 퓨즈를 형성하기 위한 추가 공정이 필요치 않다. 즉, 칩을 형성하는 공정과 동일한 공정으로 퓨즈를 형성하기 때문에 종래에서와 같이, 별도로 퓨즈 형성 공정이 필요 없다.
둘째, 프로그래밍 시 고전압이나 고전류가 필요치 않아 고전압이나 고전류용 트랜지스터가 필요 없고, 고전압이나 고전류로부터 칩을 보호하기 위한 별도의 회로가 필요치 않다.
셋째, 기존의 핀을 사용하여 프로그래밍이 이루어지므로 프로그래밍을 위한 별도의 핀이 필요 없다.
넷째, 기존의 전기적 퓨즈를 사용하는 경우에도 레이저 퓨즈를 사용하는 경우보다 레이아웃 면적이 감소되지만 본 발명을 그 효과를 더욱 증대시킨다.
다섯째, 별도의 전압을 인가하기 위한 패드가 필요 없으므로 패키지 후 프로그래밍이 가능하다.
여섯째, 핑거 타입의 게이트를 갖는 제 2 트랜지스터에 의해 게이트 길이가 줄어 프링징 효과가 증가하고 게이트 이외의 배선을 제 2 트랜지스터의 게이트 전극 상측에 배치하므로 커플링 비율을 향상시켜 프로그래밍 전압을 저하시킨다.
일곱째, 제 1 트랜지스터가 형성된 p-웰을 p형인 기판으로부터 분리시키므로 제 1 트랜지스터가 형성된 p-웰에 기판과 다른 바이어스 즉 포지티브(Positive) 전압과 프로그래밍을 위한 큰 네가티브(Negative) 전압 등의 인가가 가능하다.

Claims (6)

  1. 소오스가 접지전압을 인가하는 공통단자에 연결되고 드레인은 비트 라인에 연결되며 게이트가 플로팅되는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 게이트에 게이트가 연결되고 소오스와 드레인이 공통으로 접속되어 상기 비트 라인을 가로지르는 방향으로 형성된 워드 라인에 연결되는 제 2 트랜지스터를 포함하여 구성됨을 특징으로 하는 메모리 칩 용 전기적 퓨즈.
  2. 제 1 항에 있어서,
    상기 제 1, 제 2 트랜지스터는 NMOS이거나 PMOS로 구성됨을 특징으로 하는 메모리 칩 용 전기적 퓨즈.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 최소의 게이트 길이와 최소의 게이트 폭을 갖으며 상기 제 2 트랜지스터는 좁은 게이트 길이와 긴 게이트 폭을 갖음을 특징으로 하는 메모리 칩 용 전기적 퓨즈.
  4. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 게이트는 핑거타입으로 형성됨을 특징으로 하는 메모리 칩 용 전기적 퓨즈.
  5. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 게이트 상측에 배선이 형성됨을 특징으로 하는 메모리 칩 용 전기적 퓨즈.
  6. 제 1 도전형인 기판;
    상기 기판의 격리영역에 형성된 다수개의 격리막;
    상기 활성영역의 기판 표면 내에 형성된 다수개의 제 1 도전형 웰;
    상기 제 1 도전형 웰에 형성되며 상기 격리막에 의해 서로 격리되며 게이트가 전기적으로 연결된 제 1, 제 2 트랜지스터;
    상기 제 1 트랜지스터가 형성된 제 1 도전형 웰에 기판과 다른 바이어스의 인가가 가능하도록 상기 제 1 트랜지스터가 형성된 제 1 도전형 웰 하측의 기판 내에 형성되어 상기 제 1 트랜지스터가 형성된 제 1 도전형 웰을 기판으로부터 분리시키는 제 2 도전형 웰을 포함하여 구성됨을 특징으로 하는 메모리 칩 용 전기적 퓨즈.
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