KR100517245B1 - 반도체 장치 - Google Patents

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KR100517245B1
KR100517245B1 KR10-2002-0006724A KR20020006724A KR100517245B1 KR 100517245 B1 KR100517245 B1 KR 100517245B1 KR 20020006724 A KR20020006724 A KR 20020006724A KR 100517245 B1 KR100517245 B1 KR 100517245B1
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이가라시모토시게
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미쓰비시덴키 가부시키가이샤
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Abstract

메모리 셀의 미세화에 따라, 패키지로부터 방출되는 α선이나 우주로부터의 중성자선에 의해 기억 데이터를 반전시키는 소프트 에러가 발생하여, 이 소프트 에러 내성을 높이기 위해서는 큰 면적을 필요로 하는 과제가 있었다.
게이트 전극과, 소스·드레인 단자를 형성하는 확산층을 접속하는 공통 콘택트 홀로 트랜지스터를 형성하고, 이 트랜지스터의 게이트 전극과 기판 사이의 용량 및 게이트 전극과 소스·드레인 단자 사이의 용량을 부가한 접속 단자를 구비한 것이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 소프트 에러 내성의 향상을 도모한 반도체 장치에 관한 것이다.
우선, 불순물 확산층인 소스·드레인과, 분리 영역상에 있는 게이트 전극 배선을 전기적으로 접속하는 경우를 생각한다. 여기서, 소스·드레인은 실리콘 기판(또는 웰 영역)과는 반대의 도전형의 불순물 확산층으로 형성한다. 또한, 게이트 전극 배선은 다결정 실리콘으로 형성되는 경우가 많다.
통상, 분리 영역상에 있는 게이트 전극 배선의 일부분과 확산층의 일부분에 각각 별개의 콘택트 홀을 개구하고, 그들 콘택트 홀을 알루미늄 또는 텅스텐 등의 금속에 의해 공통으로 피복하는 것에 의해 전기적으로 접속한다. 그 때, 상기 게이트 전극 배선과 확산층을 횡단하는 공통의 하나의 콘택트 홀을 개구하고, 그 콘택트 홀을 금속으로 피복하는 것에 의해 전기적으로 접속하면, 보다 면적을 작게 할 수 있다.
도 30 및 도 31은 종래 기술인 일본 특허 공개 소화 제 61-168265 호 공보에 있어서의 공통 콘택트 홀의 구조를 도시한 평면도 및 단면도이다. 도면에 있어서, (10)은 웰 영역, (20)은 확산층, (30)은 게이트 전극, (50)은 층간막, (60)은 공통 콘택트 홀이다. 이 공통 콘택트 홀(60)의 구조는, 게이트 전극(30)과 소스·드레인에 상당하는 확산층(20)이 소정 거리만큼 떨어져 겹치지 않도록 위치하고 있다. 그 이유는, 게이트 전극(30)이 실리콘 기판 상까지 연장된 경우, 그 게이트 전극 하부의 얇은 게이트 산화막을 뚫고 나가 게이트 전극(30)과 기판이 전기적으로 쇼트된다고 하는 문제를 피하기 위해서이며, 실제로는 게이트 전극(30)과 확산층(20)의 격리 부분에 SiO2의 측벽을 마련하여 기판과의 쇼트도 피하고 있지만, 도 30 및 도 31에서는 간략화를 위해 도시하지 않고 있다.
또한, 일본 특허 제 3064999 호 공보에는, 실리사이드층과 게이트 측벽을 갖는 경우의 공통 콘택트 홀의 구조가 도시되어 있고, 마스크 벗어남에 대한 위치 마진을 올리기 위해 공통 콘택트 홀(60)의 중심을 게이트 측벽의 중심 위치로 하는 고안을 하고 있다.
또한, 일본 특허 공개 평성 제 8-125137 호 공보에는, 공통 콘택트 홀에 저항을 삽입하여 소프트 에러의 억제를 도모하고 있는 예가 나타내어지고 있다.
종래의 반도체 장치는 이상과 같이 구성되어 있기 때문에, 메모리 셀의 미세화에 따라, 패키지로부터 방출되는 α선이나 우주로부터의 중성자선에 의해 발생된 전자 등에 의한 외부 요인에 의해 기억 노드에 유지되어 있는 데이터를 반전시켜 버린다고 하는 소프트 에러의 문제가 현재화(顯在化)되어 있다. 특히 전원 전압이 저하됨에 따라서, 그 오동작은 현저히 나타나고 있다.
소프트 에러 내성을 높이는 한 대안으로서, 기억 노드의 용량(임계 차지(critical charge)라고 함)을 증가시킴으로써, 외부 요인에 의한 기억 데이터의 반전을 저감하는 방법이 있다. 그러나, 용량을 형성하기 위해서는, 면적이 커지거나, 추가의 공정이 필요하게 되어 비용 증가를 초래하는 등, 단점이 많다는 등의 문제가 있었다.
본 발명은 상기한 바와 같은 종래의 문제를 해소하기 위해서 이루어진 것으로, 셀 사이즈를 작게 하고, 또한 소프트 에러 내성의 향상을 도모한 반도체 장치를 얻는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 기판 상에 게이트 절연막을 개재시켜 마련한 게이트 전극 아래의 기판에서의 제 1 도전형 부분을 사이에 두고 대향하여 형성된, 각각 제 1 도전형과는 상이한 제 2 도전형인 제 1 및 제 2 확산층, 게이트 전극보다도 상층에 형성된 배선층, 및 배선층과 기판 사이의 하나의 콘택트 홀 내에 마련되고, 배선층을 제 1 확산층 및 게이트 전극에 접속하는 콘택트를 구비한 것이다.
본 발명에 따른 반도체 장치는, 콘택트는 제 2 확산층에도 접속되는 것이다.
본 발명에 따른 반도체 장치는, 기판에 마련된 제 3 확산층 및, 제 1 및 제 3 확산층 사이에 형성되고, 제 1 및 제 3 확산층을 서로 분리하는 소자 분리 영역을 구비하며, 콘택트는 제 3 확산층에 더 접속되는 것이다.
본 발명에 따른 반도체 장치는, 기판 상에 게이트 절연막을 개재시켜 마련한 게이트 전극, 기판상에 형성된 확산층, 게이트 전극보다도 상층에 형성된 배선층, 및 배선층과 기판 사이의 하나의 콘택트 홀 내에 마련되고, 배선층을 확산층 및 게이트 전극에 접속하는 콘택트를 구비하고, 확산층은, 게이트 전극 아래의 기판에서의 제 1 도전형 부분을 사이에 두고 대향하여 형성된, 각각 제 1 도전형과는 상이한 제 2 도전형인 제 1 및 제 2 부분과, 제 1 부분과 제 2 부분을 연결하는 제 3 부분을 갖는 것이다.
본 발명에 따른 반도체 장치는, 콘택트는 확산층의 제 1 부분과 제 2 부분에 접속되어 있는 것이다.
본 발명에 따른 반도체 장치는, 기판에 형성된 별도의 확산층, 및 확산층과 별도의 확산층 사이에 형성되어, 확산층 및 별도의 확산층을 분리하는 소자 분리 영역을 구비하고, 콘택트는 별도의 확산층에 더 접속되는 것이다.
본 발명에 따른 반도체 장치는 SRAM 셀을 구비하고, 배선층은 SRAM 셀의 기억 노드에 접속되어 있는 것이다.
본 발명에 따른 반도체 장치는 플립플롭 회로를 구비하고, 배선층은 플립플롭의 기억 노드에 접속되어 있는 것이다.
본 발명에 따른 반도체 장치는, 기판 상에 별도의 게이트 절연막을 개재시켜 마련한 별도의 게이트 전극을 갖고, 반도체 집적 회로를 구성하기 위한 트랜지스터를 구비하며, 게이트 절연막의 막 두께는 별도의 게이트 절연막의 두께보다 얇은 것이다.
본 발명에 따른 반도체 장치는, 기판 상에 별도의 게이트 절연막을 개재시켜 마련한 별도의 게이트 전극을 갖고, 반도체 집적 회로를 구성하기 위한 트랜지스터를 구비하며, 게이트 절연막의 비유전율(relative dielectric constant)은 별도의 게이트 절연막의 비유전율보다 높은 것이다.
본 발명에 따른 반도체 장치는, 게이트 전극 아래의 기판에서의 채널 부분을 사이에 두고 대향하여 형성된 소스 영역 및 드레인 영역을 갖고, 반도체 집적 회로를 구성하기 위한 트랜지스터를 구비하며, 제 1 및 제 2 확산층의 불순물 농도가 소스 영역, 드레인 영역의 불순물 농도보다 높은 것이다.
본 발명에 따른 반도체 장치는, 게이트 전극 아래의 기판에서의 채널 부분을 사이에 두고 대향하여 형성된 소스 영역 및 드레인 영역을 갖고, 반도체 집적 회로를 구성하기 위한 트랜지스터를 구비하며, 확산층의 불순물 농도가 소스 영역, 드레인 영역의 불순물 농도보다 높은 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예에 대하여 설명한다.
(실시예 1)
도 1은 본 발명의 반도체 장치에 있어서의 공통 콘택트의 구조를 도시한 평면도, 도 2는 도 1의 직선 A-A'에 따른 단면도, 도 3은 그 등가 회로도이다. 도 1∼도 3에 있어서, (10)은 웰 영역(기판), (20, 21)은 제 1, 제 2 확산층, (30)은 게이트 전극(전극 배선), (40)은 게이트 절연막, (50)은 층간막, (60)은 콘택트 홀, (70)은 소자 분리 영역을 나타낸다. 또, 상기 웰 영역(10)이 P 형인 경우, 그 상면에 형성되는 확산층(20, 21)은 N 형이고, 또한 웰 영역(10)이 N 형인 경우, 확산층(20, 21)은 P 형이다.
우선, 도 1의 평면도에 대하여 설명한다. 실리콘 기판 또는 웰 영역(10) 내에 소자 분리 영역(70)에 의해 분리된 소자 영역이 형성되고, 폴리실리콘 등으로 형성된 게이트 전극(30)이 소자 분리 영역(70)으로부터 연장되어 소자 영역을 2 분할하도록 형성되어 있다. 게이트 전극(30)과 소자 영역의 중첩 부분에서 트랜지스터 Tr이 형성된다. 불순물 확산층(20, 21)은 웰 영역(기판)(10)과는 반대의 도전형 불순물을 주입하여 형성된다. 게이트 전극(30)과 확산층(20)에 걸치도록 하나의 콘택트 홀(공통 콘택트 홀)(60)을 개구하고 있다.
다음에, 도 2의 단면도에 대하여 설명한다. 웰 영역(10) 상에 소자 분리 영역(70)에 의해 분리되어 제 1, 제 2 확산층(20, 21)이 형성되어 있다. 게이트 전극(30)의 하면은 웰 영역(10)과의 사이에 얇은 절연막(40)을 개재시켜 전기적으로 절연되어 있다. 제 1, 제 2 확산층(20, 21), 소자 분리 영역(70), 게이트 전극(30) 위를 덮도록 층간막(50)이 형성된 후, 게이트 전극(30)과 제 1 확산층(20)에 걸치도록 공통 콘택트 홀(60)이 개구되어 있다. 그리고, 이 공통 콘택트 홀(60)을 알루미늄 또는 텅스텐 등의 콘택트(80)에 의해서 피복함으로써, 게이트 전극(30)과 확산층(20) 및, 층간막(50)의 상면에 형성한 배선층(90)을 전기적으로 접속할 수 있다.
다음에, 도 3의 등가 회로도에 대해서 설명한다. 게이트 전극(30)과 소자 영역의 중첩 부분에서 트랜지스터 Tr이 형성되므로, 게이트 전극(30), 제 1, 제 2 확산층(20, 21), 웰 영역(10)은 각각, 트랜지스터의 게이트 단자 G, 소스 단자 S, 드레인 단자 D, 기판 B에 대응하고 있다. 공통 콘택트 홀(60)을 덮는 금속에 의해서, 게이트 단자 G와 소스 단자 S가 전기적으로 접속되어 있다. 각각의 단자 사이에는 커플링에 의해 기생 용량이 존재하여, 게이트·소스간 용량 Cgs, 게이트·드레인간 용량 Cgd, 게이트·기판간 용량 Cgb, 소스·기판간 용량 Csb, 드레인·기판간 용량 Cdb가 존재한다. 또, 소스 단자 S도 드레인 단자 D도 구조상에서는 동일한 불순물 확산층(20, 21)에 대응하기 때문에 특별히 구별할 필요는 없다.
도 3의 등가 회로에 있어서, 게이트 절연막(40)을 얇게 할수록 부가하는 게이트·기판간 용량 Cgb를 크게 할 수 있다. 그러나, 너무 얇게 하면, 게이트·기판 사이에 흐르는 리크 전류가 증대한다고 하는 문제가 있다. 또한, 통상의 트랜지스터의 경우, 게이트 용량이 증가함으로써 지연 시간이 늘어난다고 하는 단점이 있다.
그래서, 상기 공통 콘택트 홀의 게이트 절연막(40)만의 막 두께를, 그 이외의 통상의 트랜지스터의 게이트 절연막의 막 두께보다도 얇게 한다. 또한, 게이트 절연막(40)을 유전율이 높은 재료로 형성하더라도 된다. 일반적인 산화 실리콘 SiO2로 형성한 게이트 절연막(40)의 비유전율은 3.8 정도이지만, 그것보다도 비유전율이 높은 것으로서, 예컨대 티타늄 산화막이나 탄탈륨 산화막 등이 있다. 게이트·기판간 용량 Cgb는 절연막(40)의 비유전율에 비례하기 때문에, 상기 공통 콘택트 홀(60)에만 고유전율의 절연막(40)을 사용함으로써 부가하는 용량을 크게 할 수 있다.
또한, 상기 공통 콘택트 홀(60)을 형성하는 불순물 확산층의 불순물 농도를 높게 하더라도 무방하다. 불순물 농도를 높게 함으로써, 접합 용량이 증가하기 때문에, 소스·기판간 용량 Csb, 드레인·기판간 용량 Cdb를 크게 할 수 있다.
이상과 같이, 본 실시예 1에 따르면, 게이트 전극(30)과 확산층(20)을 접속할 때, 공통 콘택트 홀(60)을 덮는 금속에 의해 전기적으로 접속할 수 있기 때문에, 콘택트 수를 감소시킬 수 있어 보다 면적을 작게 할 수 있다. 또한, 공통 콘택트 홀(60)의 하부에 트랜지스터 Tr를 형성하는 것에 의해, 트랜지스터 Tr의 각 단자 사이의 기생 용량을 접속 단자에 부가할 수 있기 때문에, 동시에 용량 소자를 형성할 수 있다고 하는 이점이 있다.
또한, 상기 공통 콘택트 홀(60)의 게이트 절연막(40)만의 막 두께를 얇게 함으로써, 부가 용량을 크게 할 수 있을 뿐만 아니라, 스위칭용 트랜지스터의 리크 전류 증대와 지연 증대를 억제할 수 있다고 하는 이점이 있다.
또한, 상기 공통 콘택트 홀(60)의 게이트 절연막(40)에만 비유전율이 높은 재료를 사용함으로써, 부가 용량을 크게 할 수 있을 뿐만 아니라, 스위칭용 트랜지스터의 지연 증대를 억제할 수 있다고 하는 이점이 있다.
또한, 상기 공통 콘택트 홀(60)의 제 1 확산층(20)의 불순물 농도를 높게 함으로써, 부가 용량을 크게 할 수 있을 뿐만 아니라, 스위칭용 트랜지스터의 지연 증대를 억제할 수 있다고 하는 이점이 있다.
(실시예 2)
도 4는 본 발명의 실시예 2의 공통 콘택트 홀(60)의 구조를 도시한 평면도, 도 5는 도 4의 직선 A-A'선에 따른 단면도, 도 6은 그 등가 회로도이며, 상기 도 1∼도 3과 동일 부분에는 동일 부호를 부여하고 중복 설명을 생략한다.
도 4에 있어서, 게이트 전극(30)을 소자 영역의 중간까지 형성하도록 하여, 확산층(20)을 하나의 영역에서 형성하고 있다. 그 이외에는 실시예 1과 마찬가지이며, 단면 구조도 동일하다.
확산층(20)은 도 6의 등가 회로도에 도시된 바와 같이, 소스 단자 S와 드레인 단자 D에 공통으로 접속된다. 실시예 1의 경우, 드레인 단자 D는 트랜지스터 Tr이 도통 상태일 때에는 소스 단자 S와 접속되지만, 트랜지스터 Tr이 비도통 상태일 때는 소스 단자 S와는 비접속으로 되기 때문에, 전기적으로 플로팅 상태로 된다. 게이트·드레인간 용량 Cgd, 드레인·기판간 용량 Cdb는 드레인 단자 D의 전위에 의해서 값이 변하므로, 트랜지스터 Tr가 비도통 상태에서 드레인 단자 D가 플로팅 상태이면 용량값이 변동되어 버린다. 정확한 값의 용량을 부가하고자 하는 경우에는 적합하지 않는다.
상기한 바와 같이, 본 실시예 2에 따르면, 게이트 단자 G, 소스 단자 S, 드레인 단자 D를 공통으로 접속함으로써, 플로팅 단자를 없애서, 정확한 용량값을 부가할 수 있다.
(실시예 3)
도 7은 본 발명의 실시예 3의 공통 콘택트 홀(60)의 구조를 도시한 평면도, 도 8은 도 7의 직선 A-A'선에 따른 단면도, 도 9는 그 등가 회로도이며, 상기 도 1∼도 3과 동일 부분에는 동일 부호를 부여하고 중복 설명을 생략한다.
도 7에 있어서, 공통 콘택트 홀(60)은 게이트 전극(30)과 2개의 제 1, 제 2 확산층(20, 21)에 걸치도록 개구되어 있다. 그 이외에는 실시예 1과 동일하며, 등가 회로는 실시예 2와 동일하다. 실시예 2에서는 확산층을 넓혀 하나의 확산층을 형성해서 소스 단자 S와 드레인 단자 D를 전기적으로 접속했지만, 실시예 3에서는 공통 콘택트 홀(60)을 확장시킴으로써 소스 단자 S와 드레인 단자 D를 접속하고 있다.
상기한 바와 같이, 본 실시예 3에 따르면, 플로팅 단자를 없앰으로써 정확한 용량값을 부가할 수 있을 뿐만 아니라, 실시예 2에 비하여 적은 면적 증가로 게이트 단자 G, 소스 단자 S 및 드레인 단자 D를 접속할 수 있다.
(실시예 4)
도 10은 실시예 2와 실시예 3을 조합시킨 예를 나타낸 평면도, 도 11은 도 10의 직선 A-A'선에 따른 단면도, 도 12는 그 등가 회로도이다. 공통 콘택트 홀(60)만으로 접속한 경우, 또는 확산층(20)만으로 접속한 경우, 접촉 면적이 작으면 저항값이 크게 변동할 가능성이 있다.
상기한 바와 같이, 본 실시예 4에 따르면, 공통 콘택트 홀(60)과 확산층(20)의 양쪽에서 접속함으로써, 저항값의 변동을 억제할 수 있다.
(실시예 5)
도 13은 본 발명의 실시예 5에 따른 공통 콘택트 홀(60)의 구조를 도시한 평면도, 도 14는 도 13의 직선 A-A'선에 따른 단면도, 도 15는 그 등가 회로도이다. 도 14, 도 15에 있어서, (10)은 웰 영역, (20, 21, 22)는 제 1, 제 2, 제 3 확산층, (30)은 게이트 전극, (40)은 게이트 절연막, (50)은 층간막, (60)은 콘택트 홀, (70)은 소자 분리 영역을 나타낸다.
우선, 도 13의 평면도에 대하여 설명한다. 실리콘 기판 또는 웰 영역(10) 내에 분리 영역(70)에 의해 분리된 소자 영역이 형성되고, 폴리실리콘 등으로 형성된 게이트 전극(30)이 소자 분리 영역(70)으로부터 연장되어 소자 영역을 2 분할하도록 형성되어 있다. 게이트 전극(30)과 소자 영역의 중첩 부분에서 트랜지스터 Tr이 형성된다. 불순물 확산층(20, 21, 22)은 웰 영역(10)과는 반대의 도전형 불순물을 주입하여 형성된다. 제 3 확산층(22)은 소자 분리 영역(70)에 의해서 제 1, 제 2 확산층(20, 21)과 분리되어 있다. 게이트 전극(30)과 제 1 확산층(20)에 걸치도록 하나의 콘택트 홀(60)을 개구하고 있다.
다음에, 도 14의 단면도에 대하여 설명한다. 웰 영역(10) 상에 소자 분리 영역(70)에 의해 분리되어 제 1, 제 2, 제 3 확산층(20, 21, 22)이 형성되어 있다. 게이트 전극 하부는 웰 영역과 얇은 절연막(40)에 의해 전기적으로 절연되어 있다. 제 1, 제 2, 제 3 확산층(20, 21, 22), 소자 분리 영역(70), 게이트 전극(30) 위를 덮도록 층간막(50)이 형성된 후, 게이트 전극(30)과 제 1 확산층(20), 소자 분리 영역(70)을 분리하고 제 3 확산층(22)에 걸치도록 공통 콘택트 홀(60)이 개구되어 있다. 알루미늄 또는 텅스텐 등의 금속에 의해서 공통 콘택트 홀(60)을 덮는 것에 의해 게이트 전극(30)과 제 1, 제 3 확산층(20, 22)을 전기적으로 접속할 수 있다.
다음에, 도 15의 등가 회로도에 대하여 설명한다. 게이트 전극(30)과 소자 영역의 중첩 부분에서 트랜지스터 Tr이 형성되므로, 게이트 전극(30), 제 1, 제 2 확산층(20, 21), 웰 영역(10)은 각각, 트랜지스터 Tr의 게이트 단자 G, 소스 단자 S, 드레인 단자 D, 기판 B에 대응하고 있다. 공통 콘택트 홀(60)에 의해서 게이트 단자 G와 소스 단자 S가 전기적으로 접속되어 있다. 각각의 단자 사이에는 커플링에 의해 기생 용량이 존재하여, 게이트·소스간 용량 Cgs, 게이트·드레인간 용량 Cgd, 게이트·기판간 용량 Cgb, 소스·기판간 용량 Csb, 드레인·기판간 용량 Cdb가 존재한다.
또, 소스 단자 S도 드레인 단자 D도 구조상에서는 동일한 불순물 확산층에 대응하기 때문에 특별히 구별할 필요는 없다. 또한, 제 1, 제 2 확산층(20, 21)과 제 3 확산층(22)은 반대의 도전형 불순물을 주입하더라도 문제없다. 예컨대, 웰 영역(10)이 N 형의 도전형인 경우, 불순물 확산층(20, 21, 22)은 P 형이라도 무방하고, 불순물 확산층(20, 21)은 P형, 불순물 확산층(22)은 N 형이라도 문제없다. 또한, 제 1, 제 2 확산층(20, 21)의 하부 웰 영역과, 제 3 확산층(22)의 하부 웰 영역의 도전형이 서로 반대이더라도 문제없다. 그 경우, 제 1 확산층(20)과 제 3 확산층(22) 사이의 분리 영역에 PN 분리가 존재하게 된다.
이상과 같이, 본 실시예 5에 따르면, 게이트 전극(30)과 분리 영역(70)에 의해 분리된 2개의 제 1, 제 3 확산층(20, 22)을 접속할 때, 공통의 하나의 콘택트 홀(60)로 전기적으로 접속할 수 있기 때문에, 공통 콘택트 홀의 수를 줄일 수 있어, 보다 면적을 작게 할 수 있다. 또한, 공통 콘택트 홀(60)의 하부에 트랜지스터 Tr을 형성함으로써, 트랜지스터 Tr의 각 단자 사이의 기생 용량을 접속 단자에 부가할 수 있기 때문에, 동시에 용량 소자를 형성할 수 있다고 하는 이점이 있다.
(실시예 6)
도 16은 실시예 5를 변형한 본 발명의 실시예 6을 나타낸 평면도, 도 17은 도 16의 직선 A-A'선에 따른 단면도, 도 18은 그 등가 회로도이다. 실시예 2와 마찬가지로, 트랜지스터 Tr의 소스와 드레인을 하나의 확산 영역(20)에서 형성한 것이다.
상기한 바와 같이, 본 실시예 6에 따르면, 실시예 2와 마찬가지로 게이트 단자 G, 소스 단자 S, 드레인 단자 D를 공통으로 접속함으로써, 플로팅 단자를 없애서 정확한 용량값을 부가할 수 있도록 하고 있다.
(실시예 7)
도 19는 실시예 5를 변형한 본 발명의 실시예 7을 나타낸 평면도, 도 20은 도 19의 직선 A-A'선에 따른 단면도이며, 실시예 5와 동일 부분에는 동일 부호를 부여하고 중복 설명을 생략한다.
도 19, 도 20에 있어서, 공통 콘택트 홀(60)은 게이트 전극(30)과 제 1, 제 2, 제 3 확산층(20, 21, 22)에 걸치도록 개구되어 있다. 그 이외에는 실시예 5와 동일하며, 등가 회로는 도 15와 동일하다. 실시예 6에서는 제 1 확산층(20)을 넓혀 하나의 확산층을 형성해서 소스 단자 S와 드레인 단자 D를 전기적으로 접속했지만, 실시예 7에서는 공통 콘택트 홀(60)을 확장시킴으로써 소스 단자 S와 드레인 단자 D를 접속하고 있다.
상기한 바와 같이, 본 실시예 7에 따르면, 실시예 6에서 설명한 바와 같이, 플로팅 단자를 없앰으로써 정확한 용량값을 부가할 수 있을 뿐만 아니라, 실시예 6에 비하여 적은 면적 증가로 게이트 단자 G, 소스 단자 S 및 드레인 단자 D를 접속할 수 있다.
(실시예 8)
도 21은 실시예 6과 실시예 7을 조합시킨 본 발명의 실시예 8의 평면도, 도 22는 도 21의 직선 A-A'선에 따른 단면도이며, 등가 회로도는 도 15와 동일하다. 공통 콘택트 홀(60)만으로 접속한 경우, 또는 확산층만으로 접속한 경우, 접촉 면적이 작으면 저항값이 크게 변동할 가능성이 있다. 공통 콘택트 홀(60)과 제 1 확산층(20)의 양쪽에서 접속함으로써, 저항값의 변동을 억제할 수 있다.
(실시예 9)
다음에, 본 발명의 공통 콘택트 홀(60)을 SRAM 메모리 셀에 적용한 실시예 9에 대하여 설명한다. 도 23은 SRAM 메모리 셀의 레이아웃 평면도, 도 24는 그 등가 회로도를 나타낸다. 도 23, 도 24에 있어서, PW0, PW1은 P 웰 영역, NW는 N 웰 영역, FL100, FL101, FL110, FL111, FL112, FL113, FL200, FL201, FL210, FL211, FL220, FL221은 P+ 확산 영역 또는 N+ 확산 영역, PL1, PL2, PL3, PL4는 폴리실리콘 배선층, AL1, AL2는 금속 배선, N1, N2, N3, N4는 NMOS 트랜지스터, P1, P2, P3, P4는 PMOS 트랜지스터, CH100, CH110, CH111, CH112, CH200, CH201, CH210, CH211, CH221은 콘택트 홀, VDD는 전원선, GND는 접지선, BL1, BL2는 비트선, WL1, WL2는 워드선, a, b는 기억 노드를 나타낸다.
우선, 도 24에 도시한 등가 회로로 SRAM 메모리의 회로 구성에 대하여 설명한다. NMOS 트랜지스터 N1과 PMOS 트랜지스터 P1로 제 1 인버터를 구성하고, NMOS 트랜지스터 N2와 PMOS 트랜지스터 P2로 제 2 인버터를 구성한다.
제 1, 제 2 인버터의 한쪽의 출력 단자는 다른 쪽의 입력 단자에 서로 접속하여 기억 노드 a, b를 구성한다. NMOS 트랜지스터 N3의 소스, 게이트, 드레인을 각각 한쪽의 기억 단자 a, 워드선 WL1, 한쪽의 비트선 BL1에 접속한다. NMOS 트랜지스터 N4의 소스, 게이트, 드레인을 각각 다른 쪽의 기억 단자 b, 워드선 WL2, 다른 쪽의 비트선 BL2에 접속한다. P3, P4는 용량 부가를 위해 형성한 PMOS 트랜지스터이다. 이 PMOS 트랜지스터 P3의 게이트 단자 G 및 소스 단자 S를 기억 단자 a에 접속하고, PMOS 트랜지스터 P4의 게이트 단자 G 및 소스 단자 S를 기억 단자 b에 접속한다. 이상과 같이 접속함으로써, SRAM 메모리 셀 회로를 구성한다.
다음에, 도 23의 레이아웃 평면도에 나타내는 SRAM 메모리 셀의 레이아웃 구성에 대하여 설명한다. 도면에 있어서, 하나의 N 형의 웰 영역 NW와, 2개의 P 형의 웰 영역 PW0, PW1을 형성한다. PMOS 트랜지스터 P1, P2, P3, P4는 도면에 도시하는 바와 같이 하나의 N 웰 영역 NW 내에 형성한다.
그리고, 제 1, 제 4 NMOS 트랜지스터 N1, N4는 한쪽의 P 웰 영역 PW0 내에 형성하고, 제 2, 제 3 NMOS 트랜지스터 N2, N3은, 다른 쪽의 P 웰 영역 PW1 내에 형성한다. 도면에서 나타낸 확산 영역 FL과 폴리실리콘 배선층 PL의 중첩 부분이 트랜지스터로 된다.
PMOS 트랜지스터 P1, P4와 NMOS 트랜지스터 N1의 게이트 단자 G는 공통의 폴리실리콘 배선 PL1에 의해 공통으로 기억 단자 b에 접속된다. PMOS 트랜지스터 P2, P3과 NMOS 트랜지스터 N2의 게이트 단자 G는 공통의 폴리실리콘 배선 PL2에 의해 공통으로 기억 단자 a에 접속된다. N 웰 영역 NW 내의 FL100, FL101, FL110, FL111, FL112, FL113에는 P 형 불순물을 주입하여 P+ 확산 영역을 형성한다. P 웰 영역 PW0, PW1 내의 FL200, FL201, FL210, FL211, FL220, FL221에는 N 형 불순물을 주입하여 N+ 확산 영역을 형성한다.
N+ 확산층 FL210, P+ 확산층 FL110은 공통 콘택트 홀 CH110 및 콘택트 홀 CH210과 금속 배선 AL1을 거쳐서 폴리실리콘 배선 PL2와 저임피던스로 전기적으로 접속된다. 이 부분은 도 24의 등가 회로도에 나타내는 기억 노드의 한쪽의 단자 a에 대응한다. 또한, N+ 확산층 FL211, P+ 확산층 FL111은 공통 콘택트 홀 CH111 및 콘택트 홀 CH211과 금속 배선 AL2를 거쳐서 폴리실리콘 배선 PL1과 저임피던스로 전기적으로 접속된다. 이 부분은 도 24의 등가 회로도에 나타내는 기억 노드의 다른 쪽의 단자 b에 대응한다.
P+ 확산 영역 FL100, FL101은 콘택트 홀 CH100, CH101을 거쳐서 VDD 전위로 접속된다. 도 24에 있어서, PMOS 트랜지스터 P1, P2의 소스에 대응한다. N+ 확산층 FL200, FL201은 각각 CH200, CH201을 거쳐서 GND 전위로 접속된다. 도 24에 있어서, NMOS 트랜지스터 N1, N2의 소스에 대응한다. N+ 확산층 FL220, FL221은 콘택트 홀 CH220, CH221을 거쳐서 비트선 BL1, BL2에 각각 접속된다. 폴리실리콘 배선 PL3 및 PL4는 콘택트 홀 CH230, CH231을 거쳐서 워드선 WL1, WL2에 각각 접속된다. 또, 「막 두께」, 「비유전율」, 「불순물 농도」의 각 파라미터에 대하여, PMOS 트랜지스터 P3, P4는 적어도 액세스 트랜지스터인 NMOS 트랜지스터 N3, N4와 상위(相違)시키면 되고, P1, P2, N3, N4는 P3, P4와 동일하게 하거나 상위시키더라도 무방하다.
이상과 같이, 본 실시예 9에 따르면, 공통 콘택트 홀 CH110, CH111에 의해 확산 영역과 폴리실리콘 배선을 접속하고 있기 때문에, SRAM 메모리 셀을 구성하는데 필요한 콘택트 수를 줄일 수 있어, 면적을 작게 할 수 있다. 그리고, 공통 콘택트 홀 CH110, CH111 부분에서 PMOS 트랜지스터 P3, P4를 형성함으로써, 면적의 증가없이 용량을 기억 단자 a, b에 부가할 수 있다.
이것에 의해, α선 등에 의해 발생한 전자가 기억 노드의 유지 데이터를 반전시키도록 해도, 기억 단자의 용량이 크면 기억 노드의 전위 변화가 지연되지 않으므로, 데이터의 반전이 발생되기 어렵게 된다. 즉, 소프트 에러 내성이 향상된다고 하는 효과가 얻어진다.
(실시예 10)
다음에, 본 발명의 공통 콘택트 홀(60)을 SRAM 메모리 셀에 적용한 다른 실시예 10에 대하여 설명한다. 도 25는 SRAM 메모리 셀의 레이아웃 평면도, 도 26은 그 등가 회로도를 나타내는 것으로, 도 23, 도 24와 동일 부분에는 동일 부호를 부여하고 중복 설명은 생략한다.
우선, 도 26의 등가 회로도에 대하여 설명한다. 용량 부가를 위해 추가한 PMOS 트랜지스터 P3, P4의 각각의 게이트 단자, 소스 단자, 드레인 단자를 공통으로 접속하고, 기억 단자 a, b에 접속하고 있는 것 이외에는 실시예 9에서 나타낸 등가 회로도와 동일하다.
다음에, 도 25에 대하여 레이아웃 구성을 설명한다. 공통 콘택트 홀 CH110, CH111을 확장하여, P 형 확산층 FL110 및 FL112, FL111 및 FL113을 공통으로 접속한 것 이외에는 실시예 9의 레이아웃 구성과 동일하다.
상기한 바와 같이, 본 실시예 10에 따르면, 실시예 9에서 나타낸 효과 이외에, 플로팅 단자를 없앨 수 있기 때문에, 정확한 용량값을 기억 단자 a, b에 부가할 수 있다고 하는 이점이 있다.
(실시예 11)
다음에, 본 발명의 공통 콘택트 홀을 SRAM 메모리 셀에 적용한 실시예 11에 대하여 설명한다. 도 27은 SRAM 메모리 셀의 레이아웃 평면도, 도 28은 그 등가 회로도를 나타내는 것으로, 상기 실시예 9에 따른 도 23, 도 24와 동일 부분에는 동일 부호를 부여하고 중복 설명은 생략한다.
도 27의 레이아웃 평면도에 있어서, 공통 콘택트 홀 CH300은 FL210, FL110, FL112 및 폴리실리콘 배선 PL2에 걸치도록 형성하고 있다.
또한, 공통 콘택트 홀 CH301은 FL211, FL111, FL113 및 폴리실리콘 배선 PL1에 걸치도록 형성하고 있다. N+ 확산층 FL210, P+ 확산층 FL110, FL112는 공통 콘택트 홀 CH300을 거쳐서 폴리실리콘 배선 PL2와 저임피던스로 전기적으로 접속된다. 이 부분은 도 28의 등가 회로도에 나타내는 기억 노드의 한쪽 단자 a에 대응한다. 또한, N+ 확산층 FL211, P+ 확산층 FL111, FL113은 공통 콘택트 홀 CH301을 거쳐서 폴리실리콘 배선 PL1과 저임피던스로 전기적으로 접속된다. 이 부분은 도 28의 등가 회로도에 나타내는 기억 노드의 다른 쪽의 단자 b에 대응한다.
이상과 같이, 본 실시예 11에 따르면, 공통 콘택트 홀 CH300, CH301에 의해 확산 영역과 폴리실리콘 배선을 접속하고 있기 때문에, SRAM 메모리 셀을 구성하는데 필요한 콘택트 수를 줄일 수 있어, 면적을 작게 할 수 있다. 그리고, 공통 콘택트 홀 CH300, CH301의 N 웰 내의 부분에서 PMOS 트랜지스터 P3, P4를 형성함으로써, 면적의 증가없이 용량을 기억 단자 a, b에 부가할 수 있다.
이것에 의해, α선 등에 의해 발생한 전자가 기억 노드의 유지 데이터를 반전시키도록 해도, 기억 단자의 용량이 크면 기억 노드의 전위 변화가 지연되지 않으므로, 데이터의 반전이 발생되기 어렵게 된다. 즉, 소프트 에러 내성이 향상된다고 하는 효과가 얻어진다. 또한, 플로팅 단자를 없앨 수 있기 때문에, 정확한 용량값을 기억 단자 a, b에 부가할 수 있다고 하는 이점이 있다.
(실시예 12)
도 1∼도 22의 용량 부가용의 트랜지스터가 SRAM 셀에 적용되는 예가 도 23∼도 28에 도시되어 있지만, SRAM 셀 이외에도, 예컨대 플립플롭 회로에도 적용된다. 이 플립플롭 회로의 예를 도 29에 나타낸다. 도면중의 기억 노드 M1∼M4의 각각에 실시예 1 내지 실시예 8 중 어느 하나의 용량 부가용 트랜지스터가 접속됨으로써, 상기의 각 실시예와 마찬가지의 이점이 있다. A, 는 논리가 서로 상보 관계인 클럭 신호, O, 는 트랜스퍼 게이트이고 서로 상보적으로 ON/OFF한다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
이상과 같이, 본 발명에 의하면, 기판 상에 게이트 절연막을 개재시켜 마련한 게이트 전극 아래의 기판에서의 제 1 도전형 부분을 사이에 두고 대향하여 형성된, 각각 제 1 도전형과는 상이한 제 2 도전형인 제 1 및 제 2 확산층, 게이트 전극보다도 상층에 형성된 배선층, 및 배선층과 기판 사이의 하나의 콘택트 홀 내에 마련되고, 배선층을 제 1 확산층 및 게이트 전극에 접속하는 콘택트를 구비하도록 구성했기 때문에, 면적이 작은 고집적 SRAM 메모리 셀을 실현할 수 있을 뿐만 아니라, 소프트 에러 내성이 향상된다고 하는 효과가 있다.
본 발명에 의하면, 콘택트는 제 2 확산층에도 접속되도록 구성했기 때문에, 상기와 마찬가지의 효과가 얻어진다.
본 발명에 의하면, 기판에 마련된 제 3 확산층 및, 제 1 및 제 3 확산층 사이에 형성되어, 제 1 및 제 3 확산층을 서로 분리하는 소자 분리 영역을 구비하고, 콘택트는 또한 제 3 확산층에 접속되도록 구성했기 때문에, 플로팅 단자를 없애고, 정확한 용량값을 부가할 수 있는 효과가 있다.
본 발명에 의하면, 기판 상에 게이트 절연막을 개재시켜 마련한 게이트 전극, 기판 상에 형성된 확산층, 게이트 전극보다도 상층에 형성된 배선층, 및 배선층과 기판 사이의 하나의 콘택트 홀 내에 마련되고, 배선층을 확산층 및 게이트 전극에 접속하는 콘택트를 구비하며, 확산층은, 게이트 전극 아래의 기판에서의 제 1 도전형의 부분을 사이에 두고 대향하여 형성된, 각각 제 1 도전형과는 상이한 제 2 도전형인 제 1 및 제 2 부분과, 제 1 부분과 제 2 부분을 접속하는 제 3 부분을 갖도록 구성했기 때문에, 플로팅 단자를 없애고, 정확한 용량값을 부가할 수 있을 뿐만 아니라, 적은 면적 증가로 게이트 단자 G, 소스 단자 S 및 드레인 단자 D를 접속할 수 있는 효과가 있다.
본 발명에 의하면, 콘택트는 확산층의 제 1 부분과 제 2 부분과 접속하도록 구성했기 때문에, 상기와 마찬가지의 효과가 얻어진다.
본 발명에 의하면, 기판에 형성된 별도의 확산층, 및 확산층과 별도의 확산층 사이에 형성되어, 확산층 및 별도의 확산층을 분리하는 소자 분리 영역을 구비하며, 콘택트는 별도의 확산층에 더 접속되도록 구성했기 때문에, SRAM 메모리 셀을 구성하는데 필요한 콘택트 수를 줄일 수 있어, 면적의 증가없이 용량을 기억 단자에 부가할 수 있는 효과가 있다.
본 발명에 의하면, SRAM 셀을 구비하고, 배선층은 SRAM 셀의 기억 노드에 접속되어 있도록 구성했기 때문에, 동시에 용량 소자를 형성할 수 있는 효과가 있다.
본 발명에 의하면, 플립플롭 회로를 구비하고, 배선층은 플립플롭의 기억 노드에 접속되어 있도록 구성했기 때문에, 상기와 마찬가지의 효과가 얻어진다.
본 발명에 의하면, 기판 상에 별도의 게이트 절연막을 개재시켜 마련한 별도의 게이트 전극을 갖고, 반도체 집적 회로를 구성하기 위한 트랜지스터를 구비하며, 게이트 절연막의 막 두께는 별도의 게이트 절연막의 막 두께보다 얇게 구성했기 때문에, 부가 용량을 크게 할 수 있을 뿐만 아니라, 통상의 트랜지스터의 리크 전류 증대와 지연 증대를 억제할 수 있는 효과가 있다.
본 발명에 의하면, 기판 상에 별도의 게이트 절연막을 개재시켜 마련한 별도의 게이트 전극을 갖고, 반도체 집적 회로를 구성하기 위한 트랜지스터를 구비하며, 게이트 절연막의 비유전율은 별도의 게이트 절연막의 비유전율보다 높도록 구성했기 때문에, 부가 용량을 크게 할 수 있을 뿐만 아니라, 통상의 트랜지스터의 지연 증대를 억제할 수 있는 효과가 있다.
본 발명에 의하면, 게이트 전극 아래의 기판에서의 채널 부분을 사이에 두고 대향하여 형성된 소스 영역 및 드레인 영역을 갖고, 반도체 집적 회로를 구성하기 위한 트랜지스터를 구비하며, 제 1 및 제 2 확산층의 불순물 농도가 소스 영역, 드레인 영역의 불순물 농도보다 높도록 구성했기 때문에, 부가 용량을 크게 할 수 있을 뿐만 아니라, 통상의 트랜지스터의 지연 증대를 억제할 수 있는 효과가 있다.
본 발명에 의하면, 게이트 전극 아래의 기판에서의 채널 부분을 사이에 두고 대향하여 형성된 소스 영역 및 드레인 영역을 갖고, 반도체 집적 회로를 구성하기 위한 트랜지스터를 구비하며, 확산층의 불순물 농도가 소스 영역, 드레인 영역의 불순물 농도보다 높도록 구성했기 때문에, 상기와 마찬가지의 효과가 얻어진다.
도 1은 본 발명의 반도체 장치에 있어서의 공통 콘택트 홀의 구조를 나타낸 평면도,
도 2는 도 1의 직선 A-A'에 따른 단면도,
도 3은 그 등가 회로도,
도 4는 본 발명의 실시예 2의 공통 콘택트 홀(60)의 구조를 나타낸 평면도,
도 5는 도 4의 직선 A-A'선에 따른 단면도,
도 6은 그 등가 회로도,
도 7은 본 발명의 실시예 3의 공통 콘택트 홀(60)의 구조를 나타낸 평면도,
도 8은 도 7의 직선 A-A'선에 따른 단면도,
도 9는 그 등가 회로도,
도 10은 본 발명의 실시예 4의 공통 콘택트 홀(60)의 구조를 나타낸 평면도,
도 11은 도 10의 직선 A-A'선에 따른 단면도,
도 12는 그 등가 회로도,
도 13은 본 발명의 실시예 5의 공통 콘택트 홀(60)의 구조를 나타낸 평면도,
도 14는 도 13의 직선 A-A'선에 따른 단면도,
도 15는 그 등가 회로도,
도 16은 본 발명의 실시예 6의 공통 콘택트 홀(60)의 구조를 나타낸 평면도,
도 17은 도 16의 직선 A-A'선에 따른 단면도,
도 18은 그 등가 회로도,
도 19는 본 발명의 실시예 7의 공통 콘택트 홀(60)의 구조를 나타낸 평면도,
도 20은 도 19의 직선 A-A'선에 따른 단면도,
도 21은 본 발명의 실시예 8의 공통 콘택트 홀(60)의 구조를 나타낸 평면도,
도 22는 도 21의 직선 A-A'선에 따른 단면도,
도 23은 본 발명의 실시예 9에 따른 SRAM 메모리 셀의 레이아웃 평면도,
도 24는 그 등가 회로도,
도 25는 본 발명의 실시예 10에 따른 SRAM 메모리 셀의 레이아웃 평면도,
도 26은 그 등가 회로도,
도 27은 본 발명의 실시예 11에 따른 SRAM 메모리 셀의 레이아웃 평면도,
도 28은 그 등가 회로도,
도 29는 본 발명의 실시예 12에 따른 플립플롭 회로의 등가 회로도,
도 30은 종래에 있어서의 공통 콘택트 홀의 구조를 나타낸 평면도,
도 31은 도 29의 직선 A-A'선에 따른 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 웰 영역 20, 21, 22 : 확산층
30 : 게이트 전극 40 : 게이트 절연막
50 : 층간막 60 : 공통 콘택트 홀
70 : 소자 분리 영역 80 : 콘택트
90 : 배선층 Cdb : 드레인·기판간 용량
Cgb : 게이트·기판간 용량 Cgd : 게이트·드레인간 용량
Cgs : 게이트·소스간 용량 Csb : 소스·기판간 용량

Claims (3)

  1. 기판 상에 게이트 절연막을 개재시켜 마련한 게이트 전극과,
    상기 게이트 전극 아래의 상기 기판에서의 제 1 도전형 부분을 사이에 두고 대향하여 형성된, 각각 상기 제 1 도전형과는 상이한 제 2 도전형인 제 1 및 제 2 확산층과,
    상기 게이트 전극보다도 상층에 형성된 배선층과,
    상기 배선층과 상기 기판 사이에 형성되어, 상기 게이트 전극과 상기 제 1 확산층에 걸치는 폭을 갖는 콘택트 홀과,
    상기 콘택트 홀 내에 형성되어, 상기 배선층을 상기 제 1 확산층과 상기 게이트 전극에 전기적으로 접속하는 콘택트와,
    다른 게이트 절연막을 거쳐서 상기 기판 상에 형성된 다른 게이트 전극과,
    내부에 반도체 IC를 구성하는 트랜지스터를 구비하는 반도체 장치에서,
    상기 게이트 절연막의 비유전율은 상기 다른 게이트 절연막의 비유전율보다 높은 것을 특징으로 하는
    반도체 장치.
  2. 기판 상에 게이트 절연막을 개재시켜 마련한 게이트 전극과,
    상기 기판 상에 형성된 확산층과,
    상기 게이트 전극보다도 상층에 형성된 배선층과,
    상기 배선층과 상기 기판 사이의 하나의 콘택트 홀 내에 마련되고, 상기 배선층을 상기 확산층 및 상기 게이트 전극에 접속하는 콘택트
    를 구비하되,
    상기 확산층은,
    상기 게이트 전극 아래의 상기 기판에서의 제 1 도전형 부분을 사이에 두고 대향하여 형성된, 각각 상기 제 1 도전형과는 상이한 제 2 도전형인 제 1 및 제 2 부분과,
    소자 분리 영역에 의해서 분리된 상기 제 1 부분과 제 2 부분과는 별도로 형성되는 제 3 부분을 갖는
    반도체 장치.
  3. 제 1 항에 있어서,
    콘택트는 제 2 확산층에도 접속되는 반도체 장치.
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