JP5090671B2 - 半導体装置 - Google Patents

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Description

本発明は、ゲート電極と不純物拡散領域とを接続する共通コンタクトを含む半導体装置およびその製造方法に関する。
インバータ回路等では、ＭＯＳ（Metal-Oxide-Semiconductor）型電界効果トランジスタ（以下、ＭＯＳトランジスタという）のゲート電極と、ソース・ドレイン領域等の不純物拡散領域とを電気的に接続する配線構造が用いられる。
特許文献１には、フィールド酸化膜上に形成されたゲート電極とソース・ドレイン領域とを接続した局所配線構造が開示されている。また、特許文献２および特許文献３には、フィールド領域に形成した電極配線を有する半導体装置において、電極配線とソース・ドレインとにまたがるコンタクト窓を開口する際に、コンタクト窓内のフィールド領域の端部を電極配線側面に形成された側壁で覆い、ソース・ドレインおよび電極配線上の層間絶縁膜がエッチングされてもフィールド絶縁膜がエッチングされてシリコン基板が露出しないようにした構成が開示されている。
一方、非特許文献１（Ｆｉｇ．２およびＦｉｇ．７参照）には、共通コンタクトで接続される拡散層とゲート電極において、ゲート電極の下の領域がＳＴＩ（shallow Trench Isolation）で構成される構造が開示されている。
図９は、ＳＲＡＭを含む半導体装置７０の構造を示す上面図である。
ここでは、ＳＲＡＭ（Static Random Access Memory）の単位セル１の構成を示す。単位セル１は、Ｎウェルに形成された半導体領域４および半導体領域６、Ｐウェルに形成された半導体領域３０および半導体領域４０、ならびにこれらを分離する素子分離絶縁膜２を含む。半導体領域３０には、ゲート電極３２を含むｎ型ＭＯＳトランジスタおよびゲート電極８を含むｎ型ＭＯＳトランジスタが形成されている。半導体領域４０には、ゲート電極４２を含むｎ型ＭＯＳトランジスタおよびゲート電極１６を含むｎ型ＭＯＳトランジスタが形成されている。半導体領域４には、ゲート電極８を含むｐ型トランジスタ、およびそのトランジスタのソース・ドレイン領域２４ａとゲート電極１６とを電気的に接続する共通コンタクト２２が形成されている。半導体領域６には、ゲート電極１６を含むｐ型トランジスタ、およびそのトランジスタのソース・ドレイン領域１４ｂとゲート電極８とを電気的に接続する共通コンタクト１２が形成されている。ここで、ゲート電極８、ゲート電極１６、ゲート電極３２、およびゲート電極４２の周囲には、それぞれ、サイドウォール１０、サイドウォール１８、サイドウォール３４、およびサイドウォール４４が形成されている。
また、半導体領域３０において、ゲート電極３２とゲート電極８との間のソース・ドレイン領域にはコンタクト５０が形成されており、コンタクト５０および共通コンタクト２２の上には、これらを電気的に接続する配線５６（図中二点破線で示す）が形成されている。半導体領域４０において、ゲート電極４２とゲート電極１６との間のソース・ドレイン領域には、これらを電気的に接続するコンタクト５２が形成されており、コンタクト５２および共通コンタクト１２の上には、これらを電気的に接続する配線５４（図中二点破線で示す）が形成されている。なお、図９において、理解を容易にするため、ゲート電極およびサイドウォール下に形成された半導体領域を破線で示す。
このような半導体装置７０の製造手順を図１０を参照して説明する。図１０は、図９のＣ−Ｃ’断面図に該当する。
まず、半導体基板６０に素子分離絶縁膜２を形成する。つづいて、ウェル注入によりＮウェル６２を形成し、次いでチャネル注入を行う。その後、Ｎウェル６２表面にゲート絶縁膜７２を形成し、半導体基板６０上全面にポリシリコン層を形成する。つづいて、ポリシリコン層をゲート形状にエッチングしてゲート電極１６およびゲート電極８を形成する。次いで、ゲート電極１６およびゲート電極８をマスクとして、イオン注入を行い、ソース・ドレインエクステンション領域１５ａ、１５ｂ、６９ａ、および６９ｂを形成する。
その後、半導体基板６０上全面にサイドウォールとなる絶縁膜を形成し、エッチバックしてサイドウォール１８ａ、１８ｂ、１０ａおよび１０ｂを形成する。つづいて、これらのサイドウォール１８ａ、１８ｂ、１０ａおよび１０ｂをマスクとして、イオン注入を行い、ソース・ドレイン領域１４ａおよびソース・ドレイン領域１４ｂを形成する。ソース・ドレイン領域１４ａおよびソース・ドレイン領域１４ｂは、ソース・ドレインエクステンション領域１５ａ、１５ｂ、６９ａ、および６９ｂよりも不純物濃度が高く形成される。
次いで、半導体基板６０上全面にシリサイド膜を形成し、ソース・ドレイン領域１４ａ、ソース・ドレイン領域１４ｂ、ゲート電極１６、およびゲート電極８表面に選択的にシリサイド層６３ａ、６３ｂ、１６ａ、および８ａをそれぞれ形成する。その後、半導体基板６０上全面に層間絶縁膜６６を形成する。これにより、図１０（ａ）に示した構造体が得られる。
つづいて、層間絶縁膜６６を選択的にエッチング除去し、ソース・ドレイン領域１４ａ上のシリサイド層６３ａに通じるコンタクトホール８２、およびゲート電極８上のシリサイド層８ａからソース・ドレイン領域１４ｂ上のシリサイド層６３ｂに通じるコンタクトホール８０を形成する。
ここで、以下の理由により、コンタクトホール８０形成時にサイドウォール１０ａもエッチングされやすいという問題があった。まず、サイドウォール１０ａが層間絶縁膜６６と同系統の材質で形成された場合、層間絶縁膜６６とともにサイドウォール１０ａもエッチングされやすくなる。また、サイドウォール１０ａが絶縁膜のエッチバックにより形成されるので、サイドウォール１０ａの外側面が半導体基板６０表面に対して垂直ではなく幾分傾斜した形状を有する。そのため、サイドウォール１０ａを層間絶縁膜６６とは異なる材料により構成し、層間絶縁膜６６のみを選択的に除去する条件でエッチングを行っても、充分なエッチング選択比が取れず、サイドウォール１０ａがエッチングされてしまうことがある。この結果、半導体装置７０に数万ビットの単位セル１を形成した場合、図１０（ｂ）に示したように、サイドウォール１０ａがエッチング除去されたものも生じてしまう。
この後、コンタクトホール８２およびコンタクトホール８０内を導電性材料で埋め込むことによりコンタクト２０および共通コンタクト１２が形成される（図１０（ｃ））。
特開平７−１１５１９８号公報 特開昭６１−１６８２６５号公報 特開２００２−２７０１０１号公報 F. Arnaud et al., "Low Cost 65nm CMOS Platform for Low Power & General Purpose Applications", 2004 Symposium on VLSI Technology Digest of Technical Papers, p10-11, (2004)
しかし、コンタクトホール８０形成時にサイドウォール１０ａがエッチング除去された場合、共通コンタクト１２がソース・ドレインエクステンション領域６９ａと接する領域が生じる。ソース・ドレインエクステンション領域６９ａは、ソース・ドレイン領域１４ｂよりも不純物濃度が低く、また表面にシリサイド層が形成されていない。そのため、共通コンタクト１２がソース・ドレインエクステンション領域６９ａと接する領域で電流リークが発生するという問題があった。とくに、ソース・ドレインエクステンション領域が浅く形成されている場合、このような電流リークが発生しやすい。
一方、半導体装置の微細化のため、たとえばＳＲＡＭの単位セルあたりのサイズをできるだけ小さくすることが要請される。しかし、従来の半導体装置においては、微細化するとともにゲート電極と不純物拡散領域とを接続するコンタクトにおける電流リークを抑制することができていなかった。
これに対して、非特許文献１記載の技術では、ゲート電極のサイドウォールの下にＳＴＩが形成されているため、共通コンタクトがソース・ドレインエクステンション領域と接する領域で電流リークが発生するという問題は生じない。しかし、非特許文献のＦｉｇ．７に示されているように、共通コンタクト形成領域のＳＴＩが大きく削れ、別の電流リークが発生するという問題点があった。この問題を分りやすく示すため、図１１に共通コンタクト部分の概略図を示す。表面にシリサイド層８ａが形成されたゲート電極８と、表面にシリサイド層６３ｂが形成されたソース・ドレイン領域１４ｂとが共通コンタクト１２により接続されている。ここで、素子分離絶縁膜（ＳＴＩ）２が大きく削れていると、ウェル（半導体領域）６２と共通コンタクト１２との間で電流リークが生じてしまう。
本発明によれば、
半導体基板上に形成されたゲート電極と、前記ゲート電極の一側方の前記半導体基板表面に形成された不純物拡散領域と、前記ゲート電極と前記不純物拡散領域とを電気的に接続する共通コンタクトと、を含む半導体装置であって、
前記ゲート電極のゲート長方向の第１の断面において、前記ゲート電極の前記一側方の側壁に形成されたサイドウォールと、前記半導体基板表面に前記ゲート電極に自己整合的に形成されたソース・ドレインエクステンション領域、および前記サイドウォールに自己整合的に形成されるとともに前記ソース・ドレインエクステンション領域よりも不純物濃度が高いソース・ドレイン領域とが形成され、
前記ゲート電極のゲート長方向の第２の断面において、前記ゲート電極と前記不純物拡散領域とが離間して設けられるとともに当該ゲート電極と当該不純物拡散領域との間の前記半導体基板表面全面に素子分離絶縁膜が形成され、当該ゲート電極と当該不純物拡散領域との間の距離が、前記第１の断面における前記サイドウォールの幅と実質的に等しい半導体装置が提供される。
ここで、実質的に等しいとは、半導体装置の製造プロセスにおいて生じる多少のマージンを含む構成とすることができる。
また、本発明によれば、
半導体基板上に、一方向に延在して形成されたゲート電極と、
前記半導体基板上の前記ゲート電極の一側方において、当該ゲート電極の側壁に形成され、所定幅を有するサイドウォールと、
前記半導体基板上の前記ゲート電極の前記一側方において、前記ゲート電極に隣接して位置する前記所定幅のソース・ドレインエクステンション形成予定領域と、
を有する半導体装置の製造方法であって、
前記半導体基板に、第１の半導体領域および第２の半導体領域を、前記第１の半導体領域がソース・ドレインエクステンション形成予定領域上に形成されるとともに前記当該第２の半導体領域が前記ソース・ドレインエクステンション形成予定領域上に形成されないように区画する素子分離絶縁膜を形成する工程と、
前記半導体基板上に、前記ゲート電極を、前記第１の半導体領域から前記第２の半導体領域の方向に、前記ソース・ドレインエクステンション形成予定領域に隣接して形成する工程と、
前記ゲート電極をマスクとして前記半導体基板表面に不純物を注入し、前記第１の半導体領域にソース・ドレインエクステンション領域を形成する第１の不純物注入工程と、
前記半導体基板上において、前記ゲート電極の前記一側方の側壁に、前記サイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板表面に不純物を注入し、前記第２の半導体領域表面に前記ゲート電極から前記所定幅を隔てて不純物拡散領域を形成する第２の不純物注入工程と、
前記ゲート電極と前記不純物拡散領域との上に、これらを電気的に接続するコンタクトを形成する工程と、
を含む半導体装置の製造方法が提供される。
本発明によれば、一部の領域において、ゲート電極側方にサイドウォールおよびその下に自己整合的に形成されたソース・ドレインエクステンション領域（またはＬＤＤ：Lightly Doped Drain）が設けられた構成であっても、共通コンタクトが形成された領域においては、ゲート電極側方にソース・ドレインエクステンション領域が設けられない構成とすることができる。これにより、共通コンタクトでゲート電極と不純物拡散領域とを電気的に接続するためのコンタクトホール形成時に、コンタクトホール内でサイドウォールが除去されてしまっても、共通コンタクトが半導体基板表面の不純物濃度が低い領域と接することがないようにすることができる。以上から、ゲート電極と不純物拡散領域とを接続する共通コンタクトにおける電流リークを抑制することができる。
一般的に、ＭＯＳトランジスタのソース・ドレインエクステンション領域等の不純物拡散領域は、半導体基板全面にイオン注入を行うことにより形成される。そのため、ソース・ドレインエクステンション領域を含むＭＯＳトランジスタのゲート電極側方の半導体領域には所定幅のソース・ドレインエクステンション領域が形成されることになる。ゲート電極と不純物拡散領域とを接続する共通コンタクト構造において、ゲートと不純物拡散領域との距離を短くすることにより、微細化が可能となる。しかし、ＭＯＳトランジスタのゲート電極としても用いられるゲート電極の一部を共通コンタクトとの接続箇所として用いる場合、ゲート電極と半導体領域との距離を短くしすぎると、共通コンタクトとの接続箇所においてもゲート電極側方にソース・ドレインエクステンション領域が形成されてしまう。この場合、コンタクトホール形成時に、サイドウォールがエッチング除去されてしまうと、上述したような電流リークの問題が生じる。本発明の半導体装置およびその製造方法において、ゲート電極と不純物拡散領域との距離を、サイドウォール幅と実質的に等しくするとともに、ゲート電極と不純物拡散領域と間の領域で、コンタクト下には素子分離絶縁膜が形成される構成としている。そのため、電流リークの問題が生じないようにするとともに、半導体装置の微細化を実現することができる。
本発明によれば、半導体装置を微細化するとともに、ゲート電極と不純物拡散領域とを接続する共通コンタクトにおける電流リークを抑制する技術が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図８は、本実施の形態における半導体装置１００の構成を説明する模式図である。
図８（ａ）は半導体基板の上面模式図、図８（ｂ）は、図８（ａ）の上面模式図に、第１の断面および第２の断面における断面構造を模式的に示した図である。
図８（ａ）および図８（ｂ）に示すように、一つのゲート電極は、一部の領域においてソース・ドレインエクステンション領域が形成されたトランジスタのゲート、他の領域において、他のトランジスタの不純物拡散領域と接続するための共通コンタクトとの接続箇所となる。このような場合、ゲート電極の側方には、半導体領域が露出していれば、ソース・ドレインエクステンション領域が形成される、ソース・ドレインエクステンション形成予定領域が位置する。ここでは、ゲート電極の側壁に形成されるサイドウォールの下方領域をソース・ドレインエクステンション形成予定領域とする。イオン注入時に、ソース・ドレインエクステンション形成予定領域において半導体領域が露出していれば、ソース・ドレインエクステンション領域が形成される。
本実施の形態において、共通コンタクト形成箇所では、ソース・ドレインエクステンション形成予定領域全面に素子分離絶縁膜が形成される。そのため、共通コンタクト形成箇所において、ソース・ドレインエクステンション形成予定領域にソース・ドレインエクステンション領域が形成されることがない。これにより、共通コンタクト形成箇所において、ソース・ドレインエクステンション形成予定領域上のサイドウォールが除去されてしまっても、共通コンタクトがソース・ドレインエクステンション領域と接続されることがなくなる。以上から、不純物拡散領域（ソース・ドレイン領域）とゲート電極とを共通コンタクトで接続する際の電流リークを抑制することができる。
また、本実施の形態における半導体装置は、半導体基板上に２つのゲート電極が略平行に設けられた構成とすることができる。２つのゲート電極の内側の側方にはそれぞれソース・ドレインエクステンション形成予定領域が位置する。第１の断面において、一方のゲート電極はトランジスタのゲート電極として機能し、他方のゲート電極はそのトランジスタのソース・ドレイン拡散領域と接続するための共通コンタクトとの接続箇所となる。第２の断面において、他方のゲート電極はトランジスタのゲート電極として機能し、一方のゲート電極はそのトランジスタのソース・ドレイン拡散領域と接続するための共通コンタクトとの接続箇所となる。第２の断面において、他方のトランジスタの側方のソース・ドレインエクステンション形成予定領域上には他のサイドウォールが形成される。第１の断面において、他のゲート電極とソース・ドレイン領域とが離間して設けられるとともに当該他のゲート電極と当該ソース・ドレイン領域との間の半導体基板表面全面に素子分離絶縁膜が形成され、当該他のゲート電極と当該ソース・ドレイン領域との間の距離が、第２の断面における他のサイドウォールの幅と実質的に等しい。このような構成とすることにより、一方のトランジスタのソース・ドレイン領域が他方のトランジスタのゲート電極と接続されるとともに、一方のトランジスタのゲート電極が他方のトランジスタのソース・ドレイン領域と接続された構成においても、各共通コンタクトにおける電流リークを抑制することができる。
また、本発明の実施の形態において、半導体装置は、所定の領域内に、ゲート電極と、共通コンタクトと、およびソース・ドレインエクステンション領域と、の組合せを複数含むことができ、所定の領域内に含まれるすべての共通コンタクトがソース・ドレインエクステンション領域と接しない構成とすることができる。ここで、所定の領域とは、たとえばＳＲＡＭの単位セルとすることができる。
図１は、本実施の形態における半導体装置１００の構成を示す上面図である。半導体装置１００は、ＳＲＡＭを含む。ここでは、単位セル１０１の構成を示す。
単位セル１０１は、Ｎウェルに形成された第１の半導体領域１０４および第２の半導体領域１０６、Ｐウェルに形成された第３の半導体領域１３０および第４の半導体領域１４０、ならびにこれらを分離する素子分離絶縁膜１０２を含む。第３の半導体領域１３０には、第３のゲート電極１３２を含むｎ型ＭＯＳトランジスタＴｒ１および第１のゲート電極１０８を含むｎ型ＭＯＳトランジスタＴｒ２が形成されている。第４の半導体領域１４０には、第４のゲート電極１４２を含むｎ型ＭＯＳトランジスタＴｒ３および第２のゲート電極１１６を含むｎ型ＭＯＳトランジスタＴｒ４が形成されている。
第１の半導体領域１０４には、第１のゲート電極１０８を含むｐ型トランジスタＴｒ５、およびｐ型トランジスタＴｒ５の第１のソース・ドレイン領域１２４ａと第２のゲート電極１１６とを電気的に接続する共通コンタクト１２２が形成されている。第２の半導体領域１０６には、第２のゲート電極１１６を含むｐ型トランジスタＴｒ６、およびｐ型トランジスタＴｒ６の第４のソース・ドレイン領域１１４ｂと第１のゲート電極１０８とを電気的に接続する共通コンタクト１１２が形成されている。ここで、第１のゲート電極１０８、第２のゲート電極１１６、第３のゲート電極１３２、および第４のゲート電極１４２の周囲には、それぞれ、サイドウォール１１０、サイドウォール１１８、サイドウォール１３４、およびサイドウォール１４４が形成されている。
また、第３の半導体領域１３０において、第３のゲート電極１３２と第１のゲート電極１０８との間のソース・ドレイン領域にはコンタクト１５０ｂが形成されており、コンタクト１５０ｂおよび共通コンタクト１２２の上には、これらを電気的に接続する配線１５６（図中二点破線で示す）が形成されている。第４の半導体領域１４０において、第４のゲート電極１４２と第２のゲート電極１１６との間のソース・ドレイン領域には、これらを電気的に接続するコンタクト１５２ｂが形成されており、コンタクト１５２ｂおよび共通コンタクト１１２の上には、これらを電気的に接続する配線１５４（図中二点破線で示す）が形成されている。さらに、第３の半導体領域１３０にはコンタクト１５０ａおよびコンタクト１５０ｃが、第４の半導体領域１４０にはコンタクト１５２ａおよびコンタクト１５２ｃがそれぞれ設けられる。また、第３のゲート電極１３２上にはコンタクト１３６が、第４のゲート電極１４２上にはコンタクト１４６が設けられる。なお、図１において、理解を容易にするため、ゲート電極、サイドウォール下、および共通コンタクト下に形成された半導体領域を破線で示す。
本実施の形態における半導体装置１００において、第１の半導体領域１０４および第２の半導体領域１０６のレイアウトが、図９を参照して説明した従来の半導体装置７０における半導体領域４および半導体領域６と異なるが、それ以外のレイアウトは、同様である。
本実施の形態において、ｐ型トランジスタＴｒ５およびｐ型トランジスタＴｒ６は、それぞれ、ゲート電極が他方のソース・ドレイン領域と電気的に接続された構成となっている。すなわち、第１のゲート電極１０８は、第１の半導体領域１０４においてｐ型トランジスタＴｒ５のゲート電極として機能するとともに、第２の半導体領域１０６を含むゲート長方向の断面において、共通コンタクト１１２によりｐ型トランジスタＴｒ６の第４のソース・ドレイン領域１１４ｂと接続される。同様に、第２のゲート電極１１６は、第２の半導体領域１０６においてｐ型トランジスタＴｒ６のゲート電極として機能するとともに、第１の半導体領域１０４を含むゲート長方向の断面において、共通コンタクト１２２によりｐ型トランジスタＴｒ５の第１のソース・ドレイン領域１２４ａと接続される。第２の半導体領域１０６におけるゲート長方向の断面（Ａ−Ａ’断面、第２の断面）と、第１の半導体領域１０４におけるゲート長方向の断面（Ｂ−Ｂ’断面、第１の断面）とは、略対称な構成を有する。
図２は、図１のＡ−Ａ’断面図である。
半導体装置１００は、半導体基板１６０と、その上に形成されたＮウェル１６２と、Ｎウェル１６２に形成され、第２の半導体領域１０６を区画する素子分離絶縁膜１０２とを含む。Ｎウェル１６２上にはｐ型トランジスタＴｒ６が、素子分離絶縁膜１０２上には上部にシリサイド層１０８ａが形成された第１のゲート電極１０８がそれぞれ配置されている。ｐ型トランジスタＴｒ６は、ゲート絶縁膜１７２、上部にシリサイド層１１６ａが形成された第２のゲート電極１１６、第２のゲート電極１１６の側方に形成されたサイドウォール１１８ａおよびサイドウォール１１８ｂ（サイドウォール１１８）、サイドウォール１１８ａおよびサイドウォール１１８ｂ下にそれぞれ形成されたソース・ドレインエクステンション領域１１５ａおよびソース・ドレインエクステンション領域１１５ｂ、その両側方に形成された第３のソース・ドレイン領域１１４ａおよび第４のソース・ドレイン領域１１４ｂにより構成される。第３のソース・ドレイン領域１１４ａおよび第４のソース・ドレイン領域１１４ｂの上部にはシリサイド層１６３ａおよびシリサイド層１６３ｂがそれぞれ形成されている。また、第１のゲート電極１０８の側方には、第２のサイドウォール１１０ｂ（サイドウォール１１０）が設けられている。
また、半導体装置１００は、ｐ型トランジスタＴｒ６および第１のゲート電極１０８上に形成されたエッチング阻止絶縁膜１６４、その上に形成された層間絶縁膜１６６およびその上に形成された層間絶縁膜１６８を含む。層間絶縁膜１６６およびエッチング阻止絶縁膜１６４には、シリサイド層１６３ｂからシリサイド層１０８ａにわたる領域を開口するコンタクトホールが形成され、そのコンタクトホール内に共通コンタクト１１２が形成されている。また、層間絶縁膜１６６およびエッチング阻止絶縁膜１６４には、ｐ型トランジスタＴｒ６のシリサイド層１６３ａに接続されるコンタクト１２０が形成されている。コンタクト１２０および共通コンタクト１１２は、それぞれ、層間絶縁膜１６８に形成された配線１５５および配線１５４に接続される。
図３は、図１のＢ−Ｂ’断面図である。
ここで、素子分離絶縁膜１０２により第１の半導体領域１０４として区画されたＮウェル１６２上には、ｐ型トランジスタＴｒ５が、素子分離絶縁膜１０２上には第２のゲート電極１１６が配置されている。ｐ型トランジスタＴｒ５は、ゲート絶縁膜１７３、上部にシリサイド層１０８ａが形成された第１のゲート電極１０８、第１のゲート電極１０８の側方に形成された第１のサイドウォール１１０ａおよび第２のサイドウォール１１０ｂ、第１のサイドウォール１１０ａおよび第２のサイドウォール１１０ｂ下にそれぞれ形成されたソース・ドレインエクステンション領域１６９ａおよびソース・ドレインエクステンション領域１６９ｂ、その両側方に形成された第１のソース・ドレイン領域１２４ａおよび第２のソース・ドレイン領域１２４ｂにより構成される。第１のソース・ドレイン領域１２４ａおよび第２のソース・ドレイン領域１２４ｂの上部にはシリサイド層１６５ａおよびシリサイド層１６５ｂがそれぞれ形成されている。また、第２のゲート電極１１６の側方には、サイドウォール１１８ａが設けられている。
層間絶縁膜１６６およびエッチング阻止絶縁膜１６４には、シリサイド層１６５ａからシリサイド層１１６ａにわたる領域を開口するコンタクトホールが形成され、そのコンタクトホール内に共通コンタクト１２２が形成されている。また、層間絶縁膜１６６およびエッチング阻止絶縁膜１６４には、ｐ型トランジスタＴｒ５のシリサイド層１６５ｂに接続されるコンタクト１２６が形成されている。共通コンタクト１２２およびコンタクト１２６は、それぞれ、層間絶縁膜１６８に形成された配線１５６および配線１５７に接続される。
図２に示した第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとの間の距離ｄは、図３に示した第１のサイドウォール１１０ａの幅ｄ’と実質的に等しく形成される。また、図２に示すように、第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとの間の領域には、素子分離絶縁膜１０２が形成されている。
同様に、図３に示した第２のゲート電極１１６と第１のソース・ドレイン領域１２４ａとの間の距離も、図２に示したサイドウォール１１８ｂの幅と実質的に等しく形成される。
次に、図４から図６を参照して、本実施の形態における半導体装置１００の製造工程を説明する。ここでは、図２と同様、図１のＡ−Ａ’断面図を用いて説明する。上述したように、図１に示した半導体装置１００のＡ−Ａ’断面とＢ−Ｂ’断面とは、略対称な構成を有するため、以下の製造工程において、ｐ型トランジスタＴｒ５は、ｐ型トランジスタＴｒ６と同様の構成を有する。
まず、たとえばシリコン基板である半導体基板１６０に素子分離絶縁膜１０２を形成する。素子分離絶縁膜１０２は、ＳＴＩ（Shallow Trench Isolation）とすることができる。素子分離絶縁膜１０２は、半導体基板１６０に凹部（不図示）を形成し、半導体基板１６０全面にたとえばシリコン酸化膜等の絶縁膜を形成した後、ＣＭＰ（Chemical Mechanical Polish）により、凹部の外部に露出した絶縁膜を除去することにより形成することができる。このとき、素子分離絶縁膜１０２は、後の工程で第１のゲート電極１０８を形成するゲート電極形成領域と、第２の半導体領域１０６との間のソース・ドレインエクステンション形成予定領域の幅が第１のゲート電極１０８の側壁に形成される第１のサイドウォール１１０ａの幅と実質的に等しくなるように第２の半導体領域１０６を区画するように形成される。
つづいて、ウェル注入によりＮウェル１６２を形成し、次いでチャネル注入を行いチャネル領域１７０を形成する。その後、Ｎウェル１６２表面にゲート絶縁膜１７２を形成する（図４（ａ））。つづいて、半導体基板１６０上全面にポリシリコン層１７４を形成する（図４（ｂ））。次いで、ポリシリコン層１７４をゲート形状にエッチングして第２のゲート電極１１６および第１のゲート電極１０８を形成する（図４（ｃ））。
その後、第２のゲート電極１１６および第１のゲート電極１０８をマスクとして、イオン注入を行い、Ｎウェル１６２表面にソース・ドレインエクステンション領域１１５ａおよびソース・ドレインエクステンション領域１１５ｂを形成する（図５（ｄ））。このとき、図３に示したＢ−Ｂ’断面において、第１のゲート電極１０８の両側方にもソース・ドレインエクステンション領域１６９ａおよびソース・ドレインエクステンション領域１６９ｂが自己整合的に形成される。しかし、図５（ｄ）のＡ−Ａ’断面においては、第２の半導体領域１０６と第１のゲート電極１０８との間には、素子分離絶縁膜１０２が形成されている。また、第１のゲート電極１０８が素子分離絶縁膜１０２上に形成されているため、Ａ−Ａ’断面を含む領域では第１のゲート電極１０８の両側方には不純物が注入されない。
つづいて、半導体基板１６０上全面にサイドウォールとなる絶縁膜１７６を形成する（図５（ｅ））。絶縁膜１７６は、たとえばシリコン酸化膜やシリコン窒化膜により構成することができる。次いで、絶縁膜１７６をエッチバックして、第２のゲート電極１１６の両側壁にサイドウォール１１８ａおよびサイドウォール１１８ｂを、第１のゲート電極１０８の両側壁に第１のサイドウォール１１０ａおよび第２のサイドウォール１１０ｂをそれぞれ形成する（図５（ｆ））。本実施の形態において、上述したように、第１のゲート電極１０８と第２の半導体領域１０６との間隔が第１のサイドウォール１１０ａの幅と実質的に等しくなるように素子分離絶縁膜１０２が形成される。図５（ｆ）における断面において、第１のサイドウォール１１０ａの下方には素子分離絶縁膜１０２が形成されている。
その後、サイドウォール１１８ａ、サイドウォール１１８ｂ、および第１のサイドウォール１１０ａをマスクとして、イオン注入を行い、第３のソース・ドレイン領域１１４ａおよび第４のソース・ドレイン領域１１４ｂを形成する（図５（ｇ））。これにより、第２の半導体領域１０６において、素子分離絶縁膜１０２と隣接する領域に、ソース・ドレインエクステンション領域１６９ａ等のソース・ドレインエクステンション領域よりも不純物濃度が高い第４のソース・ドレイン領域１１４ｂが形成される。このとき、図３に示したＢ−Ｂ’断面において、第１のサイドウォール１１０ａおよび第２のサイドウォール１１０ｂをマスクとして、第１のソース・ドレイン領域１２４ａおよび第２のソース・ドレイン領域１２４ｂが形成される。なお、第２の半導体領域１０６の第４のソース・ドレイン領域１１４ｂと第１の半導体領域１０４の第１のソース・ドレイン領域１２４ａとは、図５（ｄ）に示したイオン注入および図５（ｇ）に示したイオン注入により、同時に形成されるため、深さ方向全体にわたって、ゲート長方向において同一の不純物濃度プロファイルを有する。
つづいて、半導体基板１６０上全面にシリサイド膜を形成し、第３のソース・ドレイン領域１１４ａ、第４のソース・ドレイン領域１１４ｂ、第２のゲート電極１１６、および第１のゲート電極１０８上に選択的にシリサイド層１６３ａ、１６３ｂ、１１６ａ、および１０８ａをそれぞれ形成する（図６（ｈ））。このようなシリサイド層を設けることにより、半導体装置１００の電気抵抗を低下することができる。また、共通コンタクト１１２における電流リークが生じないようにすることもできる。
次いで、半導体基板１６０上全面にエッチング阻止絶縁膜１６４を形成する。エッチング阻止絶縁膜１６４は、素子分離絶縁膜１０２や層間絶縁膜１６６とは異なる材料により構成することができる。これにより、後の工程で、第４のソース・ドレイン領域１１４ｂから第１のゲート電極１０８に至る領域にコンタクトホールを形成する際に、素子分離絶縁膜１０２がエッチングされるのを防ぐようにすることができる。その後、エッチング阻止絶縁膜１６４上に層間絶縁膜１６６を形成する（図６（ｉ））。層間絶縁膜１６６は、たとえばシリコン酸化膜により構成することができる。
つづいて、層間絶縁膜１６６を選択的にエッチング除去し、第３のソース・ドレイン領域１１４ａ上のシリサイド層１６３ａに通じるコンタクトホール１８２、および第４のソース・ドレイン領域１１４ｂ上のシリサイド層１６３ｂから第１のゲート電極１０８上のシリサイド層１０８ａに至る領域を開口するコンタクトホール１８０を形成する（図６（ｊ））。コンタクトホール１８０の形成手順は後述する。
この後、コンタクトホール１８２およびコンタクトホール１８０内を導電性材料で埋め込むことによりコンタクト１２０および共通コンタクト１１２が形成される（図６（ｋ））。つづいて、層間絶縁膜１６６上に層間絶縁膜１６８を形成し、所定形状にエッチングして層間絶縁膜１６８に配線溝を形成し、配線溝を配線材料で埋め込むことにより、コンタクト１２０および共通コンタクト１１２にそれぞれ接続する配線１５５および配線１５４を形成する。これにより、図２に示した構成の半導体装置１００が得られる。
図６（ｊ）を参照して説明したコンタクトホール１８０は、以下のように形成される。まず、所定形状にパターニングされたレジスト膜を用い、層間絶縁膜１６６を選択的にドライエッチングする。この際、層間絶縁膜１６６の下方には全面にエッチング阻止絶縁膜１６４が形成されている。そのため、エッチング阻止絶縁膜１６４に対するエッチング選択比が高い条件で層間絶縁膜１６６をエッチングすると、エッチング阻止絶縁膜１６４によりエッチングが阻止される。つづいて、今度は第１のサイドウォール１１０ａや素子分離絶縁膜１０２に対するエッチング選択比が高い条件でエッチング阻止絶縁膜１６４を選択的に除去することにより、第１のゲート電極１０８側壁に第１のサイドウォール１１０ａが形成された状態で、コンタクトホールを形成することができる。図７（ａ）は、第１のゲート電極１０８の側壁に形成された第１のサイドウォール１１０ａがコンタクトホール１８０形成時にエッチング除去されなかった単位セル１０１の構成を示す。
しかし、第１のサイドウォール１１０ａ上においては、上述したように第１のサイドウォール１１０ａが半導体装置１００表面に対して垂直ではなく幾分傾斜した形状を有するため、層間絶縁膜１６６をエッチングする際に、第１のサイドウォール１１０ａ上に形成されたエッチング阻止絶縁膜１６４がエッチングされてしまうことがある。この場合、第１のサイドウォール１１０ａも同時にエッチングされてしまうことがある。その結果、半導体装置１００が数万ビットの単位セル１０１を含む場合、図６（ｊ）に示すように、第１のサイドウォール１１０ａが完全に除去された構成や第１のサイドウォール１１０ａの一部が除去され、第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとの間において、共通コンタクト１１２と素子分離絶縁膜１０２とが直接接する領域を有する単位セル１０１も得られてしまう（図７（ｂ））。
本実施の形態においては、Ａ−Ａ’断面を含む領域において、第１のサイドウォール１１０ａの下方のソース・ドレインエクステンション形成予定領域に素子分離絶縁膜１０２が形成されており、素子分離絶縁膜１０２が第４のソース・ドレイン領域１１４ｂおよびその上に形成されたシリサイド層１６３ｂと接して設けられている。そのため、コンタクトホール１８０形成時に第１のサイドウォール１１０ａが除去されても、共通コンタクト１１２が不純物濃度の低いソース・ドレインエクステンション領域と接することがないため、電流リークを防ぐことができる。
本実施の形態における半導体装置１００によれば、電流リークの問題が生じないようにするとともに、Ａ−Ａ’断面を含む領域において、第４のソース・ドレイン領域１１４ｂと第１のゲート電極１０８との間隔を、第１のサイドウォール１１０ａ幅と等しくするとともに、この領域の半導体基板１６０表面に素子分離絶縁膜が形成されるようにしている。そのため、半導体装置１００の微細化を実現することができる。
また、図１に示した本実施の形態における半導体装置１００と図９に示した半導体装置７０とを比較すると明らかなように、素子分離絶縁膜１０２による第２の半導体領域１０６および第１の半導体領域１０４の区画レイアウトを変更するだけで、他の素子のレイアウトを変えることなく、上記の電流リークの問題を解決することができる。また、第１の半導体領域１０４および第２の半導体領域１０６を素子分離絶縁膜１０２により区画し、共通コンタクト形成箇所において、第１のゲート電極１０８や第２のゲート電極１１６が素子分離絶縁膜１０２上に配置されるようにすることにより、重ね合わせずれが生じた場合であっても、共通コンタクトと半導体基板１６０表面の不純物濃度の低い領域とが直接接することがないようにすることができる。
本発明と非特許文献１に記載された構成を比較すると、非特許文献１に記載された構成では、共通コンタクトが形成される領域において、サイドウォールで被覆されていない素子分離絶縁膜が存在する。そのため、層間絶縁膜をエッチングする際に素子分離領域がエッチングされやすく、図１１に示したように、素子分離絶縁膜（ＳＴＩ）２が大きく削れた形状になりやすい。以上の実施の形態で説明したエッチング阻止絶縁膜１６４を用いない場合は、この問題がさらに顕著に生じ、リーク電流の原因となる。これに対し本発明では、共通コンタクト領域における素子分離絶縁膜の削れ量を少なく抑えることができる。
さらに本発明では、非特許文献１に記載のＳＲＡＭセルに比べ、セル面積の縮小が可能である。非特許文献１のＦｉｇ．７のＳＥＭ写真の縮尺を基に、図１１のサイドウォール１０ｂの端部からソース・ドレイン領域１４ｂに突き出している素子分離絶縁膜（ＳＴＩ）２の長さＤを計測すると、Ｄ＝約３５ｎｍと見積もることができる。
図１２は、非特許文献１のＦｉｇ．２に対応する図である。本発明によれば、共通コンタクトで接続されるゲート電極と不純物拡散領域との間の距離が、サイドウォールの幅と実質的に等しいため、図１２に示した非特許文献１のレイアウトにおいては、ＳＲＡＭ単位セルの共通コンタクト長手方向の長さを、３５ｎｍ×２＝７０ｎｍほど短くすることができる。ＳＲＡＭ単位セルの縮小面積は、１μｍ×（０．０３５×２）μｍ＝０．０７μｍ２となる。本発明を適用しない場合のＳＲＡＭ単位セル面積は、０．５μｍ２であるから、比率にして約１４％に縮小される。本発明はセル面積の縮小、即ち半導体装置の微細化にも有効である。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態において、素子分離絶縁膜１０２がＳＴＩである場合を例として説明したが、素子分離絶縁膜１０２は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）とすることもできる。また、素子分離絶縁膜１０２をＳＴＩとした場合、半導体基板１６０に凹部を形成し、凹部側壁にたとえば第１の絶縁膜を形成した後、第１の絶縁膜と異なる第２の絶縁膜で凹部を埋め込むことにより、素子分離絶縁膜１０２を形成することもできる。この場合、たとえば第１の絶縁膜をシリコン窒化膜とし、第２の絶縁膜をシリコン酸化膜とすることができる。素子分離絶縁膜１０２の側壁にこのような第１の絶縁膜を設けることにより、素子分離絶縁膜１０２の端部がエッチングされないように制御することができる。
以上の実施の形態において、ＳＲＡＭを例として説明したが、本発明は、ＳＲＡＭ以外のフリップフロップ構造等、ゲート電極と不純物拡散領域とを接続する共通コンタクトを含む種々の半導体装置に適用することができる。
また、以上の実施の形態において、Ｎウェルにｐ型トランジスタおよび共通コンタクトを形成する例を示したが、Ｐウェルにｎ型トランジスタおよび共通コンタクトを形成する場合も、同様に行うことができる。
本発明の実施の形態における半導体装置の構成を示す上面図である。 図１のＡ−Ａ’断面図である。 図１のＢ−Ｂ’断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の構成を説明する模式図である。 従来の半導体装置の構成を示す上面図である。 従来の半導体装置の製造手順を示す工程断面図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す上面図である。
符号の説明
１００ 半導体装置
１０１ 単位セル
１０２ 素子分離絶縁膜
１０４ 第１の半導体領域
１０６ 第２の半導体領域
１０８ 第１のゲート電極
１０８ａ シリサイド層
１１０ サイドウォール
１１０ａ 第１のサイドウォール
１１０ｂ 第２のサイドウォール
１１２ 共通コンタクト
１１４ａ 第３のソース・ドレイン領域
１１４ｂ 第４のソース・ドレイン領域
１１５ａ ソース・ドレインエクステンション領域
１１５ｂ ソース・ドレインエクステンション領域
１１６ 第２のゲート電極
１１６ａ シリサイド層
１１８ サイドウォール
１２０、１２６、１３６、１４６、１５０ａ、１５０ｂ、１５０ｃ、１５２ａ、１５２ｂ、１５２ｃ コンタクト
１２２ 第２の共通コンタクト
１２４ａ 第１のソース・ドレイン領域
１２４ｂ 第２のソース・ドレイン領域
１３０ 第３の半導体領域
１３２ 第３のゲート電極
１３４、１４４ サイドウォール
１４０ 第４の半導体領域
１４２ 第４のゲート電極
１５４、１５６ 配線
１６０ 半導体基板
１６２ Ｎウェル
１６３ａ、１６３ｂ シリサイド層
１６４ エッチング阻止絶縁膜
１６６、１６８ 層間絶縁膜
１７０ チャネル領域
１７２ ゲート絶縁膜
１７４ ポリシリコン層
１７６ 絶縁膜

Claims (2)

  1. 半導体基板上に形成されたゲート電極を含む半導体装置であって、
    前記ゲート電極のゲート長方向の第１の断面において、前記ゲート電極の一側方の側壁に形成されたサイドウォールと、前記半導体基板表面に前記ゲート電極に自己整合的に形成されたソース・ドレインエクステンション領域、および前記サイドウォールに自己整合的に形成されるとともに前記ソース・ドレインエクステンション領域よりも不純物濃度が高いソース・ドレイン領域とが形成され、
    前記ゲート電極はゲート幅方向に延在し、前記ゲート電極のゲート長方向の第２の断面において、前記ゲート電極は素子分離絶縁膜上に形成され、
    前記半導体基板上の前記ゲート電極の前記一側方側に、当該ゲート電極と略平行に前記第１の断面を含む領域から前記第２の断面を含む領域にわたって形成された他のゲート電極をさらに含み、
    前記第２の断面において、前記他のゲート電極の前記ゲート電極と対向する一側方の側壁に形成された他のサイドウォールと、前記半導体基板表面に前記他のゲート電極に自己整合的に形成された他のソース・ドレインエクステンション領域、および前記他のサイドウォールに自己整合的に形成されるとともに前記他のソース・ドレインエクステンション領域よりも不純物濃度が高い他のソース・ドレイン領域とが形成され、
    前記第１の断面において、前記他のゲート電極と前記ソース・ドレイン領域とが離間して設けられるとともに当該他のゲート電極と当該ソース・ドレイン領域との間の前記半導体基板表面全面に前記素子分離絶縁膜が形成され、当該他のゲート電極と当該ソース・ドレイン領域との間の距離が、前記第２の断面における前記他のサイドウォールの幅と実質的に等しく構成され、かつ当該他のゲート電極と当該ソース・ドレイン領域とを電気的に接続する共通コンタクトが構成され、
    前記第２の断面において、前記ゲート電極と前記他のソース・ドレイン領域とが離間して設けられるとともに当該ゲート電極と当該他のソース・ドレイン領域との間の前記半導体基板表面全面に前記素子分離絶縁膜が形成され、当該ゲート電極と当該他のソース・ドレイン領域との間の距離が、前記第１の断面における前記サイドウォールの幅と実質的に等しく構成され、かつ当該ゲート電極と当該他のソース・ドレイン領域とを電気的に接続する他の共通コンタクトが構成される半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記共通コンタクトは、前記他のゲート電極の側面と前記ソース・ドレイン領域とを電気的に接続し、
    前記他の共通コンタクトは、前記ゲート電極の側面と前記他のソース・ドレイン領域とを電気的に接続する半導体装置。
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