JP2000200838A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＣＭＯＳを有する半導体記憶装置において配
線密度を高め微細化を達成することができる半導体記憶
装置およびその製造方法を提供する。 【解決手段】 半導体記憶装置（ＳＲＡＭ）は、２つの
負荷トランジスタＱ１，Ｑ２、２つの駆動トランジスタ
Ｑ３，Ｑ４および２つの転送トランジスタＱ５，Ｑ６を
含むメモリセルを含む。ＳＲＡＭセルは、トランジスタ
Ｑ１〜Ｑ６が形成された半導体基板１０、半導体基板１
０の上に形成された第１層目の層間絶縁層１１０、第１
層目の層間絶縁層１１０に形成された第１層目のコンタ
クト部Ｃ１〜Ｃ１０、および第１層目の層間絶縁層１１
０の上に形成された第１層目の配線層（ノード配線層７
０Ａ，７０Ｂ、パッド層１００Ｐ１〜１００Ｐ６）を含
む。第１層目のコンタクト部および第１層目の配線層
は、高融点金属からなる金属層７１２および高融点金属
の窒化物層７１４を有する。
線密度を高め微細化を達成することができる半導体記憶
装置およびその製造方法を提供する。 【解決手段】 半導体記憶装置（ＳＲＡＭ）は、２つの
負荷トランジスタＱ１，Ｑ２、２つの駆動トランジスタ
Ｑ３，Ｑ４および２つの転送トランジスタＱ５，Ｑ６を
含むメモリセルを含む。ＳＲＡＭセルは、トランジスタ
Ｑ１〜Ｑ６が形成された半導体基板１０、半導体基板１
０の上に形成された第１層目の層間絶縁層１１０、第１
層目の層間絶縁層１１０に形成された第１層目のコンタ
クト部Ｃ１〜Ｃ１０、および第１層目の層間絶縁層１１
０の上に形成された第１層目の配線層（ノード配線層７
０Ａ，７０Ｂ、パッド層１００Ｐ１〜１００Ｐ６）を含
む。第１層目のコンタクト部および第１層目の配線層
は、高融点金属からなる金属層７１２および高融点金属
の窒化物層７１４を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、特に、相補型ＭＯＳ（ＣＭＯ
Ｓ）を有するＳＲＡＭ（スタティック ランダムアクセ
スメモリ）およびその製造方法に関する。
よびその製造方法に関し、特に、相補型ＭＯＳ（ＣＭＯ
Ｓ）を有するＳＲＡＭ（スタティック ランダムアクセ
スメモリ）およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】半導体
集積回路装置の大規模化に伴い、高速論理回路と大容量
メモリとが同一半導体チップの上に搭載されたＬＳＩが
一般的に使用されている。半導体集積回路の高速動作の
ためには、ＭＯＳトランジスタを微細化して集積度を高
めることが有効である。また、配線密度を高めることに
より、集積度を増やし、平均配線長を短縮することも有
効である。
集積回路装置の大規模化に伴い、高速論理回路と大容量
メモリとが同一半導体チップの上に搭載されたＬＳＩが
一般的に使用されている。半導体集積回路の高速動作の
ためには、ＭＯＳトランジスタを微細化して集積度を高
めることが有効である。また、配線密度を高めることに
より、集積度を増やし、平均配線長を短縮することも有
効である。
【０００３】特に、６個のトランジスタを用いたＣＭＯ
Ｓ型メモリセルは、その動作マージンの大きいことや、
データ保持電流の小さいことから、現在でも多くのＣＭ
ＯＳＳＲＡＭで使用されている。しかし、ＣＭＯＳ Ｓ
ＲＡＭセルは、メモリセル面積が大きくなるため、デバ
イスの微細化にとってセル面積の縮小が要求されてい
る。
Ｓ型メモリセルは、その動作マージンの大きいことや、
データ保持電流の小さいことから、現在でも多くのＣＭ
ＯＳＳＲＡＭで使用されている。しかし、ＣＭＯＳ Ｓ
ＲＡＭセルは、メモリセル面積が大きくなるため、デバ
イスの微細化にとってセル面積の縮小が要求されてい
る。
【０００４】本発明の目的は、ＣＭＯＳを有する半導体
記憶装置において配線密度を高め微細化を達成すること
ができる半導体記憶装置およびその製造方法を提供する
ことにある。
記憶装置において配線密度を高め微細化を達成すること
ができる半導体記憶装置およびその製造方法を提供する
ことにある。
【０００５】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、２つの負荷トランジスタ、２つの駆動トランジ
スタおよび２つの転送トランジスタを含むメモリセルを
含み、トランジスタが形成された半導体基板、前記半導
体基板の上に形成された第１層目の層間絶縁層、前記第
１層目の層間絶縁層に形成された第１層目のコンタクト
部、および前記第１層目の層間絶縁層の上に形成された
第１層目の配線層、を含み、前記第１層目のコンタクト
部および前記第１層目の配線層は、高融点金属からなる
金属層および高融点金属の窒化物層を含む。
装置は、２つの負荷トランジスタ、２つの駆動トランジ
スタおよび２つの転送トランジスタを含むメモリセルを
含み、トランジスタが形成された半導体基板、前記半導
体基板の上に形成された第１層目の層間絶縁層、前記第
１層目の層間絶縁層に形成された第１層目のコンタクト
部、および前記第１層目の層間絶縁層の上に形成された
第１層目の配線層、を含み、前記第１層目のコンタクト
部および前記第１層目の配線層は、高融点金属からなる
金属層および高融点金属の窒化物層を含む。
【０００６】この半導体記憶装置によれば、前記第１層
目のコンタクト部および前記第１層目の配線層が、少な
くとも、高融点金属からなる金属層および高融点金属の
窒化物層を含む。そして、前記第１層目の配線層を構成
する前記金属層および前記窒化物層は、前記第１層目の
コンタクト部を構成する前記金属層および前記窒化物層
とそれぞれ連続していることが望ましい。つまり、第１
層目のコンタクト部の導電層と同時に形成される導電層
が第１層目の配線層として兼用されることにより、膜厚
の小さい配線層を構成することができる。このような膜
厚の小さい配線層は、この配線層のパターニングにおい
てフォーカスマージンを小さくすることができ、したが
って、第１層目の配線層の配線密度および歩留りを高め
ることができる。
目のコンタクト部および前記第１層目の配線層が、少な
くとも、高融点金属からなる金属層および高融点金属の
窒化物層を含む。そして、前記第１層目の配線層を構成
する前記金属層および前記窒化物層は、前記第１層目の
コンタクト部を構成する前記金属層および前記窒化物層
とそれぞれ連続していることが望ましい。つまり、第１
層目のコンタクト部の導電層と同時に形成される導電層
が第１層目の配線層として兼用されることにより、膜厚
の小さい配線層を構成することができる。このような膜
厚の小さい配線層は、この配線層のパターニングにおい
てフォーカスマージンを小さくすることができ、したが
って、第１層目の配線層の配線密度および歩留りを高め
ることができる。
【０００７】前記第１層目の配線層は、少なくとも、負
荷トランジスタの不純物拡散層と駆動トランジスタの不
純物拡散層とを接続するノード配線層、および第１層目
のコンタクト部と第２層目のコンタクト部とを接続する
パッド層を含むことが望ましい。
荷トランジスタの不純物拡散層と駆動トランジスタの不
純物拡散層とを接続するノード配線層、および第１層目
のコンタクト部と第２層目のコンタクト部とを接続する
パッド層を含むことが望ましい。
【０００８】前記ノード配線層は、第１層目のコンタク
ト部を介して、第１の負荷トランジスタの不純物拡散層
と第１の駆動トランジスタの不純物拡散層とを接続する
第１のノード配線層と、第２の負荷トランジスタの不純
物拡散層と第２の駆動トランジスタの不純物拡散層とを
接続する第２のノード配線層とを有する。
ト部を介して、第１の負荷トランジスタの不純物拡散層
と第１の駆動トランジスタの不純物拡散層とを接続する
第１のノード配線層と、第２の負荷トランジスタの不純
物拡散層と第２の駆動トランジスタの不純物拡散層とを
接続する第２のノード配線層とを有する。
【０００９】前記第１層目の配線層は、さらに、高融点
金属からなる金属層および高融点金属の窒化物層からな
る上部導電層を有することが望ましい。この構成は、第
１層目の配線層の導電性を高めるために好ましい。
金属からなる金属層および高融点金属の窒化物層からな
る上部導電層を有することが望ましい。この構成は、第
１層目の配線層の導電性を高めるために好ましい。
【００１０】前記第１層目の配線層は、高融点金属から
なる金属層および高融点金属の窒化物層からなる上部導
電層のかわりに、前記第１層目のコンタクト部を構成す
るプラグ層と連続する導電層を有することもできる。
なる金属層および高融点金属の窒化物層からなる上部導
電層のかわりに、前記第１層目のコンタクト部を構成す
るプラグ層と連続する導電層を有することもできる。
【００１１】前記第１層目のコンタクト部は、内部に第
２層目の層間絶縁層と連続する絶縁層を有していてもよ
い。この場合には、前記絶縁層は、第２層目の層間絶縁
層の形成工程で形成することができる。
２層目の層間絶縁層と連続する絶縁層を有していてもよ
い。この場合には、前記絶縁層は、第２層目の層間絶縁
層の形成工程で形成することができる。
【００１２】本発明に係る半導体記憶装置の製造方法
は、以下の工程（ａ）〜（ｅ）を含む。 （ａ）半導体基板の所定領域に、２つの負荷トランジス
タ、２つの駆動トランジスタおよび２つの転送トランジ
スタを含む、複数のメモリセルを形成する工程、（ｂ）
前記半導体基板の上に、第１層目の層間絶縁層を形成す
る工程、（ｃ）前記第１層目の層間絶縁層に複数の第１
層目のコンタクトホールを形成する工程、（ｄ）前記第
１層目の層間絶縁層および前記第１層目のコンタクトホ
ールの表面に、高融点金属からなる金属層および高融点
金属の窒化物層を形成する工程、および（ｅ）前記第１
層目の層間絶縁層上にある、前記金属層および前記窒化
物層をパターニングして、第１層目の配線層を形成する
工程。
は、以下の工程（ａ）〜（ｅ）を含む。 （ａ）半導体基板の所定領域に、２つの負荷トランジス
タ、２つの駆動トランジスタおよび２つの転送トランジ
スタを含む、複数のメモリセルを形成する工程、（ｂ）
前記半導体基板の上に、第１層目の層間絶縁層を形成す
る工程、（ｃ）前記第１層目の層間絶縁層に複数の第１
層目のコンタクトホールを形成する工程、（ｄ）前記第
１層目の層間絶縁層および前記第１層目のコンタクトホ
ールの表面に、高融点金属からなる金属層および高融点
金属の窒化物層を形成する工程、および（ｅ）前記第１
層目の層間絶縁層上にある、前記金属層および前記窒化
物層をパターニングして、第１層目の配線層を形成する
工程。
【００１３】この半導体記憶装置の製造方法によれば、
工程（ｄ）および工程（ｅ）により、第１層目のコンタ
クト部の導電部（高融点金属層およびバリア機能を有す
る高融点金属の窒化物層）と同じ工程で形成される高融
点金属からなる金属層および高融点金属の窒化物層によ
り、第１層目の配線層を形成することができる。したが
って、ドープドポリシリコン層あるいはアルミニウム層
などによって第１層目の配線層を形成する場合に比べ
て、第１層目の配線層を簡易なプロセスで形成すること
ができる。また、前記高融点金属層および高融点金属の
窒化物層は、膜厚を小さくできるため、これらの層のパ
ターニングにおいてフォーカスマージンを小さくするこ
とができる。したがって、第１層目の配線層の配線密度
および歩留りを高めることができる。
工程（ｄ）および工程（ｅ）により、第１層目のコンタ
クト部の導電部（高融点金属層およびバリア機能を有す
る高融点金属の窒化物層）と同じ工程で形成される高融
点金属からなる金属層および高融点金属の窒化物層によ
り、第１層目の配線層を形成することができる。したが
って、ドープドポリシリコン層あるいはアルミニウム層
などによって第１層目の配線層を形成する場合に比べ
て、第１層目の配線層を簡易なプロセスで形成すること
ができる。また、前記高融点金属層および高融点金属の
窒化物層は、膜厚を小さくできるため、これらの層のパ
ターニングにおいてフォーカスマージンを小さくするこ
とができる。したがって、第１層目の配線層の配線密度
および歩留りを高めることができる。
【００１４】前記第１層目の配線層の形成においては、
少なくとも、負荷トランジスタの不純物拡散層と駆動ト
ランジスタの不純物拡散層とを接続するノード配線層、
および第１層目のコンタクト部と第２層目のコンタクト
部とを接続するパッド層が形成されることが望ましい。
少なくとも、負荷トランジスタの不純物拡散層と駆動ト
ランジスタの不純物拡散層とを接続するノード配線層、
および第１層目のコンタクト部と第２層目のコンタクト
部とを接続するパッド層が形成されることが望ましい。
【００１５】前記第１層目の配線層の形成においては、
成膜工程が増えるが、前記高融点金属層および高融点金
属の窒化物層の上に、さらに、高融点金属層および高融
点金属の窒化物層からなる上部導電層が形成されてもよ
い。
成膜工程が増えるが、前記高融点金属層および高融点金
属の窒化物層の上に、さらに、高融点金属層および高融
点金属の窒化物層からなる上部導電層が形成されてもよ
い。
【００１６】前記第１層目の配線層の形成においては、
さらに、前記第１層目のコンタクト部を構成するプラグ
層と同じ成膜工程で形成され、前記プラグ層と連続する
導電層からなる上部導電層が形成されてもよい。
さらに、前記第１層目のコンタクト部を構成するプラグ
層と同じ成膜工程で形成され、前記プラグ層と連続する
導電層からなる上部導電層が形成されてもよい。
【００１７】前記第１層目のコンタクト部の形成におい
ては、その内部に、第２層目の層間絶縁層と同じ成膜工
程で形成される絶縁層が形成されてもよい。
ては、その内部に、第２層目の層間絶縁層と同じ成膜工
程で形成される絶縁層が形成されてもよい。
【００１８】前記高融点金属としては、例えば、チタ
ン，タングステン，コバルトおよびモリブデンなどから
選択される金属であることが望ましい。
ン，タングステン，コバルトおよびモリブデンなどから
選択される金属であることが望ましい。
【００１９】
【発明の実施の形態】図１および図２は、本発明の実施
の形態に係るフル ＣＭＯＳ ＳＲＡＭセル（以下、
「ＳＲＡＭセル」という）の一例を示す平面レイアウト
図である。図３は、図１のＡ−Ａ線に沿った断面図、図
４は、図１のＢ−Ｂ線に沿った断面図である。図６は、
図１および図２の平面レイアウト図に対応した等価回路
を示し、図７は、ＳＲＡＭの等価回路である。図１は、
トランジスタが形成された半導体基板、第１層目のコン
タクト部および第１層目の配線層を示し、図２は、第１
層目の配線層、第２層目の配線層、および第３層目の配
線層を示す。
の形態に係るフル ＣＭＯＳ ＳＲＡＭセル（以下、
「ＳＲＡＭセル」という）の一例を示す平面レイアウト
図である。図３は、図１のＡ−Ａ線に沿った断面図、図
４は、図１のＢ−Ｂ線に沿った断面図である。図６は、
図１および図２の平面レイアウト図に対応した等価回路
を示し、図７は、ＳＲＡＭの等価回路である。図１は、
トランジスタが形成された半導体基板、第１層目のコン
タクト部および第１層目の配線層を示し、図２は、第１
層目の配線層、第２層目の配線層、および第３層目の配
線層を示す。
【００２０】（等価回路）本実施の形態のＳＲＡＭセル
は、図６および図７に示すように、１つのメモリセル内
に６個のトランジスタＱ１〜Ｑ６が設けられている。そ
して、第１の負荷トランジスタＱ１と第１の駆動トラン
ジスタＱ３とでＣＭＯＳインバータが構成され、第２の
負荷トランジスタＱ２と第２の駆動トランジスタＱ４と
でＣＭＯＳインバータが構成され、これらのインバータ
同士が接続されてフリップフロップ回路が構成されてい
る。
は、図６および図７に示すように、１つのメモリセル内
に６個のトランジスタＱ１〜Ｑ６が設けられている。そ
して、第１の負荷トランジスタＱ１と第１の駆動トラン
ジスタＱ３とでＣＭＯＳインバータが構成され、第２の
負荷トランジスタＱ２と第２の駆動トランジスタＱ４と
でＣＭＯＳインバータが構成され、これらのインバータ
同士が接続されてフリップフロップ回路が構成されてい
る。
【００２１】一対の負荷トランジスタＱ１，Ｑ２のソー
ス領域は、電源ＶDDに接続されている。一対の駆動トラ
ンジスタＱ３，Ｑ４のソース領域は、電源（グランド）
ＶSSに接続されている。また、一対の転送トランジスタ
Ｑ５，Ｑ６の一方のソース／ドレイン領域は、それぞれ
ノードＮ１０，Ｎ２０に接続されている。これらの転送
トランジスタＱ５，Ｑ６の他方のソース／ドレイン領域
は、それぞれビット線ＢＬに接続されている。また、転
送トランジスタＱ５，Ｑ６のゲート電極は、それぞれワ
ード線ＷＬに接続されている。
ス領域は、電源ＶDDに接続されている。一対の駆動トラ
ンジスタＱ３，Ｑ４のソース領域は、電源（グランド）
ＶSSに接続されている。また、一対の転送トランジスタ
Ｑ５，Ｑ６の一方のソース／ドレイン領域は、それぞれ
ノードＮ１０，Ｎ２０に接続されている。これらの転送
トランジスタＱ５，Ｑ６の他方のソース／ドレイン領域
は、それぞれビット線ＢＬに接続されている。また、転
送トランジスタＱ５，Ｑ６のゲート電極は、それぞれワ
ード線ＷＬに接続されている。
【００２２】（デバイス）本実施の形態のＳＲＡＭセル
は、図１および図６に示すように、第１の負荷トランジ
スタＱ１と第１の駆動トランジスタＱ３とは、ポリシリ
コンを構成要素とする共通の第１のゲート電極層４０を
有している。第２の負荷トランジスタＱ２と、第２の駆
動トランジスタＱ４とは、ポリシリコンを構成要素とす
る共通の第２のゲート電極層６０を有している。また、
第１の転送トランジスタＱ５および第２の転送トランジ
スタＱ６は、ポリシリコンを構成要素とする共通の第３
のゲート電極層８０を有している。
は、図１および図６に示すように、第１の負荷トランジ
スタＱ１と第１の駆動トランジスタＱ３とは、ポリシリ
コンを構成要素とする共通の第１のゲート電極層４０を
有している。第２の負荷トランジスタＱ２と、第２の駆
動トランジスタＱ４とは、ポリシリコンを構成要素とす
る共通の第２のゲート電極層６０を有している。また、
第１の転送トランジスタＱ５および第２の転送トランジ
スタＱ６は、ポリシリコンを構成要素とする共通の第３
のゲート電極層８０を有している。
【００２３】＜平面構造＞まず、図１を参照しながら、
本実施の形態に係るＳＲＡＭセルの平面構造について説
明する。Ｎ型ウェル１４Ｎ内に分離された活性領域が形
成され、一方の活性領域に第１の負荷トランジスタＱ１
が形成され、他方の活性領域に第２の負荷トランジスタ
Ｑ２が形成されている。また、Ｐ型ウェル１４Ｐ内に分
離された２つの共通活性領域が形成されている。一方の
共通活性領域には、第１の駆動トランジスタＱ３と第１
の転送トランジスタＱ５が形成され、他方の共通活性領
域には第２の駆動トランジスタＱ４と第２の転送トラン
ジスタＱ６とが形成されている。
本実施の形態に係るＳＲＡＭセルの平面構造について説
明する。Ｎ型ウェル１４Ｎ内に分離された活性領域が形
成され、一方の活性領域に第１の負荷トランジスタＱ１
が形成され、他方の活性領域に第２の負荷トランジスタ
Ｑ２が形成されている。また、Ｐ型ウェル１４Ｐ内に分
離された２つの共通活性領域が形成されている。一方の
共通活性領域には、第１の駆動トランジスタＱ３と第１
の転送トランジスタＱ５が形成され、他方の共通活性領
域には第２の駆動トランジスタＱ４と第２の転送トラン
ジスタＱ６とが形成されている。
【００２４】図１において、ゲート電極層４０，６０お
よび８０と活性領域とが交差する部分は、それぞれゲー
ト電極２２Ｇ１，２２Ｇ２，２２Ｇ３，２２Ｇ４，２２
Ｇ５および２２Ｇ６を構成する。
よび８０と活性領域とが交差する部分は、それぞれゲー
ト電極２２Ｇ１，２２Ｇ２，２２Ｇ３，２２Ｇ４，２２
Ｇ５および２２Ｇ６を構成する。
【００２５】ゲート電極層４０，６０および８０と同時
に形成されるポリシリコン配線層５０は、第１のゲート
電極層４０と第２の駆動トランジスタＱ４のドレイン領
域１２ｇとを接続する。また、第２のゲート電極層６０
は、第２の駆動トランジスタＱ４のゲート電極２２Ｇ
４、第２の負荷トランジスタＱ２のゲート電極２２Ｇ２
および第１の負荷トランジスタＱ１のドレイン領域１２
ｂとを接続している。
に形成されるポリシリコン配線層５０は、第１のゲート
電極層４０と第２の駆動トランジスタＱ４のドレイン領
域１２ｇとを接続する。また、第２のゲート電極層６０
は、第２の駆動トランジスタＱ４のゲート電極２２Ｇ
４、第２の負荷トランジスタＱ２のゲート電極２２Ｇ２
および第１の負荷トランジスタＱ１のドレイン領域１２
ｂとを接続している。
【００２６】そして、ノード配線層７０Ａおよび７０Ｂ
は、各ＣＭＯＳのドレイン領域同士を接続している。す
なわち、第１のノード配線層７０Ａは、コンタクト部Ｃ
１およびＣ３を介して、第１の負荷トランジスタＱ１の
ドレイン領域１２ｂと第１の駆動トランジスタＱ３のド
レイン領域１２ｆとを接続している。第２のノード配線
層７０Ｂは、コンタクト部Ｃ２およびＣ４を介して、第
２の負荷トランジスタＱ２のドレイン領域１２ｃと第２
の駆動トランジスタＱ４のドレイン領域１２ｇとを接続
している。そして、ポリシリコン配線層５０と一方のノ
ード配線層７０Ａとがレイアウト上クロスしており、両
者は第１層目の層間絶縁層１１０（図３参照）によって
電気的に分離されている。また、図２にも示すように、
ノード配線層７０Ａ，７０Ｂと同じレベルに、第１層目
の各コンタクト部Ｃ５〜Ｃ１０に重なる状態で、パッド
層１００Ｐ１〜１００Ｐ６がそれぞれ形成されている。
これらのノード配線層７０Ａ，７０Ｂおよびパッド層１
００Ｐ１〜１００Ｐ６によって、第１層目の配線層が構
成されている。
は、各ＣＭＯＳのドレイン領域同士を接続している。す
なわち、第１のノード配線層７０Ａは、コンタクト部Ｃ
１およびＣ３を介して、第１の負荷トランジスタＱ１の
ドレイン領域１２ｂと第１の駆動トランジスタＱ３のド
レイン領域１２ｆとを接続している。第２のノード配線
層７０Ｂは、コンタクト部Ｃ２およびＣ４を介して、第
２の負荷トランジスタＱ２のドレイン領域１２ｃと第２
の駆動トランジスタＱ４のドレイン領域１２ｇとを接続
している。そして、ポリシリコン配線層５０と一方のノ
ード配線層７０Ａとがレイアウト上クロスしており、両
者は第１層目の層間絶縁層１１０（図３参照）によって
電気的に分離されている。また、図２にも示すように、
ノード配線層７０Ａ，７０Ｂと同じレベルに、第１層目
の各コンタクト部Ｃ５〜Ｃ１０に重なる状態で、パッド
層１００Ｐ１〜１００Ｐ６がそれぞれ形成されている。
これらのノード配線層７０Ａ，７０Ｂおよびパッド層１
００Ｐ１〜１００Ｐ６によって、第１層目の配線層が構
成されている。
【００２７】さらに、図２に示すように、第２層目の配
線層として、電源ラインを構成する配線層３００Ａおよ
び３００Ｃが形成されている。さらに、第３層目の配線
層として、ビットラインを構成する配線層５００Ａおよ
び５００Ｂが形成されている。なお、第２層目の配線層
３００Ｂは、メモリセルには接続されておらず、デコー
ダ回路に接続されている配線層である。
線層として、電源ラインを構成する配線層３００Ａおよ
び３００Ｃが形成されている。さらに、第３層目の配線
層として、ビットラインを構成する配線層５００Ａおよ
び５００Ｂが形成されている。なお、第２層目の配線層
３００Ｂは、メモリセルには接続されておらず、デコー
ダ回路に接続されている配線層である。
【００２８】＜断面構造＞つぎに、図３および図４を参
照しながら、本実施の形態に係るＳＲＡＭセルの断面構
造について説明する。
照しながら、本実施の形態に係るＳＲＡＭセルの断面構
造について説明する。
【００２９】本実施の形態に係るＳＲＡＭセルにおいて
は、半導体基板１０内にＰウェル１４ＰおよびＮウェル
１４Ｎが形成され、さらに、両ウェル表面部はフィール
ド酸化膜１６によって電気的に分離されている。また、
ＭＯＳトランジスタの活性領域の周囲にもフィールド酸
化膜１６が形成されている。
は、半導体基板１０内にＰウェル１４ＰおよびＮウェル
１４Ｎが形成され、さらに、両ウェル表面部はフィール
ド酸化膜１６によって電気的に分離されている。また、
ＭＯＳトランジスタの活性領域の周囲にもフィールド酸
化膜１６が形成されている。
【００３０】まず、図１および図３を参照しながら、図
１におけるＡ−Ａ線に沿った断面図について説明する。
１におけるＡ−Ａ線に沿った断面図について説明する。
【００３１】Ｎウェル１４Ｎ内には、第１の負荷トラン
ジスタＱ１のソース／ドレイン領域１２（図３では、１
２ｂ）が形成され、Ｐウェル１４Ｐ内には第１の転送ト
ランジスタＱ５が形成されている。各ソース／ドレイン
領域１２（図３では、１２ｂ，１２ｆ，１２ｉ，１２
ｊ）の表面には、シリサイド層１２２がそれぞれ形成さ
れている。また、Ｎウェル１４Ｎ上に形成されたフィー
ルド酸化膜１６上には、第２のゲート電極層６０が形成
されている。この第２の電極層６０の、ソース／ドレイ
ン領域１２ｂ側の一方のサイドウォールは除去されてい
る。
ジスタＱ１のソース／ドレイン領域１２（図３では、１
２ｂ）が形成され、Ｐウェル１４Ｐ内には第１の転送ト
ランジスタＱ５が形成されている。各ソース／ドレイン
領域１２（図３では、１２ｂ，１２ｆ，１２ｉ，１２
ｊ）の表面には、シリサイド層１２２がそれぞれ形成さ
れている。また、Ｎウェル１４Ｎ上に形成されたフィー
ルド酸化膜１６上には、第２のゲート電極層６０が形成
されている。この第２の電極層６０の、ソース／ドレイ
ン領域１２ｂ側の一方のサイドウォールは除去されてい
る。
【００３２】ＭＯＳトランジスタが形成された半導体基
板１０上には、第１層目の層間絶縁層１１０が形成され
ている。第１層目の層間絶縁層１１０には、ソース／ド
レイン領域１２に接続される第１層目のコンタクト部Ｃ
（図３では、Ｃ１，Ｃ３およびＣ９）が形成されてい
る。
板１０上には、第１層目の層間絶縁層１１０が形成され
ている。第１層目の層間絶縁層１１０には、ソース／ド
レイン領域１２に接続される第１層目のコンタクト部Ｃ
（図３では、Ｃ１，Ｃ３およびＣ９）が形成されてい
る。
【００３３】図５に、第１層目のコンタクト部の一例と
してコンタクト部Ｃ３を含む領域を拡大して示す。
してコンタクト部Ｃ３を含む領域を拡大して示す。
【００３４】ソース／ドレイン領域１２（１２ｆ）は、
不純物拡散層１２０と、不純物拡散層１２０の上部に形
成されたシリサイド層１２２とからなる。コンタクト部
Ｃ３は、シリサイド層１２２に接続して形成される高融
点金属層７１２ａと、この高融点金属層７１２ａの表面
に形成された高融点金属の窒化物層７１４ａと、高融点
金属の窒化物層７１４ａの表面に形成され、コンタクト
ホールの内部に充填されたプラグ層７１６とから構成さ
れる。
不純物拡散層１２０と、不純物拡散層１２０の上部に形
成されたシリサイド層１２２とからなる。コンタクト部
Ｃ３は、シリサイド層１２２に接続して形成される高融
点金属層７１２ａと、この高融点金属層７１２ａの表面
に形成された高融点金属の窒化物層７１４ａと、高融点
金属の窒化物層７１４ａの表面に形成され、コンタクト
ホールの内部に充填されたプラグ層７１６とから構成さ
れる。
【００３５】第１層目の配線層（図５では、ノード配線
層７０Ａ）は、下部導電層７１０と、上部導電層７２０
とから構成される。下部導電層７１０は、高融点金属層
７１２ｂと、高融点金属の窒化物層７１４ｂとからな
る。そして、下部導電層７１０を構成する高融点金属層
７１２ｂと、第１層目のコンタクト部を構成する高融点
金属層７１２ａとは、連続する金属層７１２を構成す
る。また、下部導電層７１０を構成する窒化物層７１４
ｂと、第１層目のコンタクト部を構成する窒化物層７１
４ａとは、連続する窒化物層７１４を構成する。
層７０Ａ）は、下部導電層７１０と、上部導電層７２０
とから構成される。下部導電層７１０は、高融点金属層
７１２ｂと、高融点金属の窒化物層７１４ｂとからな
る。そして、下部導電層７１０を構成する高融点金属層
７１２ｂと、第１層目のコンタクト部を構成する高融点
金属層７１２ａとは、連続する金属層７１２を構成す
る。また、下部導電層７１０を構成する窒化物層７１４
ｂと、第１層目のコンタクト部を構成する窒化物層７１
４ａとは、連続する窒化物層７１４を構成する。
【００３６】つまり、第１層目の配線層（図５ではノー
ド配線層７０Ａ）は、第１層目のコンタクト部（図５で
はコンタクト部Ｃ３）を構成する金属層７１２ａおよび
窒化物層７１４ａと同時に成膜される下部導電層７１０
と、この下部導電層７１０の上に形成される上部導電層
７２０とから構成されている。
ド配線層７０Ａ）は、第１層目のコンタクト部（図５で
はコンタクト部Ｃ３）を構成する金属層７１２ａおよび
窒化物層７１４ａと同時に成膜される下部導電層７１０
と、この下部導電層７１０の上に形成される上部導電層
７２０とから構成されている。
【００３７】そして、コンタクト部（Ｃ３）および第１
層目の配線層（７０Ａ）においては、高融点金属層７１
２（７１２ａ，７１２ｂ）は主に導電性を確保し、高融
点金属の窒化物層７１４（７１４ａ，７１４ｂ）は主に
バリア層として機能している。また、下部導電層７１０
上に上部導電層７２０を設けることにより、第１層目の
配線層の導電性を高めることができる。本実施の形態に
おいて、第１層目の配線層の膜厚を例示すれば以下のよ
うである。
層目の配線層（７０Ａ）においては、高融点金属層７１
２（７１２ａ，７１２ｂ）は主に導電性を確保し、高融
点金属の窒化物層７１４（７１４ａ，７１４ｂ）は主に
バリア層として機能している。また、下部導電層７１０
上に上部導電層７２０を設けることにより、第１層目の
配線層の導電性を高めることができる。本実施の形態に
おいて、第１層目の配線層の膜厚を例示すれば以下のよ
うである。
【００３８】下部導電層７１０の高融点金属層７１２；
１〜２０ｎｍ 下部導電層７１０の高融点金属の窒化物層７１４；１０
〜３００ｎｍ 上部導電層７２０の高融点金属層７２２；１〜１００ｎ
ｍ 上部導電層７２０の高融点金属の窒化物層７２４；１０
〜５００ｎｍ 図３においては、第１層目の配線層として、第１の負荷
トランジスタＱ１のドレイン領域１２ｂと第１の駆動ト
ランジスタＱ２のドレイン領域１２ｆとを接続するため
のノード配線層７０Ａ、および第１の転送トランジスタ
Ｑ５のソース領域１２ｊとコンタクト部Ｃ９を介して接
続されるパッド層１００Ｐ５が図示されている。また、
図３に示す断面図においては、コンタクト部Ｃ１は、第
１の負荷トランジスタＱ１のドレイン領域１２ｂと第２
のゲート配線層６０とにまたがるように形成されてい
る。このように、ソース／ドレイン領域とポリシリコン
からなる配線層とを同時に接続するためのコンタクト部
を、以後、「共通コンタクト部」という。
１〜２０ｎｍ 下部導電層７１０の高融点金属の窒化物層７１４；１０
〜３００ｎｍ 上部導電層７２０の高融点金属層７２２；１〜１００ｎ
ｍ 上部導電層７２０の高融点金属の窒化物層７２４；１０
〜５００ｎｍ 図３においては、第１層目の配線層として、第１の負荷
トランジスタＱ１のドレイン領域１２ｂと第１の駆動ト
ランジスタＱ２のドレイン領域１２ｆとを接続するため
のノード配線層７０Ａ、および第１の転送トランジスタ
Ｑ５のソース領域１２ｊとコンタクト部Ｃ９を介して接
続されるパッド層１００Ｐ５が図示されている。また、
図３に示す断面図においては、コンタクト部Ｃ１は、第
１の負荷トランジスタＱ１のドレイン領域１２ｂと第２
のゲート配線層６０とにまたがるように形成されてい
る。このように、ソース／ドレイン領域とポリシリコン
からなる配線層とを同時に接続するためのコンタクト部
を、以後、「共通コンタクト部」という。
【００３９】第１層目の配線層および露出する第１層目
の層間絶縁層１１０の上には、第２層目の層間絶縁層２
００が形成されている。第２層目の層間絶縁層２００
は、図示の例では３層の酸化シリコン層から形成されて
いる。そして、第２層目の層間絶縁層２００には、第２
層目のコンタクト部が形成されている。第２層目のコン
タクト部、例えばコンタクト部Ｃ１５は、第１層目のコ
ンタクト部と同様の構成をとることができる。
の層間絶縁層１１０の上には、第２層目の層間絶縁層２
００が形成されている。第２層目の層間絶縁層２００
は、図示の例では３層の酸化シリコン層から形成されて
いる。そして、第２層目の層間絶縁層２００には、第２
層目のコンタクト部が形成されている。第２層目のコン
タクト部、例えばコンタクト部Ｃ１５は、第１層目のコ
ンタクト部と同様の構成をとることができる。
【００４０】第２層目の層間絶縁層２００の上には、第
２層目の配線層３００が形成されている。図３において
は、電源ラインとして機能する配線層３００Ｃと、デコ
ーダ回路に接続されたメインワードライン３００Ｂと、
コンタクト部Ｃ１５を介してパッド層１００Ｐ５と接続
される配線層３００Ｄ１とが図示されている。この配線
層３００Ｄ１は、コンタクト部Ｃ１７を介して第３層目
の配線層であるビット線５００Ａに接続されている。
２層目の配線層３００が形成されている。図３において
は、電源ラインとして機能する配線層３００Ｃと、デコ
ーダ回路に接続されたメインワードライン３００Ｂと、
コンタクト部Ｃ１５を介してパッド層１００Ｐ５と接続
される配線層３００Ｄ１とが図示されている。この配線
層３００Ｄ１は、コンタクト部Ｃ１７を介して第３層目
の配線層であるビット線５００Ａに接続されている。
【００４１】つぎに、図１および図４を参照して、図１
のＢ−Ｂ線に沿った断面図を説明する。図４において、
図３に示す部材と同一の部材には同一の符号を付してそ
の詳細な説明を省略する。
のＢ−Ｂ線に沿った断面図を説明する。図４において、
図３に示す部材と同一の部材には同一の符号を付してそ
の詳細な説明を省略する。
【００４２】図４においては、第１の駆動トランジスタ
Ｑ３と、第２の駆動トランジスタＱ４とが図示されてい
る。また、第２の駆動トランジスタＱ４のドレイン領域
１２ｇと接続されるポリシリコン配線層５０が図示され
ている。また、第１層目のコンタクト部としては、第１
の駆動トランジスタＱ３のソース領域１２ｅに接続され
るコンタクト部Ｃ７と、第２の駆動トランジスタＱ４の
ソース領域１２ｈに接続されるコンタクト部Ｃ８と、第
２の駆動トランジスタＱ４のドレイン領域１２ｇおよび
ポリシリコン配線層５０に接続される共通コンタクト部
Ｃ４とが図示されている。
Ｑ３と、第２の駆動トランジスタＱ４とが図示されてい
る。また、第２の駆動トランジスタＱ４のドレイン領域
１２ｇと接続されるポリシリコン配線層５０が図示され
ている。また、第１層目のコンタクト部としては、第１
の駆動トランジスタＱ３のソース領域１２ｅに接続され
るコンタクト部Ｃ７と、第２の駆動トランジスタＱ４の
ソース領域１２ｈに接続されるコンタクト部Ｃ８と、第
２の駆動トランジスタＱ４のドレイン領域１２ｇおよび
ポリシリコン配線層５０に接続される共通コンタクト部
Ｃ４とが図示されている。
【００４３】図４においては、第１層目の配線層として
は、第１の負荷トランジスタＱ１のドレイン領域と第１
の駆動トランジスタＱ３のドレイン領域１２ｆとを接続
するためのノード配線層７０Ａと、第２の負荷トランジ
スタＱ２のドレイン領域と第２の駆動トランジスタＱ４
のドレイン領域１２ｇとを接続するためのノード配線層
７０Ｂと、コンタクト部Ｃ７およびＣ８とそれぞれ接続
されるパッド層１００Ｐ３および１００Ｐ４とが図示さ
れている。さらに、これらのパッド層１００Ｐ３および
１００Ｐ４と、コンタクト部Ｃ１３およびＣ１４を介し
てそれぞれ接続される第２層目の配線層３００Ｃ、第３
層目の層間絶縁層４００、さらにビット線として機能す
る第３層目の配線層５００Ａ，５００Ｂが図示されてい
る。
は、第１の負荷トランジスタＱ１のドレイン領域と第１
の駆動トランジスタＱ３のドレイン領域１２ｆとを接続
するためのノード配線層７０Ａと、第２の負荷トランジ
スタＱ２のドレイン領域と第２の駆動トランジスタＱ４
のドレイン領域１２ｇとを接続するためのノード配線層
７０Ｂと、コンタクト部Ｃ７およびＣ８とそれぞれ接続
されるパッド層１００Ｐ３および１００Ｐ４とが図示さ
れている。さらに、これらのパッド層１００Ｐ３および
１００Ｐ４と、コンタクト部Ｃ１３およびＣ１４を介し
てそれぞれ接続される第２層目の配線層３００Ｃ、第３
層目の層間絶縁層４００、さらにビット線として機能す
る第３層目の配線層５００Ａ，５００Ｂが図示されてい
る。
【００４４】上述した、図３および図４に示す断面図に
おいては、主として第１層目の配線層の一部について説
明したが、この構造は他の第１層目の配線層についても
同様である。つまり、本発明において特徴的なことは、
第１層目のコンタクト部において導電層およびバリア層
として機能する導電層と連続する下部導電層７１０を第
１層目の配線層としても用いることにある。第１層目の
配線層としては、少なくともノード配線層およびパッド
層がふくまれる。
おいては、主として第１層目の配線層の一部について説
明したが、この構造は他の第１層目の配線層についても
同様である。つまり、本発明において特徴的なことは、
第１層目のコンタクト部において導電層およびバリア層
として機能する導電層と連続する下部導電層７１０を第
１層目の配線層としても用いることにある。第１層目の
配線層としては、少なくともノード配線層およびパッド
層がふくまれる。
【００４５】このように、第１層目の配線層として第１
層目のコンタクト部の導電層と連続する下部導電層を用
いることにより、第１層目の配線層の膜厚を小さくする
ことができ、フォトエッチングにおける加工マージンを
小さくすることができ、より微細な配線パターンを構成
することができる。
層目のコンタクト部の導電層と連続する下部導電層を用
いることにより、第１層目の配線層の膜厚を小さくする
ことができ、フォトエッチングにおける加工マージンを
小さくすることができ、より微細な配線パターンを構成
することができる。
【００４６】＜各要素の接続関係＞つぎに、図１、図２
および図６を参照しながら、各要素の接続関係を説明す
る。
および図６を参照しながら、各要素の接続関係を説明す
る。
【００４７】第１の負荷トランジスタＱ１は、第１のゲ
ート電極層４０の両サイドにソース／ドレイン領域１２
ａ，１２ｂを有しており、ソース領域１２ａは、コンタ
クト部Ｃ５、第１のパッド層１００Ｐ１およびコンタク
ト部Ｃ１１を介して第２層目の配線層３００Ａ（電源Ｖ
DD）に接続されている。第２の負荷トランジスタＱ２
は、第２のゲート電極層６０の両サイドにソース／ドレ
イン領域１２ｃ，１２ｄを有し、ソース領域１２ｄは、
コンタクト部Ｃ６、第２のパッド層１００Ｐ２およびコ
ンタクト部Ｃ１２を介して第２層目の配線層３００Ａ
（電源ＶDD）に接続されている。
ート電極層４０の両サイドにソース／ドレイン領域１２
ａ，１２ｂを有しており、ソース領域１２ａは、コンタ
クト部Ｃ５、第１のパッド層１００Ｐ１およびコンタク
ト部Ｃ１１を介して第２層目の配線層３００Ａ（電源Ｖ
DD）に接続されている。第２の負荷トランジスタＱ２
は、第２のゲート電極層６０の両サイドにソース／ドレ
イン領域１２ｃ，１２ｄを有し、ソース領域１２ｄは、
コンタクト部Ｃ６、第２のパッド層１００Ｐ２およびコ
ンタクト部Ｃ１２を介して第２層目の配線層３００Ａ
（電源ＶDD）に接続されている。
【００４８】第１の駆動トランジスタＱ３は、第１のゲ
ート電極層４０の両サイドにソース／ドレイン領域１２
ｅ，１２ｆを有し、ソース領域１２ｅは、コンタクト部
Ｃ７、第３のパッド層１００Ｐ３およびコンタクト部Ｃ
１３を介して第２層目の配線層３００Ｃ（電源Ｖss）に
接続されている。第２の駆動トランジスタＱ４は、第２
のゲート電極層６０の両サイドにソース／ドレイン領域
１２ｇ，１２ｈを有し、ソース領域１２ｈはコンタクト
部Ｃ８、第４のパッド層１００Ｐ４およびコンタクト部
Ｃ１４を介して第２層目の配線層３００Ｃ（電源ＶSS）
に接続されている。
ート電極層４０の両サイドにソース／ドレイン領域１２
ｅ，１２ｆを有し、ソース領域１２ｅは、コンタクト部
Ｃ７、第３のパッド層１００Ｐ３およびコンタクト部Ｃ
１３を介して第２層目の配線層３００Ｃ（電源Ｖss）に
接続されている。第２の駆動トランジスタＱ４は、第２
のゲート電極層６０の両サイドにソース／ドレイン領域
１２ｇ，１２ｈを有し、ソース領域１２ｈはコンタクト
部Ｃ８、第４のパッド層１００Ｐ４およびコンタクト部
Ｃ１４を介して第２層目の配線層３００Ｃ（電源ＶSS）
に接続されている。
【００４９】第１の転送トランジスタＱ５は、第３のゲ
ート電極層８０の両サイドにソース／ドレイン領域１２
ｉ，１２ｊを有し、ソース領域１２ｊはコンタクト部Ｃ
９、第５のパッド層１００Ｐ５、コンタクト部Ｃ１５、
第２層目の配線層３００Ｄ１およびコンタクト部Ｃ１７
を介して第３層目の配線層５００Ａ（ビット線ＢＬ）に
接続されている。第２の転送トランジスタＱ６は、第３
のゲート電極層８０の両サイドにソース／ドレイン領域
１２ｋ，１２ｌを有し、ソース領域１２ｌは、コンタク
ト部Ｃ１０、第６のパッド層１００Ｐ６、コンタクト部
Ｃ１６、第２層目の配線層３００Ｄ２およびコンタクト
部Ｃ１８を介して第３層目の配線層５００Ｂ（ビット線
ＢＬ）に接続されている。
ート電極層８０の両サイドにソース／ドレイン領域１２
ｉ，１２ｊを有し、ソース領域１２ｊはコンタクト部Ｃ
９、第５のパッド層１００Ｐ５、コンタクト部Ｃ１５、
第２層目の配線層３００Ｄ１およびコンタクト部Ｃ１７
を介して第３層目の配線層５００Ａ（ビット線ＢＬ）に
接続されている。第２の転送トランジスタＱ６は、第３
のゲート電極層８０の両サイドにソース／ドレイン領域
１２ｋ，１２ｌを有し、ソース領域１２ｌは、コンタク
ト部Ｃ１０、第６のパッド層１００Ｐ６、コンタクト部
Ｃ１６、第２層目の配線層３００Ｄ２およびコンタクト
部Ｃ１８を介して第３層目の配線層５００Ｂ（ビット線
ＢＬ）に接続されている。
【００５０】（製造プロセス）次に、本実施の形態に係
るＳＲＡＭセルの製造方法について、図１、図３および
図４を参照して説明する。
るＳＲＡＭセルの製造方法について、図１、図３および
図４を参照して説明する。
【００５１】（Ａ）まず、Ｐ型シリコン基板１０内に、
Ｎウェル１４ＮおよびＰウェル１４Ｐを形成し、つい
で、各トランジスタが形成される活性領域を囲むフィー
ルド酸化膜１６を形成する。次に、活性領域において露
出したＮウェル１４ＮおよびＰウェル１４Ｐの表面を熱
酸化して絶縁層を形成する。
Ｎウェル１４ＮおよびＰウェル１４Ｐを形成し、つい
で、各トランジスタが形成される活性領域を囲むフィー
ルド酸化膜１６を形成する。次に、活性領域において露
出したＮウェル１４ＮおよびＰウェル１４Ｐの表面を熱
酸化して絶縁層を形成する。
【００５２】ついで、前記絶縁層の上にＣＶＤ法を用い
て、ポリシリコン層を形成する。その後これらのポリシ
リコン層および絶縁層の一部をフォトエッチングにより
パターニングして、ゲート絶縁層１２６、第１のゲート
電極層４０、ポリシリコン配線層５０、第２のゲート電
極層６０、第３のゲート電極層８０を形成する。
て、ポリシリコン層を形成する。その後これらのポリシ
リコン層および絶縁層の一部をフォトエッチングにより
パターニングして、ゲート絶縁層１２６、第１のゲート
電極層４０、ポリシリコン配線層５０、第２のゲート電
極層６０、第３のゲート電極層８０を形成する。
【００５３】（Ｂ）ついで、ＬＤＤ構造のための低濃度
不純物拡散層を形成するために、リンあるいはホウ素な
どをイオン打ち込みによってドープして拡散領域を形成
する。ついで、酸化シリコンあるいは窒化シリコンなど
の絶縁層をＣＶＤ法で堆積させた後、ＲＩＥなどのドラ
イエッチングにより前記絶縁層を全面的にエッチングす
ることにより、各ゲート電極層４０，６０，８０および
ポリシリコン配線層５０の側壁にサイドウォール絶縁層
を形成する。
不純物拡散層を形成するために、リンあるいはホウ素な
どをイオン打ち込みによってドープして拡散領域を形成
する。ついで、酸化シリコンあるいは窒化シリコンなど
の絶縁層をＣＶＤ法で堆積させた後、ＲＩＥなどのドラ
イエッチングにより前記絶縁層を全面的にエッチングす
ることにより、各ゲート電極層４０，６０，８０および
ポリシリコン配線層５０の側壁にサイドウォール絶縁層
を形成する。
【００５４】ついで、各ゲート電極層４０，６０，８
０、ポリシリコン配線層５０およびフィールド酸化膜１
６をマスクとして、Ｐウェル１４Ｐの活性領域にリンあ
るいはヒ素などの高濃度のＮ型不純物を導入し、またＮ
ウェル１４Ｎの活性領域に高濃度のホウ素などのＰ型不
純物を導入して、ＬＤＤ構造を有するソース／ドレイン
領域１２を形成する。このとき、各ゲート電極層４０，
６０，８０およびポリシリコン配線層５０にも、所定の
Ｎ型またはＰ型の不純物がドープされる。
０、ポリシリコン配線層５０およびフィールド酸化膜１
６をマスクとして、Ｐウェル１４Ｐの活性領域にリンあ
るいはヒ素などの高濃度のＮ型不純物を導入し、またＮ
ウェル１４Ｎの活性領域に高濃度のホウ素などのＰ型不
純物を導入して、ＬＤＤ構造を有するソース／ドレイン
領域１２を形成する。このとき、各ゲート電極層４０，
６０，８０およびポリシリコン配線層５０にも、所定の
Ｎ型またはＰ型の不純物がドープされる。
【００５５】ついで、公知のサリサイド技術によって、
ソース／ドレイン領域１２、ゲート電極層４０，６０，
８０およびポリシリコン配線層５０の露出部分の表面に
金属シリサイド層１２２，１２４を形成する。
ソース／ドレイン領域１２、ゲート電極層４０，６０，
８０およびポリシリコン配線層５０の露出部分の表面に
金属シリサイド層１２２，１２４を形成する。
【００５６】（Ｃ）ついで、ＭＯＳトランジスタＱ１〜
Ｑ６が形成された基板表面に、例えばＰＳＧ（リンガラ
ス）などの絶縁層をＣＶＤ法などによって形成し、必要
に応じ化学機械的研磨（ＣＭＰ）法で層を平坦化し、膜
厚０．１〜０．８μｍの第１層目の層間絶縁層１１０を
形成する。
Ｑ６が形成された基板表面に、例えばＰＳＧ（リンガラ
ス）などの絶縁層をＣＶＤ法などによって形成し、必要
に応じ化学機械的研磨（ＣＭＰ）法で層を平坦化し、膜
厚０．１〜０．８μｍの第１層目の層間絶縁層１１０を
形成する。
【００５７】ついで、第１層目の層間絶縁層１１０の所
定領域にフォトエッチングにより第１層目のコンタクト
ホールを形成する。このとき、共通コンタクト部Ｃ４お
よびＣ１が形成される領域のポリシリコン配線層５０お
よびゲート電極層６０の一方のサイドウォール絶縁層が
除去され、配線層（電極層）および不純物拡散層が同時
に露出する。
定領域にフォトエッチングにより第１層目のコンタクト
ホールを形成する。このとき、共通コンタクト部Ｃ４お
よびＣ１が形成される領域のポリシリコン配線層５０お
よびゲート電極層６０の一方のサイドウォール絶縁層が
除去され、配線層（電極層）および不純物拡散層が同時
に露出する。
【００５８】（Ｄ）ついで、図５に拡大して示すよう
に、コンタクトホール内に、高融点金属層７１２および
高融点金属の窒化物層７１４がスパッタリングにより形
成される。ついで、コンタクトホールの内部に例えばタ
ングステンからなるプラグ層７１６が形成される。その
後、エッチバックあるいはＣＭＰ法によって、コンタク
トホール内のプラグ層７１６の表面を平坦化する。この
とき、第１層目の層間絶縁層１１０の表面に形成され
た、高融点金属層７１２および高融点金属の窒化物層７
１４は残存され、下部導電層７１０を構成する。
に、コンタクトホール内に、高融点金属層７１２および
高融点金属の窒化物層７１４がスパッタリングにより形
成される。ついで、コンタクトホールの内部に例えばタ
ングステンからなるプラグ層７１６が形成される。その
後、エッチバックあるいはＣＭＰ法によって、コンタク
トホール内のプラグ層７１６の表面を平坦化する。この
とき、第１層目の層間絶縁層１１０の表面に形成され
た、高融点金属層７１２および高融点金属の窒化物層７
１４は残存され、下部導電層７１０を構成する。
【００５９】ついで、高融点金属の窒化物層７１４およ
びプラグ層７１６の表面に、高融点金属層７２２がスパ
ッタリングにより形成される。さらに、高融点金属層７
２２の表面に高融点金属の窒化物層７２４がスパッタリ
ングにより形成される。そして、これらの高融点金属層
７２２および高融点金属の窒化物層７２４によって上部
導電層７２０が構成される。
びプラグ層７１６の表面に、高融点金属層７２２がスパ
ッタリングにより形成される。さらに、高融点金属層７
２２の表面に高融点金属の窒化物層７２４がスパッタリ
ングにより形成される。そして、これらの高融点金属層
７２２および高融点金属の窒化物層７２４によって上部
導電層７２０が構成される。
【００６０】ついで、上部導電層７２０および下部導電
層７１０をフォトエッチングによってパターニングし、
第１層目の配線層、つまりノード配線層７０Ａ，７０Ｂ
およびパッド層１００Ｐ１〜１００Ｐ６が形成される。
層７１０をフォトエッチングによってパターニングし、
第１層目の配線層、つまりノード配線層７０Ａ，７０Ｂ
およびパッド層１００Ｐ１〜１００Ｐ６が形成される。
【００６１】高融点金属層７１２および７２２を構成す
る高融点金属としては、例えば、チタン，タングステ
ン，コバルトおよびモリブデンなどから選択される金属
であることが望ましい。プラグ層７１６としては、タン
グステンの他に、モリブデン，アルミニウム，ドープド
ポリシリコンなどを用いることができる。
る高融点金属としては、例えば、チタン，タングステ
ン，コバルトおよびモリブデンなどから選択される金属
であることが望ましい。プラグ層７１６としては、タン
グステンの他に、モリブデン，アルミニウム，ドープド
ポリシリコンなどを用いることができる。
【００６２】（Ｅ）以降の工程は、一般的に用いられる
方法によって行うことができる。例えば、ＣＶＤ法によ
って第１の絶縁層を形成し、その後スピンコートによっ
てＳＯＧ（スピン オン グラス）からなる第２の絶縁
層を形成し、さらにＣＶＤ法により第３の絶縁層を形成
し、必要に応じてＣＭＰ法によって表面を平坦化して、
第２層目の層間絶縁層２００を形成する。その後、第２
層目の層間絶縁層２００の所定領域に、各パッド層１０
０Ｐ１〜１００Ｐ６に接続される第２層目のコンタクト
部Ｃ１１〜Ｃ１６（図２参照）を形成する。ついで、ア
ルミニウムあるいはアルミニウム合金などによって第２
層目の配線層３００Ａ，３００Ｂ，３００Ｃを形成す
る。ついで、ＣＶＤ法などによって第３層目の絶縁層４
００を形成した後、所定領域に第３層目のコンタクト部
Ｃ１７，Ｃ１８を形成する。ついで、アルミニウムある
いはアルミニウム合金などによって、第３層目の配線層
５００Ａ，５００Ｂを形成する。
方法によって行うことができる。例えば、ＣＶＤ法によ
って第１の絶縁層を形成し、その後スピンコートによっ
てＳＯＧ（スピン オン グラス）からなる第２の絶縁
層を形成し、さらにＣＶＤ法により第３の絶縁層を形成
し、必要に応じてＣＭＰ法によって表面を平坦化して、
第２層目の層間絶縁層２００を形成する。その後、第２
層目の層間絶縁層２００の所定領域に、各パッド層１０
０Ｐ１〜１００Ｐ６に接続される第２層目のコンタクト
部Ｃ１１〜Ｃ１６（図２参照）を形成する。ついで、ア
ルミニウムあるいはアルミニウム合金などによって第２
層目の配線層３００Ａ，３００Ｂ，３００Ｃを形成す
る。ついで、ＣＶＤ法などによって第３層目の絶縁層４
００を形成した後、所定領域に第３層目のコンタクト部
Ｃ１７，Ｃ１８を形成する。ついで、アルミニウムある
いはアルミニウム合金などによって、第３層目の配線層
５００Ａ，５００Ｂを形成する。
【００６３】（他の実施の形態）図８および図９に、第
１層目のコンタクト部の変形例を示す。なお、図８およ
び図９において、図５で示す部材と実質的に同一な部材
には同一の符号を付してその説明を省略する。
１層目のコンタクト部の変形例を示す。なお、図８およ
び図９において、図５で示す部材と実質的に同一な部材
には同一の符号を付してその説明を省略する。
【００６４】図８に示す例においては、図５に示す構造
のコンタクト部のプラグ層７１６の代わりに、プラグ層
を構成する金属を、下部導電層７１０を構成する高融点
金属の窒化物層７１４の表面に、所定の膜厚で残るよう
に形成した導電層７１８を用いている。この導電層７１
８は、プラグ層７１８ａと上部導電層７１８ｂとが一体
に構成されている。この構成では、前述した実施の形態
の上部導電層７２０を形成するプロセスを必要としない
点で、製造上有利である。
のコンタクト部のプラグ層７１６の代わりに、プラグ層
を構成する金属を、下部導電層７１０を構成する高融点
金属の窒化物層７１４の表面に、所定の膜厚で残るよう
に形成した導電層７１８を用いている。この導電層７１
８は、プラグ層７１８ａと上部導電層７１８ｂとが一体
に構成されている。この構成では、前述した実施の形態
の上部導電層７２０を形成するプロセスを必要としない
点で、製造上有利である。
【００６５】図９に示す例においては、第１層目の配線
層は、図５に示す上部導電層７２０を有しない。すなわ
ち、第１層目の配線層は、実質的にバリア層の機能を有
する下部導電層７１０のみで構成されている。そして、
コンタクト部の内部は、絶縁体によって構成されてい
る。この絶縁体は、第２層目の層間絶縁層２００を形成
する工程で形成することができる。この構造において
も、上部導電層７２０を形成する工程を必要としない点
で、プロセス上簡易である。
層は、図５に示す上部導電層７２０を有しない。すなわ
ち、第１層目の配線層は、実質的にバリア層の機能を有
する下部導電層７１０のみで構成されている。そして、
コンタクト部の内部は、絶縁体によって構成されてい
る。この絶縁体は、第２層目の層間絶縁層２００を形成
する工程で形成することができる。この構造において
も、上部導電層７２０を形成する工程を必要としない点
で、プロセス上簡易である。
【００６６】以上を述べたように、本発明の半導体記憶
装置によれば、第１層目のコンタクト部の導電層および
バリア層と同じ工程で成膜される導電層（下部導電層）
を第１層目の配線層として兼用することにより、膜厚の
小さい配線層を構成することができる。したがって、第
１層目の配線層のパターニングにおいてフォーカスマー
ジンを小さくすることができ、配線密度および歩留りを
高めることができる。
装置によれば、第１層目のコンタクト部の導電層および
バリア層と同じ工程で成膜される導電層（下部導電層）
を第１層目の配線層として兼用することにより、膜厚の
小さい配線層を構成することができる。したがって、第
１層目の配線層のパターニングにおいてフォーカスマー
ジンを小さくすることができ、配線密度および歩留りを
高めることができる。
【００６７】本発明は、上記実施の形態に限定されず、
本発明の要旨の範囲で種々の態様を取りうる。
本発明の要旨の範囲で種々の態様を取りうる。
【図１】図１は、本発明が適用されたフル ＣＭＯＳ
ＳＲＡＭセルのレイアウトを示す平面図である。
ＳＲＡＭセルのレイアウトを示す平面図である。
【図２】図２は、図１に示す平面図より上層のレイアウ
トを示す平面図である。
トを示す平面図である。
【図３】図３は、図１に示すＳＲＡＭセルのＡ−Ａ線に
沿った部分を示す断面図である。
沿った部分を示す断面図である。
【図４】図４は、図１に示すＳＲＡＭセルのＢ−Ｂ線に
沿った部分を示す断面図である。
沿った部分を示す断面図である。
【図５】図５は、図３の要部を拡大して示す断面図であ
る。
る。
【図６】図６は、本発明が適用されたＳＲＡＭセルのレ
イアウトに対応した等価回路である。
イアウトに対応した等価回路である。
【図７】図７は、ＳＲＡＭセルの等価回路である。
【図８】図８は、本発明の他の実施の形態を示す断面図
である。
である。
【図９】図９は、本発明のさらに他の実施の形態を示す
断面である。
断面である。
１０ シリコン基板 １４Ｐ Ｐウェル １４Ｎ Ｎウェル １６ フィールド酸化膜 ２２Ｇ１，２２Ｇ２，２２Ｇ３，２２Ｇ４，２２Ｇ５，
２２Ｇ６ ゲート電極 １２ａ〜１２ｌ ソース／ドレイン領域 ４０ 第１のゲート電極層 ５０ ポリシリコン配線層 ６０ 第２のゲート電極層 ７０Ａ，７０Ｂ ノード配線層 ８０ 第３のゲート電極層 Ｃ５〜Ｃ１０ 第１層目のコンタクト部 １００Ｐ１〜１００Ｐ６ パッド層 １１０ 第１層目の層間絶縁層 Ｑ１，Ｑ２ 負荷トランジスタ Ｑ３，Ｑ４ 駆動トランジスタ Ｑ５，Ｑ６ 転送トランジスタ
２２Ｇ６ ゲート電極 １２ａ〜１２ｌ ソース／ドレイン領域 ４０ 第１のゲート電極層 ５０ ポリシリコン配線層 ６０ 第２のゲート電極層 ７０Ａ，７０Ｂ ノード配線層 ８０ 第３のゲート電極層 Ｃ５〜Ｃ１０ 第１層目のコンタクト部 １００Ｐ１〜１００Ｐ６ パッド層 １１０ 第１層目の層間絶縁層 Ｑ１，Ｑ２ 負荷トランジスタ Ｑ３，Ｑ４ 駆動トランジスタ Ｑ５，Ｑ６ 転送トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊谷 敬 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 唐澤 純一 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内
Claims (18)
- 【請求項１】 ２つの負荷トランジスタ、２つの駆動ト
ランジスタおよび２つの転送トランジスタを含むメモリ
セルを含む半導体記憶装置であって、 トランジスタが形成された半導体基板、 前記半導体基板の上に形成された第１層目の層間絶縁
層、 前記第１層目の層間絶縁層に形成された複数の第１層目
のコンタクト部、および前記第１層目の層間絶縁層の上
に形成された第１層目の配線層、を含み、 前記第１層目のコンタクト部および前記第１層目の配線
層は、高融点金属からなる金属層および高融点金属の窒
化物層を含む、半導体記憶装置。 - 【請求項２】 請求項１において、 前記第１層目のコンタクト部と前記第１層目の配線層と
は、連続する高融点金属からなる金属層、および連続す
る高融点金属の窒化物層を含む、半導体記憶装置。 - 【請求項３】 請求項１または２において、 前記第１層目の配線層は、前記負荷トランジスタの不純
物拡散層と前記駆動トランジスタの不純物拡散層とを接
続するためのノード配線層を含む、半導体記憶装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記第１層目の配線層は、前記第１層目のコンタクト部
と第２層目のコンタクト部とを接続するパッド層を含
む、半導体記憶装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記第１層目の配線層は、さらに、高融点金属からなる
金属層および高融点金属の窒化物層を有する、半導体記
憶装置。 - 【請求項６】 請求項１〜４のいずれかにおいて、 前記第１層目の配線層は、さらに、前記第１層目のコン
タクト部を構成するプラグ層と連続する導電層を有す
る、半導体記憶装置。 - 【請求項７】 請求項１〜４のいずれかにおいて、 前記第１層目のコンタクト部は、内部に第２層目の層間
絶縁層と連続する絶縁層を有する、半導体記憶装置。 - 【請求項８】 ２つの負荷トランジスタ、２つの駆動ト
ランジスタおよび２つの転送トランジスタを含むメモリ
セルを含む半導体記憶装置であって、 トランジスタが形成された半導体基板、 前記半導体基板の上に形成された第１層目の層間絶縁
層、 前記第１層目の層間絶縁層に形成された複数の第１層目
のコンタクト部、および前記第１層目の層間絶縁層の上
に形成された第１層目の配線層、を含み、 前記第１層目のコンタクト部は、高融点金属からなる金
属層と、高融点金属の窒化物層と、プラグ層と、を含
み、 前記第１層目の配線層は、高融点金属からなる金属層お
よび高融点金属の窒化物層を含む下部導電層と、該下部
導電層の上に位置する上部導電層と、を含む、半導体記
憶装置。 - 【請求項９】 請求項８において、 前記下部導電層を構成する前記金属層および前記窒化物
層は、前記第１層目のコンタクト部を構成する前記金属
層および前記窒化物層とそれぞれ連続する、半導体記憶
装置。 - 【請求項１０】 請求項８または９において、 前記上部導電層は、高融点金属からなる金属層および高
融点金属の窒化物層を含む、半導体記憶装置。 - 【請求項１１】 以下の工程（ａ）〜（ｅ）を含む半導
体記憶装置の製造方法。 （ａ）半導体基板の所定領域に、２つの負荷トランジス
タ、２つの駆動トランジスタおよび２つの転送トランジ
スタを含む、複数のメモリセルを形成する工程、 （ｂ）前記半導体基板の上に、第１層目の層間絶縁層を
形成する工程、 （ｃ）前記第１層目の層間絶縁層に複数の第１層目のコ
ンタクトホールを形成する工程、 （ｄ）前記第１層目の層間絶縁層および前記コンタクト
ホールの表面に、高融点金属からなる金属層および高融
点金属の窒化物層を形成する工程、および（ｅ）前記第
１層目の層間絶縁層上にある、前記金属層および前記窒
化物層をパターニングして、第１層目の配線層を形成す
る工程。 - 【請求項１２】 請求項１１において、 前記第１層目の配線層は、前記負荷トランジスタの不純
物拡散層と前記駆動トランジスタの不純物拡散層とを接
続するためのノード配線層を含む、半導体記憶装置の製
造方法。 - 【請求項１３】 請求項１１または１２において、 前記第１層目の配線層は、前記第１層目のコンタクト部
と第２層目のコンタクト部とを接続するパッド層を含
む、半導体記憶装置の製造方法。 - 【請求項１４】 請求項１１〜１３のいずれかにおい
て、 前記第１層目の配線層は、さらに、高融点金属からなる
金属層および高融点金属の窒化物層を有する、半導体記
憶装置の製造方法。 - 【請求項１５】 請求項１１〜１３のいずれかにおい
て、 前記第１層目の配線層は、さらに、前記第１層目のコン
タクト部を構成するプラグ層と同じ成膜工程で形成さ
れ、該プラグ層と連続する導電層を有する、半導体記憶
装置の製造方法。 - 【請求項１６】 請求項１１〜１３のいずれかにおい
て、 前記第１層目のコンタクト部は、その内部に、第２層目
の層間絶縁層と同じ成膜工程で形成される絶縁層を有す
る、半導体記憶装置の製造方法。 - 【請求項１７】 以下の工程（ａ）〜（ｇ）を含む半導
体記憶装置の製造方法。 （ａ）半導体基板の所定領域に、２つの負荷トランジス
タ、２つの駆動トランジスタおよび２つの転送トランジ
スタを含む、複数のメモリセルを形成する工程、 （ｂ）前記半導体基板の上に、第１層目の層間絶縁層を
形成する工程、 （ｃ）前記第１層目の層間絶縁層に複数の第１層目のコ
ンタクトホールを形成する工程、 （ｄ）前記第１層目の層間絶縁層および前記コンタクト
ホールの表面に、高融点金属からなる金属層および高融
点金属の窒化物層を形成し、前記コンタクトホールを構
成する導電層と、第１層目の配線層を構成する下部導電
層とを形成する工程、 （ｅ）前記窒化物層の上に導電層を形成し、前記コンタ
クトホールの内部にプラグ層を形成する工程、 （ｆ）前記窒化物層および前記プラグ層の上に上部導電
層を形成する工程、および （ｇ）前記第１層目の層間絶縁層上にある、前記金属
層、前記窒化物層および前記上部導電層をパターニング
して、第１層目の配線層を形成する工程。 - 【請求項１８】 請求項１７において、 前記上部導電層は、高融点金属からなる金属層および高
融点金属の窒化物層を含む、半導体記憶装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11260537A JP2000200838A (ja) | 1998-10-30 | 1999-09-14 | 半導体記憶装置およびその製造方法 |
| TW088118593A TW428326B (en) | 1998-10-30 | 1999-10-27 | Semiconductor memory apparatus and its fabricating method |
| US09/428,821 US6534864B1 (en) | 1998-10-30 | 1999-10-28 | Semiconductor memory device and method of fabricating the same |
| KR10-1999-0047522A KR100472801B1 (ko) | 1998-10-30 | 1999-10-29 | 반도체 기억장치 및 그 제조방법 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-326187 | 1998-10-30 | ||
| JP32618798 | 1998-10-30 | ||
| JP32618698 | 1998-10-30 | ||
| JP10-326186 | 1998-10-30 | ||
| JP11260537A JP2000200838A (ja) | 1998-10-30 | 1999-09-14 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200838A true JP2000200838A (ja) | 2000-07-18 |
Family
ID=27334925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11260537A Pending JP2000200838A (ja) | 1998-10-30 | 1999-09-14 | 半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6534864B1 (ja) |
| JP (1) | JP2000200838A (ja) |
| KR (1) | KR100472801B1 (ja) |
| TW (1) | TW428326B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123218A (ja) * | 2000-08-08 | 2002-04-26 | Semiconductor Energy Lab Co Ltd | 発光装置およびその駆動方法 |
| JP2002132234A (ja) * | 2000-08-18 | 2002-05-09 | Semiconductor Energy Lab Co Ltd | 液晶表示装置およびその駆動方法 |
| JP2002132217A (ja) * | 2000-08-18 | 2002-05-09 | Semiconductor Energy Lab Co Ltd | 電子装置およびその駆動方法 |
| KR20030085323A (ko) * | 2002-04-30 | 2003-11-05 | 주식회사 하이닉스반도체 | 에스렘(ｓｒａｍ) 셀 및 그 제조방법 |
| US6765272B2 (en) | 2001-04-27 | 2004-07-20 | Nec Electronics Corporation | Semiconductor device |
| JP2007067371A (ja) * | 2005-08-01 | 2007-03-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100855862B1 (ko) * | 2002-06-29 | 2008-09-01 | 매그나칩 반도체 유한회사 | 에스렘(ｓｒａｍ) 셀 및 그의 제조방법 |
| US8482504B2 (en) | 2000-08-18 | 2013-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of driving the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9807721D0 (en) * | 1998-04-08 | 1998-06-10 | Chiron Spa | Antigen |
| TW521226B (en) | 2000-03-27 | 2003-02-21 | Semiconductor Energy Lab | Electro-optical device |
| KR100447030B1 (ko) * | 2002-08-22 | 2004-09-07 | 삼성전자주식회사 | 웰 바이어스 전압을 인가할 수 있는 반도체 소자 및 그제조방법 |
| TWI228793B (en) * | 2003-04-28 | 2005-03-01 | Fujitsu Ltd | Semiconductor device and manufacturing method thereof |
| KR100591771B1 (ko) * | 2005-02-07 | 2006-06-26 | 삼성전자주식회사 | 반도체 장치의 불량 분석을 위한 분석 구조체 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259469A (ja) * | 1986-05-06 | 1987-11-11 | Hitachi Ltd | 半導体装置 |
| US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| JP2537413B2 (ja) * | 1989-03-14 | 1996-09-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5138425A (en) * | 1989-05-23 | 1992-08-11 | Seiko Epson Corp. | Semiconductor integrated circuit device with nitride barrier layer ion implanted with resistivity decreasing elements |
| KR100249268B1 (ko) * | 1990-11-30 | 2000-03-15 | 가나이 쓰도무 | 반도체 기억회로장치와 그 제조방법 |
| EP0517368B1 (en) * | 1991-05-03 | 1998-09-16 | STMicroelectronics, Inc. | Local interconnect for integrated circuits |
| JPH0697192A (ja) * | 1992-07-29 | 1994-04-08 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| JP2925416B2 (ja) * | 1992-11-09 | 1999-07-28 | 株式会社東芝 | 半導体集積回路装置の製造方法 |
| JPH07226387A (ja) | 1993-03-26 | 1995-08-22 | Kawasaki Steel Corp | 金属配線およびその形成方法 |
| US5528081A (en) * | 1993-06-25 | 1996-06-18 | Hall; John H. | High temperature refractory metal contact in silicon integrated circuits |
| JP2596331B2 (ja) * | 1993-09-08 | 1997-04-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR0138307B1 (ko) * | 1994-12-14 | 1998-06-01 | 김광호 | 반도체 장치의 측면콘택 형성방법 |
| US5654589A (en) * | 1995-06-06 | 1997-08-05 | Advanced Micro Devices, Incorporated | Landing pad technology doubled up as local interconnect and borderless contact for deep sub-half micrometer IC application |
| JPH0955440A (ja) | 1995-08-17 | 1997-02-25 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| US5831899A (en) * | 1997-04-07 | 1998-11-03 | Integrated Device Technology, Inc. | Local interconnect structure and process for six-transistor SRAM cell |
| JP3456391B2 (ja) * | 1997-07-03 | 2003-10-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-09-14 JP JP11260537A patent/JP2000200838A/ja active Pending
- 1999-10-27 TW TW088118593A patent/TW428326B/zh not_active IP Right Cessation
- 1999-10-28 US US09/428,821 patent/US6534864B1/en not_active Expired - Lifetime
- 1999-10-29 KR KR10-1999-0047522A patent/KR100472801B1/ko not_active IP Right Cessation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123218A (ja) * | 2000-08-08 | 2002-04-26 | Semiconductor Energy Lab Co Ltd | 発光装置およびその駆動方法 |
| US9552775B2 (en) | 2000-08-08 | 2017-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method of the same |
| JP2002132234A (ja) * | 2000-08-18 | 2002-05-09 | Semiconductor Energy Lab Co Ltd | 液晶表示装置およびその駆動方法 |
| JP2002132217A (ja) * | 2000-08-18 | 2002-05-09 | Semiconductor Energy Lab Co Ltd | 電子装置およびその駆動方法 |
| US8482504B2 (en) | 2000-08-18 | 2013-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of driving the same |
| US8890788B2 (en) | 2000-08-18 | 2014-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of driving the same |
| US6765272B2 (en) | 2001-04-27 | 2004-07-20 | Nec Electronics Corporation | Semiconductor device |
| KR20030085323A (ko) * | 2002-04-30 | 2003-11-05 | 주식회사 하이닉스반도체 | 에스렘(ｓｒａｍ) 셀 및 그 제조방법 |
| KR100855862B1 (ko) * | 2002-06-29 | 2008-09-01 | 매그나칩 반도체 유한회사 | 에스렘(ｓｒａｍ) 셀 및 그의 제조방법 |
| JP2007067371A (ja) * | 2005-08-01 | 2007-03-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
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