JP2002132217A

JP2002132217A - 電子装置およびその駆動方法

Info

Publication number: JP2002132217A
Application number: JP2001242374A
Authority: JP
Inventors: Jun Koyama; 潤小山; Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-08-18
Filing date: 2001-08-09
Publication date: 2002-05-09
Anticipated expiration: 2021-08-09
Also published as: JP4954400B2

Abstract

(57)【要約】【課題】新規の回路構成を有する駆動回路および画素
を用いて、低消費電力化が可能な電気光学装置の提供を
課題とする。【解決手段】ｎビット（ｎは自然数、ｎ≧２）のデジ
タル映像信号を用いて映像表示を行う電気光学装置にお
いて、１画素あたりｎ×ｍ個（ｍは自然数）の揮発性の
記憶回路と、ｎ×ｋ個（ｋは自然数）の不揮発性の記憶
回路を有し、ｍフレーム分のデジタル映像信号を揮発性
の記憶回路に記憶する機能と、ｋフレーム分のデジタル
映像信号を不揮発性の記憶回路に記憶する機能とを有す
る。静止画像の表示は、一旦記憶回路に記憶されたデジ
タル映像信号を繰り返し読み出して各フレームで表示を
行うことにより、その間のソース信号線駆動回路の駆動
を停止出来る。また、不揮発性の記憶回路に記憶された
デジタル映像信号は、電源遮断後も記憶されるため、次
の電源投入時に直ちに表示が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子装置およびそ
の駆動方法に関し、特に、絶縁体上に作成される薄膜ト
ランジスタを有するアクティブマトリクス型電子装置お
よびその駆動方法を用いたアクティブマトリクス型電子
装置に関する。その中で特に、映像ソースとしてデジタ
ル映像信号を用い、画素部に有機エレクトロルミネッセ
ンス（ＥＬ）素子を始めとする自発光素子を用いたアク
ティブマトリクス型電子装置およびその駆動方法を用い
たアクティブマトリクス型電子装置に関する。

【０００２】

【従来の技術】近年、ガラス基板等の絶縁体上に半導体
薄膜を形成した電子装置、特に薄膜トランジスタ（以下
ＴＦＴと表記する）を用いたアクティブマトリクス型電
子装置の普及が顕著となっている。ＴＦＴを使用したア
クティブマトリクス型電子装置は、マトリクス状に配置
された数十万から数百万のＴＦＴを有し、各画素の電荷
を制御することによって画像の表示を行っている。

【０００３】さらに最近の技術として、画素を構成する
画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて
駆動回路を同時形成するポリシリコンＴＦＴに関する技
術が発展してきており、装置の小型化、低消費電力化に
大いに貢献し、それに伴って、近年その応用分野の拡大
が著しいモバイル機器の表示部等に、電子装置は不可欠
なデバイスとなってきている。

【０００４】また、ＬＣＤ（液晶ディスプレイ）に替わ
るフラットパネルディスプレイとして、有機ＥＬ等の自
発光材料を応用した、電子装置が注目を集めており、活
発な研究が行われている。

【０００５】デジタル方式の電子装置の概略図の一例
を、図１３に示す。中央に画素部１３０７が配置されて
いる。画素部１３０７には、ソース信号線、ゲート信号
線に加え、ＥＬ素子に電流を供給するための、電流供給
線１３０６が配置されている。画素部１３０７の上側に
は、ソース信号線を制御するための、ソース信号線駆動
回路１３０１が配置されている。ソース信号線駆動回路
１３０１は、シフトレジスタ回路１３０３、第１のラッ
チ回路１３０４、第２のラッチ回路１３０５等を有す
る。画素部１３０７の左右には、ゲート信号線を制御す
るための、ゲート信号線駆動回路１３０２が配置されて
いる。なお、図１３においては、ゲート信号線駆動回路
１３０２は、画素部１３０７の左右両側に配置されてい
るが、片側配置でも構わない。ただし、両側配置とした
方が、駆動効率、駆動信頼性の面から見て望ましい。

【０００６】ソース信号線駆動回路１３０１に関して
は、図１４に示すような構成を有しており、シフトレジ
スタ回路（ＳＲ）１４０１、第１のラッチ回路（ＬＡＴ
１）１４０２、第２のラッチ回路（ＬＡＴ２）１４０３
等を有する。なお、図１４では図示していないが、必要
に応じてバッファ回路、レベルシフタ回路等を配置して
も良い。

【０００７】図１３および図１４を用いて動作について
簡単に説明する。まず、シフトレジスタ回路１３０３
（図１４中、ＳＲと表記）にクロック信号（Ｓ−ＣＬ
Ｋ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）
が入力され、順次パルスが出力される。続いて、それら
のパルスは第１のラッチ回路１３０４（図１４中、ＬＡ
Ｔ１と表記）に入力され、同じく第１のラッチ回路１３
０４に入力されたデジタル映像信号（Ｄｉｇｉｔａｌ
Ｄａｔａ）をそれぞれ保持していく。第１のラッチ回路
１３０４において、１水平周期、それぞれ１ビット分の
デジタル映像信号の保持が完了すると、帰線期間中に、
第１のラッチ回路１３０４で保持されているデジタル映
像信号は、ラッチ信号（ＬａｔｃｈＰｕｌｓｅ）の入
力に従い、一斉に第２のラッチ回路１３０５（図１４
中、ＬＡＴ２と表記）へと転送される。

【０００８】一方、ゲート信号線側駆動回路１３０２に
おいて、シフトレジスタ（図示せず）に、ゲート側クロ
ック信号（Ｇ−ＣＬＫ）、ゲート側スタートパルス（Ｇ
−ＳＰ）が入力される。シフトレジスタは、これら入力
信号に基づいて、順次パルスを出力し、バッファ等（図
示せず）を経由して、ゲート信号線選択パルスとして出
力され、順次ゲート信号線を選択していく。

【０００９】ソース信号線側駆動回路１３０１の第２の
ラッチ回路１３０５に転送されたデータは、ゲート信号
線選択パルスによって選択されている列の画素に書き込
まれる。

【００１０】続いて、画素部１３０７の駆動について説
明する。図１９に、図１３の画素部１３０７の一部を示
す。図１９（Ａ）は、３×３画素のマトリクスを示して
いる。点線枠１９００にて囲まれた部分が１画素であ
り、図１９（Ｂ）にその拡大図を示す。図１９（Ｂ）に
おいて、１９０１は、画素に信号を書き込む時のスイッ
チング素子として機能するＴＦＴ（以下、スイッチング
用ＴＦＴという）である。このスイッチング用ＴＦＴ１
９０１にはＮチャネル型もしくはＰチャネル型のいずれ
の極性を用いても良い。１９０２はＥＬ素子１９０３に
供給する電流を制御するための素子（電流制御素子）と
して機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）
である。ＥＬ駆動用ＴＦＴ１９０２にＰチャネル型を用
いる場合には、ＥＬ素子１９０３の陽極１９０９と電流
供給線１９０７との間に配置する。別の構成方法とし
て、ＥＬ駆動用ＴＦＴ１９０２にＮチャネル型を用い
て、ＥＬ素子１９０３の陰極１９１０と陰極電極１９０
８との間に配置したりすることも可能である。しかし、
ＴＦＴの動作としてソース接地が良いこと、ＥＬ素子１
９０３の製造上の制約などから、ＥＬ駆動用ＴＦＴ１９
０２にはＰチャネル型を用い、ＥＬ素子１９０３の陽極
１９０９と電流供給線１９０７との間にＥＬ駆動用ＴＦ
Ｔ１９０２を配置する方式が一般的であり、多く採用さ
れている。１９０４は、ソース信号線１９０６から入力
される信号（電圧）を保持するための保持容量である。
図１９（Ｂ）での保持容量１９０４の一方の端子は、電
流供給線１９０７に接続されているが、専用の配線を用
いることもある。スイッチング用ＴＦＴ１９０１のゲー
ト電極は、ゲート信号線１９０５に、ソース領域は、ソ
ース信号線１９０６に接続されている。

【００１１】次に、同図１９を参照して、アクティブマ
トリクス型電子装置の回路の動作について説明する。ま
ず、ゲート信号線１９０５が選択されると、スイッチン
グ用ＴＦＴ１９０１のゲート電極に電圧が印加され、ス
イッチング用ＴＦＴ１９０１が導通状態になる。する
と、ソース信号線１９０６の信号（電圧）が保持容量１
９０４に蓄積される。保持容量１９０４の電圧は、ＥＬ
駆動用ＴＦＴ１９０２のゲート・ソース間電圧Ｖ_GSとな
るため、保持容量１９０４の電圧に応じた電流がＥＬ駆
動用ＴＦＴ１９０２とＥＬ素子１９０３に流れる。その
結果、ＥＬ素子１９０３が点灯する。

【００１２】ＥＬ素子１９０３の輝度、つまりＥＬ素子
１９０３を流れる電流量は、ＥＬ駆動用ＴＦＴ１９０２
のＶ_GSによって制御出来る。Ｖ_GSは、保持容量１９０４
の電圧であり、それはソース信号線１９０６に入力され
る信号（電圧）である。つまり、ソース信号線１９０６
に入力される信号（電圧）を制御することによって、Ｅ
Ｌ素子１９０３の輝度を制御する。最後に、ゲート信号
線１９０５を非選択状態にして、スイッチング用ＴＦＴ
１９０１のゲートを閉じ、スイッチング用ＴＦＴ１９０
１を非導通状態にする。その時、保持容量１９０４に蓄
積された電荷は保持される。よって、ＥＬ駆動用ＴＦＴ
１９０２のＶ_GSは、そのまま保持され、Ｖ _GSに応じた電
流が、ＥＬ駆動用ＴＦＴ１９０２を経由してＥＬ素子１
９０３に流れ続ける。

【００１３】ＥＬ素子の駆動等に関しては、SID99 Dige
st : P372 :“Current Status andfuture of Light-Emi
tting Polymer Display Driven by Poly-Si TFT”、ASI
A DISPLAY98 : P217 :“High Resolution Light Emitti
ng Polymer Display Drivenby Low Temperature Polysi
licon Thin Film Transistor with Integrated Drive
r”、Euro Display99 Late News : P27 :“3.8 Green O
LED with Low Temperature Poly-Si TFT”などに報告さ
れている。

【００１４】次に、ＥＬ素子の階調表示の方式について
述べる。アナログ階調方式は、ＥＬ駆動用ＴＦＴの電流
特性のばらつきに弱いという欠点がある。つまり、ＥＬ
駆動用ＴＦＴの電流特性が異なると、同じゲート電圧を
印可しても、ＥＬ駆動用ＴＦＴとＥＬ素子を流れる電流
値が変わってしまう。その結果ＥＬ素子の明るさ、つま
り階調が変わってしまう。

【００１５】そこで、ＥＬ駆動用ＴＦＴの特性ばらつき
の影響を小さくするために、デジタル階調方式と呼ぶ方
式が考案されている。この方式は、ＥＬ駆動用ＴＦＴの
ゲート電圧の絶対値｜Ｖ_GS｜が点灯開始電圧以下の状態
（ほとんど電流が流れない）と、輝度飽和電圧よりも大
きい状態（最大に近い電流が流れている）、という２つ
の状態で階調を制御する方式である。この場合、ＥＬ駆
動用ＴＦＴのゲート電圧の絶対値｜Ｖ_GS｜を輝度飽和電
圧よりも十分大きくしておけば、ＥＬ駆動用ＴＦＴの電
流特性がばらついても、電流値はＩ_MAXに近くなる。よ
って、ＥＬ駆動用ＴＦＴのばらつきの影響を非常に小さ
く出来る。以上のように、ＯＮ状態（最大電流が流れて
いるため明るい）とＯＦＦ状態（電流が流れないため暗
い）の２つの状態で階調を制御するため、この方式はデ
ジタル階調方式と呼ばれている。

【００１６】しかしながら、デジタル階調方式の場合、
このままでは２階調しか表示できない。そこで、別の方
式と組み合わせて、多階調化を図る技術が複数提案され
ている。

【００１７】多階調化を図る方式の一つとして、時間階
調方式がある。時間階調方式とは、ＥＬ素子が点灯して
いる時間を制御して、その点灯時間の長短によって階調
を出す方式である。つまり、１フレーム期間を、複数の
サブフレーム期間に分割し、点灯しているサブフレーム
期間の数や長さを制御して、階調を表現している。

【００１８】図９を参照する。図９は、時間階調方式を
用いた、回路の駆動タイミングについて簡単に示してい
る。フレーム周波数を６０[Ｈｚ]とし、時間階調方式に
よって３ビットの階調を得る例である。

【００１９】図９（Ａ）に示すように、１フレーム期間
を、階調ビット数分のサブフレーム期間に分割する。こ
こでは３ビットであるので、３つのサブフレーム期間に
分割している。１つのサブフレーム期間は、さらにアド
レス期間（Ｔａ）とサステイン（点灯）期間（Ｔｓ）に
分けられる（図９（Ｂ））。ＳＦ₁でのサステイン期間
をＴｓ₁と呼ぶことにする。ＳＦ₂、ＳＦ₃の場合におい
ても同様に、Ｔｓ₂、Ｔｓ₃と呼ぶことにする。アドレス
期間は、１フレーム分の映像信号を画素に書き込む期間
であるので、いずれのサブフレーム期間においても長さ
が等しい（図９（Ｃ））。サステイン期間は、ここでは
Ｔｓ₁：Ｔｓ₂：Ｔｓ₃＝２²：２¹：２⁰＝４：２：１とい
うように、２のべき乗の比を有する。

【００２０】階調表示の方法としては、Ｔｓ₁からＴｓ₃
までのサステイン（点灯）期間において、ＥＬ素子を点
灯させるか点灯させないかのいずれかの状態に制御する
ことにより、１フレーム期間内の総点灯時間の長短によ
って輝度を制御している。この例では、点灯するサステ
イン（点灯）期間の組み合わせにより、２³＝８通りの
点灯時間の長さを決定することが出来るため、８階調を
表示できる。このように点灯時間の長短を利用して階調
表現を行う。

【００２１】さらに階調数を増やす場合は、１フレーム
期間の分割数を増やしていけばよい。１フレーム期間を
n個のサブフレームに期間に分割した場合、サステイン
（点灯）期間の長さの比率はＴｓ₁：Ｔｓ₂：・・・・・
Ｔｓ_(n-1)：Ｔｓ_n＝２^(n-1)：２^(n-2)：・・・・・
２¹：２⁰となり、２ⁿ通りの階調を表現することが可能
となる。

【００２２】

【発明が解決しようとする課題】一般的なアクティブマ
トリクス型電子装置においては、動画の表示をスムーズ
に行うため、前述の図９（Ａ）に示したように、１秒間
に６０回前後、画面表示の更新が行われる。すなわち、
１フレーム毎にデジタル映像信号を供給し、その都度画
素への書き込みを行う必要がある。たとえ、映像が静止
画であったとしても、１フレーム毎に同一の信号を供給
しつづけなければならないため、駆動回路が連続して同
じデジタル映像信号の繰り返し処理を行う必要がある。

【００２３】静止画のデジタル映像信号を一旦、外部の
記憶回路に書き込み、以後は１フレーム毎に外部の記憶
回路から電子装置にデジタル映像信号を供給する方法も
あるが、いずれの場合にも外部の記憶回路と駆動回路は
動作し続ける必要があることに変わりはない。

【００２４】特にモバイル機器においては、低消費電力
化が大きく望まれている。さらに、このモバイル機器に
おいては、静止画モードで使用されることが大部分を占
めているにもかかわらず、前述のように外部回路、駆動
回路などは静止画表示の際にも動作し続けているため、
低消費電力化への足かせとなっている。

【００２５】本発明は前述のような問題点を鑑見て、新
規の回路を用いることにより、静止画の表示時における
外部回路、信号線駆動回路などの消費電力を低減するこ
とを課題とする。

【００２６】

【課題を解決するための手段】前述の課題を解決するた
めに、本発明では次のような手段を用いた。

【００２７】画素内に複数の記憶回路を配置し、画素毎
にデジタル映像信号を記憶させる。静止画の場合、一度
書き込みを行えば、それ以降、画素に書き込まれる情報
は同様であるので、フレーム毎に信号の入力を行わなく
とも、記憶回路に記憶されている信号を読み出すことに
よって静止画を継続的に表示することができる。すなわ
ち、静止画を表示する際は、最低１フレーム分の信号の
処理動作を行って以降は、外部回路、ソース信号線駆動
回路などを停止させておくことが可能となり、それに伴
って電力消費を大きく低減することが可能となる。

【００２８】さらに、画素内に配置されている記憶回路
の一部は不揮発性のものであり、一度この不揮発性の記
憶回路に記憶したデジタル映像信号は、表示装置の電源
を遮断した後も継続して記憶しておくことが出来る。よ
って、再度電源を投入した後に、改めてデジタル映像信
号のサンプリングを行うことなく、不揮発性の記憶回路
よりデジタル映像信号を読み出して静止画の表示が可能
である。それに伴って電力消費を大きく低減することが
可能となる。

【００２９】

【発明の実施の形態】図２は、記憶回路を有する画素を
用いた電子装置における、ソース信号線駆動回路および
一部の画素の構成を示したものである。この回路は、３
ビットデジタル階調信号に対応したものであり、シフト
レジスタ回路２０１、第１のラッチ回路２０２、第２の
ラッチ回路２０３、ビット信号選択スイッチ２０４、画
素２０５を有する。２１０は、ゲート信号線駆動回路あ
るいは外部から直接供給される信号が入力される信号線
であり、画素の説明とともに後述する。

【００３０】図１は、図２における画素２０５における
回路構成を詳細に示したものである。この画素は、３ビ
ットデジタル階調に対応したものであり、ＥＬ素子（Ｅ
Ｌ）１２９、保持容量（Ｃｓ）１２７、揮発性の記憶回
路（Ａ１〜Ａ３およびＢ１〜Ｂ３）、不揮発性の記憶回
路（Ｃ１〜Ｃ３）等を有している。１０１はソース信号
線、１０２〜１０４は書き込み用ゲート信号線、１０５
〜１０７は、読み出し用ゲート信号線、１０８〜１１０
は書き込み用ＴＦＴ、１１１〜１１３は読み出し用ＴＦ
Ｔ、１１４〜１１６、１２０〜１２２は書き込み用記憶
回路選択部、１１７〜１１９、１２３〜１２５は読み出
し用記憶回路選択部、１２６は電流供給線、１２８はＥ
Ｌ駆動用ＴＦＴである。

【００３１】本発明の特徴は、画素が有する記憶回路の
中に、少なくともｎビットのデジタル映像信号を１フレ
ーム分記憶する不揮発性の記憶回路（図１中、Ｃ１〜Ｃ
３で表記）を含む点にある。その他の記憶回路（図１
中、Ａ１〜Ａ３、Ｂ１〜Ｂ３で表記）に関しては、不揮
発性の記憶回路との区別を明確とするため、ここではあ
えて揮発性の記憶回路と表記しているが、Ａ１〜Ａ３、
Ｂ１〜Ｂ３を構成する記憶回路は必ずしも揮発性である
必要はなく、不揮発性であっても良い。ただし、１フレ
ーム期間内で書き込みや読み出しを行う必要があり、そ
の書き込み時間や読み出し時間が十分に短い必要がある
ため、本発明の実施形態においては、ＳＲＡＭやＤＲＡ
Ｍ等の揮発性の記憶回路を用いている。

【００３２】図３は、図１に示した本発明の表示装置に
おけるタイミングチャートである。表示装置は３ビット
デジタル階調、ＶＧＡのものを対象としている。図１〜
図３を用いて、駆動方法について説明する。なお、各番
号は、図１〜図３のものをそのまま用いる（図番は省略
する）。

【００３３】図２および図３（Ａ）（Ｂ）を参照する。
図３（Ａ）において、各フレーム期間をα、β、γ、δ
と表記して説明する。まず、区間αにおける回路動作に
ついて説明する。

【００３４】従来のデジタル方式の駆動回路の場合と同
様に、シフトレジスタ回路２０１にクロック信号（Ｓ−
ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−Ｓ
Ｐ）が入力され、順次サンプリングパルスが出力され
る。続いて、サンプリングパルスは第１のラッチ回路２
０２（ＬＡＴ１）に入力され、同じく第１のラッチ回路
２０２に入力されたデジタル映像信号（Ｄｉｇｉｔａｌ
Ｄａｔａ）をそれぞれ保持していく。この期間を、本
明細書においてはドットデータサンプリング期間と表記
する。１水平期間分のドットデータサンプリング期間
は、図３（Ａ）において１〜４８０で示す各期間であ
る。デジタル映像信号は３ビットであり、Ｄ１がＭＳＢ
（Most Significant Bit）、Ｄ３がＬＳＢ（Least Sign
ificant Bit）である。第１のラッチ回路２０２におい
て、１水平周期分のデジタル映像信号の保持が完了する
と、帰線期間中に、第１のラッチ回路２０２で保持され
ているデジタル映像信号は、ラッチ信号（Ｌａｔｃｈ
Ｐｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路２
０３（ＬＡＴ２）へと転送される。

【００３５】続いて、再びシフトレジスタ回路２０１か
ら出力されるサンプリングパルスに従い、次水平周期分
のデジタル映像信号の保持動作が行われる。

【００３６】一方、第２のラッチ回路２０３に転送され
たデジタル映像信号は、画素内に配置された記憶回路に
書き込まれる。図３（Ｂ）に示すように、次列のドット
データサンプリング期間をI、IIおよびIIIと３分割し、
第２のラッチ回路に保持されているデジタル映像信号を
ソース信号線に出力する。このとき、ビット信号選択ス
イッチ２０４によって、各ビットの信号が順番にソース
信号線に出力されるように選択的に接続される。

【００３７】期間Iでは、書き込み用ゲート信号線１０
２にパルスが入力されてＴＦＴ１０８が導通し、記憶回
路選択部１１４が記憶回路Ａ１を選択し、記憶回路Ａ１
にデジタル映像信号が書き込まれる。続いて、期間IIで
は、書き込み用ゲート信号線１０３にパルスが入力され
てＴＦＴ１０９が導通し、記憶回路選択部１１５が記憶
回路Ａ２を選択し、記憶回路Ａ２にデジタル映像信号が
書き込まれる。最後に、期間IIIでは、書き込み用ゲー
ト信号線１０４にパルスが入力されてＴＦＴ１１０が導
通し、記憶回路選択部１１６が記憶回路Ａ３を選択し、
記憶回路Ａ３にデジタル映像信号が書き込まれる。

【００３８】以上で、１水平期間分のデジタル映像信号
の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）に
おいて※印で示された期間である。以上の動作を最終段
まで行うことにより、１フレーム分のデジタル映像信号
が記憶回路Ａ１〜Ａ３に書き込まれる。

【００３９】ところで、本発明の電子装置においては、
３ビットのデジタル階調を、時間階調方式により表現す
る。時間階調方式とは、画素に印加する電圧によって輝
度の制御を行う通常の方式と異なり、画素には２種類の
電圧のみを印加してＯＮ、ＯＦＦの２状態を用い、点灯
時間の差を利用して階調を得る方式である。時間階調方
式においてｎビットの階調表現を行う際には、その表示
期間をｎ個の期間に分割し、各期間の長さの比を
２^n-1：２^n-2：・・・：２⁰のように２のべき乗とし、
どの期間で画素をＯＮの状態にするかによって、点灯時
間の長さに差を生じ、もって階調の表現を行う。

【００４０】また、表示期間の長さを２のべき乗以外の
区分によって階調表示を行うようにしても表示は可能で
ある。

【００４１】以上をふまえて、区間βにおける動作につ
いて説明する。最終段における記憶回路への書き込みが
終了すると、１フレーム目の表示が行われる。図３
（Ｃ）は、３ビットの時間階調方式について説明する図
である。今、デジタル映像信号は、ビットごとに記憶回
路Ａ１〜Ａ３に記憶されている。Ｔｓ１は、第１ビット
データによる表示期間、Ｔｓ２は、第２ビットデータに
よる表示期間、Ｔｓ３は、第３ビットデータによる表示
期間であり、各表示期間の長さは、Ｔｓ１：Ｔｓ２：Ｔ
ｓ３＝４：２：１となっている。

【００４２】ここでは３ビットであるから、輝度は０〜
７までの８段階が得られる。Ｔｓ１〜Ｔｓ３のいずれの
期間においても表示が行われない場合には輝度０、全て
の期間を用いて表示を行えば輝度７を得る。例えば、輝
度５を表示したい場合には、Ｔｓ１とＴｓ３において画
素をＯＮの状態とし、表示させればよい。

【００４３】具体的に図を用いて説明する。Ｔｓ１にお
いては、読み出し用ゲート信号線１０５にパルスが入力
されてＴＦＴ１１１が導通し、記憶回路選択部１１７が
記憶回路Ａ１を選択し、記憶回路Ａ１に記憶されたデジ
タル映像信号にしたがってＥＬ素子を点灯させる。続い
て、Ｔｓ２においては、読み出し用ゲート信号線１０６
にパルスが入力されてＴＦＴ１１２が導通し、記憶回路
選択部１１８が記憶回路Ａ２を選択し、記憶回路Ａ２に
記憶されたデジタル映像信号にしたがってＥＬ素子を点
灯させる。最後に、Ｔｓ３においては、読み出し用ゲー
ト信号線１０７にパルスが入力されてＴＦＴ１１３が導
通し、記憶回路選択部１１９が記憶回路Ａ３を選択し、
記憶回路Ａ３に記憶されたデジタル映像信号によってＥ
Ｌ素子を点灯させる。

【００４４】以上のようにして、１フレーム期間分の表
示が行われる。一方、駆動回路側では、同時に次のフレ
ーム期間のデジタル映像信号の処理が行われている。第
２のラッチ回路へのデジタル映像信号の転送までは前述
と同様の手順である。続く記憶回路への書き込み期間に
おいては、もう一方の記憶回路を用いる。ただし、画素
内に設けた揮発性の記憶回路が１フレーム分であるとき
は、先に書き込んだ揮発性の記憶回路に上書きする。

【００４５】期間Iでは、書き込み用ゲート信号線１０
２にパルスが入力されてＴＦＴ１０８が導通し、記憶回
路選択部１１４が記憶回路Ｂ１を選択し、記憶回路Ｂ１
にデジタル映像信号が書き込まれる。続いて、期間IIで
は、書き込み用ゲート信号線１０３にパルスが入力され
てＴＦＴ１０９が導通し、記憶回路選択部１１５が記憶
回路Ｂ２を選択し、記憶回路Ｂ２にデジタル映像信号が
書き込まれる。最後に、期間IIIでは、書き込み用ゲー
ト信号線１０４にパルスが入力されてＴＦＴ１１０が導
通し、記憶回路選択部１１６が記憶回路Ｂ３を選択し、
記憶回路Ｂ３にデジタル映像信号が書き込まれる。

【００４６】続いて、区間γに入り、記憶回路Ｂ１〜Ｂ
３に記憶されたデジタル映像信号に従って２フレーム目
の表示が行われる。同時に、次のフレーム期間のデジタ
ル映像信号の処理が開始される。このデジタル映像信号
は、１フレーム目の表示が終了した記憶回路Ａ１〜Ａ３
に再び記憶される。

【００４７】その後、記憶回路Ａ１〜Ａ３に記憶された
デジタル映像信号の表示が区間δで行われ、同時に次の
フレーム期間のデジタル映像信号の処理が開始される。
このデジタル映像信号は、２フレーム目の表示が終了し
た記憶回路Ｂ１〜Ｂ３に再び記憶される。

【００４８】不揮発性の記憶回路Ｃ１〜Ｃ３へのデジタ
ル映像信号の書き込みは、一般的にＳＲＡＭ等の揮発性
の記憶回路への書き込みに比べて、非常に長い時間を必
要とするため、一旦揮発性の記憶回路Ａ１〜Ａ３もしく
はＢ１〜Ｂ３にデジタル映像信号を記憶させ、そこから
不揮発性の記憶回路Ｃ１〜Ｃ３へ書き込むという手順を
踏むのが望ましい。図１においては、揮発性の記憶回路
Ａ１〜Ａ３もしくはＢ１〜Ｂ３への書き込みが終了した
のち、読み出し用ＴＦＴ１１１〜１１３がＯＮして映像
表示を行うが、不揮発性の記憶回路への書き込みを行う
際は、読み出し用ＴＦＴ１１１〜１１３がＯＦＦし、記
憶回路選択部１１７〜１１９が、不揮発性の記憶回路Ｃ
１〜Ｃ３を選択し、書き込みを行う。この期間中は、画
面上には表示が行われないが、書き込み時間は数[ｍｓ]
程度〜１００[ｍｓ]程度なのでほとんど問題とはならな
い。

【００４９】また、電源投入時等に不揮発性の記憶回路
Ｃ１〜Ｃ３に記憶されたデジタル映像信号を読み出して
映像表示を行う場合にも、一旦揮発性の記憶回路Ａ１〜
Ａ３もしくはＢ１〜Ｂ３の方に書き込んで、以後のフレ
ーム期間では、揮発性の記憶回路Ａ１〜Ａ３もしくはＢ
１〜Ｂ３から読み出すようにすると良い。

【００５０】以上の動作を繰り返して、映像の表示が継
続的に行われる。ここで、静止画を表示する場合には、
最初の動作で記憶回路Ａ１〜Ａ３にいったんデジタル映
像信号が記憶されてからは、各フレーム期間で記憶回路
Ａ１〜Ａ３に記憶されたデジタル映像信号を反復して読
み出せば良い。したがってこの静止画が表示されている
期間中は、外部回路、ソース信号線駆動回路などの駆動
を停止させることが出来る。

【００５１】また、画素部に配置されている不揮発性の
記憶回路Ｃ１〜Ｃ３にデジタル映像信号を書き込んでお
くことで、表示装置の電源を遮断した後も継続して記憶
しておくことができる。よって，再度電源を入れた後
に，改めてデジタル映像信号のサンプリングを行うこと
なく、静止画の表示が可能である。

【００５２】さらに、記憶回路へのデジタル映像信号の
書き込み、あるいは記憶回路からのデジタル映像信号の
読み出しは、ゲート信号線１本単位で行うことが可能で
ある。すなわち、ソース信号線駆動回路およびゲート信
号線駆動回路を短期間のみ動作させ、画面の一部のみを
書き換えるなどといった表示方法をとることも出来る。
この場合は、ゲート信号線駆動回路として、デコーダを
使うのが望ましい。デコーダを使用する場合には、特開
平８−１０１６０９に開示された回路を用いればよく、
図２０に一例を示す。また，ソース信号線駆動回路にも
デコーダを用いて部分書き換えを行うことも可能であ
る。

【００５３】また、本実施形態においては、１画素内に
Ａ１〜Ａ３およびＢ１〜Ｂ３の揮発性の記憶回路を有
し、３ビットのデジタル映像信号を２フレーム分だけ記
憶する機能を有しているが、本発明はこの数に限定しな
い。つまり、ｎビットのデジタル映像信号をｍフレーム
分だけ記憶するには、１画素内にｎ×ｍ個の記憶回路を
有していれば良い。

【００５４】同様に、本実施形態においては、１画素内
にＣ１〜Ｃ３の不揮発性の記憶回路を有し、３ビットの
デジタル映像信号を１フレーム分だけ記憶する機能を有
しているが、本発明はこの数に限定しない。つまり、ｎ
ビットのデジタル映像信号を、電源を遮断した後もｋフ
レーム分だけ記憶しておくには、１画素内にｎ×ｋ個の
不揮発性の記憶回路を有していれば良い。

【００５５】以上の方法により、画素内に実装された記
憶回路を用いてデジタル映像信号の記憶を行うことによ
り、静止画を表示する際に各フレーム期間で記憶回路に
記憶されたデジタル映像信号を反復して用い、外部回
路、ソース信号線駆動回路などを駆動することなく、継
続的に静止画表示が可能となる。よって、電子装置の低
消費電力化に大きく貢献することが出来る。

【００５６】また、ソース信号線駆動回路に関しては、
ビット数に応じて増加するラッチ回路等の配置の問題か
ら、必ずしも絶縁体上に一体形成する必要はなく、その
一部あるいは全部を外付けで構成しても良い。

【００５７】さらに、本実施形態にて示した、電子装置
のソース信号線駆動回路においては、ビット数に応じた
ラッチ回路を配置しているが、１ビット分のみ配置して
動作させることも可能である。この場合、上位ビットか
ら下位ビットのデジタル映像信号を直列にラッチ回路に
入力すれば良い。

【００５８】

【実施例】以下に本発明の実施例について記述する。

【００５９】[実施例１]本実施例においては、実施形態
において示した回路における記憶回路選択部を、具体的
にトランジスタ等を用いて構成し、その動作について説
明する。

【００６０】図４は、図１に示した画素と同様のもの
で、記憶回路選択部周辺を実際に回路で構成した例であ
る。図４（Ａ）中、揮発性の記憶回路Ａ１〜Ａ３および
Ｂ１〜Ｂ３の各々に、書き込み選択用ＴＦＴ４２０、４
２２、４２４、４２６、４２８、４３０と、読み出し選
択用ＴＦＴ４２１、４２３、４２５、４２７、４２９、
４３１とを設け、記憶回路選択信号線４１４〜４１９を
もって制御する。不揮発性の記憶回路Ｃ１〜Ｃ３の各々
は、書き込み選択用ＴＦＴ４３５、４３７、４３９と、
読み出し選択用ＴＦＴ４３６、４３８、４４０とを設
け、記憶回路選択信号線４３２〜４３４、４４１〜４４
３をもって制御する。本実施例に示した画素は、揮発性
の記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３において、３ビ
ットのデジタル映像信号を２フレーム分記憶し、さらに
不揮発性の記憶回路Ｃ１〜Ｃ３によって、３ビットのデ
ジタル映像信号を１フレーム分記憶するものである。

【００６１】本実施例にて図４（Ａ）で示した回路の駆
動は、実施形態にて図３を用いて示したタイミングチャ
ートに従って駆動することが出来る。図３、図４（Ａ）
を用いて、記憶回路選択部の実際の駆動方法を加えて、
回路動作について説明する。なお、各番号は、図３、図
４（Ａ）のものをそのまま用いる（図番は省略する）。

【００６２】図３（Ａ）（Ｂ）を参照する。図３（Ａ）
において、各フレーム期間をα、β、γ、δと表記して
説明する。まず、区間αにおける回路動作について説明
する。

【００６３】シフトレジスタ回路から第２のラッチ回路
までの駆動方法に関しては実施形態にて示したものと同
様であるのでそれに従う。

【００６４】まず、記憶回路選択信号線４１４〜４１６
にパルスが入力されて書き込み選択用ＴＦＴ４２０、４
２４、４２８が導通し、記憶回路Ａ１〜Ａ３への書き込
みが可能な状態となる。期間Iでは、書き込み用ゲート
信号線４０２にパルスが入力されてＴＦＴ４０８が導通
し、記憶回路Ａ１にデジタル映像信号が書き込まれる。
続いて、期間IIでは、書き込み用ゲート信号線４０３に
パルスが入力されてＴＦＴ４０９が導通し、記憶回路Ａ
２にデジタル映像信号が書き込まれる。最後に、期間II
Iでは、書き込み用ゲート信号線４０４にパルスが入力
されてＴＦＴ４１０が導通し、記憶回路Ａ３にデジタル
映像信号が書き込まれる。

【００６５】以上で、１水平期間分のデジタル映像信号
の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）に
おいて※印で示された期間である。以上の動作を最終段
まで行うことにより、１フレーム分のデジタル映像信号
が記憶回路Ａ１〜Ａ３に書き込まれる。

【００６６】続いて、区間βにおける動作について説明
する。最終段における記憶回路への書き込みが終了する
と、１フレーム目の表示が行われる。図３（Ｃ）は、３
ビットの時間階調方式について説明する図である。今、
デジタル映像信号は、ビットごとに記憶回路Ａ１〜Ａ３
に記憶されている。Ｔｓ１は、第１ビットデータによる
表示期間、Ｔｓ２は、第２ビットデータによる表示期
間、Ｔｓ３は、第３ビットデータによる表示期間であ
り、各表示期間の長さは、Ｔｓ１：Ｔｓ２：Ｔｓ３＝
４：２：１となっている。

【００６７】ただし、表示期間の長さを２のべき乗以外
の区分によって階調表示を行うようにしても表示は可能
である。

【００６８】ここでは３ビットであるから、輝度は０〜
７までの８段階が得られる。Ｔｓ１〜Ｔｓ３のいずれの
期間においても表示が行われない場合には輝度０、全て
の期間を用いて表示を行えば輝度７を得る。例えば、輝
度５を表示したい場合には、Ｔｓ１とＴｓ３において画
素をＯＮの状態とし、表示させればよい。

【００６９】具体的に図を用いて説明する。記憶回路へ
の書き込み動作が終了した後、表示期間に移る際に、記
憶回路選択信号線４１４〜４１６に入力されていたパル
スが終了して書き込み用ＴＦＴ４２０、４２２、４２４
は非導通状態となり、同時に記憶回路選択信号線４１７
〜４１９にパルスが入力され、読み出し用ＴＦＴ４２
１、４２５、４２９が導通して、記憶回路Ａ１〜Ａ３か
らの読み出しが可能な状態となる。Ｔｓ１においては、
読み出し用ゲート信号線４０５にパルスが入力されてＴ
ＦＴ４１１が導通し、記憶回路Ａ１に記憶されたデジタ
ル映像信号にしたがってＥＬ素子４４６が点灯する。続
いて、Ｔｓ２においては、読み出し用ゲート信号線４０
６にパルスが入力されてＴＦＴ４１２が導通し、記憶回
路Ａ２に記憶されたデジタル映像信号にしたがってＥＬ
素子４４６が点灯する。最後に、Ｔｓ３においては、読
み出し用ゲート信号線４０７にパルスが入力されてＴＦ
Ｔ４１３が導通し、記憶回路Ａ３に記憶されたデジタル
映像信号によってＥＬ素子４４６が点灯する。

【００７０】以上のようにして、１フレーム期間分の表
示が行われる。一方、駆動回路側では、同時に次のフレ
ーム期間のデジタル映像信号の処理が行われている。第
２のラッチ回路へのデジタル映像信号の転送までは前述
と同様の手順である。続く記憶回路への書き込み期間に
おいては、記憶回路Ｂ１〜Ｂ３を用いる。

【００７１】なお、揮発性の記憶回路Ａ１〜Ａ３に信号
が書き込まれる期間においては、書き込み選択用ＴＦＴ
４２０、４２４、４２８が導通し、揮発性の記憶回路Ａ
１〜Ａ３に書き込みが可能な状態となっているが、同時
に読み出し選択用ＴＦＴ４２３、４２７、４３１も導通
し、揮発性の記憶回路Ｂ１〜Ｂ３からの読み出しが可能
な状態となっている。逆に、揮発性の記憶回路Ｂ１〜Ｂ
３に信号が書き込まれる期間においては、書き込み選択
用ＴＦＴ４２２、４２６、４３０が導通し、揮発性の記
憶回路Ｂ１〜Ｂ３に書き込みが可能な状態となっている
が、同時に読み出し選択用ＴＦＴ４２１、４２５、４２
９も導通し、揮発性の記憶回路Ａ１〜Ａ３からの読み出
しが可能な状態となっている。すなわち、本実施例で示
す画素においては、揮発性の記憶回路Ａ１〜Ａ３および
Ｂ１〜Ｂ３は、あるフレーム期間において書き込みと読
み出しが交互に行われる。

【００７２】期間Iでは、書き込み用ゲート信号線４０
２にパルスが入力されて書き込み用ＴＦＴ４０８が導通
し、記憶回路Ｂ１にデジタル映像信号が書き込まれる。
続いて、期間IIでは、書き込み用ゲート信号線４０３に
パルスが入力されて書き込み用ＴＦＴ４０９が導通し、
記憶回路Ｂ２にデジタル映像信号が書き込まれる。最後
に、期間IIIでは、書き込み用ゲート信号線４０４にパ
ルスが入力されて書き込み用ＴＦＴ４１０が導通し、記
憶回路Ｂ３にデジタル映像信号が書き込まれる。

【００７３】続いて、区間γに入り、記憶回路Ｂ１〜Ｂ
３に記憶されたデジタル映像信号に従って２フレーム目
の表示が行われる。同時に、次のフレーム期間のデジタ
ル映像信号の処理が開始される。このデジタル映像信号
は、１フレーム目の表示が終了した記憶回路Ａ１〜Ａ３
に再び記憶される。

【００７４】その後、記憶回路Ａ１〜Ａ３に記憶された
デジタル映像信号の表示が区間δで行われ、同時に次の
フレーム期間のデジタル映像信号の処理が開始される。
このデジタル映像信号は、２フレーム目の表示が終了し
た記憶回路Ｂ１〜Ｂ３に再び記憶される。

【００７５】不揮発性の記憶回路Ｃ１〜Ｃ３におけるデ
ジタル映像信号の書き込み、読み出し動作については、
実施形態と同様である。

【００７６】以上の手順を繰り返すことにより、映像の
表示を行う。なお、静止画の表示を行う場合には、ある
フレームのデジタル映像信号の、記憶回路への書き込み
が終了したら、ソース信号線駆動回路を停止させ、同じ
記憶回路に書き込まれている信号を毎フレームで読み込
んで表示を行う。このような方法により、静止画の表示
中における消費電力を大きく低減することが出来る。さ
らに、不揮発性の記憶回路を用いてデジタル映像信号を
記憶することによって、表示装置の電源を遮断した後
も、静止画のデジタル映像信号を記憶することが可能で
あり、再度電源を投入した後も、静止画の表示を行うこ
とが出来る。

【００７７】[実施例２]本実施例においては、画素部の
記憶回路への書き込みを点順次で行うことにより、ソー
ス信号線駆動回路の第２のラッチ回路を省略した例につ
いて記す。

【００７８】図５は、記憶回路を有する画素を用いた電
子装置における、ソース信号線駆動回路および一部の画
素の構成を示したものである。この回路は、３ビットデ
ジタル階調信号に対応したものであり、シフトレジスタ
回路５０１、ラッチ回路５０２、画素５０３を有する。
５１０は、ゲート信号線駆動回路あるいは外部から直接
供給される信号が入力される信号線であり、画素の説明
とともに後述する。

【００７９】図６は、図５に示した画素５０３の回路構
成の詳細図である。実施例１と同様、３ビットデジタル
階調に対応したものであり、ＥＬ素子６４６、保持容量
６４４、揮発性の記憶回路（Ａ１〜Ａ３およびＢ１〜Ｂ
３）、不揮発性の記憶回路（Ｃ１〜Ｃ３）等を有してい
る。６０１は第１ビット（ＭＳＢ）信号用ソース信号
線、６０２は第２ビット信号用ソース信号線、６０３は
第３ビット（ＬＳＢ）信号用ソース信号線、６０４は書
き込み用ゲート信号線、６０５〜６０７は、読み出し用
ゲート信号線、６０８〜６１０は書き込み用ＴＦＴ、６
１１〜６１３は読み出し用ＴＦＴである。記憶回路選択
部は、書き込み選択用ＴＦＴ６２０、６２２、６２４、
６２６、６２８、６３０および読み出し選択用ＴＦＴ６
２１、６２３、６２５、６２７、６２９、６３１等を用
いて構成される。６３２〜６３４および６４１〜６４３
は、記憶回路選択信号線である。不揮発性の記憶回路Ｃ
１〜Ｃ３に関しては、記憶回路選択部は、書き込み選択
用ＴＦＴ６３６、６３８、６４０および読み出し選択用
ＴＦＴ６３５、６３７、６３９等を用いて構成される。
電流供給線６３５、保持容量６３８、ＥＬ駆動用ＴＦＴ
６４５、ＥＬ素子６３７は実施例１と同様のもので良
い。

【００８０】図７は、本実施例にて示した回路の駆動に
関するタイミングチャートである。図５、図６および図
７を用いて説明する。

【００８１】シフトレジスタ回路５０１からラッチ回路
（ＬＡＴ１）５０２までの動作は実施形態および実施例
１と同様に行われる。図７（Ｂ）に示すように、第１段
目でのラッチ動作が終了すると、直ちに画素内に有する
揮発性の記憶回路への書き込みを開始する。書き込み用
ゲート信号線６０４にパルスが入力され、書き込み用Ｔ
ＦＴ６０８〜６１０が導通し、さらに記憶回路選択信号
線６２６にパルスが入力されて書き込み選択用ＴＦＴ６
１４、６１８、６２２が導通して、揮発性の記憶回路Ａ
１〜Ａ３への書き込みが可能な状態となる。ラッチ回路
５０２に保持されたビット毎のデジタル映像信号は、３
本のソース信号線６０１〜６０３を経由して、同時に書
き込まれる。

【００８２】第１段目でラッチ回路に保持されたデジタ
ル映像信号が、揮発性の記憶回路へ書き込まれていると
き、次段では続くサンプリングパルスに従って、ラッチ
回路においてデジタル映像信号の保持が行われている。
このようにして、順次揮発性の記憶回路への書き込みが
行われていく。

【００８３】以上を１水平期間（図７（Ａ）中、※※で
示す期間）内に行い、ゲート信号線の本数分が繰り返さ
れて、区間αにおける１フレーム分のデジタル映像信号
の揮発性の記憶回路への書き込みが終了すると、区間β
で示される、１フレーム目の表示期間に移る。書き込み
用ゲート信号線６０４に入力されていたパルスが停止
し、さらに記憶回路選択信号線６１４〜６１６が停止し
て書き込み選択用ＴＦＴ６２０、６２４、６２８が非導
通となり、代わって記憶回路選択信号線６１７〜６１９
にパルスが入力されて読み出し選択用ＴＦＴ６２１、６
２５、６２９が導通し、揮発性の記憶回路Ａ１〜Ａ３か
らの読み出しが可能な状態となる。

【００８４】続いて、実施例１で示した時間階調方式に
より、図７（Ｃ）に示すように、表示期間Ｔｓ１では、
読み出し用ゲート信号線６０５にパルスが入力されて読
み出し用ＴＦＴ６１１が導通し、揮発性の記憶回路Ａ１
に書き込まれているデジタル映像信号により、表示が行
われる。続いてＴｓ２では、読み出し用ゲート信号線６
０６にパルスが入力されて読み出し用ＴＦＴ６１２が導
通し、揮発性の記憶回路Ａ２に書き込まれているデジタ
ル映像信号により、表示が行われ、同様にＴｓ３では、
読み出し用ゲート信号線６０７にパルスが入力されて読
み出し用ＴＦＴ６１３が導通し、揮発性の記憶回路Ａ３
に書き込まれているデジタル映像信号により、表示が行
われる。

【００８５】以上で、１フレーム目の表示期間が完了す
る。区間βでは、同時に次のフレームにおけるデジタル
映像信号の処理が行われる。ラッチ回路５０２へのデジ
タル映像信号の保持までは前述と同様の手順である。続
く揮発性の記憶回路への書き込み期間においては、揮発
性の記憶回路Ｂ１〜Ｂ３を用いる。

【００８６】なお、揮発性の記憶回路Ａ１〜Ａ３に信号
が書き込まれる期間においては、書き込み選択用ＴＦＴ
６２０、６２４、６２８が導通し、揮発性の記憶回路Ａ
１〜Ａ３に書き込みが可能な状態となっているが、同時
に読み出し選択用ＴＦＴ６２３、６２７、６３１も導通
し、揮発性の記憶回路Ｂ１〜Ｂ３からの読み出しが可能
な状態となっている。逆に、揮発性の記憶回路Ｂ１〜Ｂ
３に信号が書き込まれる期間においては、書き込み選択
用ＴＦＴ６２２、６２６、６３０が導通し、揮発性の記
憶回路Ｂ１〜Ｂ３に書き込みが可能な状態となっている
が、同時に読み出し選択用ＴＦＴ６２１、６２５、６２
９も導通し、揮発性の記憶回路Ａ１〜Ａ３からの読み出
しが可能な状態となっている。すなわち、本実施例で示
す画素においては、揮発性の記憶回路Ａ１〜Ａ３および
Ｂ１〜Ｂ３は、あるフレーム期間において書き込みと読
み出しが交互に行われる。

【００８７】記憶回路Ｂ１〜Ｂ３への書き込み動作、読
み出し動作は揮発性の記憶回路Ａ１〜Ａ３の場合と同様
である。揮発性の記憶回路Ｂ１〜Ｂ３への書き込みが終
了すると、区間γに入り、２フレーム目の表示期間に移
る。さらにこの区間では、次のフレームにおけるデジタ
ル映像信号の処理が行われる。ラッチ回路５０２へのデ
ジタル映像信号の保持までは前述と同様の手順である。
続く揮発性の記憶回路への書き込み期間においては、再
び揮発性の記憶回路Ａ１〜Ａ３を用いる。

【００８８】その後、揮発性の記憶回路Ａ１〜Ａ３に記
憶されたデジタル映像信号の表示が区間δで行われ、同
時に次のフレーム期間のデジタル映像信号の処理が開始
される。このデジタル映像信号は、２フレーム目の表示
が終了した揮発性の記憶回路Ｂ１〜Ｂ３に再び記憶され
る。

【００８９】不揮発性の記憶回路Ｃ１〜Ｃ３におけるデ
ジタル映像信号の書き込み、読み出し動作については、
実施形態と同様である。

【００９０】以上の手順を繰り返すことにより、映像の
表示を行う。静止画の表示を行う場合には、あるフレー
ムのデジタル映像信号の、記憶回路への書き込みが終了
したら、ソース信号線駆動回路を停止させ、同じ記憶回
路に書き込まれている信号を毎フレームで読み込んで表
示を行う。さらに、一度電源を遮断し、再度電源を投入
した後に静止画を表示するときには、不揮発性の記憶回
路Ｃ１〜Ｃ３に記憶されているデジタル映像信号に基づ
き表示を行う。このような方法により、静止画の表示中
における消費電力を大きく低減することが出来る。さら
に、実施例１にて示した回路と比較すると、ラッチ回路
の数を１／２とすることが出来、回路配置の省スペース
化による装置全体の小型化に貢献出来る。

【００９１】[実施例３]本実施例においては、実施例２
にて示した、第２のラッチ回路を省略した電子装置の回
路構成を応用し、線順次駆動により画素内の記憶回路へ
の書き込みを行う方法を用いた電子装置の例について記
す。

【００９２】図１７は、本実施例にて示す電子装置のソ
ース信号線駆動回路の回路構成例を示している。この回
路は、３ビットデジタル階調信号に対応したものであ
り、シフトレジスタ回路１７０１、ラッチ回路１７０
２、スイッチ回路１７０３、画素１７０４を有する。１
７１０は、ゲート信号線駆動回路あるいは外部から直接
供給される信号が入力される信号線である。画素の回路
構成に関しては、実施例２のものと同様で良いので、図
６をそのまま参照する。

【００９３】図１８は、本実施例にて示した回路の駆動
に関するタイミングチャートである。図６、図１７およ
び図１８を用いて説明する。

【００９４】シフトレジスタ回路１７０１からサンプリ
ングパルスが出力され、ラッチ回路１７０２で、サンプ
リングパルスに従ってデジタル映像信号を保持するまで
の動作は、実施例１および実施例２と同様である。本実
施例では、ラッチ回路１７０２と画素１７０４内の揮発
性の記憶回路との間に、スイッチ回路１７０３を有して
いるため、ラッチ回路でのデジタル映像信号の保持が完
了しても、直ちに揮発性の記憶回路への書き込みが開始
されない。ドットデータサンプリング期間が終了するま
での間は、スイッチ回路１７０３は閉じたままであり、
その間、ラッチ回路ではデジタル映像信号が保持され続
ける。

【００９５】図１８（Ｂ）に示すように、１水平期間分
のデジタル映像信号の保持が完了すると、その後の帰線
期間中にラッチ信号（ＬａｔｃｈＰｕｌｓｅ）が入力
されてスイッチ回路１７０３が一斉に開き、ラッチ回路
１７０２で保持されていたデジタル映像信号は一斉に画
素１７０４内の揮発性の記憶回路に書き込まれる。この
ときの書き込み動作に関わる、画素１７０４内の動作、
さらに次のフレーム期間における表示の再の読み出し動
作に関わる、画素１７０４内の動作については、実施例
２と同様で良いので、ここでは説明を省略する。同様
に、不揮発性の記憶回路への書き込み方法およびタイミ
ングに関しても、実施例２に従うので、ここでは説明を
省略する。

【００９６】以上の方法によって、ラッチ回路を省略し
たソース信号線駆動回路においても、線順次の書き込み
駆動を容易に行うことが出来る。

【００９７】[実施例４]本実施例では、本発明の電子装
置の画素部とその周辺に設けられる駆動回路部（ソース
信号線側駆動回路、ゲート信号線側駆動回路、画素選択
信号線側駆動回路）のＴＦＴを同時に作製する方法につ
いて説明する。但し、説明を簡単にするために、駆動回
路部に関しては基本単位であるＣＭＯＳ回路を図示する
こととする。

【００９８】まず、図１０（Ａ）に示すように、コーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板５００１上に
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏか
ら作製される酸化窒化シリコン膜５００２ａを１０〜２
００[nm]（好ましくは５０〜１００[nm]）形成し、同様
にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコ
ン膜５００２ｂを５０〜２００[nm]（好ましくは１００
〜１５０[nm]）の厚さに積層形成する。本実施例では下
地膜５００２を２層構造として示したが、前記絶縁膜の
単層膜または２層以上積層させた構造として形成しても
良い。

【００９９】島状半導体層５００３〜５００７は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００７の厚さは２５〜８
０[nm]（好ましくは３０〜６０[nm]）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。

【０１００】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０[Hz]とし、レーザーエ
ネルギー密度を１００〜４００[mJ/cm²](代表的には２
００〜３００[mJ/cm²])とする。また、ＹＡＧレーザー
を用いる場合にはその第２高調波を用いパルス発振周波
数１〜１０[kHz]とし、レーザーエネルギー密度を３０
０〜６００[mJ/cm²](代表的には３５０〜５００[mJ/c
m²])とすると良い。そして幅１００〜１０００[μm]、
例えば４００[μm]で線状に集光したレーザー光を基板
全面に渡って照射し、この時の線状レーザー光の重ね合
わせ率（オーバーラップ率）を８０〜９８[％]として行
う。

【０１０１】次いで、島状半導体層５００３〜５００７
を覆う第１のゲート絶縁膜５００８を形成する。第１の
ゲート絶縁膜５００８はプラズマＣＶＤ法またはスパッ
タ法を用い、厚さを４０〜１５０[nm]としてシリコンを
含む絶縁膜で形成する。本実施例では、１２０[nm]の厚
さで酸化窒化シリコン膜で形成する。勿論、第１のゲー
ト絶縁膜はこのような酸化窒化シリコン膜に限定される
ものでなく、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。例えば、酸化シリコン膜を
用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetrae
thyl Orthosilicate）とＯ₂とを混合し、反応圧力４０
[Pa]、基板温度３００〜４００[℃]とし、高周波（１
３．５６[MHz]）、電力密度０．５〜０．８[W/cm²]で放
電させて形成することが出来る。このようにして作製さ
れる酸化シリコン膜は、その後４００〜５００[℃]の熱
アニールによりゲート絶縁膜として良好な特性を得るこ
とが出来る。

【０１０２】そして、第１のゲート絶縁膜５００８上に
ゲート電極を形成するための第１の導電膜５００９と第
２の導電膜５０１０とを形成する。本実施例では、第１
の導電膜５００９をＴａで５０〜１００[nm]の厚さに形
成し、第２の導電膜５０１０をＷで１００〜３００[nm]
の厚さに形成する。

【０１０３】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることが出来る。

【０１０４】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。

【０１０５】なお、本実施例では、第１の導電膜５００
９をＴａ、第２の導電膜５０１０をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
他の組み合わせの一例で望ましいものとしては、第１の
導電膜５００９を窒化タンタル（ＴａＮ）で形成し、第
２の導電膜５０１０をＷとする組み合わせ、第１の導電
膜５００９を窒化タンタル（ＴａＮ）で形成し、第２の
導電膜５０１０をＡｌとする組み合わせ、第１の導電膜
５００９を窒化タンタル（ＴａＮ）で形成し、第２の導
電膜５０１０をＣｕとする組み合わせが挙げられる。

【０１０６】次に、レジストによるマスク５０１１を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MH
z]）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００[W]のＲＦ（１３．５６[MH
z]）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。

【０１０７】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１２〜５０１７（第１の導電層５０
１２ａ〜５０１７ａと第２の導電層５０１２ｂ〜５０１
７ｂ）を形成する。このとき、第１のゲート絶縁膜５０
０８においては、第１の形状の導電層５０１２〜５０１
７で覆われない領域は２０〜５０[nm]程度エッチングさ
れ薄くなった領域が形成される。（図１０（Ｂ））

【０１０８】そして、第１のドーピング処理を行いＮ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０¹³〜５×１０
¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]とし
て行う。Ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いるが、ここではリン（Ｐ）を用いる。この場合、導電
層５０１２、５０１３および５０１５〜５０１７がＮ型
を付与する不純物元素に対するマスクとなり、自己整合
的に第１の不純物領域５０１８〜５０２２が形成され
る。第１の不純物領域５０１８〜５０２２には１×１０
²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でＮ型を付与す
る不純物元素を添加する。（図１０（Ｂ））

【０１０９】次に、図１０（Ｃ）に示すように、レジス
トマスクは除去しないまま、第２のエッチング処理を行
う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ
膜を選択的にエッチングする。この時、第２のエッチン
グ処理により第２の形状の導電層５０２３〜５０２８
（第１の導電層５０２３ａ〜５０２８ａと第２の導電層
５０２３ｂ〜５０２８ｂ）を形成する。このとき、第１
のゲート絶縁膜５００８においては、第２の形状の導電
層５０２３〜５０２８で覆われない領域はさらに２０〜
５０[nm]程度エッチングされ薄くなった領域が形成され
る。

【０１１０】Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ₆が極端に高く、その他のＷＣ
ｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、Ｃ
Ｆ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ₂を添加す
るとＣＦ₄とＯ₂が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ₂を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。

【０１１１】そして、図１１（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてＮ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm
²]のドーズ量で行い、図１０（Ｂ）で島状半導体層に形
成された第１の不純物領域の内側に新たな不純物領域を
形成する。ドーピングは、第２の形状の導電層５０２３
〜５０２８を不純物元素に対するマスクとして用い、第
１の導電層５０２３ａ〜５０２８ａの下側の領域にも不
純物元素が添加されるようにドーピングする。こうし
て、第３の不純物領域５０２９〜５０３３が形成され
る。この第３の不純物領域５０２９〜５０３３に添加さ
れたリン（Ｐ）の濃度は、第１の導電層５０２３ａ〜５
０２８ａのテーパー部の膜厚に従って緩やかな濃度勾配
を有している。なお、第１の導電層５０２３ａ〜５０２
８ａのテーパー部と重なる半導体層において、第１の導
電層５０２３ａ〜５０２８ａのテーパー部の端部から内
側に向かって若干、不純物濃度が低くなっているもの
の、ほぼ同程度の濃度である。

【０１１２】図１１（Ｂ）に示すように第３のエッチン
グ処理を行う。エッチングガスにＣＨＦ₆を用い、反応
性イオンエッチング法（ＲＩＥ法）を用いて行う。第３
のエッチング処理により、第１の導電層５０２３ａ〜５
０２８ａのテーパー部を部分的にエッチングして、第１
の導電層が半導体層と重なる領域が縮小される。第３の
エッチング処理によって、第３の形状の導電層５０３４
〜５０３９（第１の導電層５０３４ａ〜５０３９ａと第
２の導電層５０３４ｂ〜５０３９ｂ）を形成する。この
とき、第１のゲート絶縁膜５００８においては、第３の
形状の導電層５０３４〜５０３９で覆われない領域はさ
らに２０〜５０[nm]程度エッチングされ薄くなった領域
が形成される。

【０１１３】第３のエッチング処理によって、第３の不
純物領域５０２９〜５０３３においては、第１の導電層
５０３４ａ〜５０３９ａと重なる第３の不純物領域５０
２９ａ〜５０３３ａと、第１の不純物領域と第３の不純
物領域との間の第２の不純物領域５０２９ｂ〜５０３３
ｂとが形成される。

【０１１４】そして、図１１（Ｃ）に示すように、Ｐチ
ャネル型ＴＦＴを形成する島状半導体層５００４に第1
の導電型とは逆の導電型の第４の不純物領域５０４１を
形成する。第３の形状の導電層５０３８ｂを不純物元素
に対するマスクとして用い、自己整合的に不純物領域を
形成する。このとき、Ｎチャネル型ＴＦＴを形成する島
状半導体層５００３、５００５、５００６、５００７お
よび配線部５０３６はレジストマスク５０４０で全面を
被覆しておく。不純物領域５０４１にはそれぞれ異なる
濃度でリンが添加されているが、ジボラン（Ｂ₂Ｈ₆）を
用いたイオンドープ法で形成し、そのいずれの領域にお
いても不純物濃度が２×１０²⁰〜２×１０²¹[atoms/c
m³]となるようにする。

【０１１５】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第３
の形状の導電層５０３４、５０３５、５０３７、５０３
９がゲート電極として機能する。島状半導体層と重なる
第３の形状の導電層５０３８が、不揮発性の記憶回路に
おけるメモリＴＦＴのフローティングゲートとして機能
する。また、５０３６は島状のソース信号線として機能
する。

【０１１６】レジストマスク５０４０を除去した後、導
電型の制御を目的として、それぞれの島状半導体層に添
加された不純物元素を活性化する工程を行う。この工程
はファーネスアニール炉を用いる熱アニール法で行う。
その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法（ＲＴＡ法）を適用することが出来る。熱
アニール法では酸素濃度が１[ppm]以下、好ましくは
０．１[ppm]以下の窒素雰囲気中で４００〜７００
[℃]、代表的には５００〜６００[℃]で行うものであ
り、本実施例では５００[℃]で４時間の熱処理を行う。
ただし、第３の形状の導電層５０３４〜５０３９に用い
た配線材料が熱に弱い場合には、配線等を保護するため
層間絶縁膜（シリコンを主成分とする）を形成した後で
活性化を行うことが好ましい。

【０１１７】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。

【０１１８】続いて、図１２（Ａ）に示すように、第２
のゲート絶縁膜５０４２を形成し、第３の導電膜を形成
した後、パターニングによって、メモリＴＦＴのコント
ロールゲート５０４３を形成する。

【０１１９】その上に有機絶縁物材料から成る第１の層
間絶縁膜５０５６を形成した後、コンタクトホールを形
成し、各配線（接続配線、信号線を含む）５０４５〜５
０５３をパターニング形成する。

【０１２０】続いて、第２の層間絶縁膜５０５４を形成
し、ＥＬ駆動用ＴＦＴのドレイン配線５０５２部分にコ
ンタクトホールを形成して、画素電極５０６３をパター
ニング形成する。なお、この段階で、バンク５０５６を
形成しておく。

【０１２１】第２の層間絶縁膜５０５４としては、有機
樹脂を材料とする膜を用い、その有機樹脂としてはポリ
イミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロ
ブテン）等を使用することが出来る。特に、第２の層間
絶縁膜５０５４は平坦化の意味合いが強いので、平坦性
に優れたアクリルが好ましい。本実施例ではＴＦＴによ
って形成される段差を十分に平坦化しうる膜厚でアクリ
ル膜を形成する。

【０１２２】コンタクトホールの形成は、ドライエッチ
ングまたはウエットエッチングを用い、Ｎ型の不純物領
域またはＰ型の不純物領域に達するコンタクトホール、
配線に達するコンタクトホール、電源供給線に達するコ
ンタクトホール（図示せず）、およびゲート電極に達す
るコンタクトホール（図示せず）をそれぞれ形成する。

【０１２３】また、配線（接続配線、信号線を含む）５
０４５〜５０５３として、Ｔｉ膜を１００[nm]、Ｔｉを
含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]を
スパッタ法で連続形成した３層構造の積層膜を所望の形
状にパターニングしたものを用いる。勿論、他の導電膜
を用いても良い。

【０１２４】また、本実施例では、画素電極５０５５と
してＭｇＡｇ膜を１１０[nm]の厚さに形成し、パターニ
ングを行った。（図１２（Ａ））

【０１２５】次に、図１２（Ｂ）に示すように、ＥＬ層
５０５７および透明電極５０５８を、真空蒸着法を用い
て大気解放しないで連続形成する。なお、ＥＬ層５０５
７の膜厚は８０〜２００[nm]（典型的には１００〜１２
０[nm]）、透明電極５０５８は、ＩＴＯ膜にて形成し
た。

【０１２６】なお、ＥＬ層５０５７としては公知の材料
を用いることが出来る。公知の材料としては、駆動電圧
を考慮すると有機材料を用いるのが好ましい。例えば正
孔注入層、正孔輸送層、発光層および電子注入層でなる
４層構造をＥＬ層とすれば良い。

【０１２７】最後に、窒化珪素膜でなるパッシベーショ
ン膜５０５９を３００[nm]の厚さに形成する。パッシベ
ーション膜５０５９を形成しておくことで、ＥＬ層５０
５７を水分等から保護することができ、ＥＬ素子の信頼
性をさらに高めることが出来る。

【０１２８】こうして図１２（Ｂ）に示すような構造の
ＥＬディスプレイパネルが完成する。なお、本実施例に
おけるＥＬディスプレイパネルの作成工程においては、
回路の構成および工程の関係上、ゲート電極を形成して
いる材料であるＴａ、Ｗによってソース信号線を形成
し、ソース、ドレイン電極を形成している配線材料であ
るＡｌによってゲート信号線を形成しているが、異なる
材料を用いても良い。

【０１２９】なお、上記の工程により作成されるアクテ
ィブマトリクス型電子装置におけるＴＦＴはトップゲー
ト構造をとっているが、ボトムゲート構造のＴＦＴやそ
の他の構造のＴＦＴに対しても本実施例は容易に適用さ
れ得る。

【０１３０】また、本実施例においては、ガラス基板を
使用しているが、ガラス基板に限らず、プラスチック基
板、ステンレス基板、単結晶ウェハ等、ガラス基板以外
のものを使用することによっても実施が可能である。

【０１３１】ところで、本実施例のＥＬディスプレイパ
ネルは、画素部だけでなく駆動回路部にも最適な構造の
ＴＦＴを配置することにより、非常に高い信頼性を示
し、動作特性も向上しうる。また結晶化工程においてＮ
ｉ等の金属触媒を添加し、結晶性を高めることも可能で
ある。それによって、ソース信号線駆動回路の駆動周波
数を１０[MHz]以上にすることが可能である。

【０１３２】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦ
Ｔとして用いる。なお、ここでいう駆動回路としては、
シフトレジスタ、バッファ、レベルシフタ、線順次駆動
におけるラッチ、点順次駆動におけるトランスミッショ
ンゲートなどが含まれる。

【０１３３】本実施例の場合、Ｎチャネル型ＴＦＴの活
性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間
に挟んでゲート電極と重なるオーバーラップＬＤＤ領域
（Ｌ _OV領域）、ゲート絶縁膜を間に挟んでゲート電極と
重ならないオフセットＬＤＤ領域（Ｌ_OFF領域）および
チャネル形成領域を含む。

【０１３４】また、ＣＭＯＳ回路のＰチャネル型ＴＦＴ
は、ホットキャリア注入による劣化が殆ど気にならない
ので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチ
ャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャ
リア対策を講じることも可能である。

【０１３５】その他、駆動回路において、チャネル形成
領域を双方向に電流が流れるようなＣＭＯＳ回路、即
ち、ソース領域とドレイン領域の役割が入れ替わるよう
なＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成
するＮチャネル型ＴＦＴは、チャネル形成領域の両サイ
ドにチャネル形成領域を挟む形でＬＤＤ領域を形成する
ことが好ましい。このような例としては、点順次駆動に
用いられるトランスミッションゲートなどが挙げられ
る。また駆動回路において、オフ電流を極力低く抑える
必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回
路を形成するＮチャネル型ＴＦＴは、Ｌ_OV領域を有して
いることが好ましい。このような例としては、やはり、
点順次駆動に用いられるトランスミッションゲートなど
が挙げられる。

【０１３６】なお、実際には図１２（Ｂ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
とＥＬ素子の信頼性が向上する。

【０１３７】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ（フレキシブルプリントサーキット：ＦＰＣ）を取
り付けて製品として完成する。このような出荷出来る状
態にまでした状態を本明細書中では電子装置という。

【０１３８】また、本実施例で示す工程に従えば、電子
装置の作製に必要なフォトマスクの数を抑えることが出
来る。その結果、工程を短縮し、製造コストの低減及び
歩留まりの向上に寄与することが出来る。

【０１３９】本実施例において説明した構造を有するＥ
Ｌ素子の場合、ＥＬ層５０５７で発生した光は、矢印で
示されるようにＴＦＴが形成された基板の逆方向に向か
って放射されるため、画素部を構成する素子数が増えた
場合にも、開口率の低下を心配する必要がないため、本
発明への適用は特に有効である。また、ＥＬ層５０５７
で発生した光を、本実施例とは逆の方向に向かって放射
されるようにするには、ＥＬ素子の両極における画素電
極５０５５および透明電極５０５８を逆に用いれば良
い。つまり、画素電極５０５５に透明電極を用い、陰極
電極５０５８として、ＭｇＡｇ電極を用いれば良い。

【０１４０】[実施例５]実施例１〜実施例３にて示し
た、本発明の電子装置の画素部においては、揮発性の記
憶回路としてスタティック型メモリ（Static RAM : Ｓ
ＲＡＭ）を用いて構成していたが、揮発性の記憶回路は
ＳＲＡＭのみに限定されない。本発明の電子装置の画素
部に適用可能な揮発性の記憶回路には、他にダイナミッ
ク型メモリ（Dynamic RAM : ＤＲＡＭ）等があげられ
る。本実施例においては、それらの揮発性の記憶回路を
用いて回路を構成する例を紹介する。

【０１４１】図８（Ａ）は、画素に配置された揮発性の
記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３にＤＲＡＭを用い
た例を示している。基本的な構成は、実施例１で示した
回路と同様である。揮発性の記憶回路Ａ１〜Ａ３および
Ｂ１〜Ｂ３に用いたＤＲＡＭに関しては、一般的な構成
のものを用いれば良い。本実施例では比較的構成の簡単
な、図８（Ｂ）に示すようなインバータおよび容量によ
って構成したものを用いて図示している。

【０１４２】ソース信号線駆動回路の動作は、実施例１
と同様である。ここで、ＳＲＡＭと異なり、ＤＲＡＭの
場合、一定期間ごとに再書き込み動作（以後、この動作
をリフレッシュと表記する）が必要であるため、リフレ
ッシュ用ＴＦＴ８０１〜８０３を有する。リフレッシュ
は、静止画を表示している期間（揮発性の記憶回路に記
憶されたデジタル映像信号を繰り返し読み出して表示を
行っている期間）のあるタイミングで、リフレッシュ用
ＴＦＴ８０１〜８０３をそれぞれ導通させ、画素部にお
ける電荷を、揮発性の記憶回路側にフィードバックする
ことによって行われる。

【０１４３】さらに、特に図示しないが、他形式の揮発
性の記憶回路として、強誘電体メモリ（Ferroelectric
RAM : ＦｅＲＡＭ）を利用して本発明の電子装置の画素
部を構成することも可能である。ＦｅＲＡＭは、ＳＲＡ
ＭやＤＲＡＭと同等の書き込み速度を有する不揮発性メ
モリであり、その書き込み電圧が低い等の特徴を利用し
て、本発明の電子装置のさらなる低消費電力化が可能で
ある。またその他、フラッシュメモリ等によっても、構
成は可能である。

【０１４４】[実施例６]本発明を適用して作成した駆動
回路を用いたアクティブマトリクス型表示装置には様々
な用途がある。本実施例では、本発明を適用して作成し
た駆動回路を用いた表示装置を組み込んだ半導体装置に
ついて説明する。

【０１４５】このような表示装置には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュー
タ、テレビ等が挙げられる。それらの一例を図１５およ
び図１６に示す。

【０１４６】図１５（Ａ）は携帯電話であり、本体２６
０１、音声出力部２６０２、音声入力部２６０３、表示
部２６０４、操作スイッチ２６０５、アンテナ２６０６
から構成されている。本発明は表示部２６０４に適用す
ることができる。

【０１４７】図１５（Ｂ）はビデオカメラであり、本体
２６１１、表示部２６１２、音声入力部２６１３、操作
スイッチ２６１４、バッテリー２６１５、受像部２６１
６から成っている。本発明は表示部２６１２に適用する
ことができる。

【０１４８】図１５（Ｃ）はモバイルコンピュータある
いは携帯型情報端末であり、本体２６２１、カメラ部２
６２２、受像部２６２３、操作スイッチ２６２４、表示
部２６２５で構成されている。本発明は表示部２６２５
に適用することができる。

【０１４９】図１５（Ｄ）はヘッドマウントディスプレ
イであり、本体２６３１、表示部２６３２、アーム部２
６３３で構成される。本発明は表示部２６３２に適用す
ることができる。

【０１５０】図１５（Ｅ）はテレビであり、本体２６４
１、スピーカー２６４２、表示部２６４３、受信装置２
６４４、増幅装置２６４５等で構成される。本発明は表
示部２６４３に適用することができる。

【０１５１】図１５（Ｆ）は携帯書籍であり、本体２６
５１、表示部２６５２、記憶媒体２６５３、操作スイッ
チ２６５４、アンテナ２６５５から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（ＤｉｇｉｔａｌＶｅｒ
ｓａｔｉｌｅＤｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部２６５２に適用することができる。

【０１５２】図１６（Ａ）はパーソナルコンピュータで
あり、本体２７０１、画像入力部２７０２、表示部２７
０３、キーボード２７０４で構成される。本発明は表示
部２７０３に適用することができる。

【０１５３】図１６（Ｂ）はプログラムを記録した記録
媒体を用いるプレーヤーであり、本体２７１１、表示部
２７１２、スピーカー部２７１３、記録媒体２７１４、
操作スイッチ２７１５で構成される。なお、この装置は
記録媒体としてＤＶＤ（ＤｉｇｔｉａｌＶｅｒｓａｔ
ｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑
賞やゲームやインターネットを行うことができる。本発
明は表示部２６１２に適用することができる。

【０１５４】図１６（Ｃ）はデジタルカメラであり、本
体２７２１、表示部２７２２、接眼部２７２３、操作ス
イッチ２７２４、受像部（図示しない）で構成される。
本発明は表示部２７２２に適用することができる。

【０１５５】図１６（Ｄ）は片眼のヘッドマウントディ
スプレイであり、表示部２７３１、バンド部２７３２で
構成される。本発明は表示部２７３１に適用することが
できる。

【０１５６】[実施例７]図２１に携帯情報端末に本発明
を実施した例を示す。この例では静止画を表示する場合
には、ＣＰＵ２１０６の映像信号処理回路２１０７、Ｖ
ＲＡＭ２１１１などの機能を停止させ、消費電力の低減
を図ることができる。図２１では動作をおこなう部分を
点線で表示している。またコントローラ２１１２はＣＯ
Ｇで表示装置２１１３に装着してもよいし、表示装置内
部に一体形成してもよい。図２２，２３に携帯電話に本
発明を実施した例を示す。図２１と同様に静止画表示時
は一部の機能を停止できるので消費電力を低減できる。

【０１５７】

【発明の効果】各画素の内部に配置された複数の揮発性
の記憶回路を用いてデジタル映像信号の記憶を行うこと
により、静止画を表示する際に各フレーム期間で揮発性
の記憶回路に記憶されたデジタル映像信号を反復して用
い、継続的に静止画表示を行う際に、ソース信号線駆動
回路を停止させておくことが可能となる。さらに、各画
素に配置された不揮発性の記憶回路を用いてデジタル映
像信号を保持することによって、電源を遮断した後もデ
ジタル映像信号の保持が可能となり、電子装置全体の低
消費電力化に大きく貢献することが出来る。

【図面の簡単な説明】

【図１】複数の揮発性の記憶回路と、複数の不揮発
性の記憶回路とを内部に有する本発明の画素の回路図。

【図２】本発明の画素を用いて表示を行うためのソ
ース信号線駆動回路の回路構成例を示す図。

【図３】本発明の画素を用いて表示を行うためのタ
イミングチャートを示す図。

【図４】複数の揮発性の記憶回路と、複数の不揮発
性の記憶回路とを内部に有する本発明の画素の詳細な回
路図。

【図５】第２のラッチ回路を持たないソース信号線
駆動回路の回路構成例を示す図。

【図６】図５のソース信号線駆動回路によって駆動
される、本発明を応用した画素の詳細な回路図。

【図７】図５および図６に記載の回路を用いて表示
を行うためのタイミングチャートを示す図。

【図８】揮発性の記憶回路にダイナミック型メモリ
を用いる場合の本発明の画素の詳細な回路図。

【図９】電子装置における時間階調方式の一般的な
例のタイミングを示す図。

【図１０】本発明の画素を有する電子装置の作成工
程例を示す図。

【図１１】本発明の画素を有する電子装置の作成工
程例を示す図。

【図１２】本発明の画素を有する電子装置の作成工
程例を示す図。

【図１３】従来の電子装置の全体の回路構成を簡略
に示す図。

【図１４】従来の電子装置のソース信号線駆動回路
の回路構成例を示す図。

【図１５】本発明の画素を有する表示装置の適用が
可能な電子機器の例を示す図。

【図１６】本発明の画素を有する表示装置の適用が
可能な電子電子機器の例を示す図。

【図１７】第２のラッチ回路を持たないソース信号
線駆動回路の回路構成例を示す図。

【図１８】図１７に記載の回路を用いて表示を行う
ためのタイミングチャートを示す図。

【図１９】従来の電子装置の画素部の拡大図。

【図２０】デコーダを用いたゲート線駆動回路の例
を示す図。

【図２１】本発明を用いた携帯情報端末のブロック
図。

【図２２】本発明を用いた携帯電話のブロック図

【図２３】携帯電話の送受信部分のブロック図

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６３１Ｇ０９Ｇ 3/20 ６３１Ｋ６６０６６０Ｕ６８０６８０Ａ６８０Ｔ６８０Ｖ 3/36 3/36 Ｈ０４Ｎ 5/70 Ｈ０４Ｎ 5/70 ＡＦターム(参考） 5C006 AA01 AA02 AA14 AF06 AF44 AF51 AF53 AF61 BB16 BC02 BC03 BC06 BC12 BC20 BF02 BF03 BF04 BF09 BF11 BF15 BF24 FA47 5C058 AA12 BA02 BA14 BA26 BB11 5C080 AA06 AA10 BB05 DD26 EE17 EE29 FF11 GG12 JJ02 JJ06

Claims

【特許請求の範囲】

【請求項１】複数の画素を有する電子装置において、前記複数の画素はそれぞれ、複数の記憶回路と、複数の
不揮発性の記憶回路とを有することを特徴とする電子装
置。
【請求項２】複数の画素を有する電子装置において、前記複数の画素はそれぞれ、ｎビット（ｎは自然数、２
≦ｎ）のデジタル映像信号をｍフレーム分（ｍは自然
数、１≦ｍ）記憶するｎ×ｍ個の記憶回路と、前記ｎビットのデジタル映像信号をｋフレーム分（ｋは
自然数、１≦ｋ）記憶するｎ×ｋ個の不揮発性の記憶回
路とを有することを特徴とする電子装置。
【請求項３】複数の画素を有する電子装置において、前記複数の画素はそれぞれ、ソース信号線と、ｎ本（ｎは自然数、２≦ｎ）の書き込み用ゲート信号線
と、ｎ本の読み出し用ゲート信号線と、ｎ個の書き込み用トランジスタと、ｎ個の読み出し用トランジスタと、ｎビットのデジタル映像信号をｍフレーム分（ｍは自然
数、１≦ｍ）記憶するｎ×ｍ個の記憶回路と、前記ｎビットのデジタル映像信号をｋフレーム分（ｋは
自然数、１≦ｋ）記憶するｎ×ｋ個の不揮発性の記憶回
路と、２ｎ個の記憶回路選択部と、２ｎ個の不揮発性記憶回路選択部と、電流供給線と、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、前記ｎ個の書き込み用トランジスタのゲート電極はそれ
ぞれ、前記ｎ本の書き込み用ゲート信号線のそれぞれ異
なるいずれか１本と電気的に接続され、前記ｎ個の書き込み用トランジスタの入力電極はそれぞ
れ、前記ソース信号線と電気的に接続され、前記ｎ個の書き込み用トランジスタの出力電極はそれぞ
れ、ｎ個の前記記憶回路選択部のそれぞれ異なるいずれ
か１個を介して、ｍ個の前記記憶回路と電気的に接続さ
れ、また前記ｎ個の書き込み用トランジスタの出力電極はそ
れぞれ、ｎ個の前記不揮発性記憶回路選択部のそれぞれ
異なるいずれか１個を介して、ｋ個の前記不揮発性の記
憶回路と電気的に接続され、前記ｎ個の読み出し用トランジスタのゲート電極はそれ
ぞれ、前記ｎ本の読み出し用ゲート信号線のそれぞれ異
なるいずれか１本と電気的に接続され、前記ｎ個の書き込み用トランジスタの入力電極はそれぞ
れ、ｎ個の前記記憶回路選択部のそれぞれ異なるいずれ
か１個を介して、ｋ個の前記不揮発性の記憶回路と電気
的に接続され、また前記入力電極はそれぞれ、ｎ個の前記不揮発性記憶
回路選択部のそれぞれ異なるいずれか１個を介して、ｋ
個の前記不揮発性の記憶回路と電気的に接続され、前記ｎ個の書き込み用トランジスタの出力電極はそれぞ
れ、前記ＥＬ駆動用トランジスタのゲート電極と電気的
に接続され、前記ＥＬ駆動用トランジスタの入力電極は、前記電流供
給線と電気的に接続され、前記ＥＬ駆動用トランジスタの出力電極は、前記ＥＬ素
子の一方の電極と電気的に接続されていることを特徴と
する電子装置。
【請求項４】複数の画素を有する電子装置において、前記複数の画素はそれぞれ、ｎ本（ｎは自然数、２≦ｎ）のソース信号線と、書き込み用ゲート信号線と、ｎ本の読み出し用ゲート信号線と、ｎ個の書き込み用トランジスタと、ｎ個の読み出し用トランジスタと、ｎビットのデジタル映像信号をｍフレーム分（ｍは自然
数、１≦ｍ）記憶するｎ×ｍ個の記憶回路と、前記ｎビットのデジタル映像信号をｋフレーム分（ｋは
自然数、１≦ｋ）記憶するｎ×ｋ個の不揮発性の記憶回
路と、２ｎ個の記憶回路選択部と、２ｎ個の不揮発性記憶回路選択部と、電流供給線と、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、前記ｎ個の書き込み用トランジスタのゲート電極はそれ
ぞれ、前記書き込み用ゲート信号線と電気的に接続さ
れ、入力電極はそれぞれ、前記ｎ本のソース信号線のそれぞ
れ異なるいずれか１本と電気的に接続され、出力電極はそれぞれ、ｎ個の前記記憶回路選択部のそれ
ぞれ異なるいずれか１個を介して、ｍ個の前記記憶回路
と電気的に接続され、また前記出力電極はそれぞれ、ｎ個の前記不揮発性記憶
回路選択部のそれぞれ異なるいずれか１個を介して、ｋ
個の前記不揮発性の記憶回路と電気的に接続され、前記ｎ個の読み出し用トランジスタのゲート電極はそれ
ぞれ、前記ｎ本の読み出し用ゲート信号線のそれぞれ異
なるいずれか１本と電気的に接続され、入力電極はそれぞれ、ｎ個の前記記憶回路選択部のそれ
ぞれ異なるいずれか１個を介して、ｋ個の前記不揮発性
の記憶回路と電気的に接続され、また前記入力電極はそれぞれ、ｎ個の前記不揮発性記憶
回路選択部のそれぞれ異なるいずれか１個を介して、ｋ
個の前記不揮発性の記憶回路と電気的に接続され、前記ｎ個の書き込み用トランジスタの出力電極はそれぞ
れ、前記ＥＬ駆動用トランジスタのゲート電極と電気的
に接続され、前記ＥＬ駆動用トランジスタの入力電極は、前記電流供
給線と電気的に接続され、前記ＥＬ駆動用トランジスタの出力電極は、前記ＥＬ素
子の一方の電極と電気的に接続されていることを特徴と
する電子装置。
【請求項５】請求項３もしくは請求項４のいずれか１項
において、前記記憶回路選択部は、前記ｍ個の記憶回路および前記ｋ個の不揮発性の記憶回
路のうちいずれか１個を選択して、前期書き込み用トラ
ンジスタの出力電極と、前記選択された記憶回路もしく
は前記選択された不揮発性の記憶回路とを導通し、前記
デジタル映像信号の、前記選択された記憶回路への書き
込みを行い、あるいは、前記ｍ個の記憶回路および前記ｋ個の不揮発
性の記憶回路のうちいずれか１個を選択して、前記読み
出し用トランジスタの入力電極と、前記選択された記憶
回路もしくは前記選択された不揮発性の記憶回路とを導
通し、前記記憶されたデジタル映像信号の読み出しを行
うことを特徴とする電子装置。
【請求項６】請求項３において、クロック信号とスタートパルスとにしたがって、順次サ
ンプリングパルスを出力するシフトレジスタと、前記サンプリングパルスにしたがって、ｎビット（ｎは
自然数、２≦ｎ）のデジタル映像信号を保持する第１の
ラッチ回路と、前記第１のラッチ回路に保持された前記ｎビットのデジ
タル映像信号が転送される第２のラッチ回路と、前記第２のラッチ回路に転送された前記ｎビットのデジ
タル映像信号を１ビットずつ順に選択し、前記ソース信
号線に出力する、ビット選択回路とを有することを特徴
とする電子装置。
【請求項７】請求項４において、クロック信号とスタートパルスとにしたがって、順次サ
ンプリングパルスを出力するシフトレジスタと、前記サンプリングパルスにしたがって、ｎビット（ｎは
自然数、２≦ｎ）のデジタル映像信号のうち、１ビット
の前記デジタル映像信号を保持する第１のラッチ回路
と、前記第１のラッチ回路に保持された前記１ビットの前記
デジタル映像信号が転送され、前記ソース信号線に前記
１ビットの前記デジタル映像信号を出力する第２のラッ
チ回路とを有することを特徴とする電子装置。
【請求項８】請求項４において、クロック信号とスタートパルスとにしたがって、順次サ
ンプリングパルスを出力するシフトレジスタと、前記サンプリングパルスにしたがって、１ビットのデジ
タル映像信号を保持するラッチ回路と、前記ラッチ回路に転送された前記１ビットのデジタル映
像信号を出力する前記ソース信号線を選択する、ビット
選択回路とを有することを特徴とする電子装置。
【請求項９】請求項１乃至請求項８のいずれか１項にお
いて、前記記憶回路はスタティック型メモリ（ＳＲＡＭ）であ
ることを特徴とする電子装置。
【請求項１０】請求項１乃至請求項８のいずれか１項に
おいて、前記記憶回路は強誘電体メモリ（ＦｅＲＡＭ）であるこ
とを特徴とする電子装置。
【請求項１１】請求項１乃至請求項８のいずれか１項に
おいて、前記記憶回路はダイナミック型メモリ（ＤＲＡＭ）であ
ることを特徴とする電子装置。
【請求項１２】請求項１乃至請求項８のいずれか１項に
おいて、前記不揮発性の記憶回路は、電気的に書き込み、読み出
し、消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ）であ
ることを特徴とする電子装置。
【請求項１３】請求項１乃至請求項１２のいずれか１項
において、前記記憶回路は、ガラス基板上に形成されていることを
特徴とする電子装置。
【請求項１４】請求項１乃至請求項１２のいずれか１項
において、前記記憶回路は、プラスチック基板上に形成されている
ことを特徴とする電子装置。
【請求項１５】請求項１乃至請求項１２のいずれか１項
において、前記記憶回路は、ステンレス基板上に形成されているこ
とを特徴とする電子装置。
【請求項１６】請求項１乃至請求項１２のいずれか１項
において、前記記憶回路は、単結晶ウェハ上に形成されていること
を特徴とする電子装置。
【請求項１７】ｎビット（ｎは自然数、２≦ｎ）のデジ
タル映像信号を用いて映像の表示を行う電子装置の駆動
方法において、前記電子装置は、ソース信号線駆動回路と、ゲート信号
線駆動回路と、複数の画素とを有し前記ソース信号線駆
動回路においては、シフトレジスタからサンプリングパルスが出力されてラ
ッチ回路に入力され、前記ラッチ回路においては、前記サンプリングパルスに
したがって前記デジタル映像信信号が保持され、前記保持されたデジタル映像信号はソース信号線へと書
き込みが行われ、前記ゲート信号線駆動回路においては、ゲート信号線選択パルスが出力されてゲート信号線が選
択され、前記複数の画素においてはそれぞれ、前記ゲート信号線が選択されている行において、ソース信号線より入力されるｎビットのデジタル映像信
号の、記憶回路への書き込み、または前記記憶回路に記憶された前記ｎビットのデジタ
ル映像信号の読み出し、または前記ソース信号線より入力される前記ｎビットの
デジタル映像信号もしくは前記記憶回路に記憶された前
記ｎビットのデジタル映像信号の、不揮発性の記憶回路
への書き込み、または前記不揮発性の記憶回路に記憶された前記ｎビッ
トのデジタル映像信号の読み出し、または前記不揮発性の記憶回路に記憶された前記ｎビッ
トのデジタル映像信号の、前記記憶回路への書き込みを
行うことを特徴とする電子装置の駆動方法。
【請求項１８】ｎビット（ｎは自然数、２≦ｎ）のデジ
タル映像信号を用いて映像の表示を行う電子装置の駆動
方法において、前記電子装置は、ソース信号線駆動回路と、ゲート信号
線駆動回路と、複数の画素とを有し前記ソース信号線駆
動回路においては、シフトレジスタからサンプリングパルスが出力されてラ
ッチ回路に入力され、前記ラッチ回路においては、前記サンプリングパルスに
したがって前記デジタル映像信信号が保持され、前記保持されたデジタル映像信号はソース信号線へと書
き込みが行われ、前記ゲート信号線駆動回路は、ゲート信号線選択パルス
を出力して、前記ゲート信号線を、１行目から順次選択
し、前記複数の画素においては、１行目から順次前記ｎビッ
トのデジタル映像信号の書き込み、または前記ｎビット
の映像信号の読み出しが行われることを特徴とする電子
装置の駆動方法。
【請求項１９】ｎビット（ｎは自然数、２≦ｎ）のデジ
タル映像信号を用いて映像の表示を行う電子装置の駆動
方法において、前記電子装置は、ソース信号線駆動回路と、ゲート信号
線駆動回路と、複数の画素とを有し前記ソース信号線駆
動回路においては、シフトレジスタからサンプリングパルスが出力されてラ
ッチ回路に入力され、前記ラッチ回路においては、前記サンプリングパルスに
したがって前記デジタル映像信信号が保持され、前記保持されたデジタル映像信号はソース信号線へと書
き込みが行われ、前記ゲート信号線駆動回路は、ゲート信号線選択パルス
を、前記ゲート信号線の任意の行を特定して出力するこ
とによって選択し、前記複数の画素においては、前記ゲート信号線が選択さ
れている任意の行において、前記ｎビットのデジタル映
像信号の書き込み、または前記ｎビットの映像信号の読み出しが行われるこ
とを特徴とする電子装置の駆動方法。
【請求項２０】請求項１７乃至請求項１９のいずれか１
項において、静止画像の表示期間においては、前記記憶回路に記憶された前記ｎビットのデジタル映像
信号を繰り返し読み出して静止画像の表示を行うことに
より、前記ソース信号線駆動回路を停止することを特徴
とする電子装置の駆動方法。
【請求項２１】請求項１乃至請求項１６のいずれか１項
に記載の前記電子装置を用いたことを特徴とする電子機
器。
【請求項２２】請求項１７乃至請求項２０のいずれか１
項に記載の前記電子装置の駆動方法を用いたことを特徴
とする電子機器。
【請求項２３】請求項２１もしくは請求項２２のいずれ
か１項において、前記電子機器とは、テレビ、パーソナルコンピュータ、
携帯端末、ビデオカメラ、ヘッドマウントディスプレイ
のいずれか１つであることを特徴とする電子機器。