JP2002196306A

JP2002196306A - 液晶表示装置

Info

Publication number: JP2002196306A
Application number: JP2001294269A
Authority: JP
Inventors: Jun Koyama; 潤小山; Tomoaki Atami; 知昭熱海; Hiroyuki Miyake; 博之三宅
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-10-05
Filing date: 2001-09-26
Publication date: 2002-07-12
Anticipated expiration: 2021-09-26
Also published as: JP4761681B2

Abstract

(57)【要約】【課題】低消費電力の液晶表示装置を提供する。【解決手段】ｎビット（ｎは自然数、ｎ≧２）のデジ
タル映像信号を用いて映像の表示を行う液晶表示装置に
おいて、画素内にはｎビットのデジタル映像信号を記憶
する記憶回路とＤ／Ａ変換回路とを有し、ｎビットの映
像信号を１フレーム分、画素内で記憶することが出来
る。静止画像の表示は、記憶回路に記憶された映像信号
をフレーム毎に読み出して表示を行うため、この間はＤ
ＡＣコントローラのみが駆動している。よって、液晶表
示装置全体での消費電力の低減に寄与する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置および表
示装置の駆動回路に関し、特に、絶縁体上に作成される
薄膜トランジスタを有するアクティブマトリクス型表示
装置およびアクティブマトリクス型表示装置の駆動回路
に関する。その中で特に、映像ソースとしてデジタル映
像信号を用いるアクティブマトリクス型液晶表示装置お
よびアクティブマトリクス型液晶表示装置の駆動回路に
関する。

【０００２】

【従来の技術】近年、絶縁体上、特にガラス基板上に半
導体薄膜を形成した表示装置、特に薄膜トランジスタ
(以下ＴＦＴと表記する)を用いたアクティブマトリクス
型表示装置が普及してきている。ＴＦＴを使用したアク
ティブマトリクス型表示装置は、マトリクス状に配置さ
れた数十万から数百万のＴＦＴを有し、各画素の電荷を
制御することによって画像の表示を行っている。

【０００３】さらに最近の技術として、画素を構成する
画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて
駆動回路を同時形成するポリシリコンＴＦＴに関する技
術が発展してきており、装置の小型化、低消費電力化に
大いに貢献し、それに伴って、近年その応用分野の拡大
が著しいモバイル機器の表示部等に、液晶表示装置は不
可欠なデバイスとなってきている。

【０００４】通常のデジタル方式のアクティブマトリク
ス型液晶表示装置の概略図を、図１４(Ａ)に示す。基板
１４０１の中央に画素部１４０４が配置されている。画
素部の上側には、ソース信号線を制御するための、ソー
ス信号線駆動回路１４０２が配置されている。画素部の
左右には、ゲート信号線を制御するための、ゲート信号
線駆動回路１４０３が配置されている。なお、図１４
(Ａ)においては、ゲート信号線駆動回路１４０３は、画
素部の左右両側に対称配置されているが、片側配置でも
構わない。ただし、両側配置とした方が、駆動効率、駆
動信頼性の面から見て望ましい。各駆動回路への外部か
らの信号入力は、フレキシブルプリントサーキット(Fle
xible Print Circuit：ＦＰＣ)１４０５を介して行わ
れる。

【０００５】図１４(Ｂ)は、図１４(Ａ)において、画素
部１４０４内で、点線枠１４０６で囲まれた２×２画素
の部分の回路図を拡大したものである。１つの画素は、
ソース信号線１４５１、ゲート信号線１４５２、画素Ｔ
ＦＴ１４５３、液晶１４５４、保持容量１４５５を有す
る。

【０００６】ソース信号線駆動回路１４０２は、例えば
図１５に示すような構成をしている。図１５に例として
示す駆動回路は、３ビットデジタル階調の表示に対応し
たソース信号線駆動回路であり、シフトレジスタ回路
(ＳＲ)１５０１、第１のラッチ回路(ＬＡＴ１)１５０
２、第２のラッチ回路(ＬＡＴ２)１５０３、Ｄ／Ａ(デ
ジタル／アナログ)変換回路(Digital/Analog Converte
r：ＤＡＣ)１５０４等を有する。なお、図１５では図示
していないが、必要に応じてバッファ回路、レベルシフ
タ回路等を配置しても良い。

【０００７】図１５を用いて動作について簡単に説明す
る。まず、シフトレジスタ回路１５０１にクロック信号
(Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ)およびスタートパルス(Ｓ
−ＳＰ)が入力され、順次サンプリングパルスが出力さ
れる。続いて、サンプリングパルスは第１のラッチ回路
１５０２に入力され、そのタイミングにおいて、同じく
第１のラッチ回路１５０２に入力されたデジタル映像信
号(ＤｉｇｉｔａｌＤａｔａ)をそれぞれ保持していく。
ここで、Ｄ２が最上位ビット(Most Significant Bi
t：ＭＳＢ)、Ｄ０が最下位ビット(Least Significant
Bit：ＬＳＢ)である。第１のラッチ回路１５０２にお
いて、１水平周期分のデジタル映像信号の保持が完了す
ると、帰線期間中に、第１のラッチ回路１５０２で保持
されているデジタル映像信号は、ラッチ信号(Ｌａｔｃ
ｈＰｕｌｓｅ)の入力に従い、一斉に第２のラッチ回
路１５０３へと転送される。

【０００８】その後、再びシフトレジスタ回路１５０１
が動作し、次の水平周期分のデジタル映像信号の保持が
開始される。一方で、同時に、第２のラッチ回路１５０
３で保持されているデジタル映像信号は、Ｄ／Ａ変換回
路１５０４にてアナログ映像信号へと変換される。この
アナログ化されたデジタル映像信号は、ソース信号線を
経由して、ゲート信号線(ＧａｔｅＬｉｎｅ)が選択状
態にある行の画素１５０５に書き込まれる。この動作を
繰り返すことによって、画像の表示が行われる。

【０００９】

【発明が解決しようとする課題】一般的なアクティブマ
トリクス型液晶表示装置においては、動画の表示をスム
ーズに行うため、１秒間に６０回前後、画面表示の更新
が行われる。すなわち、１フレーム毎にデジタル映像信
号を供給し、その都度画素への書き込みを行う必要があ
る。たとえ、映像が静止画であったとしても、１フレー
ム毎に同一の信号を供給し続けなければならないため、
駆動回路が連続して同じデジタル映像信号の繰り返し処
理を行う必要がある。

【００１０】静止画のデジタル映像信号を一旦、外部の
記憶回路に書き込み、以後は１フレーム毎に外部の記憶
回路から液晶表示装置にデジタル映像信号を供給する方
法もあるが、いずれの場合にも外部の記憶回路と駆動回
路は動作し続ける必要があることに変わりはない。

【００１１】特にモバイル機器においては、低消費電力
化が大きく望まれている。さらに、このモバイル機器に
おいては、静止画モードで使用されることが大部分を占
めているにもかかわらず、前述のように外部回路、駆動
回路などは静止画表示の際にも動作し続けているため、
低消費電力化への足かせとなっている。

【００１２】本発明は前述のような問題点を鑑見て、新
規の回路を用いることにより、静止画の表示時における
外部回路、信号線駆動回路などの消費電力を低減するこ
とを課題とする。

【００１３】

【課題を解決するための手段】前述した課題を解決する
ために、本発明では次のような手段を用いた。

【００１４】１つの画素は、デジタル映像信号の各ビッ
トを記憶するための記憶回路と、Ｄ／Ａ変換回路とを有
し、ソース信号線から入力されるデジタル映像信号は、
一旦記憶回路に保持され、Ｄ／Ａ変換されて液晶を駆動
する。静止画の場合、一度記憶回路にてデジタル映像信
号の記憶がなされて以降は、画素に書き込まれる情報は
同様であるから、フレーム毎にデジタル映像信号の更新
を行わなくとも、記憶回路に記憶されているデジタル映
像信号を読み出して、静止画を表示することが出来る。
すなわち、静止画表示を行っている間は、最初の１フレ
ーム分のみのデジタル映像信号の処理動作を行って以降
は、画素内のＤ／Ａ変換回路によって、記憶回路に記憶
されているデジタル映像信号を処理し、画素に書き込み
を行う。よって、その間は駆動回路の大部分を停止させ
たままでの表示が可能である。その結果、消費電力の大
幅な低減に寄与する。本発明を使用した液晶表示装置に
おいては、従来１００[mW]程度であった消費電力を、１
０[mW]程度に低減することが可能となった。

【００１５】以下に、本発明の表示装置の構成について
記載する。

【００１６】本発明の液晶表示装置の第１の特徴は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡ
Ｃコントローラと、画素部とを有し、ｎビット(ｎは自
然数、ｎ≧２)のデジタル映像信号を用いて映像の表示
を行う液晶表示装置において、前記画素部における１つ
の画素はそれぞれ、前記ｎビットのデジタル映像信号を
記憶する、１ビット×ｎ個の記憶回路と、Ｄ／Ａ変換回
路とを有することを特徴としている。

【００１７】本発明の液晶表示装置の第２の特徴は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡ
Ｃコントローラと、画素部とを有し、ｎビット(ｎは自
然数、ｎ≧２)のデジタル映像信号を用いて映像の表示
を行う液晶表示装置において、前記画素部における１つ
の画素はそれぞれ、前記ｎビットのデジタル映像信号を
記憶する、１ビット×ｎ個の記憶回路と、Ｄ／Ａ変換回
路とを有し、前記記憶回路は、１フレーム分の前記ｎビ
ットのデジタル映像信号を記憶することを特徴としてい
る。

【００１８】本発明の液晶表示装置の第３の特徴は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡ
Ｃコントローラと、画素部とを有し、ｎビット(ｎは自
然数、ｎ≧２)のデジタル映像信号を用いて映像の表示
を行う液晶表示装置において、前記画素部における１つ
の画素はそれぞれ、前記ｎビットのデジタル映像信号を
記憶する、１ビット×ｎ個の記憶回路と、Ｄ／Ａ変換回
路とを有し、前記液晶表示装置は、クロック信号とスタ
ートパルスとに従って、サンプリングパルスを出力する
手段と、前記サンプリングパルスに従って、前記デジタ
ル映像信号の保持を行う手段と、前記保持されたデジタ
ル映像信号を、記憶する手段と、前記記憶された前記デ
ジタル映像信号を読み出し、Ｄ／Ａ変換を行ってアナロ
グ階調信号を得る手段と、前記アナログ階調信号によっ
て映像の表示を行う手段と、を有することを特徴として
いる。

【００１９】本発明の液晶表示装置の第４の特徴は、前
記ソース信号線駆動回路は、デジタル映像信号をビット
毎に順次入力することを特徴としている。

【００２０】本発明の液晶表示装置の第５の特徴は、前
記ゲート信号線駆動回路は、ゲート信号線を介して、１
画素中の前記記憶回路を、１水平期間中にビット毎に順
次駆動することを特徴としている。

【００２１】本発明の液晶表示装置の第６の特徴は、前
記ＤＡＣコントローラには、複数の固定電位が入力さ
れ、前記複数の固定電位のうちいずれか１つもしくは複
数を選択して画素に供給することを特徴としている。

【００２２】本発明の液晶表示装置の第７の特徴は、前
記ＤＡＣコントローラは、複数のラッチ回路を有し、前
記ラッチ回路に記憶された選択情報に応じて前記複数の
固定電位のうちいずれか１つもしくは複数を選択するこ
とを特徴としている。

【００２３】本発明の液晶表示装置の第８の特徴は、前
記選択情報は、一定周期毎に書き換えられることを特徴
としている。

【００２４】本発明の液晶表示装置の第９の特徴は、前
記記憶回路はスタティック型メモリ(ＳＲＡＭ)であるこ
とを特徴としている。

【００２５】本発明の液晶表示装置の第１０の特徴は、
前記ソース信号線駆動回路と、ゲート信号線駆動回路
と、ＤＡＣコントローラとは画素部と同一基板上に形成
されていることを特徴としている。

【００２６】本発明の液晶表示装置の第１１の特徴は、
前記ソース信号線駆動回路、前記ゲート信号線駆動回
路、または前記ＤＡＣコントローラは外部回路であるこ
とを特徴としている。

【００２７】本発明の液晶表示装置の第１２の特徴は、
静止画像の表示期間においては、前記ＤＡＣコントロー
ラのみを駆動して、前記記憶回路に記憶されたデジタル
映像信号を繰り返し読み出し、Ｄ／Ａ変換を行ってアナ
ログ階調信号を得、前記アナログ階調信号によって映像
の表示を行うことにより、前記ソース信号線駆動回路お
よび前記ゲート信号線駆動回路を停止することを特徴と
している。

【００２８】本発明の液晶表示装置の第１３の特徴は、
静止画像の表示期間においては、前記ＤＡＣコントロー
ラのみを駆動して、前記記憶回路に記憶されたデジタル
映像信号を繰り返し読み出し、Ｄ／Ａ変換を行ってアナ
ログ階調信号を得、前記アナログ階調信号によって映像
の表示を行うことにより、前記ＤＡＣコントローラを含
まない外部回路を停止することを特徴としている。

【００２９】本発明の液晶表示装置の第１４の特徴は、
前記ソース信号線駆動回路はＸアドレスデコーダを有
し、前記ゲート信号線駆動回路はＹアドレスデコーダを
有し、前記記憶回路は、表示領域内の任意の座標の画素
において書き換えが可能であることを特徴としている。

【００３０】本発明の液晶表示装置の第１５の特徴は、
前記記憶回路は、ガラス基板上に形成されていることを
特徴としている。

【００３１】本発明の液晶表示装置の第１６の特徴は、
前記記憶回路は、プラスチック基板上に形成されている
ことを特徴としている。

【００３２】本発明の液晶表示装置の第１７の特徴は、
前記記憶回路は、ステンレス基板上に形成されているこ
とを特徴としている。

【００３３】本発明の液晶表示装置の第１８の特徴は、
前記記憶回路は、単結晶ウェハ上に形成されていること
を特徴としている。

【００３４】

【発明の実施の形態】本発明の実施の形態について説明
する。なお、ここでは具体的に説明するために、デジタ
ル映像信号の階調が３ビットである場合を例とするが，
本発明は３ビットに限定されるわけではなく、同様の方
法でｎビットのデジタル映像信号への対応が可能であ
る。

【００３５】図１は、本発明の表示装置の画素部につい
ての回路図を示している。点線枠１００で囲まれた部分
が１画素であり、隣接した３画素でそれぞれＲ、Ｇ、Ｂ
のカラーフィルタを有し、カラー画像の表示を行う。１
画素は、ソース信号線１０１、第１のゲート信号線１０
２、第２のゲート信号線１０３、第３のゲート信号線１
０４、第１の画素ＴＦＴ１０５、第２の画素ＴＦＴ１０
６、第３の画素ＴＦＴ１０７、第１の記憶回路１０８、
第２の記憶回路１０９、第３の記憶回路１１０、階調電
源選択用ＴＦＴ１１１〜１１６、低圧側階調電源線
(Ｖ_L)１１７〜１１９、高圧側階調電源線(Ｖ_H)１２０〜
１２２、第１のＤＡＣ用容量１２３、第２のＤＡＣ用容
量１２４、第３のＤＡＣ用容量１２５、画素部リセット
信号線１２６、画素部リセット用ＴＦＴ１２７、保持容
量１２８、中間階調電源線(Ｖ_M)１２９、コモン電源線
１３０、および液晶素子(ＬＣ)を有する。各部の動作に
ついては後述する。

【００３６】ここで、ＤＡＣ用容量１２３〜１２５をそ
れぞれＣ₁₂₃〜Ｃ₁₂₅とすると、それらの容量比は４：
２：１となっている。３ビットのデジタル映像信号によ
って、充電される容量が決定し、その組み合わせによっ
て８段階の電荷が充電される。これによって、液晶素子
に印加される電圧の制御が行われる。

【００３７】図２は、本発明の表示装置のソース信号線
駆動回路についての回路図を示している。ここでは、カ
ラーＱＶＧＡの表示装置を例とし、水平方向画素数が９
６０画素(３２０×ＲＧＢ)であるとして図示している。

【００３８】図示したソース信号線駆動回路は、シフト
レジスタ２０１、ＮＡＮＤ回路２０２、バッファ２０
３、レベルシフタ２０４、第１のラッチ回路２０５、第
２のラッチ回路２０６、画素２０７等を有する。

【００３９】シフトレジスタ２０１は、図５(Ａ)に示す
ような構成をしている。図５(Ａ)中、各信号の入出力に
付した番号４１〜５１は、同図にあるブロック図の入出
力ピンに付した番号４１〜５１に対応する。ここで用い
るシフトレジスタは、サンプリングパルスを順次出力す
るシフトレジスタ部と、差動増幅回路を用いたレベルシ
フタ部とを有している。

【００４０】ＮＡＮＤ回路２０２、バッファ２０３に関
しては、一般的なものを用いれば良いので、ここでは説
明を省略する。

【００４１】レベルシフタ２０４は、外部ソースから供
給されるデジタル映像信号の電圧振幅の変換を行うもの
である。図５(Ｂ)に示すような構成をしており、１２個
のレベルシフタ回路(図５(Ｂ)のブロック図中、Ｕｎｉ
ｔと表記)と、電流源(図５(Ｂ)のブロック図中Ｓｕｐ．
と表記)を有している。それぞれの回路図も同時に図５
(Ｂ)に示す。１２本の信号線より入力されるデジタル映
像信号(ＲＧＢ×４相)は、それぞれのレベルシフタによ
って電圧振幅の変換を受け、ビデオ信号線へと出力され
る。

【００４２】第１のラッチ回路２０５および第２のラッ
チ回路２０６は、図６(Ａ)に示すような構成をしてい
る。各信号の入出力に付した番号５９〜６１は、同図に
あるブロック図の入出力ピンに付した番号５９〜６１に
対応する。

【００４３】ソース信号線駆動回路の動作について説明
する。図７に、タイミングチャートを示した。７０１は
１水平期間、７０２は水平帰線期間を表す。なお、回路
図は前出の図２を参照する。スタートパルス(Ｓ−Ｓ
Ｐ)、クロック信号(Ｓ−ＣＬＫ)の入力によって、シフ
トレジスタ２０１は順次サンプリングパルスを出力す
る。その後、ＮＡＮＤ回路２０２、バッファ２０３を通
り、第１のラッチ回路２０５においてラッチ動作を行う
ためのパルスとなる。第１のラッチ回路２０５では、デ
ジタル映像信号を、先のサンプリングパルスのタイミン
グに従って順次ラッチしていく。図２で示したソース信
号線駆動回路は、ＲＧＢ３色、ビデオ４分割であるの
で、１つのサンプリングパルスのタイミングで、１２段
の第１のラッチ回路２０５がラッチ動作を同時に行う。
水平方向１列全てのラッチ動作が終了すると、帰線期間
中にラッチパルス(Ｓ−ＬＡＴ)が入力され、そのタイミ
ングに従って、一斉に第１のラッチ回路２０５から第２
のラッチ回路２０６へのデジタル映像信号が転送され
る。なお、図２に示したシフトレジスタ２０１〜第２の
ラッチ回路２０６は、１水平期間内に３回、前述の動作
を行い、３ビットデジタル映像信号を順次処理する。

【００４４】本発明の液晶表示装置におけるソース信号
線駆動回路においては、図７に示すように、ビット毎の
データを順次入力する構成となっており、ここではＤ
２、Ｄ１、Ｄ０の順にデータの入力を行っている。この
ような構成とすることで、ソース信号線駆動回路のラッ
チ回路の数を減らすことが可能である。

【００４５】図３は、本発明の表示装置のゲート信号線
駆動回路についての回路図を示している。ここでは、カ
ラーＱＶＧＡの表示装置を例とし、垂直方向画素数が２
４０画素であるとして図示している。なお、本発明の液
晶表示装置においては、デジタル映像信号の階調が３ビ
ットの場合、１画素あたり３本のゲート信号線を用いて
制御される。よって図３においては、ゲート信号線の本
数は２４０×３＝７２０本となっている。すなわち、本
発明によってｎビットデジタル階調を実現するには、１
画素あたりｎ本のゲート信号線を用い、図３によるとそ
の場合のゲート信号線の本数は２４０×ｎ本とすれば良
い。

【００４６】図示したゲート信号線駆動回路は、シフト
レジスタ３０１、ＮＡＮＤ回路３０２、ＮＯＲ回路を用
いたマルチプレクサ３０３、レベルシフタ３０４、バッ
ファ３０５等を有する。

【００４７】シフトレジスタ３０１は、ソース信号線駆
動回路の項で、図５(Ａ)にて示した回路と同様であるの
で、説明を省略する。

【００４８】レベルシフタ３０４は、図６(Ｂ)に示すよ
うな構成をしている。図６(Ｂ)中、各信号の入出力に付
した番号６２、６３は、同図にあるブロック図の入出力
ピンに付した番号６２、６３に対応する。

【００４９】ＮＡＮＤ回路３０２、バッファ３０５に関
しては、一般的なものを用いれば良いので、ここでは説
明を省略する。

【００５０】次に、ゲート信号線駆動回路の動作につい
て説明する。図８に、タイミングチャートを示した。８
０１は１水平期間、８０２はＤＡＣ処理期間、８０３は
表示期間を表す。なお、回路図は前出の図３を参照す
る。スタートパルス(Ｇ−ＳＰ)、クロック信号(Ｇ−Ｃ
ＬＫ)の入力によって、シフトレジスタ３０１は順次選
択パルスを出力する。その後、ＮＡＮＤ回路３０２を通
った後、マルチプレクサ３０３に入力される。マルチプ
レクサ３０３には、第１〜第３のマルチプレクス信号
(Ｇ−ＭＰＸ１〜３)が共に入力され、シフトレジスタか
ら出力されるパルスの１／３のパルス幅を有する選択パ
ルスを３つ順次出力する。これらはゲート信号線選択パ
ルスとして、ゲート信号線に出力され、画素ＴＦＴのゲ
ート電極に電圧が印加される。

【００５１】図４は、本発明の表示装置のＤＡＣコント
ローラについての回路図を示している。図示したＤＡＣ
コントローラは、シフトレジスタ４０１、ＮＡＮＤ回路
４０２、ＮＯＲ回路を用いたマルチプレクサ４０３、レ
ベルシフタ４０４、階調電源選択回路(Ｖ_PIX Ｓｅｌｅ
ｃｔ)４０５等を有する。

【００５２】ここで、シフトレジスタ４０１〜レベルシ
フタ４０４までの回路は、図３を用いて説明したゲート
信号線駆動回路と同様であるので、ここでは説明を省略
する。

【００５３】階調電源選択回路４０５は、図６(Ｃ)に示
すような構成をしている。図６(Ｃ)中、各信号の入出力
に付した番号６４〜６８は、同図にあるブロック図の入
出力ピンに付した番号６４〜６８に対応する。

【００５４】続いて、ＤＡＣコントローラの動作につい
て説明する。図８に、タイミングチャートを示した。説
明に際して参照する。なお、回路図は前出の図４を参照
する。シフトレジスタ４０１〜ＮＡＮＤ回路４０２まで
の動作は、ゲート信号線駆動回路と共通である。マルチ
プレクサ４０３には、それぞれ極性反転信号(Ｃ−Ｐｏ
ｌ−Ｓ)、リセット信号１(Ｃ−Ｒｅｓ１)、リセット信
号２(Ｃ−Ｒｅｓ２)が入力され、シフトレジスタ４０１
から出力される選択パルスとの論理和をとる。このう
ち、リセット信号１は、レベルシフタ４０４でその電圧
振幅の変換を受けた後、直接画素部のリセット信号線に
出力される。リセット信号２および極性反転信号は、レ
ベルシフタ４０４で電圧振幅の変換を受けた後、階調電
源選択回路４０５へと入力される。

【００５５】ここで、階調電源選択回路４０５の動作に
ついて説明する。階調電源選択回路４０５には、前述の
２信号の他に、極性切替信号(Ｃ−Ｐｏｌ−Ｖ)が入力さ
れる。これは、液晶素子に印加する電圧を、一定周期
(通常は１フレーム期間毎)で正負の切替を行うための信
号である。階調電源選択回路４０５に極性反転信号(Ｃ
−Ｐｏｌ−Ｓ)が入力されると、そのときの極性切替信
号(Ｃ−Ｐｏｌ−Ｖ)の状態をラッチし、以後、再び極性
反転信号(Ｃ−Ｐｏｌ−Ｓ)が入力される間での間、その
状態が階調電源選択回路４０５内のアナログスイッチ群
(図６(Ｃ)の詳細図を参照)を制御する。ここで、画素に
印加される電位の正負が決定される。

【００５６】高圧側階調電源線には、Ｖ_HまたはＶ_Hbの
いずれかが、低圧側階調電源線には、Ｖ_LまたはＶ_Lbの
いずれかが選択される。このとき、液晶の対向電極の電
位をＣＯＭとし、Ｖ_H＞Ｖ_M＞Ｖ_Lであるとき、｜Ｖ_H−Ｖ
_M｜≒｜Ｖ_Hb−Ｖ_M｜、｜Ｖ_L−Ｖ_M｜≒｜Ｖ_Lb−Ｖ_M｜と
する。

【００５７】例えば、Ｖ_M＝０[Ｖ]とし、Ｖ_H＝−Ｖ_L＝
５[Ｖ]、Ｖ_Hb＝−Ｖ_Lb＝−５[Ｖ]、などとすると、上記
の条件を満たす上、簡単で望ましい。

【００５８】また、リセット信号２が入力されている間
は、高圧側階調電源線(Ｖ_H)には強制的に低圧側階調電
源線と同電位が入力される(すなわち、図１において、
Ｖ_H＝Ｖ _L)ようになっており、後述する画素部の記憶回
路への書き込み動作が３ビット分終了するまでの間は、
ＤＡＣ用容量に電荷が蓄積されないようにしている。

【００５９】続いて、画素内での信号の処理から表示ま
での動作について説明する。説明に際して前出の図１を
参照する。ソース信号線１０１からは、３ビットデジタ
ル映像信号が、ビット毎に順次入力されてくる。このデ
ジタル映像信号は、１画素あたり３本配置されているゲ
ート信号線１０２〜１０４が、１水平期間内に順次選択
されることにより、各記憶回路へと書き込まれる。

【００６０】まず、リセット信号１(Ｃ−ＲＥＳ１)が入
力されて、画素部リセット用ＴＦＴ１２７が導通し、対
向電極の電位をＶ_Mに初期化する。次に、リセット信号
２(Ｃ−ＲＥＳ２)が入力されて、ＤＡＣ用容量１２３〜
１２５に電荷が蓄積されない状態に固定される。

【００６１】次に、１水平期間は３つのサブ期間に分割
され、最初のサブ期間では、第１のマルチプレクス信号
(Ｇ−ＭＰＸ１)のタイミングで第１のゲート信号線１０
２が選択されて、第１の画素ＴＦＴ１０５が導通し、最
上位ビットのデジタル映像信号(Ｄ２)が、記憶回路１０
８に書き込まれる。続いて、第２のマルチプレクス信号
(Ｇ−ＭＰＸ２)のタイミングで第２のゲート信号線１０
３が選択されて、第２の画素ＴＦＴ１０６が導通し、第
２ビットのデジタル映像信号(Ｄ１)が、記憶回路１０９
に書き込まれる。最後に、第３のマルチプレクス信号
(Ｇ−ＭＰＸ３)のタイミングで第３のゲート信号線１０
４が選択されて、第３の画素ＴＦＴ１０７が導通し、最
下位ビットのデジタル映像信号(Ｄ０)が、記憶回路１１
０に書き込まれる。

【００６２】各記憶回路１０８〜１１０に記憶されたデ
ジタル映像信号に従って、階調電源選択用ＴＦＴ１１１
〜１１６によって各ビットで階調電源線が選択される。
このとき、リセット信号２(Ｃ−ＲＥＳ２)のパルスが停
止して、ＤＡＣ用容量１２３〜１２５に電荷が蓄積さ
れ、液晶素子を駆動して映像の表示を行う。

【００６３】本発明の液晶表示装置を、ｎビットのデジ
タル映像信号に対応させるには、１水平期間をｎ分割し
て同様の処理を行えば良い。以後は、順次ビット毎に記
憶回路への信号の書き込みを行うことが出来る。

【００６４】静止画を表示する場合には、ソース信号線
駆動回路およびゲート信号線駆動回路を停止し、ＤＡＣ
コントローラのみを動作させる。このとき、記憶回路に
記憶されたデジタル映像信号をフレーム毎に読み出すこ
とにより、継続的に静止画表示を行うことが出来る。し
たがって、従来の表示装置に比較して、駆動回路の消費
電力を大幅に低減することが可能となる。

【００６５】なお、本実施形態においては、Ｄ／Ａ変換
回路は複数の容量を用いた容量型Ｄ／Ａ変換回路を用い
ているが、他にも抵抗分割によって複数の電位を与える
抵抗型Ｄ／Ａ変換回路等を用いても良い。

【００６６】

【実施例】以下に本発明の実施例について記述する。

【００６７】[実施例１]図１２は、本発明の液晶表示装
置の全体概略図である。基板１２０１の中央部には画素
部１２０５を有し、端部には信号入力用のＦＰＣ１２０
６を有する。画素部１２０５の下側には、デジタル映像
信号を処理し、ソース信号線に書き込みを行うための、
ソース信号線駆動回路１２０２が配置されている。画素
部１２０５の左右には、ゲート信号線を選択するため
の、ゲート信号線駆動回路１２０３および、画素部に配
置されたＤ／Ａ変換回路を制御するためのＤＡＣコント
ローラ１２０４が配置されている。液晶表示装置の駆動
の信頼性および効率等を考慮すると、図１４(Ａ)に示し
たように、駆動回路を画素部の両側に対向配置すること
が望ましいが、本例のような片側配置でも良い。また、
図１２に示した回路構成で、両側配置とするには、ゲー
ト信号線駆動回路１２０３とＤＡＣコントローラ１２０
４とを一体の回路で作成する方法が挙げられる。本発明
の実施形態にて示した駆動回路の動作によると、ゲート
信号線駆動回路１２０３とＤＡＣコントローラ１２０４
とは、同一周波数のクロック信号によって駆動するた
め、前述のように回路を一体形成することは容易であ
り、有効な手段であるといえる。

【００６８】図９は、本発明の液晶表示装置のアクティ
ブマトリクス基板における画素部の回路レイアウトの例
を示している。図９では、対向基板側に配置されている
対向電極および、画素電極等は省略している。なお、図
に付した番号は、図１に示した回路図に付した番号と同
様である。

【００６９】点線枠１００で囲まれた部分が１画素であ
る。点線枠１０８〜１１０で囲まれた部分が、デジタル
映像信号をビット毎に記憶する記憶回路であり、本実施
例に示した図においては、インバータをループ状に接続
した一般的なＳＲＡＭである。このように、本発明の液
晶表示装置においては、画素部の回路構成には通常より
も多くの素子を要するため、開口率を確保するのが困難
である。よって本発明の液晶表示装置としては、画素部
の構成は反射型を採用するのが望ましい。ただし、回路
の微細加工等によって、各部の省スペース化が可能であ
れば、透過型の液晶表示装置へは容易に適用が可能であ
る。

【００７０】[実施例２]本実施例では、本発明の表示装
置の画素部とその周辺に設けられる駆動回路部(ソース
信号線側駆動回路、ゲート信号線側駆動回路)のＴＦＴ
を同時に作製する方法について説明する。但し、説明を
簡単にするために、駆動回路部に関しては基本単位であ
るＣＭＯＳ回路を図示することとする。

【００７１】図１６(Ａ)を参照する。まず、本実施例で
はコーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板５０
０１を用いる。なお、基板５００１としては、透光性を
有する基板であれば限定されず、石英基板を用いても良
い。また、本実施例の処理温度に耐えうる耐熱性を有す
るプラスチック基板を用いてもよい。

【００７２】次いで、基板５００１上に酸化珪素膜、窒
化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下
地膜５００２を形成する。本実施例では下地膜５００２
として２層構造を用いるが、前記絶縁膜の単層膜または
２層以上積層させた構造を用いても良い。下地膜５００
２の１層目としては、プラズマＣＶＤ法を用い、ＳｉＨ
₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される酸化
窒化珪素膜５００１ａを１０〜２００[nm](好ましくは
５０〜１００[nm])形成する。本実施例では、膜厚５０
[nm]の酸化窒化珪素膜５００２ａ(組成比Ｓｉ＝３２
[％]、Ｏ＝２７[％]、Ｎ＝２４[％]、Ｈ＝１７[％])を
形成した。次いで、下地膜５００２の２層目としては、
プラズマＣＶＤ法を用い、ＳｉＨ₄、及びＮ₂Ｏを反応ガ
スとして成膜される酸化窒化珪素膜５００２ｂを５０〜
２００[nm](好ましくは１００〜１５０[nm])の厚さに積
層形成する。本実施例では、膜厚１００[nm]の酸化窒化
珪素膜５００２ｂ(組成比Ｓｉ＝３２[％]、Ｏ＝５９
[％]、Ｎ＝７[％]、Ｈ＝２[％])を形成した。

【００７３】次いで、下地膜上に半導体層５００３〜５
００６を形成する。半導体層５００３〜５００６は、非
晶質構造を有する半導体膜を公知の手段(スパッタ法、
ＬＰＣＶＤ法、またはプラズマＣＶＤ法等)により成膜
した後、公知の結晶化処理(レーザー結晶化法、熱結晶
化法、またはニッケルなどの触媒を用いた熱結晶化法
等)を行って得られた結晶質半導体膜を所望の形状にパ
ターニングして形成する。この半導体層５００３〜５０
０６は、２５〜８０[nm](好ましくは３０〜６０[nm])の
厚さで形成する。結晶質半導体膜の材料に限定はない
が、好ましくは珪素(シリコン)またはシリコンゲルマニ
ウム(Ｓｉ_XＧｅ_1-X(Ｘ＝０．０００１〜０．０２))合金
などで形成すると良い。本実施例では、プラズマＣＶＤ
法を用い、５５[nm]の非晶質珪素膜を成膜した後、ニッ
ケルを含む溶液を非晶質珪素膜上に保持させた。この非
晶質珪素膜に脱水素化(５００[℃]、１時間)を行った
後、熱結晶化(５５０[℃]、４時間)を行い、さらに結晶
化を改善するためのレーザーアニ―ル処理を行って結晶
質珪素膜を形成した。そして、この結晶質珪素膜から、
フォトリソグラフィ法を用いたパターニング処理によっ
て、半導体層５００３〜５００６を形成した。

【００７４】また、半導体層５００３〜５００６を形成
した後、ＴＦＴのしきい値を制御するために微量な不純
物元素(ボロンまたはリン)のドーピングを行ってもよ
い。

【００７５】また、レーザー結晶化法で結晶質半導体膜
を作製する場合には、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザー
を用いることができる。これらのレーザーを用いる場合
には、レーザー発振器から放射されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いると良
い。結晶化の条件は実施者が適宣選択するものである
が、エキシマレーザーを用いる場合はパルス発振周波数
３０[Hz]とし、レーザーエネルギー密度を１００〜４０
０[mJ/cm²](代表的には２００〜３００[mJ/cm²])とす
る。また、ＹＡＧレーザーを用いる場合にはその第２高
調波を用いパルス発振周波数１〜１０ｋＨｚとし、レー
ザーエネルギー密度を３００〜６００[mJ/cm²] (代表
的には３５０〜５００[mJ/cm²])とすると良い。そして
幅１００〜１０００[μm]、例えば４００[μm]で線状に
集光したレーザー光を基板全面に渡って照射し、この時
の線状レーザー光の重ね合わせ率(オーバーラップ率)を
５０〜９０[％]として行えばよい。

【００７６】次いで、半導体層５００３〜５００６を覆
うゲート絶縁膜５００７を形成する。ゲート絶縁膜５０
０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さ
を４０〜１５０[nm]として珪素を含む絶縁膜で形成す
る。本実施例では、プラズマＣＶＤ法により１１０[nm]
の厚さで酸化窒化珪素膜(組成比Ｓｉ＝３２[％]、Ｏ＝
５９[％]、Ｎ＝７[％]、Ｈ＝２[％])で形成した。勿
論、ゲート絶縁膜５００７は酸化窒化珪素膜に限定され
るものでなく、他の珪素を含む絶縁膜を単層または積層
構造として用いても良い。

【００７７】また、酸化珪素膜を用いる場合には、プラ
ズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)
とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３００
〜４００[℃]とし、高周波(１３．５６[MHz])電力密度
０．５〜０．８[W/cm₂]で放電させて形成することがで
きる。このようにして作製される酸化珪素膜は、その後
４００〜５００[℃]の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。

【００７８】次いで、ゲート絶縁膜５００７上に膜厚２
０〜１００[nm]の第１の導電膜５００８と、膜厚１００
〜４００[nm]の第２の導電膜５００９とを積層形成す
る。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第
１の導電膜５００７と、膜厚３７０[nm]のＷ膜からなる
第２の導電膜５００８を積層形成した。ＴａＮ膜はスパ
ッタ法で形成し、Ｔａのターゲットを用い、窒素を含む
雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲッ
トを用いたスパッタ法で形成した。その他に６フッ化タ
ングステン(ＷＦ₆)を用いる熱ＣＶＤ法で形成すること
もできる。いずれにしてもゲート電極として使用するた
めには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることができるが、Ｗ膜
中に酸素などの不純物元素が多い場合には結晶化が阻害
され高抵抗化する。従って本実施例では、高純度のＷ
(純度９９．９９９９[％])のターゲットを用いたスパッ
タ法で、さらに成膜時に気相中からの不純物の混入がな
いように十分配慮してＷ膜を形成することにより、抵抗
率９〜２０[μΩcm]を実現することができた。

【００７９】なお、本実施例では、第１の導電膜５００
８をＴａＮ、第２の導電膜５００９をＷとしたが、特に
限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃ
ｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主
成分とする合金材料若しくは化合物材料で形成してもよ
い。また、リン等の不純物元素をドーピングした多結晶
珪素膜に代表される半導体膜を用いてもよい。また、Ａ
ｇ、Ｐｄ、Ｃｕからなる合金を用いてもよい。また、第
１の導電膜をＴａ膜で形成し、第２の導電膜をＷ膜とす
る組み合わせ、第１の導電膜をＴｉＮ膜で形成し、第２
の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化
タンタル(ＴａＮ)膜で形成し、第２の導電膜をＡｌ膜と
する組み合わせ、第１の導電膜をＴａＮ膜で形成し、第
２の導電膜をＣｕ膜とする組み合わせとしてもよい。

【００８０】次に、図１６(Ｂ)に示すようにフォトリソ
グラフィ法を用いてレジストからなるマスク５０１０を
形成し、電極及び配線を形成するための第１のエッチン
グ処理を行う。第１のエッチング処理では第１及び第２
のエッチング条件で行う。本実施例では第１のエッチン
グ条件として、ＩＣＰ(Inductively Coupled Plasm
a：誘導結合型プラズマ)エッチング法を用い、エッチン
グ用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガ
ス流量比を２５／２５／１０[sccm]とし、１[Pa]の圧力
でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MH
z])電力を投入してプラズマを生成してエッチングを行
った。ここでは、松下電器産業(株)製のＩＣＰを用いた
ドライエッチング装置(Model Ｅ６４５−□ＩＣＰ)を
用いた。基板側(試料ステージ)にも１５０[Ｗ]のＲＦ
(１３．５６[MHz])電力を投入し、実質的に負の自己バ
イアス電圧を印加する。この第１のエッチング条件によ
りＷ膜をエッチングして第１の導電層の端部をテーパー
形状とする。第１のエッチング条件でのＷに対するエッ
チング速度は２００．３９[nm/min.]、ＴａＮに対する
エッチング速度は８０．３２[nm/min.]であり、ＴａＮ
に対するＷの選択比は約２．５である。また、この第１
のエッチング条件によって、Ｗのテーパー角は、約２６
°となる。

【００８１】この後、図１６(Ｂ)に示すようにレジスト
からなるマスク５０１０を除去せずに第２のエッチング
条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とを用
い、それぞれのガス流量比を３０／３０[sccm]とし、１
[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１
３．５６[MHz])電力を投入してプラズマを生成して約３
０秒程度のエッチングを行った。基板側(試料ステージ)
にも２０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、
実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣ
ｌ₂を混合した第２のエッチング条件ではＷ膜及びＴａ
Ｎ膜とも同程度にエッチングされる。第２のエッチング
条件でのＷに対するエッチング速度は５８．９７[nm/mi
n.]、ＴａＮに対するエッチング速度は６６．４３[nm/m
in.]である。なお、ゲート絶縁膜上に残渣を残すことな
くエッチングするためには、１０〜２０[％]程度の割合
でエッチング時間を増加させると良い。

【００８２】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°とすればよい。こうし
て、第１のエッチング処理により第１の導電層と第２の
導電層から成る第１の形状の導電層５０１１〜５０１５
(第１の導電層５０１１ａ〜５０１５ａと第２の導電層
５０１１ｂ〜５０１５ｂ)を形成する。ゲート絶縁膜５
００７においては、第１の形状の導電層５０１１〜５０
１５で覆われない領域は２０〜５０[nm]程度エッチング
され薄くなった領域が形成される。

【００８３】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する(図５(Ｂ))。ドーピング処
理はイオンドープ法、若しくはイオン注入法で行えば良
い。イオンドープ法の条件はドーズ量を１×１０¹³〜５
×１０¹⁵ [atoms/cm²]とし、加速電圧を６０〜１００
[keV]として行う。本実施例ではドーズ量を１．５×１
０¹⁵[atoms/cm²]とし、加速電圧を８０[keV]として行っ
た。ｎ型を付与する不純物元素として１５族に属する元
素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、
ここではリン(Ｐ)を用いた。この場合、第１の形状の導
電層５０１１〜５０１５がｎ型を付与する不純物元素に
対するマスクとなり、自己整合的に高濃度不純物領域５
０１６〜５０１９が形成される。高濃度不純物領域５０
１６〜５０１９には１×１０²⁰〜１×１０²¹[atoms/c
m³]の濃度範囲でｎ型を付与する不純物元素を添加す
る。

【００８４】次いで、図１６(Ｃ)に示すようにレジスト
からなるマスクを除去せずに第２のエッチング処理を行
う。ここでは、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂
とを用い、それぞれのガス流量比を２０／２０／２０[s
ccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]
のＲＦ(１３．５６[MHz])電力を投入してプラズマを生
成してエッチングを行った。基板側(試料ステージ)にも
２０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質
的に負の自己バイアス電圧を印加する。第２のエッチン
グ処理でのＷに対するエッチング速度は１２４．６２[n
m/min.]、ＴａＮに対するエッチング速度は２０．６７
[nm/min.]であり、ＴａＮに対するＷの選択比は６．０
５である。従って、Ｗ膜が選択的にエッチングされる。
この第２のエッチングによりＷのテーパー角は７０°と
なった。この第２のエッチング処理により第２の導電層
５０２０ｂ〜５０２４ｂを形成する。一方、第１の導電
層５０１１ａ〜５０１５ａは、ほとんどエッチングされ
ず、第１の導電層５０２０ａ〜５０２４ａを形成する。

【００８５】次いで、第２のドーピング処理を行う。ド
ーピングは第２の導電層５０２０ｂ〜５０２４ｂを不純
物元素に対するマスクとして用い、第１の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてＰ
(リン)を用い、ドーズ量１．５×１０¹⁴[atoms/cm²]、
電流密度０．５[μA]、加速電圧９０[keV]にてプラズマ
ドーピングを行った。こうして、第１の導電層と重なる
低濃度不純物領域５０２５〜５０２８を自己整合的に形
成する。この低濃度不純物領域５０２５〜５０２８へ添
加されたリン(Ｐ)の濃度は、１×１０¹⁷〜５×１０¹⁸[a
toms/cm³]であり、且つ、第１の導電層のテーパー部の
膜厚に従って緩やかな濃度勾配を有している。なお、第
１の導電層のテーパー部と重なる半導体層において、第
１の導電層のテーパー部の端部から内側に向かって若
干、不純物濃度が低くなっているものの、ほぼ同程度の
濃度である。また、高濃度不純物領域５０１６〜５０１
９にも不純物元素が添加される(図１７(Ａ))。

【００８６】次いで、図１７(Ｂ)に示すようにレジスト
からなるマスクを除去してからフォトリソグラフィ法を
用いて、第３のエッチング処理を行う。この第３のエッ
チング処理では第１の導電層のテーパー部を部分的にエ
ッチングして、第２の導電層と重なる形状にするために
行われる。ただし、第３のエッチングを行わない領域に
は、レジスト５０２９からなるマスクを形成する。

【００８７】第３のエッチング処理におけるエッチング
条件は、エッチングガスとしてＣｌ ₂とＳＦ₆とを用い、
それぞれのガス流量比を１０／５０[sccm]として第１及
び第２のエッチングと同様にＩＣＰエッチング法を用い
て行う。なお、第３のエッチング処理でのＴａＮに対す
るエッチング速度は、１１１．２[nm/min.]であり、ゲ
ート絶縁膜に対するエッチング速度は、１２．８[nm/mi
n.]である。

【００８８】本実施例では、１．３[Pa]の圧力でコイル
型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を
投入してプラズマを生成してエッチングを行った。基板
側(試料ステージ)にも１０[Ｗ]のＲＦ(１３．５６[MH
z])電力を投入し、実質的に負の自己バイアス電圧を印
加する。以上により、第１の導電層５０３０ａ〜５０３
２ａが形成される。

【００８９】上記第３のエッチングによって、第１の導
電層５０３０ａ〜５０３２ａと重ならない不純物領域
(ＬＤＤ領域)５０３３〜５０３４が形成される。なお、
不純物領域(ＧＯＬＤ領域)５０２５、５０２８は、第１
の導電層５０２０ａ、５０２４ａとそれぞれ重なったま
まである。

【００９０】このようにして、本実施例は、第１の導電
層と重ならない不純物領域(ＬＤＤ領域)５０３３〜５０
３４と、第１の導電層と重なる不純物領域(ＧＯＬＤ領
域)５０２５、５０２８を同時に形成することができ、
ＴＦＴ特性に応じた作り分けが可能となる。

【００９１】次いで、レジストからなるマスクを除去し
た後、ゲート絶縁膜５００７をエッチング処理する。こ
こでのエッチング処理は、エッチングガスにＣＨＦ₃を
用い、反応性イオンエッチング法(ＲＩＥ法)を用いて行
う。本実施例では、チャンバー圧力６．７[Pa]、ＲＦ電
力８００[Ｗ]、ＣＨＦ₃ガス流量３５[sccm]で第３のエ
ッチング処理を行った。これにより、高濃度不純物領域
５０１６〜５０１９の一部は露呈し、ゲート絶縁膜５０
０７ａ〜５００７ｄが形成される。

【００９２】次に、新たにレジストからなるマスク５０
３５を形成して第３のドーピング処理を行う。この第３
のドーピング処理により、ｐチャネル型ＴＦＴの活性層
となる半導体層に前記第１の導電型(ｎ型)とは逆の第２
の導電型(ｐ型)を付与する不純物元素が添加された不純
物領域５０３６を形成する(図１７(Ｃ))。第１の導電層
５０３０ａを不純物元素に対するマスクとして用い、ｐ
型を付与する不純物元素を添加して自己整合的に不純物
領域を形成する。

【００９３】本実施例では、不純物領域５０３６はジボ
ラン(Ｂ₂Ｈ₆)を用いたイオンドープ法で形成する。な
お、この第３のドーピング処理の際には、ｎチャネル型
ＴＦＴを形成する半導体層はレジストからなるマスク５
０３５で覆われている。第１のドーピング処理及び第２
のドーピング処理によって、不純物領域５０３６にはそ
れぞれ異なる濃度でリンが添加されているが、そのいず
れの領域においてもｐ型を付与する不純物元素の濃度が
２×１０²⁰〜２×１０²¹[atoms/cm³]となるようにドー
ピング処理することにより、ｐチャネル型ＴＦＴのソー
ス領域およびドレイン領域として機能するために何ら問
題は生じない。

【００９４】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。なお、本実施例では、ゲート絶
縁膜をエッチングした後で不純物(Ｂ)のドーピングを行
う方法を示したが、ゲート絶縁膜をエッチングしないで
不純物のドーピングを行っても良い。

【００９５】次いで、レジストからなるマスク５０３５
を除去して図１８(Ａ)に示すように第１の層間絶縁膜５
０３７を形成する。この第１の層間絶縁膜５０３７とし
ては、プラズマＣＶＤ法またはスパッタ法を用い、厚さ
を１００〜２００[nm]として珪素を含む絶縁膜で形成す
る。本実施例では、プラズマＣＶＤ法により膜厚１５０
[nm]の酸化窒化珪素膜を形成した。勿論、第１の層間絶
縁膜５０３７は酸化窒化珪素膜に限定されるものでな
く、他の珪素を含む絶縁膜を単層または積層構造として
用いても良い。

【００９６】次いで、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この活性化工
程はファーネスアニール炉を用いる熱アニール法で行
う。熱アニール法としては、酸素濃度が１[ppm]以下、
好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜
７００[℃]、代表的には５００〜５５０[℃]で行えばよ
く、本実施例では５５０[℃]、４時間の熱処理で活性化
処理を行った。なお、熱アニール法の他に、レーザーア
ニール法、またはラピッドサーマルアニール法(ＲＴＡ
法)を適用することができる。

【００９７】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したＮｉが高濃度の
Ｐを含む不純物領域にゲッタリングされ、主にチャネル
形成領域となる半導体層中のニッケル濃度が低減され
る。このようにして作製したチャネル形成領域を有する
ＴＦＴはオフ電流値が下がり、結晶性が良いことから高
い電界効果移動度が得られ、良好な特性を達成すること
ができる。

【００９８】また、第１の層間絶縁膜５０３７を形成す
る前に活性化処理を行っても良い。ただし、用いた配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜５０３７(シリコンを主成分とす
る絶縁膜、例えば窒化珪素膜)を形成した後で活性化処
理を行うことが好ましい。

【００９９】その他、活性化処理を行った後でドーピン
グ処理を行い、第１の層間絶縁膜５０３７を形成させて
も良い。

【０１００】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜５５０[℃]で１〜１２時間の熱処理を
行い、半導体層を水素化する工程を行う。本実施例では
水素を約３[％]の含む窒素雰囲気中で４１０[℃]、１時
間の熱処理を行った。この工程は層間絶縁膜５０３７に
含まれる水素により半導体層のダングリングボンドを終
端する工程である。水素化の他の手段として、プラズマ
水素化(プラズマにより励起された水素を用いる)を行っ
ても良い。

【０１０１】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。

【０１０２】次いで、図１８(Ｂ)に示すように第１の層
間絶縁膜５０３７上に有機絶縁物材料から成る第２の層
間絶縁膜５０３８を形成する。本実施例では膜厚１．６
[μm]のアクリル樹脂膜を形成した。次いで、各不純物
領域５０１６、５０１８、５０１９、５０３６に達する
コンタクトホールを形成するためのパターニングを行
う。

【０１０３】第２の層間絶縁膜５０３８としては、珪素
を含む絶縁材料や有機樹脂からなる膜を用いる。珪素を
含む絶縁材料としては、酸化珪素、窒化珪素、酸化窒化
珪素を用いることができ、また有機樹脂としては、ポリ
イミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロ
ブテン)などを用いることができる。

【０１０４】本実施例では、プラズマＣＶＤ法により形
成された酸化窒化珪素膜を形成した。なお、酸化窒化珪
素膜の膜厚として好ましくは１〜５[μm](さらに好まし
くは２〜４[μm])とすればよい。酸化窒化珪素膜は、膜
自身に含まれる水分が少ないためにＥＬ素子の劣化を抑
える上で有効である。また、コンタクトホールの形成に
は、ドライエッチングまたはウエットエッチングを用い
ることができるが、エッチング時における静電破壊の問
題を考えると、ウエットエッチング法を用いるのが望ま
しい。

【０１０５】さらに、ここでのコンタクトホールの形成
において、第１層間絶縁膜５０３７及び第２層間絶縁膜
５０３８を同時にエッチングするため、コンタクトホー
ルの形状を考えると第２層間絶縁膜５０３８を形成する
材料は、第１層間絶縁膜５０３７を形成する材料よりも
エッチング速度の速いものを用いるのが好ましい。

【０１０６】そして、各不純物領域５０１６、５０１
８、５０１９、５０３６とそれぞれ電気的に接続する配
線５０３９〜５０４４を形成する。ここでは、膜厚５０
[nm]のＴｉ膜と、膜厚５００[nm]の合金膜(ＡｌとＴｉ
との合金膜)との積層膜をパターニングして形成する
が、他の導電膜を用いても良い。

【０１０７】以上のようにして、ｎチャネル型ＴＦＴ、
ｐチャネル型ＴＦＴを有する駆動回路と、画素ＴＦＴ、
保持容量を有する画素部とを、同一基板上に形成するこ
とが出来る。本明細書中では、このような基板をアクテ
ィブマトリクス基板と表記する。

【０１０８】また、保持容量については、ゲート導電膜
の形成前に、必要部分に選択的に不純物のドーピングを
行い、容量を形成しても良い。この方法によると、フォ
トレジスト用のマスクが１枚増えることになるが、バイ
アスをかけることなく保持容量を形成することが出来
る。

【０１０９】続いて、第３の層間絶縁膜５０４５を形成
する。この工程においては、続く画素電極の形成のため
に、ＴＦＴを形成している面の平坦化を行うためのもの
でもある。よって、平坦性に優れた、アクリル等の樹脂
膜からなる絶縁膜で形成するのが望ましい。次いで、そ
の上にＭｇＡｇ膜を形成し、パターニングすることによ
って、画素電極(反射電極)５０４６を形成する(図１８
(Ｃ))。

【０１１０】一方、対向基板５０４７を用意する。図１
９(Ａ)に示すように、対向基板５０４７にはカラーフィ
ルタ層５０４８〜５０５０、オーバーコート層５０５１
を形成する。カラーフィルタ層は、ＴＦＴの上方で、異
なる色のカラーフィルタ５０４８、５０４９を重ねて形
成し、遮光膜を兼ねる構成とする。なお、各色のカラー
フィルタ層は、樹脂に顔料を混合したものを用い、１〜
３[μm]の厚さで形成する。これには感光性の材料を用
い、マスクを用いて所定のパターンに形成することが出
来る。同時に、このカラーフィルタ層を利用して、スペ
ーサを形成する(図示せず)。これは、カラーフィルタを
重ねて形成することによって形成すれば良い。スペーサ
の高さは、オーバーコート層５０５１の厚さ１〜４[μ
m]を考慮することにより、２〜７[μm]、好ましくは４
〜６[μm]とすることが出来、この高さにより、アクテ
ィブマトリクス基板と対向基板とを貼り合わせた際のギ
ャップを形成する。オーバーコート層５０５１は、光硬
化型または熱硬化型の有機樹脂材料で形成し、例えば、
ポリイミドやアクリル樹脂等を用いれば良い。

【０１１１】オーバーコート層５０５１を形成した後、
透明導電膜でなる対向電極５０５２をパターニング形成
する。その後、アクティブマトリクス基板、対向基板と
もに、配向膜５０５３を形成し、ラビング処理を行う。

【０１１２】その後、アクティブマトリクス基板と対向
基板とを、シール剤５０５５で貼り合わせる。シール剤
５０５５にはフィラーが混入されており、このフィラー
とスペーサによって、２枚の基板が均一な間隔をもって
貼り合わせられる。続いて、両基板の間に液晶材料５０
５４を注入し、封止剤(図示せず)によって完全に封止す
る。液晶材料５０５４としては、公知の液晶材料を用い
れば良い。以上のようにして、図１９(Ａ)に示すような
アクティブマトリクス型液晶表示装置が完成する。

【０１１３】なお、上記の工程により作成されるアクテ
ィブマトリクス型液晶表示装置におけるＴＦＴはトップ
ゲート構造をとっているが、ボトムゲート構造のＴＦＴ
や、その他の構造のＴＦＴに関しても、本実施例は容易
に適用され得る。

【０１１４】また、本実施例においてはガラス基板を使
用しているが、ガラス基板に限らず、プラスチック基
板、ステンレス基板、単結晶ウェハ等、ガラス基板以外
のものを使用する場合にも実施が可能である。

【０１１５】[実施例３]実施形態にて示した、本発明の
液晶表示装置においては、その画素部に配置されたＤ／
Ａ変換回路には、容量型のＤ／Ａ変換回路(Ｃ−ＤＡＣ)
を採用していた。しかし、Ｄ／Ａ変換回路として、他の
型式のものを用いても、本発明は容易に実施が可能であ
る。本実施例においては、実施形態とは異なる型式のＤ
／Ａ変換回路を用いて画素部を構成する例について述べ
る。

【０１１６】図１０(Ａ)に一例を示す。図１０(Ａ)に示
した画素の回路図は、実施形態に示したものと同様、３
ビットデジタル映像信号に対応したものであり、点線枠
１０００で囲まれた部分が１画素である。画素部には、
８本の階調電源線が配置されており、それぞれの階調電
源線は、Ｖ０、Ｖ１、・・・、Ｖ７と８段階の電位が供
給される。記憶回路で記憶されている３ビットデジタル
映像信号は、デコーダ１００１に入力される。デコーダ
１００１は、図１０(Ｂ)に示すように、３入力ＮＡＮＤ
回路を８(２³)個用いて構成される。ブロック図の入出
力ピンに付した番号と、回路図の入出力に付した番号と
が対応する。デコーダに３ビットデジタル映像信号が入
力されると、７７〜８４のいずれか１本から出力が得ら
れる。この出力パルスは、スイッチ１００２に入力さ
れ、図１０(Ｃ)に示すように、８本の階調電源線のいず
れか１本を選択して、選択された階調電源線の電位を液
晶素子に印加する。なお、反転駆動を行うには、一定周
期(例えば１フレーム周期)ごとに電位の正負の逆転をす
れば良い。この構成のＤ／Ａ変換回路を用いて階調表現
を行う場合には、ｎビットの階調に対して２ⁿ本の階調
電源線を必要とする。

【０１１７】同様に、デコーダを用いたＤ／Ａ変換回路
を有する画素のさらなる一例を図１１(Ａ)に示す。前述
の３入力ＮＡＮＤ回路を用いて構成するＤ／Ａ変換回路
に対し、図１１(Ａ)に示した画素においては、図１１
(Ｂ)に示すようにＤ／Ａ変換回路およびスイッチ回路を
一体の構成とし、素子数低減をはかっている。それぞれ
の階調電源線からは３直列のＴＦＴを経由して液晶素子
に電位を印加する。

【０１１８】図１０、１１にて示した画素の有するＤ／
Ａ変換回路において、電位出力部におけるスイッチとし
て単体ＴＦＴを用いて説明したが、アナログスイッチ、
トランスミッションゲート等を用いて動作の安定化をは
かっても良い。

【０１１９】[実施例４]本発明の液晶表示装置は、ソー
ス信号線駆動回路およびゲート信号線駆動回路にデコー
ダを搭載することによって、さらなる低消費電力化をは
かることが出来る。以下に一例を示す。

【０１２０】図１３(Ａ)は、本発明の液晶表示装置にお
いて、ソース信号線およびゲート信号線にデコーダを搭
載したものの全体概略図である。基板１３０１の中央に
画素部１３０５が配置されている。画素部の上側には、
ソース信号線を制御するための、ソース信号線駆動回路
＆Ｘアドレスデコーダ１３０２が配置されている。画素
部の左右にはそれぞれ、ゲート信号線を制御するため
の、ゲート信号線駆動回路＆Ｙアドレスデコーダ１３０
３およびＤＡＣコントローラ１３０４が配置されてい
る。デコーダ部の回路図を、図１３(Ｂ)に示す。アドレ
ス信号線１３１１、ＮＡＮＤ回路１３１２、レベルシフ
タ１３１３、バッファ１３１４等を有する。アドレス信
号がｎビットである場合、ｎ入力ＮＡＮＤ回路を用い
る。このようなデコーダをソース信号線側およびゲート
信号線側に用いることで、画素部１３０５における表示
領域の任意の座標選択が可能となる。すなわち、画面の
一部分のみを書き換えたい場合には、デコーダを用いて
その部分のみを選択し、その画素の記憶回路へ書き込み
を行えば良い。映像信号の更新が行われない部分は、引
き続き記憶回路に記憶された映像信号に基づいて、静止
画像の表示が行われる。

【０１２１】なお、ソース信号線側、ゲート信号線側と
もに、図１３(Ｂ)に示すようなデコーダを用いて良い
が、これはあくまで回路構成の一例であり、デコーダの
形式は限定しない。

【０１２２】[実施例５]図２０に、本発明の液晶表示装
置を携帯情報端末に応用した例を示す。図２０におい
て、２００１はペン入力タブレット、２００２は検出回
路、２００３はメモリーカード、２００４は電源、２０
０５は外部インターフェイスポート、２００６はＣＰ
Ｕ、２００７は映像信号処理回路、２００８はタブレッ
トインターフェイス、２００９はフラッシュメモリ、２
０１０はＤＲＡＭ、２０１１はＶＲＡＭ、２０１２はＬ
ＣＤコントローラ、２０１３は液晶表示装置、２０１４
は画素部、２０１５はゲート信号線駆動回路、２０１６
はソース信号線駆動回路、２０１７はＤＡＣコントロー
ラである。本実施例では、静止画像を表示する場合に
は、ＣＰＵ２００６の映像信号処理回路２００７、ＶＲ
ＡＭ２０１１などの機能を停止させ、低消費電力化をは
かることが出来る。図２０において、点線枠で囲まれた
部分の回路のみ、静止画像の表示中に動作を行う。ま
た、ＬＣＤコントローラ２０１２は、ＣＯＧによって液
晶表示装置２０１３に装着しても良いし、液晶表示装置
と同時に基板上に一体形成しても良い。

【０１２３】また、図２１に本発明の液晶表示装置を携
帯電話に応用した例を示す。図２１において、２１０１
はキーボード、２１０２は音声処理回路、２１０３はメ
モリーカード、２１０４は電源、２１０５は外部インタ
ーフェイスポート、２１０６はＣＰＵ、２１０７は映像
信号処理回路、２１０８はキーボードインターフェイ
ス、２１０９はフラッシュメモリ、２１１０はＤＲＡ
Ｍ、２１１１はＶＲＡＭ、２１１２はＬＣＤコントロー
ラ、２１１３は液晶表示装置、２１１４は画素部、２１
１５はゲート信号線駆動回路、２１１６はソース信号線
駆動回路、２１１７はＤＡＣコントローラ、２１１８は
送受信回路、２１１９はマイク、２１２０はスピーカで
ある。前述の携帯情報端末と同様、静止画像の表示中は
一部の回路の動作を停止させることが出来るため、低消
費電力化をはかることが出来る。

【０１２４】[実施例６]本発明の液晶表示装置には様々
な用途がある。本実施例では、本発明の液晶表示装置を
組み込んだ電子機器の応用例について説明する。

【０１２５】このような電子機器には、携帯情報端末
(電子手帳、モバイルコンピュータ、携帯電話等)、ビデ
オカメラ、デジタルカメラ、パーソナルコンピュータ、
テレビ、プロジェクタ装置等が挙げられる。それらの一
例を２２および図２３に示す。

【０１２６】図２２(Ａ)は液晶ディスプレイ(ＬＣＤ)で
あり、筐体３３０１、支持台３３０２、表示部３３０３
等を含む。本発明の液晶表示装置は表示部３３０３にて
用いることが出来る。

【０１２７】図２２(Ｂ)はビデオカメラであり、本体３
３１１、表示部３３１２、音声入力部３３１３、操作ス
イッチ３３１４、バッテリー３３１５、受像部３３１６
等を含む。本発明の液晶表示装置は表示部３３１２にて
用いることが出来る。

【０１２８】図２２(Ｃ)はパーソナルコンピュータであ
り、本体３３２１、筐体３３２２、表示部３３２３、キ
ーボード３３２４等を含む。本発明の液晶表示装置は表
示部３３２３にて用いることが出来る。

【０１２９】図２２(Ｄ)は携帯情報端末であり、本体３
３３１、スタイラス３３３２、表示部３３３３、操作ボ
タン３３３４、外部インターフェイス３３３５等を含
む。本発明の液晶表示装置は表示部３３３３にて用いる
ことが出来る。

【０１３０】図２３(Ａ)は携帯電話であり、本体３４０
１、音声出力部３４０２、音声入力部３４０３、表示部
３４０４、操作スイッチ３４０５、アンテナ３４０６を
含む。本発明の液晶表示装置は表示部３４０４にて用い
ることが出来る。

【０１３１】図２３(Ｂ)は音響再生装置、具体的にはカ
ーオーディオであり、本体３４１１、表示部３４１２、
操作スイッチ３４１３、３４１４を含む。本発明の液晶
表示装置は表示部３４１２にて用いることが出来る。ま
た、本実施例では車載用オーディオを示すが、携帯型も
しくは家庭用の音響再生装置に用いても良い。

【０１３２】図２３(Ｃ)はデジタルカメラであり、本体
３５０１、表示部(Ａ)３５０２、接眼部３５０３、操作
スイッチ３５０４、表示部(Ｂ)３５０５、バッテリー３
５０６を含む。本発明の液晶表示装置は、表示部(Ａ)３
５０２、表示部(Ｂ)３５０５にて用いることが出来る。

【０１３３】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜実施例５に
示したいずれの構成を適用しても良い。

【発明の効果】本発明の液晶表示装置においては、各画
素に配置された記憶回路を用いてデジタル映像信号の記
憶を行うことにより、静止画を表示する際には、記憶回
路に記憶されたデジタル映像信号を反復して用いること
で、継続的に静止画像の表示を行う際にはソース信号線
駆動回路およびゲート信号線駆動回路を停止させておく
ことが可能となる。また、液晶表示装置に入力する信号
を処理するための映像信号処理回路等の回路も、継続的
に静止画像の表示を行う際は停止させておくことが可能
になるため、液晶表示装置の低消費電力化に大きく貢献
する。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の画素部についての
回路図。

【図２】本発明の液晶表示装置のソース信号線駆動
回路についての回路図。

【図３】本発明の液晶表示装置のゲート信号線駆動
回路についての回路図。

【図４】本発明の液晶表示装置のＤＡＣコントロー
ラについての回路図。

【図５】各回路図にてブロックで示した回路の詳細
図。

【図６】各回路図にてブロックで示した回路の詳細
図。

【図７】本発明の液晶表示装置の動作に関するタイ
ミングチャートを示す図。

【図８】本発明の液晶表示装置の動作に関するタイ
ミングチャートを示す図。

【図９】本発明の液晶表示装置の画素部についての
実際のレイアウトを示す図。

【図１０】複数の階調電源線とデコーダにより構成さ
れたＤ／Ａ変換回路を有する画素の回路図。

【図１１】複数の階調電源線とデコーダにより構成さ
れたＤ／Ａ変換回路を有する画素の回路図。

【図１２】本発明の液晶表示装置の基板全体の概略
図。

【図１３】本発明の液晶表示装置に、Ｘアドレスデコ
ーダおよびＹアドレスデコーダを追加した例を示す図。

【図１４】従来の液晶表示装置の基板全体の概略図お
よび画素部の回路図。

【図１５】従来の液晶表示装置のソース信号線駆動回
路についての回路図。

【図１６】液晶表示装置の作成工程例を示す図。

【図１７】液晶表示装置の作成工程例を示す図。

【図１８】液晶表示装置の作成工程例を示す図。

【図１９】液晶表示装置の作成工程例を示す図。

【図２０】携帯情報端末の構成を示すブロック図。

【図２１】携帯電話の構成を示すブロック図。

【図２２】本発明の液晶表示装置を適用した電子機器
の例を示す図。

【図２３】本発明の液晶表示装置を適用した電子機器
の例を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６１１Ｇ０９Ｇ 3/20 ６１１Ａ６１２６１２Ｕ６２３６２３Ｆ６２４６２４Ｂ６３１６３１Ｈ６６０６６０Ｕ６６０Ｖ６８０６８０Ｐ６８０Ｔ６８０Ｖ 3/36 3/36 Ｆターム(参考） 2H093 NA42 NB07 NC09 NC11 NC15 NC22 NC26 ND39 5C006 AA01 AA02 AA16 AF44 AF45 AF83 BB16 BC03 BC12 BC20 BF04 BF09 EB05 FA47 5C080 AA10 BB05 DD26 EE19 EE29 FF11 JJ02 JJ03 JJ04 JJ06 5C094 AA22 BA03 BA09 BA14 BA43 CA19 DA09 DA14 DA15 DB01 DB04 EA04 EA07 EB02 HA05 HA06 HA08 HA10 5G435 AA00 BB12 EE33 EE36 EE37 GG21 LL07 LL14 LL17

Claims

【特許請求の範囲】

【請求項１】ソース信号線駆動回路と、ゲート信号線駆
動回路と、ＤＡＣコントローラと、画素部とを有し、ｎビット(ｎは自然数、ｎ≧２)のデジタル映像信号を用
いて映像の表示を行う液晶表示装置において、前記画素部における１つの画素はそれぞれ、前記ｎビッ
トのデジタル映像信号を記憶する、１ビット×ｎ個の記
憶回路と、Ｄ／Ａ変換回路とを有することを特徴とする
液晶表示装置。
【請求項２】ソース信号線駆動回路と、ゲート信号線駆
動回路と、ＤＡＣコントローラと、画素部とを有し、ｎビット(ｎは自然数、ｎ≧２)のデジタル映像信号を用
いて映像の表示を行う液晶表示装置において、前記画素部における１つの画素はそれぞれ、前記ｎビッ
トのデジタル映像信号を記憶する、１ビット×ｎ個の記
憶回路と、Ｄ／Ａ変換回路とを有し、前記記憶回路は、
１フレーム分の前記ｎビットのデジタル映像信号を記憶
することを特徴とする液晶表示装置。
【請求項３】ソース信号線駆動回路と、ゲート信号線駆
動回路と、ＤＡＣコントローラと、画素部とを有し、ｎビット(ｎは自然数、ｎ≧２)のデジタル映像信号を用
いて映像の表示を行う液晶表示装置において、前記画素部における１つの画素はそれぞれ、前記ｎビッ
トのデジタル映像信号を記憶する、１ビット×ｎ個の記
憶回路と、Ｄ／Ａ変換回路とを有し、前記液晶表示装置は、クロック信号とスタートパルスとに従って、サンプリン
グパルスを出力する手段と、前記サンプリングパルスに従って、前記デジタル映像信
号の保持を行う手段と、前記保持されたデジタル映像信号を、記憶する手段と、前記記憶された前記デジタル映像信号を読み出し、Ｄ／
Ａ変換を行ってアナログ階調信号を得る手段と、前記アナログ階調信号によって映像の表示を行う手段
と、を有することを特徴とする液晶表示装置。
【請求項４】請求項１乃至請求項３のいずれか１項に記
載の液晶表示装置において、前記ソース信号線駆動回路は、デジタル映像信号をビッ
ト毎に順次入力することを特徴とする液晶表示装置。
【請求項５】請求項１乃至請求項４のいずれか１項に記
載の液晶表示装置において、前記ゲート信号線駆動回路
は、ゲート信号線を介して、１画素中の前記記憶回路
を、１水平期間中にビット毎に順次駆動することを特徴
とする液晶表示装置。
【請求項６】請求項１乃至請求項５のいずれか１項に記
載の液晶表示装置において、前記ＤＡＣコントローラには、複数の固定電位が入力さ
れ、前記複数の固定電位のうち少なくとも１つを選択し
て画素に供給することを特徴とする液晶表示装置。
【請求項７】請求項６に記載の液晶表示装置において、前記ＤＡＣコントローラは、複数のラッチ回路を有し、前記ラッチ回路に記憶された選択情報に応じて前記複数
の固定電位のうち少なくとも１つを選択することを特徴
とする液晶表示装置。
【請求項８】請求項７に記載の液晶表示装置において、前記選択情報は、一定周期毎に書き換えられることを特
徴とする液晶表示装置。
【請求項９】請求項１乃至請求項６のいずれか１項に記
載の液晶表示装置において、前記記憶回路はスタティック型メモリ(ＳＲＡＭ)である
ことを特徴とする液晶表示装置。
【請求項１０】請求項１乃至請求項９のいずれか１項に
記載の液晶表示装置において、前記ソース信号線駆動回路と、ゲート信号線駆動回路
と、ＤＡＣコントローラとは画素部と同一基板上に形成
されていることを特徴とする液晶表示装置。
【請求項１１】請求項１乃至請求項９のいずれか１項に
記載の液晶表示装置において、前記ソース信号線駆動回路、前記ゲート信号線駆動回
路、または前記ＤＡＣコントローラのうち少なくとも１
つは外部回路であることを特徴とする液晶表示装置。
【請求項１２】請求項１乃至請求項１０のいずれか１項
に記載の液晶表示装置において、静止画像の表示期間においては、前記ＤＡＣコントロー
ラのみを駆動して、前記記憶回路に記憶されたデジタル映像信号を繰り返し
読み出し、Ｄ／Ａ変換を行ってアナログ階調信号を得、前記アナログ階調信号によって映像の表示を行うことに
より、前記ソース信号線駆動回路および前記ゲート信号線駆動
回路のそれぞれを停止することを特徴とする液晶表示装
置。
【請求項１３】請求項１乃至請求項９、または請求項１
１のいずれか１項に記載の液晶表示装置において、静止画像の表示期間においては、前記ＤＡＣコントロー
ラのみを駆動して、前記記憶回路に記憶されたデジタル映像信号を繰り返し
読み出し、Ｄ／Ａ変換を行ってアナログ階調信号を得、前記アナログ階調信号によって映像の表示を行うことに
より、前記ＤＡＣコントローラを含まない外部回路を停止する
ことを特徴とする液晶表示装置。
【請求項１４】請求項１乃至請求項１３のいずれか１項
に記載の液晶表示装置において、前記ソース信号線駆動回路はＸアドレスデコーダを有
し、前記ゲート信号線駆動回路はＹアドレスデコーダを有
し、前記記憶回路は、表示領域内の任意の座標の画素におい
て書き換えが可能であることを特徴とする液晶表示装
置。
【請求項１５】請求項１乃至請求項１４のいずれか１項
に記載の液晶表示装置において、前記記憶回路は、ガラス基板上に形成されていることを
特徴とする液晶表示装置。
【請求項１６】請求項１乃至請求項１４のいずれか１項
に記載の液晶表示装置において、前記記憶回路は、プラスチック基板上に形成されている
ことを特徴とする液晶表示装置。
【請求項１７】請求項１乃至請求項１４のいずれか１項
に記載の液晶表示装置において、前記記憶回路は、ステンレス基板上に形成されているこ
とを特徴とする液晶表示装置。
【請求項１８】請求項１乃至請求項１４のいずれか１項
に記載の液晶表示装置において、前記記憶回路は、単結晶ウェハ上に形成されていること
を特徴とする液晶表示装置。
【請求項１９】請求項１乃至請求項１８のいずれか１項
に記載の液晶表示装置を用いることを特徴とする液晶デ
ィスプレイ。
【請求項２０】請求項１乃至請求項１８のいずれか１項
に記載の液晶表示装置を用いることを特徴とするパーソ
ナルコンピュータ。
【請求項２１】請求項１乃至請求項１８のいずれか１項
に記載の液晶表示装置を用いることを特徴とする携帯情
報端末。
【請求項２２】請求項１乃至請求項１８のいずれか１項
に記載の液晶表示装置を用いることを特徴とするカーオ
ーディオ。
【請求項２３】請求項１乃至請求項１８のいずれか１項
に記載の液晶表示装置を用いることを特徴とするデジタ
ルカメラ。