JP3949407B2 - 液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体表示装置(以下、表示装置と表記する)に関し、特に、絶縁体上に作製される薄膜トランジスタを有するアクティブマトリクス型表示装置に関する。その中で特に、映像信号としてデジタル信号を用いるアクティブマトリクス型液晶表示装置に関する。また、この表示装置を用いた携帯情報装置に関する。特に、アクティブマトリクス型液晶表示装置を用いた携帯電話、PDA、携帯パーソナルコンピュータ、携帯ナビゲーションシステム、電子書籍などの携帯情報装置に関する。
【0002】
【従来の技術】
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ(以下、TFTと表記する)を用いたアクティブマトリクス型表示装置の普及が顕著となっている。TFTを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万個のTFTを有し、各画素の電荷を制御することによって画像の表示を行っている。
【0003】
さらに最近の技術として、画素を構成する画素TFTの他に、画素部の周辺部に、TFTを用いて駆動回路を同時形成するポリシリコンTFTに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献している。それに伴って、近年その応用分野の拡大が著しいモバイル機器の表示部等に、液晶表示装置は不可欠なデバイスとなってきている。
【0004】
通常のデジタル方式の液晶表示装置の概略図を、図13に示す。中央に画素部1308が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路1301が配置されている。ソース信号線駆動回路1301は、シフトレジスタ回路1303、第1のラッチ回路1304、第2のラッチ回路1305、D/A変換回路(D/Aコンバータ)1306、アナログスイッチ1307等を有する。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路1302が配置されている。なお、図13においては、ゲート信号線駆動回路1302は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置としたほうが、駆動効率、駆動信頼性の面から見て望ましい。
【0005】
ソース信号線駆動回路1301に関しては、図14に示すような構成を有している。図14に例として示す駆動回路は、水平方向解像度1024画素、3ビットデジタル階調信号に対応したソース信号線駆動回路であり、シフトレジスタ回路(SR)1401、第1のラッチ回路(LAT1)1402、第2のラッチ回路(LAT2)1403、D/A変換回路(D/A)1404等を有する。なお、図14では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
【0006】
図13および図14を用いて動作について簡単に説明する。まず、シフトレジスタ回路1303(図14中、SRと表記)にクロック信号(S−CLK、S−CLKb)およびスタートパルス(S−SP)が入力され、順次パルスが出力される。続いて、それらのパルスは第1のラッチ回路1304(図14中、LAT1と表記)に入力され、同じく第1のラッチ回路1304に入力されたデジタル信号(Digital Data)をそれぞれ保持していく。ここで、D1が最上位ビット(MSB:Most Significant Bit)、D3が最下位ビット(LSB:Least Significant Bit)である。第1のラッチ回路1304において、1水平周期分のデジタル信号の保持が完了すると、帰線期間中に、第1のラッチ回路1304で保持されているデジタル信号は、ラッチ信号(Latch Pulse)の入力に従い、一斉に第2のラッチ回路1305(図14中、LAT2と表記)へと転送される。
【0007】
その後、再びシフトレジスタ回路1303が動作し、次の水平周期分のデジタル信号の保持が開始される。同時に、第2のラッチ回路1305で保持されているデジタル信号は、D/Aコンバータ1306(図14中、D/Aと表記)にてアナログ信号へと変換される。このアナログ信号は、ソース信号線を経由して画素に書き込まれる。この動作を繰り返すことによって、画像の表示が行われる。
【0008】
また、上述の従来の液晶表示装置を用いた携帯情報端装置について説明する。
【0009】
携帯情報装置として、携帯情報端末を例に説明する。図34に、従来の携帯情報端末のブロック図を示す。携帯情報端末ではユーザーが必要に応じて、求める情報を引き出すことが要求される。その情報は、まず、その携帯情報端末内の記憶装置(DRAM1509、フラッシュメモリ1510など)に記憶されているもの、または携帯情報端末に差し込まれるメモリーカード1503に記憶されているもの、外部インターフェイスポート1505を介して外部機器と接続して情報を得る物などがある。これらの情報はペン入力タブレット1501より入力されるユーザーの指示に基づいて、CPU1506により処理され、液晶表示装置1513は表示を行う。
【0010】
具体的には、ペン入力ダブレット1501より入力された信号は、検出回路1502により検出され、ダブレットインターフェイス1518に入力される。この入力信号は、ダブレットインターフェイス1518により処理され、映像信号入力回路1507等に入力される。必要なデータをCPU1506が処理し、それをVRAM1511に格納してある画像フォーマットに基づき、画像データに変換し、LCDコントローラ1512に送付する。ここでLCDコントローラ1512は液晶表示装置1513を駆動する信号を生成し、表示装置を駆動し、表示を行う。
【0011】
携帯情報装置として、携帯電話を例に説明する。図35に、従来の携帯電話のブロック図を示す。携帯電話は電波を送受信する送受信回路1615と、受信した信号を音声処理する音声処理回路1602、スピーカ1614、マイク1608、またデータを入力するキーボード1601、キーボード1601より入力された信号を処理する、キーボードインターフェイス1618などを有している。
【0012】
キーボードより入力されるユーザーの指示に基づいて、記憶装置(DRAM1609、フラッシュメモリ1610など)に記憶されているもの、または携帯電話に差し込まれるメモリーカード1603に記憶されているもの、外部インターフェイスポート1605を介して外部機器と接続して得る情報等がCPU1606により処理され、液晶表示装置1613は表示を行う。
【0013】
具体的には、キーボード1601より入力された信号は、キーボードインターフェイス1618により処理され、映像信号処理回路1607等に入力される。必要なデータをCPU1606が処理し、それをVRAM1611に格納してある画像フォーマットに基づき、画像データに変換し、LCDコントローラ1612に送付する。ここでLCDコントローラ1612は液晶表示装置1613を駆動する信号を生成し、表示装置を駆動し、表示を行う。
【0014】
なお、送受信回路1615の構造の例として、図26を示す。
【0015】
送受信回路1615は、アンテナ2662、フィルタ2663、2667、2668、2672、2676、スイッチ2664、アンプ2665、2666、2677、第1周波数変換回路2669、第2周波数変換回路2673、周波数変換回路2671、発振回路2670、2674、直交変換器2675、データ復調回路2678、データ変調回路2679を含む。
【0016】
【発明が解決しようとする課題】
一般的なアクティブマトリクス型液晶表示装置においては、動画の表示をスムーズに行うため、1秒間に60回前後、画面表示の更新が行われる。すなわち、1フレーム毎にデジタル信号を供給し、その都度画素への書き込みを行う必要がある。たとえ、映像が静止画であったとしても、1フレーム毎に同一の信号を供給しつづけなければならないため、外部回路、駆動回路などが連続して同じデジタル信号の繰り返し処理を行う必要がある。
【0017】
静止画のデジタル信号を一旦、外部の記憶回路に書き込み、以後は1フレーム毎に外部の記憶回路から液晶表示装置にデジタル信号を供給する方法もあるが、いずれの場合にも外部の記憶回路と駆動回路とは動作し続ける必要があることに変わりはない。
【0018】
また、従来の携帯情報装置では、組み込まれた表示装置が画像を表示する場合、たとえその画像が静止画像であっても、同一の映像のデータを1秒間に60回づつ、表示装置に送り続けていた。即ち、図34中、破線で囲った部分(CPU1506にある映像信号処理回路1507、VRAM1511、LCDコントローラ1512、液晶表示装置1513のソース信号線駆動回路及びゲート信号線駆動回路、ペン入力ダブレット1501、検出回路1502、ダブレットインターフェイス1518)は画像の表示を行っている限り、動作を行い続けていた。また、図35中、破線で囲った部分(CPU1606にある映像信号処理回路1607、VRAM1611、LCDコントローラ1612、液晶表示装置1613のソース信号線駆動回路及びゲート信号線駆動回路、キーボード1601、キーボードインターフェイス1618)は画像の表示を行っている限り、動作を行い続けていた。
【0019】
ここで、画素数の少ないパッシブマトリクス型表示装置においては、記憶回路を表示装置のドライバICもしくはコントローラの中に内蔵し、VRAMを停止するものも存在するが、アクティブマトリクス型表示装置のような多数の画素を用いる表示装置では、ドライバ内もしくはコントローラ内に記憶回路を有するのはチップサイズの観点から、非現実的である。よって、従来の携帯情報装置では、静止画を表示する場合においても、多くの回路は動作を続けねばならず、消費電力の低減に対して、妨げと成っていた。
【0020】
また、モバイル機器においては、低消費電力化が大きく望まれている。さらに、このモバイル機器においては、静止画モードで使用されることが大部分を占めているにもかかわらず、前述のように駆動回路は静止画表示の際にも動作し続けているため、低消費電力化への足かせとなっている。
【0021】
本発明は前述のような問題点を鑑見て、静止画の表示時における駆動回路などの消費電力を低減することを課題とする。
【0022】
【課題を解決するための手段】
前述の課題を解決するために、本発明では次のような手段を用いた。
【0023】
画素内に複数の記憶回路と、画素毎にデジタル信号を記憶させる。静止画の場合、一度書き込みを行えば、それ以降、画素に書き込まれる情報は同様であるので、フレーム毎に信号の入力を行わなくとも、記憶回路に記憶されている信号を読み出すことによって静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低1フレーム分の信号の処理動作を行って以降は、ソース信号線駆動回路や画像信号処理回路等を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。
【0024】
以下に、本発明の液晶表示装置及びそれを用いた携帯情報装置の構成について記載する。
【0025】
本発明によって、
画素を有する液晶表示装置において、
前記画素は、複数の記憶回路と、D/Aコンバータとを有することを特徴とする液晶表示装置が提供される。
【0026】
本発明によって、
画素を有する液晶表示装置において、
前記画素は、n(nは、2以上の自然数)個の記憶回路と、前記n個の記憶回路に記憶されたデジタル信号をアナログ信号に変換するD/Aコンバータとを有することを特徴とする液晶表示装置が提供される。
【0027】
本発明によって、
画素を有し、
前記画素は、液晶素子を有し、
アナログ信号が前記液晶素子に入力される液晶表示装置において、
前記画素は、n(nは2以上の自然数)個の記憶回路と、前記n個の記憶回路に記憶されたデジタル信号を前記アナログ信号に変換するD/Aコンバータとを有することを特徴とする液晶表示装置が提供される。
【0028】
本発明によって、
画素を有する液晶表示装置において、
前記画素は、n×m(n及びmは、2以上の自然数)個の記憶回路と、前記n×m個の記憶回路に記憶されたnビット分のデジタル信号をアナログ信号に変換するD/Aコンバータとを有することを特徴とする液晶表示装置が提供される。
【0029】
本発明によって、
画素を有する液晶表示装置の駆動方法において、
前記画素は、n×m(n及びmは、2以上の自然数)個の記憶回路と、前記n×m個の記憶回路に記憶されたnビット分のデジタル信号をアナログ信号に変換するD/Aコンバータとを有し、
前記画素が、mフレーム分のデジタル信号を記憶することを特徴とする液晶表示装置が提供される。
【0030】
ソース信号線を有し、
前記記憶回路及び前記D/Aコンバータは、前記ソース信号線と重なって配置されていることを特徴とした液晶表示装置であってもよい。
【0031】
ゲート信号線を有し、
前記記憶回路及び前記D/Aコンバータは、前記ゲート信号線と重なって配置されていることを特徴とした液晶表示装置であってもよい。
【0032】
本発明によって、
画素を有し、
前記画素は、液晶素子を有する液晶表示装置において、
前記画素は、ソース信号線と、n(nは2以上の自然数)本のゲート信号線と、n個のTFTと、n個の記憶回路と、D/Aコンバータとを有し、
前記n個のTFTのゲート電極はそれぞれ、前記n本のゲート信号線のうちのそれぞれ1本に接続され、ソース領域とドレイン領域の一方は、前記ソース信号線に接続され、もう一方はそれぞれ、前記n個の記憶回路のうちのそれぞれ1つの入力端子に接続され、
前記n個の記憶回路の出力端子はそれぞれ、前記D/Aコンバータの入力端子に接続され、
前記D/Aコンバータの出力端子は、液晶素子に接続されていることを特徴とする液晶表示装置が提供される。
【0033】
本発明によって、
画素を有し、
前記画素は、液晶素子を有する液晶表示装置において、
前記画素は、n(nは2以上の自然数)本のソース信号線と、ゲート信号線と、n個のTFTと、n個の記憶回路と、D/Aコンバータとを有し、
前記n個のTFTのゲート電極は、前記ゲート信号線に接続され、ソース領域とドレイン領域の一方はそれぞれ、前記n本のソース信号線のうちのそれぞれ1つに接続され、もう一方はそれぞれ、前記n個の記憶回路のうちのそれぞれ1つの入力端子に接続され、
前記n個の記憶回路の出力端子はそれぞれ、前記D/Aコンバータの入力端子に接続され、
前記D/Aコンバータの出力端子は、前記液晶素子に接続されていることを特徴とする液晶表示装置が提供される。
【0034】
ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってnビットのデジタル信号を保持する第1のラッチ回路と、前記第1のラッチ回路に保持された前記nビットのデジタル信号が転送される第2のラッチ回路と、前記第2のラッチ回路に転送された前記nビットのデジタル信号を1ビットずつ順に選択し前記ソース信号線に入力するスイッチとを有することを特徴とする液晶表示装置であってもよい。
【0035】
ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによって1ビットのデジタル信号を保持する第1のラッチ回路と、前記第1のラッチ回路に保持された前記1ビットのデジタル信号が転送される第2のラッチ回路とを有することを特徴とする液晶表示装置であってもよい。
【0036】
ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってnビットのデジタル信号を保持する第1のラッチ回路とを有することを特徴とする液晶表示装置であってもよい。
【0037】
ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってnビットのデジタル信号を保持する第1のラッチ回路と、前記第1のラッチ回路に保持されたnビットのデジタル信号を前記n本のソース信号線に入力するn個のスイッチとを有することを特徴とする液晶表示装置であってもよい。
【0038】
前記記憶回路はスタティック型メモリ(SRAM)、強誘電体メモリ(FRAM)またはダイナミック型メモリ(DRAM)であることを特徴とする液晶表示装置であってもよい。
【0039】
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする液晶表示装置であってもよい。
【0040】
前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピュータ、携帯端末、ビデオカメラまたはヘッドマウントディスプレイであってもよい。
【0041】
本発明によって、
マトリクス状に配置された複数の画素を有する液晶表示装置の駆動方法において、
前記複数の画素はそれぞれ、複数の記憶回路と、D/Aコンバータとを有し、
前記複数の画素のうち、特定の行の画素または特定の列の画素が有する前記複数の記憶回路のデータを書き換えることを特徴とする液晶表示装置の駆動方法が提供される。
【0042】
本発明によって、
複数の画素と、前記複数の画素に映像信号を入力するソース信号線駆動回路とを有する液晶表示装置の駆動方法において、
前記複数の画素はそれぞれ、複数の記憶回路と、D/Aコンバータとを有し、
静止画を表示するとき、前記ソース信号線駆動回路の動作を停止することを特徴とする液晶表示装置の駆動方法が提供される。
【0043】
前記記憶回路はスタティック型メモリ(SRAM)、強誘電体メモリ(FRAM)またはダイナミック型メモリ(DRAM)であることを特徴とする液晶表示装置の駆動方法であってもよい。
【0044】
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする液晶表示装置の駆動方法であってもよい。
【0045】
前記駆動方法の前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピュータ、携帯端末、ビデオカメラまたはヘッドマウントディスプレイであってもよい。
【0046】
本発明によって、
液晶表示装置と、CPUとを有する携帯情報装置の駆動方法において、
前記液晶表示装置は、画素中に、複数の記憶回路と、D/Aコンバータと、前記複数の記憶回路に信号を出力する駆動回路とを有し、
前記CPUは、前記駆動回路を制御する第1の回路と、前記携帯情報装置に入力される信号を制御する第2の回路とを有し、
前記液晶表示装置が静止画を表示するとき、前記第1の回路を停止することを特徴とする携帯情報装置の駆動方法が提供される。
【0047】
本発明によって、
液晶表示装置と、VRAMとを有する携帯情報装置の駆動方法において、
前記液晶表示装置は、画素中に、複数の記憶回路と、D/Aコンバータとを有し、
前記液晶表示装置が静止画を表示するとき、前記VRAMのデータの読み出し操作を停止することを特徴とする携帯情報装置の駆動方法が提供される。
【0048】
本発明によって、
液晶表示装置を有する携帯情報装置の駆動方法において、
前記液晶表示装置は、画素中に、複数の記憶回路と、D/Aコンバータとを有し、
前記液晶表示装置が静止画を表示するとき、前記液晶表示装置のソース信号線駆動回路を停止することを特徴とする携帯情報装置の駆動方法が提供される。
【0049】
前記複数の記憶回路は、1フレーム期間に1度読み出し操作が行われることを特徴とする携帯情報装置の駆動方法であってもよい。
【0050】
本発明によって、
液晶表示装置を有する携帯情報装置の駆動方法において、
前記液晶表示装置はマトリクス状に配置された複数の画素を有し、
前記複数の画素はそれぞれ、複数の記憶回路と、D/Aコンバータとを有し、
前記液晶表示装置は、前記複数の画素のうち、特定の行の画素または特定の列の画素が有する前記複数の記憶回路のデータを書き換えることを特徴とする携帯情報装置の駆動方法が提供される。
【0051】
前記携帯情報装置は、携帯電話、パーソナルコンピュータ、ナビゲーションシステム、PDAまたは電子書籍であることを特徴とする携帯情報装置の駆動方法であってもよい。
【0052】
【発明の実施の形態】
図2は、記憶回路を有する画素を用いた表示装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、3ビットデジタル階調信号に対応したものであり、シフトレジスタ回路(SR)201、第1のラッチ回路(LAT1)202、第2のラッチ回路(LAT2)203、ビット信号選択スイッチ(SW)204、画素(Pixel)205を有する。210は、ゲート信号線駆動回路あるいは外部から直接供給される信号であり、画素の説明とともに後述する。
【0053】
図1は、図2における画素205における回路構成を詳細に示したものである。この画素は、3ビットデジタル階調信号に対応したものであり、液晶素子(LC)、保持容量(Cs)、記憶回路(105〜107)及びD/A(D/Aコンバータ:111)等を有している。101はソース信号線、102〜104は書き込み用ゲート信号線、108〜110は書き込み用TFTである。
【0054】
D/Aコンバータ111の具体例は実施例にて記述するが、実施例に記述された以外の方式を用いてD/Aコンバータを構成してもかまわない。
【0055】
図3は、図1に示した本発明の表示装置におけるタイミングチャートである。表示装置は3ビットデジタル階調信号、VGAのものを対象としている。図1〜図3を用いて、駆動方法について説明する。なお、各番号は、図1〜図3のものをそのまま用いる(図番は省略する)。
【0056】
図2および図3(A)(B)を参照する。図3(A)において、各フレーム期間をα、β、γと表記して説明する。まず、区間αにおける回路動作について説明する。
【0057】
従来のデジタル方式の駆動回路の場合と同様に、シフトレジスタ回路201にクロック信号(S−CLK、S−CLKb)およびスタートパルス(S−SP)が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第1のラッチ回路202(LAT1)に入力され、同じく第1のラッチ回路202に入力されたデジタル信号(Digital Data)をそれぞれ保持していく。この期間を、本明細書においてはドットデータサンプリング期間と表記する。1水平期間分のドットデータサンプリング期間は、図3(A)において1〜480で示す各期間である。デジタル信号は3ビットであり、D1がMSB(Most Significant Bit)、D3がLSB(Least Significant Bit)である。第1のラッチ回路202において、1水平周期分のデジタル信号の保持が完了すると、帰線期間中に、第1のラッチ回路202で保持されているデジタル信号は、ラッチ信号(Latch Pulse)の入力に従い、一斉に第2のラッチ回路203(LAT2)へと転送される。
【0058】
続いて、再びシフトレジスタ回路201から出力されるサンプリングパルスに従い、次の水平周期分のデジタル信号の保持動作が行われる。
【0059】
一方、第2のラッチ回路203に転送されたデジタル信号は、画素内に配置された記憶回路に書き込まれる。図3(B)に示すように、次列のドットデータサンプリング期間をI、IIおよびIIIと3分割し、第2のラッチ回路に保持されているデジタル信号をソース信号線に出力する。このとき、ビット信号選択スイッチ204によって、各ビットの信号が順番にソース信号線に出力されるようにする。
【0060】
期間Iでは、書き込み用ゲート信号線102にパルスが入力されてTFT108が導通し、記憶回路105にデジタル信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線103にパルスが入力されてTFT109が導通し、記憶回路106にデジタル信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線104にパルスが入力されてTFT110が導通し、記憶回路107にデジタル信号が書き込まれる。
【0061】
以上で、1水平期間分のデジタル信号の処理が終了する。図3(B)の期間は、図3(A)において※印で示された期間である。以上の動作を最終段まで行うことにより、1フレーム分のデジタル信号が記憶回路105に書き込まれる。
【0062】
書き込まれたデジタル信号は、D/A111によってアナログ信号に変換され、液晶素子に入力される。このアナログ信号に応じて液晶素子の透過率が変化し、階調を表現する。ここでは、3ビットであるから、輝度は0〜7までの8段階が得られる。
【0063】
以上の動作を繰り返して、映像の表示が継続的に行われる。ここで、静止画を表示する場合には、最初の動作で記憶回路105〜107に、いったんデジタル信号が記憶されてからは、各フレーム期間で記憶回路105〜107に記憶されたデジタル信号を反復して読み出せば良い。
【0064】
フレーム期間毎に、記憶回路にそれぞれ記憶されたデジタル信号を反復して読み出し、D/A111においてアナログ信号に変換する操作は、DACコントローラを用いて制御すればよい。
【0065】
もしくは、記憶回路の出力をそれぞれ、読み出し用TFT(図示せず)を介してD/A111に入力するようにする。この読み出し用TFTのオン・オフを操作することによって、各フレーム期間毎に、記憶回路に記憶されたデジタル信号を反復して読み出してもよい。
【0066】
このとき、読み出し用TFTのゲート電極が接続された読み出し用ゲート信号線(図示せず)に信号を入力する動作は、読み出し用のゲート信号線駆動回路(図示せず)を用いて行う。
【0067】
したがって、静止画が表示されている期間中は、ソース信号線駆動回路の駆動を停止させることが出来る。
【0068】
さらに、記憶回路へのデジタル信号の書き込み、あるいは記憶回路からのデジタル信号の読み出しは、ゲート信号線1本単位で行うことが可能である。すなわち、ソース信号線駆動回路を短期間のみ動作させ、画面の一部のみを書き換えるなどといった表示方法をとることも出来る。
【0069】
この場合は、ゲート信号線駆動回路として、デコーダを使うのが望ましい。デコーダを使用する場合には、特開平8−101669に開示された回路を用いればよく、図23に一例を示す。また、ソース信号線駆動回路にもデコーダを用いて部分書き換えを行うことも可能である。
【0070】
また、本実施形態においては、1画素内に3つの記憶回路を有し、3ビットのデジタル信号を1フレーム分だけ記憶する機能を有しているが、本発明は、記憶回路をこの数に限定しない。例えば、n(nは、2以上の自然数)ビットのデジタル信号をm(mは、2以上の自然数)フレーム分だけ記憶するには、1画素内にn×m個の記憶回路を有していれば良い。
【0071】
以上の方法により、画素内に実装された記憶回路を用いてデジタル信号の記憶を行うことにより、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル信号を反復して用いる。これによって、外部回路、ソース信号線駆動回路などを駆動することなく、継続的に静止画表示が可能となる。よって、液晶表示装置の低消費電力化に大きく貢献することが出来る。
【0072】
また、ソース信号線駆動回路に関しては、ビット数に応じて増加するラッチ回路等の配置の問題から、必ずしも絶縁体上に一体形成する必要はなく、その一部あるいは全部を外付けで構成しても良い。
【0073】
さらに、本実施形態にて示したソース信号線駆動回路においては、ビット数に応じたラッチ回路を配置しているが、1ビット分のみ配置して動作させることも可能である。この場合、上位ビットから下位ビットのデジタル信号を直列にラッチ回路に入力すれば良い。
【0074】
図24は、上述した構成の液晶表示装置を用いた本発明の携帯情報装置の構成を示したものである。静止画を表示する場合、表示装置2413の画素の内部にある、記憶回路に映像信号を記憶させ、記憶した映像信号を呼び出すことによって、表示をおこなう。よって、従来、動作させていたCPU2406の内部回路のうち、映像信号処理回路2407、VRAM(Video RAM)2411、表示装置2413の中のソース信号線駆動回路を停止することが可能となる。
【0075】
以下その内容について、具体的に説明をおこなう。ペン入力タブレット2401からの入力が一定時間の間行われない、もしくは外部インターフェイスポート2405から、映像表示を変えなければならないような信号入力が一定時間されない場合、CPU2406は静止画モードであると判断をおこなう。CPU2406がそのような判断を行った場合、CPU2406は以下のような動作をおこなう。LCDコントローラ2412を介して、表示装置2413のソース信号線駆動回路を停止させる。具体的には、ソース信号線駆動回路へのスタートパルス、クロック信号、映像データ信号の供給を停止することによって、ソース信号線駆動回路の動作を停止させることができる。このときゲート信号線駆動回路は停止させずに、信号の供給をうけ、記憶回路のデータを反復して読み出す操作をおこなう。
【0076】
ゲート信号線駆動回路はソース信号線駆動回路に比べて、一般的には、1/100以下の周波数で駆動されるため、動作を停止しなくとも,消費電力上は問題にならない。もちろん、液晶の画質上の問題、例えば、焼きつき現象が発生しないような液晶材料を使用する場合には、ゲート信号線駆動回路を停止してもよい。このような動作によって、表示装置2413はゲート信号線駆動回路のみ、または、ソース信号線駆動回路とゲート信号線駆動回路の両方の信号線駆動回路を停止させて、表示をおこなう。
【0077】
次に、CPU2406は、CPU2406内部の映像信号処理回路2407および、VRAM2411を停止する。前述したように、表示装置2413は、その内部の記憶回路に蓄えられた映像データで表示を行っているので、新たに映像データを表示装置に入力する必要性がない。よって、映像データを発生、加工する映像信号処理回路2407、VRAM2411などは動作していなくてもかまわない。以上により、CPU2406内部の電力削減、VRAM2411の電力削減、ソース信号線駆動回路の電力削減が達成される。
【0078】
また、ペン入力タブレット2401に入力がされ、映像信号が入力された場合は、ペン入力タブレットの検出回路2402からダブレットインターフェイス2418を介して、CPU2406に表示内容を変えるような指示がだされ、CPU2406は停止していたVRAM2411、映像信号処理回路2407を動作させる。そして、LCDコントローラ2412を介して、表示装置2413のソース線信号駆動回路にスタートパルス、クロック信号、映像データを供給し、新たな映像信号を画素に書き込むことができる。
【0079】
この様に、図24中、破線で囲った部分(ゲート信号線駆動回路、LCDコントローラ2412、ペン入力ダブレット2401、検出回路2402、ダブレットインターフェイス2418)が動作していれば、この携帯情報端末は静止画を表示し続けることができる。
【0080】
図25は本発明を使用した携帯電話の例である。動作は図24の携帯情報端末とおおよそ同じである。携帯情報端末と異なるのは、携帯電話では、入力は、キーボード2501によって行われ、キーボードインターフェイス2518を介してCPU2506で制御されることと、外部からのデータは、電話会社の通信系を介して、アンテナに入力され、送受信回路2515で増幅されたのち、CPU2506で制御されることである。静止画を表示する場合は、携帯情報端末と同様に、映像信号処理回路2507、VRAM2511、ソース信号線駆動回路などは停止させることができる。
【0081】
この様に、図25中、破線で囲った部分(ゲート信号線駆動回路、LCDコントローラ2512、キーボード2501、キーボードインターフェイス2518)が動作していれば、この携帯電話は静止画を表示し続けることができる。
【0082】
【実施例】
以下に本発明の実施例について記述する。
【0083】
[実施例1]
本実施例においては、実施形態において示した回路における画素を、具体的にトランジスタ等を用いて構成し、その動作について説明する。
【0084】
図8は、図1に示した画素と同様のもので、D/A111を実際に回路で構成した例である。図中、各部に付した番号において、図1と同じ部位については、図1と同じ番号を付している。記憶回路105〜107の各々に、書き込み用TFT108〜110を設け、記憶回路選択信号線(書き込み用ゲート信号線)102〜104をもって制御する。
【0085】
図4は、記憶回路の一例を示したものである。点線枠450で示される部分が記憶回路(図8中、105〜107で示す部分)であり、451は書き込み用TFT(図8中、108〜110で示す部分)である。ここで示した記憶回路450には、フリップフロップを利用したスタティック型メモリ(Static RAM : SRAM)を用いているが、記憶回路に関してはこの構成に限定しない。
【0086】
本実施例にて図8で示した回路の駆動は、実施形態にて図3を用いて示したタイミングチャートに従って駆動することが出来る。図3、図8を用いて、記憶回路選択部の実際の駆動方法を加えて、回路動作について説明する。なお、各番号は、図3、図8のものをそのまま用いる(図番は省略する)。
【0087】
図3(A)(B)を参照する。図3(A)において、各フレーム期間をα、β、γと表記して説明する。まず、区間αにおける回路動作について説明する。
【0088】
シフトレジスタ回路から第2のラッチ回路までの駆動方法に関しては実施形態にて示したものと同様であるのでそれに従う。
【0089】
期間Iでは、書き込み用ゲート信号線102にパルスが入力されてTFT108が導通し、記憶回路105にデジタル信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線103にパルスが入力されてTFT109が導通し、記憶回路106にデジタル信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線104にパルスが入力されてTFT110が導通し、記憶回路107にデジタル信号が書き込まれる。
【0090】
以上で、1水平期間分のデジタル信号の処理が終了する。図3(B)の期間は、図3(A)において※印で示された期間である。以上の動作を最終段まで行うことにより、1フレーム分のデジタル信号が記憶回路105〜107に書き込まれる。
【0091】
書き込まれたデジタル信号は、D/A111によってアナログ信号に変換され、液晶素子に入力される。このアナログ信号に応じて液晶素子の透過率は変化し、階調を表現する。ここでは、3ビットであるから、輝度は0〜7までの8段階が得られる。
【0092】
以上のようにして、1フレーム期間分の表示が行われる。一方、駆動回路側では、同時に次のフレーム期間のデジタル信号の処理が行われている。
【0093】
以上の手順を繰り返すことにより、映像の表示を行う。
【0094】
なお、静止画の表示を行う場合には、あるフレームのデジタル信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を、毎フレームで読み込んで表示を行う。
【0095】
この際、図8において図示していないが、各画素の各記憶回路の出力が、読み出し用TFTを介してD/Aに入力されるようにし、この読み出し用TFTを、操作することによって、フレーム期間毎に記憶回路の信号を反復して読み出すことができる。この読み出し用TFTを操作する回路は、公知の構成の回路を自由に用いることができる。
【0096】
また、記憶回路に入力された信号を、常にD/A回路に入力し、対応するアナログ信号を液晶素子に出力して、静止画の表示を行うこともできる。この場合は、書き込み用TFTが選択され、新たに記憶回路に情報が書き込まれるまで、画素は、同じ輝度の表示を続ける。この駆動方法では、前述の読み出し用TFT等は必要ない。
【0097】
このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。
【0098】
[実施例2]
本実施例においては、画素部の記憶回路への書き込みを点順次で行うことにより、ソース信号線駆動回路の第2のラッチ回路を省略した例について記す。
【0099】
図5は、記憶回路を有する画素を用いた液晶表示装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、3ビットデジタル階調信号に対応したものであり、シフトレジスタ回路(SR)501、ラッチ回路(LAT1)502、画素(Pixel)503を有する。510は、ゲート信号線駆動回路等から直接供給される信号であり、画素の説明とともに後述する。
【0100】
図6は、図5に示した画素503の回路構成の詳細図である。実施例1と同様、3ビットデジタル階調信号に対応したものであり、液晶素子(LC)、保持容量(Cs)、記憶回路(605〜607)及びD/A(D/Aコンバータ:611)等を有している。601は第1ビット(MSB)信号用ソース信号線、602は第2ビット信号用ソース信号線、603は第3ビット(LSB)信号用ソース信号線、604は書き込み用ゲート信号線、608〜610は書き込み用TFTである。
【0101】
図7は、本実施例にて示した回路の駆動に関するタイミングチャートである。図6および図7を用いて説明する。
【0102】
シフトレジスタ回路501からラッチ回路(LAT1)502までの動作は実施形態および実施例1と同様に行われる。図7(B)に示すように、第1段目でのラッチ動作が終了すると、直ちに画素の記憶回路への書き込みを開始する。書き込み用ゲート信号線604にパルスが入力され、書き込み用TFT608〜610が導通し、記憶回路への書き込みが可能な状態となる。ラッチ回路502に保持されたビット毎のデジタル信号は、3本のソース信号線601〜603を経由して、同時に書き込まれる。
【0103】
第1段目でラッチ回路に保持されたデジタル信号が、記憶回路へ書き込まれているとき、次段では続くサンプリングパルスに従って、ラッチ回路においてデジタル信号の保持が行われている。このようにして、順次記憶回路への書き込みが行われていく。
【0104】
最終段まで上記動作を繰り返し、1水平期間が終了する。
【0105】
なお、図7(B)で示す期間は、図7(A)において、※※で示す期間に相当する。
【0106】
全ての水平期間1〜480に対して同様の操作を行う。
【0107】
以上で、1フレーム目の表示期間が完了する。区間βでは、次のフレームにおけるデジタル信号の処理が行われる。
【0108】
以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合には、あるフレームのデジタル信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。さらに、実施形態にて示した回路と比較すると、ラッチ回路の数を1/2とすることが出来、回路配置の省スペース化による装置全体の小型化に貢献出来る。
【0109】
[実施例3]
本実施例においては、実施例2にて示した、第2のラッチ回路を省略した液晶表示装置の回路構成を応用し、線順次駆動により画素内の記憶回路への書き込みを行う方法を用いた液晶表示装置の例について記す。
【0110】
図17は、本実施例にて示す液晶表示装置のソース信号線駆動回路の回路構成例を示している。この回路は、3ビットデジタル階調信号に対応したものであり、シフトレジスタ回路1701、ラッチ回路1702、スイッチ回路1703、画素1704を有する。1710は、ゲート信号線駆動回路あるいは外部から直接供給される信号である。画素の回路構成に関しては、実施例2のものと同様で良いので、図6をそのまま参照する。
【0111】
図18は、本実施例にて示した回路の駆動に関するタイミングチャートである。図6、図17および図18を用いて説明する。
【0112】
シフトレジスタ回路1701からサンプリングパルスが出力され、ラッチ回路1702で、サンプリングパルスに従ってデジタル信号を保持するまでの動作は、実施例1および実施例2と同様である。本実施例では、ラッチ回路1702と画素1704内の記憶回路との間に、スイッチ回路1703を有しているため、ラッチ回路でのデジタル信号の保持が完了しても、直ちに記憶回路への書き込みが開始されない。ドットデータサンプリング期間が終了するまでの間は、スイッチ回路1703は閉じたままであり、その間、ラッチ回路ではデジタル信号が保持され続ける。
【0113】
図18(B)に示すように、1水平期間分のデジタル信号の保持が完了すると、その後の帰線期間中にラッチ信号(Latch Pulse)が入力されてスイッチ回路1703が一斉に開き、ラッチ回路1702で保持されていたデジタル信号は一斉に画素1704内の記憶回路に書き込まれる。このときの書き込み動作に関わる、画素1704内の動作、さらに次のフレーム期間における表示の際の読み出し動作に関わる、画素1704内の動作については、実施例2と同様で良いので、ここでは説明を省略する。
【0114】
図18(B)で示す期間は、図18(A)において、※※※で示す期間である。
【0115】
以上の方法によって、第2のラッチ回路を省略したソース信号線駆動回路においても、線順次の書き込み駆動を容易に行うことが出来る。
【0116】
[実施例4]
本実施例では、D/Aコンバータとして、複数の階調電圧線を選択する方式のものを用いた例を示す。図8に、その回路図を示す。
【0117】
3ビットのデジタル信号を処理する場合、8本の階調電圧線があり、それぞれにスイッチTFTが接続されている。記憶回路の出力は、デコーダを介して、それらのスイッチTFTを選択的に駆動する。スイッチはトランスミッションゲートを用いても良い。
【0118】
なお、図8において、記憶回路105〜107のそれぞれからの出力は、記憶回路に記憶された信号及びその信号の反転信号によって構成される。
【0119】
本実施例は、実施例1〜実施例3と自由に組み合わせて実施することが可能である。
【0120】
[実施例5]
本実施例では、実施例4において図8で示したD/Aコンバータとは異なる構造のものを用いた例を示す。図9に、その回路図を示す。
【0121】
実施例4において図8で示したものと同様に階調電圧線を選択する方式であるが、図8では、素子の数が多く、画素内で素子の占める面積が大きくなる。そのため、図9では、スイッチを直列接続し、デコーダとスイッチを兼ねて素子数を減らしている。スイッチはトランスミッションゲートを用いても良い。
【0122】
なお、図9において、記憶回路105〜107のそれぞれからの出力は、記憶回路に記憶された信号及びその信号の反転信号によって構成される。
【0123】
本実施例は、実施例1〜実施例3と自由に組み合わせて実施することが可能である。
【0124】
[実施例6]
本実施例では、実施例4や実施例5において図8や図9で示したD/Aコンバータとは異なる構造のものを用いた例を示す。図20に、その回路図を示す。
【0125】
図8や図9で示したD/Aコンバータでは、階調電圧線を用いるため、階調数の分だけ配線が必要となり、多階調化には適さない。そのため、図20では、容量C1〜C3の組み合わせによって、基準電圧を分圧し、階調電圧を作っている。この様な容量分割方式では、容量C1〜C3の比で階調が作られるため、多様な階調が表現可能である。
【0126】
この様な容量分割方式のD/Aコンバータは、AMLCD99 Digest of Technical Papers p29〜32に記載してある。
【0127】
本実施例は、実施例1〜実施例3と自由に組み合わせて実施することが可能である。
【0128】
[実施例7]
本実施例では、実施例4や実施例5及び実施例6において図8や図9及び図20で示したD/Aコンバータとは異なる構造のものを用いた例を示す。図21に、その回路図を示す。
【0129】
図21に示したものは、実施例6で示した図20のD/Aコンバータをさらに簡略化したものである。容量C1〜C3それぞれの2つの電極のうち液晶素子と接続されていない方の電極は、リセット時にはVLに接続され、非リセット時には、VHまたはVLのいずれかに接続されるが、その接続をスイッチのみで構成できる。スイッチはトランスミッションゲートを用いても良い。
【0130】
なお、図21において、記憶回路105〜107のそれぞれからの出力は、記憶回路に記憶された信号及びその信号の反転信号によって構成される。
【0131】
本実施例は、実施例1〜実施例3と自由に組み合わせて実施することが可能である。
【0132】
[実施例8]
図22に示す様に、ソース信号線駆動回路のラッチ回路を1ビット分のみ有し、代わりにソース信号線駆動回路を3倍の速度で動作させ、1ライン期間中に、第1ビットデータ、第2ビットデータ、第3ビットデータの順にデータをソース信号線駆動回路に入力し、実施例1のソース信号線駆動回路と同様の効果を得られる。
【0133】
この方式では、外部にデータを順に入れ替えるための回路が必要であるが、ソース信号線駆動回路は小さくすることが可能である。
【0134】
[実施例9]
本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部(ソース信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路)のTFTを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるCMOS回路を図示することとする。
【0135】
まず、図10(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10〜200[nm](好ましくは50〜100[nm])形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜5002bを50〜200[nm](好ましくは100〜150[nm])の厚さに積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。
【0136】
島状半導体層5003〜5006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層5003〜5006の厚さは25〜80[nm](好ましくは30〜60[nm])の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。
【0137】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30[Hz]とし、レーザーエネルギー密度を100〜400[mJ/cm2](代表的には200〜300[mJ/cm2])とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10[kHz]とし、レーザーエネルギー密度を300〜600[mJ/cm2](代表的には350〜500[mJ/cm2])とすると良い。そして幅100〜1000[μm]、例えば400[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を80〜98[%]として行う。
【0138】
次いで、島状半導体層5003〜5006を覆うゲート絶縁膜5007を形成する。ゲート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、厚さを40〜150[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、120[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40[Pa]、基板温度300〜400[℃]とし、高周波(13.56[MHz])、電力密度0.5〜0.8[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後400〜500[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【0139】
そして、ゲート絶縁膜5007上にゲート電極を形成するための第1の導電膜5008と第2の導電膜5009とを形成する。本実施例では、第1の導電膜5008をTaで50〜100[nm]の厚さに形成し、第2の導電膜5009をWで100〜300[nm]の厚さに形成する。
【0140】
Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のTa膜の抵抗率は20[μΩcm]程度でありゲート電極に使用することが出来るが、β相のTa膜の抵抗率は180[μΩcm]程度でありゲート電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50[nm]程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることが出来る。
【0141】
W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20[μΩcm]以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999[%]のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20[μΩcm]を実現することが出来る。
【0142】
なお、本実施例では、第1の導電膜5008をTa、第2の導電膜5009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせの一例で望ましいものとしては、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をWとする組み合わせ、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をAlとする組み合わせ、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をCuとする組み合わせ等が挙げられる。
【0143】
次に、レジストによるマスク5010を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1[Pa]の圧力でコイル型の電極に500[W]のRF(13.56[MHz])電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100[W]のRF(13.56[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。
【0144】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15〜45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20[%]程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50[nm]程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5011〜5016(第1の導電層5011a〜5016aと第2の導電層5011b〜5016b)を形成する。このとき、ゲート絶縁膜5007においては、第1の形状の導電層5011〜5016で覆われない領域は20〜50[nm]程度エッチングされ薄くなった領域が形成される。(図10(B))
【0145】
そして、第1のドーピング処理を行いn型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014[atoms/cm2]とし、加速電圧を60〜100[keV]として行う。N型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層5011〜5016がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5017〜5020が形成される。第1の不純物領域5017〜5020には1×1020〜1×1021[atoms/cm3]の濃度範囲でn型を付与する不純物元素を添加する。(図10(B))
【0146】
次に、図10(C)に示すように、レジストマスクは除去しないまま、第2のエッチング処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第2のエッチング処理により第2の形状の導電層5021〜5026(第1の導電層5021a〜5026aと第2の導電層5021b〜5026b)を形成する。このとき、ゲート絶縁膜5007においては、第2の形状の導電層5021〜5026で覆われない領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成される。
【0147】
W膜やTa膜の、CF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないため、さらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。
【0148】
そして、図11(A)に示すように第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70〜120[keV]とし、1×1013[atoms/cm2]のドーズ量で行い、図10(B)で島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第2の形状の導電層5021〜5026を不純物元素に対するマスクとして用い、第1の導電層5021a〜5026aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第2の不純物領域5027〜5031が形成される。この第2の不純物領域5027〜5031に添加されたリン(P)の濃度は、第1の導電層5021a〜5026aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第1の導電層5021a〜5026aのテーパー部と重なる半導体層において、第1の導電層5021a〜5026aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【0149】
続いて、図11(B)に示すように第3のエッチング処理を行う。エッチングガスにCHF6を用い、反応性イオンエッチング法(RIE法)を用いて行う。第3のエッチング処理により、第1の導電層5021a〜5026aのテーパー部を部分的にエッチングして、第1の導電層が半導体層と重なる領域が縮小される。第3のエッチング処理によって、第3の形状の導電層5032〜5037(第1の導電層5032a〜5037aと第2の導電層5032b〜5037b)を形成する。このとき、ゲート絶縁膜5007においては、第3の形状の導電層5032〜5037で覆われない領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成される。
【0150】
第3のエッチング処理によって、第2の不純物領域5027〜5031においては、第1の導電層5032a〜5037aと重なる第2の不純物領域5027a〜5031aと、第1の不純物領域と第2の不純物領域との間の第3の不純物領域5027b〜5031bとが形成される。
【0151】
そして、図11(C)に示すように、pチャネル型TFTを形成する島状半導体層5004に、第1の導電型とは逆の導電型の第4の不純物領域5039〜5044を形成する。第3の形状の導電層5033bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTを形成する島状半導体層5003、5005、保持容量部5006および配線部5034はレジストマスク5038で全面を被覆しておく。不純物領域5039〜5044にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B2H6)を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が2×1020〜2×1021[atoms/cm3]となるようにする。
【0152】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第3の形状の導電層5032、5033、5035、5036がゲート電極として機能する。また、5034は島状のソース信号線として機能する。5037は容量配線として機能する。
【0153】
レジストマスク5038を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することが出来る。熱アニール法では酸素濃度が1[ppm]以下、好ましくは0.1[ppm]以下の窒素雰囲気中で400〜700[℃]、代表的には500〜600[℃]で行うものであり、本実施例では500[℃]で4時間の熱処理を行う。ただし、第3の形状の導電層5032〜5037に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。
【0154】
さらに、3〜100[%]の水素を含む雰囲気中で、300〜450[℃]で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0155】
次いで、第1の層間絶縁膜5045は酸化窒化シリコン膜を100〜200[nm]の厚さで形成する。その上に有機絶縁物材料から成る第2の層間絶縁膜5046を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【0156】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線5047、5048、ドレイン領域とコンタクトを形成するドレイン配線5049を形成する。また、画素部においては、接続電極5050、画素電極5051、5052を形成する(図12(A))。この接続電極5050により、ソース信号線5034は、画素TFTと電気的に接続される。なお、画素電極5052及び保持容量は隣り合う画素のものである。
【0157】
以上のようにして、nチャネル型TFT、pチャネル型TFTを有する駆動回路部と、画素TFT、保持容量を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。
【0158】
ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部をソース信号線やゲート信号線と重なるように配置されている。
【0159】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を5枚(島状半導体層パターン、第1配線パターン(ソース信号線、ゲート信号線、容量配線)、pチャネル領域のマスクパターン、コンタクトホールパターン、第2配線パターン(画素電極、接続電極含む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【0160】
続いて、図12(A)の状態のアクティブマトリクス基板を得た後、図12(B)において、アクティブマトリクス基板上に配向膜5053を形成しラビング処理を行う。
【0161】
一方、対向基板5054を用意する。対向基板5054にはカラーフィルター層5055〜5057、オーバーコート層5058を形成する。カラーフィルター層はTFTの上方で赤色のカラーフィルター層5055と青色のカラーフィルター層5056とを重ねて形成し遮光膜を兼ねる構成とする。少なくともTFTと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色のカラーフィルターを重ねて配置することが好ましい。
【0162】
また、接続電極5050に合わせて赤色のカラーフィルター層5055、青色のカラーフィルター層5056、緑色のカラーフィルター層5057とを重ね合わせてスペーサを形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので1〜3[μm]の厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの高さはオーバーコート層5058の厚さ1〜4[μm]を考慮することにより2〜7[μm]、好ましくは4〜6[μm]とすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層5058は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【0163】
スペーサの配置は任意に決定すれば良いが、例えば図12(B)で示すように接続電極上に位置が合うように対向基板5054上に配置すると良い。また、駆動回路部のTFT上にその位置を合わせてスペーサを対向基板5054上に配置してもよい。このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。
【0164】
オーバーコート層5058を形成した後、対向電極5059をパターニング形成し、配向膜5060を形成した後ラビング処理を行う。
【0165】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤5062で貼り合わせる。シール剤5062にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料5061を注入し、封止剤(図示せず)によって完全に封止する。液晶材料5061には公知の液晶材料を用いれば良い。このようにして図12(B)に示すアクティブマトリクス型液晶表示装置が完成する。
【0166】
なお、上記の行程により作製されるアクティブマトリクス型液晶表示装置におけるTFTはトップゲート構造をとっているが、ボトムゲート構造のTFTやその他の構造のTFTに対しても本実施例は容易に適用され得る。
【0167】
また、本実施例においては、ガラス基板上を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することによっても実施が可能である。
【0168】
本実施例は、実施例1〜実施例8と自由に組み合わせて実施することが可能である。
【0169】
[実施例10]
本発明の液晶表示装置は、その画素部に記憶回路を複数有するため、1つの画素を構成する素子の数が通常の画素よりも多くなる。よって、透過型の液晶表示装置の場合、開口率の低下による輝度不足が考えられることから、本発明は、反射型の液晶表示装置に適用されるのが望ましい。本実施例において、作製工程の一例を示す。
【0170】
実施例9に従い、図19(A)に示すアクティブマトリクス基板(図12(A)と同様)を作製する。続いて、第3の層間絶縁膜5201として、樹脂膜を形成した後、画素電極部にコンタクトホールを開口し、反射電極5202を形成する。反射電極5202としては、Al、Agを主成分とする膜、あるいはそれらの積層膜等の、反射性に優れた材料を用いることが望ましい。
【0171】
一方、対向基板5054を用意する。対向基板5054には、本実施例においては対向電極5205をパターニングして形成している。対向電極5205は、透明導電膜として形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合物からなる材料を用いることが出来る。
【0172】
特に図示していないが、カラー液晶表示装置の作製の際には、カラーフィルタ層を形成する。このとき、隣接した色の異なるカラーフィルタ層を重ねて形成し、TFT部分の遮光膜を兼ねる構成とすると良い。
【0173】
その後、アクティブマトリクス基板および対向基板に、配向膜5203および5204を形成し、ラビング処理を行う。
【0174】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤5206で貼り合わせる。シール剤5206にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料5207を注入し、封止剤(図示せず)によって完全に封止する。液晶材料5207には公知の液晶材料を用いれば良い。このようにして図19(B)に示す反射型の液晶表示装置が完成する。
【0175】
なお、本実施例においては、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することも可能である。
【0176】
また、画素の半分を反射電極、残る半分を透明電極とした、半透過型の表示装置として作製する場合にも、本発明は容易に適用することが出来る。
【0177】
本実施例は、実施例1〜実施例8と自由に組み合わせて実施することが可能である。
【0178】
[実施例11]
本実施例では、本発明の液晶表示装置を作製した例について、図27を用いて説明する。
【0179】
図27(A)は、TFT基板と対向基板との間に液晶を封止することによって形成された液晶表示装置の上面図であり、図27(B)は、図27(A)のA−A’における断面図、図27(C)は図27(A)のB−B’における断面図である。
【0180】
TFT基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、bとを囲むようにして、シール材4009が設けられている。また画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、bとの上に対向基板4008が設けられている。TFT基板4001とシール材4009と対向基板4008とで囲まれた空間に液晶4210が充填されている。
【0181】
またTFT基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、bとは、複数のTFTを有している。図27(B)では代表的に、下地膜4010上に形成された、ソース信号線駆動回路4003に含まれる駆動TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを図示する)4201及び画素部4002に含まれる画素TFT(画素電極にかかる電圧を制御するTFT)4202を図示した。
【0182】
本実施例では、駆動TFT4201には公知の方法で作製されたpチャネル型TFT及びnチャネル型TFTが用いられ、画素TFT4202には公知の方法で作製されたpチャネル型TFTが用いられる。また、画素部4002には画素TFT4202のゲート電極に電気的に接続された保持容量(図示せず)が設けられる。
【0183】
駆動TFT4201及び画素TFT4202上には層間絶縁膜(平坦化膜)4301が形成され、その上に画素TFT4202のドレインと電気的に接続する画素電極4203が形成される。
【0184】
対向基板4008上には対向電極4205が形成されている。なお図27(B)では図示していないが、カラーフィルターや偏光板を適宜設ける。そして対向電極4205には所定の電圧が与えられている。
【0185】
以上のようにして、画素電極4203、液晶4210及び対向電極4205からなる液晶セルが形成される。
【0186】
4005は引き回し配線であり、画素部4002、ソース信号線駆動回路4003、第1のゲート信号線駆動回路4004a、第2のゲート信号線駆動回路4004bと外部の電源とを接続している。引き回し配線4005aはシール材4009とTFT基板4001との間を通り、異方導電性フィルム4300を介してFPC4006が有するFPC用配線4301に電気的に接続される。
【0187】
対向基板4008としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラスチック材としては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【0188】
但し、画素電極からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【0189】
図27(C)に示すように、画素電極4203が形成されると同時に、引き回し配線4005a上に接するように導電性膜4203aが形成される。
【0190】
また、異方導電性フィルム4300は導電性フィラー4300aを有している。TFT基板4001とFPC4006とを熱圧着することで、TFT基板4001上の導電性膜4203aとFPC4006上のFPC用配線4301とが、導電性フィラー4300aによって電気的に接続される。
【0191】
本実施例は、実施例1〜実施例10と自由に組み合わせて実施することが可能である。
【0192】
[実施例12]
本実施例では、本発明の液晶表示装置として、透過型の液晶表示装置を使用した場合の例を示す。
【0193】
デサインルールを1μmルール、画素ピッチを100ppi程度とすれば、画素内部の記憶回路及びD/Aコンバータ等は、ソース信号線の下に配置することが可能となり、開口率の低下の問題を解決することができる。これにより、本発明を反射型の液晶表示装置だけでなく透過型の液晶表示装置にも適用できる。
【0194】
図30に、上記構成の透過型液晶表示装置の画素の上面図を模式的に示す。
【0195】
3301は画素、3302〜3304は記憶回路、3305はD/Aコンバータ(図中D/Aと記載)、3306は画素電極、3307はソース信号線である。なお、対向電極やカラーフィルタ及び保持容量等は図示していない。ここで、記憶回路3302〜3304及びD/Aコンバータ3305は、ソース信号線3307と重ねて形成されている。
【0196】
なお図示していないが、ソース信号線3307の下ではなくゲート信号線と重ねて、これらの記憶回路3302〜3304及びD/Aコンバータ3305等を配置することも可能である。
【0197】
[実施例13]
実施例1〜実施例12にて示した、本発明の液晶表示装置の画素部においては、記憶回路は、スタティック型メモリ(Static RAM : SRAM)を用いて構成していたが、記憶回路はSRAMのみに限定されない。本発明の液晶表示装置の画素部に適用可能な記憶回路には、他にダイナミック型メモリ(Dynamic RAM : DRAM)等があげられる。
【0198】
さらに、特に図示しないが、他の形式の記憶回路として、強誘電体メモリ(Ferroelectric RAM : FRAM)を利用して本発明の液晶表示装置の画素部を構成することも可能である。FRAMは、SRAMやDRAMと同等の書き込み速度を有する不揮発性メモリであり、その書き込み電圧が低い等の特徴を利用して、本発明の液晶表示装置のさらなる低消費電力化が可能である。またその他、フラッシュメモリ等によっても、構成は可能である。
【0199】
本実施例は、実施例1〜実施例12と自由に組み合わせて実施することが可能である。
【0200】
[実施例14]
本発明を適用して作製した駆動回路を用いたアクティブマトリクス型液晶表示装置には様々な用途がある。本実施例では、本発明を適用して作製した駆動回路を用いた表示装置を組み込んだ半導体装置について説明する。
【0201】
このような表示装置には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図15および図16に示す。
【0202】
図15(A)は携帯電話であり、本体2601、音声出力部2602、音声入力部2603、表示部2604、操作スイッチ2605、アンテナ2606から構成されている。本発明は表示部2604に適用することができる。
【0203】
図15(B)はビデオカメラであり、本体2611、表示部2612、音声入力部2613、操作スイッチ2614、バッテリー2615、受像部2616から成っている。本発明は表示部2612に適用することができる。
【0204】
図15(C)はモバイルコンピュータあるいは携帯情報端末であり、本体2621、カメラ部2622、受像部2623、操作スイッチ2624、表示部2625で構成されている。本発明は表示部2625に適用することができる。
【0205】
図15(D)はヘッドマウントディスプレイであり、本体2631、表示部2632、アーム部2633で構成される。本発明は表示部2632に適用することができる。
【0206】
図15(E)はテレビであり、本体2641、スピーカー2642、表示部2643、受信装置2644、増幅装置2645等で構成される。本発明は表示部2643に適用することができる。
【0207】
図15(F)は携帯書籍であり、本体2651、表示部2652、記憶媒体2653、操作スイッチ2654、アンテナ2655から構成されており、ミニディスク(MD)やDVD(Digital Versatile Disc)に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部2652に適用することができる。
【0208】
図16(A)はパーソナルコンピュータであり、本体2201、画像入力部2202、表示部2203、キーボード2204で構成される。本発明は表示部2203に適用することができる。
【0209】
図16(B)はプログラムを記録した記録媒体を用いるプレーヤーであり、本体2211、表示部2212、スピーカー部2213、記録媒体2214、操作スイッチ2215で構成される。なお、この装置は記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部2212に適用することができる。
【0210】
図16(C)はデジタルカメラであり、本体2221、表示部2222、接眼部2223、操作スイッチ2224、受像部(図示しない)で構成される。本発明は表示部2222に適用することができる。
【0211】
図16(D)は片眼のヘッドマウントディスプレイであり、表示部2231、バンド部2232で構成される。本発明は表示部2231に適用することができる。
【0212】
[実施例15]
本実施例では、本発明の携帯情報端末の外観図について述べる。図31に示すのは本発明の構成を有する携帯情報端末であり、2701は表示用パネル、2702は操作用パネルである。表示用パネル2701と操作用パネル2702とは接続部2703において接続されている。そして接続部2703における、表示用パネル2701の表示部2704が設けられている面と操作用パネル2702の操作キー2706が設けられている面との角度θは、任意に変えることができる。
【0213】
表示用パネル2701は表示部2704を有している。また図31に示した携帯情報端末は電話としての機能を有しており、表示用パネル2701は音声出力部2705を有しており、音声が音声出力部2705から出力される。表示部2704には本発明の液晶表示装置が用いられている。
【0214】
表示部2704のアスペクト比は16:9、4:3など任意に選択することができる。表示部2704のサイズは対角1インチ〜4.5インチ程度が望ましい。
【0215】
操作用パネル2702は操作キー2706、電源スイッチ2707、音声入力部2708を有している。なお図31では操作キー2706と電源スイッチ2707とを別個に設けたが、操作キー2706の中に電源スイッチ2707が含まれる構成にしても良い。音声入力部2708において、音声が入力される。
【0216】
なお図31では表示用パネル2701が音声出力部2705を有し、操作用パネル2702が音声入力部2708を有しているが、本実施例はこの構成に限定されない。表示用パネル2701が音声入力部2708を有し、操作用パネル2702が音声出力部2705を有していても良い。また音声出力部2705と音声入力部2708とが共に表示用パネル2701に設けられていても良いし、音声出力部2705と音声入力部2708とが共に操作用パネル2702に設けられていても良い。
【0217】
なお図32では図31で示した携帯情報端末の操作キー2706を人差し指で操作している例について示した。また図33では図31で示した携帯情報端末の操作キー2706を親指で操作している例について示した。なお操作キー2706は操作用パネル2702の側面に設けても良い。操作は片手(きき手)の人差し指のみ、または親指のみでも可能である。
【0218】
[実施例16]
本実施例では、本発明の携帯情報装置を応用した電子機器について、図28及び図29を用いて説明する。
【0219】
本発明の携帯情報装置としてパーソナルコンピュータがある。図28(A)はパーソナルコンピュータであり、本体2801、画像入力部2802、表示部2803、キーボード2804等を含む。表示部2803として、画素毎に記憶回路を有する液晶表示装置を用いることで、パーソナルコンピュータの低消費電力化を実現できる。
【0220】
本発明の携帯情報装置としてナビゲーション装置がある。図28(B)はナビゲーション装置であり、本体2811、表示部2812、スピーカ部2813、記憶媒体2814、操作スイッチ2815等を含む。表示部2812として、画素毎に記憶回路を有する液晶表示装置を用いることで、ナビゲーション装置の低消費電力化を実現できる。
【0221】
本発明の携帯情報装置として電子書籍がある。図28(C)は電子書籍であり、本体2851、表示部2852、記憶媒体2853、操作スイッチ2854、アンテナ2855等を含み、ミニディスク(MD)やDVD(Digital Versatile Disc)に記憶されたデータや、アンテナで受信したデータを表示するものである。表示部2852として、画素毎に記憶回路を有する液晶表示装置を用いることで、電子書籍の低消費電力化を実現できる。
【0222】
本発明の携帯情報装置として携帯電話がある。図29(A)は携帯電話であり、表示用パネル2901、操作用パネル2902、接続部2903、表示部2904、音声出力部2905、操作キー2906、電源スイッチ2907、音声入力部2908、アンテナ2909、CCD受光部2910、外部入力ポート2911等を含む。表示部2904として、画素毎に記憶回路を有する液晶表示装置を用いることで、携帯電話の低消費電力化を実現できる。
【0223】
本発明の携帯情報装置としてPDAがある。図29(B)はPDAであり、表示部及びペン入力ダブレット3004、操作キー3006、電源スイッチ3007、外部入力ポート3011、入力用ペン3012等を含む。表示部3004として、画素毎に記憶回路を有する液晶表示装置を用いることで、PDAの低消費電力化を実現できる。
【0224】
[実施例17]
本実施例では、図20に示した構成と同様の構成の画素を有する液晶表示装置において、各画素の有する記憶回路に保持されD/Aコンバータに入力されている信号を、対応するアナログ信号に変換する操作を、DACコントローラ(図示せず)を用いて制御する場合について図37を用いて説明する。
【0225】
なお、本実施例において、各画素の有する記憶回路に保持されD/Aコンバータに入力されている信号を、対応するアナログ信号に変換し、D/Aコンバータから出力する操作を、記憶回路の読み出し操作と呼ぶことにする。
【0226】
図37において、画素は、書き込み用TFT108〜110と、記憶回路105〜107と、ソース信号線101と、書き込み用ゲート信号線102〜104と、D/Aコンバータ400と、液晶素子LCと、保持容量Csとを有する。
【0227】
書き込み用TFT108〜110のソース領域もしくはドレイン領域の一方は、ソース信号線101に接続され、もう一方はそれぞれ、記憶回路105〜107の入力にそれぞれ接続されている。書き込み用TFT108〜110のゲート電極はそれぞれ、書き込み用ゲート信号線102〜104にそれぞれ接続されている。記憶回路105〜107の出力は、D/Aコンバータ400の入力in1〜in3にそれぞれ接続されている。D/Aコンバータ400の出力outは、液晶素子LC及び保持容量Csの一方の電極に接続されている。
【0228】
D/Aコンバータ400は、NAND回路441〜443、インバータ444〜446及び461、スイッチ447a〜449a、スイッチ447b〜449b、スイッチ460、コンデンサC1〜C3、リセット用信号線452、低圧側階調電源線453、高圧側階調電源線454、中間圧側階調電源線455によって構成されている。
【0229】
記憶回路105〜107にデジタル信号を記憶するまでの動作については、実施の形態や実施例1で示した動作と同様であるので、説明は省略する。
【0230】
以下、D/Aコンバータ400の動作について説明する。
【0231】
リセット用信号線452に入力された信号resによって、スイッチ460が導通状態になり、容量C1〜C3の、out端子に接続された側の電位は、中間圧側階調電源線455の電位VMに固定されている。また、高圧側階調電源線454の電位は、低圧側階調電源線453の電位VLと等しく設定されている。このとき、in1〜in3にデジタル信号が入力されても、容量C1〜C3には、信号は書き込まれない。
【0232】
この後、リセット用信号線452の信号resが変化し、スイッチ460がオフとなって、容量C1〜C3のout端子側の電位の固定が解除される。次に、高圧側階調電源線454の電位が、低圧側階調電源線453の電位VLと異なる値VHに変化する。この時端子in1〜in3に入力された信号に応じて、NAND回路441〜443の出力が変化し、スイッチ447〜449のそれぞれにおいて、2つのスイッチのどちらかがオンの状態となって、高圧側階調電源線の電位VHもしくは低圧側階調電源線VLの電位が、容量C1〜C3の電極に印加される。
【0233】
ここで、この容量C1〜C3の値は、各ビットに対応して設定されている。例えば、C1:C2:C3が1:2:4となるように設定されている。
【0234】
この容量C1〜C3に印加された電圧によって容量C1〜C3のout端子側の電位が変化し、出力の電位が変化する。つまり、入力されたin1〜in3のデジタル信号に応じたアナログの信号がout端子より出力される。
【0235】
リセット用信号線452に入力された信号res及び、高圧側階調電源線454の電位等を、DACコントローラによって制御することによって、入力されたデジタル信号に対するアナログ信号の、D/Aコンバータ400からの出力を制御することができる。
【0236】
一旦画素の有する記憶回路にデジタル信号を書き込んだ後は、DACコントローラを用いて上記動作を繰り返し、記憶回路に保持されたデジタル信号の読み出し操作を反復することによって、静止画を表示することができる。
【0237】
このとき、ソース信号線駆動回路及びゲート信号線駆動回路の動作を停止することができる。
【0238】
なお、図37では、3個の記憶回路を配置した構成の画素を例に説明したが、これに限定されない。一般に、各画素にn(nは、2以上の自然数)個の記憶回路を配置した構成の画素を有する液晶表示装置に応用することができる。
【0239】
DACコントローラは、公知の構成の回路を自由に用いることができる。
【0240】
[実施例18]
本実施例では、本発明の画素の構成の例について図36を用いて説明する。
【0241】
図36において、図1と同じ部分は同じ符号を用いて示し、説明は省略する。
【0242】
図36において、記憶回路105〜107の出力はそれぞれ、読み出し用TFT121〜123を介して、D/A111に入力されている。ここで、読み出し用TFT121〜123のゲート電極は、読み出し用ゲート信号線124に接続されている。
【0243】
図36の構成の画素において、各記憶回路105〜107に信号を書き込む動作は、実施形態及び実施例と同じであるので、ここでは説明は省略する。
【0244】
静止画を表示する際、一旦記憶回路105〜107にデジタル信号を記憶した後は、読み出し用ゲート信号線124に信号を入力することによって、読み出し用TFT121〜123をオンにし、記憶回路105〜107に保持されたデジタル信号をD/A111に入力する。ここで本実施例のように各画素が読み出し用TFTを有する場合、記憶回路105〜107に保持されたデジタル信号をD/A111に入力することを、記憶回路の信号の読み出し操作と呼ぶことにする。
【0245】
読み出し用TFT121〜123のオン・オフを切り換え、読み出し操作を、反復することによって、静止画を表示することができる。
【0246】
ここで、読み出し操作は、読み出し用ゲート信号線を選択して行われるが、この読み出し用ゲート信号線124は、読み出し用ゲート信号線駆動回路を用いて駆動することができる。
【0247】
この読み出し用ゲート信号線駆動回路は、公知のゲート信号線駆動回路等を自由に用いることができる。
【0248】
なお、図36では、3個の記憶回路を配置した構成の画素を例に説明したが、これに限定されない。一般に、各画素にn(nは、2以上の自然数)個の記憶回路を配置した構成の画素を有する液晶表示装置に応用することができる。
【0249】
[実施例19]
本実施例では、本発明の液晶表示装置の画素の構成を図38に示す。
【0250】
図38において、図1と同じ部分は同じ符号を用いて示し、説明は省略する。
【0251】
記憶回路141a〜143aと、記憶回路141b〜143bが各画素に配置されている。
【0252】
選択スイッチ151は、書き込み用TFT108と記憶回路141aまたは記憶回路141bとの接続を選択する。選択スイッチ152は、書き込み用TFT109と記憶回路142aまたは記憶回路142bとの接続を選択する。選択スイッチ153は、書き込み用TFT110と記憶回路143aまたは記憶回路143bとの接続を選択する。
【0253】
選択スイッチ154は、D/A111と記憶回路141aまたは記憶回路141bとの接続を選択する。選択スイッチ155は、D/A111と記憶回路142aまたは記憶回路142bとの接続を選択する。選択スイッチ156は、D/A111と記憶回路143aまたは記憶回路143bとの接続を選択する。
【0254】
選択スイッチ151〜153及び選択スイッチ154〜156によって、記憶回路141a〜143aにデジタル信号を記憶する場合と、記憶回路141b〜143bにデジタル信号を記憶する場合とを選択することができる。また、記憶回路141a〜143aからデジタル信号をD/A111に入力する場合と、記憶回路141b〜143bからデジタル信号をD/A111に入力する場合とを選択することができる。
【0255】
各画素において、選択された各記憶回路にデジタル信号を入力する動作、及び選択された各記憶回路に保持されたデジタル信号を読み出す動作については、実施の形態や実施例1と同様であるので説明は省略する。
【0256】
画素は、記憶回路141a〜143aを用いて、1フレーム期間分の3ビットのデジタル信号を記憶し、記憶回路141b〜143bを用いて、前記フレーム期間とは別のフレーム期間の3ビット分の信号を記憶することができる。
【0257】
図38においては、3ビット分のデジタル信号を2フレーム分記憶する回路を示すが、本実施例はこれに限定されない。一般に、n(nは、2以上の自然数)ビット分のデジタル信号をm(mは、2以上の自然数)フレーム分記憶可能な画素を有する液晶表示装置に応用することができる。
【0258】
【発明の効果】
各画素の内部に配置された複数の記憶回路を用いてデジタル信号の記憶を行うことにより、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル信号を反復して用いる。これによって、継続的に静止画表示を行う際に、ソース信号線駆動回路を停止させておくことが可能となる。よって、液晶表示装置全体の低消費電力化に大きく貢献することが出来る。
【0259】
また、液晶表示装置を組み込んだ携帯情報装置において、液晶表示装置に入力する信号を処理する、映像信号処理回路等の回路も、継続的に静止画表示を行う際は、停止させておくことが可能になるため、携帯情報装置の低消費電力化に大きく貢献する。
【0260】
【図面の簡単な説明】
【図1】 複数の記憶回路を内部に有する本発明の画素の回路図。
【図2】 本発明の画素を用いて表示を行うためのソース信号線駆動回路の回路構成を示す図。
【図3】 本発明の画素を用いて表示を行うためのタイミングチャートを示す図。
【図4】 記憶回路の詳細な回路図。
【図5】 第2のラッチ回路を持たないソース信号線駆動回路の回路構成を示す図。
【図6】 図5のソース信号線駆動回路によって駆動される本発明の画素の回路図。
【図7】 図5及び図6に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図8】 本発明の液晶表示装置のD/Aコンバータの構成を示す図。
【図9】 本発明の液晶表示装置のD/Aコンバータの構成を示す図。
【図10】 本発明の画素を有する液晶表示装置の作製工程例を示す図。
【図11】 本発明の画素を有する液晶表示装置の作製工程例を示す図。
【図12】 本発明の画素を有する液晶表示装置の作製工程例を示す図。
【図13】 従来の液晶表示装置の全体の回路構成を簡略に示す図。
【図14】 従来の液晶表示装置のソース信号線駆動回路の回路構成を示す図。
【図15】 本発明の画素を有する表示装置の適用が可能な電子装置を示す図。
【図16】 本発明の画素を有する表示装置の適用が可能な電子装置を示す図。
【図17】 第2のラッチ回路を持たないソース信号線駆動回路の回路構成を示す図。
【図18】 図17に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図19】 反射型液晶表示装置の作製工程例を示す図。
【図20】 本発明の液晶表示装置のD/Aコンバータの構成を示す図。
【図21】 本発明の液晶表示装置のD/Aコンバータの構成を示す図。
【図22】 1ビット処理分のラッチ回路を有するソース信号線駆動回路の回路構成を示す図。
【図23】 デコーダを用いたゲート信号線駆動回路を示す図。
【図24】 本発明を用いた携帯情報端末のブロック図。
【図25】 本発明を用いた携帯電話のブロック図。
【図26】 携帯電話の送受信部のブロック図。
【図27】 本発明の携帯情報装置の液晶表示装置の上面図及び断面図。
【図28】 本発明の携帯情報装置の応用例を示す図。
【図29】 本発明の携帯情報装置の応用例を示す図。
【図30】 本発明の携帯情報装置の液晶表示装置の画素の上面図。
【図31】 本発明の携帯情報端末の例を示す図。
【図32】 本発明の携帯情報端末の例を示す図。
【図33】 本発明の携帯情報端末の例を示す図。
【図34】 従来の携帯情報端末のブロック図。
【図35】 従来の携帯電話のブロック図。
【図36】 本発明の液晶表示装置の画素の構成を示す図。
【図37】 本発明の液晶表示装置の画素の構成を示す図。
【図38】 本発明の液晶表示装置の画素の構成を示す図。
Claims (7)
- 画素を有し、
前記画素は、液晶素子を有する液晶表示装置において、
前記画素は、ソース信号線と、n(nは2以上の自然数)本のゲート信号線と、n個のTFTと、n個の記憶回路と、D/Aコンバータとを有し、
前記n個のTFTのゲート電極はそれぞれ、前記n本のゲート信号線のうちのそれぞれ1本に接続され、ソース領域とドレイン領域の一方は、前記ソース信号線に接続され、もう一方はそれぞれ、前記n個の記憶回路のうちのそれぞれ1つの入力端子に接続され、
前記n個の記憶回路の出力端子はそれぞれ、前記D/Aコンバータの入力端子に接続され、
前記D/Aコンバータの出力端子は、液晶素子に接続されていることを特徴とする液晶表示装置。 - 画素を有し、
前記画素は、液晶素子を有する液晶表示装置において、
前記画素は、ソース信号線と、n(nは2以上の自然数)本のゲート信号線と、n個のTFTと、n個の記憶回路と、n個の入力端子を有するD/Aコンバータとを有し、
前記n個のTFTのゲート電極はそれぞれ、前記n本のゲート信号線のうちのそれぞれ1本に接続され、ソース領域とドレイン領域の一方は、前記ソース信号線に接続され、もう一方はそれぞれ、前記n個の記憶回路のうちのそれぞれ1つの入力端子に接続され、
前記n個の記憶回路の出力端子はそれぞれ、前記D/Aコンバータのn個の入力端子のうちのそれぞれ1つに接続され、
前記D/Aコンバータの出力端子は、液晶素子に接続されていることを特徴とする液晶表示装置。 - 請求項1または請求項2において、
ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによってnビットのデジタル信号を保持する第1のラッチ回路と、前記第1のラッチ回路に保持された前記nビットのデジタル信号が転送される第2のラッチ回路と、前記第2のラッチ回路に転送された前記nビットのデジタル信号を1ビットずつ順に選択し前記ソース信号線に入力するスイッチとを有することを特徴とする液晶表示装置。 - 請求項1または請求項2において、
ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、シフトレジスタと、前記シフトレジスタからのサンプリングパルスによって1ビットのデジタル信号を保持する第1のラッチ回路と、前記第1のラッチ回路に保持された前記1ビットのデジタル信号が転送される第2のラッチ回路とを有することを特徴とする液晶表示装置。 - 請求項1乃至請求項4のいずれか一項において、
前記記憶回路はスタティック型メモリ(SRAM)、強誘電体メモリ(FRAM)またはダイナミック型メモリ(DRAM)であることを特徴とする液晶表示装置。 - 請求項1乃至請求項5のいずれか一項において、
前記記憶回路は、ガラス基板上、プラスチック基板上、ステンレス基板上または単結晶ウェハ上に形成されていることを特徴とする液晶表示装置。 - 請求項1乃至請求項6のいずれか一項において、
前記液晶表示装置を用いることを特徴とするテレビ、パーソナルコンピュータ、携帯端末、ビデオカメラまたはヘッドマウントディスプレイ。
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