KR100859569B1 - 표시장치 - Google Patents

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준 고야마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 한가지 목적은, 신규한 회로 구성을 가진 구동회로와 화소를 가지고 저소비전력화가 가능한 액정표시장치를 제공하는데 있다. n비트(n은 정수임)의 디지털 화상 신호를 사용하여 화상을 표시하는 액정표시장치에서, 1화소 당 n × m개(m은 정수임)의 기억회로를 내장함으로써, 화소 내에 m개 프레임분의 디지털 화상 신호를 기억하는 기능을 가진다(예시된 도면에서는, n = 3, m = 2인 예에서, 기억회로(A1∼A3, B1∼B3)에 3 비트 × 2 프레임분이 기억된다). 따라서, 정지 화상의 표시에서, 기억회로에 일시적으로 기억된 디지털 화상 신호를 반복해서 판독하고, 각 프레임에서 표시함으로써, 이 시간 동안의 소스 신호선 구동회로의 구동이 정지되어 액정표시장치의 소비전력을 감소시킨다.
액정표시장치, 디지털 화상 신호, 기억회로, 프레임, 소스 신호선 구동회로

Description

표시장치{Display device}
본 발명은 반도체 표시장치(이하, 표시장치로 칭함)의 구동회로 및 이 구동회로를 구비한 표시장치에 관한 것이다. 더 구체적으로는, 본 발명은 절연체 상에 형성된 박막트랜지스터를 가진 액티브 매트릭스형 표시장치의 구동회로 및 이 구동회로를 구비한 액티브 매트릭스형 표시장치에 관한 것이다. 그 중에서 특히, 본 발명은 화상 소스(source)로서 디지털 화상 신호를 사용하는 액티브 매트릭스 액정표시장치의 구동회로 및 이 구동회로를 구비한 액티브 매트릭스 액정표시장치에 관한 것이다.
최근, 절연체 상, 특히 유리 기판 상에 반도체 박막을 형성한 표시장치, 특히 박막트랜지스터(이하, TFT라 칭함)를 구비한 액티브 매트릭스형 표시장치의 보급이 현저하게 되고 있다. TFT를 사용한 액티브 매트릭스형 표시장치는 매트릭스 형상으로 배치된 수 십만 내지 수 백만의 TFT를 가지고, 각 화소의 전하를 제어함으로써 화상 표시를 행하고 있다.
또한, 최근의 기술로서, 화소를 구성하는 화소 TFT 이외에, 화소부의 주변에 TFT를 사용한 구동회로를 동시에 형성하는 폴리실리콘 TFT에 관한 기술이 발전하고 있다. 이 기술은 장치의 소형화와 저소비전력화에 크게 기여하고, 그것에 추가하여, 최근 사용 분야가 크게 증가한 모바일 기기의 표시부 등에 액정표시장치는 필수불가결하게 되고 있다.
도 13에, 통상의 디지털 방식의 액정표시장치의 개략도가 도시되어 있다. 중앙에 화소부(1308)가 배치되어 있다. 화소부의 상측에는, 소스 신호선을 제어하기 위한 소스 신호선 구동회로(1301)가 배치되어 있고, 이 소스 신호선 구동회로(1301)는 제1 래치 회로(1304), 제2 래치 회로(1305), D/A 변환 회로(1306), 아날로그 스위치(1307) 등을 포함한다. 화소부의 우측과 좌측에는, 게이트 신호선을 제어하기 위한 게이트 신호선 구동회로(1302)가 배치되어 있다. 도 13에서는, 게이트 신호선 구동회로(1302)가 화소부의 우측과 좌측 모두에 배치되어 있지만, 한쪽에만 배치될 수도 있다. 그러나, 구동 효율 및 구동 신뢰성의 관점에서, 게이트 신호선 구동회로가 화소부의 양쪽에 배치되는 것이 바람직하다.
소스 신호선 구동회로(1301)는 도 14에 도시된 것과 같은 구성을 가지고 있다. 도 14에 예로서 도시된 구동회로는 1024개 화소의 수평방향 해상도와 3 비트 디지털 계조의 표시에 대응하는 소스 신호선 구동회로이고, 시프트 레지스터 회로(SR)(1401), 제1 래치 회로(LAT1)(1402), 제2 래치 회로(LAT2)(1403), D/A 변환 회로(D/A)(1404) 등을 포함한다. 도 14에는 도시되지 않았지만, 필요에 따라, 버퍼 회로, 레벨 시프트 회로 등이 배치될 수도 있다.
동작에 대하여 도 13 및 도 14를 참조하여 간단히 설명한다. 먼저, 시프트 레지스터 회로(1303)(도 14에서 SR로 나타냄)에 클록 신호(S-CLK, S-CLKb) 및 스타 트 펄스(S-SP)가 입력되고, 샘플링 펄스가 순차적으로 출력된다. 이어서, 샘플링 펄스는 제1 래치 회로(1304)(도 14에서 LAT1로 나타냄)에 입력되고, 디지털 화상 신호(디지털 데이터)도 제1 래치 회로(1304)에 입력되어 보유된다. 이 기간을 도트 데이터 샘플링 기간이라 부른다. 여기서, D1은 최상위 비트(MSB: Most Significant Bit)이고, D3은 최하위 비트(LSB: Least Significant Bit)이다. 제1 래치 회로(1304)에서, 1 수평 기간분의 디지털 화상 신호의 보유가 완료된 때, 귀선 기간 중에, 제1 래치 회로(1304)에 보유된 디지털 화상 신호 모두가 래치 신호(래치 펄스)의 입력에 따라 제2 래치 회로(1305)(도 14에서 LAT2로 나타냄)로 한꺼번에 전송된다. 디지털 화상 신호가 제1 래치 회로로부터 제2 래치 회로로 전송되는 기간을 라인 데이터 래치 기간이라 부른다.
그후, 시프트 레지스터 회로(1303)가 다시 동작하여, 다음의 수평 기간분의 디지털 화상 신호의 보유가 개시된다. 동시에, 제2 래치 회로(1305)에 보유된 디지털 화상 신호는 D/A 변환 회로(1306)(도 14에서 DAC로 나타냄)에 의해 아날로그 화상 신호로 변환된다. 이 아날로그화된 디지털 화상 신호는 소스 신호선을 통해 화소에 기입된다. 이 동작을 반복함으로써, 화소의 표시가 행해진다.
일반적인 액티브 매트릭스 액정표시장치에서는, 동화상을 원활하게 표시하기 위해, 1초간에 대략 60회 화면 표시의 갱신이 행해진다. 즉, 디지털 화상 신호가 프레임마다 공급되고, 매번 화소에 기입될 필요가 있다. 화상이 정지 화상일지라도, 동일한 신호가 프레임마다 공급되어야 하므로, 구동회로가 동일한 디지털 화상 신호의 처리를 연속적으로 반복할 필요가 있다.
정지 화상의 디지털 화상 신호를 일단 외부 기억회로에 기입한 후, 프레임 마다 외부 기억회로로부터 액정표시장치에 디지털 화상 신호를 공급하는 방법도 있지만, 어느 경우에도, 외부 기억회로와 구동회로는 계속 동작할 필요가 있다.
특히, 모바일 기기에서는, 저소비전력화가 크게 요망되고 있다. 또한, 모바일 기기가 대부분 정지 화상 모드로 사용되지만, 상기한 바와 같이, 정지 화상을 표시할 때에도 구동회로가 계속해서 동작하기 때문에, 저소비전력화가 방해된다.
상기 문제점을 감안하여, 본 발명의 과제들 중 하나는 신규한 회로를 사용하여, 정지 화상을 표시할 때의 구동회로의 소비전력을 감소시키는데 있다.
상기 과제를 해결하기 위해, 본 발명은 다음과 같은 수단을 사용한다.
화소 내에 다수의 기억회로(메모리 회로)를 배치하고, 화소마다 디지털 화상 신호를 기억시킨다. 정지 화상의 경우, 일단 기입이 행해지면, 그후 화소에 기입되는 정보는 모두 동일하므로, 프레임마다 신호를 입력하지 않고도 기억회로에 기억된 신호를 판독하여 정지 화상을 계속적으로 표시할 수 있다. 즉, 정지 화상을 표시할 때, 적어도 1프레임분의 신호의 처리 동작을 행한 후에는 소스 신호선 구동회로를 정지시키는 것이 가능하게 되고, 그에 따라 소비전력을 크게 감소시키는 것이 가능하게 된다.
이하, 본 발명의 액정표시장치의 구성에 대하여 설명한다.
본 발명의 제1 양태에 따르면, 다수의 화소를 가진 액정표시장치에 있어서, 다수의 화소 각각이 다수의 기억회로를 가지고 있는 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제2 양태에 따르면, 다수의 화소를 가진 액정표시장치에 있어서, 다수의 화소 각각이, n비트(n은 2 이상의 정수임)의 디지털 화상 신호의 m개(m은 1 이상의 정수임) 프레임을 기억하기 위한 n × m개의 기억회로를 가지고 있는 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제3 양태에 따르면, 다수의 화소를 가진 액정표시장치에 있어서,
다수의 화소 각각이, 소스 신호선, n개(n은 2 이상의 정수임)의 기입용 게이트 신호선, n개의 판독용 게이트 신호선, n개의 기입용 트랜지스터, n개의 판독용 트랜지스터, n비트의 디지털 화상 신호의 m개(m은 1 이상의 정수임) 프레임을 기억하기 위한 n × m개의 기억회로, n개의 기입용 기억회로 선택부, n개의 판독용 기억회로 선택부, 및 액정 소자를 포함하고;
상기 n개의 기입용 트랜지스터의 게이트 전극 각각이, 상이한 n개의 기입용 게이트 신호선 중 어느 하나에 전기적으로 접속되고, 소스 영역과 드레인 영역 중 어느 한쪽 영역이 소스 신호선에 전기적으로 접속되고, 다른 한쪽 영역은 상기 n개의 기입용 기억회로 선택부의 상이한 신호 입력부 중 어느 하나에 전기적으로 접속되고;
상기 n개의 기입용 기억회로 선택부 각각이 m개의 신호 출력부를 가지고, 그 m개의 신호 출력부 각각이 상이한 m개의 기억회로의 신호 입력부에 전기적으로 접 속되고;
상기 n개의 판독용 기억회로 선택부 각각이 m개의 신호 입력부를 가지고, 그 m개의 신호 입력부 각각이 상이한 m개의 기억회로의 신호 출력부에 전기적으로 접속되고;
상기 n개의 판독용 트랜지스터의 게이트 전극 각각이 상이한 n개의 판독용 게이트 신호선 중 어느 하나에 전기적으로 접속되고, 소스 영역과 드레인 영역 중 어느 한쪽 영역이 상기 n개의 판독용 기억회로 선택부의 상이한 신호 출력부 중 어느 하나에 전기적으로 접속되고, 다른 한쪽 영역은 상기 액정 소자의 한쪽 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제4 양태에 따르면, 다수의 화소를 가진 액정표시장치에 있어서,
다수의 화소 각각이, n개(n은 2 이상의 정수임)의 소스 신호선, n개의 기입용 게이트 신호선, n개의 판독용 게이트 신호선, n개의 기입용 트랜지스터, n개의 판독용 트랜지스터, n비트의 디지털 화상 신호의 m개(m은 1 이상의 정수임) 프레임을 기억하기 위한 n × m개의 기억회로, n개의 기입용 기억회로 선택부, n개의 판독용 기억회로 선택부, 및 액정 소자를 포함하고;
상기 n개의 기입용 트랜지스터의 게이트 전극 각각이 기입용 게이트 신호선에 전기적으로 접속되고, 소스 영역과 드레인 영역 중 어느 한쪽 영역이 상이한 n개의 소스 신호선 중 어느 하나에 전기적으로 접속되고, 다른 한쪽 영역은 상기 n개의 기입용 기억회로 선택부의 상이한 신호 입력부 중 어느 하나에 전기적으로 접속되고;
상기 n개의 기입용 기억회로 선택부 각각이 m개의 신호 출력부를 가지고, 그 m개의 신호 출력부 각각이 상이한 m개의 기억회로의 신호 입력부에 전기적으로 접속되고;
상기 n개의 판독용 기억회로 선택부 각각이 m개의 신호 입력부를 가지고, 그 m개의 신호 입력부 각각이 상이한 m개의 기억회로의 신호 출력부에 전기적으로 접속되고;
상기 n개의 판독용 트랜지스터의 게이트 전극 각각이 상이한 n개의 판독용 게이트 신호선 중 어느 하나에 전기적으로 접속되고, 소스 영역과 드레인 영역 중 어느 한쪽 영역이 상기 n개의 판독용 기억회로 선택부의 상이한 신호 출력부 중 어느 하나에 전기적으로 접속되고, 다른 한쪽 영역은 상기 액정 소자의 한쪽 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제5 양태에 따르면, 본 발명의 제3 또는 제4 양태 중 어느 한 양태에 있어서,
상기 기입용 기억회로 선택부가 m개의 기억회로 중 어느 하나를 선택하고, 상기 기입용 트랜지스터의 소스 영역과 드레인 영역 중 어느 한쪽 영역과 도통(導通)으로 되어, 디지털 화상 신호를 기억회로에 기입하고;
상기 판독용 기억회로 선택부가 디지털 화상 신호를 기억하는 기억회로들 중 어느 하나를 선택하고, 상기 판독용 트랜지스터의 소스 영역과 드레인 영역 중 어느 한쪽 영역과 도통으로 되어, 기억된 디지털 화상을 판독하는 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제6 양태에 따르면, 본 발명의 제3 양태에 있어서,
클록 신호 및 스타트 펄스에 따라 샘플링 펄스를 순차적으로 출력하는 시프트 레지스터;
상기 샘플링 펄스에 따라 n비트(n은 2 이상의 정수)의 디지털 화상 신호를 보유하는 제1 래치 회로;
상기 제1 래치 회로에 보유된 n비트의 디지털 화상 신호가 전송되는 제2 래치 회로; 및
상기 제2 래치 회로로 전송된 n비트의 디지털 화상 신호를 각 비트 순으로 선택한 다음, 소스 신호선으로 출력하는 비트 신호 선택 스위치를 포함하는 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제7 양태에 따르면, 본 발명의 제4 양태에 있어서,
클록 신호 및 스타트 펄스에 따라 샘플링 펄스를 순차적으로 출력하는 시프트 레지스터;
상기 샘플링 펄스에 따라 n비트(n은 2 이상의 정수)의 디지털 화상 신호 중에서 1비트의 디지털 화상 신호를 보유하는 제1 래치 회로; 및
상기 제1 래치 회로에 보유된 1비트의 디지털 화상 신호가 전송되고, 그 1 비트의 디지털 화상 신호를 소스 신호선에 출력하는 제2 래치 회로를 포함하는 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제8 양태에 따르면, 본 발명의 제4 양태에 있어서,
클록 신호 및 스타트 펄스에 따라 샘플링 펄스를 순차적으로 출력하는 시프 트 레지스터; 및
상기 샘플링 펄스에 따라 n비트(n은 2 이상의 정수)의 디지털 화상 신호 중 1비트의 디지털 화상 신호를 보유하고, 그 1 비트의 디지털 화상 신호를 소스 신호선에 출력하는 제1 래치 회로를 포함하는 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제9 양태에 따르면, 본 발명의 제1 내지 제8 양태 중 어느 한 양태에 있어서, 상기 기억회로가 스태틱형 메모리(SRAM)인 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제10 양태에 따르면, 본 발명의 제1 내지 제8 양태 중 어느 한 양태에 있어서, 상기 기억회로가 강유전체 메모리(FeRAM)인 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제11 양태에 따르면, 본 발명의 제1 내지 제8 양태 중 어느 한 양태에 있어서, 상기 기억회로가 다이나믹형 메모리(DRAM)인 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제12 양태에 따르면, 본 발명의 제1 내지 제8 양태 중 어느 한 양태에 있어서, 상기 기억회로가 유리 기판 상에 형성된 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제13 양태에 따르면, 본 발명의 제1 내지 제8 양태 중 어느 한 양태에 있어서, 상기 기억회로가 플라스틱 기판 상에 형성된 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제14 양태에 따르면, 본 발명의 제1 내지 제8 양태 중 어느 한 양태에 있어서, 상기 기억회로가 스테인리스 기판 상에 형성된 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제15 양태에 따르면, 본 발명의 제1 내지 제8 양태 중 어느 한 양태에 있어서, 상기 기억회로가 단결정 웨이퍼 기판 상에 형성된 것을 특징으로 하는 액정표시장치가 제공된다.
본 발명의 제16 양태에 따르면, n비트(n은 2 이상의 정수임)의 디지털 화상 신호로 화상을 표시하는 액정표시장치를 구동하는 방법으로서,
상기 액정표시장치가 소스 신호선 구동회로, 게이트 신호선 구동회로, 및 다수의 화소를 포함하고;
상기 소스 신호선 구동회로에서, 시프트 레지스터로부터 샘플링 펄스가 출력되어 래치 회로에 입력되고;
상기 래치 회로에서, 디지털 화상 신호가 상기 샘플링 펄스에 따라 보유되고, 그 보유된 디지털 화상 신호가 소스 신호선에 기입되고;
상기 게이트 신호선 구동회로에서, 게이트 신호선 선택 펄스가 출력되어 게이트 신호선을 선택하고;
상기 다수의 화소 각각에서, 게이트 신호선이 선택된 행에서는, 소스 신호선으로부터 입력된 n비트의 디지털 화상 신호의 기억회로에의 기입과, 기억회로에 기억된 n비트의 디지털 화상 신호의 판독이 행해지는 것을 특징으로 하는 액정표시장치 구동방법이 제공된다.
본 발명의 제17 양태에 따르면, n비트(n은 2 이상의 정수임)의 디지털 화상 신호로 화상을 표시하는 액정표시장치를 구동하는 방법으로서,
상기 액정표시장치가 소스 신호선 구동회로, 게이트 신호선 구동회로 및 다수의 화소를 포함하고;
상기 소스 신호선 구동회로에서, 시프트 레지스터로부터 샘플링 펄스가 출력되어 래치 회로에 입력되고;
상기 래치 회로에서, 상기 샘플링 펄스에 따라 디지털 화상 신호가 보유되고, 그 보유된 디지털 화상 신호가 소스 신호선에 기입되고;
상기 게이트 신호선 구동회로에서, 게이트 신호선 선택 펄스가 출력되고, 게이트 신호선이 첫번째 행으로부터 순차적으로 선택되고;
상기 다수의 화소에서, 첫번째 행으로부터 순차적으로 n비트의 디지털 화상 신호의 기입이 행해지는 것을 특징으로 하는 액정표시장치 구동방법이 제공된다.
본 발명의 제18 양태에 따르면, n비트(n은 2 이상의 정수임)의 디지털 화상 신호로 화상을 표시하는 액정표시장치를 구동하는 방법으로서,
상기 액정표시장치가 소스 신호선 구동회로, 게이트 신호선 구동회로 및 다수의 화소를 포함하고;
상기 소스 신호선 구동회로에서, 시프트 레지스터로부터 샘플링 펄스가 출력되어 래치 회로에 입력되고;
상기 래치 회로에서, 상기 샘플링 펄스에 따라 디지털 화상 신호가 보유되고, 그 보유된 디지털 화상 신호가 소스 신호선에 기입되고;
상기 게이트 신호선 구동회로에서, 임의의 행의 게이트 신호선을 지정함으로써 게이트 신호선 선택 펄스가 출력되고;
상기 다수의 화소에서, 게이트 신호선이 선택된 임의의 행에서 n비트의 디지털 화상 신호의 기입이 행해지는 것을 특징으로 하는 액정표시장치 구동방법이 제공된다.
본 발명의 제19 양태에 따르면, 본 발명의 제16 내지 제18 양태에 있어서, 정지 화상의 표시 기간에는, 기억회로에 기억된 n비트의 디지털 화상 신호를 반복적으로 판독하여 정지 화상을 표시함으로써 소스 신호선 구동회로가 정지되는 것을 특징으로 하는 액정표시장치 구동방법이 제공된다.
도 2는 다수의 기억회로(메모리 회로)를 가진 화소를 사용한 표시장치의 소스 신호선 구동회로 및 화소 일부의 구성을 나타낸다. 이 회로는 3비트 디지털 계조 신호에 대응한 것이고, 시프트 레지스터 회로(201), 제1 래치 회로(202), 제2 래치 회로(203), 비트 신호 선택 스위치(204) 및 화소(205)를 포함한다. 부호 210은, 게이트 신호선 구동회로 또는 외부로부터 직접 공급되고 게이트 신호선 선택 신호가 입력되는 게이트 신호선이다. 이것에 대해서는 후의 화소 설명에서 설명한다.
도 1은 도 2의 화소(205)의 회로 구성을 상세히 나타낸다. 이 화소는 3비트 디지털 계조에 대응한 것이고, 액정 소자(LC), 보유 용량(Cs), 기억회로(A1∼A3, B1∼B3) 등을 포함한다. 부호 101은 소스 신호선을 나타내고, 부호102∼104는 기입용 게이트 신호선을 나타내고, 부호 105∼107은 판독용 게이트 신호선을 나타내 고, 부호 108∼110은 기입용 TFT를 나타내고, 부호 111∼113은 판독용 TFT를 나타내고, 부호 114는 제1 기입용 기억회로 선택부를 나타내고, 부호 115는 제1 판독용 기억회로 선택부를 나타내고, 부호 116은 제2 기입용 기억회로 선택부를 나타내고, 부호 117은 제2 판독용 기억회로 선택부를 나타내고, 부호 118은 제3 기입용 기억회로 선택부를 나타내고, 부호 119는 제3 판독용 기억회로 선택부를 나타낸다.
도 1에 도시된 화소의 기억회로(A1∼A3, B1∼B3)는 각각 1비트 디지털 화상 신호를 기억할 수 있다. 여기서, A1∼A3이 1세트로서 사용되고, B1∼B3이 1세트로 사용되며, 각각 3비트의 디지털 화상 신호의 기억이 행해진다. 즉, 도 1에 도시된 화소는 2프레임분의 3비트 디지털 화상 신호를 기억할 수 있다.
도 3은 도 1에 도시된 본 발명의 표시장치에서의 타이밍 차트를 나타낸다. 이 표시장치는 3비트 디지털 계조 및 VGA의 것을 대상으로 하고 있다. 구동방법을 도 1∼도 3을 참조하여 설명한다. 도 1∼도 3에서 사용된 부호가 그대로 사용된다(도면 번호는 생략함).
도 2와 도 3(A) 및 도 3(B)를 참조한다. 각 프레임 기간을 α, β, γ, δ로 표기하여 설명한다. 먼저, 프레임 기간 α에서의 회로 동작을 설명한다.
종래의 디지털 방식의 구동회로의 경우와 마찬가지로, 시프트 레지스터 회로(201)에 클록 신호(S-CLK, S-CLKb)와 스타트 펄스(S-SP)가 입력되고, 샘플링 펄스가 순차적으로 출력된다. 이어서, 샘플링 펄스가 제1 래치 회로(202)(LAT1)에 입력되고, 마찬가지로 제1 래치 회로(202)에 입력된 디지털 화상 신호(디지털 데이터)가 각각 보유된다. 이 기간을 본 명세서에서는 도트 데이터 샘플링 기간이라 표기한다. 1 수평 기간분의 도트 데이터 샘플링 기간은 도 3(A)에서 1∼480으로 나타내는 각각의 기간이다. 디지털 화상 신호는 3비트이고, D1은 MSB(Most Significant Bit: 최상위 비트)이고, D3은 LSB(Least Significant Bit: 최하위 비트)이다. 제1 래치 회로(202)에서 1 수평 기간분의 디지털 화상 신호의 보유가 완료되면, 귀선(歸線) 기간에서, 제1 래치 회로(202)에 보유된 디지털 화상 신호가 래치 신호(래치 펄스)의 입력에 따라 제2 래치 회로(203)(LAT2)로 한꺼번에 전송된다.
이어서, 다시 시프트 레지스터 회로(201)로부터 출력되는 샘플링 펄스에 따라, 다음 수평 기간분의 디지털 화상 신호의 보유 동작이 행해진다.
한편, 제2 래치 회로(203)로 전송된 디지털 화상 신호는 화소 내에 배치된 기억회로에 기입된다. 도 3(B)에 도시된 바와 같이, 다음 행의 도트 데이터 샘플링 기간을 I, II 및 III의 3개 기간으로 분할하고, 제2 래치 회로에 보유된 디지털 화상 신호를 소스 신호선으로 출력한다. 이 때, 비트 신호 선택 스위치(204)에 의해, 각 비트의 신호가 순서대로 소스 신호선으로 출력되도록 선택적으로 접속된다.
기간 I에서는, 기입용 게이트 신호선(102)에 펄스가 입력되어 기입용 TFT(108)가 도통 상태로 되고, 기입용 기억회로 선택부(114)가 기억회로(A1)를 선택하고, 그 기억회로(A1)에 디지털 화상 신호가 기입된다. 이어서, 기간 II에서는, 기입용 게이트 신호선(103)에 펄스가 입력되어 기입용 TFT(109)가 도통 상태로 되고, 기입용 기억회로 선택부(116)가 기억회로(A2)를 선택하고, 그 기억회로(A2)에 디지털 화상 신호가 기입된다. 마지막으로, 기간 III에서는, 기입용 게이트 신 호선(104)에 펄스가 입력되어 기입용 TFT(110)가 도통 상태로 되고, 기입용 기억회로 선택부(118)가 기억회로(A3)를 선택하고, 그 기억회로(A3)에 디지털 화상 신호가 기입된다.
이상에서, 1 수평 기간분의 디지털 화상 신호의 처리가 종료된다. 도 3(B)에 도시된 기간은 도 3(A)에서 ※로 나타낸 기간이다. 상기 동작을 최종 단까지 행함으로써, 1 프레임분의 디지털 화상 신호가 기억회로 A에 기입된다.
이렇게 하여, 본 발명의 표시장치는 시간 계조 방식에 의해 3비트 디지털 계조를 표현한다. 시간 계조 방식이란, 화소에 인가되는 전압에 의해 휘도 제어를 행하는 통상의 방식과 달리, 화소에 2종류의 전압만을 인가하여 온(ON) 및 오프(OFF)(표시 상에서는 백과 흑)의 2가지 상태를 사용하고 표시 기간의 차를 이용하여 계조를 얻는 방식이다. 시간 계조 방식에서 n비트 계조 표시를 행하는 경우에는, 표시 기간을 n개의 기간으로 분할하고, 각 기간의 길이의 비를 2n-1:2n-2:....:20과 같은 2의 제곱으로 하고, 어느 기간에서 화소를 ON의 상태로 하는가에 따라 표시 기간의 길이에 차이를 발생한다. 그리하여, 계조의 표시가 행해진다. 여기서, 화소가 ON 상태에 있는 것이 전압이 인가되는 상태이고, 화소가 OFF 상태에 있는 것이 전압이 인가되지 않는 상태이다. 이후, 그러한 상태들을 ON 및 OFF로서 나타낸다.
또한, 표시 기간의 길이를 2의 제곱 이외의 구분에 따라 계조 표시를 행하도록 하여도 표시가 가능하다.
이상의 관점에서, 프레임 기간 β에서의 동작을 설명한다. 최종 단에서의 기억회로에의 기입이 종료되면, 제1 프레임의 표시가 행해진다. 도 3(C)는 3비트 시간 계조 방식을 설명하는 도면이다. 현재, 디지털 화상 신호는 비트마다 기억회로(A1∼A3)에 기억되어 있다. Ts1은 제1 비트 데이터에 의한 표시 기간이고, Ts2는 제2 비트 데이터에 의한 표시 기간이고, Ts3은 제3 비트 데이터에 의한 표시 기간이다. 각 표시 기간의 길이는 Ts1:Ts2:Ts3 = 4:2:1이다.
여기서는 3비트이기 때문에, 휘도는 0∼7의 8단계를 가질 수 있다. 기간(Ts1∼Ts3)의 어느 것에서도 표시가 행해지지 않는 경우에는, 휘도가 0이고, 모든 기간을 사용하여 표시를 행하는 경우에는, 휘도가 7이다. 예를 들어, 휘도 5를 표시하는 경우에는, 기간(Ts1, Ts3)에서 화소를 ON 상태로 하여 표시를 행한다.
도면을 참조하여 구체적으로 설명한다. Ts1에서는, 판독용 게이트 신호선(105)에 펄스가 입력되어 판독용 TFT(111)가 도통 상태로 되고, 판독용 기억회로 선택부(115)가 기억회로(A1)를 선택하고, 그 기억회로(A1)에 기억된 디지털 화상 신호에 따라 화소가 구동된다. 이어서, Ts2에서는, 판독용 게이트 신호선(106)에 펄스가 입력되어 판독용 TFT(112)가 도통 상태로 되고, 판독용 기억회로 선택부(117)가 기억회로(A2)를 선택하고, 그 기억회로(A2)에 기억된 디지털 화상 신호에 따라 화소가 구동된다. 마지막으로, Ts3에서는, 판독용 게이트 신호선(107)에 펄스가 입력되어 판독용 TFT(113)가 도통 상태로 되고, 판독용 기억회로 선택부(119)가 기억회로(A3)를 선택하고, 그 기억회로(A3)에 기억된 디지털 화상 신호에 따라 화소에 전압이 인가된다.
여기서, 액정표시장치의 경우에는, 노멀리 회이트(normally white) 모드와 노멀리 블랙(normally black) 모드가 있다. 양자에서, 화소의 ON과 OFF에서 백과 흑이 반대로 되기 때문에, 휘도가 상기 설명에서의 것과 반대가 되는 경우가 있을 수 있다.
이상과 같이 하여, 1 프레임 기간분의 표시가 행해진다. 한편, 구동회로 측에서는, 다음 프레임 기간의 디지털 화상 신호의 처리가 동시에 행해진다. 제2 래치 회로에의 디지털 화상 신호의 전송까지는 상기한 것과 동일한 절차이다. 기억회로에의 다음 기입 기간에서는, 이전 프레임 기간에서 디지털 화상 신호를 기억하는 것과 다른 기억회로가 사용된다.
기간 I에서는, 기입용 게이트 신호선(102)에 펄스가 입력되어 기입용 TFT(108)가 도통 상태로 되고, 기입용 기억회로 선택부(114)가 기억회로(B1)를 선택하고, 그 기억회로(B1)에 디지털 화상 신호가 기입된다. 이어서, 기간 II에서는, 기입용 게이트 신호선(103)에 펄스가 입력되어 기입용 TFT(109)가 도통 상태로 되고, 기입용 기억회로 선택부(116)가 기억회로(B2)를 선택하고, 그 기억회로(B2)에 디지털 화상 신호가 기입된다. 마지막으로, 기간 III에서는, 기입용 게이트 신호선(104)에 펄스가 입력되어 기입용 TFT(110)가 도통 상태로 되고, 기입용 기억회로 선택부(118)가 기억회로(B3)를 선택하고, 그 기억회로(B3)에 디지털 화상 신호가 기입된다.
이어서, 프레임 기간 γ에서, 기억회로(B1∼B3)에 기억된 디지털 화상 신호에 따라 제2 프레임의 표시가 행해진다. 동시에, 다음 프레임 기간의 디지털 화상 신호의 처리가 개시된다. 이 디지털 화상 신호는 제1 프레임의 표시가 종료된 기억회로(A1∼A3)에 다시 기억된다.
그후, 프레임 기간 δ에서, 기억회로(A1∼A3)에 기억된 디지털 화상 신호의 표시가 행해지고, 다음 프레임 기간의 디지털 화상 신호의 처리가 동시에 개시된다. 이 디지털 화상 신호는 제2 프레임의 표시가 종료된 기억회로(B1∼B3)에 다시 기억된다.
상기 동작을 반복하여 화상의 표시가 계속적으로 행해진다. 여기서, 정지 화상을 표시하는 경우에는, 최초의 동작에서 기억회로(A1∼A3)에 일단 디지털 화상 신호가 기억되면, 각 프레임 기간에서 기억회로(A1∼A3)에 기억된 디지털 화상 신호가 반복하여 판독될 수 있다. 따라서, 이 정지 화상이 표시되는 기간 중에, 소스 신호선 구동회로의 구동이 정지될 수 있다.
또한, 기억회로에의 디지털 화상 신호의 기입, 또는 기억회로로부터의 디지털 화상 신호의 판독이 게이트 신호선 1개 단위로 행해질 수 있다. 즉, 화면의 재기입을 필요로 하는 라인에서만, 게이트 신호선을 선택하고, 소스 신호선 구동회로를 단기간만 동작시키고, 화면의 일부만 재기입하는 것과 같은 표시 방법이 행해질 수도 있다.
또한, 본 실시형태에서는, 하나의 화소가 기억회로(A1∼A3) 및 기억회로(B1∼B3)를 포함하고, 2 프레임분의 3비트 디지털 화상 신호를 기억하는 기능을 가지지만, 본 발명이 이 수에 한정되지 않는다. 즉, m개의 프레임분의 n비트 디지털 화상 신호를 기억하기 위해, 하나의 화소가 n × m개의 기억회로를 포함할 수도 있 다.
이상의 방법에 의해, 화소에 설치된 기억회로를 사용하여 디지털 화상 신호의 기억을 행함으로써, 정지 화상을 표시할 때 각 프레임 기간에서 기억회로에 기억된 디지털 화상 신호가 반복하여 사용되고, 소스 신호선 구동회로를 구동할 필요 없이 정지 화상 표시를 계속적으로 행할 수 있다. 그리하여, 액정표시장치의 저소비전력화에 크게 기여한다.
또한, 소스 신호선 구동회로에 관해서는, 비트 수에 따라 증가하는 래치 회로 등을 배치하는 문제의 관점에서, 소스 신호선 구동회로는 반드시 절연체 상에 일체로 형성될 필요는 없고, 그의 일부 또는 전부를 외부에 구성할 수도 있다.
또한, 본 실시형태에서 나타낸 소스 신호선 구동회로는 비트 수에 따라 래치 회로를 배치하지만, 1비트분만 배치하여 동작시키는 것도 가능하다. 이 경우, 최상위 비트로부터 최하위 비트까지의 디지털 화상 신호가 직렬로 래치 회로에 입력될 수 있다.
각 화소 내측에 배치된 다수의 기억회로를 사용하여 디지털 화상 신호를 기억함으로써, 정지 화상을 표시할 때 각 프레임 기간에 기억회로에 기억된 디지털 화상 신호를 반복적으로 사용하고, 정지 화상 표시를 계속적으로 행할 때 소스 신호선 구동회로를 정지시킬 수 있다. 그리하여, 액정표시장치 전체의 저소비전력화에 크게 기여한다.
이하, 본 발명의 실시예에 대하여 설명한다.
[실시예 1]
본 실시예에서는, 본 발명의 실시형태에서 설명된 회로 내의 기억회로 선택부를 구체적으로 트랜지스터 등을 사용하여 구성하고, 그의 동작에 대하여 설명한다.
도 4(A)는 도 1에서 나타낸 화소와 유사한 것으로, 기억회로 선택부(114∼119)를 실제로 회로에 의해 구성한 예를 나타낸다. 도면에서, 각 부분에 부여한 부호에 대해서는, 도 1의 것과 동일한 부분이 도 1의 것과 동일한 부호로 나타내어져 있다. 기억회로(A1∼A3) 및 기억회로(B1∼B3) 각각에 기입 선택용 TFT(401, 403, 405, 407, 409, 411)과 판독 선택용 TFT(402, 404, 406, 408, 410, 412)가 제공되어 있고, 이들이 기억회로 선택 신호선(413, 414)에 의해 제어된다.
도 4(B)는 기억회로의 일 예를 나타낸다. 점선 틀(450)으로 표시된 부분이 기억회로(도 4(A)에서 A1∼A3 및 B1∼B3으로 표시된 부분)이다. 부호 451은 기입 선택용 TFT를 나타내고, 부호 452는 판독 선택용 TFT를 나타낸다. 여기에 나타낸 기억회로에서는, 루프로 접속된 2개의 인버터로 된 스태틱형 메모리(Static RAM: SRAM)가 사용되지만, 기억회로가 이 구성에 한정되지 않는다. 기억회로에 SRAM을 사용한 경우에는, 화소는 보유 용량(Cs)을 포함하지 않는 구성으로 하여도 좋다.
본 실시예에서, 도 4(A)에 도시된 회로의 구동은 앞의 실시형태에서 도 3(A)∼도 3(C)에 도시된 타이밍 차트에 따라 행해질 수 있다. 기억회로 선택부의 실제의 구동방법과 함께, 회로 동작을 도 3(A)∼도 3(C) 및 도 4(A)를 참조하여 설명한 다. 또한, 도 3(A)∼도 3(C) 및 도 4(A)에서의 각 부호는 그대로 사용한다(도면 번호는 생략).
도 3(A)와 도 3(B)를 참조한다. 도 3(A)에서, 각 프레임 기간을 α, β, γ, δ로 표기하여 설명한다. 먼저, 프레임 기간 α에서의 회로 동작에 대하여 설명한다.
시프트 레지스터로부터 제2 래치 회로까지의 구동방법은 앞의 실시형태에서 나타낸 것과 동일하므로, 그것에 따른다.
먼저, 기억회로 선택 신호선(413)에 펄스가 입력되어 기입 선택용 TFT(401, 405, 409)가 온으로 되고, 기억회로(A1∼A3)에의 기입이 가능한 상태가 된다. 기간 I에서는, 기입용 게이트 신호선(102)에 펄스가 입력되어 기입용 TFT(108)가 온으로 되고, 기억회로(A1)에 디지털 화상 신호가 기입된다. 이어서, 기간 II에서는, 기입용 게이트 신호선(103)에 펄스가 입력되어 기입용 TFT(109)가 온으로 되고, 기억회로(A2)에 디지털 화상 신호가 기입된다. 마지막으로, 기간 III에서는, 기입용 게이트 신호선(104)에 펄스가 입력되어 기입용 TFT(110)가 온으로 되고, 기억회로(A3)에 디지털 화상 신호가 기입된다.
여기서, 1 수평 기간분의 디지털 화상 신호의 처리가 종료된다. 도 3(B)에 도시된 기간은 도 3(A)에서 ※로 표시된 기간이다. 이상의 동작을 최종 단까지 행하여, 1 프레임분의 디지털 화상 신호가 기억회로(A1∼A3)에 기입된다.
이어서, 프레임 기간 β의 동작에 대하여 설명한다. 최종 단에서의 기억회로에의 기입이 종료되면, 제1 프레임의 표시가 행해진다. 도 3(C)는 3비트 시간 계조 방식을 설명하는 도면이다. 이제, 디지털 화상 신호는 비트마다 기억회로(A1∼A3)에 기억되어 있다. Ts1은 제1 비트 데이터에 의한 표시 기간이고, Ts2는 제2 비트 데이터에 의한 표시 기간이고, Ts3은 제3 비트 데이터에 의한 표시 기간이다. 각 표시 기간의 길이는 Ts1:Ts2:Ts3 = 4:2:1이다.
그러나, 표시 기간의 길이를 2의 거듭제곱 이외의 기간으로 분할하여 계조 표시를 행하여도, 표시는 가능하다.
여기서는, 3비트를 사용하기 때문에, 휘도는 0∼7의 8 단계가 얻어질 수 있다. Ts1∼Ts3의 어느 기간에서도 표시를 행하지 않는 경우에는, 휘도가 0이고, 모든 기간을 이용하여 표시를 행하는 경우에는, 휘도가 7이다. 예를 들어, 휘도 5를 표시하고자 하는 걍우에는, 표시 기간(Ts1, Ts3)에서 화소를 ON 상태로 하여 표시를 행하면 된다.
도면을 참조하여 구체적으로 설명한다. 기억회로에의 기입 동작이 종료된 후, 표시 기간으로 진행하면, 기억회로 선택 신호선(413)에 입력된 펄스가 종료되고, 동시에, 기억회로 선택 신호선(414)에 펄스가 입력되어 기입용 TFT(401, 405, 409)가 오프로 되고, 판독용 TFT(402, 406, 410)가 온으로 되어, 기억회로(A1∼A3)로부터의 판독이 가능한 상태가 된다. 표시 기간(Ts1)에서는, 판독용 게이트 신호선(105)에 펄스가 입력되어 판독용 TFT(111)가 온으로 되고, 기억회로(A1)에 기억된 디지털 화상 신호에 따라 화소가 점등한다. 이어서, 표시 기간(Ts2)에서는, 판독용 게이트 신호선(106)에 펄스가 입력되어 판독용 TFT(112)가 온으로 되고, 기억회로(A2)에 기억된 디지털 화상 신호에 따라 화소가 점등한다. 마지막으로, 표시 기간(Ts3)에서는, 판독용 게이트 신호선(107)에 펄스가 입력되어 판독용 TFT(113)가 온으로 되고, 기억회로(A3)에 기억된 디지털 화상 신호에 따라 화소가 점등한다.
이상과 같이 하여, 1 프레임 기간분의 표시가 행해진다. 한편, 구동회로 측에서는, 다음 프레임 기간의 디지털 화상 신호의 처리가 동시에 행해진다. 제2 래치 회로로의 디지털 화상 신호의 전송까지의 과정은 상기한 것과 동일하다. 기억회로에의 후속 기입 기간에서는, 기억회로(B1∼B3)가 사용된다.
기억회로(A1∼A3)에 신호가 기입되는 기간에서는, 기억회로(A1∼A3)에의 기입용 TFT(401, 405, 409)가 온으로 되지만, 동시에 기억회로(B1∼B3)로부터의 판독용 TFT(404, 408, 412)도 온으로 된다. 마찬가지로, 기억회로(A1∼A3)로부터의 판독용 TFT(402, 406, 410)가 온으로 될 때, 동시에, 기억회로(B1∼B3)에의 기입용 TFT(403, 407, 411)도 온으로 되고, 상호의 기억회로에서 어떤 프레임 기간에 기입 및 판독이 번갈아 행해진다.
기간 I에서는, 기입용 게이트 신호선(102)에 펄스가 입력되어 기입용 TFT(108)가 온으로 되고, 기억회로(B1)에 디지털 화상 신호가 기입된다. 이어서, 기간 II에서는, 기입용 게이트 신호선(103)에 펄스가 입력되어 기입용 TFT(109)가 온으로 되고, 기억회로(B2)에 디지털 화상 신호가 기입된다. 마지막으로, 기간 III에서는, 기입용 게이트 신호선(104)에 펄스가 입력되어 기입용 TFT(110)가 온으로 되고, 기억회로(B3)에 디지털 화상 신호가 기입된다.
이어서, 프레임 기간 γ에서, 기억회로(B1∼B3)에 기억된 디지털 화상 신호 에 따라 제2 프레임의 표시가 행해진다. 동시에, 다음 프레임 기간의 디지털 화상 신호의 처리가 개시된다. 이 디지털 화상 신호는 제1 프레임의 표시가 종료된 기억회로(A1∼A3)에 다시 기억된다.
그후, 프레임 기간 δ에서, 기억회로(A1∼A3)에 기억된 디지털 화상 신호의 표시가 행해지고, 동시에, 다음 프레임 기간의 디지털 화상 신호의 처리가 개시된다. 이 디지털 화상 신호는 제2 프레임의 표시가 종료된 기억회로(B1∼B3)에 다시 기억된다.
상기 과정을 반복하여 화상의 표시가 행해진다. 한편, 정지 화상을 표시하는 경우, 기억회로에의 어떤 프레임의 디지털 화상 신호의 기입을 종료한 후, 소스 신호선 구동회로를 정지하고, 동일 기억회로에 기억된 신호를 각 프레임에서 판독하여 표시를 행한다. 이와 같은 방법에 의해, 정지 화상의 표시 중의 소비전력을 크게 감소시킬 수 있다.
[실시예 2]
본 실시예에서는 화소부의 기억회로에의 기입을 점 순차로 행함으로써 소스 신호선 구동회로의 제2 래치 회로를 생략한 예에 대하여 설명한다.
도 5는 기억회로를 포함하는 화소를 사용한 액정표시장치의 소스 신호선 구동회로 및 화소 일부의 구성을 나타낸다. 이 회로는 3비트 디지털 계조 신호에 대응한 것이고, 시프트 레지스터 회로(501), 래치 회로(502) 및 화소(503)를 포함한다. 부호 510은 게이트 신호선 구동회로 또는 외부로부터 직접 공급되는 신호를 나타내고, 화소의 설명과 함께 후에 설명된다.
도 20은 도 5에 도시된 화소(503)의 회로 구성의 상세도이다. 실시예 1에서와 마찬가지로, 이 화소는 3비트 디지털 계조에 대응한 것이고, 다수의 기억회로(A1∼A3, B1∼B3)를 포함한다. 도 6은 기입용 기억회로 선택부(2014, 2016, 2018) 및 판독용 기억회로 선택부(2015, 2017, 2019)가 실시예 1과 마찬가지로 구성된 구성을 나타낸다. 부호 601은 제1 비트(MSB) 신호용 소스 신호선을 나타내고, 부호 602는 제2 비트 신호용 소스 신호선을 나타내고, 부호 603은 제3 비트(LSB) 신호용 소스 신호선을 나타내고, 부호 604는 기입용 게이트 신호선을 나타내고, 부호 605∼607은 판독용 게이트 신호선을 나타내고, 608∼610은 기입용 TFT를 나타내고, 611∼613은 판독용 TFT를 나타낸다. 기억회로 선택부는 기입 선택용 TFT(614, 616, 618, 620, 622, 624) 및 판독 선택용 TFT(615, 617, 619, 621, 623, 625) 등을 사용하여 구성된다. 부호 626 및 627은 기억회로 선택 신호선을 나타낸다.
도 7(A)∼도 7(C)는 본 실시예에서 나타낸 회로의 구동에 대한 타이밍 차트이다. 도 6 및 도 7(A)∼도 7(C)를 참조하여 설명한다.
시프트 레지스터 회로(501)로부터 래치 회로(LAT1)(502)까지의 동작은 앞의 실시형태 및 실시예 1과 마찬가지로 행해진다. 도 7(B)에 도시된 바와 같이, 제1 단에서의 래치 동작이 종료되면, 즉시 화소의 기억회로에의 기입이 개시된다. 기입용 게이트 신호선(604)에 펄스가 입력되어 기입용 TFT(608∼610)가 온으로 되고, 또한, 기억회로 선택 신호선(626)에 펄스가 입력되어 기입 선택용 TFT(614, 618, 622)가 온으로 되고, 기억회로(A1∼A3)에의 기입이 가능한 상태가 된다. 래치 회 로(502)에 보유된 비트 마다의 디지털 화상 신호가 3개의 소스 신호선(601∼603)을 통해 동시에 기입된다.
제1 단에서 래치 회로에 보유된 디지털 화상 신호가 기억회로에 기억되어 있을 때, 다음 단에서는, 샘플링 펄스에 따라 래치 회로에 디지털 화상 신호가 보유된다. 이렇게 하여, 기억회로에의 기입이 순차적으로 행해진다.
이상은 1 수평 기간(도 7(A)에서 **로 표시된 기간)에 행해지고, 게이트 신호선의 수와 같은 소정의 횟수만큼 반복되고, 프레임 기간 α에서 기억회로에의 1 프레임분의 디지털 화상 신호의 기입이 종료되면, 프레임 기간 β에서 표시되는 제1 프레임의 표시 기간으로 진행한다. 기입용 게이트 신호선(604)에 입력된 펄스가 정지되고, 또한, 기억회로 선택 신호선(626)에 입력된 펄스가 정지되고, 그 대신, 기억회로 선택 신호선(627)에 펄스가 입력되어 판독 선택용 TFT(615, 619, 623)가 온으로 되고, 기억회로(A1∼A3)로부터의 판독이 가능한 상태가 된다.
이어서, 앞의 실시형태, 실시예 1 등에서 설명한 시간 계조 방식에 의해, 도 7(C)에 도시된 바와 같이, 표시 기간(Ts1)에서는, 판독용 게이트 신호선(605)에 펄스가 입력되어 판독용 TFT(611)가 온으로 되고, 기억회로(A1)에 기입된 디지털 화상 신호에 의해 표시가 행해진다. 이어서, 표시 기간(Ts2)에서는, 판독용 게이트 신호선(606)에 펄스가 입력되어 판독용 TFT(612)가 온으로 되고, 기억회로(A2)에 기입된 디지털 화상 신호에 의해 표시가 행해진다. 마찬가지로, 표시 기간(Ts3)에서는, 판독용 게이트 신호선(607)에 펄스가 입력되어 판독용 TFT(613)가 온으로 되면, 기억회로(A3)에 기입된 디지털 화상 신호에 의해 표시가 행해진다.
여기서, 제1 프레임의 표시 기간이 종료된다. 프레임 기간 β 에서는, 다음 프레임의 디지털 화상 신호의 처리가 동시에 행해진다. 래치 회로(502)에의 디지털 화상 신호의 보유까지는 상기와 유사한 과정이 행해진다. 기억회로에의 후속 기입 기간에서는, 기억회로(B1∼B3)가 사용된다.
한편, 기억회로(A1∼A3)에 신호가 기입되는 기간에서는, 기억회로(A1∼A3)에의 기입용 TFT(614, 618, 622)가 온으로 되지만, 동시에, 기억회로(B1∼B3)로부터의 판독용 TFT(617, 621, 625)도 온으로 된다. 마찬가지로, 기억회로(A1∼A3)로부터의 판독용 TFT(615, 619, 623)가 온으로 되면, 동시에, 기억회로(B1∼B3)에의 기입용 TFT(616, 620, 624)도 온으로 되고, 상호의 기억회로에서 어떤 프레임 기간에 기입과 판독이 번갈아 행해진다.
기억회로(B1∼B3)에의 기입 동작과 판독 동작은 기억회로(A1∼A3)의 경우와 동일하다. 기억회로(B1∼B3)에의 기입이 종료되면, 프레임 기간 γ가 개시되고, 제2 프레임의 표시 기간이 개시된다. 또한, 이 프레임 기간에서는, 다음 프레임의 디지털 화상 신호의 처리가 행해진다. 래치 회로(502)에의 디지털 화상 신호의 보유까지는 상기와 유사한 과정이 행해진다. 기억회로에의 후속 기입 기간에서는, 기억회로(A1∼A3)가 사용된다.
그후, 프레임 기간 δ에서, 기억회로(A1∼A3)에 기억된 디지털 화상 신호의 표시가 행해지고, 동시에, 다음 프레임 기간의 디지털 화상 신호의 처리가 개시된다. 이 디지털 화상 신호는 제2 프레임의 표시가 종료된 기억회로(B1∼B3)에 다시 기억된다.
이상의 과정을 반복하여 화상이 표시된다. 한편, 정지 화상을 표시하는 경우에는, 기억회로에의 어떤 프레임의 디지털 화상 신호의 기입이 종료된 후, 소스 신호선 구동회로를 정지시키고, 동일 기억회로에 기입된 신호를 프레임 마다 판독하여 표시를 행한다. 이와 같은 방법에 의해, 정지 화상의 표시 중의 소비전력을 크게 감소시킬 수 있다. 또한, 실시예 1에서 설명한 회로와 비교한 때, 래치 회로의 수가 절반으로 될 수 있어, 회로 배치 공간의 감소에 의한 전체 장치의 소형화에 기여한다.
[실시예 3]
본 실시예에서는, 실시예 2에서 설명한 바와 같이, 제2 래치 회로를 생략한 액정표시장치의 회로 구성을 사용하고, 선 순차 구동 방식에 의해 화소 내의 기억회로에의 기입을 행하는 방법을 사용하는 액정표시장치의 예에 대하여 설명한다.
도 17은 본 실시예에서 설명되는 액정표시장치의 소스 신호선 구동회로의 회로 구성 예를 나타낸다. 이 회로는 3비트 디지털 계조 신호에 대응한 것이고, 시프트 레지스터 회로(1701), 래치 회로(1702), 스위치 회로(1703) 및 화소(1704)를 포함한다. 부호 1710은 게이트 신호선 구동회로 또는 외부로부터 직접 공급되는 신호를 나타낸다. 화소의 회로 구성이 실시예 2의 것과 동일할 수 있기 때문에, 도 6을 그대로 참조한다.
도 18(A)∼도 18(C)는 본 실시예에서 설명되는 회로의 구동에 대한 타이밍 차트이다. 도 6, 도 17 및 도 18(A)∼도 18(C)를 참조하여 설명한다.
시프트 레지스터 회로(1701)로부터 샘플링 펄스가 출력되고, 이 샘플링 펄스 에 따라 디지털 화상 신호가 래치 회로(1702)에 보유되는 동작은 실시예 1 및 2에서와 동일하다. 본 실시예에서는, 래치 회로(1702)와 화소(1704)내의 기억회로 사이에 스위치 회로(1703)가 제공되어 있기 때문에, 래치 회로에서의 디지털 화상 신호의 보유가 종료되어도, 즉시 기억회로에의 기입이 개시되지 않는다. 스위치 회로(1703)는 도트 데이터 샘플링 기간이 종료될 때까지 닫혀진 채로 유지되고, 래치 회로는 계속해서 디지털 화상 신호를 보유한다.
도 18(B)에 도시된 바와 같이, 1 수평 기간분의 디지털 화상 신호의 보유가 종료되면, 후속 귀선 기간에 래치 신호(래치 펄스)가 입력되고, 스위치 회로(1703)가 한꺼번에 열리고, 래치 회로(1702)에 보유된 디지털 화상 신호가 화소(1704) 내의 기억회로에 한꺼번에 기입된다. 이 때의 기입 동작에 관한 화소(1704)에서의 동작과, 다음 프레임 기간에서의 표시의 재판독 동작에 관한 화소(1704)에서의 동작은 실시예 2에서와 동일할 수 있기 때문에, 여기서는 그에 대한 설명을 생략한다.
이상의 방법에 의해, 래치 회로가 생략된 소스 신호선 구동회로에서도, 선 순차 기입이 용이하게 행해질 수 있다.
[실시예 4]
본 실시예에서는, 화소부 및 그의 주변에 제공된 구동회로부(소스 신호선 구동회로, 게이트 신호선 구동회로 및 화소 선택 구동회로)의 TFT를 동시에 제조하는 방법에 대하여 설명한다. 그러나, 설명을 간단하게 하기 위해, 구동회로에 대해서는 기본 회로인 CMOS 회로를 나타내는 것으로 한다.
먼저, 도 10(A)에 도시된 바와 같이, 코닝사의 #7059 유리 또는 #1737 유리로 대표되는 바륨 붕규산염 유리 또는 알루미노 붕규산염 유리와 같은 유리로 된 기판(5001)상에, 산화규소막, 질화규소막 또는 질화산화규소막과 같은 절연막으로 된 하지막(5002)을 형성한다. 예를 들어, 플라즈마 CVD법에 의해 SiH4, NH3 및 N2O로 된 질화산화규소막(5002a)을 10∼200 ㎚(바람직하게는 50∼100 ㎚)의 두께로 형성하고, 마찬가지로 SiH4 및 N2O로 된 수소화 질화산화규소막(5002b)을 50∼200 ㎚ (바람직하게는 100∼150 ㎚)의 두께로 적층 형성한다. 본 실시예에서는, 하지막(5002)을 2층 구조로 나타내지만, 상기 절연막의 단층 막 또는 2층 이상을 적층시킨 구조로 형성할 수도 있다.
그 다음, 비정질 구조를 가진 반도체막을 레이저 결정화법이나 공지의 열 결정화법을 사용하여 결정화하여 제조되는 결정질 반도체막으로 섬 형상의 반도체층(5003∼5006)을 형성한다. 섬 형상의 반도체층(5003∼5006)의 두께는 25∼80 ㎚(바람직하게는 30∼60 ㎚)로 한다. 결정질 반도체막의 재료에 한정은 없지만, 규소 또는 규소 게르마늄(SiGe) 합금으로 형성하는 것이 바람직하다.
레이저 결정화법에서, 결정질 반도체막을 제조하기 위해, 펄스 발진형 또는 연속 발광형 엑시머 레이저, YAG 레이저, 또는 YVO4 레이저와 같은 레이저를 사용한다. 이들 레이저를 사용하는 경우에는, 레이저 발진기로부터 방사된 레이저광을 광학계에 의해 선형으로 집광하여 반도체막에 조사하는 방법을 사용하는 것이 좋다. 결정화의 조건은 실시자가 적절히 선택할 수 있는 것이지만, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 30 Hz로 하고, 레이저 에너지 밀도를 100∼400 mJ/cm2(대표적으로는 200∼300 mJ/cm2)로 한다. 또한, YAG 레이저를 사용하는 경우에는, 그의 제2 고조파를 사용하고, 펄스 발진 주파수를 1∼10 kHz로 하고, 레이저 에너지 밀도를 300∼600 mJ/cm2(대표적으로는 350∼500 mJ/cm2)로 할 수 있다. 그 다음, 폭 100∼1,000 ㎛, 예를 들어, 400 ㎛의 선형으로 집광한 레이저광을 기판의 전면에 조사한다. 이때의 선형 레이저광의 오버랩 비율을 80∼98%로 한다.
그 다음, 섬 형상의 반도체층(5003∼5006)을 덮도록 게이트 절연막(5007)을 형성한다. 이 게이트 절연막(5007)은 플라즈마 CVD법 또는 스퍼터링법에 의해 규소를 함유하는 절연막으로 40∼150 nm의 두께로 형성된다. 본 실시예에서는, 두께 120 nm의 질화산화규소막을 형성한다. 물론, 게이트 절연막은 그러한 질화산화규소막에 한정되지 않고, 규소를 함유하는 다른 절연막을 단층 또는 적층 구조로 사용할 수도 있다. 예를 들어, 산화규소막을 사용하는 경우에는, 플라즈마 CVD법에 의해 TEOS(테트라에틸 오르소실리케이트)와 O2를 혼합하고 40 Pa의 반응 압력과 300∼400℃의 기판 온도에서 0.5∼0.8 W/cm2의 고주파(13.56 MHz) 전력 밀도로 방전시켜 산화규소막을 형성할 수 있다. 이렇게 형성된 산화규소막에 대한 그후의 400 ∼500℃의 열 어닐에 의해 게이트 절연막으로서의 우수한 특성을 얻을 수 있다.
그 다음, 게이트 절연막(5007)상에 게이트 전극을 형성하기 위한 제1 도전 막(5008)과 제2 도전막(5009)를 형성한다. 본 실시예에서는, 제1 도전막(5008)을 Ta로 50∼100 nm의 두께로 형성하고, 제2 도전막(5009)을 W으로 100∼300 nm의 두께로 형성한다.
Ta막은 스퍼터링법에서 Ar을 사용하여 Ta 타겟을 스퍼터링함으로써 형성된다. 이 경우, Ar에 적당량의 Xe 또는 Kr을 첨가하면, Ta막의 내부 응력이 완화되어, 막의 벗겨짐이 방지될 수 있다. α-상 Ta막의 저항률은 20 μΩcm 정도이고, 이 막은 게이트 전극에 사용될 수 있지만, β-상 Ta막의 저항률은 180 μΩcm 정도이고, 이 막은 게이트 전극에 적합하지 않다. α-상 Ta막을 형성하기 위해, α-상 Ta의 것에 가까운 결정 구조를 가지는 질화탄탈막을 Ta에 대한 하지로서 10∼50 nm의 두께로 형성하면, α-상 Ta막을 쉽게 얻을 수 있다.
W막은 W을 타겟으로 한 스퍼터링법에 의해 형성된다. W막은 6불화 텅스텐(WF6)을 사용하여 열 CVD법에 의해 형성될 수도 있다. 어느 방법을 사용하든, 게이트 전극으로서 사용하기 위해서는 막을 저저항화하는 것이 필요하고, W막의 저항률을 20 μΩcm 이하로 하는 것이 바람직하다. W막은 결정립을 크게 하여 저저항화할 수 있으나, W막 내에 산소와 같은 불순물 원소가 많이 존재하는 경우에는 결정화가 저해되고 막이 고저항화한다. 따라서, 스퍼터링법에서 순도 99.9999%의 W 타겟을 사용한다. 또한, 성막 시에 기상(氣相) 중으로부터의 불순물의 혼입이 없도록 충분히 배려하면서 W막을 형성함으로써, 9∼20 μΩcm의 저항률을 실현할 수 있다.
본 실시예에서는, 제1 도전막(5008)과 제2 도전막(5009)을 각각 Ta과 W으로 형성하지만, 이들 도전막이 이들 재료에 특별히 한정되지 않는다. 제1 도전막(5008)과 제2 도전막(5009)은 모두, Ta, W, Ti, Mo, Al, Cu로 이루어진 군에서 선택되는 원소, 또는 이들 원소 중 하나를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성될 수도 있다. 또한, 인과 같은 불순물 원소가 도핑된 폴리실리콘막으로 대표되는 반도체막도 사용될 수 있다. 본 실시예에서의 것 이외의 바람직한 조합의 예로서는, 제1 도전막(5008)을 질화탄탈(TaN)로 형성하고, 제2 도전막(5009)을 W으로 형성하는 조합, 제1 도전막(5008)을 질화탄탈(TaN)로 형성하고, 제2 도전막(5009)을 Al으로 형성하는 조합, 제1 도전막(5008)을 질화탄탈(TaN)로 형성하고, 제2 도전막(5009)을 Cu로 형성하는 조합을 들 수 있다.
그 다음, 레지스트로 마스크(5010)를 형성하고, 전극 및 배선을 형성하기 위한 제1 에칭 처리를 행한다. 본 실시예에서는, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭 방법을 사용한다. 에칭 가스로서 CF4 및 Cl2의 혼합 가스를 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 발생시킨다. 또한, 기판측(시료 스테이지)에도 100 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부(負)의 자기 바이어스 전압을 인가한다. CF4와 Cl2를 혼합한 경우에는, W막과 Ta막 모두가 동일한 정도로 에칭된다.
상기 에칭 조건에서는 레지스트 마스크의 형상을 적당한 것으로 함으로써 기판측에 인가되는 바이어스 전압의 효과에 따라 제1 도전층과 제2 도전층의 엣 지(edge)부가 테이퍼 형상으로 된다. 테이퍼부의 각도는 15∼45°이다. 게이트 절연막상에 어떠한 잔사(殘渣)도 남기지 않고 에칭을 행하기 위해서는 에칭 시간을 10∼20% 정도 증가시킬 수도 있다. W막에 대한 질화산화규소막의 선택비는 2∼4(대표적으로는 3)이므로, 오버에칭 처리에 의해 질화산화규소막의 노출면이 20∼50 nm 정도 에칭된다. 그리하여, 1차 에칭 처리에 의해 제1 도전층과 제2 도전층으로 된 제1 형상의 도전층(5011∼5016)(제1 도전층(5011a∼5016a) 및 제2 도전층(5011b∼5016b))이 형성된다. 이 때, 제1 형상의 도전층(5011∼5016)으로 덮이지 않은 게이트 절연막(5007)의 영역이 20∼50 nm 정도 에칭되어 얇게 된 영역이 형성된다.
그 다음, 제1 도핑 처리를 행하여, n형 도전성을 부여하는 불순물 원소를 첨가한다. 이 도핑은 이온 도핑법 또는 이온 주입법에 의해 행해질 수 있다. 이온 도핑법의 조건은, 도즈량을 1×1013∼5×1014 원자/cm2으로 하고, 가속전압을 60∼100 keV로 한다. n형 도전성을 부여하는 불순물 원소로서는, 주기율표 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용하지만, 여기서는, 인을 사용한다. 이 경우, 도전층(5011∼5016)이 n형 도전성을 부여하는 불순물 원소에 대한 마스크가 되어, 자기정합저으로 제1 불순물 영역(5017∼5020)이 형성된다. 제1 불순물 영역(5017∼5020)에는, n형 도전성을 부여하는 불순물 원소가 1×1020∼1×1021 원자/cm3의 농도로 첨가된다.(도 10(B))
그 다음, 도 10(C)에 도시된 바와 같이, 레지스트 마스크를 제거하지 않고 제2 에칭 처리를 행한다. 에칭 가스로서 CF4, Cl2, O2의 혼합물을 사용하고, W막을 선택적으로 에칭한다. 이때, 제2 에칭 처리에 의해 제2 형상의 도전층(5021∼5026)(제1 도전층(5021a∼5026a) 및 제2 도전층(5021b∼5026b))이 형성된다. 이때, 제2 형상의 도전층(5021∼5026)으로 덮이지 않은 게이트 절연막(5007)의 영역이 20∼50 nm 정도 에칭되어 얇게 된 영역이 형성된다.
CF4와 Cl2의 혼합 가스에 의한 W막 또는 Ta막의 에칭 반응은 생성되는 라디칼 또는 이온 종과 반응 생성물의 증기압으로부터 추측될 수 있다. W과 Ta의 불화물 및 염화물의 증가압을 서로 비교하면, W의 불화물인 WF6의 증기압이 매우 높고, 그 외의 WCl5, TaF5, TaCl5은 거의 동일한 증기압을 가진다. 따라서, CF4와 Cl2의 혼합 가스에서는, W막과 Ta막이 모두 에칭되지만, 이 혼합 가스에 적당량의 O2를 첨가하면 CF4와 O2가 서로 반응하여 CO와 F를 형성하고, 다량의 F 라디칼 또는 F 이온을 생성한다. 그 결과, 불화물의 증가압이 높은 W막의 에칭 속도가 증가한다. 한편, Ta에 대해서는, F가 증가하여도 에칭 속도의 증가는 상대적으로 작다. 또한, Ta은 W에 비하여 쉽게 산화되기 때문에, O2의 첨가에 의해 Ta의 표면이 산화된다. Ta의 산화물은 불소 또는 염소와 반응하지 않기 때문에, Ta막의 에칭 속도는 더 감소한다. 따라서, W막과 Ta막의 에칭 속도에 차이를 두는 것이 가능하게 되고, W막의 에칭 속도를 Ta막의 에칭 속도보다 높게 하는 것이 가능하게 된다.
그 다음, 도 11(A)에 도시된 바와 같이, 제2 도핑 처리를 행한다. 이 경우, 도즈량을 제1 도핑 처리보다 낮게 하고, 높은 가속전압의 조건 하에 n형 도전성을 부여하는 불순물 원소를 도핑한다. 예를 들어, 가속전압을 70∼120 keV로 하고, 도즈량을 1×1013 원자/cm2으로 하여 처리를 행함으로써, 도 10(B)에서 섬 형상의 반도체층에 형성된 제1 불순물 영역 내측에 새로운 불순물 영역이 형성된다. 도핑은, 제2 형상의 도전층(5021∼5026)을 불순물 원소에 대한 마스크로 사용하고, 제1 도전층(5021a∼5026a) 아래의 영역에도 불순물 원소가 첨가되도록 행한다. 이렇게 하여, 제2 불순물 영역(5027∼5031)이 형성된다. 제2 불순물 영역(5027∼5031)에 첨가된 인(P)의 농도는 제1 도전층(5021a∼5026b)의 테이퍼부의 두께에 따라 완만한 농도 구배를 가진다. 제1 도전층(5021a∼5026b)의 테이퍼부와 겹치는 반도체층에서는, 제1 도전층(5021a∼5026b)의 테이퍼부의 단부로부터 안쪽으로 갈 수록 불순물 원소의 농도가 약간 감소하지만, 그 농도는 거의 동일한 정도로 유지된다.
그 다음, 도 11(B)에 도시된 바와 같이, 제3 에칭 처리를 행한다. 이 공정은 CHF6의 에칭 가스를 사용한 반응성 이온 에칭법(RIE법)을 이용하여 행한다. 제3 에칭 처리에 의해 제1 도전층(5021a∼5026a)의 테이퍼부가 부분적으로 에칭되어, 제1 도전층이 반도체층과 겹치는 영역이 축소된다. 제3 에칭 처리에 의해 제3 형상의 도전층(5032∼5037)(제1 도전층(5032a∼5037a) 및 제2 도전층(5032b∼5037b))이 형성된다. 이 때, 제3 형상의 도전층(5032∼5037)으로 덮이지 않은 게이트 절연막(5007)의 영역이 20∼50 nm 정도 에칭되어 얇게 된 영역이 형성된다.
제3 에칭 처리에 의해, 제2 불순물 영역(5027∼5031)에서는, 제1 도전 층(5032a∼5037a)과 겹치는 제2 불순물 영역(5027a∼5031a), 및 제1 불순물 영역과 제2 불순물 영역 사이의 제3 불순물 영역(5027b∼5031b)이 형성된다.
그 다음, 도 11(C)에 도시된 바와 같이, p채널형 TFT를 형성하는 섬 형상의 반도체층(5004)에, 제1 도전형과 반대의 도전형을 가지는 제4 불순물 영역(5039∼5044)을 형성한다. 제3 형상의 도전층(5033)이 불순물 원소에 대한 마스크로 사용되어, 자기정합적으로 불순물 영역이 형성된다. 이 때, n채널형 TFT를 형성하는 섬 형상의 반도체층(5003, 5005), 보유 용량부(5006) 및 배선부(5034)의 전면이 레지스트 마스크(5038)로 덮인다. 그리고, 불순물 영역(5039∼5044)에 각기 다른 농도로 인을 첨가한다. 디보란(B2H6)을 사용한 이온 도핑법에 의해 영역들이 형성되고, 어느 영역에서도 불순물 농도는 2×1020∼2×1021 원자/cm3가 되도록 한다.
여기까지의 공정에 의해, 각각의 섬 형상의 반도체층에 불순물 영역들이 형성된다. 섬 형상의 반도체층과 겹치는 제3 형상의 도전층(5032, 5033, 5035, 5036)이 게이트 전극으로서 기능한다. 부호 5034는 섬 형상의 소스 신호선으로서 기능한다. 부호 5037은 용량 배선으로서 기능한다.
레지스트 마스크(5038)를 제거한 후, 도전형을 제어할 목적으로 각각의 섬 형상의 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 공정은 노 어닐 오븐(furnace annealing oven)을 사용한 열 어닐법에 의해 행해진다. 또한, 레이저 어닐법 또는 급속 열 어닐(RTA)법이 적용될 수도 있다. 열 어닐법은 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700 ℃, 대표적으로는 500∼600℃로 행해진다. 본 실시예에서는, 500℃로 4시간 열처리를 행한다. 그러나, 제3 도전층(5037∼5042)에 사용되는 배선 재료가 열에 약한 경우에는, 배선 등을 보호하기 위해 층간절연막(규소를 주성분으로 함)을 형성한 후 활성화를 행하는 것이 바람직하다.
또한, 3∼100%의 수소를 함유하는 분위기에서 300∼450℃로 1∼12시간 열처리를 행하여, 섬 형상의 반도체층들을 수소화하는 공정을 행한다. 이 공정은 열적으로 여기된 수소에 의해 반도체층 중의 댕글링 본드(dangling bond)를 종단시키는 공정이다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용)를 행할 수도 있다.
그 다음, 산화질화규소막으로 된 제1 층간절연막(5045)을 100∼200 nm의 두께로 형성한 다음, 그 위에 유기 절연 재료로 된 제2 층간절연막(5046)을 형성한다. 그 후, 에칭을 행하여 콘택트 홀을 형성한다.
그 다음, 구동회로부에서, 섬 형상의 반도체층의 소스 영역과 콘택트를 형성하는 소스 배선(5047, 5048)과, 섬 형상의 반도체층의 드레인 영역과 콘택트를 형성하는 드레인 배선(5049)을 형성한다. 화소부에서는, 접속 전극(5050)과 화소 전극(5051, 5052)을 형성한다(도 12(A)). 이 접속 전극(5050)에 의해 소스 신호선(5034)과 화소 TFT 사이의 전기적 접속이 형성된다. 화소 전극(5052)과 보유 용량은 인접 화소의 것이다.
상기한 바와 같이, n채널형 TFT와 p채널형 TFT를 가지는 구동회로부 및 화소 TFT와 보유 용량을 가지는 화소부가 단일의 기판 상에 형성될 수 있다. 그러한 기 판을 여기서는 액티브 매트릭스 기판이라 부른다.
본 실시예에서는, 블랙 매트릭스를 사용하지 않고 화소 전극들 사이의 간극을 차광하는 목적을 위해 화소 전극의 단부를 신호선 및 주사선과 겹치도록 배치한다.
또한, 본 실시예에서 설명된 공정에 따르면, 액티브 매트릭스 기판을 제조하는데 필요한 포토마스크의 수를 5개(섬 형상의 반도체층용 패턴, 제1 배선(주사선, 신호선, 및 용량 배선)용 패턴, p채널 영역용 마스크 패턴, 콘택트 홀용 패턴, 및 제2 배선(화소 전극 및 접속 전극을 포함)용 패턴)로 할 수 있다. 그 결과, 공정이 단축될 수 있고, 제조비용이 감소될 수 있고, 수율이 향상될 수 있다.
그 다음, 도 12(A)에 도시된 바와 같은 액티브 매트릭스 기판을 얻은 후, 액티브 매트릭스 기판 상에 배향막(5053)을 형성하고, 러빙 처리를 행한다.
한편, 대향 기판(5054)을 준비한다. 대향 기판(5054) 상에는 컬러 필터층(5055∼5057)과 오버코트층(5058)이 형성된다. 컬러 필터층은, TFT 위에서 적색 컬러 필터층(5056)과 청색 컬러 필터층(5056)을 겹쳐 형성하여 차광막을 겸하는 구성으로 한다. 적어도 TFT, 접속 전극 및 화소 전극 사이의 간극들을 차광할 필요가 있기 때문에, 이들 위치를 차광하도록 겹쳐 적색 컬러 필터와 청색 컬러 필터를 겹쳐 배치하는 것이 바람직하다.
접속 전극(5050)에 맞추어 적색 컬러 필터층(5055), 청색 컬러 필터층(5056) 및 녹색 컬러 필터층(5057)을 겹쳐 배치함으로써 스페이서를 형성한다. 각 색의 컬러 필터는 아크릴 수지에 적당한 안료를 혼합하여 형성되고, 1∼3 ㎛의 두께로 형성된다. 이들 컬러 필터는 마스크를 사용하여 소정의 패턴으로 감광성 재료로부터 형성될 수 있다. 오버코트층(5058)의 두께가 1∼4 ㎛인 것을 고려하여, 스페이서의 높이는 2∼7 ㎛, 바람직하게는 4∼6 ㎛로 될 수 있다. 이 높이가 액티브 매트릭스 기판과 대향 기판을 서로 접합한 때의 갭(gap)을 형성한다. 오버코트층(5058)은 폴리이미드 수지 또는 아크릴 수지와 같은 광 경화성 또는 열 경화성 유기 수지 재료로 형성된다.
스페이서의 배치는 임의로 결정될 수 있다. 예를 들어, 도 12(B)에 도시된 바와 같이, 스페이서가 접속 전극(5050)과 정렬되도록 대향 기판(5054) 상에 배치될 수도 있다. 또는, 스페이서가 구동회로부의 TFT와 정렬되도록 대향 기판(5054) 상에 배치될 수도 있다. 그러한 스페이서는 구동회로부의 전면에 걸쳐 배치되거나, 또는 소스 배선 및 드레인 배선을 덮도록 배치될 수도 있다.
오버코트층(5058)을 형성한 후, 대향 전극(5059)를 패터닝하여 형성하고, 배향막(5060)을 형성하고, 러빙 처리를 행한다.
그 다음, 화소부와 구동회로부가 형성된 액티브 매트릭스 기판을 밀봉제(5062)를 사용하여 대향 기판과 접합한다. 밀봉제(5062)에는 충전재(filler)가 혼입되어, 이 충전재와 스페이서는 두 기판이 일정한 간극을 두고 서로 접합되는 것을 돕는다. 그 후, 기판들 사이에 액정 재료(5061)를 주입하고, 봉지(封止)제(도시되지 않음)로 완전히 봉지한다. 액정 재료(5061)로서는, 공지의 액정 재료를 사용할 수 있다. 이렇게 하여, 도 12(B)에 도시된 바와 같은 액티브 매트릭스형 액정표시장치가 완성된다.
상기 공정들에서 형성된 액티브 매트릭스형 표시장치의 TFT는 탑 게이트 구조이지만, 본 실시예는 보텀 게이트 구조 및 다른 구조의 TFT에도 용이하게 적용될 수 있다. 또한, 본 실시예에서는 유리 기판을 사용하지만, 이것에 한정되지 않고, 플라스틱 기판, 스테인리스 기판 및 단결정 웨이퍼와 같은, 유리 기판 이외의 것을 사용하여도 실시가 가능하다.
[실시예 5]
본 발명의 표시장치는 계조를 표현하는 수단으로서 시간 계조 방식을 사용한다. 따라서, 화소에 액정 소자를 사용하는 경우, 통상의 아날로그 계조 방식에 비하여 빠른 응답 속도가 요구된다. 그리하여, 강유전성 액정(FLC)을 사용하는 것이 바람직하다. 본 실시예에서는, 실시예 4에서 소개된 표시장치의 제작공정에서, 액정 소자에 강유전성 액정을 사용하는 경우의 기판 제조 예를 설명한다.
실시예 4에 따라, 도 9(A)(도 12(A)와 유사)에 나타낸 액티브 매트릭스 기판과 대향 기판(5054)을 제조한다.
액티브 매트릭스 기판과 대향 기판 상에 배향막(5101, 5102)을 형성한다. 닛산 케미칼 인더스트리즈, 리미티드의 배향막 RN 1286을 형성하고, 90℃로 5분간 프리베이킹(pre-baking)을 행한 후, 250℃로 1시간 포스트베이킹(post-baking)을 행한다. 포스트베이킹 후의 막 두께는 40 ㎚이다. 배향막의 형성방법은 플렉소 인쇄(flexographc printing)법 또는 스피너 도포법으로 행해질 수 있다. RN 1286은 밀봉제와의 밀착성이 만족스럽지 못하기 때문에, 밀봉제가 배치되는 위치에서는 배향막을 제거한다. 또한, 액티브 매트릭스 기판과 대향 기판을 전기적으로 접속 하는 콘택트 패드 상의 배향막과 플렉서블 인쇄 회로(FPC)를 접속하는 리드선 상에는 배향막을 형성하지 않는다.
그리고, 배향막(5101, 5102)을 러빙 처리한다. 이때, 대향 기판(5054)과 액티브 매트릭스 기판을 서로 접합한 때의 러빙 방향이 평행하게 되도록 한다. 러빙 처리에서, 러빙 포(布)로서는 요시카와 케이칼스의 YA-20R을 사용한다. 러빙은 조요 엔지니어링 캄퍼니 리미티드의 러빙 장치에 의해 0.25 ㎜의 압박량과, 100 rpm의 회전수, 10 ㎜/초의 스테이지 속도, 1회의 러빙 횟수의 조건으로 행해진다. 러빙 롤의 직경은 130 ㎜이다. 러빙 후 기판 표면에 물을 분사하여 배향막을 세정한다.
그 다음, 밀봉제(5103)를 형성한다. 밀봉제는 그의 일부분에 액정 재료 도입구를 가지고 있고, 진공 상태에서 주입이 행해질 수 있는 패턴으로 될 수 있다.
대향 기판 상에는 밀봉제가 히타치 케미칼 캄퍼니 리미티드의 밀봉제 디스펜서에 의해 형성되었다. 사용된 밀봉제는 미쯔이 케미칼즈의 XN-21S이다. 밀봉제의 프리베이킹을 90℃로 30분간 행하였고, 다음 15분간 서냉시켰다.
밀봉제 XN-21S는 열 프레스(heat-press)되어도, 2.3∼2.6 ㎛의 셀 갭만이 얻어질 수 있다는 것이 알려져 있다. 1.0 ㎛의 셀 갭을 형성하기 위해서는, 밀봉제가 화소부에 비해 1.5 ㎛ 이상의 얇은 두께의 적층막을 가지는 영역을 제공함으로써 배치되면 좋다. 본 실시예에서는, 제1 층간절연막(5045)과 제2 층간절연막(5046)을 에칭에 의해 제거한 영역에 밀봉제(5103)을 배치한다.
밀봉제를 형성하는 것과 동시에 도전성 스페이서를 형성한다.
그 스페이서(도시되지 않음)는 대향 기판 또는 액티브 매트릭스 기판 상에 형성된다. 스페이서로서는, 구형(球形) 비드(bead)를 산포할 수도 있다. 한편, 감광성 수지를 표시 영역에 도트 형상 또는 스트라이프 형상으로 패터닝할 수도 있다. 스페이서에 의해 액정 재료의 배향 불량이 방지될 수 있다.
반사형 액정표시장치의 셀 갭은 지연을 고려하여 0.5∼1.5 ㎛인 것이 바람직하다. 본 실시예에서는, 화소부의 셀 갭을 1.0 ㎛로 하였다.
그 후, 뉴톤 리미티드의 페이스팅(pasting) 장치에 의해, 대향 기판과 액티브 매트릭스 기판을 맞추어 접합한다.
기판 평면에 수직방향으로 기판 전면에 0.3∼1.0 ㎏f/㎠의 압력을 가하면서, 청정 오븐 내에서 160℃로 3시간 열경화를 행하고, 밀봉제를 경화시켜, 대향 기판과 액티브 매트릭스 기판을 접합한다.
대향 기판과 액티브 매트릭스 기판을 접합하여 형성된 한 쌍의 기판을 분단한다.
액정 재료(5104)로서는, 쌍안정성을 나타내는 강유전성 액정, 삼안정성을 나타내는 반강유전성 액정 등을 사용한다.
액정 재료를 등방상이 될 때까지 가열한 후 주입한다. 그 후, 0.1℃/분의 속도로 실온까지 서냉시킨다.
봉지제로서는, 도입구를 덮는 소형 디스펜서에 의해 자외선 경화형 수지(도시되지 않음)를 도포할 수도 있다.
그 후, 이방 도전성 필름(도시되지 않음)에 의해 가요성 인쇄 배선판(도시되 지 않음)을 부착하여, 액티브 매트릭스형 액정표시장치를 완성한다.
액티브 매트릭스 기판의 화소 전극을 투명 도전막으로 형성하면, 본 실시예의 공정으로 투과형 액정표시장치를 제조할 수도 있다. 투과형 액정표시장치의 셀 갭은 지연을 고려하고 강유전성 액정의 나선 구조를 억제하기 위해 1.0∼2.5 ㎛로 하는 것이 바람직하다.
[실시예 6]
본 발명의 액정표시장치는 화소부 내에 다수의 기억회로를 가지고 있어, 1 화소를 구성하는 소자의 수가 통상의 화소에서보다 많게 된다. 따라서, 투과형 액정표시장치의 경우에는, 개구율의 저하로 인한 휘도 부족이 가능하기 때문에, 본 발명은 반사형 액정표시장치에 적용되는 것이 바람직하다. 본 실시예에서는 그 제작공정의 일 예에 대해 설명한다.
실시예 4에 따라, 도 19(A)(도 12(A)와 유사)에 도시된 액티브 매트릭스 기판을 형성한다. 이어서, 제3 층간절연막(5201)으로서 수지막을 형성한 후, 화소 전극부에 콘택트 홀을 형성하고, 반사 전극(5202)을 형성한다. 반사 전극(5202)으로서는, Al과 Ag을 주성분으로 하는 막 또는 이들 막의 적층막과 같은 반사성이 우수한 재료를 사용하는 것이 바람직하다.
한편, 대향 기판(5054)을 준비한다. 대향 기판(5054)은 본 실시예에서는 대향 기판(5205)을 패터닝하여 형성한다. 대향 기판(5205)은 투명 도전막으로 형성된다. 투명 도전막으로서는, 산화인듐과 산화주석의 화합물(이하, ITO라 칭함) 또는 산화인듐과 산화아연의 화합물로 형성된 재료를 사용할 수 있다.
특별히 나타내지 않았지만, 컬러 액정표시장치를 제작할 때는, 컬러 필터층들을 형성한다. 이 때, 상이한 색의 인접한 컬러 필터층들이 서로 겹쳐 형성되고 TFT 부분의 차광막을 겸하는 구성으로 할 수 있다.
그 후, 액티브 매트릭스 기판과 대향 기판 상에 배향막(5203, 5204)를 형성하고, 러빙 처리를 행한다.
그 다음, 화소부와 구동회로부가 형성된 액티브 매트릭스 기판과 대향 기판을 밀봉제(5206)로 접합한다. 밀봉제(5206)에는 충전재가 혼입되어 있어, 이 충전재와 스페이서에 의해 두 기판이 균일한 간격을 두고 함께 접합된다. 그 다음, 두 기판 사이에 액정 재료(5207)를 주입하고, 봉지제(도시되지 않음)에 의해 완전히 봉지한다. 액정 재료(5207)로서는, 공지의 액정 재료를 사용할 수 있다. 이렇게 하여, 도 19(B)에 도시된 반사형 액정표시장치가 완성된다.
본 실시예에서는, 유리 기판 이외에, 플라스틱 기판, 스테인리스 기판, 단결정 웨이퍼 등을 사용할 수 있다.
또한, 본 발명은 화소의 1/2을 반사 전극으로 하고 나머지 1/2을 투명 전극으로 한 반투과형 표시장치를 형성하는 경우에도 용이하게 적용될 수 있다.
[실시예 7]
실시예 1∼3에 나타낸 본 발명의 액정표시장치의 화소부에서는, 기억회로로서 스태틱형 메모리(스태틱 RAM: SRAM)를 사용하여 구성하지만, 기억회로가 SRAM에만 한정되지 않는다. 본 발명의 액정표시장치의 화소부에 적용 가능한 기억회로로서는, 다이나믹형 메모리(다이나믹 RAM: DRAM) 등이 있다. 본 실시예에서는, 이들 기억회로를 사용한 회로를 구성하는 예에 대해 설명한다.
도 8은 화소에 배치된 기억회로(A1∼A3, B1∼B3)에 DRAM을 사용한 예를 나타낸다. 기본적인 구성은 실시예 1에 나타낸 회로와 유사하다. 기억회로(A1∼A3, B1∼B3)에 사용된 DRAM은 일반적인 구성을 가지는 것을 사용할 수 있다. 본 실시예에서는, 인버터와 커패시터로 구성된 간단한 구성의 DRAM을 사용할 수 있고, 이것이 도면에 도시되었다.
소스 신호선 구동회로의 동작은 실시예 1에서와 동일하다. 여기서, SRAM과 달리, DRAM의 경우에는, 일정 기간마다 기억회로에의 재기입(이하, 이 동작을 "리프레시"(refresh)라 한다)이 요구되기 때문에, 리프레시용 TFT(801∼803)가 제공되어 있다. 리프레시는, 정지 화상이 표시되는 기간(기억회로에 기억된 디지털 화상 신호를 반복적으로 판독하여 표시를 행하는 기간)에 어떤 타이밍으로, 각각의 리프레시용 TFT(801∼803)를 도통 상태로 하고, 화소부 내의 전하를 기억회로측으로 피드백함으로써 행해진다.
또한, 특별히 나타내지 않았지만, 다른 형식의 기억회로로서, 강유전체 메모리(강유전체 RAM: FeRAM)를 사용하여 본 발명의 액정표시장치의 화소부를 구성할 수도 있다. FeRAM은 SRAM 및 DRAM과 동일한 기입 속도를 가지는 비휘발성 메모리이고, 기입 전압이 낮다는 등의 특성을 이용함으로써 본 발명의 액정표시장치의 저소비전력화가 가능하다. 또한, 플레시 메모리를 사용하여 구성할 수도 있다.
[실시예 8]
본 발명에 따라 형성된 구동회로를 사용한 액티브 매트릭스형 표시장치는 다 양한 용도를 가진다. 본 실시예에서는, 본 발명에 따라 형성된 구동회로를 사용한 표시장치를 실장한 반도체장치에 대하여 설명한다.
그러한 표시장치의 예로서는, 휴대형 정보 단말기(전자 책, 모바일 컴퓨터, 또는 휴대 전화기), 비디오 카메라, 디지털 카메라, 퍼스널 컴퓨터, 및 텔레비젼을 들 수 있다. 이들 전자장치의 예를 도 15 및 도 16에 나타낸다.
도 15(A)는 본체(2601), 음성 출력부(2602), 음성 입력부(2603), 표시부(2604), 조작 스위치(2605) 및 안테나(2606)를 포함하는 휴대 전화기를 나타낸다. 본 발명은 표시부(2604)에 적용될 수 있다.
도 15(B)는 본체(2611), 표시부(2612), 음성 입력부(2613), 조작 스위치(2614), 배터리(2615) 및 수상(受像)부(2616) 등을 포함하는 비디오 카메라를 나타낸다. 본 발명은 표시부(2612)에 적용될 수 있다.
도 15(C)는 본체(2621), 카메라부(2622), 수상부(2623), 조작 스위치(2624), 표시부(2625) 등을 포함하는 모바일 컴퓨터를 나타낸다. 본 발명은 표시부(2625)에 적용될 수 있다.
도 15(D)는 본체(2631), 표시부(2632), 및 암(arm)부(2633)를 포함하는 헤드 장착형 디스플레이를 나타낸다. 본 발명은 표시부(2632)에 적용될 수 있다.
도 15(E)는 본체(2641), 스피커(2642), 표시부(2643), 수신 장치(2644) 및 증폭 장치(2645)를 포함하는 텔레비젼을 나타낸다. 본 발명은 표시부(2643)에 적용될 수 있다.
도 15(F)는 본체(2651), 표시부(2652), 기억 매체(2653), 조작 스위치(2654) 및 안테나(2655)를 포함하고, 미니 디스크(MD)와 DVD(Digital Versatile Disc)에 기록된 데이터와 안테나에 의해 수신되는 데이터를 표시하는 휴대형 전자책을 나타낸다. 본 발명은 표시부(2652)에 적용될 수 잇다.
도 16(A)는 본체(2701), 화상 입력부(2702), 표시부(2703), 및 키보드(2704) 등을 포함하는 퍼스널 컴퓨터를 나타낸다. 본 발명은 표시부(2703)에 적용될 수 있다.
도 16(B)는 프로그램을 기록하는 기록 매체(이하, 기록 배체라 함)를 사용하는 플레이어를 나타내고, 이 플레이어는 본체(2711), 표시부(2712), 스피커부(2713), 기록 매체(2714) 및 조작 스위치(2715)를 포함한다. 이 플레이어는 기록 매체에 DVD(Digital Versatile Disc), CD 등을 사용하고, 음악 감상, 영화 감상, 게임 및 인터넷에 사용될 수 있다. 본 발명은 표시부(2712)에 적용될 수 있다.
도 16(C)는 본체(2721), 표시부(2722), 접안부(2723), 조작 스위치(2724), 및 수상부(도시되지 않음)를 포함하는 디지털 카메라를 나타낸다. 본 발명은 표시부(2722)에 적용될 수 있다.
도 16(D)는 본체(2731) 및 밴드부 (2732)를 포함하는 편안(片眼)식 헤드 장착형 디스플레이를 나타낸다. 본 발명은 표시부(2731)에 적용될 수 있다.
도 1은 다수의 기억회로를 내부에 가지고 있는 본 발명의 화소의 회로도.
도 2는 본 발명의 화소를 사용하여 표시를 행하기 위한 소스 신호선 구동회로의 회로 구성 예를 나타내는 도면.
도 3(A)∼도 3(C)는 본 발명의 화소를 사용하여 표시를 행하기 위한 타이밍 차트를 나타내는 도면.
도 4(A) 및 도 4(B)는 다수의 기억회로를 내부에 가지고 있는 본 발명의 화소의 상세한 회로도.
도 5는 제2 래치 회로를 갖지 않는 소스 신호선 구동회로의 회로 구성 예를 나타내는 도면.
도 6은 도 5의 소스 신호선 구동회로에 의해 구동되는 화소의 상세한 회로도.
도 7(A)∼도 7(C)는 도 5 및 도 6에 기재된 회로를 사용하여 표시를 행하기 위한 타이밍 차트를 나타내는 도면.
도 8은 기억회로에 다이나믹형 메모리를 사용한 경우의 본 발명의 화소의 상세한 회로도.
도 9(A) 및 도 9(B)는 본 발명의 화소를 가진 액정표시장치의 제작공정의 예를 나타내는 도면.
도 10(A)∼도 10(C)는 본 발명의 화소를 가진 액정표시장치의 제작공정의 예를 나타내는 도면.
도 11(A)∼도 11(C)는 본 발명의 화소를 가진 액정표시장치의 제작공정의 예를 나타내는 도면.
도 12(A) 및 도 12(B)는 본 발명의 화소를 가진 액정표시장치의 제작공정의 예를 나타내는 도면.
도 13은 종래의 액정표시장치의 전체 회로 구성을 간략하게 나타내는 도면.
도 14는 종래의 액정표시장치의 소스 신호선 구동회로의 회로 구성 예를 나타내는 도면.
도 15(A)∼도 15(F)는 본 발명의 화소를 가진 표시장치가 적용 가능한 전자장치의 예를 나타내는 도면.
도 16(A)∼도 16(D)는 본 발명의 화소를 가진 표시장치가 적용 가능한 전자장치의 예를 나타내는 도면.
도 17은 제2 래치 회로를 갖지 않는 소스 신호선 구동회로의 회로 구성 예를 나타내는 도면.
도 18(A)∼도 18(C)는 도 17에 기재된 회로를 사용하여 표시를 행하기 위한 타이밍 차트를 나타내는 도면.
도 19(A) 및 도 19(B)는 반사형 액정표시장치의 제작공정의 예를 나타내는 도면.
도 20은 도 5의 소스 신호선 구동회로에 의해 구동되는 화소의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
101: 소스 신호선 102∼104: 기입용 게이트 신호선
105∼107: 판독용 게이트 신호선 108∼110: 기입용 TFT
111∼113: 판독용 TFT 114: 제1 기입용 기억회로 선택부
115: 제1 판독용 기억회로 선택부 116: 제2 기입용 기억회로 선택부
117: 제2 판독용 기억회로 선택부 118: 제3 기입용 기억회로 선택부
119: 제3 판독용 기억회로 선택부 201: 시프트 레지스터 회로
202: 제1 래치 회로 203: 제2 래치 회로
204: 비트 신호 선택 스위치 205: 화소

Claims (50)

  1. 다수의 화소를 가지는 표시장치로서,
    상기 다수의 화소 중 적어도 하나가,
    다수의 기억회로;
    상기 다수의 기억회로 중 대응하는 기억회로에 각각 전기적으로 접속된 다수의 제1 트랜지스터;
    상기 다수의 기억회로 중 대응하는 기억회로에 각각 전기적으로 접속된 다수의 제2 트랜지스터;
    상기 다수의 제1 트랜지스터 중 대응하는 제1 트랜지스터를 통하여 상기 다수의 기억회로 중 선택된 기억회로에 전기적으로 접속되는 제3 트랜지스터;
    상기 다수의 제2 트랜지스터 중 대응하는 제2 트랜지스터를 통하여 상기 다수의 기억회로 중 선택된 기억회로에 전기적으로 접속되는 제4 트랜지스터; 및
    상기 제4 트랜지스터에 전기적으로 접속된 표시 소자를 포함하는 표시장치.
  2. 제 1 항에 있어서, 상기 다수의 제1 트랜지스터, 상기 다수의 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터가 박막트랜지스터인 표시장치.
  3. 제 1 항에 있어서, 상기 기억회로가 스태틱형 메모리(SRAM)인 표시장치.
  4. 제 1 항에 있어서, 상기 기억회로가 강유전체 메모리(FeRAM)인 표시장치.
  5. 제 1 항에 있어서, 상기 기억회로가 다이나믹형 메모리(DRAM)인 표시장치.
  6. 제 1 항에 있어서, 상기 기억회로가 유리 기판 위에 형성된 표시장치.
  7. 제 1 항에 있어서, 상기 기억회로가 플라스틱 기판 위에 형성된 표시장치.
  8. 제 1 항에 있어서, 상기 기억회로가 스테인리스 기판 위에 형성된 표시장치.
  9. 제 1 항에 있어서, 상기 기억회로가 단결정 웨이퍼 기판 위에 형성된 표시장치.
  10. 제 1 항에 있어서, 상기 표시장치가 반투과형 표시장치인 표시장치.
  11. 제 1 항에 따른 표시장치를 사용하는 전자장치.
  12. 제 11 항에 있어서, 상기 전자장치는 텔레비젼, 퍼스널 컴퓨터, 휴대형 정보 단말기, 비디오 카메라, 헤드 장착형 디스플레이 중에서 선택되는 어느 한가지 장치인 것을 특징으로 하는 전자장치.
  13. 다수의 화소를 가지는 표시장치로서,
    상기 다수의 화소 중 적어도 하나가,
    n×m개의 기억회로;
    상기 n×m개의 기억회로 중 대응하는 기억회로에 각각 전기적으로 접속된 n×m개의 제1 트랜지스터;
    상기 n×m개의 기억회로 중 대응하는 기억회로에 각각 전기적으로 접속된 n×m개의 제2 트랜지스터;
    상기 n×m개의 제1 트랜지스터 중 대응하는 m개의 제1 트랜지스터에 각각 전기적으로 접속되는 n개의 제3 트랜지스터;
    상기 n×m개의 제2 트랜지스터 중 대응하는 m개의 제2 트랜지스터에 각각 전기적으로 접속되는 n개의 제4 트랜지스터; 및
    상기 n개의 제4 트랜지스터에 전기적으로 접속된 표시 소자를 포함하고,
    m은 정수(整數)이고 1이며,
    n은 정수이고 2인 표시장치.
  14. 제 13 항에 있어서, 상기 n×m개의 제1 트랜지스터, 상기 n×m개의 제2 트랜지스터, 상기 n개의 제3 트랜지스터, 및 상기 n개의 제4 트랜지스터가 박막트랜지스터인 표시장치.
  15. 제 13 항에 있어서, 상기 기억회로가 스태틱형 메모리(SRAM)인 표시장치.
  16. 제 13 항에 있어서, 상기 기억회로가 강유전체 메모리(FeRAM)인 표시장치.
  17. 제 13 항에 있어서, 상기 기억회로가 다이나믹형 메모리(DRAM)인 표시장치.
  18. 제 13 항에 있어서, 상기 기억회로가 유리 기판 위에 형성된 표시장치.
  19. 제 13 항에 있어서, 상기 기억회로가 플라스틱 기판 위에 형성된 표시장치.
  20. 제 13 항에 있어서, 상기 기억회로가 스테인리스 기판 위에 형성된 표시장치.
  21. 제 13 항에 있어서, 상기 기억회로가 단결정 웨이퍼 기판 위에 형성된 표시장치.
  22. 제 13 항에 있어서, 상기 표시장치가 반투과형 표시장치인 표시장치.
  23. 제 13 항에 따른 표시장치를 사용하는 전자장치.
  24. 제 23 항에 있어서, 상기 전자장치는 텔레비젼, 퍼스널 컴퓨터, 휴대형 정보 단말기, 비디오 카메라, 헤드 장착형 디스플레이 중에서 선택되는 어느 한가지 장치인 것을 특징으로 하는 전자장치.
  25. 다수의 화소를 가지는 표시장치로서,
    상기 다수의 화소 중 적어도 하나가,
    n×m개의 기억회로;
    상기 n×m개의 기억회로 중 대응하는 기억회로에 각각 전기적으로 접속된 n×m개의 제1 트랜지스터;
    상기 n×m개의 기억회로 중 대응하는 기억회로에 각각 전기적으로 접속된 n×m개의 제2 트랜지스터;
    상기 n×m개의 제1 트랜지스터 중 대응하는 m개의 제1 트랜지스터에 각각 전기적으로 접속되는 n개의 제3 트랜지스터;
    상기 n×m개의 제2 트랜지스터 중 대응하는 m개의 제2 트랜지스터에 각각 전기적으로 접속되는 n개의 제4 트랜지스터;
    상기 n개의 제3 트랜지스터에 전기적으로 접속된 소스 신호선;
    상기 n개의 제3 트랜지스터 중 대응하는 제3 트랜지스터에 각각 전기적으로 접속된 n개의 제1 게이트 신호선;
    상기 n개의 제4 트랜지스터 중 대응하는 제4 트랜지스터에 각각 전기적으로 접속된 n개의 제2 게이트 신호선; 및
    상기 n개의 제4 트랜지스터에 전기적으로 접속된 표시 소자를 포함하고,
    m은 정수(整數)이고 1이며,
    n은 정수이고 2인 표시장치.
  26. 제 25 항에 있어서,
    클록 신호 및 스타트 펄스에 따라 샘플링 펄스를 순차적으로 출력하는 시프트 레지스터;
    상기 샘플링 펄스에 따라 n비트 디지털 화상 신호 중에서 1비트 디지털 화상 신호를 보유하는 제1 래치 회로; 및
    상기 제1 래치 회로로부터 전송된 1비트 디지털 화상 신호를 보유한 다음, 그 1비트 디지털 화상 신호를 상기 소스 신호선으로 출력하는 제2 래치 회로를 더 포함하는 표시장치.
  27. 제 25 항에 있어서, 상기 n×m개의 제1 트랜지스터, 상기 n×m개의 제2 트랜지스터, 상기 n개의 제3 트랜지스터, 및 상기 n개의 제4 트랜지스터가 박막트랜지스터인 표시장치.
  28. 제 25 항에 있어서, 상기 기억회로가 스태틱형 메모리(SRAM)인 표시장치.
  29. 제 25 항에 있어서, 상기 기억회로가 강유전체 메모리(FeRAM)인 표시장치.
  30. 제 25 항에 있어서, 상기 기억회로가 다이나믹형 메모리(DRAM)인 표시장치.
  31. 제 25 항에 있어서, 상기 기억회로가 유리 기판 위에 형성된 표시장치.
  32. 제 25 항에 있어서, 상기 기억회로가 플라스틱 기판 위에 형성된 표시장치.
  33. 제 25 항에 있어서, 상기 기억회로가 스테인리스 기판 위에 형성된 표시장치.
  34. 제 25 항에 있어서, 상기 기억회로가 단결정 웨이퍼 기판 위에 형성된 표시장치.
  35. 제 25 항에 있어서, 상기 표시장치가 반투과형 표시장치인 표시장치.
  36. 제 25 항에 따른 표시장치를 사용하는 전자장치.
  37. 제 36 항에 있어서, 상기 전자장치는 텔레비젼, 퍼스널 컴퓨터, 휴대형 정보 단말기, 비디오 카메라, 헤드 장착형 디스플레이 중에서 선택되는 어느 한가지 장치인 것을 특징으로 하는 전자장치.
  38. 다수의 화소를 가지는 표시장치로서,
    상기 다수의 화소 중 적어도 하나가,
    n×m개의 기억회로;
    상기 n×m개의 기억회로 중 대응하는 기억회로에 각각 전기적으로 접속된 n×m개의 제1 트랜지스터;
    상기 n×m개의 기억회로 중 대응하는 기억회로에 각각 전기적으로 접속된 n×m개의 제2 트랜지스터;
    상기 n×m개의 제1 트랜지스터 중 대응하는 m개의 제1 트랜지스터에 각각 전기적으로 접속되는 n개의 제3 트랜지스터;
    상기 n×m개의 제2 트랜지스터 중 대응하는 m개의 제2 트랜지스터에 각각 전기적으로 접속되는 n개의 제4 트랜지스터;
    상기 n개의 제3 트랜지스터 중 대응하는 제3 트랜지스터에 각각 전기적으로 접속된 n개의 소스 신호선;
    상기 n개의 제3 트랜지스터에 전기적으로 접속된 제1 게이트 신호선;
    상기 n개의 제4 트랜지스터 중 대응하는 제4 트랜지스터에 각각 전기적으로 접속된 n개의 제2 게이트 신호선; 및
    상기 n개의 제4 트랜지스터에 전기적으로 접속된 표시 소자를 포함하고,
    m은 정수(整數)이고 1이며,
    n은 정수이고 2인 표시장치.
  39. 제 38 항에 있어서,
    클록 신호 및 스타트 펄스에 따라 샘플링 펄스를 순차적으로 출력하는 시프트 레지스터;
    상기 샘플링 펄스에 따라 n비트 디지털 화상 신호를 보유하는 제1 래치 회로;
    상기 제1 래치 회로로부터 전송된 n비트 디지털 화상 신호를 보유는 제2 래치 회로; 및
    상기 제2 래치 회로로 전송된 n비트 디지털 화상 신호 중에서 1비트 디지털 화상 신호를 차례로 선택한 다음, 그 1비트 디지털 화상 신호를 상기 n개의 소스 신호선 중 대응하는 소스 신호선으로 출력하는 비트 신호 선택 스위치를 더 포함하는 표시장치.
  40. 제 38 항에 있어서, 상기 n×m개의 제1 트랜지스터, 상기 n×m개의 제2 트랜지스터, 상기 n개의 제3 트랜지스터, 및 상기 n개의 제4 트랜지스터가 박막트랜지스터인 표시장치.
  41. 제 38 항에 있어서, 상기 기억회로가 스태틱형 메모리(SRAM)인 표시장치.
  42. 제 38 항에 있어서, 상기 기억회로가 강유전체 메모리(FeRAM)인 표시장치.
  43. 제 38 항에 있어서, 상기 기억회로가 다이나믹형 메모리(DRAM)인 표시장치.
  44. 제 38 항에 있어서, 상기 기억회로가 유리 기판 위에 형성된 표시장치.
  45. 제 38 항에 있어서, 상기 기억회로가 플라스틱 기판 위에 형성된 표시장치.
  46. 제 38 항에 있어서, 상기 기억회로가 스테인리스 기판 위에 형성된 표시장치.
  47. 제 38 항에 있어서, 상기 기억회로가 단결정 웨이퍼 기판 위에 형성된 표시장치.
  48. 제 38 항에 있어서, 상기 표시장치가 반투과형 표시장치인 표시장치.
  49. 제 38 항에 따른 표시장치를 사용하는 전자장치.
  50. 제 49 항에 있어서, 상기 전자장치는 텔레비젼, 퍼스널 컴퓨터, 휴대형 정보 단말기, 비디오 카메라, 헤드 장착형 디스플레이 중에서 선택되는 어느 한가지 장치인 것을 특징으로 하는 전자장치.
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