JP2016026328A - 電気泳動表示装置 - Google Patents
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Abstract
Description
される薄膜トランジスタ(以下、TFTと表記する)を有し、画素に電気泳動素子を用いた
アクティブマトリクス型表示装置に関する。
示装置を発表し、脚光をあびた。E INK社が発表した電気泳動表示装置とは、材料と
して、電子インクを用い、それを印刷することによって、表示装置を構成している。
り、その中に透明な液体と、プラスに帯電した白い微粒子901とマイナスに帯電した黒
い微粒子902とを封入している。マイクロカプセル906に電界をかけると、白い微粒
子901と、黒い微粒子902が逆の方向に移動する。図9に示すように対向電極(透明
電極)903と画素電極904、905の間にプラスまたはマイナスの電界をかけると表
面に白または黒の微粒子が現れ、白または黒を表示する。この電子インクおよび対向電極
(透明電極)は、印刷法によって成膜が可能であり、回路基板上に電子インクを印刷したも
のが電気泳動表示装置である。
うメリットがある。それはまず、反射率が30[%]前後有り、反射型液晶の数倍の反射率
を持っていることである。反射型液晶は反射率が低いため、太陽光下など光の強い場所で
は有利であるが、光の弱い場所ではフロントライトなどの補助照明が必要になるが、電子
インクを用いた電気泳動表示装置では反射率が高いためフロントライトは不要である。フ
ロントライトでは数100[mW]の電力を必要とするが、この電力は不要となる。また、液
晶は有機材料を用いているため、直流駆動を継続すると劣化現象を起こしてしまう。従っ
て、交流反転駆動が必要であるが、反転周波数が低いとフリッカが視認され、使用者に不
快感を与えるため、通常60〜100[Hz]で交流反転駆動をおこなっている。電気泳動表
示装置では液晶のように交流反転駆動をする必要がないので、60[Hz]で毎回書き込みを
する必要もない。以上の2点によって、低消費電力化が可能になる。
シリコン(a−Si)TFTを用いた電気泳動表示装置を発表している。
て供給される外付けのソース信号線駆動回路1101、1102と、ゲート信号線駆動回
路1103とを有する。それぞれの画素は、ソース信号線1104、ゲート信号線110
5、画素TFT1106、画素電極1107、保持容量1108等によって構成される。
した後の画素の断面図であり、画素電極1005の電位によって、マイクロカプセル10
04中の微粒子の動作が制御され、白または黒の表示を行う。
ているため、コスト、額縁の大きさ、端子接続の信頼性などに問題があった。
、画素電極にかかる電位を保持するのに、画素の保持容量と、画素TFTのオフ電流で決
定する時定数相当の書き込みをする必要がある。これは、フリッカ対策のように60[Hz]
での書き込みをする必要はないが、ある程度の周期でのリフレッシュ書き込みは必要とな
る。よって、更なる消費電力低減のため、映像を変えない限り書き込みの必要のない、電
気泳動表示装置が求められている。
クス型の電気泳動表示装置を提供することを課題とする。
電力および端子部の信頼性改善をはかり、かつ、画素部に保持性の高いメモリ回路を内蔵
することによって、書き込み回数を削減し、消費電力の少ない表示装置を提供される。
、回路の接続について述べる際には、TFTのソース領域とドレイン領域のうち、いずれ
か一方を入力電極、残る一方を出力電極と表記する。これは、TFTの耕造上、ソース領
域とドレイン領域とを明確に区別することが困難であることを理由とする。
し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示すること
を特徴とした表示装置において、前記表示装置は前記画素と同一基板上にソース信号線ま
たはゲート信号線を駆動する駆動回路を形成したことを特徴とする表示装置が提供される
。
し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示すること
を特徴とした表示装置において、前記画素電極はそれぞれ1つづつのメモリ回路に接続さ
れ、メモリ回路の記憶データによって、前記画素電極の電位が変化することを特徴とした
表示装置が提供される。
記画素電極の電位により前記帯電粒子を制御することによって明暗を表示する表示装置に
おいて、基板上に複数の画素電極を有し、前記画素電極は複数のサブ画素電極によって構
成され、それ前記サブ画素電極はそれぞれ1つづつのメモリ回路に接続され、メモリ回路
の記憶データによって、前記サブ画素電極の電位が変化することを特徴とした表示装置が
提供される。
トリクス状に配置された画素部とを有し、nビットのデジタル映像信号を入力して映像の
表示を行う表示装置において、 前記x×y個の画素はそれぞれ、n本のソース信号線と
、ゲート信号線と、n個のサブ画素とを有し、 前記n個のサブ画素はそれぞれ、スイッ
チング用トランジスタと、メモリ回路と、画素電極とを有し、 前記スイッチング用トラ
ンジスタのゲート電極はそれぞれ、前記ゲート信号線と電気的に接続され、入力電極は前
記n本のソース信号線のうちそれぞれ異なるいずれか1本と電気的に接続され、出力電極
は、前記メモリ回路を介して画素電極と電気的に接続され、 前記ソース信号線駆動回路
は、 クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力す
る手段と、 前記サンプリングパルスにしたがって、nビットのデジタル映像信号を保持
する手段と、 前記保持されたnビットのデジタル映像信号を転送する手段と、 前記転
送されたnビットのデジタル映像信号を、n×x本のソース信号線に並列に出力する手段
とを有し、 前記ゲート信号線駆動回路は、 クロック信号とスタートパルスにしたがっ
て、y本のゲート信号線を順次選択するゲート信号線選択パルスを出力する手段を少なく
とも有することを特徴とする表示装置が提供される。
トリクス状に配置された画素部とを有し、nビットのデジタル映像信号を入力して映像の
表示を行う表示装置において、 前記x×y個の画素はそれぞれ、ソース信号線と、n本
のゲート信号線と、n個のサブ画素とを有し、 前記n個のサブ画素はそれぞれ、スイッ
チング用トランジスタと、メモリ回路と、画素電極とを有し、 前記スイッチング用トラ
ンジスタのゲート電極はそれぞれ、前記n本のゲート信号線のうちそれぞれ異なるいずれ
か1本と電気的に接続され、入力電極は前記ソース信号線と電気的に接続され、出力電極
は、前記メモリ回路を介して画素電極と電気的に接続され、 前記ソース信号線駆動回路
は、 クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力す
る手段と、 前記サンプリングパルスにしたがって、nビットのデジタル映像信号を保持
する手段と、 前記保持されたnビットのデジタル映像信号を転送する手段と、 前記転
送されたnビットのデジタル映像信号を、1ビット毎に順次選択して、前記ソース信号線
に出力する手段とを有し、 前記ゲート信号線駆動回路は、 クロック信号とスタートパ
ルスと、マルチプレクス信号とにしたがって、n×y本のゲート信号線を順次選択するゲ
ート信号線選択パルスを出力する手段を少なくとも有することを特徴とする表示装置が提
供される。
ても良い。
題があった。また、液晶と同様の保持容量とスイッチTFTの組み合わせで画素を構成し
ていたので、定期的なリフレッシュが必要であり、消費電力を大きくしていた。
頼性の向上をはかり、かつ画素にメモリ回路を内蔵することによって、書き込み回数を低
減し、消費電力を下げることが可能になった。
本発明の電気泳動表示装置の構成について以下に説明する。本発明の電気泳動表示装置
は、絶縁基板上に、ソース信号線駆動回路またはゲート信号線駆動回路もしくはその両方
を有し、画素領域にスイッチング用薄膜トランジスタとメモリ回路を有している。
う。
号を制御するための、ソース信号線駆動回路101が配置されている。
ソース信号線駆動回路101は、第1のラッチ回路104、第2のラッチ回路105等を
有する。画素部の左右には、ゲート信号線に入力する信号を制御するための、ゲート信号
線駆動回路102が配置されている。なお、図1においては、ゲート信号線駆動回路10
2は、画素部の左右両側に配置されているが、片側に配置されていても構わない。ただし
、画素部の両側に配置した方が、駆動効率、駆動信頼性の面から見て望ましい。
示すソース信号線駆動回路は、水平方向にx個の画素を持ち、1ビットのデジタル映像信
号を入力して2階調の表示を行う表示装置に対応したソース信号線駆動回路であり、フリ
ップフロップ(FF)201を複数段用いてなるシフトレジスタ202、NAND203、
第1のラッチ回路(LAT1)204、第2のラッチ回路(LAT2)205等を有する。こ
こで、NAND203に関しては、特に設けなくとも良い。また、図2では図示していな
いが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
ロック信号、ソース側クロック反転信号、およびソース側スタートパルスが入力され、そ
れにしたがってシフトレジスタ202から順次サンプリングパルスが出力される。図2に
おいては、サンプリングパルスは、NAND203によって、隣接段でのパルスの重複が
生じないようになっているが、特にこの手順は設けなくとも良い。その後、NAND20
3より出力されたサンプリングパルスは、第1のラッチ回路204に入力され、そのタイ
ミングに従って、同じく第1のラッチ回路204に入力されたデジタル映像信号をそれぞ
れ保持していく。
と、帰線期間中にラッチラッチパルスが入力され、第1のラッチ回路204で保持されて
いるデジタル映像信号は、一斉に第2のラッチ回路205へと転送される。
の水平周期分のデジタル映像信号の保持が開始される。同時に、第2のラッチ回路205
で保持されているデジタル映像信号は、ソース信号線(図2中、S1、S2、・・・、S
xと表記)に入力され各画素に書き込まれる。
して示すゲート信号線駆動回路は、垂直方向にy個の画素を有し、フリップフロップ(F
F)1601を複数段用いてなるシフトレジスタ1602、NAND1603、バッファ
1604等を有している。ここで、NAND1603に関しては、特に設けなくとも良い
。また、図16では図示していないが、必要に応じてレベルシフタ回路等を配置しても良
い。
側クロック信号、ゲート側クロック反転信号、およびゲート側スタートパルスが入力され
、それにしたがってシフトレジスタ1602から順次パルスが出力される。図16におい
ては、NAND1603を用いて、隣接段のパルスの出力タイミングが重複しないように
している。その後、バッファ1604を通り、ゲート信号線を順次選択していく。あるゲ
ート信号線が選択されている期間が、1水平期間である。
300で囲まれた部分が1画素であり、その構成を図3(B)に示す。
303、メモリ回路304、電気泳動素子305を有する。スイッチング用TFT303
のゲート電極は、ゲート信号線G1〜Gyのいずれか1本に接続され、スイッチング用T
FT303のソース領域とドレイン領域のうち、一方はソース信号線S1〜Sxのいずれ
か1本に接続され、もう一方はメモリ回路304に接続されている。
号によって導通状態となったスイッチング用TFT307〜309のドレイン・ソース間
を介して、メモリ回路310〜312に入力される。このメモリ回路の出力の電位に応じ
て、電気泳動素子313〜315が移動し、各画素の輝度が表現される。
図4に3ビット(8階調)の場合の画素の構成例を示す。図4に示す画素は、1画素あた
り3ビットのデジタル映像信号が入力され、23=8階調の表示を行う。それぞれの画素
は、スイッチング用TFT407〜409、メモリ回路410〜412、および電気泳動
素子413〜415を有する。スイッチング用TFT407〜409のゲート電極はそれ
ぞれ、ゲート信号線G1〜Gyのいずれか一本に接続され、スイッチング用TFT100
2のソース領域とドレイン領域とは、一方は、ソース信号線S1〜Sxのいずれか一本に
接続され、もう一方は、メモリ回路310〜312のいずれか1つに接続されている。
面積比を1:2:4に設定し、それぞれを制御することによって、8階調が実現できる。
カラーの場合には(23)3=512色が実現できる。次にこの場合の画素の動作について説
明する。
。図17に例として示すソース信号線駆動回路は、水平方向にx個の画素を持ち、1個の
画素あたり3本のソース信号線を有し、3ビットのデジタル映像信号を入力して23=8
階調の表示を行う表示装置に対応したソース信号線駆動回路であり、フリップフロップ(
FF)1701を複数段用いてなるシフトレジスタ1702、NAND1703、第1の
ラッチ回路(LAT1)1704、第2のラッチ回路(LAT2)1705等を有する。第1
および第2のラッチ回路は、3ビット分が並列に配置され、3ビットデジタル映像信号(
D1〜D3)の保持を行う。ここで、NAND1703に関しては、特に設けなくとも良
い。また、図2では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等
を配置しても良い。
号線選択パルスは、1つの画素内のスイッチング用TFT407〜409のゲート電極に
同時に入力される。
転信号(CKb)、ソース側スタートパルス(SP)、シフトレジスタ出力(SR1〜SR2)
、サンプリングパルス(Samp1〜SampX)、ラッチパルス(Latch)、およびデ
ジタル映像信号(D1〜D3)について示されている。
タイミングチャートに基づいて、動作を説明する。
ットサンプリング期間503、505および、水平帰線期間504、506を有している
。すなわち、水平期間とは、1段目のサンプリングパルスが出力されてから、再び1段目
のサンプリングパルスが出力されるまでの期間であり、ドットサンプリング期間とは、1
段目のサンプリングパルスが出力されてから、最終段のサンプリングパルスが出力される
までの期間である。
ルスの出力にしたがって、デジタル映像信号が第1のラッチ回路に保持される。保持のタ
イミングは、図5の例ではサンプリングパルスのダウンエッジに従っており、3ビット分
、すなわち1画素に入力されるデジタル映像信号が同時に保持される。この操作は、1段
目から順に行われ、最終段まで続く。
帰線期間において、ラッチパルスが入力される(521)と、第1のラッチ回路に保持され
ているデジタル映像信号は、一斉に第2のラッチ回路へと転送される。
ては、同様にデジタル映像信号の保持が行われる。一方、第2のラッチ回路に保持されて
いるデジタル映像信号は、ドットサンプリング期間505の間、正確には次にラッチパル
スが入力されるまでの間に、画素部のメモリ回路へと書き込まれる。メモリ回路への書き
込み動作は、3ビット分同時に行われる。
せて保持機能をもたせたもので、DRAMのようにリフレッシュ動作を必要とせず、一度
保持をおこなったら電源を切らない限り、内容が消えないため、映像が変わらない場合は
再書き込みが不要である。よって、電気泳動表示装置との組み合わせにおいて、消費電力
の低減に大きな効果を発揮する。
にSRAMを用いたもので、3ビットの階調表現を行う場合の画素構成例である。画素を
面積の異なる3つの領域に分けそれぞれの面積比を1:2:4に設定し、白、黒の領域を
面積比で変化させることによって、8階調が実現できる。カラーの場合には、(23)3=5
12色が実現できる。
実施形態にて図5を用いて説明したものと同様であるので、ここでは説明を省略する。
画素中、1ビットSRAMを3つ有し、それぞれがスイッチング用TFTと接続され、さ
らに電気泳動素子と接続されている。図中に付してある番号は、図6(B)に対応している
。電気泳動素子620〜622は、その画素電極の面積を、1:2:4としている。スイ
ッチング用TFT617〜619に接続されているゲート信号線には、同じゲート信号線
選択パルスが入力される。よって、スイッチング用TFT617〜619は、同時にON
・OFFする。
例では、スイッチング用TFTやSRAM等は、トップゲート型のポリシリコンTFTに
よって構成されている。図中に付してある番号は、図6(B)に対応している。
ース信号線より、並列して画素に書き込まれていたが、ソース信号線を共有して、各ビッ
トを切り替えて順に書き込むことも出来る。
トレジスタ1802〜第2のラッチ回路1805の構成に関しては、図17に示したもの
と同様である。
リ回路に書き込むため、第2のラッチ回路1805の出力と、ソース信号線との間に、選
択スイッチ1806を設ける。第2のラッチ回路1805までは、3ビットのデジタル映
像信号は、各ビットが並列に処理されてきているが、選択スイッチによって、ソース信号
線への入力が順番に行われる。その順序は実施者が適宜設定して構わない。
シフトレジスタ1902〜バッファ1904の構成に関しては、図16に示したものと同
様で良い。
が異なっているが、バッファ出力をHレベルで得るか、Lレベルで得るかの違いで段数を
設定すれば良く、ここではその段数等については問わない。
つのスイッチング用TFTを同時に駆動し、それによって3ビット分のデジタル映像信号
が同時に書き込まれていたが、本実施例においては、バッファ1904の出力の後、マル
チプレクサ1905を用いて、1水平期間を複数のサブ期間分割する。この分割数は、デ
ジタル映像信号のビット数に等しく、本実施例では3分割した。ソース信号線駆動回路に
設けられた選択スイッチの切り替えタイミングと、マルチプレクサによる水平期間の分割
タイミングが同期しており、各サブ期間で、各ビットのデジタル映像信号の書き込みを行
う。
作は、実施例1および実施例2と同様である。ある水平期間2101においてサンプリン
グ、保持されたデジタル映像信号は、帰線期間中に第2のラッチ回路へと転送される。そ
の後、次の水平期間2102において、次の行のデジタル映像信号のサンプリング動作が
行われている間、第2のラッチ回路からソース信号線にデジタル映像信号が出力され、画
素内のメモリ回路に書き込まれる。
このとき、マルチプレクス信号(MPX1〜3)によって、画素への書き込み期間が分割さ
れ、各ビットのデジタル映像信号が順次画素内のメモリ回路に書き込まれる。なお、ソー
ス信号線駆動回路における選択スイッチが、ソース信号線を選択するタイミングも、マル
チプレクス信号に同期する。
のTFTを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動
回路部に関しては基本単位であるCMOS回路を図示することとする。
部のみを示す。メモリ回路に関しては、SRAMを用いる場合、駆動回路部のCMOS回
路と同様の構成であるので、特に図示しない。
などに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガ
ラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜5002を形成する。
例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜
5002aを10〜200[nm](好ましくは50〜100[nm])形成し、同様にSiH4、
N2Oから作製される酸化窒化水素化シリコン膜5002bを50〜200[nm](好ましく
は100〜150[nm])の厚さに積層形成する。本実施例では下地膜5002を2層構造
として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良
い。
や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層50
03〜5005の厚さは25〜80[nm](好ましくは30〜60[nm])の厚さで形成する。
結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム
(SiGe)合金などで形成すると良い。
エキシマレーザーやYAGレーザー、CWレーザーを用いる。これらのレーザーを用いる
場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に
照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキ
シマレーザーを用いる場合はパルス発振周波数30[Hz]とし、レーザーエネルギー密度を
100〜400[mJ/cm2](代表的には200〜300[mJ/cm2])とする。また、YAGレー
ザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10[kHz]とし、レー
ザーエネルギー密度を300〜600[mJ/cm2](代表的には350〜500[mJ/cm2])とす
ると良い。そして幅100〜1000[μm]、例えば400[μm]で線状に集光したレーザ
ー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラッ
プ率)を80〜98[%]として行う。
ート絶縁膜5006はプラズマCVD法またはスパッタ法を用い、厚さを40〜150[n
m]としてシリコンを含む絶縁膜で形成する。本実施例では、120[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例
えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orth
osilicate)とO2とを混合し、反応圧力40[Pa]、基板温度300〜400[℃]とし、高
周波(13.56[MHz])、電力密度0.5〜0.8[W/cm2]で放電させて形成することが出
来る。このようにして作製される酸化シリコン膜は、その後400〜500[℃]の熱アニ
ールによりゲート絶縁膜として良好な特性を得ることが出来る。
と第2の導電膜5008とを形成する。本実施例では、第1の導電膜5007をTaで5
0〜100[nm]の厚さに形成し、第2の導電膜5008をWで100〜300[nm]の厚さ
に形成する。
この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を
防止することが出来る。また、α相のTa膜の抵抗率は20[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のTa膜の抵抗率は180[μΩcm]程度でありゲート
電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構
造をもつ窒化タンタルを10〜50[nm]程度の厚さでTaの下地に形成しておくとα相の
Ta膜を容易に得ることが出来る。
ッ化タングステン(WF6)を用いる熱CVD法で形成することも出来る。いずれにしても
ゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20[μ
Ωcm]以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図るこ
とが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化す
る。このことより、スパッタ法による場合、純度99.9999[%]のWターゲットを用
い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成する
ことにより、抵抗率9〜20[μΩcm]を実現することが出来る。
が、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素
、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても
よい。本実施例以外の組み合わせの一例で望ましいものとしては、第1の導電膜5007
を窒化タンタル(TaN)で形成し、第2の導電膜5008をWとする組み合わせ、第1の
導電膜5007を窒化タンタル(TaN)で形成し、第2の導電膜5008をAlとする組
み合わせ、第1の導電膜5007を窒化タンタル(TaN)で形成し、第2の導電膜500
8をCuとする組み合わせ等が挙げられる。
済むような場合は、W単層などの構成にしても良いし、構成は同じでも、テーパー角を立
てることによって、LDDの長さを小さくすることができる。
エッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型
プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1[Pa]の圧
力でコイル型の電極に500[W]のRF(13.56[MHz])電力を投入してプラズマを生成
して行う。基板側(試料ステージ)にも100[W]のRF(13.56[MHz])電力を投入し、
実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びT
a膜とも同程度にエッチングされる。
、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテ
ーパー形状となる。テーパー部の角度は15〜45°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20[%]程度の割
合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2
〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が
露出した面は20〜50[nm]程度エッチングされることになる。こうして、第1のエッチ
ング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5010〜50
13(第1の導電層5010a〜5013aと第2の導電層5010b〜5013b)を形
成する。このとき、ゲート絶縁膜5006においては、第1の形状の導電層5010〜5
013で覆われない領域は20〜50[nm]程度エッチングされ薄くなった領域が形成され
る。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法
の条件はドーズ量を1×1013〜5×1014[atoms/cm2]とし、加速電圧を60〜100[
keV]として行う。n型を付与する不純物元素として15族に属する元素、典型的にはリン
(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層501
0〜5013がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不
純物領域5014〜5016が形成される。第1の不純物領域5014〜5016には1
×1020〜1×1021[atoms/cm3]の濃度範囲でn型を付与する不純物元素を添加する(図
12(B))。
処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチング
する。この時、第2のエッチング処理により第2の形状の導電層5017〜5020(第
1の導電層5017a〜5020aと第2の導電層5017b〜5020b)を形成する
。このとき、ゲート絶縁膜5006においては、第2の形状の導電層5017〜5020
で覆われない領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成され
る。
またはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と
塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5
、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びT
a膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2
が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フ
ッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相
対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、
O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しな
いためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング
速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが
可能となる。
量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例え
ば、加速電圧を70〜120[keV]とし、1×1013[atoms/cm2]のドーズ量で行い、図1
2(B)で島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成す
る。ドーピングは、第2の形状の導電層5017〜5020を不純物元素に対するマスク
として用い、第1の導電層5017a〜5020aの下側の領域の半導体層にも不純物元
素が添加されるようにドーピングする。こうして、第2の不純物領域5021〜5023
が形成される。この第2の不純物領域5021〜5023に添加されたリン(P)の濃度は
、第1の導電層5017a〜5020aのテーパー部の膜厚に従って緩やかな濃度勾配を
有している。具体的には、第1の導電層5017a〜5020aのテーパー部と重なる半
導体層において、第1の導電層5017a〜5020aのテーパー部の端部から内側に向
かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である(図12(C))
。
F6を用い、反応性イオンエッチング法(RIE法)を用いて行う。第3のエッチング処理
により、第1の導電層5017a〜5020aのテーパー部を部分的にエッチングして、
第1の導電層が半導体層と重なる領域が縮小される。
第3のエッチング処理によって、第3の形状の導電層5024〜5027(第1の導電層
5024a〜5027aと第2の導電層5024b〜5027b)を形成する。このとき
、ゲート絶縁膜5006においては、第3の形状の導電層5024〜5027で覆われな
い領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成される。
、第1の導電層5024a〜5027aと重ならない領域に、第3の不純物領域5028
〜5030が形成される(図12(D))。
ル型TFTを形成する島状半導体層5003に、第1の導電型とは逆の導電型の第4の不
純物領域5032を形成する。第1導電層5025bを不純物元素に対するマスクとして
用い、自己整合的に不純物領域を形成する。このとき、不純物領域5032においては、
一部にそれぞれ異なる濃度でリンが添加されているが、ジボラン(B2H6)のドーズ量をリ
ンのドーズ量よりも十分に高くすることにより、P型を付与することが出来る。なお、不
純物領域5032においては、そのいずれの領域においても不純物濃度が2×1020〜2
×1021[atoms/cm3]となるようにする。
重なる第3の形状の導電層5024、5025、5027がゲート電極として機能する。
また、5026はソース信号線として機能する。
導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール
炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法(RTA法)を適用することが出来る。熱アニール法では酸素濃度が1[ppm]
以下、好ましくは0.1[ppm]以下の窒素雰囲気中で400〜700[℃]、代表的には5
00〜600[℃]で行うものであり、本実施例では500[℃]で4時間の熱処理を行う。
ただし、第3の形状の導電層5024〜5027に用いた配線材料が熱に弱い場合には、
配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行う
ことが好ましい。
の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水
素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として
、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
から100〜200[nm]の厚さで形成する。その上に有機絶縁物材料から成る第2の層間
絶縁膜5034を形成する。第2の層間絶縁膜については、基板表面を十分に平坦化する
目的もある。次いで、コンタクトホールを形成するためのエッチング工程を行う。
ート構造やトリプルゲート構造でも構わないし、マルチゲート構造でも構わない。
書き込み用TFT、保持容量を有する画素部とを同一基板上に形成することができる。本
明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。
マスクの数を5枚(島状半導体層パターン、第1配線パターン(ソース信号線、容量配線)
、Pチャネル領域のマスクパターン、コンタクトホールパターン、第2配線パターン)と
することができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄
与することができる。
後、画素部に画素電極をパターニングによって形成する。
塗布する。マイクロカプセル5043は、前述の通り一般的には80[μm]前後であるの
で、印刷法等による塗布が可能であり、画素部の所望の位置にのみマイクロカプセルを塗
布すれば良い。
代表的には酸化インジウム・スズ(Indium Tin Oxide:ITO)等を用いれば良い。
クティブマトリクス型電気泳動表示装置が完成する。なお、保護膜は、図13(C)にお
いては、基板全面に形成しているが、画素部のみに形成されていても良いし、FPC上を
除く全面に形成されていても良い。
Tはトップゲート構造をとっているが、ボトムゲート構造のTFTやデュアルゲート構造
その他の構造のTFTに対しても本実施例は容易に適用され得る。
ラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用するこ
とによっても実施が可能である。特に、弾性に富む基板を用いることによって、表示装置
自体にフレキシブル性を持たせることも出来る。
示装置を電子機器に適用した例について述べる。
ュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレ
ビ等が挙げられる。それらの一例を図14および図15に示す。
3、表示部3004、操作スイッチ3005、アンテナ3006から構成されている。本
発明は表示部3004に適用することができる。
3、操作スイッチ3014、バッテリー3015、受像部3016から成っている。本発
明は表示部3012に適用することができる。
ード3023等で構成される。本発明は表示部3022に適用することができる。
033、操作ボタン3034、外部インターフェイス3035で構成されている。本発明
は表示部3033に適用することができる。
103、操作スイッチ3104、表示部(B)3105、受像部(図示しない)、バッテリ
ー3106等で構成される。本発明は表示部(A)3102および表示部(B)3105
に適用することができる。
作スイッチ3114等から構成されており、ミニディスク(MD)やDVD(Digita
l Versatile Disc)に記憶されたデータや、受信したデータを表示する
ものである。本発明は表示部3112に適用することができる。
信装置3124、増幅装置3125等で構成される。本発明は表示部3123に適用する
ことができる。
、表示部3132、スピーカー部3133、記録媒体3134、操作スイッチ3135で
構成される。なお、この装置は記録媒体としてDVD(Digital Versatile Disc)、CD等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表
示部3132に適用することができる。
Claims (4)
- トランジスタと、メモリ回路と、電気泳動素子とを有する画素を有し、
前記トランジスタのゲートは、ゲート信号線と電気的に接続され、
前記トランジスタの入力電極は、ソース信号線と電気的に接続され、
前記トランジスタの出力電極は、前記メモリ回路を介して、前記電気泳動素子と電気的に接続されていることを特徴とする電気泳動表示装置。 - トランジスタと、メモリ回路と、電気泳動素子とを有する画素と、
前記画素を駆動するドライバと、を有し、
前記画素と前記ドライバとは、絶縁基板上に設けられ、
前記トランジスタのゲートは、ゲート信号線と電気的に接続され、
前記トランジスタの入力電極は、ソース信号線と電気的に接続され、
前記トランジスタの出力電極は、前記メモリ回路を介して、前記電気泳動素子と電気的に接続されていることを特徴とする電気泳動表示装置。 - 請求項1又は請求項2において、
前記ソース信号線には、nビットのデジタル映像信号が入力されることを特徴とする電気泳動表示装置。 - 請求項1乃至請求項3のいずれか一において、
前記画素は、互いに面積の異なる第1の領域と第2の領域と第3の領域とを有し、
前記第1の領域と前記第2の領域と前記第3の領域の面積比によって、階調表現を行うことを特徴とする電気泳動表示装置。
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Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4741604A (en) * | 1985-02-01 | 1988-05-03 | Kornfeld Cary D | Electrode arrays for cellular displays |
JPH07261155A (ja) * | 1994-03-24 | 1995-10-13 | Sony Corp | アクティブマトリクス液晶表示素子 |
JPH08137416A (ja) * | 1994-11-11 | 1996-05-31 | Fujikura Ltd | カラー表示装置およびカラー表示方法 |
JPH09106265A (ja) * | 1995-10-09 | 1997-04-22 | Sharp Corp | 電圧出力回路および画像表示装置 |
WO1999010768A1 (en) * | 1997-08-28 | 1999-03-04 | E-Ink Corporation | Novel addressing schemes for electrophoretic displays |
JPH11326874A (ja) * | 1998-05-15 | 1999-11-26 | Seiko Epson Corp | 反射型液晶装置及び反射型プロジェクタ |
JP2000127478A (ja) * | 1998-10-22 | 2000-05-09 | Seiko Epson Corp | 電子ペーパー用プリンター |
JP2000221911A (ja) * | 1999-01-29 | 2000-08-11 | Brother Ind Ltd | 記録媒体 |
JP2000298292A (ja) * | 1999-04-13 | 2000-10-24 | Sony Corp | 表示装置 |
-
2015
- 2015-10-30 JP JP2015214296A patent/JP2016026328A/ja not_active Withdrawn
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4741604A (en) * | 1985-02-01 | 1988-05-03 | Kornfeld Cary D | Electrode arrays for cellular displays |
JPH07261155A (ja) * | 1994-03-24 | 1995-10-13 | Sony Corp | アクティブマトリクス液晶表示素子 |
JPH08137416A (ja) * | 1994-11-11 | 1996-05-31 | Fujikura Ltd | カラー表示装置およびカラー表示方法 |
JPH09106265A (ja) * | 1995-10-09 | 1997-04-22 | Sharp Corp | 電圧出力回路および画像表示装置 |
WO1999010768A1 (en) * | 1997-08-28 | 1999-03-04 | E-Ink Corporation | Novel addressing schemes for electrophoretic displays |
JPH11326874A (ja) * | 1998-05-15 | 1999-11-26 | Seiko Epson Corp | 反射型液晶装置及び反射型プロジェクタ |
JP2000127478A (ja) * | 1998-10-22 | 2000-05-09 | Seiko Epson Corp | 電子ペーパー用プリンター |
JP2000221911A (ja) * | 1999-01-29 | 2000-08-11 | Brother Ind Ltd | 記録媒体 |
JP2000298292A (ja) * | 1999-04-13 | 2000-10-24 | Sony Corp | 表示装置 |
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