JP6629907B2

JP6629907B2 - 表示装置及び電子機器

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Publication number: JP6629907B2
Application number: JP2018075235A
Authority: JP
Inventors: 棚田　好文; 好文棚田; 宗広浅見
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2018-04-10
Filing date: 2018-04-10
Publication date: 2020-01-15
Anticipated expiration: 2021-09-18
Also published as: JP2018120246A

Description

本発明は、発光装置の構成に関する。本発明は特に、ガラス・プラスチック等の絶縁体
上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有するアクティブマトリク
ス型発光装置の構成に関する。また、発光装置を表示部に用いた電子機器に関する。

近年、エレクトロルミネッセンス素子(ＥＬ素子)等を始めとした発光素子を用いた表示
装置の開発が活発化してきている。ここで、ＥＬ素子とは、一重項励起子からの発光(蛍
光)を利用するものと、三重項励起子からの発光(燐光)を利用するものとの両方を含むも
のとする。本明細書においては、発光装置の一例として、ＥＬ表示装置を挙げているが、
他の発光素子を用いた表示装置も含むものとする。

ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層
構造をとっている。代表的には、イーストマン・コダック・カンパニーのＴａｎｇらが提
案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。この構造は非
常に発光効率が高く、現在研究が進められているＥＬ素子はほとんどこの構造が採用され
ている。

また、これ以外にも、陽極上に「正孔注入層／正孔輸送層／発光層／電子輸送層」また
は「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積層する構造が
ある。本明細書におけるＥＬ素子の構造としては、前記構造のいずれを採用していても良
い。また、発光層に対して蛍光性色素等をドーピングしても良い。

本明細書においては、陽極と陰極との間に設けられる全ての層を総称してＥＬ層と呼ぶ
。よって、前述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てＥ
Ｌ層に含まれ、陽極、ＥＬ層、および陰極で構成される素子をＥＬ素子と呼ぶ。

図３(Ａ)に、発光装置の概略図を示す。基板３００の中央部に、画素部３０１が配置さ
れている。画素部３０１の周辺には、ソース信号線を制御するための、ソース信号線駆動
回路３０２および、ゲート信号線を駆動するための、ゲート信号線駆動回路３０３が配置
されている。図３(Ａ)においては、ゲート信号線駆動回路３０３は画素部３０１の両側に
対称配置されているが、いずれか一方のみの片側配置であっても良い。ただし、回路動作
の信頼性や効率等を考えると、両側配置とすることが望ましい。

クロック信号、スタートパルス、映像信号等は、フレキシブルプリント基板(Flexible
Print Circuit：ＦＰＣ)等を介してソース信号線駆動回路３０２、およびゲート信号線駆
動回路３０３へと入力される。

駆動回路の動作について説明する。ゲート信号線駆動回路においては、クロック信号と
スタートパルスとに従って、シフトレジスタ３２１によって順次ゲート信号線を選択する
パルスが出力される。その後、レベルシフタ３２２によって信号の電圧振幅の変換を受け
る等の動作の後、バッファ３２３を経由してゲート信号線へと出力され、ゲート信号線を
順次選択状態とする。

ソース信号線駆動回路においては、クロック信号とスタートパルスとに従って、シフト
レジスタ３１１によって順次サンプリングパルスが出力される。第１のラッチ回路３１２
においては、サンプリングパルスのタイミングに従って、デジタル映像信号の保持を行う
。１水平期間分の動作が完了すると、その後の帰線期間中にラッチパルスが入力され、第
１のラッチ回路３１２にて保持されている１行分のデジタル映像信号は、一斉に第２のラ
ッチ回路３１３へと転送され、ゲート信号線が選択されている行の画素に、１行分同時に
画素への書き込みを行う。

続いて、画素部の動作について説明する。図３(Ｂ)は、図３(Ａ)において３１０で示さ
れる１画素を抜き出して示したものである。ソース信号線(Ｓ(ｎ))、ゲート信号線(Ｇ(ｍ
))、電流供給線(Ｃｕｒｒｅｎｔ)、スイッチング用ＴＦＴ３５１、ＥＬ駆動用ＴＦＴ３５
２、保持容量３５３、代表的な発光素子であるＥＬ素子３５４等を有する。

ゲート信号線が選択状態となると、スイッチング用ＴＦＴ３５１がＯＮする。
その間に、第２のラッチ回路に保持されているデジタル映像信号が、ソース信号線へと出
力される。出力されたデジタル映像信号は、スイッチング用ＴＦＴ３５１のソース・ドレ
イン間を通って、ＥＬ駆動用ＴＦＴ３５２のゲート電極に入力されてＯＮし、ＥＬ素子３
５４に電流が流れる。一方で、保持容量３５３には電荷が保持される。ゲート信号線の選
択期間が終了し、スイッチング用ＴＦＴ３５１がＯＦＦした後も、保持容量３５３で保持
された電荷により、ＥＬ駆動用ＴＦＴ３５２のゲート電極の電位が保たれ、ＥＬ素子３５
４には電流が流れ続ける。

本明細書において、回路動作の説明をする際に、ＴＦＴの動作について述べる場合があ
るが、ＴＦＴがＯＮするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしき
い値電圧の絶対値を上回り、ＴＦＴのソース領域とドレイン領域とが、チャネル形成領域
を通じて導通状態となることをいい、ＴＦＴがＯＦＦするとは、ＴＦＴのゲート・ソース
間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を下回り、ＴＦＴのソース領域とドレ
イン領域とが非導通状態となることをいうものとする。

また、本明細書においては、ＴＦＴの接続を説明するのに、「ゲート電極、入力電極、
出力電極」と、「ゲート電極、ソース領域、ドレイン領域」との表記を使い分けている。
これは、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、Ｔ
ＦＴのソース領域とドレイン領域とは、ＴＦＴの構造上、明確に区別することが難しいた
め、信号の入出力を説明する際には、入力電極、出力電極と呼び、ＴＦＴの電極の電位の
関係について説明する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方
をドレイン領域と呼ぶこととする。

発光装置を用いて多階調を表現する場合、アナログ階調方式とデジタル階調方式が挙げ
られる。前者のアナログ階調の場合は、ＥＬ素子を流れる電流をアナログ的に制御して輝
度を制御し、階調を得る方式であるが、画素部を構成するＴＦＴの特性の微小なばらつき
が、ＥＬの輝度のばらつきに大きく影響する。つまり、駆動用ＴＦＴ３５２の特性がばら
つくと、異なる駆動用ＴＦＴのゲート電極に同じ電位を与えた場合にも、両者におけるソ
ース・ドレイン間電流の値が異なる。すなわち、ＥＬ素子を流れる電流の値が異なるため
、輝度にばらつきが生ずる。

このような、画素を構成する素子の特性ばらつきが画質に影響しにくい方式として、デ
ジタル階調方式がある。デジタル階調方式においては、ＥＬ素子はＯＮ状態(その輝度が
ほぼ１００％である状態)と、ＯＦＦ状態(その輝度がほぼ０％である状態)の２つの状態
のみによって駆動されている。つまり、駆動用ＴＦＴのソース・ドレイン間電流のばらつ
きがあっても、ＥＬ素子の輝度のばらつきを判別しにくい駆動方式といえる。

しかしながら、デジタル階調方式の場合、このままでは２階調しか表示できないため、
別の方式と組み合わせて多階調化を実現する技術が複数提案されている。

多階調化を実現する方式の１つとして、デジタル階調方式と時間階調方式とを組み合わ
せる方式が挙げられる。時間階調方式とは、ＥＬ素子が発光している時間を制御すること
により、階調表現を行う方式である。具体的には、１フレーム期間を、長さの異なる複数
のサブフレーム期間に分割し、各期間でのＥＬ素子の発光、非発光を選択することで、１
フレーム期間内で発光した時間の長さの差をもって階調を表現する。

デジタル階調方式と時間階調方式とを組み合わせる方式として、特開２００１−５４２
６号にて公開されている方式について述べる。ここでは例として、３ビット階調表現の場
合を挙げて説明する。

図９(Ａ)〜(Ｃ)を参照する。通常、液晶ディスプレイやＥＬディスプレイ等の表示装置
においては、フレーム周波数は６０[Ｈｚ]程度である。つまり、図９(Ａ)に示すように、
１秒間に６０回程度、画面の描画が行われる。これにより、人間の眼にフリッカ(画面の
ちらつき)を感じさせないようにすることが出来る。
このとき、画面の描画を１回行う期間を１フレーム期間と呼ぶ。

特開２００１−５４２６号にて公開されている時間階調方式においては、１フレーム期
間を複数のサブフレーム期間に分割する。このときの分割数は、通常は入力されるデジタ
ル映像信号のビット数に等しい。ここでは３ビット階調であるから、３つのサブフレーム
期間ＳＦ１〜ＳＦ３に分割している。

ただし、表示品質を向上させることを目的とした駆動方法の中には、デジタル映像信号
のビット数よりも、フレーム期間の分割数を多くするものがある。このような駆動方法は
例えば、特願２０００−２６７１６４に記載されたものがある。

さらに、各サブフレーム期間は、アドレス(書き込み)期間Ｔａと、サステイン(発光)期
間Ｔｓとを有する。アドレス(書き込み)期間とは、画素にデジタル映像信号を書き込む期
間であり、各サブフレーム期間での長さは等しい。サステイン(発光)期間とは、アドレス
(書き込み)期間において画素に書き込まれたデジタル映像信号に基づいて、ＥＬ素子が発
光する期間である。このとき、サステイン(発光)期間Ｔｓ１〜Ｔｓ３は、その長さの比を
Ｔｓ１：Ｔｓ２：Ｔｓ３＝４：２：１としている。つまり、ｎビット階調を表現する際は
、ｎ個のサステイン(発光)期間の長さの比は、２^n-1：２^n-2：・・・：２¹：２⁰としてい
る。そして、どのサステイン(発光)期間でＥＬ素子が発光するかによって、１フレーム期
間あたり、各画素が発光する期間の長さが決定し、これによって階調表現を行う。つまり
、図９(Ｂ)においては、サステイン(発光)期間Ｔｓ１〜Ｔｓ３のそれぞれにおいて、発光
、非発光のいずれかの状態をとることによって、その合計発光時間の長短を利用して、輝
度０％、１４％、２８％、４３％、５７％、７１％、８６％、１００％の８階調を表現す
ることが出来る。Ｔｓ１が発光し、Ｔｓ２、Ｔｓ３が発光しない場合、その輝度は５７％
であり、Ｔｓ１とＴｓ３が発光し、Ｔｓ２が発光しない場合、その輝度は７１％となる。
つまり、アナログ階調方式では、７１％の輝度を得たい場合は、それに則した電圧等によ
って制御し、１フレーム期間全体に渡って７１％の輝度を保持するのに対し、時間階調方
式の場合は、１００％の輝度で、全体の発光期間のうち７１％の長さだけ発光することに
よって同様の階調を表現する。

具体的に動作について説明する。引き続き図９(Ａ)〜(Ｃ)と、図３(Ｂ)とを参照する。
まず、ゲート信号線に選択パルスが入力されると、スイッチング用ＴＦＴ３５１がＯＮす
る。次に、ソース信号線より、デジタル映像信号が入力され、その電位によって駆動用Ｔ
ＦＴ３５２のＯＮ、ＯＦＦが制御され、さらに保持容量３５３において、その電荷が保持
される。

このとき、駆動用ＴＦＴ３５２がＯＮしてもＥＬ素子３５４の陽極(陰極)３５５と陰極
(陽極)３５６との間には電圧が加わらないようにするなどして、発光しないようにしてい
る。方法としては、陰極(陽極)３５６の電位を、陽極(陰極)３５５の電位、すなわち電流
供給線(Ｃｕｒｒｅｎｔ)の電位と等しくしておくなどがある。陰極(陽極)３５６は、通常
は全画素で短絡されているため、この動作は全画素で同時に行われる。

１行目〜最終行まで、書き込み動作が完了した時点でアドレス(書き込み)期間が終了し
、全画素が同時にサステイン(発光)期間に移る。ＥＬ素子３５４の陽極(陰極)３５５と陰
極(陽極)３５６との間に電圧差を生じ、電流が流れることによって発光する。

以上の動作を全てのサブフレーム期間で行うことにより、１フレーム期間を構成する。
この方法によると、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせ
ば良い。また、サブフレーム期間の順序は、図９(Ｂ)(Ｃ)に示すように、必ずしも上位ビ
ット→下位ビットといった順序である必要はなく、１フレーム期間中、ランダムに並んで
いても良い。さらに各フレーム期間内で、その順序が変化しても良い。

ところで、絶縁体上にＴＦＴを形成して作製される表示装置においては、その工程が複
雑な点が、歩留まり低下とコスト上昇を招いている。従って、可能な限り工程を簡略化す
ることが、コスト低減への主たる課題である。そこで、画素部および周辺の駆動回路(ソ
ース信号線駆動回路およびゲート信号線駆動回路等)を、単極性のＴＦＴのみによって構
成することを考える。

ここで、画素および駆動回路の動作電圧について再び考える。ここで図５を参照する。
図５(Ａ)はＥＬ素子の画素部の構成を示しており、スイッチング用ＴＦＴ５０１、駆動用
ＴＦＴ５０２、ＥＬ素子５０４の接続を模式的に表したものを図５(Ｂ)に示している。

まず、ＥＬ素子５０４において、５０５が陽極、５０６が陰極である場合を考える。今
、電極５０５の電位をＶ₅₀₅、電極５０６の電位をＶ₅₀₆とすると、ＥＬ素子５０４が発光
するためには、両電極間に電位差を与えてやる必要がある。従ってＶ₅₀₅＞Ｖ₅₀₆となる。
駆動用ＴＦＴ５０２がＮチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間
に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ₅₀
₅よりもさらに高く(少なくともＴＦＴ５０２のしきい値分だけ)する必要がある。つまり
、ソース信号線から書き込まれる信号の振幅を広げる必要がある。一方、駆動用ＴＦＴ５
０２がＰチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を
印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ₅₀₅よりも、少な
くともＴＦＴ５０２のしきい値分だけ低くなっていれば良い。よって、ソース信号線から
書き込まれる信号振幅をそれほど広くする必要がない。よって、ＥＬ素子５０４の電極５
０５が陽極、５０６が陰極である場合には、駆動用ＴＦＴ５０２にはＰチャネル型を用い
るのが望ましい。

続いて、ＥＬ素子５０４において、５０５が陰極、５０６が陽極である場合、ＥＬ素子
５０４が発光するためには、両電極間に電位差を与えてやる必要がある。従ってこの場合
はＶ₅₀₅＜Ｖ₅₀₆となる。駆動用ＴＦＴ５０２がＮチャネル型である場合に確実にＯＮし、
ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極
に印加する電位は、Ｖ₅₀₅よりも、少なくともＴＦＴ５０２のしきい値分だけ高くなって
いれば良い。よって、ソース信号線から書き込まれる信号の振幅はそれほど広くする必要
がない。一方、駆動用ＴＦＴ５０２がＰチャネル型である場合に確実にＯＮし、ＥＬ素子
５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加す
る電位は、Ｖ₅₀₅よりもさらに低く(少なくともＴＦＴ５０２のしきい値分だけ)する必要
がある。つまり、ソース信号線から書き込まれる信号の振幅を広げる必要がある。よって
、ＥＬ素子５０４の電極５０５が陰極、５０６が陽極である場合には、駆動用ＴＦＴ５０
２にはＮチャネル型を用いるのが望ましい。

次に、駆動用ＴＦＴ５０２の極性およびＥＬ素子５０４の構成と、出射方向との関係に
ついて述べる。図８(Ａ)は、駆動用ＴＦＴ５０２がＮチャネル型である場合のＥＬ素子５
０４の構成を、図８(Ｂ)は、駆動用ＴＦＴ５０２がＰチャネル型である場合のＥＬ素子５
０４の構成を断面図で模式的に示したものである。

ＥＬ素子５０４の陰極においては、発光層に電子を注入する能力が求められることから、
金属材料を用いることが望ましいため、通常、透明電極を用いる電極は陽極である。従っ
て、図８(Ａ)において、駆動用ＴＦＴはＮチャネル型であり、駆動用ＴＦＴ５０２のソー
ス領域には電流供給線が接続され、ドレイン領域にはＥＬ素子５０４の陰極が接続されて
いる。よって、発光層にて発生した光は、透明電極である陽極側へと出射されるため、出
射方向は図のように、ＴＦＴが形成されている基板(以後、ＴＦＴ基板と表記する)とは反
対側となる。

一方、図８(Ｂ)において、駆動用ＴＦＴ５０２はＰチャネル型であり、駆動用ＴＦＴ５
０２のソース領域には電流供給線が接続され、ドレイン領域にはＥＬ素子５０４の陽極が
接続されている。よって、発光層にて発生した光は、透明電極である陽極側へと出射され
るため、出射方向は図のように、ＴＦＴ基板側となる。

本明細書においては、図８(Ａ)に示した出射方向を上面出射、図８(Ｂ)に示した出射方
向を下面出射と表記する。下面出射の場合、画素部を構成する素子の占める領域が発光面
積に影響するのに対し、上面出射の場合は、画素部を構成する素子の占める領域に関係な
く光を取り出すことが出来るため、高開口率化に有利である。しかし、図８(Ａ)に示した
ような上面出射の構成で発光装置を作製する場合、工程上、ＥＬ層の形成後、透明電極を
用いて陽極を形成する必要があるが、この工程でＥＬ層にダメージを与えやすく、このよ
うな工程が現在では困難であるため、一般的には図８(Ｂ)に示したような下面出射の構成
が採用されている。

ここで、駆動用ＴＦＴ５０２の極性に対するスイッチング用ＴＦＴ５０１の極性につい
て考える。まず、駆動用ＴＦＴ５０２がＰチャネル型である場合、駆動用ＴＦＴ５０２が
ＯＮする条件は、駆動用ＴＦＴ５０２のゲート・ソース間電圧Ｖ_GS2の絶対値が、駆動用
ＴＦＴ５０２のしきい値電圧の絶対値を上回ることである。すなわち、ソース信号線より
入力されるデジタル映像信号のＬレベルの電位(ここでは、デジタル映像信号の電位がＬ
レベルのとき、ＥＬ素子が発光するとする)が、駆動用ＴＦＴ５０２のソース領域の電位
に対して、しきい値分以上低いことである。

このとき、スイッチング用ＴＦＴ５０１が駆動用ＴＦＴ５０２と同極性、すなわちＰチ
ャネル型である場合、スイッチング用ＴＦＴ５０１がＯＮする条件は、スイッチング用Ｔ
ＦＴ５０１のゲート・ソース間電圧Ｖ_GS1の絶対値が、スイッチング用ＴＦＴ５０１のし
きい値電圧の絶対値を上回ることである。すなわち、ゲート信号線を選択状態とするパル
スのＬレベルの電位(ここでは、スイッチング用ＴＦＴ５０１がＰチャネル型であること
から、ゲート信号線にＬレベルが入力されたとき、選択状態となるものとする)が、スイ
ッチング用ＴＦＴ５０１のソース領域の電位に対して、しきい値分以上低いことである。
よって、ソース信号線の電圧振幅に対し、ゲート信号線側の電圧振幅をより広くする必要
がある。
これは、ゲート信号線駆動回路の動作電圧を高くすることを意味する。

これはスイッチング用ＴＦＴ５０１と駆動用ＴＦＴ５０２がＮチャネル型である場合に
も同様のことが言える。従って、消費電力を考えた場合、画素部のＴＦＴはＮチャネル型
とＰチャネル型の両方を用いて構成するのが望ましいことになる。

以上のことから、従来の方法で、単極性のＴＦＴによって画素部と駆動回路を構成しよ
うとすると、工程削減が実現する反面、消費電力の増加を招く。

本発明は前述の課題を鑑見てなされたものであり、単一極性のＴＦＴによって画素部と
駆動回路を構成することによって工程を削減し、かつ新規の回路構成をもって消費電力を
低く抑えることを実現した発光装置を提供することを目的とする。

従来の構成の画素においては、スイッチング用ＴＦＴを確実にＯＮさせるために、スイ
ッチング用ＴＦＴの入力電極に入力される信号、すなわちソース信号線に出力されてくる
信号の電圧振幅よりも、スイッチング用ＴＦＴのゲート電極に入力される信号、すなわち
ゲート信号線を選択する信号の電圧振幅を大きくする必要があった。

ここで、ソース信号線に出力されてくる信号の電圧振幅と、ゲート信号線を選択する信
号の電圧振幅とが等しい場合について考える。再び図５を参照する。なお、画素を構成す
るＴＦＴは全てＮチャネル型であるとする。

ゲート信号線が選択状態となり、スイッチング用ＴＦＴがＯＮする。このときのスイッ
チング用ＴＦＴのゲート電極の電位をＶ₁とする。スイッチング用ＴＦＴがＯＮし、ソー
ス信号線に出力されている映像信号は、駆動用ＴＦＴのゲート電極へと入力される。この
とき、映像信号はＨレベルで、スイッチング用ＴＦＴの入力電極とゲート電極の電位は等
しく、Ｖ₁であるとすると、スイッチング用ＴＦＴの出力電極側に現れる信号の電位は、
Ｖ₁からスイッチング用ＴＦＴのしきい値を引いた電位(Ｖ₁−ＶｔｈＮ)となる。映像信号
がＬレベルのときは、スイッチング用ＴＦＴのしきい値は影響せず、駆動用ＴＦＴのゲー
ト電極には等しくＬレベルが入力されることになる。

すなわち、スイッチング用ＴＦＴによって、そのしきい値分だけ、映像信号の電圧振幅
が減衰する。これにより、駆動用ＴＦＴのゲート電極の電位が十分に上がらず、所望のド
レイン電流を得られない場合がある。結果として、ＥＬ素子を流れる電流が不足する。

そこで本発明においては、スイッチング用ＴＦＴの出力電極と、駆動用ＴＦＴのゲート
電極との間に、電圧補償回路を設ける。電圧補償回路は、ブートストラップ回路を応用し
たものであり、スイッチング用ＴＦＴのしきい値によって減衰した信号の電圧振幅を、本
来の振幅に戻す役割を有している。

これにより、ソース信号線に出力されてくる映像信号の電圧振幅と、ゲート信号線を選
択する信号の電圧振幅とが等しい場合にも、駆動用ＴＦＴのゲート電極には、正常な電位
を与えることが出来る。従って、ゲート信号線駆動回路の駆動電圧を低くすることが可能
となり、発光装置の低消費電力化に貢献する。

また、本発明の電圧補償回路を有する画素は、単一極性のＴＦＴによって構成されてお
り、この画素を用いて発光装置の画素部を構成し、かつ周辺の駆動回路を、画素部を構成
するＴＦＴと同一極性のＴＦＴによって構成することによって、製造工程の簡略化に貢献
する。

本発明の構成を以下に記す。

本発明の発光装置は、一導電型の複数のトランジスタを用いて構成された発光装置で
あって、前記発光装置の有する画素はそれぞれ、ソース信号線と、ゲート信号線と、電
流供給線と、スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧
補償回路とを有することを特徴としている。

本発明の発光装置は、一導電型の複数のトランジスタを用いて構成された発光装置で
あって、前記発光装置の有する画素はそれぞれ、ソース信号線と、ゲート信号線と、電
流供給線と、スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧
補償回路とを有し、前記スイッチング用トランジスタのゲート電極は、前記ゲート信号
線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力電極は
、前記駆動用トランジスタのゲート電極と電気的に接続され、前記駆動用トランジスタ
の入力電極は、前記電流供給線と電気的に接続され、出力電極は、前記発光素子の一方の
電極と電気的に接続され、前記電圧補償回路は、前記スイッチング用トランジスタの出
力電極と、前記駆動用トランジスタのゲート電極との間に配置されていることを特徴とし
ている。

本発明の発光装置は、一導電型の複数のトランジスタを用いて構成された発光装置で
あって、前記発光装置の有する画素のうち、ｍ行目(ｍは自然数、１≦ｍ)に走査される
画素はそれぞれ、ソース信号線と、ｍ行目に選択されるゲート信号線と、電流供給線と、
スイッチング用トランジスタと、駆動用トランジスタと、発光素子と、電圧補償回路とを
有し、前記スイッチング用トランジスタのゲート電極は、前記ｍ行目に選択されるゲー
ト信号線と電気的に接続され、入力電極は、前記ソース信号線と電気的に接続され、出力
電極は、前記駆動用トランジスタのゲート電極と電気的に接続され、前記駆動用トラン
ジスタの入力電極は、前記電流供給線と電気的に接続され、出力電極は、前記発光素子の
一方の電極と電気的に接続され、前記電圧補償回路は、リフレッシュ用トランジスタと
、補償用トランジスタと、第１の容量手段と、第２の容量手段とを有し、前記第１の容
量手段の第１の電極は、前記スイッチング用トランジスタの出力電極と電気的に接続され
、第２の電極は、前記第２の容量手段の第１の電極と電気的に接続され、第２の電極は、
前記電流供給線と電気的に接続され、前記リフレッシュ用トランジスタのゲート電極は
、(ｍ−１)行目に選択されるゲート信号線と電気的に接続され、入力電極は、第１の電源
電位を供給する信号線もしくは電源線と電気的に接続され、出力電極は、前記スイッチン
グ用トランジスタの出力電極および、前記駆動用トランジスタのゲート電極と電気的に接
続され、前記補償用トランジスタのゲート電極は、前記第１の容量手段の第１の電極、
前記スイッチング用トランジスタの出力電極、および前記駆動用トランジスタのゲート電
極と電気的に接続され、入力電極は、第２の電源電位を供給する信号線もしくは電源線と
電気的に接続され、出力電極は、前記第１の容量手段の第２の電極および、前記第２の容
量手段の第１の電極と電気的に接続されていることを特徴としている。

本発明の発光装置は、一導電型の複数のトランジスタを用いて構成された発光装置で
あって、前記発光装置の有する画素はそれぞれ、前記画素に映像信号を入力するソー
ス信号線と、前記画素のうち、いずれか１行を選択するゲート信号線と、前記映像信
号の入力に従って発光する発光素子と、前記発光素子への電流を供給する電流供給線と
、前記発光素子に供給される電流を制御する駆動用トランジスタと、前記映像信号の
、ソース信号線から前記駆動用トランジスタのゲート電極への入力を制御するスイッチン
グ用トランジスタと、前記映像信号に従って前記駆動用トランジスタのゲート電極に入
力される信号の電圧振幅の補償もしくは変換を行う電圧補償回路とを有することを特徴と
している。

本発明の発光装置は、一導電型の複数のトランジスタを用いて構成された発光装置で
あって、前記発光装置の有する画素はそれぞれ、前記画素に映像信号を入力するソー
ス信号線と、前記画素のうち、いずれか１行を選択するゲート信号線と、前記映像信
号の入力に従って発光する発光素子と、前記発光素子への電流を供給する電流供給線と
、前記発光素子に供給される電流を制御する駆動用トランジスタと、前記映像信号の
、ソース信号線から前記駆動用トランジスタのゲート電極への入力を制御するスイッチン
グ用トランジスタと、前記映像信号に従って前記駆動用トランジスタのゲート電極に入
力される信号の電圧振幅の補償もしくは変換を行う電圧補償回路とを有し、前記スイッ
チング用トランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、入力電極
は、前記ソース信号線と電気的に接続され、出力電極は、前記駆動用トランジスタのゲー
ト電極と電気的に接続され、前記駆動用トランジスタの入力電極は、前記電流供給線と
電気的に接続され、出力電極は、前記発光素子の一方の電極と電気的に接続され、前記
電圧補償回路は、前記スイッチング用トランジスタの出力電極と、前記駆動用トランジス
タのゲート電極との間に配置されていることを特徴としている。

本発明の発光装置は、一導電型の複数のトランジスタを用いて構成された発光装置で
あって、前記発光装置の有する画素のうち、ｍ行目(ｍは自然数、１≦ｍ)に走査される
画素はそれぞれ、前記画素に映像信号を入力するソース信号線と、前記画素のうち、
ｍ行目を選択するゲート信号線と、前記映像信号の入力に従って発光する発光素子と、
前記発光素子への電流を供給する電流供給線と、前記発光素子に供給される電流を制
御する駆動用トランジスタと、前記映像信号の、ソース信号線から前記駆動用トランジ
スタのゲート電極への入力を制御するスイッチング用トランジスタと、前記映像信号に
従って前記駆動用トランジスタのゲート電極に入力される信号の電圧振幅の補償もしくは
変換を行う電圧補償回路とを有し、前記スイッチング用トランジスタのゲート電極は、
前記ｍ行目を選択するゲート信号線と電気的に接続され、入力電極は、前記ソース信号線
と電気的に接続され、出力電極は、前記駆動用トランジスタのゲート電極と電気的に接続
され、前記駆動用トランジスタの入力電極は、前記電流供給線と電気的に接続され、出
力電極は、前記発光素子の一方の電極と電気的に接続され、前記電圧補償回路は、前
記駆動用トランジスタのゲート電極にある一定電位を与えるリフレッシュ用トランジスタ
と、前記駆動用トランジスタのゲート電極に入力される映像信号の電圧振幅の補償を行
う補償用トランジスタと、前記補償用トランジスタのゲート電極と出力電極間に容量結
合を形成する第１の容量手段と、前記補償用トランジスタの出力電極と前記電流供給線
間に容量結合を形成する第２の容量手段とを有し、前記第１の容量手段の第１の電極は
、前記スイッチング用トランジスタの出力電極と電気的に接続され、第２の電極は、前記
第２の容量手段の第１の電極と電気的に接続され、第２の電極は、前記電流供給線と電気
的に接続され、前記リフレッシュ用トランジスタのゲート電極は、(ｍ−１)行目に選択
されるゲート信号線と電気的に接続され、入力電極は、第１の電源電位を供給する信号線
もしくは電源線と電気的に接続され、出力電極は、前記スイッチング用トランジスタの出
力電極および、前記駆動用トランジスタのゲート電極と電気的に接続され、前記補償用
トランジスタのゲート電極は、前記第１の容量手段の第１の電極、前記スイッチング用ト
ランジスタの出力電極、および前記駆動用トランジスタのゲート電極と電気的に接続され
、入力電極は、第２の電源電位を供給する信号線もしくは電源線と電気的に接続され、出
力電極は、前記第１の容量手段の第２の電極および、前記第２の容量手段の第１の電極と
電気的に接続されていることを特徴としている。

本発明の発光装置において、第１の電源電位を供給する信号線もしくは電源線とは、
前記ｍ行目に選択されるゲート信号線もしくは前記電流供給線であることを特徴としてい
る。

本発明の発光装置において、第２の電源電位を供給する信号線もしくは電源線とは、
前記ｍ行目に選択されるゲート信号線もしくは前記電流供給線であることを特徴としてい
る。

本発明の発光装置において、前記第１の容量手段は、前記補償用トランジスタのゲー
ト電極と、前記補償用トランジスタの入力電極もしくは出力電極との間の容量でなる容量
手段であることを特徴としている。

本発明の発光装置において、前記第１および第２の容量手段は、活性層材料、ゲート
電極材料、あるいは配線材料のうちいずれか２つの材料と、前記２つの材料間の絶縁層と
でなる容量手段であることを特徴としている。

本発明の発光装置において、前記一導電型とは、Ｎチャネル型であることを特徴とし
ている。

本発明の発光装置において、前記一導電型とは、Ｐチャネル型であることを特徴とし
ている。

本発明の発光装置は、図１９に示すＯＬＥＤディスプレイ、ビデオカメラ、ノート型
のパーソナルコンピュータ、携帯情報端末、音響再生装置、デジタルカメラ、携帯電話等
の電子機器に適用出来る。

本発明の発光装置は、単一極性のＴＦＴを用いて画素部および周辺駆動回路を一体形成
する。これによって、ドーピング工程の一部を削減し、さらにはマスク枚数も減少するこ
とで、歩留まり向上やコスト削減に貢献する。

さらに、本発明の発光装置は、ブートストラップ法を応用した構造の画素をもって、画
素を駆動するための信号の電圧振幅を小さくすることが出来る。これによって、発光装置
の低消費電力化に貢献する。

本発明の実施形態を示す図。本発明の一実施例を示す図。従来用いられている発光装置の一構成例を示す図。本発明の発光装置の一構成例を示す図。画素部のＴＦＴおよび発光素子の動作を説明する図。本発明の発光装置の作製工程を示す図。本発明の発光装置の作製工程を示す図。上方出射および下方出射の場合の発光装置の画素部断面を示す図。発光装置の駆動に関するタイミングチャートを示す図。デュアルゲート型ＴＦＴの断面および作製工程例を示す図。本発明の発光装置の画素駆動時の、各ノードにおける電位を示す図。本発明の発光装置を構成するゲート信号線駆動回路の構成図。本発明の発光装置を構成するソース信号線駆動回路の構成図。シフトレジスタの回路構成図。シフトレジスタの駆動に関するタイミングチャートを示す図。バッファの回路構成図。レベルシフタの回路構成図。ラッチ回路の回路構成図。本発明が適用可能な電子機器の例を示す図。

図１に、本発明の電圧補償回路を有する画素の構成について示す。図１(Ａ)に示すとお
り、スイッチング用ＴＦＴ１０１、駆動用ＴＦＴ１０２、ＥＬ素子１０４、ソース信号線
(Ｓ(ｎ))、ゲート信号線(Ｇ(ｍ))、電流供給線(Ｃｕｒｒｅｎｔ)については従来と同様に
有している。本発明の特徴は、スイッチング用ＴＦＴ１０１の出力電極と、駆動用ＴＦＴ
１０２のゲート電極との間に、電圧補償回路１１０を有している点を特徴としている。

図１(Ｂ)は、電圧補償回路１１０の構成を含む回路図である。電圧補償回路１１０は、
第１のＴＦＴ１５１、第２のＴＦＴ１５２、第１の容量手段１５３、第２の容量手段１５
４を有する。また、図１(Ｂ)において、Ｇ(ｍ)はｍ行目に走査されるゲート信号線であり
、Ｇ(ｍ−１)は、ｍ−１行目に走査されるゲート信号線である。

第１の容量手段１５３と、第２の容量手段１５４とは、直列に配置されている。第１の
容量手段１５３の第１の電極は、スイッチング用ＴＦＴ１０１の出力電極と接続され、第
１の容量手段１５３の第２の電極は、第２の容量手段１５４の第１の電極と接続され、第
２の容量手段１５４の第２の電極は、電流供給線と接続されている。

第１のＴＦＴ１５１のゲート電極は、ゲート信号線Ｇ(ｍ−１)と接続され、入力電極は
、第１の電源電位(Ｖ₁)を供給する信号線もしくは電源線と接続され、出力電極は、スイ
ッチング用ＴＦＴ１０１の出力電極と接続されている

第２のＴＦＴ１５２のゲート電極は、スイッチング用ＴＦＴ１０１の出力電極、および
第１の容量手段の第１の電極と接続され、入力電極は、第２の電源電位(Ｖ₂)を供給する
信号線もしくは電源線と接続され、出力電極は、第１の容量手段の第２の電極、および第
２の容量手段の第１の電極と接続されている。

今後、電圧補償回路が有する２つのＴＦＴについて、第１のＴＦＴ１５１をリフレッシ
ュ用ＴＦＴ、第２のＴＦＴ１５２を、補償用ＴＦＴと表記する。

なお、画素を構成するＴＦＴ１０１、１０２、１５１、１５２は全て同一極性のＴＦＴ
を用いており、その極性はＮチャネル型でもＰチャネル型でも良い。

ただし、第１の電源電位(Ｖ₁)および第２の電源電位(Ｖ₂)はそれぞれ、画素を構成する
ＴＦＴの極性によって異なる。画素を構成するＴＦＴがＮチャネル型である場合、Ｖ₁＜
Ｖ₂とし、画素を構成するＴＦＴがＰチャネル型である場合、Ｖ₁＞Ｖ₂とする。

Ｖ₁＜Ｖ₂のとき、Ｖ₁の電位は、Ｎチャネル型ＴＦＴのしきい値を十分に下回る電位、
Ｖ₂の電位は、Ｎチャネル型ＴＦＴのしきい値を十分に上回る電位とする。例えば、Ｖ₁の
電位は信号線のＬレベル程度、Ｖ₂の電位は信号線のＨレベル程度の電位とする。Ｖ₁＞Ｖ
₂の場合は、その電位を逆転してやれば良い。

回路の動作について説明する。ここでは、画素を構成するＴＦＴは全てＮチャネル型で
ある場合を例とする。入力される信号は、ソース信号線に出力されてくるデジタル映像信
号、ゲート信号線を選択する信号とも、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳと
する。またここでは、Ｖ₁＝ＶＳＳ、Ｖ₂＝ＶＤＤとする。さらに、電流供給線(Ｃｕｒｒ
ｅｎｔ)の電位はＶ_Cとする。

図１１は、本発明の回路の動作を説明するためのタイミングチャートを示している。(
Ａ)はｍ−１行目のゲート信号線(Ｇ(ｍ−１))の電位、(Ｂ)はｍ行目のゲート信号線(Ｇ(
ｍ))の電位、(Ｃ)はソース信号線(Ｓ(ｎ))の電位、(Ｄ)は駆動用ＴＦＴ１０２のゲート電
極の電位を示している。また、ｍ行目のゲート信号線が選択されてから、再びｍ行目のゲ
ート信号線が選択されるまでの期間１１０１が、図９(Ｂ)に示したサブフレーム期間(Ｓ
Ｆ＃)にあたり、１１０２で示される期間が１水平期間である。動作の説明には図１およ
び図１１を用い、ｍ行目に選択されるゲート信号線によってスイッチング用ＴＦＴ１０１
が制御される画素について説明する。

まず、ｍ−１行目のゲート信号線が選択されている期間、つまりｍ−１行目において映
像信号の書き込みが行われている期間において、ｍ−１行目のゲート信号線はＨレベル、
ｍ行目のゲート信号線はＬレベルとなっている。よって、スイッチング用ＴＦＴ１０１は
ＯＦＦし、リフレッシュ用ＴＦＴ１５１はＯＮする。
このとき、駆動用ＴＦＴ１０２のゲート電極にはＶ₁＝ＶＳＳが入力され、ＯＦＦする。
図１１においては、１１０３で示される期間に行われる動作である。

続いて、ｍ−１行目の水平期間が終了し、ゲート信号線(Ｇ(ｍ−１))がＬレベルとなる
。これに伴い、リフレッシュ用ＴＦＴ１５１がＯＦＦする。ｍ行目の水平期間に入り、ゲ
ート信号線(Ｇ(ｍ))がＨレベルとなる。これに伴い、スイッチング用ＴＦＴ１０１がＯＮ
する。このとき、ソース信号線に出力されてきているデジタル映像信号が画素に書き込ま
れる。デジタル映像信号がＨレベルのとき、スイッチング用ＴＦＴがＯＮしていることか
ら、駆動用ＴＦＴ１０２のゲート電極の電位が上昇する。

ただし今、ゲート信号線(Ｇ(ｍ))はＨレベルであり、その電位はＶＤＤ、デジタル映像
信号はＨレベルであり、その電位は同じくＶＤＤであるので、スイッチング用ＴＦＴの出
力電極に現れる電位は、そのしきい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)となった
ところでスイッチング用ＴＦＴがＯＦＦし、スイッチング用ＴＦＴの出力電極、すなわち
駆動用ＴＦＴ１０２のゲート電極は浮遊状態となる。

一方、スイッチング用ＴＦＴ１０１の出力電極の電位が(ＶＤＤ−ＶｔｈＮ)まで上昇す
るため、補償用ＴＦＴ１５２がＯＮし、出力電極の電位が上昇してＶＤＤに近づく。この
とき、補償用ＴＦＴ１５２の出力電極とゲート電極との間には、第１の容量手段１５３に
よる容量結合が存在する。今、補償用ＴＦＴ１５２のゲート電極は、(ＶＤＤ−ＶｔｈＮ)
の電位のまま浮遊状態となっているので、補償用ＴＦＴ１５２の出力電極の電位上昇に伴
ってさらに上昇し、ＶＤＤよりも高い電位となる。

この結果、スイッチング用ＴＦＴ１０を通じて、一旦ＶｔｈＮだけ減衰したデジタル映
像信号は、電圧補償回路１１０によってその振幅補償を受け、駆動用ＴＦＴ１０２のゲー
ト電極へと入力される。よって、駆動用ＴＦＴ１０２は正常にＯＮすることが出来、所望
のドレイン電流を流すことが出来る。

以後、第１、第２の容量手段１５３、１５４によって、ゲート信号線の選択が終了した
後、さらにアドレス(書き込み)期間が終了した後も、駆動用ＴＦＴ１０２のゲート電極に
印加される電位が保持され、これによってドレイン電流が流れ、ＥＬ素子１０４が発光す
る。次のサブフレーム期間において、ｍ−１行目のゲート信号線(Ｇ(ｍ−１))が選択され
てＨレベルになると、リフレッシュ用ＴＦＴ１５１がＯＮして、駆動用ＴＦＴ１０２のゲ
ート電極の電位はＬレベルになり、ＯＦＦする。以後、上記の動作を繰り返し、画面の描
画を行う。

ここで、第１、第２の容量手段１５３、１５４について付記する。

第１の容量手段１５３は、補償用ＴＦＴ１５２のゲート電極と出力電極との間に配置さ
れ、出力電極の電位上昇を利用して、容量結合によりゲート電極の電位を持ち上げるため
の容量手段である。第２の容量手段１５４は、第１の容量手段１５３と直列配置され、一
定電位である電流供給線と、駆動用ＴＦＴ１０２のゲート電極との間を容量結合して、駆
動用ＴＦＴ１０２のゲート電極の電位を保持するための容量手段である。

ここで、第２の容量手段１５４のもう１つの役割として、電圧保障回路１１０のブート
ストラップ動作を確実に行うための負荷として用いている点を付記しておく。この負荷が
ない場合、補償用ＴＦＴ１５２のゲート電極の電位が、ソース信号線からのデジタル映像
信号の入力によって上昇を始め、そのしきい値を上回ると直ちに補償用ＴＦＴ１５２の出
力電極の電位が上昇する。出力電極の電位上昇が早すぎる場合、ブートストラップが正常
に働きにくくなる場合がある。よって、第２の容量手段１５４を負荷とすることによって
、補償用ＴＦＴ１５２の出力電極の電位上昇を敢えて遅らせ、出力電極の電位の上昇が停
止する前に、ゲート電極を浮遊状態とする。これにより、ブートストラップ動作をより確
実に行うことが出来る。

以上の方法により、通常ソース信号線に入力されるデジタル映像信号の電圧振幅よりも
大きい電圧振幅を必要としたゲート信号線選択パルスの電圧振幅を、デジタル映像信号の
電圧振幅と同等にすることが可能となる。よって、ゲート信号線駆動回路の消費電力を低
減することが可能となる。

また、本発明によると、ブートストラップ動作によって、駆動用ＴＦＴ１０２のゲート
電極の電位は、ソース信号線より入力されるデジタル映像信号のＨレベルよりも高くする
ことが出来る。駆動用ＴＦＴ１０２のゲート電極の電位は、通常はＨレベルでＶＤＤまで
上昇すればよいので、容量結合に伴う電位上昇分の見積もりを詳細に行うことによって、
さらにゲート信号線選択パルスの電圧振幅を小さくすることが出来る。

以下に、本発明の実施例について記載する。

本発明において、第１の電源電位(Ｖ₁)および第２の電源電位(Ｖ₂)に関しては、画素を
構成するＴＦＴの極性がＮチャネル型の場合はＶ₁＝ＶＳＳ、Ｖ₂＝ＶＤＤとし、画素を構
成するＴＦＴの極性がＰチャネル型の場合はＶ₁＝ＶＤＤ、Ｖ₂＝ＶＳＳとして、それぞれ
画素部に電源線を引き回しても良いが、出射方向によっては、配線の引き回しによって開
口率が低下することになる。

本実施例では、ソース信号線、ゲート信号線、電流供給線等、既存の信号線を用いて、
Ｖ₁、Ｖ₂に所望の電源電位を供給するための素子間の接続について示す。

図２(Ａ)〜(Ｃ)に、接続の例を示す。

図２(Ａ)の場合、リフレッシュ用ＴＦＴ１５１の入力電極を電流供給線(Ｃｕｒｒｅｎ
ｔ)に、補償用ＴＦＴ１５２の入力電極をｍ行目のゲート信号線(Ｇ(ｍ))に接続している
。図２(Ｂ)の場合、リフレッシュ用ＴＦＴ１５１の入力電極と、補償用ＴＦＴ１５２の入
力電極とは、いずれもｍ行目のゲート信号線(Ｇ(ｍ))に接続している。図２(Ｃ)の場合、
リフレッシュ用ＴＦＴ１５１の入力電極をｍ行目のゲート信号線(Ｇ(ｍ))に、補償用ＴＦ
Ｔ１５２の入力電極を電流供給線(Ｃｕｒｒｅｎｔ)に接続している。

このとき、それぞれの場合のＥＬ素子の極性と出射方向について説明する。

まず、ｍ行目に走査される画素において、リフレッシュ用ＴＦＴ１５１は、ｍ−１行目
の選択期間にのみＯＮし、駆動用ＴＦＴ１０２のゲート電極の電位をＬレベルに落とす。
図２(Ａ)の場合、電流供給線はほぼ固定電位であるので、その電位をＬレベル相当にして
おけば良い。図２(Ｂ)(Ｃ)の場合、ｍ行目のゲート信号線は、ｍ行目の選択期間以外の期
間ではＬレベルとなっている。

一方、同じくｍ行目に走査される画素において、補償用ＴＦＴ１５２は、ｍ行目の選択
期間にＯＮし、出力電極の電位が上昇することによって、容量結合を利用して駆動用ＴＦ
Ｔ１０２のゲート電極の電位を上昇させる。よって、補償用ＴＦＴ１５２の入力電極が接
続されている信号線は、ｍ行目の選択期間にはＨレベルとなっている必要がある。図２(
Ａ)(Ｂ)の場合、補償用ＴＦＴ１５２の入力電極はｍ行目のゲート信号線(Ｇ(ｍ))に接続
されており、ｍ行目の選択期間は、ゲート信号線選択パルスが入力されて、ｍ行目のゲー
ト信号線(Ｇ(ｍ))はＨレベルとなっている。図２(Ｃ)の場合、補償用ＴＦＴ１５２の入力
電極は電流供給線(Ｃｕｒｒｅｎｔ)に接続されている。電流供給線はほぼ固定電位である
ので、その電位をＨレベル相当としておけば良い。

以上は、画素を構成するＴＦＴがＮチャネル型である場合の例である。ただし、画素を
構成するＴＦＴがＰチャネル型である場合にも、各ノードのＨレベルとＬレベル、および
各電源電位を逆転すれば良いので、図２(Ａ)〜(Ｃ)に示した接続がそのまま適用出来る。

以上のことから、画素を構成するＴＦＴがＮチャネル型である場合、図２(Ａ)(Ｂ)にお
いては、電流供給線(Ｃｕｒｒｅｎｔ)の電位はＬレベル付近であれば良い。よって、回路
の中では低電位とすることが出来るので、ＥＬ素子において駆動用ＴＦＴ１０２と接続さ
れている側の電極を陰極、共通電極を陽極とすれば良い。この場合、出射方向は陽極側、
つまり上方出射となる。一方、図２(Ｃ)においては、電流供給線(Ｃｕｒｒｅｎｔ)の電位
はＨレベル付近であれば良い。よって、回路の中では高電位とすることが出来るので、Ｅ
Ｌ素子において駆動用ＴＦＴ１０２と接続されている側の電極を陽極、共通電極を陰極と
すれば良い。この場合、出射方向は陽極側、つまり下方出射となる。

一方、画素を構成するＴＦＴがＰチャネル型である場合は、上述とは電位が逆となる。
つまり図２(Ａ)(Ｂ)の場合は、ＥＬ素子において駆動用ＴＦＴ１０２と接続されている側
の電極を陽極、共通電極を陰極とすれば良く、下方出射となる。図２(Ｃ)の場合は、ＥＬ
素子において駆動用ＴＦＴ１０２と接続されている側の電極を陰極、共通電極を陽極とす
れば良く、下方出射となる。

本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のＴ
ＦＴを同時に作製する方法について説明する。

まず、図６(Ａ)に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等
に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基
盤５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜
からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２の形成につ
いては、例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シ
リコン膜を１０〜２００[nm](好ましくは５０〜１００[nm])の厚さに形成し、同様にＳｉ
Ｈ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００[nm](好ましくは１
００〜１５０[nm])の厚さに積層形成する。

続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を。レー
ザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状
の半導体層５００３〜５００５の厚さは２５〜８０[nm](好ましくは３０〜６０[nm])とし
て形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシ
リコンゲルマニウム(ＳｉＧｅ)合金等で形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導
体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが
、エキシマレーザーを用いる場合にはパルス発振周波数を３０[Hz]とし、レーザーエネル
ギー密度を１００〜４００[mJ/cm²](代表的には２００〜３００[mJ/cm²])とする。また、
ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０[kHz
]とし、レーザーエネルギー密度を３００〜６００[mJ/cm²](代表的には３５０〜５００[m
J/cm²])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集
光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(
オーバーラップ率)を８０〜９８[％]として行う。

続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。
ゲート絶縁膜５００６は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５
０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化
窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定
されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl
Orthosilicate)とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし
、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm²]で放電させて形成することが
出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱ア
ニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。

そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７
と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタン
タル(Ｔａ)で５０〜１００[nm]の厚さに形成し、第２の導電層５００９をタングステン(
Ｗ)で１００〜３００[nm]の厚さに形成する(図６(Ａ))。

Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。
この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を
防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲ
ート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造
を有する窒化タンタル(ＴａＮ)を１０〜５０[nm]程度の厚さでＴａの下地に形成しておく
とα相のＴａ膜を容易に得ることが出来る。

Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６
フッ化タングステン(ＷＦ₆)を用いる熱ＣＶＤ法で形成することも出来る。いずれにして
もゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[
μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗
化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲット
を用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成
することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。

なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷ
としたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、ま
たは前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い
。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜
をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、
第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が望ましい。

次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１
のエッチング処理を行う。本実施例ではＩＣＰ(Inductively coupled plasma：誘導結合
型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とを混合し、１[Pa]
の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマ
を生成して行う。基板側(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実質的に負
の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂とを混合した場合にはＷ膜およびＴａ膜と
も同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基
板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテ
ーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０[％]の割合
でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜
４(代表的には３)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露
出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３
ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜
５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜
５０[nm]程度エッチングされて薄くなった領域が形成される(図６(Ｂ))。

そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する(図６(Ｂ
))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオン
ドープ法にあたっての条件は、ドーズ量を１×１０¹³〜５×１０¹⁴[atoms/cm²]とし、加
速電圧を６０〜１００[keV]とする。Ｎ型を付与する不純物元素としては、１５族に属す
る元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用いる。この場
合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己
整合的に第１の不純物領域５０１４〜５０１６が形成される。この第１の不純物領域５０
１４〜５０１６には、１×１０²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でＮ型を付与する
不純物元素を添加する。

次に、第２のエッチング処理を行う(図６(Ｃ))。同様にＩＣＰエッチング法を用い、エ
ッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを混合して、１[Pa]の圧力でコイル型の電極に５
００[Ｗ]のＲＦ電力を供給し、プラズマを生成して行う。基板側(試料ステージ)にも５０
[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する
。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、それより遅
いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層
５０１７〜５０２０(第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７
ｂ〜５０２０ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状
の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０[nm]程度エッチングさ
れて薄くなった領域が形成される。

Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカル
またはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と
塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆の蒸気圧が極端に高く、その他
のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅については同程度である。従って、ＣＦ₄とＣｌ₂の混合
ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂
を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に
発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、
ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較
して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物
はフッ素や塩素と反応しないため、さらにＴａ膜のエッチング速度は低下することとなる
。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。

そして、第２のドーピング処理を行う(図６(Ｄ))。この場合、第１のドーピング処理よ
りもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングす
る。例えば、加速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm²]のドーズ量で行
い、図６(Ｂ)で島状の半導体層に形成された第１の不純物領域の内側に新たな不純物領域
を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対する
マスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が
添加されるようにしてドーピングする。
こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。

続いて、第３のエッチング処理を行う(図７(Ａ))。ここでは、エッチング用ガスにＣｌ
₂を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ₂のガス流量比を６０
[sccm]とし、１ [Pa]の圧力でコイル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズ
マを生成してエッチングを７０秒行った。基板側(試料ステージ)にもＲＦ電力を投入し、
実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層が後
退して第３の形状の導電層５０２４〜５０２７(第１の導電層５０２４ａ〜５０２７ａお
よび第２の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の不純物領域５０２１〜５
０２３は、第１の導電層と重なる第２の不純物領域５０２８ａ〜５０３０ａと、第１の導
電層と重ならない第３の不純物領域５０２８ｂ〜５０３０ｂとなる。

以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体
層と重なる第３の形状の導電層５０２４〜５０２６が、ＴＦＴのゲート電極として機能す
る。また、第３の形状の導電層５０２７は、ソース信号線として機能する。

続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元
素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行
う。その他に、レーザーアニール法、ラピッドサーマルアニール法(ＲＴＡ法)を適用する
ことが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の
窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、
本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた
配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とす
る)を形成した後で熱活性化を行うことが望ましい。

さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間
の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された
水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱
水素化の他の方法として、プラズマ水素化(プラズマにより励起された水素を用いる)によ
って行っても良い。

次いで、図７(Ｂ)に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で
１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁
膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およ
びゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成し
て各配線５０３３〜５０３７および接続電極５０３８をパターニングした後、接続電極５
０３８に接するように画素電極５０３９をパターニング形成する。

本明細書においては、配線５０３３〜５０３７および接続電極５０３８までが形成され
た状態での基板を、アクティブマトリクス基板よ表記する。

第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベ
ンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０
３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例では
ＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ま
しくは１〜５[μm](さらに好ましくは２〜４[μm])とすれば良い。

コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、Ｎ
型の不純物領域５０１４〜５０１６、およびソース信号線５０２７、ゲート信号線(図示
せず)、電流供給線(図示せず)およびゲート電極５０２４〜５０２６に達する(図示せず)
コンタクトホールをそれぞれ形成する。

また、配線５０３３〜５０３８として、Ｔｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３０
０[nm]、Ｔｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層の膜を所望の形状にパ
ターニングして形成する。勿論、他の導電性材料を用いても良い。

また、本実施例では、画素電極(反射電極)５０３９として、ＭｇＡｇ等を用いて２００
[nm]の厚さで形成、パターニングを行う。画素電極５０３９を接続電極５０３８と重なる
ように配置することでコンタクトを取っている。

次に、図７(Ｃ)に示すように、アクリル等の有機材料を用いて、絶縁膜を１〜３[μm]
程度の厚さに形成し、画素電極５０３９に対応する位置に開口部を形成して第３の層間絶
縁膜５０４０を形成する。開口部を形成する際、側壁の形状がテーパー状となるようにエ
ッチングを行うのが望ましい。側壁が十分になだらかな形状でないと、段差に起因するＥ
Ｌ層の劣化や段切れ等が顕著な問題となる。

続いて、ＥＬ層５０４１を、真空蒸着法を用いて形成した後、対向電極(透明電極)５０
４２を形成する。ＥＬ層の膜厚は８０〜２００[um](典型的には１００〜１２０[nm])、画
素電極(透明電極)５０４２の膜厚は１１０[nm]とすれば良い。

この工程では、赤色に対応する画素、緑色に対応する画素、青色に対応する画素に対し
て、順次ＥＬ層および画素電極(透明電極)を形成する。ただし、ＥＬ層は溶液に対する耐
性に乏しいため、フォトリソグラフィ技術を用いることなく各色個別に形成しなくてはな
らない。そこでメタルマスク等で所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層お
よび画素電極(透明電極)を形成するのが望ましい。

ここでは、ＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いているが、白色発
光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍
光体(蛍光性の色変換層：ＣＣＭ)とを組み合わせた方式等を用いても良い。

なお、ＥＬ層５０４１としては公知の材料を用いることが出来る。公知の材料としては
、駆動電圧を考慮すると有機材料を用いるのが望ましい。

ここまでの工程で、ＭｇＡｇでなる陰極、ＥＬ層、透明導電膜でなる陽極とが形成され
る。次いで、窒化珪素膜でなるパッシベーション膜を保護膜５０４３として５０〜３００
[nm]の厚さに形成する。この保護膜５０４３によって、ＥＬ層を水分等から保護する。

なお、実際には図７(Ｃ)の状態まで完成したら、さらに外気に曝されないように、気密
性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム
等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シー
リング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置
したりするとＥＬ素子の信頼性が向上する。

また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は
回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプ
リントサーキット：ＦＰＣ)を取り付けて製品として完成する。
このような出荷出来る状態にまでした状態を本明細書中では発光装置という。

また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を４枚(島状半導体層パターン、第１配線パターン(ゲート配線、島状のソース
配線、容量配線)、コンタクトホールパターン、第２配線パターン(接続電極含む))とする
ことができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与す
ることができる。

実施例２に示した工程において、駆動回路および画素を構成するＴＦＴは、通常のシン
グルゲート構造を有するＴＦＴであるが、本発明は、図１０(Ｃ)に示すように、活性層を
挟んで複数のゲート電極を有する構造のＴＦＴを用いて実施しても良い。以下に、作製工
程について説明する。

コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ
酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤７００１上に、導電性材料で
なる導電膜を形成し、パターニングによって、図１０(Ａ)に示すように下部ゲート電極７
００２を形成する。下部ゲート電極を構成する材質として、導電性材料であれば特に限定
はしないが、代表的にはＴａ、Ｗ等を用いると良い。

次いで、第１の絶縁膜７００３を形成する。第１の絶縁膜７００３としては、酸化窒化
シリコンを用いて１０〜５０[nm]の厚さで形成する。

第１の絶縁膜７００３を形成した時点での表面は、図１０(Ａ)に示すように、下部ゲー
ト電極７００２に起因した凹凸を有している。以後の作製工程を考えると、この凹凸を平
坦化することが望ましい。ここで、平坦化の手法としては、ＣＭＰ(Chemical Mechanical
Polishing)を用いる。ＣＭＰとは、研磨対象物の表面に化学的な処理を施すことによっ
て研磨しやすい状態とし、その後機械的な研磨を施すことで、精密な平滑面を得るための
研磨方法の１つである。

第１の絶縁膜７００３の上に、平坦化膜７００４として酸化シリコン膜もしくは酸化窒
化シリコン膜を０．５〜１[μm]の厚さに成膜する。平坦化膜７００４に対するＣＭＰの
研磨剤(スラリー)には、例えば塩化シリコンガスを熱分解して得られるフュームドシリカ
粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより、平坦化膜７００
４を０．５〜１[μm]程度研磨除去して、表面を平坦化する。

こうして、図１０(Ｂ)に示すように、表面が平坦化された状態が得られる。以後、実施
例４に従ってＴＦＴを形成し、周辺回路および画素を形成すれば良い。

ここで作製されたＴＦＴは、活性層を挟むようにして重なり合う、ゲート電極と下部ゲ
ート電極とを有する。ここで、スイッチング回路等のように、応答の迅速性が要求される
場合には、下部ゲート電極７００２と、ゲート電極７００６との両方に信号を入力するよ
うにして用いる。両ゲート電極に同じ信号が入力されることによって、活性層におけるチ
ャネル領域の空乏化が早く進み、電界効果移動度が上昇して電流能力を高くすることが出
来るため、迅速な応答性が期待出来る。

一方、画素部における駆動用ＴＦＴのように、特性の均一化、またオフリーク電流の低
減が要求される場合には、ゲート電極には信号を入力し、下部ゲート電極は、ある一定電
位に固定するようにして用いる。このときのある一定電位とは、その電位をＴＦＴのゲー
ト電極に印加したとき、確実にＯＦＦするような電位とする。代表的には、ＴＦＴがＮチ
ャネル型である場合はＶＳＳ等の低電位側電源に、ＴＦＴがＰチャネル型である場合は、
ＶＤＤ等の高電位電源に接続すると良い。このようにした場合、下部ゲート電極を持たな
い構造のＴＦＴに比べ、しきい値電圧のばらつきを低減することが出来る。さらにオフリ
ーク電流の低減も期待出来るため、有効である。

本実施例においては、実施形態にて示した画素を有する発光装置を作製した例について
述べる。

図４に、発光装置の概略図を示す。基板４００の中央部に、画素部４０１が配置されて
いる。図４には特に図示していないが、１画素の構成は図１に示した通りである。画素部
４０１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路４０２および
、ゲート信号線を制御するための、ゲート信号線駆動回路４０７が配置されている。ゲー
ト信号線駆動回路４０７は、図４においては画素部４０１の両側に対称配置しているが、
片側のみの配置であっても良い。ただし、回路動作の効率や信頼性等の面から、両側に対
称配置とするのが望ましい。

ソース信号線駆動回路４０２、ゲート信号線駆動回路４０７を駆動するために外部より
入力される信号は、ＦＰＣ４１０を介して入力される。本実施例においては、ＦＰＣ４１
０より入力される信号は、一般的に用いられているＩＣの駆動電圧に沿ったものであり、
その電圧振幅が小さいため、レベルシフタ４０６によって電圧振幅の変換を受けた上で、
ソース信号線駆動回路４０２、およびゲート信号線駆動回路４０７へと入力される。

図１３は、ソース信号線駆動回路の構成を示したものである。シフトレジスタ１３０３
、バッファ１３０４、第１のラッチ回路１３０５、第２のラッチ回路１３０６を有する。
図２０においては、バッファは図示していないが、シフトレジスタ以下の負荷が大きい場
合などには、図１３に示すようにバッファを設けてもよい。

ソース信号線駆動回路には、ソース側クロック信号(ＳＣＬＫ)、ソース側クロック反転
信号(ＳＣＬＫｂ)、ソース側スタートパルス(ＳＳＰ)、走査方向切替信号(ＬＲ)、走査方
向切替反転信号(ＬＲｂ)、デジタル映像信号(Ｄａｔａ１〜３)が入力される。このうち、
クロック信号、スタートパルスは、レベルシフタ１３０１、１３０２によって振幅変換を
受けた後に入力される。

図１４に、シフトレジスタの構成を示す。図１４(Ａ)に示したブロック図において、１
４００で示したブロックが１段分のサンプリングパルスを出力するパルス出力回路であり
、図１４(Ａ)のシフトレジスタは、ｎ段(ｎは自然数、１＜ｎ)のパルス出力回路によって
構成されている。

図１４(Ｂ)は、パルス出力回路の構成を詳細に示したものである。ここで、ＴＦＴ１４
０７、１４０８、１４０９、１４１０は、走査方向切替のために設けられたスイッチ用Ｔ
ＦＴであり、走査方向切替信号(ＬＲ)、走査方向切替反転信号(ＬＲｂ)によって、左右走
査方向の切替を行う。

順方向走査の場合、サンプリングパルスの出力は、１段目、２段目、・・・、ｎ−１段
目、ｎ段目の順であり、逆方向走査の場合、サンプリングパルスの出力は、ｎ段目、ｎ−
１段目、・・・、２段目、１段目の順である。

パルス出力回路本体は、ＴＦＴ１４０１〜１４０６および、容量１４１１からなる。あ
るｋ段目(ｋは自然数、１＜ｋ＜ｎ)のパルス出力回路において、ＴＦＴ１４０１、１４０
４のゲート電極と、ＴＦＴ１４０２、１４０３のゲート電極にはそれぞれ、ｋ−１段目の
パルス出力回路からの出力パルスもしくは、ｋ＋１段目のパルス出力回路からの出力パル
スのいずれかが入力される。なお、ｋ＝１、すなわち初段のパルス出力回路におけるＴＦ
Ｔ１４０１、１４０４のゲート電極および、ｋ＝ｎ、すなわち最終段のパルス出力回路に
おけるＴＦＴ１４０２、１４０３のゲート電極には、スタートパルス(ＳＰ)が入力される
。

順走査方向のときは、走査方向切替信号(ＬＲ)はＨｉ電位、走査方向切替反転信号(Ｌ
Ｒｂ)はＬｏ電位が入力される。よってＴＦＴ１４０７、１４１０がＯＮし、ＴＦＴ１４
０１、１４０４のゲート電極には、ｋ−１段目のパルス出力回路からの出力パルスが入力
される。一方、ＴＦＴ１４０２、１４０３のゲート電極には、ｋ＋１段目のパルス出力回
路からの出力パルスが入力される。

ここで、順方向走査の場合を例として、詳細な回路動作について説明する。図１５に示
したタイミングチャートを参照する。

あるｋ段目のパルス出力回路において、ＴＦＴ１４０１、１４０４のゲート電極にｋ−
１段目のパルス出力回路からの出力パルスが入力されて(ｋ＝１、すなわち初段の場合は
スタートパルスが入力される)Ｈｉ電位となり、ＴＦＴ１４０１、１４０４がＯＮする(図
１５１５０１参照)。これにより、ＴＦＴ１４０５のゲート電極の電位はＶＤＤ側に引
き上げられ(図１５１５０２参照)、その電位がＶＤＤ−ＶｔｈＮとなったところでＴＦ
Ｔ１４０１がＯＦＦし、浮遊状態となる。この時点で、ＴＦＴ１４０５のゲート・ソース
間電圧は、そのしきい値を上回っており、ＴＦＴ１４０５がＯＮする。一方、ＴＦＴ１４
０２、１４０３のゲート電極には、まだパルス入力はなく、Ｌｏ電位のままであるので、
ＯＦＦしている。よってＴＦＴ１４０６のゲート電極の電位はＬｏ電位であり、ＯＦＦし
ているので、出力端子(ＳＲＯｕｔ)は、ＴＦＴ１４０５の入力電極に入力されるクロッ
ク信号(ＳＣＬＫ、ＳＣＬＫｂのいずれか一方)がＨｉ電位になるのに伴い、パルス出力回
路の出力端子(ＳＲＯｕｔ)の電位がＶＤＤ側に引き上げられる(図１５１５０３参照)
。ただし、ここまでの状態では、パルス出力回路の出力端子(ＳＲＯｕｔ)の電位は、Ｔ
ＦＴ１４０５のゲート電極の電位ＶＤＤ−ＶｔｈＮに対し、さらにしきい値分だけ降下し
た、ＶＤＤ−２(ＶｔｈＮ)までしか上昇し得ない。

ここで、ＴＦＴ１４０５のゲート電極と出力電極との間には、容量１４１１が設けられ
ており、さらに今、ＴＦＴ１４０５のゲート電極は浮遊状態にあるため、パルス出力回路
の出力端子(ＳＲＯｕｔ)の電位が上昇、すなわちＴＦＴ１４０５の出力電極の電位が上
昇するのに伴い、ＴＦＴ１４０５のゲート電極の電位は、容量１４１１の働きによって、
ＶＤＤ−ＶｔｈＮからさらに引き上げられる。この動作によって、ＴＦＴ１４０５のゲー
ト電極の電位は、最終的にはＶＤＤ＋ＶｔｈＮよりも高い電位となる(図１５１５０２
参照)。パルス出力回路の出力端子(ＳＲＯｕｔ)の電位は、ＴＦＴ１４０５のしきい値
に影響されることなく、ＶＤＤまで正常に上昇する(図１５１５０３参照)。

同様にして、ｋ＋１段目のパルス出力回路より、パルスが出力される(図１５１５０
４参照)。ｋ＋１段目の出力パルスは、ｋ段目に帰還してＴＦＴ１４０２、１４０３のゲ
ート電極に入力される。ＴＦＴ１４０２、１４０３のゲート電極の電位がＨｉとなってＯ
Ｎし、ＴＦＴ１４０５のゲート電極の電位はＶＳＳ側に引き下げられてＴＦＴ１４０５が
ＯＦＦする。同時にＴＦＴ１４０６のゲート電極の電位がＨｉ電位となってＯＮし、ｋ段
目のパルス出力回路の出力端子(ＳＲＯｕｔ)の電位はＬｏ電位となる。

以後、最終段まで同様の動作により、順次ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出
力される。逆方向走査においても、回路の動作は同様である。

最終段においては、次段より帰還入力されるパルスがないため、クロック信号がそのま
まＴＦＴ１４０５を通過して出力され続ける(図１５１５０７参照)。
よって、最終段のパルス出力回路の出力パルスは、サンプリングパルスとして用いること
が出来ない。同様に、逆方向走査の場合、初段の出力パルスがすなわち最終出力となるた
め、同様にサンプリングパルスとして用いることが出来ない。
よって本実施例にて示した回路においては、必要な段数＋２段のパルス出力回路を用いて
シフトレジスタを構成し、両端をダミー段として扱っている(図１３において、バッファ
１３０４が接続されていない両端のパルス出力回路がダミー段に該当する)。それでも、
最終出力は、次の水平期間が開始される前に何らかの方法で停止させる必要があるため、
スタートパルスを初段の入力および最終段の期間入力として用い、次の水平期間でスター
トパルスが入力された時点で最終段の出力が停止するようにしている。

図１６は、本実施例の発光装置に用いているバッファ１３０４の構成を示している。図
１６(Ａ)に示すように、１６０１〜１６０４の４段構成となっており、初段のみ１入力１
出力型、２段目以降は２入力２出力型としている。

初段のユニット１６０１の回路構成を図１６(Ｂ)示す。信号は、ＴＦＴ１６５２、１６
５４のゲート電極とに入力される。ＴＦＴ１６５１のゲート電極は、入力電極と接続され
ている。ＴＦＴ１６５２、１６５４のゲート電極にＨｉ電位が入力されてＯＮすると、Ｔ
ＦＴ１６５３のゲート電極の電位はＬｏ電位となり、その結果、出力端子(Ｏｕｔ)はＬｏ
電位となる。ＴＦＴ１６５２、１６５４のゲート電極にＬｏ電位が入力されてＯＦＦして
いるとき、ＴＦＴ１６５１はゲート電極と入力電極が接続されて常にＯＮしているので、
ＴＦＴ１６５３のゲート電極の電位が上昇し、前述のシフトレジスタの場合と同様、容量
１６５５による結合によって、出力はＨｉ電位となる。

なお、ＴＦＴ１６５１、ＴＦＴ１６５２の関係として、ＴＦＴ１６５１は、ゲート電極
と入力電極とが接続されているため、ＴＦＴ１６５２がＯＮしたとき、ＴＦＴ１６５１、
ＴＦＴ１６５２がともにＯＮしていることになる。この状態でＴＦＴ１６５３のゲート電
極の電位がＬｏ電位となる必要があるため、ＴＦＴ１６５１のチャネル幅を、ＴＦＴ１６
５２に対して小さく設計する必要がある。ＴＦＴ１６５３のゲート電極１つを充電できる
だけの能力があれば十分なので、ＴＦＴ１６５１のチャネル幅は最小限で良い。また、Ｔ
ＦＴ１６５１を小さくすることで、ＴＦＴ１６５２がＯＮしている期間のＶＤＤ−ＴＦＴ
１６５１−ＴＦＴ１６５２−ＶＳＳ間の貫通パスによる消費電流の増加を最小限とするこ
とが出来る。

図１６(Ｃ)は、２段目以降に用いているユニットの回路構成を示している。ＴＦＴ１６
５２のゲート電極への入力は初段のものと同様であり、加えてＴＦＴ１６５１のゲート電
極に、前段の入力を反転入力として用いている。このようにすることで、ＴＦＴ１６５１
、１６５２は排他的にＯＮ、ＯＦＦし、図１６(Ｂ)の構成における、ＶＤＤ−ＴＦＴ１６
５１−ＴＦＴ１６５２−ＶＳＳ間の貫通パスをなくすことが出来る。

図１７は、本実施例の発光装置に用いているクロック信号用レベルシフタ(Ａ)、スター
トパルス用レベルシフタ(Ｂ)の構成を示している。基本構成は、初段をレベルシフタ、２
段目以降をバッファとした４段構成としており、前述のバッファ回路と同様である。ＶＤ
Ｄ_LO−ＶＳＳ間の振幅を有する信号を入力し、ＶＤＤ−ＶＳＳ間の振幅を有する出力信号
を得る(ここで、|ＶＤＤ_LO|＜|ＶＤＤ|)。

クロック信号用レベルシフタの場合、初段は１入力１出力型であり、２段目以降は２入
力１出力型としている。それぞれの入力に対し、互いの入力を反転入力として用いている
。

スタートパルス用レベルシフタの場合は、前述のバッファと同様の構成である。

レベルシフタの初段に用いているユニットの回路構成を図１７(Ｃ)に、２段目以降に用
いているユニットの回路構成を図１７(Ｄ)に示す。
それぞれの回路構成および動作は、図１６(Ｂ)(Ｃ)に示したものと同様であり、初段に入
力される信号の振幅がＶＤＤ_LO−ＶＳＳ間である点のみが異なる。

ＴＦＴ１７５２のゲート電極に入力される信号がＨｉ電位のとき、ＴＦＴ１７５２がＯ
Ｎし(ただし、入力信号の振幅の絶対値|ＶＤＤ_LO−ＶＳＳ|が、ＴＦＴ１７５２のしきい
値の絶対値|ＶｔｈＮ|よりも確実に大きい場合)、ＴＦＴ１７５３のゲート電極の電位は
ＶＳＳ側に引き下げられる。よって出力端子(Ｏｕｔ)にはＬｏ電位が現れる。一方、ＴＦ
Ｔ１７５２のゲート電極に入力される信号がＬｏ電位のととき、ＴＦＴ１７５２がＯＦＦ
し、ＴＦＴ１７５１を通じて、ＴＦＴ１７５３のゲート電極の電位はＶＤＤ側に引き上げ
られる。以後の動作は前述のバッファと同様である。

この構成のレベルシフタの特徴として、高電位側(ＶＤＤ側)に接続されたＴＦＴ１７５
１の制御に、入力信号を直接ゲート電極に入力しない点がある。故に、入力信号の振幅が
小さい場合においても、ＴＦＴ１７５１のしきい値に関係なく、ＴＦＴ１７５３のゲート
電極の電位を引き上げることが出来るため、高い振幅変換利得を得られる。

図１８は、本実施例の発光装置に用いている第１および第２のラッチ回路の構成を示し
ている。従来ＣＭＯＳ構成のラッチ回路の構成例としては、図２１(Ａ)に示すように、２
個のインバータをループ状に接続した保持部と、保持タイミングを制御するスイッチとか
ら構成されるものが一般的であり、さらにＤ−ＦＦ(フリップフロップ)回路を用いた図２
１(Ｂ)の構成も挙げられる。図２１(Ｃ)は、最も簡単なＤＲＡＭ構成によるものであり、
保持部はインバータと容量によって構成され、第１のラッチ回路(ＬＡＴ１)、第２のラッ
チ回路(ＬＡＴ２)のインバータに入力する信号の電位を容量が保持する構成である。本実
施例においては、最も構成の簡単な図２１(Ｃ)の構成のものを用いた。

図１８に示すラッチ回路は、図２１(Ｃ)のアナログスイッチを１個のＮチャネル型ＴＦ
Ｔに置き換え、ＣＭＯＳインバータを、４つのＮチャネル型ＴＦＴと容量からなるＮＭＯ
Ｓインバータに置き換えた構成となっている。

ＴＦＴ１８５０の入力電極より、デジタル映像信号が入力され(ＤａｔａＩｎ)、ゲー
ト電極にサンプリングパルスが入力されて(ＰｕｌｓｅＩｎ)ＴＦＴ１８５０がＯＮする
と、デジタル映像信号がＴＦＴ１８５１〜１８５４および容量１８５５でなるインバータ
に入力され、その極性が反転して出力される。また、デジタル映像信号は、容量１８５６
を用いて保持される。

第２のラッチ回路においても同様の動作によって、ラッチパルス(ＬＡＴ)の入力タイミ
ングに従ってデジタル映像信号の書き込み、保持がなされる。

図１２は、ゲート信号線駆動回路の回路構成を示したものである。シフトレジスタ１２
０３、バッファ１２０４を有する。

ゲート信号線駆動回路には、ゲート側クロック信号(ＧＣＬＫ)、ゲート側クロック反転
信号(ＧＬＫｂ)、ゲート側スタートパルス(ＧＳＰ)が入力される。これらの入力信号は、
レベルシフタ１２０１、１２０２によって振幅変換を受けた後に入力される。

なお、シフトレジスタ１２０３、バッファ１２０４、スタートパルス用レベルシフタ１
２０１、クロック信号用レベルシフタ１２０２の構成および動作に関しては、ソース信号
線駆動回路に用いたものと同様であるので、ここでは説明を省略する。

図１９中、αで示される行のゲート信号線は、１行目の画素においては、前の行のゲー
ト信号線選択パルス入力を得られないため、ダミー段(１行目の画素におけるリフレッシ
ュ動作専用)として設けたものである。

ここで紹介した駆動回路と、発明の実施形態にて示した画素とを用いて作製された表示
装置は、単一極性のＴＦＴのみを用いて構成することで工程中のドーピング工程の一部を
削減し、さらにフォトマスクの枚数を減らすことが可能となった。さらに、前述の課題の
項で述べた、信号振幅を広げることによる消費電流の増加といった課題も、ブートストラ
ップ法を応用した回路を用いることによって解決することが可能となった。

本発明の発光装置は、様々な電子機器に用いられている表示装置の作製に適用が可能で
ある。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯
電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話
等が挙げられる。それらの一例を図１９に示す。

図１９(Ａ)はＯＬＥＤディスプレイであり、筐体３００１、支持台３００２、表示部３
００３等により構成されている。本発明は、表示部３００３に適用が可能である。

図１９(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１
３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されてい
る。本発明は、表示部３０１２に適用が可能である。

図１９(Ｃ)はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２
、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０
２３に適用が可能である。

図１９(Ｄ)は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３
３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発
明は、表示部３０３３に適用が可能である。

図１９(Ｅ)は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１
、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は
表示部３０４２に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙
げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。

図１９(Ｆ)はデジタルカメラであり、本体３０５１、表示部(Ａ)３０５２、接眼部３０
５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成さ
れている。本発明は、表示部(Ａ)３０５２および表示部(Ｂ)３０５５に適用が可能である
。

図１９(Ｇ)は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６
３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている
。本発明は、表示部３０６４に適用が可能である。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないこ
とを付記する。

Claims

画素部と、ゲート信号線駆動回路と、を有し、
前記画素部は、第１の基板に形成され、
前記ゲート信号線駆動回路は、前記第１の基板に形成され、
前記ゲート信号線駆動回路は、第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、同じ極性であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第７のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第８のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続されることを特徴とする表示装置。
画素部と、ゲート信号線駆動回路と、を有し、
前記画素部は、第１の基板に形成され、
前記ゲート信号線駆動回路は、前記第１の基板に形成され、
前記ゲート信号線駆動回路は、第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、同じ極性であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第７のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第８のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続されることを特徴とする表示装置。
画素部と、ゲート信号線駆動回路と、を有し、
前記画素部は、第１の基板に形成され、
前記ゲート信号線駆動回路は、前記第１の基板に形成され、
前記ゲート信号線駆動回路は、第１乃至第８のトランジスタを有し、
前記第１乃至第８のトランジスタは、同じ極性であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方と前記第４のトランジスタのソース又はドレインの他方と前記第６のトランジスタのソース又はドレインの他方と前記第８のトランジスタのソース又はドレインの他方とには、同じ電位が供給され、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第７のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第８のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続されることを特徴とする表示装置。
請求項１乃至請求項３のいずれか一に記載の表示装置と、
操作スイッチ、バッテリー、又は受像部の少なくとも一と、を有することを特徴とする電子機器。