JP5712122B2 - 半導体装置、表示装置及び電子機器 - Google Patents
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Description
その間に、第2のラッチ回路に保持されているデジタル映像信号が、ソース信号線へと出力される。出力されたデジタル映像信号は、スイッチング用TFT351のソース・ドレイン間を通って、EL駆動用TFT352のゲート電極に入力されてONし、EL素子354に電流が流れる。一方で、保持容量353には電荷が保持される。ゲート信号線の選択期間が終了し、スイッチング用TFT351がOFFした後も、保持容量353で保持された電荷により、EL駆動用TFT352のゲート電極の電位が保たれ、EL素子354には電流が流れ続ける。
このとき、画面の描画を1回行う期間を1フレーム期間と呼ぶ。
これは、ゲート信号線駆動回路の動作電圧を高くすることを意味する。
このとき、駆動用TFT102のゲート電極にはV1=VSSが入力され、OFFする。図11においては、1103で示される期間に行われる動作である。
ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、10〜20[%]の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50[nm]程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層5010a〜5013aと第2の導電層5010b〜5013bからなる第1の形状の導電層5010〜5013を形成する。このとき、ゲート絶縁膜5006においては、第1の形状の導電層5010〜5013で覆われない領域は20〜50[nm]程度エッチングされて薄くなった領域が形成される(図6(B))。
こうして、第1の導電層と重なる第2の不純物領域5021〜5023が形成される。
このような出荷出来る状態にまでした状態を本明細書中では発光装置という。
よって、最終段のパルス出力回路の出力パルスは、サンプリングパルスとして用いることが出来ない。同様に、逆方向走査の場合、初段の出力パルスがすなわち最終出力となるため、同様にサンプリングパルスとして用いることが出来ない。
よって本実施例にて示した回路においては、必要な段数+2段のパルス出力回路を用いてシフトレジスタを構成し、両端をダミー段として扱っている(図13において、バッファ1304が接続されていない両端のパルス出力回路がダミー段に該当する)。それでも、最終出力は、次の水平期間が開始される前に何らかの方法で停止させる必要があるため、スタートパルスを初段の入力および最終段の期間入力として用い、次の水平期間でスタートパルスが入力された時点で最終段の出力が停止するようにしている。
それぞれの回路構成および動作は、図16(B)(C)に示したものと同様であり、初段に入力される信号の振幅がVDDLO−VSS間である点のみが異なる。
Claims (3)
- 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、容量素子と、を有し、
前記第1乃至第4のトランジスタは、同じ極性であり、
前記第1のトランジスタのソース及びドレインの一方は、第1の配線と電気的に接続され、
前記第1のトランジスタのソース及びドレインの他方は、画素電極と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、第2の配線と電気的に接続され、
前記第2のトランジスタのゲートは、前記第1のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第2の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの他方は、前記第1のトランジスタのゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、第3の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの他方は、前記第1のトランジスタのゲートと電気的に接続され、
前記容量素子の一方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、前記第2のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第2の配線の電位の最大値は、前記第3の配線の最大値以下であることを特徴とする半導体装置。 - 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、容量素子と、を有し、
前記第1乃至第4のトランジスタは、同じ極性であり、
前記第1のトランジスタのソース及びドレインの一方は、第1の配線と電気的に接続され、
前記第1のトランジスタのソース及びドレインの他方は、発光素子と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、第2の配線と電気的に接続され、
前記第2のトランジスタのゲートは、前記第1のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第2の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの他方は、前記第1のトランジスタのゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、第3の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの他方は、前記第1のトランジスタのゲートと電気的に接続され、
前記容量素子の一方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、前記第2のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第2の配線の電位の最大値は、前記第3の配線の最大値以下であることを特徴とする表示装置。 - 請求項1に記載の半導体装置、又は請求項2に記載の表示装置を具備することを特徴とする電子機器。
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