JP4896315B2 - 発光装置および電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、発光装置の駆動回路および駆動回路を用いた発光装置に関し、特に、絶縁体上に作成される薄膜トランジスタを有するアクティブマトリクス型発光装置の駆動回路および駆動回路を用いたアクティブマトリクス型発光装置に関する。その中で特に、映像ソースとしてデジタル映像信号を用い、画素部に有機エレクトロルミネッセンス（ＥＬ）素子を始めとする自発光素子を用いたアクティブマトリクス型発光装置の駆動回路および駆動回路を用いたアクティブマトリクス型発光装置に関する。
【０００２】
ＥＬ素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた発光装置にも適用可能である。
【０００３】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００４】
また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００５】
【従来の技術】
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した発光装置、特に薄膜トランジスタ（以下ＴＦＴと表記する）を用いたアクティブマトリクス型発光装置の普及が顕著となっている。ＴＦＴを使用したアクティブマトリクス型発光装置は、マトリクス状に配置された数十万から数百万のＴＦＴを有し、各画素の電荷を制御することによって画像の表示を行っている。
【０００６】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル機器の表示部等に、発光装置は不可欠なデバイスとなってきている。
【０００７】
また、ＬＣＤ（液晶ディスプレイ）に替わるフラットパネルディスプレイとして、有機ＥＬ等の自発光材料を応用した、発光装置が注目を集めており、活発な研究が行われている。
【０００８】
デジタル方式の発光装置の一例の概略図を、図１３に示す。中央に画素部１３０７が配置されている。画素部には、ソース信号線、ゲート信号線に加え、ＥＬ素子に電流を供給するための、電流供給線１３０６が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路１３０１が配置されている。ソース信号線駆動回路１３０１は、シフトレジスタ回路１３０３、第１のラッチ回路１３０４、第２のラッチ回路１３０５等を有する。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路１３０２が配置されている。なお、図１３においては、ゲート信号線駆動回路１３０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。
【０００９】
ソース信号線駆動回路１３０１に関しては、図１４に示すような構成を有しており、シフトレジスタ回路（ＳＲ）１４０１、第１のラッチ回路（ＬＡＴ１）１４０２、第２のラッチ回路（ＬＡＴ２）１４０３等を有する。なお、図１４では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
【００１０】
図１３および図１４を用いて動作について簡単に説明する。まず、シフトレジスタ回路１３０３（図１４中、ＳＲと表記）にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路１３０４（図１４中、ＬＡＴ１と表記）に入力され、同じく第１のラッチ回路１３０４に入力されたデジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）をそれぞれ保持していく。この期間を、ドットデータサンプリング期間という。ここで、Ｄ１が最上位ビット（ＭＳＢ：Most Significant Bit）、Ｄ３が最下位ビット（ＬＳＢ：Least Significant Bit）である。第１のラッチ回路１３０４において、１水平周期、それぞれ１ビット分のデジタル映像信号の保持が完了すると、帰線期間中に、第１のラッチ回路１３０４で保持されているデジタル映像信号は、ラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路１３０５（図１４中、ＬＡＴ２と表記）へと転送される。第１のラッチ回路から、第２のラッチ回路にデジタル映像信号が転送される期間を、ラインデータラッチ期間という。
【００１１】
一方、ゲート信号線側駆動回路１３０２において、シフトレジスタ（図示せず）に、ゲート側クロック信号（Ｇ−ＣＬＫ）、ゲート側スタートパルス（Ｇ−ＳＰ）が入力される。シフトレジスタは、これら入力信号に基づいて、順次パルスを出力し、バッファ等（図示せず）を経由して、ゲート信号線選択パルスとして出力され、順次ゲート信号線を選択していく。
【００１２】
ソース信号線側駆動回路１３０１の第２のラッチ回路１３０５に転送されたデータは、ゲート信号線選択パルスによって選択されている列の画素に書き込まれる。
【００１３】
続いて、画素部１３０７の駆動について説明する。図１９に、図１３の画素部１３０７の一部を示す。図１９（Ａ）は、３×３画素のマトリクスを示している。点線枠１９００にて囲まれた部分が１画素であり、図１９（Ｂ）にその拡大図を示す。図１９（Ｂ）において、１９０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。このスイッチング用ＴＦＴ１９０１にはＮチャネル型もしくはＰチャネル型のいずれの極性を用いても良い。１９０２はＥＬ素子１９０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）である。ＥＬ駆動用ＴＦＴ１９０２にＰチャネル型を用いる場合には、ＥＬ素子１９０３の陽極１９０９と電流供給線１９０７との間に配置する。別の構成方法として、ＥＬ駆動用ＴＦＴ１９０２にＮチャネル型を用いて、ＥＬ素子１９０３の陰極１９１０と陰極電極１９０８との間に配置したりすることも可能である。しかし、ＴＦＴの動作としてソース接地が良いこと、ＥＬ素子１９０３の製造上の制約などから、ＥＬ駆動用ＴＦＴ１９０２にはＰチャネル型を用い、ＥＬ素子１９０３の陽極１９０９と電流供給線１９０７との間にＥＬ駆動用ＴＦＴ１９０２を配置する方式が一般的であり、多く採用されている。１９０４は、ソース信号線１９０６から入力される信号（電圧）を保持するための保持容量である。図１９（Ｂ）での保持容量１９０４の一方の端子は、電流供給線１９０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ１９０１のゲート電極は、ゲート信号線１９０５に、ソース領域は、ソース信号線１９０６に接続されている。
【００１４】
次に、同図１９を参照して、アクティブマトリクス型発光装置の回路の動作について説明する。まず、ゲート信号線１９０５が選択されると、スイッチング用ＴＦＴ１９０１のゲート電極に電圧が印加され、スイッチング用ＴＦＴ１９０１が導通状態になる。すると、ソース信号線１９０６の信号（電圧）が保持容量１９０４に蓄積される。保持容量１９０４の電圧は、ＥＬ駆動用ＴＦＴ１９０２のゲート・ソース間電圧Ｖ_GSとなるため、保持容量１９０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１９０２とＥＬ素子１９０３に流れる。その結果、ＥＬ素子１９０３が点灯する。
【００１５】
ＥＬ素子１９０３の輝度、つまりＥＬ素子１９０３を流れる電流量は、ＥＬ駆動用ＴＦＴ１９０２のＶ_GSによって制御出来る。Ｖ_GSは、保持容量１９０４の電圧であり、それはソース信号線１９０６に入力される信号（電圧）である。つまり、ソース信号線１９０６に入力される信号（電圧）を制御することによって、ＥＬ素子１９０３の輝度を制御する。最後に、ゲート信号線１９０５を非選択状態にして、スイッチング用ＴＦＴ１９０１のゲートを閉じ、スイッチング用ＴＦＴ１９０１を非導通状態にする。その時、保持容量１９０４に蓄積された電荷は保持される。よって、ＥＬ駆動用ＴＦＴ１９０２のＶ_GSは、そのまま保持され、Ｖ_GSに応じた電流が、ＥＬ駆動用ＴＦＴ１９０２を経由してＥＬ素子１９０３に流れ続ける。
【００１６】
ＥＬ素子の駆動等に関しては、SID99 Digest : P372 :“Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 :“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【００１７】
次に、ＥＬ素子の階調表示の方式について述べる。アナログ階調方式は、ＥＬ駆動用ＴＦＴの電流特性のばらつきに弱いという欠点がある。つまり、ＥＬ駆動用ＴＦＴの電流特性が異なると、同じゲート電圧を印可しても、ＥＬ駆動用ＴＦＴとＥＬ素子を流れる電流値が変わってしまう。その結果ＥＬ素子の明るさ、つまり階調が変わってしまう。
【００１８】
そこで、ＥＬ駆動用ＴＦＴの特性ばらつきの影響を小さくするために、デジタル階調方式と呼ぶ方式が考案されている。この方式は、ＥＬ駆動用ＴＦＴのゲート電圧の絶対値｜Ｖ_GS｜が点灯開始電圧以下の状態（ほとんど電流が流れない）と、輝度飽和電圧よりも大きい状態（最大に近い電流が流れている）、という２つの状態で階調を制御する方式である。この場合、ＥＬ駆動用ＴＦＴのゲート電圧の絶対値｜Ｖ_GS｜を輝度飽和電圧よりも十分大きくしておけば、ＥＬ駆動用ＴＦＴの電流特性がばらついても、電流値はＩ_MAXに近くなる。よって、ＥＬ駆動用ＴＦＴのばらつきの影響を非常に小さく出来る。以上のように、ＯＮ状態（最大電流が流れているため明るい）とＯＦＦ状態（電流が流れないため暗い）の２つの状態で階調を制御するため、この方式はデジタル階調方式と呼ばれている。
【００１９】
しかしながら、デジタル階調方式の場合、このままでは２階調しか表示できない。そこで、別の方式と組み合わせて、多階調化を図る技術が複数提案されている。
【００２０】
多階調化を図る方式の一つとして、時間階調方式がある。時間階調方式とは、ＥＬ素子が点灯している時間を制御して、その点灯時間の長短によって階調を出す方式である。つまり、１フレーム期間を、複数のサブフレーム期間に分割し、点灯しているサブフレーム期間の数や長さを制御して、階調を表現している。
【００２１】
図１０１を参照する。図２０は、時間階調方式を用いた、回路の駆動タイミングについて簡単に示している。フレーム周波数を６０[Ｈｚ]とし、時間階調方式によって、画素数ＶＧＡ（６４０×４８０画素）の発光装置において、３ビットの階調を得る例である。ソース信号線駆動回路に関しては、図１４に示した回路を用いるものとする。
【００２２】
一般に発光装置は、図２０（Ａ）に示すように、１秒間に６０回程度、画面の描画を行う。これにより、人間の眼にフリッカ（画面のちらつき）を感じさせることなく、画面の表示が出来る。そして、画面を１回描画する期間を、１フレーム期間という。
【００２３】
図２０（Ａ）に示すように、時間階調方式においては、１フレーム期間を、階調ビット数分のサブフレーム期間に分割する。ここでは３ビットであるので、３つのサブフレーム期間に分割している。１つのサブフレーム期間は、さらにアドレス期間（Ｔａ）とサステイン（点灯）期間（Ｔｓ）に分けられる（図２０（Ｂ））。ＳＦ₁でのサステイン期間をＴｓ₁と呼ぶことにする。ＳＦ₂、ＳＦ₃の場合においても同様に、Ｔｓ₂、Ｔｓ₃と呼ぶことにする。アドレス期間は、１フレーム分の映像信号を画素に書き込む期間であるので、いずれのサブフレーム期間においても長さが等しい（図２０（Ｃ））。サステイン期間は、ここではＴｓ₁：Ｔｓ₂：Ｔｓ₃＝２²：２¹：２⁰＝４：２：１というように、２のべき乗の比を有する。
【００２４】
アドレス期間においては、１行目から順にゲート信号線が選択され、順次デジタル映像信号の書き込みが行われる。図２０（Ｃ）は、画素数ＶＧＡの発光装置を例としているので、４８０行分繰り返される。１行あたりの処理期間を、１水平期間と表記している。
【００２５】
さらに、１水平期間においては、クロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）とスタートパルス（ＳＰ）とに従って、順次サンプリングパルスがシフトレジスタ（ＳＲ）から出力され、デジタル映像信号の処理を行う。この期間をドットデータサンプリング期間という。画素数ＶＧＡの発光装置においては、１行あたり６４０画素を有しており、デジタル映像信号の処理は６４０画素分、繰り返される。
【００２６】
１行分（６４０画素分）のデジタル映像信号の処理が終了すると、水平帰線期間中にラッチパルスが入力され、第１のラッチ回路（ＬＡＴ１）で保持されていたデジタル映像信号は、一斉に第２のラッチ回路（ＬＡＴ２）に転送され、その後１行分のデジタル映像信号が同時に画素に書き込まれる。
【００２７】
階調表示の方法としては、Ｔｓ₁からＴｓ₃までのサステイン（点灯）期間において、ＥＬ素子を点灯させるか点灯させないかのいずれかの状態に制御することにより、１フレーム期間内の総点灯時間の長短によって輝度を制御している。この例では、点灯するサステイン（点灯）期間の組み合わせにより、２³＝８通りの点灯時間の長さを決定することが出来るため、８階調を表示できる。このように点灯時間の長短を利用して階調表現を行う。
【００２８】
さらに階調数を増やす場合は、１フレーム期間の分割数を増やしていけばよい。１フレーム期間をn個のサブフレームに期間に分割した場合、サステイン（点灯）期間の長さの比率はＴｓ₁：Ｔｓ₂：・・・・・Ｔｓ_(n-1)：Ｔｓ_n＝２^(n-1)：２^(n-2)：・・・・・２¹：２⁰となり、２ⁿ通りの階調を表現することが可能となる。
【００２９】
【発明が解決しようとする課題】
一般的なアクティブマトリクス型発光装置においては、動画の表示をスムーズに行うため、前述の図２０（Ａ）に示したように、１秒間に６０回前後、画面表示の更新が行われる。すなわち、１フレーム毎にデジタル映像信号を供給し、その都度画素への書き込みを行う必要がある。たとえ、映像が静止画であったとしても、１フレーム毎に同一の信号を供給しつづけなければならないため、駆動回路が連続して同じデジタル映像信号の繰り返し処理を行う必要がある。
【００３０】
静止画のデジタル映像信号を一旦、外部の記憶回路に書き込み、以後は１フレーム毎に外部の記憶回路から発光装置にデジタル映像信号を供給する方法もあるが、いずれの場合にも外部の記憶回路と駆動回路は動作し続ける必要があることに変わりはない。
【００３１】
特にモバイル機器においては、低消費電力化が大きく望まれている。さらに、このモバイル機器においては、静止画モードで使用されることが大部分を占めているにもかかわらず、前述のように駆動回路は静止画表示の際にも動作し続けているため、低消費電力化への足かせとなっている。
【００３２】
本発明は前述のような問題点を鑑見て、新規の回路を用いることにより、静止画の表示時における駆動回路の消費電力を低減することを課題とする。
【００３３】
【課題を解決するための手段】
前述の課題を解決するために、本発明では次のような手段を用いた。
【００３４】
画素内に複数の記憶回路を配置し、画素毎にデジタル映像信号を記憶させる。静止画の場合、一度書き込みを行えば、それ以降、画素に書き込まれる情報は同様であるので、フレーム毎に信号の入力を行わなくとも、記憶回路に記憶されている信号を読み出すことによって静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行って以降は、ソース信号線駆動回路を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。
【００３５】
以下に、本発明の発光装置の構成について記載する。
【００３６】
本発明の発光装置は、
複数の画素を有する発光装置において、
前記複数の画素はそれぞれ、複数の記憶回路を有することを特徴としている。
【００３７】
本発明の発光装置は、
複数の画素を有する発光装置において、
前記複数の画素はそれぞれ、ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号をｍフレーム分（ｍは自然数、１≦ｍ）記憶するｎ×ｍ個の記憶回路を有することを特徴としている。
【００３８】
本発明の発光装置は、
複数の画素を有する発光装置において、
前記複数の画素はそれぞれ、ソース信号線と、ｎ本（ｎは自然数、２≦ｎ）の書き込み用ゲート信号線と、ｎ本の読み出し用ゲート信号線と、ｎ個の書き込み用トランジスタと、ｎ個の読み出し用トランジスタと、ｎビットのデジタル映像信号をｍフレーム分（ｍは自然数、１≦ｍ）記憶するｎ×ｍ個の記憶回路と、ｎ個の書き込み用記憶回路選択部と、ｎ個の読み出し用記憶回路選択部と、電流供給線と、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、
前記ｎ個の書き込み用トランジスタのゲート電極はそれぞれ、前記ｎ本の書き込み用ゲート信号線の、それぞれ異なるいずれか１本と電気的に接続され、ソース領域とドレイン領域とはそれぞれ、一方はソース信号線と電気的に接続され、他方は前記ｎ個の書き込み用記憶回路選択部の、それぞれ異なるいずれか１個の信号入力部と電気的に接続され、
前記ｎ個の書き込み用記憶回路選択部はそれぞれｍ個の信号出力部を有し、前記ｍ個の信号出力部はそれぞれ、異なるｍ個の前記記憶回路の信号入力部と電気的に接続され、
前記ｎ個の読み出し用記憶回路選択部はそれぞれｍ個の信号入力部を有し、前記ｍ個の信号入力部はそれぞれ、前記異なるｍ個の前記記憶回路の信号出力部と電気的に接続され、
前記ｎ個の読み出し用トランジスタのゲート電極はそれぞれ、前記ｎ本の読み出し用ゲート信号線の、それぞれ異なるいずれか１本と電気的に接続され、ソース領域とドレイン領域とはそれぞれ、一方は前記ｎ個の前記読み出し用記憶回路選択部の、それぞれ異なるいずれか１個の信号出力部と電気的に接続され、他方は、前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、前記ＥＬ駆動用トランジスタのソース領域とドレイン領域とは、一方は前記電流供給線と電気的に接続され、他方は前記ＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００３９】
本発明の発光装置は、
複数の画素を有する発光装置において、
前記複数の画素はそれぞれ、ｎ本（ｎは自然数、２≦ｎ）のソース信号線と、書き込み用ゲート信号線と、ｎ本の読み出し用ゲート信号線と、ｎ個の書き込み用トランジスタと、ｎ個の読み出し用トランジスタと、ｎビットのデジタル映像信号をｍフレーム分（ｍは自然数、１≦ｍ）記憶するｎ×ｍ個の記憶回路と、ｎ個の書き込み用記憶回路選択部と、ｎ個の読み出し用記憶回路選択部と、電流供給線と、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、
前記ｎ個の書き込み用トランジスタのゲート電極はそれぞれ、前記書き込み用ゲート信号線と電気的に接続され、ソース領域とドレイン領域とはそれぞれ、一方は前記ｎ本のソース信号線の、それぞれ異なる１本と電気的に接続され、他方は他方は前記ｎ個の書き込み用記憶回路選択部の、それぞれ異なるいずれか１個の信号入力部と電気的に接続され、
前記ｎ個の書き込み用記憶回路選択部はそれぞれｍ個の信号出力部を有し、前記ｍ個の信号出力部はそれぞれ、異なるｍ個の前記記憶回路の信号入力部と電気的に接続され、
前記ｎ個の読み出し用記憶回路選択部はそれぞれｍ個の信号入力部を有し、前記ｍ個の信号入力部はそれぞれ、前記異なるｍ個の前記記憶回路の信号出力部と電気的に接続され、
前記ｎ個の読み出し用トランジスタのゲート電極はそれぞれ、前記ｎ本の読み出し用ゲート信号線の、それぞれ異なるいずれか１本と電気的に接続され、ソース領域とドレイン領域とはそれぞれ、一方は前記ｎ個の前記読み出し用記憶回路選択部の、それぞれ異なるいずれか１個の信号出力部と電気的に接続され、他方は、前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、前記ＥＬ駆動用トランジスタのソース領域とドレイン領域とは、一方は前記電流供給線と電気的に接続され、他方は前記ＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００４０】
本発明の発光装置は、
請求項３もしくは請求項４のいずれか1項において、
前記書き込み用記憶回路選択部は、前記ｍ個の記憶回路のうちいずれか１個を選択して、前期書き込み用トランジスタのソース領域とドレイン領域のうち一方と導通して前記デジタル映像信号の記憶回路への書き込みを行い、
前記読み出し用記憶回路選択部は、前記デジタル映像信号が記憶されている前記記憶回路のうちいずれか１個を選択して、前記読み出し用トランジスタのソース領域とドレイン領域のうち一方と導通して前記記憶されたデジタル映像信号の読み出しを行うことを特徴としている。
【００４１】
本発明の発光装置は、
請求項３において、
クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力するシフトレジスタと、
前記サンプリングパルスにしたがって、ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号を保持する第１のラッチ回路と、
前記第１のラッチ回路に保持された前記ｎビットのデジタル映像信号が転送される第２のラッチ回路と、
前記第２のラッチ回路に転送された前記ｎビットのデジタル映像信号を１ビットずつ順に選択し、前記ソース信号線に出力する、ビット信号選択スイッチとを有することを特徴としている。
【００４２】
本発明の発光装置は、
請求項４において、
クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力するシフトレジスタと、
前記サンプリングパルスにしたがって、ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号のうち、１ビットの前記デジタル映像信号を保持し、前記ソース信号線に前記１ビットの前記デジタル映像信号を出力する第１のラッチ回路とを有することを特徴としている。
【００４３】
本発明の発光装置は、
請求項１乃至請求項７のいずれか１項において、
前記記憶回路はスタティック型メモリ（ＳＲＡＭ）であることを特徴としている。
【００４４】
本発明の発光装置は、
請求項１乃至請求項７のいずれか１項において、
前記記憶回路は強誘電体メモリ（ＦｅＲＡＭ）であることを特徴としている。
【００４５】
本発明の発光装置は、
請求項１乃至請求項７のいずれか１項において、
前記記憶回路はダイナミック型メモリ（ＤＲＡＭ）であることを特徴としている。
【００４６】
本発明の発光装置は、
請求項１乃至請求項１０のいずれか１項において、
前記記憶回路は、ガラス基板上に形成されていることを特徴としている。
【００４７】
本発明の発光装置は、
請求項１乃至請求項１０のいずれか１項において、
前記記憶回路は、プラスチック基板上に形成されていることを特徴としている。
【００４８】
本発明の発光装置は、
請求項１乃至請求項１０のいずれか１項において、
前記記憶回路は、ステンレス基板上に形成されていることを特徴としている。
【００４９】
本発明の発光装置は、
請求項１乃至請求項１０のいずれか１項において、
前記記憶回路は、単結晶ウェハ上に形成されていることを特徴としている。
【００５０】
本発明の発光装置の駆動方法は、
ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号を用いて映像の表示を行う発光装置の駆動方法において、
前記発光装置は、ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の画素とを有し
前記ソース信号線駆動回路においては、
シフトレジスタからサンプリングパルスが出力されてラッチ回路に入力され、
前記ラッチ回路においては、前記サンプリングパルスにしたがって前記デジタル映像信信号が保持され、
前記保持されたデジタル映像信号はソース信号線へと書き込みが行われ、
前記ゲート信号線駆動回路においては、
ゲート信号線選択パルスが出力されてゲート信号線が選択され、
前記複数の画素においてはそれぞれ、
前記ゲート信号線が選択されている行において、
ソース信号線より入力されるｎビットのデジタル映像信号の記憶回路への書き込みと、
前記記憶回路に記憶された前記ｎビットのデジタル映像信号の読み出しとを行うことを特徴としている。
【００５１】
本発明の発光装置の駆動方法は、
ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号を用いて映像の表示を行う発光装置の駆動方法において、
前記発光装置は、ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の画素とを有し
前記ソース信号線駆動回路においては、
シフトレジスタからサンプリングパルスが出力されてラッチ回路に入力され、
前記ラッチ回路においては、前記サンプリングパルスにしたがって前記デジタル映像信信号が保持され、
前記保持されたデジタル映像信号はソース信号線へと書き込みが行われ、
前記ゲート信号線駆動回路は、ゲート信号線選択パルスを出力して、前記ゲート信号線を、１行目から順次選択し、
前記複数の画素においては、１行目から順次前記ｎビットのデジタル映像信号の書き込みが行われることを特徴としている。
【００５２】
本発明の発光装置の駆動方法は、
ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号を用いて映像の表示を行う発光装置の駆動方法において、
前記発光装置は、ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の画素とを有し
前記ソース信号線駆動回路においては、
シフトレジスタからサンプリングパルスが出力されてラッチ回路に入力され、
前記ラッチ回路においては、前記サンプリングパルスにしたがって前記デジタル映像信信号が保持され、
前記保持されたデジタル映像信号はソース信号線へと書き込みが行われ、
前記ゲート信号線駆動回路は、ゲート信号線選択パルスを、前記ゲート信号線の任意の行を特定して出力することによって選択し、
前記複数の画素においては、前記ゲート信号線が選択されている任意の行において、前記ｎビットのデジタル映像信号の書き込みが行われることを特徴としている。
【００５３】
本発明の発光装置の駆動方法は、
請求項１５乃至請求項１７のいずれか１項において、
静止画像の表示期間においては、
前記記憶回路に記憶された前記ｎビットのデジタル映像信号を繰り返し読み出して静止画像の表示を行うことにより、前記ソース信号線駆動回路を停止することを特徴としている。
【００５４】
【発明の実施の形態】
図２は、本発明の、複数の記憶回路を有する画素を用いた発光装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路２０１、第１のラッチ回路２０２、第２のラッチ回路２０３、ビット信号選択スイッチ２０４、画素２０５を有する。２１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号であり、画素の説明とともに後述する。
【００５５】
図１は、図２における画素２０５における回路構成を詳細に示したものである。この画素は、３ビットデジタル階調に対応したものであり、ＥＬ素子（ＥＬ）１２３、保持容量（Ｃｓ）１２１、記憶回路（Ａ１〜Ａ３およびＢ１〜Ｂ３）等を有している。１０１はソース信号線、１０２〜１０４は書き込み用ゲート信号線、１０５〜１０７は、読み出し用ゲート信号線、１０８〜１１０は書き込み用ＴＦＴ、１１１〜１１３は読み出し用ＴＦＴ、１１４は第１の書き込み用記憶回路選択部、１１５は第１の読み出し用記憶回路選択部、１１６は第２の書き込み用記憶回路選択部、１１７は第２の読み出し用記憶回路選択部、１１８は第３の書き込み用記憶回路選択部、１１９は第３の読み出し用記憶回路選択部、１２２はＥＬ駆動用ＴＦＴである。
【００５６】
図１に示した画素が有する記憶回路（Ａ１〜Ａ３およびＢ１〜Ｂ３）は、それぞれ１ビットのデジタル映像信号を記憶することが出来、ここではＡ１〜Ａ３を１組、Ｂ１〜Ｂ３を１組として用い、各々３ビットのデジタル映像信号の記憶を行う。つまり、図１に示した画素は、３ビットのデジタル映像信号を２フレーム分記憶することが出来る。
【００５７】
図３は、図１に示した本発明の表示装置におけるタイミングチャートである。表示装置は３ビットデジタル階調、ＶＧＡのものを対象としている。図１〜図３を用いて、駆動方法について説明する。なお、各番号は、図１〜図３のものをそのまま用いる（図番は省略する）。
【００５８】
図２および図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γ、δと表記して説明する。まず、フレーム期間αにおける回路動作について説明する。
【００５９】
従来のデジタル方式の駆動回路の場合と同様に、シフトレジスタ回路２０１にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路２０２（ＬＡＴ１）に入力され、同じく第１のラッチ回路２０２に入力されたデジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）をそれぞれ保持していく。この期間を、本明細書においてはドットデータサンプリング期間と表記する。１水平期間分のドットデータサンプリング期間は、図３（Ａ）において１〜４８０で示す各期間である。デジタル映像信号は３ビットであり、Ｄ１がＭＳＢ（Most Significant Bit）、Ｄ３がＬＳＢ（Least Significant Bit）である。第１のラッチ回路２０２において、１水平周期分のデジタル映像信号の保持が完了すると、帰線期間中に、第１のラッチ回路２０２で保持されているデジタル映像信号は、ラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路２０３（ＬＡＴ２）へと転送される。
【００６０】
続いて、再びシフトレジスタ回路２０１から出力されるサンプリングパルスに従い、次水平周期分のデジタル映像信号の保持動作が行われる。
【００６１】
一方、第２のラッチ回路２０３に転送されたデジタル映像信号は、画素内に配置された記憶回路に書き込まれる。図３（Ｂ）に示すように、次列のドットデータサンプリング期間をI、IIおよびIIIと３分割し、第２のラッチ回路に保持されているデジタル映像信号をソース信号線に出力する。このとき、ビット信号選択スイッチ２０４によって、各ビットの信号が順番にソース信号線に出力されるように選択的に接続される。
【００６２】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されて、書き込み用ＴＦＴ１０８が導通し、記憶回路選択部１１４が記憶回路Ａ１を選択し、記憶回路Ａ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されて書き込み用ＴＦＴ１０９が導通し、記憶回路選択部１１６が記憶回路Ａ２を選択し、記憶回路Ａ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されて書き込み用ＴＦＴ１１０が導通し、記憶回路選択部１１８が記憶回路Ａ３を選択し、記憶回路Ａ３にデジタル映像信号が書き込まれる。
【００６３】
以上で、１水平期間分のデジタル映像信号の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フレーム分のデジタル映像信号が記憶回路Ａに書き込まれる。
【００６４】
ところで、本発明の発光装置においては、３ビットのデジタル階調を、時間階調方式により表現する。時間階調方式とは、画素に印加する電圧によって輝度の制御を行う通常の方式と異なり、画素には２種類の電圧のみを印加してＯＮ、ＯＦＦの２状態を用い、点灯時間の差を利用して階調を得る方式である。時間階調方式においてｎビットの階調表現を行う際には、その表示期間をｎ個の期間に分割し、各期間の長さの比を２^n-1：２^n-2：・・・：２⁰のように２のべき乗とし、どの期間で画素をＯＮの状態にするかによって、点灯時間の長さに差を生じ、もって階調の表現を行う。
【００６５】
また、表示期間の長さを２のべき乗以外の区分によって階調表示を行うようにしても表示は可能である。
【００６６】
以上をふまえて、フレーム期間βにおける動作について説明する。最終段における記憶回路への書き込みが終了すると、１フレーム目の表示が行われる。図３（Ｃ）は、３ビットの時間階調方式について説明する図である。今、デジタル映像信号は、ビットごとに記憶回路Ａ１〜Ａ３に記憶されている。Ｔｓ１は、第１ビットデータによる表示期間、Ｔｓ２は、第２ビットデータによる表示期間、Ｔｓ３は、第３ビットデータによる表示期間であり、各表示期間の長さは、Ｔｓ１：Ｔｓ２：Ｔｓ３＝４：２：１となっている。
【００６７】
ここでは３ビットであるから、輝度は０〜７までの８段階が得られる。Ｔｓ１〜Ｔｓ３のいずれの期間においても表示が行われない場合には輝度０、全ての期間を用いて表示を行えば輝度７を得る。例えば、輝度５を表示したい場合には、Ｔｓ１とＴｓ３において画素をＯＮの状態とし、表示させればよい。
【００６８】
具体的に図を用いて説明する。Ｔｓ１においては、読み出し用ゲート信号線１０５にパルスが入力されて、読み出し用ＴＦＴ１１１が導通し、記憶回路選択部１１５が記憶回路Ａ１を選択し、記憶回路Ａ１に記憶されたデジタル映像信号にしたがってＥＬ素子を点灯させる。続いて、Ｔｓ２においては、読み出し用ゲート信号線１０６にパルスが入力されて、読み出し用ＴＦＴ１１２が導通し、記憶回路選択部１１７が記憶回路Ａ２を選択し、記憶回路Ａ２に記憶されたデジタル映像信号にしたがってＥＬ素子を点灯させる。最後に、Ｔｓ３においては、読み出し用ゲート信号線１０７にパルスが入力されて、読み出し用ＴＦＴ１１３が導通し、記憶回路選択部１１９が記憶回路Ａ３を選択し、記憶回路Ａ３に記憶されたデジタル映像信号によってＥＬ素子を点灯させる。
【００６９】
以上のようにして、１フレーム期間分の表示が行われる。一方、駆動回路側では、同時に次のフレーム期間のデジタル映像信号の処理が行われている。第２のラッチ回路へのデジタル映像信号の転送までは前述と同様の手順である。続く記憶回路への書き込み期間においては、前のフレーム期間でデジタル映像信号を記憶した記憶回路とは異なる記憶回路を用いる。
【００７０】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されて、書き込み用ＴＦＴ１０８が導通し、記憶回路選択部１１４が記憶回路Ｂ１を選択し、記憶回路Ｂ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されて、書き込み用ＴＦＴ１０９が導通し、記憶回路選択部１１６が記憶回路Ｂ２を選択し、記憶回路Ｂ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されて、書き込み用ＴＦＴ１１０が導通し、記憶回路選択部１１８が記憶回路Ｂ３を選択し、記憶回路Ｂ３にデジタル映像信号が書き込まれる。
【００７１】
続いて、フレーム期間γに入り、記憶回路Ｂ１〜Ｂ３に記憶されたデジタル映像信号に従って２フレーム目の表示が行われる。同時に、次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、１フレーム目の表示が終了した記憶回路Ａ１〜Ａ３に再び記憶される。
【００７２】
その後、記憶回路Ａ１〜Ａ３に記憶されたデジタル映像信号の表示がフレーム期間δで行われ、同時に次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、２フレーム目の表示が終了した記憶回路Ｂ１〜Ｂ３に再び記憶される。
【００７３】
以上の動作を繰り返して、映像の表示が継続的に行われる。ここで、静止画を表示する場合には、最初の動作で記憶回路Ａ１〜Ａ３にいったんデジタル映像信号が記憶されてからは、各フレーム期間で記憶回路Ａ１〜Ａ３に記憶されたデジタル映像信号を反復して読み出せば良い。したがってこの静止画が表示されている期間中は、ソース信号線駆動回路の駆動を停止させることが出来る。
【００７４】
さらに、記憶回路へのデジタル映像信号の書き込み、あるいは記憶回路からのデジタル映像信号の読み出しは、ゲート信号線１本単位で行うことが可能である。すなわち、ソース信号線駆動回路を短期間のみ動作させ、画面の一部のみを書き換えるなどといった表示方法をとることも出来る。
【００７５】
つまり、ソース信号線駆動回路およびゲート信号線駆動回路を、デコーダ等を用いて構成することにより、画素部の任意の場所を選択することが出来る。よって、書き換えの必要のない部分は引き続き記憶回路に書き込まれているデジタル映像信号に従って表示を行い、必要な場所のみ、書き換えを行うことが出来る。
【００７６】
また、本実施形態においては、１画素内にＡ１〜Ａ３およびＢ１〜Ｂ３の記憶回路を有し、３ビットのデジタル映像信号を２フレーム分だけ記憶する機能を有しているが、本発明はこの数に限定しない。つまり、ｎビットのデジタル映像信号をｍフレーム分だけ記憶するには、１画素内にｎ×ｍ個の記憶回路を有していれば良い。
【００７７】
以上の方法により、画素内に実装された記憶回路を用いてデジタル映像信号の記憶を行うことにより、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル映像信号を反復して用い、ソース信号線駆動回路を駆動することなく、継続的に静止画表示が可能となる。よって、発光装置の低消費電力化に大きく貢献することが出来る。
【００７８】
また、ソース信号線駆動回路に関しては、ビット数に応じて増加するラッチ回路等の配置の問題から、必ずしも絶縁体上に一体形成する必要はなく、その一部あるいは全部を外付けで構成しても良い。
【００７９】
さらに、本実施形態にて示した、発光装置のソース信号線駆動回路においては、ビット数に応じたラッチ回路を配置しているが、１ビット分のみ配置して動作させることも可能である。この場合、上位ビットから下位ビットのデジタル映像信号を直列にラッチ回路に入力すれば良い。
【００８０】
【実施例】
以下に本発明の実施例について記述する。
【００８１】
[実施例１]
本実施例においては、実施形態において示した回路における記憶回路選択部を、具体的にトランジスタ等を用いて構成し、その動作について説明する。
【００８２】
図４（Ａ）は、図１に示した画素と同様のもので、記憶回路選択部１１４〜１１９を実際に回路で構成した例である。図中、各部に付した番号において、図１と同じ部位については、図１と同じ番号を付している。記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３の各々に、書き込み選択用ＴＦＴ４０１、４０３、４０５、４０７、４０９、４１１と、読み出し選択用ＴＦＴ４０２、４０４、４０６、４０８、４１０、４１２とを設け、記憶回路選択信号線４１３、４１４をもって制御する。
【００８３】
図４（Ｂ）は、記憶回路の一例を示したものである。点線枠４５０で示される部分が記憶回路（図４（Ａ）中、Ａ１〜Ａ３およびＢ１〜Ｂ３で示す部分）であり、４５１は書き込み選択用ＴＦＴ、４５２は読み出し選択用ＴＦＴである。ここで示した記憶回路には、ループ状に接続された２つのインバータを用いてなるスタティック型メモリ（Static RAM : SRAM）を用いているが、記憶回路に関してはこの構成に限定しない。ここで、記憶回路にＳＲＡＭを使用する場合には、画素は特に保持容量（Ｃｓ）１２１を持たない構造としても良い。
【００８４】
本実施例にて図４（Ａ）で示した回路の駆動は、実施形態にて図３を用いて示したタイミングチャートに従って駆動することが出来る。図３、図４（Ａ）を用いて、記憶回路選択部の実際の駆動方法を加えて、回路動作について説明する。
なお、各番号は、図３、図４（Ａ）のものをそのまま用いる（図番は省略する）。
【００８５】
図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γ、δと表記して説明する。まず、フレーム期間αにおける回路動作について説明する。
【００８６】
シフトレジスタ回路から第２のラッチ回路までの駆動方法に関しては実施形態にて示したものと同様であるのでそれに従う。
【００８７】
まず、記憶回路選択信号線４１３にパルスが入力されて書き込み選択用ＴＦＴ４０１、４０５、４０９が導通し、記憶回路Ａ１〜Ａ３への書き込みが可能な状態となる。期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通し、記憶回路Ａ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路Ａ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されてＴＦＴ１１０が導通し、記憶回路Ａ３にデジタル映像信号が書き込まれる。
【００８８】
以上で、１水平期間分のデジタル映像信号の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フレーム分のデジタル映像信号が記憶回路Ａ１〜Ａ３に書き込まれる。
【００８９】
続いて、フレーム期間βにおける動作について説明する。最終段における記憶回路への書き込みが終了すると、１フレーム目の表示が行われる。図３（Ｃ）は、３ビットの時間階調方式について説明する図である。今、デジタル映像信号は、ビットごとに記憶回路Ａ１〜Ａ３に記憶されている。Ｔｓ１は、第１ビットデータによる表示期間、Ｔｓ２は、第２ビットデータによる表示期間、Ｔｓ３は、第３ビットデータによる表示期間であり、各表示期間の長さは、Ｔｓ１：Ｔｓ２：Ｔｓ３＝４：２：１となっている。
【００９０】
ただし、表示期間の長さを２のべき乗以外の区分によって階調表示を行うようにしても表示は可能である。
【００９１】
ここでは３ビットであるから、輝度は０〜７までの８段階が得られる。Ｔｓ１〜Ｔｓ３のいずれの期間においても表示が行われない場合には輝度０、全ての期間を用いて表示を行えば輝度７を得る。例えば、輝度５を表示したい場合には、Ｔｓ１とＴｓ３において画素をＯＮの状態とし、表示させればよい。
【００９２】
具体的に図を用いて説明する。記憶回路への書き込み動作が終了した後、表示期間に移る際に、記憶回路選択信号線４１３に入力されていたパルスが終了し、同時に記憶回路選択信号線４１４にパルスが入力され、書き込み用ＴＦＴ４０１、４０５、４０９は非導通状態となり、読み出し用ＴＦＴ４０２、４０６、４１０が導通して、記憶回路Ａ１〜Ａ３からの読み出しが可能な状態となる。Ｔｓ１においては、読み出し用ゲート信号線１０５にパルスが入力されて、読み出し用ＴＦＴ１１１が導通し、記憶回路Ａ１に記憶されたデジタル映像信号にしたがってＥＬ素子１２３が点灯する。続いて、Ｔｓ２においては、読み出し用ゲート信号線１０６にパルスが入力されて、読み出し用ＴＦＴ１１２が導通し、記憶回路Ａ２に記憶されたデジタル映像信号にしたがってＥＬ素子１２３が点灯する。最後に、Ｔｓ３においては、読み出し用ゲート信号線１０７にパルスが入力されて、読み出し用ＴＦＴ１１３が導通し、記憶回路Ａ３に記憶されたデジタル映像信号によってＥＬ素子１２３が点灯する。
【００９３】
以上のようにして、１フレーム期間分の表示が行われる。一方、駆動回路側では、同時に次のフレーム期間のデジタル映像信号の処理が行われている。第２のラッチ回路へのデジタル映像信号の転送までは前述と同様の手順である。続く記憶回路への書き込み期間においては、記憶回路Ｂ１〜Ｂ３を用いる。
【００９４】
なお、記憶回路Ａ１〜Ａ３に信号が書き込まれる期間においては、記憶回路Ａ１〜Ａ３への書き込み用ＴＦＴ４０１、４０５、４０９が導通しているが、同時に記憶回路Ｂ１〜Ｂ３からの読み出し用ＴＦＴ４０４、４０８、４１２も導通している。同様に、記憶回路Ａ１〜Ａ３からの読み出し用ＴＦＴ４０２、４０６、４１０が導通しているときは、同時に記憶回路Ｂ１〜Ｂ３への書き込み用ＴＦＴ４０３、４０７、４１１も導通しており、互いの記憶回路はあるフレーム期間において書き込みと読み出しが交互に行われる。
【００９５】
期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されて、書き込み用ＴＦＴ１０８が導通し、記憶回路Ｂ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されて、書き込み用ＴＦＴ１０９が導通し、記憶回路Ｂ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されて、書き込み用ＴＦＴ１１０が導通し、記憶回路Ｂ３にデジタル映像信号が書き込まれる。
【００９６】
続いて、フレーム期間γに入り、記憶回路Ｂ１〜Ｂ３に記憶されたデジタル映像信号に従って２フレーム目の表示が行われる。同時に、次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、１フレーム目の表示が終了した記憶回路Ａ１〜Ａ３に再び記憶される。
【００９７】
その後、記憶回路Ａ１〜Ａ３に記憶されたデジタル映像信号の表示がフレーム期間δで行われ、同時に次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、２フレーム目の表示が終了した記憶回路Ｂ１〜Ｂ３に再び記憶される。
【００９８】
以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合には、あるフレームのデジタル映像信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。
【００９９】
[実施例２]
本実施例においては、画素部の記憶回路への書き込みを点順次で行うことにより、ソース信号線駆動回路の第２のラッチ回路を省略した例について記す。
【０１００】
図５は、記憶回路を有する画素を用いた発光装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路５０１、ラッチ回路５０２、画素５０３を有する。５１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号であり、画素の説明とともに後述する。
【０１０１】
図２１は、図５に示した画素５０３の回路構成の詳細図である。実施例１と同様、３ビットデジタル階調に対応したものであり、複数の記憶回路（Ａ１〜Ａ３およびＢ１〜Ｂ３）を有している。書き込み用記憶回路選択部２１１４、２１１６，２１１８および読み出し用記憶回路選択部２１１５、２１１７、２１１９を、実施例１にならって構成したものを図６に示す。６０１は第１ビット（ＭＳＢ）信号用ソース信号線、６０２は第２ビット信号用ソース信号線、６０３は第３ビット（ＬＳＢ）信号用ソース信号線、６０４は書き込み用ゲート信号線、６０５〜６０７は、読み出し用ゲート信号線、６０８〜６１０は書き込み用ＴＦＴ、６１１〜６１３は読み出し用ＴＦＴである。記憶回路選択部は、書き込み選択用ＴＦＴ６１４、６１６、６１８、６２０、６２２、６２４および読み出し選択用ＴＦＴ６１５、６１７、６１９、６２１、６２３、６２５等を用いて構成される。６２６および６２７は、記憶回路選択信号線である。電流供給線６２８、保持容量（Ｃｓ）６２９、ＥＬ駆動用ＴＦＴ６３０、ＥＬ素子６３１は実施例１と同様のもので良い。
【０１０２】
図７は、本実施例にて示した回路の駆動に関するタイミングチャートである。図６および図７を用いて説明する。
【０１０３】
シフトレジスタ回路５０１からラッチ回路（ＬＡＴ１）５０２までの動作は実施形態および実施例１と同様に行われる。図７（Ｂ）に示すように、第１段目でのラッチ動作が終了すると、直ちに画素の記憶回路への書き込みを開始する。書き込み用ゲート信号線６０４にパルスが入力され、書き込み用ＴＦＴ６０８〜６１０が導通し、さらに記憶回路選択信号線６２６にパルスが入力されて書き込み選択用ＴＦＴ６１４、６１８、６２２が導通して、記憶回路Ａ１〜Ａ３への書き込みが可能な状態となる。ラッチ回路５０２に保持されたビット毎のデジタル映像信号は、３本のソース信号線６０１〜６０３を経由して、同時に書き込まれる。
【０１０４】
第１段目でラッチ回路に保持されたデジタル映像信号が、記憶回路へ書き込まれているとき、次段では続くサンプリングパルスに従って、ラッチ回路においてデジタル映像信号の保持が行われている。このようにして、順次記憶回路への書き込みが行われていく。
【０１０５】
以上を１水平期間（図７（Ａ）中、※※で示す期間）内に行い、ゲート信号線の本数分が繰り返されて、フレーム期間αにおける１フレーム分のデジタル映像信号の記憶回路への書き込みが終了すると、フレーム期間βで示される、１フレーム目の表示期間に移る。書き込み用ゲート信号線６０４に入力されていたパルスが停止し、さらに記憶回路選択信号線６２６に入力されていたパルスが停止し、代わって記憶回路選択信号線６２７にパルスが入力されて読み出し選択用ＴＦＴ６１５、６１９、６２３が導通し、記憶回路Ａ１〜Ａ３からの読み出しが可能な状態となる。
【０１０６】
続いて、実施形態および実施例１等で示した時間階調方式により、図７（Ｃ）に示すように、表示期間Ｔｓ１では、読み出し用ゲート信号線６０５にパルスが入力されて読み出し用ＴＦＴ６１１が導通し、記憶回路Ａ１に書き込まれているデジタル映像信号により、表示が行われる。続いてＴｓ２では、読み出し用ゲート信号線６０６にパルスが入力されて読み出し用ＴＦＴ６１２が導通し、記憶回路Ａ２に書き込まれているデジタル映像信号により、表示が行われ、同様にＴｓ３では、読み出し用ゲート信号線６０７にパルスが入力されて読み出し用ＴＦＴ６１３が導通し、記憶回路Ａ３に書き込まれているデジタル映像信号により、表示が行われる。
【０１０７】
以上で、１フレーム目の表示期間が完了する。フレーム期間βでは、同時に次のフレームにおけるデジタル映像信号の処理が行われる。ラッチ回路５０２へのデジタル映像信号の保持までは前述と同様の手順である。続く記憶回路への書き込み期間においては、記憶回路Ｂ１〜Ｂ３を用いる。
【０１０８】
なお、記憶回路Ａ１〜Ａ３に信号が書き込まれる期間においては、記憶回路Ａ１〜Ａ３への書き込み用ＴＦＴ６１４、６１８、６２２が導通しているが、同時に記憶回路Ｂ１〜Ｂ３からの読み出し用ＴＦＴ６１７，６２１，６２５も導通している。同様に、記憶回路Ａ１〜Ａ３からの読み出し用ＴＦＴ６１５，６１９，６２３が導通しているときは、同時に記憶回路Ｂ１〜Ｂ３への書き込み用ＴＦＴ６１６，６２０，６２４も導通しており、互いの記憶回路は、あるフレーム期間において書き込みと読み出しが交互に行われる。
【０１０９】
記憶回路Ｂ１〜Ｂ３への書き込み動作、読み出し動作は記憶回路Ａ１〜Ａ３の場合と同様である。記憶回路Ｂ１〜Ｂ３への書き込みが終了すると、フレーム期間γに入り、２フレーム目の表示期間に移る。さらにこのフレーム期間では、次のフレームにおけるデジタル映像信号の処理が行われる。ラッチ回路５０２へのデジタル映像信号の保持までは前述と同様の手順である。続く記憶回路への書き込み期間においては、再び記憶回路Ａ１〜Ａ３を用いる。
【０１１０】
その後、記憶回路Ａ１〜Ａ３に記憶されたデジタル映像信号の表示がフレーム期間δで行われ、同時に次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、２フレーム目の表示が終了した記憶回路Ｂ１〜Ｂ３に再び記憶される。
【０１１１】
以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合には、あるフレームのデジタル映像信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。さらに、実施例１にて示した回路と比較すると、ラッチ回路の数を１／２とすることが出来、回路配置の省スペース化による装置全体の小型化に貢献出来る。
【０１１２】
[実施例３]
本実施例においては、実施例２にて示した、第２のラッチ回路を省略した発光装置の回路構成を応用し、線順次駆動により画素内の記憶回路への書き込みを行う方法を用いた発光装置の例について記す。
【０１１３】
図１７は、本実施例にて示す発光装置のソース信号線駆動回路の回路構成例を示している。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路１７０１、ラッチ回路１７０２、スイッチ回路１７０３、画素１７０４を有する。１７１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号である。画素の回路構成に関しては、実施例２のものと同様で良いので、図６をそのまま参照する。
【０１１４】
図１８は、本実施例にて示した回路の駆動に関するタイミングチャートである。図６、図１７および図１８を用いて説明する。
【０１１５】
シフトレジスタ回路１７０１からサンプリングパルスが出力され、ラッチ回路１７０２で、サンプリングパルスに従ってデジタル映像信号を保持するまでの動作は、実施例１および実施例２と同様である。本実施例では、ラッチ回路１７０２と画素１７０４内の記憶回路との間に、スイッチ回路１７０３を有しているため、ラッチ回路でのデジタル映像信号の保持が完了しても、直ちに記憶回路への書き込みが開始されない。ドットデータサンプリング期間が終了するまでの間は、スイッチ回路１７０３は閉じたままであり、その間、ラッチ回路ではデジタル映像信号が保持され続ける。
【０１１６】
図１８（Ｂ）に示すように、１水平期間分のデジタル映像信号の保持が完了すると、その後の帰線期間中にラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力されてスイッチ回路１７０３が一斉に開き、ラッチ回路１７０２で保持されていたデジタル映像信号は一斉に画素１７０４内の記憶回路に書き込まれる。このときの書き込み動作に関わる、画素１７０４内の動作、さらに次のフレーム期間における表示の再の読み出し動作に関わる、画素１７０４内の動作については、実施例２と同様で良いので、ここでは説明を省略する。
【０１１７】
以上の方法によって、ラッチ回路を省略したソース信号線駆動回路においても、線順次の書き込み駆動を容易に行うことが出来る。
【０１１８】
[実施例４]
本実施例では、本発明の発光装置の画素部とその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【０１１９】
まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１２０】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１２１】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm²](代表的には２００〜３００[mJ/cm²])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm²](代表的には３５０〜５００[mJ/cm²])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【０１２２】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm²]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【０１２３】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【０１２４】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【０１２５】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【０１２６】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【０１２７】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１２８】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図１０（Ａ））
【０１２９】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でＮ型を付与する不純物元素を添加する。（図１０（Ｂ））
【０１３０】
次に、図１０（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１３１】
Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１３２】
そして、図１１（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm²]のドーズ量で行い、図１０（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１３３】
図１１（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ₆を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１３４】
第３のエッチング処理によって、第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【０１３５】
そして、図１１（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０４８を形成する。第３の形状の導電層５０３８ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５、５００６および配線部５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０４８にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０²⁰〜２×１０²¹[atoms/cm³]となるようにする。
【０１３６】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２は島状のソース信号線として機能する。
【０１３７】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１３８】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１３９】
次いで、図１２（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４をパターニング形成した後、接続配線５０６２に接する画素電極５０６３をパターニング形成する。
【０１４０】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１４１】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３〜５０２５またはＰ型の不純物領域５０４３〜５０４８に達するコンタクトホール、配線５０４２に達するコンタクトホール、電源供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１４２】
また、配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１４３】
また、本実施例では、画素電極５０６３としてＭｇＡｇ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０６３を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。この画素電極５０６３がＥＬ素子の陽極となる。（図１２（Ａ））
【０１４４】
次に、図１２（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０６３に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１４５】
次に、ＥＬ層５０６６および陰極（透明電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０６６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０６７は、ＩＴＯ膜にて形成した。
【０１４６】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【０１４７】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０１４８】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１４９】
なお、ＥＬ層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。
【０１５０】
次に、同じゲート信号線にゲート電極が接続されたスイッチング用ＴＦＴを有する画素（同じラインの画素）上に、メタルマスクを用いて陰極５０６７を形成する。なお本実施例では陰極５０６７としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０６７として他の公知の材料を用いても良い。
【０１５１】
最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[nm]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、ＥＬ層５０６６を水分等から保護することができ、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１５２】
こうして図１２（Ｂ）に示すような構造のＥＬディスプレイパネルが完成する。なお、本実施例におけるＥＬディスプレイパネルの作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１５３】
なお、上記の行程により作成されるアクティブマトリクス型発光装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。
【０１５４】
また、本実施例においては、ガラス基板を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することによっても実施が可能である。
【０１５５】
ところで、本実施例のＥＬディスプレイパネルは、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１５６】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１５７】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（Ｌ_OV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（Ｌ_OFF領域）およびチャネル形成領域を含む。
【０１５８】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１５９】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、Ｌ_OV領域を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１６０】
なお、実際には図１２（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１６１】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では発光装置という。
【０１６２】
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０１６３】
[実施例５]
ここで本発明の発光装置における画素部のさらに詳細な断面構造を図９に示す。
【０１６４】
図９において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は本実施例ではＮチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造および作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、Ｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１６５】
また、ＥＬ駆動用ＴＦＴ４５０３は、ここではＮチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５０４は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６に電気的に接続されている。
【０１６６】
ところで、発光装置の駆動電圧が高い（１０[Ｖ]以上）場合には、駆動回路を構成するＴＦＴが、特にＮチャネル型においてホットキャリア等による劣化の危険性が高いため、Ｎチャネル型ＴＦＴのドレイン側、あるいはソース側とドレイン側との両方に、ゲート絶縁膜を介してゲート電極に重なる位置にＬＤＤ領域（ＧＯＬＤ領域）を設ける構造が極めて有効となる。対して、駆動電圧が低い（１０[Ｖ]以下）場合には、ホットキャリアによる劣化の心配はほとんど無いため、特にＧＯＬＤ領域を設ける必要はない。ただし、画素部におけるスイッチング用ＴＦＴ４５０２には、ＯＦＦ電流を低く抑えるために、Ｎチャネル型ＴＦＴのドレイン側、あるいはソース側とドレイン側との両方に、ゲート絶縁膜を介してゲート電極に重ならない位置にＬＤＤ領域を設ける構造が極めて有効となる。このとき、ＥＬ駆動用ＴＦＴ４５０３に関しては、特にＬＤＤ領域を設ける必要性は無いが、スイッチング用ＴＦＴ４５０２にＬＤＤ領域を形成する際に、ＥＬ駆動用ＴＦＴ４５０３の部分をレジストで覆うためには専用のマスクが必要となる。よって、本実施例においては、マスク枚数の増加を避けるため、ＥＬ駆動用ＴＦＴ４５０３を、スイッチング用ＴＦＴ４５０２と同じ構造（ＬＤＤ領域を有する構造）で形成した。
【０１６７】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１６８】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６にかかる電圧を保持する機能を有する。
【０１６９】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５１４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５１５が形成される。
【０１７０】
４５１７は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、ＥＬ駆動用ＴＦＴ４５０３のドレイン領域に一部が覆い被さるように形成され、電気的に接続される。画素電極４５１７としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１７１】
次に有機樹脂膜４５１６を画素電極４５１７上に形成し、画素電極４５１７に面する部分をパターニングした後、ＥＬ層４５１９が形成される。なおここでは図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１７２】
また、第２の層間絶縁膜４５１５と、有機樹脂膜４５１６との間に、さらに１層の層間絶縁膜を追加することにより、発光層を形成している領域の直下にも、ＴＦＴの配置が可能となる。このようにすることで、画素内で駆動用のＴＦＴの占有面積が増大するような場合にも、面積の大きい発光層を配置することが出来る。
【０１７３】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１７４】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０［nm］（好ましくは４０〜１００［nm］）とすれば良い。
【０１７５】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光およびそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１７６】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１７７】
陽極４５２３まで形成された時点でＥＬ素子４５１０が完成する。なお、ここでいうＥＬ素子４５１０とは、画素電極（陰極）４５１７と、発光層４５１９と、保持容量（図示せず）とを指す。
【０１７８】
ところで、本実施例では、陽極４５２３の上にさらにパッシベーション膜４５２４を設けている。パッシベーション膜４５２４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これにより発光装置の信頼性が高められる。
【０１７９】
以上のように本実施例において説明してきた発光装置は、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が得られる。
【０１８０】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５１９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の逆方向に向かって放射されるため、画素部を構成する素子数が増えた場合にも、開口率の低下を心配する必要がないため、本発明への適用は特に有効である。
【０１８１】
[実施例６]
実施例１〜実施例３にて示した、本発明の発光装置の画素部においては、記憶回路としてスタティック型メモリ（Static RAM : ＳＲＡＭ）を用いて構成していたが、記憶回路はＳＲＡＭのみに限定されない。本発明の発光装置の画素部に適用可能な記憶回路には、他にダイナミック型メモリ（Dynamic RAM : ＤＲＡＭ）等があげられる。本実施例においては、それらの記憶回路を用いて回路を構成する例を紹介する。
【０１８２】
図８は、画素に配置された記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３にＤＲＡＭを用いた例を示している。基本的な構成は、実施例１で示した回路と同様である。記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３に用いたＤＲＡＭに関しては、一般的な構成のものを用いれば良い。本実施例では、構成の簡単な、インバータおよび容量によって構成したものを用いて図示している。
【０１８３】
ソース信号線駆動回路の動作は、実施例１と同様である。ここで、ＳＲＡＭと異なり、ＤＲＡＭの場合、一定期間ごとに記憶回路への再書き込み（以後、この動作をリフレッシュと表記する）が必要であるため、リフレッシュ用ＴＦＴ８０１〜８０３を有する。リフレッシュは、静止画を表示している期間（記憶回路に記憶されたデジタル映像信号を繰り返し読み出して表示を行っている期間）のあるタイミングで、リフレッシュ用ＴＦＴ８０１〜８０３をそれぞれ導通させ、画素部における電荷を、記憶回路側にフィードバックすることによって行われる。
【０１８４】
さらに、特に図示しないが、他の形式の記憶回路として、強誘電体メモリ（Ferroelectric RAM : ＦｅＲＡＭ）を利用して本発明の発光装置の画素部を構成することも可能である。ＦｅＲＡＭは、ＳＲＡＭやＤＲＡＭと同等の書き込み速度を有する不揮発性メモリであり、その書き込み電圧が低い等の特徴を利用して、本発明の発光装置のさらなる低消費電力化が可能である。またその他、フラッシュメモリ等によっても、構成は可能である。
【０１８５】
[実施例７]
本発明を適用して作成した駆動回路を用いたアクティブマトリクス型表示装置には様々な用途がある。本実施例では、本発明を適用して作成した駆動回路を用いた表示装置を組み込んだ電子機器について説明する。
【０１８６】
このような表示装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１５および図１６に示す。
【０１８７】
図１５（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。本発明は表示部２６０４に適用することができる。
【０１８８】
図１５（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本発明は表示部２６１２に適用することができる。
【０１８９】
図１５（Ｃ）はモバイルコンピュータあるいは携帯型情報端末であり、本体２６２１、カメラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されている。本発明は表示部２６２５に適用することができる。
【０１９０】
図１５（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、アーム部２６３３で構成される。本発明は表示部２６３２に適用することができる。
【０１９１】
図１５（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、受信装置２６４４、増幅装置２６４５等で構成される。本発明は表示部２６４３に適用することができる。
【０１９２】
図１５（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部２６５２に適用することができる。
【０１９３】
図１６（Ａ）はパーソナルコンピュータであり、本体２７０１、画像入力部２７０２、表示部２７０３、キーボード２７０４で構成される。本発明は表示部２７０３に適用することができる。
【０１９４】
図１６（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２７１１、表示部２７１２、スピーカー部２７１３、記録媒体２７１４、操作スイッチ２７１５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２７１２に適用することができる。
【０１９５】
図１６（Ｃ）はデジタルカメラであり、本体２７２１、表示部２７２２、接眼部２７２３、操作スイッチ２７２４、受像部（図示しない）で構成される。本発明は表示部２７２２に適用することができる。
【０１９６】
図１６（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２７３１、バンド部２７３２で構成される。本発明は表示部２７３１に適用することができる。
【発明の効果】
各画素の内部に配置された複数の記憶回路を用いてデジタル映像信号の記憶を行うことにより、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル映像信号を反復して用い、継続的に静止画表示を行う際に、ソース信号線駆動回路を停止させておくことが可能となる。よって、発光装置全体の低消費電力化に大きく貢献することが出来る。
【図面の簡単な説明】
【図１】 複数の記憶回路を内部に有する本発明の画素の回路図。
【図２】 本発明の画素を用いて表示を行うためのソース信号線駆動回路の回路構成例を示す図。
【図３】 本発明の画素を用いて表示を行うためのタイミングチャートを示す図。
【図４】 複数の記憶回路を内部に有する本発明の画素の詳細な回路図。
【図５】 第２のラッチ回路を持たないソース信号線駆動回路の回路構成例を示す図。
【図６】 図５のソース信号線駆動回路によって駆動される、本発明を応用した画素の詳細な回路図。
【図７】 図５および図６に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図８】 記憶回路にダイナミック型メモリを用いる場合の本発明の画素の詳細な回路図。
【図９】 図１０〜図１２に示した発光装置とは異なる方向に発光するＥＬ素子の構造を有する発光装置の断面を示す図。
【図１０】 本発明の画素を有する発光装置の作成工程例を示す図。
【図１１】 本発明の画素を有する発光装置の作成工程例を示す図。
【図１２】 本発明の画素を有する発光装置の作成工程例を示す図。
【図１３】 従来の発光装置の全体の回路構成を簡略に示す図。
【図１４】 従来の発光装置のソース信号線駆動回路の回路構成例を示す図。
【図１５】 本発明の画素を有する表示装置の適用が可能な電子機器の例を示す図。
【図１６】 本発明の画素を有する表示装置の適用が可能な電子機器の例を示す図。
【図１７】 第２のラッチ回路を持たないソース信号線駆動回路の回路構成例を示す図。
【図１８】 図１７に記載の回路を用いて表示を行うためのタイミングチャートを示す図。
【図１９】 従来の発光装置の画素部の拡大図。
【図２０】 発光装置における時間階調方式のタイミングを示す図。
【図２１】 図５のソース信号線駆動回路によって駆動される画素の回路図。

Claims (9)

1. ｎビット（ｎは２以上の自然数）のデジタル映像信号を用いた発光装置において、
   前記発光装置が有する複数の画素はそれぞれ、
   第１のトランジスタと、
   前記第１のトランジスタのソース又はドレインの一方と電気的に接続された第１の選択部と、
   前記第１の選択部とそれぞれが電気的に接続された、前記デジタル映像信号をｍフレーム（ｍは２以上の自然数）分記憶するｍ個の記憶回路と、
   前記ｍ個の記憶回路のそれぞれと電気的に接続された第２の選択部と、
   ソース又はドレインの一方が前記第２の選択部と電気的に接続された第２のトランジスタと、をｎ組と、
   ソース又はドレインの一方がＥＬ素子に電気的に接続され、ソース又はドレインの他方が電流供給線に電気的に接続された第３のトランジスタと、を有し、
   ｎ個の前記第１のトランジスタのゲートは、それぞれ異なる第１のゲート信号線に電気的に接続され、
   ｎ個の前記第１のトランジスタのソース又はドレインの他方は、共通するソース信号線と電気的に接続され、
   ｎ個の前記第２のトランジスタのゲートは、それぞれ異なる第２のゲート信号線に電気的に接続され、
   ｎ個の前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
   １フレーム分の前記デジタル映像信号は、ビットごとに前記ｎ組の記憶回路のそれぞれに記憶され、
   前記ビットのそれぞれを表示期間の長さに対応させることで、時間階調方式によるｎビットの階調表現を行うことを特徴とする発光装置。
2. ｎビット（ｎは２以上の自然数）のデジタル映像信号を用いた発光装置において、
   同一基板上に設けられた複数の画素、ソース信号線駆動回路及びゲート信号線駆動回路を有し、
   前記複数の画素はそれぞれ、
   第１のトランジスタと、
   前記第１のトランジスタのソース又はドレインの一方と電気的に接続された第１の選択部と、
   前記第１の選択部とそれぞれが電気的に接続された、前記デジタル映像信号をｍフレーム（ｍは２以上の自然数）分記憶するｍ個の記憶回路と、
   前記ｍ個の記憶回路のそれぞれと電気的に接続された第２の選択部と、
   ソース又はドレインの一方が前記第２の選択部と電気的に接続された第２のトランジスタと、をｎ組と、
   ソース又はドレインの一方がＥＬ素子に電気的に接続され、ソース又はドレインの他方が電流供給線に電気的に接続された第３のトランジスタと、を有し、
   ｎ個の前記第１のトランジスタのゲートは、それぞれ異なる第１のゲート信号線に電気的に接続され、
   ｎ個の前記第１のトランジスタのソース又はドレインの他方は、共通するソース信号線と電気的に接続され、
   ｎ個の前記第２のトランジスタのゲートは、それぞれ異なる第２のゲート信号線に電気的に接続され、
   ｎ個の前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
   １フレーム分の前記デジタル映像信号は、ビットごとに前記ｎ組の記憶回路のそれぞれに記憶され、
   前記ビットのそれぞれを表示期間の長さに対応させることで、時間階調方式によるｎビットの階調表現を行い、
   前記ソース信号線駆動回路は、前記ソース信号線に電気的に接続され、
   前記ゲート信号線駆動回路は、前記第１のゲート信号線及び前記第２のゲート信号線に電気的に接続されることを特徴とする発光装置。
3. ｎビット（ｎは２以上の自然数）のデジタル映像信号を用いた発光装置において、
   前記発光装置が有する複数の画素はそれぞれ、
   第１のトランジスタと、
   前記第１のトランジスタのソース又はドレインの一方と電気的に接続された第１の選択部と、
   前記第１の選択部とそれぞれが電気的に接続された、前記デジタル映像信号をｍフレーム（ｍは２以上の自然数）分記憶するｍ個の記憶回路と、
   前記ｍ個の記憶回路のそれぞれと電気的に接続された第２の選択部と、
   ソース又はドレインの一方が前記第２の選択部と電気的に接続された第２のトランジスタと、をｎ組と、
   ソース又はドレインの一方がＥＬ素子に電気的に接続され、ソース又はドレインの他方が電流供給線に電気的に接続された第３のトランジスタと、を有し、
   ｎ個の前記第１のトランジスタのゲートは、共通する第１のゲート信号線に電気的に接続され、
   ｎ個の前記第１のトランジスタのソース又はドレインの他方は、それぞれ異なるソース信号線と電気的に接続され、
   ｎ個の前記第２のトランジスタのゲートは、それぞれ異なる第２のゲート信号線に電気的に接続され、
   ｎ個の前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
   １フレーム分の前記デジタル映像信号は、ビットごとに前記ｎ組の記憶回路のそれぞれに記憶され、
   前記ビットのそれぞれを表示期間の長さに対応させることで、時間階調方式によるｎビットの階調表現を行うことを特徴とする発光装置。
4. ｎビット（ｎは２以上の自然数）のデジタル映像信号を用いた発光装置において、
   同一基板上に設けられた複数の画素、ソース信号線駆動回路及びゲート信号線駆動回路を有し、
   前記複数の画素はそれぞれ、
   第１のトランジスタと、
   前記第１のトランジスタのソース又はドレインの一方と電気的に接続された第１の選択部と、
   前記第１の選択部とそれぞれが電気的に接続された、前記デジタル映像信号をｍフレーム（ｍは２以上の自然数）分記憶するｍ個の記憶回路と、
   前記ｍ個の記憶回路のそれぞれと電気的に接続された第２の選択部と、
   ソース又はドレインの一方が前記第２の選択部と電気的に接続された第２のトランジスタと、をｎ組と、
   ソース又はドレインの一方がＥＬ素子に電気的に接続され、ソース又はドレインの他方が電流供給線に電気的に接続された第３のトランジスタと、を有し、
   ｎ個の前記第１のトランジスタのゲートは、共通する第１のゲート信号線に電気的に接続され、
   ｎ個の前記第１のトランジスタのソース又はドレインの他方は、それぞれ異なるソース信号線と電気的に接続され、
   ｎ個の前記第２のトランジスタのゲートは、それぞれ異なる第２のゲート信号線に電気的に接続され、
   ｎ個の前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
   １フレーム分の前記デジタル映像信号は、ビットごとに前記ｎ組の記憶回路のそれぞれに記憶され、
   前記ビットのそれぞれを表示期間の長さに対応させることで、時間階調方式によるｎビットの階調表現を行い、
   前記ソース信号線駆動回路は、前記ソース信号線に電気的に接続され、
   前記ゲート信号線駆動回路は、前記第１のゲート信号線及び前記第２のゲート信号線に電気的に接続されることを特徴とする発光装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記第１乃至第３のトランジスタは、薄膜トランジスタであることを特徴とする発光装置。
6. 請求項１乃至請求項５のいずれか一において、
   前記記憶回路は、スタティック型メモリ（ＳＲＡＭ）であることを特徴とする発光装置。
7. 請求項１乃至請求項５のいずれか一において、
   前記記憶回路は、ダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする発光装置。
8. 請求項１乃至請求項５のいずれか一において、
   前記記憶回路は、強誘電体メモリ（ＦｅＲＡＭ）であることを特徴とする発光装置。
9. 請求項１乃至請求項８のいずれか一に記載の発光装置と、操作スイッチとを具備したことを特徴とする電子機器。

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