JP2021523407A - 画素内メモリディスプレイ - Google Patents
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Abstract
Description
アクティブエリア内に形成された第1の画素を含むアクティブエリアであって、第1の画素は、画像データに応答して光を放出するように構成されている、アクティブエリアと、
画像データを第1の画素に送信するように構成されたコントローラと、を含み、
第1の画素は、
画像データに応答して光を放出するように構成された有機発光ダイオードと、
コントローラから受信した画像データをデジタル記憶するように構成されたメモリと、
メモリから画像データを受信するように構成された駆動回路と、を含み、駆動回路は、有機発光ダイオードに、画像データに応答して光を放出させるように構成されている、電子ディスプレイ。
データ範囲内の値を示す信号を受信するように構成されたメモリと、
第1の電圧信号を受信するように構成された第1の端子と、
第2の電圧信号を受信するように構成された第2の端子と、
データ範囲内の値を示す信号に少なくとも部分的に基づいて光を放出するように構成された発光ダイオードと、を含み、メモリは、発光ダイオードを介して電流が送信されて発光を引き起こすことを可能にするように構成されており、電流は、第1の電圧信号及び第2の電圧信号に少なくとも部分的に基づいている、サブ画素。
画素の第1のサブ画素であって、第1のサブ画素は第1の色チャネルに対応し、
画素の第1の色チャネルの画像データを通信するために使用される第1のデータ範囲内の第1の値を示す第1の信号を記憶するように構成された第1のメモリと、
第1のメモリから第1の値を示す第1の信号を受信するように構成された第1の駆動回路であって、第1の値を示す第1の信号に少なくとも部分的に基づいて、第1の発光ダイオードに光を放出させるように構成されている、第1の駆動回路と、を含む、第1のサブ画素と、
画素の第2のサブ画素であって、第2のサブ画素は第2の色チャネルに対応し、
画素の第2の色チャネルの画像データを通信するために使用される第2のデータ範囲内の第2の値を示す第2の信号を記憶するように構成された第2のメモリと、
第2のメモリから第2の値を示す第2の信号を受信するように構成された第2の駆動回路であって、第2の値を示す第2の信号に少なくとも部分的に基づいて、第2の発光ダイオードに光を放出させるように構成されている、第2の駆動回路と、を含む、第2のサブ画素と、を含む、画素。
電子ディスプレイのアクティブエリア内に形成された、又はアクティブエリアの外側にある電子ディスプレイの集積回路内に形成されたメモリであって、データ範囲内の値を示すデジタルデータ信号を記憶するように構成されている、メモリと、
アクティブエリア内に配置されたドライバであって、デジタルデータ信号に応答して1つ以上のアナログ電気信号を生成するように構成されてたドライバと、
アクティブエリア上に配置された光変調デバイスであって、1つ以上のアナログ電気信号に少なくとも部分的に基づいて光を放出するように構成されている、光変調デバイスと、を含む、電子ディスプレイ。
列ドライバから画素に送信される第1のデジタルデータ信号を記憶するように構成されたメモリであって、第1のデジタルデータ信号は、画像の一部分を通信するためのデータ範囲内の値を有することによって表示される画像に対応するように構成されており、
列ドライバから画素内のメモリに送信された第1のデジタルデータ信号を受信するように構成された1つ以上のインバータ対を含む、メモリと、
1つ以上のインバータ対からの第1のデジタルデータ信号と第2のデジタルデータ信号とを受信するように構成されたコンパレータであって、第1のデジタルデータ信号が第2のデジタルデータ信号と一致するときを決定することに応答して制御信号を出力するように構成されている、コンパレータと、
制御信号をメモリから受信するように構成されたドライバであって、制御信号に少なくとも部分的に基づいて、画素から光を放出させるように構成されている、ドライバと、を含む、画素。
1つ以上のデジタルデータ信号を生成して画像を表示させるように構成されたコントローラと、
1つ以上のデータ信号の第1のデジタルデータ信号を記憶するように構成された第1のメモリを含むバッファであって、第1のデジタルデータ信号は、画像の一部分を電子ディスプレイ上に表示させるように構成されている、バッファと、
1つ以上のデジタルデータ信号に応答して光を放出するように構成された複数の画素であって、複数の画素のそれぞれの画素は、
第1のメモリから第1のデジタルデータ信号を受信するように構成されたドライバであって、第1のメモリから送信された第1のデジタルデータ信号に応答してアナログデータ信号を生成するように構成されている、ドライバを含む、複数の画素と、
ドライバに結合するように構成された発光回路であって、少なくとも部分的にアナログデータ信号に基づいて光を放出するように構成されている、発光回路と、を含む、電子ディスプレイ。
データ範囲内の値を示すデジタルデータ信号を記憶するように構成されたメモリと、
デジタルデータ信号に少なくとも部分的に基づいて光を放出するように構成された発光ダイオードと、
発光ダイオードが光を放出する前に画素回路を初期化するように構成された初期化トランジスタと、
デジタルデータ信号に少なくとも部分的に基づいてアクティブ化するように構成された駆動トランジスタと、を含む、画素回路。
1つ以上のデジタルデータ信号を生成して画像を表示させるように構成されたコントローラと、
1つ以上のデジタルデータ信号に応答して光を放出するように構成された複数の画素であって、複数の画素の第1の画素は、
画像に少なくとも部分的に基づいてコントローラによって生成された第1のデジタルデータ信号を受信するように構成されたメモリと、
第1のデジタルデータ信号に少なくとも部分的に基づいて光を放出するように構成された発光回路と、
発光回路が光を放出する前に第1の画素を初期化するように構成された初期化トランジスタと、
第1のデジタルデータ信号に少なくとも部分的に基づいてアクティブ化するように構成された駆動トランジスタと、を含む、電子ディスプレイ。
コントローラを介して、第1の時間に第1の値を第1の画素の第1のメモリに送信するステップと、
第1の値に従って光を放出するように第1の画素を準備するために、コントローラを介して、初期化プロセスを実行するステップと、
コントローラを介して、第1の画素のノードを1つ以上の電圧値でプログラムするプログラミングプロセスを実行するステップと、
コントローラを介して、放出プロセスを実行するステップと、を含み、放出プロセスの実行は、第1の画素の発光回路から光を放出させるように構成されている、方法。
コントローラが、コントローラを介して、第1の時間における第1の値の第1のメモリへの送信を許可する第1の多重化制御信号を有効化するステップと、
コントローラを介して、第1の時間における第1の値の第2のメモリへの送信を停止する第2の多重化制御信号を無効化するステップと、によって、第2の画素の第1のメモリ及び第2のメモリのプログラミングを調停するステップを含む、実施形態例55に記載の方法。
コントローラを介して、自動ゼロ制御信号を有効化するステップと、
コントローラを介して、所定の時間後に自動ゼロ制御信号を無効化するステップと、を含む、実施形態例45に記載の方法。
コントローラを介して、発光回路の増幅を引き起こすように構成された電圧駆動制御信号を有効化するステップと、
バイナリパルス幅変調発光スキーム、単一パルス幅変調発光スキーム、パルス密度変調発光スキーム、又はこれらの任意の組み合わせに応答して駆動トランジスタをアクティブ化するように構成された画像データ制御信号を、コントローラを介して、放出するステップと、を含む、実施形態例45に記載の方法。
Claims (25)
- 電子ディスプレイであって、
アクティブエリアであって、前記アクティブエリア内に形成された第1の画素を含み前記第1の画素は、画像データに応答して光を放出するように構成されている、アクティブエリアと、
前記画像データを前記第1の画素に送信するように構成されたコントローラと、を備え、
前記第1の画素は、
前記画像データに応答して前記光を放出するように構成された有機発光ダイオードと、
前記コントローラから受信した前記画像データをデジタル記憶するように構成されたメモリと、
前記メモリから前記画像データを受信するように構成された駆動回路と、を含み、前記駆動回路は、前記有機発光ダイオードに、前記画像データに応答して前記光を放出させるように構成されている、電子ディスプレイ。 - 前記第1の画素の前記メモリは、カウンタ信号及び前記画像データを受信するように構成されており、前記メモリは、前記カウンタ信号に少なくとも部分的に基づいて前記画像データを送信することによってスイッチを動作させて、前記有機発光ダイオードに、バイナリパルス幅変調発光スキームに従って前記光を放出させるように構成されている、請求項1に記載の電子ディスプレイ。
- 前記第1の画素の前記駆動回路は、数及び前記画像データを示す信号を受信するように構成されたコンパレータを含み、前記コンパレータは、前記画像データ及び前記数を表す前記信号に少なくとも部分的に基づいてスイッチを動作させて、前記有機発光ダイオードに、単一パルス幅変調発光スキームに従って前記光を放出させるように構成されている、請求項1に記載の電子ディスプレイ。
- 前記駆動回路は、加算プロセス中に、前記画像データをアキュムレータの規定値に加算するように構成された加算器を含み、前記加算プロセスからのキャリービットは、スイッチを動作させて、前記有機発光ダイオードにパルス密度変調発光スキームに従って前記光を放出させるように構成されている、請求項1に記載の電子ディスプレイ。
- 前記コントローラは、前記第1の画素の前記メモリを前記画像データでプログラムするように構成されており、前記画像データは、第1の色チャネルに関連付けられ、第1の時間においてプログラムされ、前記コントローラは、前記第1の画素のメモリを第2の画像データでプログラムするように構成されており、前記第2の画像データは、第2の色チャネルに関連付けられ、第2の時間においてプログラムされる、請求項1に記載の電子ディスプレイ。
- 電子ディスプレイであって、
前記電子ディスプレイのアクティブエリア内に形成された、又は前記アクティブエリアの外側にある前記電子ディスプレイの集積回路内に形成されたメモリであって、データ範囲内の値を示すデジタルデータ信号を記憶するように構成されている、メモリと、
前記アクティブエリア内に配置されたドライバであって、前記デジタルデータ信号に応答して1つ以上のアナログ電気信号を生成するように構成されてたドライバと、
前記アクティブエリア上に配置された光変調デバイスであって、前記1つ以上のアナログ電気信号に少なくとも部分的に基づいて光を放出するように構成されている、光変調デバイスと、を備える、電子ディスプレイ。 - 前記光変調デバイスは、発光ダイオード、デジタルミラーディスプレイ、有機発光ダイオード、又は液晶ディスプレイ、プラズマディスプレイ、若しくはドットマトリックスディスプレイをサポートするデバイス、或いはこれらの任意の組み合わせを含む、請求項6に記載の電子ディスプレイ。
- 前記メモリは、前記画素に送信された前記デジタルデータ信号の第1のサブセットを記憶するように構成された第1のインバータ対を含む、請求項6に記載の電子ディスプレイ。
- 前記第1のインバータ対は、前記ドライバに出力する前に、前記デジタルデータ信号の前記第1のサブセットをセンス増幅器に出力するように構成されている、請求項8に記載の電子ディスプレイ。
- 前記第1のインバータ対の出力に結合するように構成されたスイッチ/リセット(SR)ラッチと、前記スイッチ/リセットラッチの出力に結合するように構成された第2のインバータ対と、を備え、前記スイッチ/リセットラッチ及び前記第2のインバータ対は、並べ替えを伴うバイナリパルス幅変調発光スキームを可能にするように構成されている、請求項8に記載の電子ディスプレイ。
- 前記メモリは、前記画素に送信された前記デジタルデータ信号の第2のサブセットを記憶するように構成された第2のインバータ対を含む、請求項6に記載の電子ディスプレイ。
- 前記デジタルデータ信号の前記第1のサブセット及び前記デジタルデータ信号の前記第2のサブセットは、書き込み可能制御信号に応答して、前記第1のインバータ対に送信される、請求項11に記載の電子ディスプレイ。
- 前記光変調デバイスは発光ダイオードを含み、前記発光ダイオード及び前記ドライバは、前記1つ以上のアナログ電気信号を使用して光を放出するように構成されたグローバルカソード又はグローバルアノード構成をサポートするように構成されている、請求項6に記載の電子ディスプレイ。
- 電子ディスプレイ用の画素回路であって、
データ範囲内の値を示すデジタルデータ信号を記憶するように構成されたメモリと、
前記デジタルデータ信号に少なくとも部分的に基づいて光を放出するように構成された発光ダイオードと、
前記発光ダイオードが光を放出する前に前記画素回路を初期化するように構成された初期化トランジスタと、
前記デジタルデータ信号に少なくとも部分的に基づいてアクティブ化するように構成された駆動トランジスタと、を備える、画素回路。 - 前記発光ダイオードのアノードに結合するように構成された電圧駆動回路を備え、前記電圧駆動回路は、前記発光ダイオードの発光期間の開始時に前記発光ダイオードの前記アノードを増幅するように構成されている、請求項14に記載の画素回路。
- 前記駆動トランジスタは、金属酸化物半導体電界効果トランジスタ(MOSFET)として構成されており、前記画素回路は、制御信号に応答して前記発光ダイオードを発光させるように構成された複数のp型又はn型MOSFETを備える、請求項14に記載の画素回路。
- 前記発光ダイオードに並列に結合するように構成されたリセット回路を備え、前記リセット回路は、発光期間後に前記発光ダイオードのアノード電圧をリセットするように構成されている、請求項14に記載の画素回路。
- ハイブリッドドライブを備え、前記ハイブリッドドライブは、電圧ドライブ及び電流ドライブ回路を含み、前記ハイブリッドドライブは、電圧データ信号、複数の基準電圧、及び前記デジタルデータ信号に少なくとも部分的に基づく画像データ制御信号に応答して、前記発光ダイオードを動作させて光を放出するように構成されている、請求項14に記載の画素回路。
- 前記メモリと共に動作して前記駆動トランジスタをアクティブ化して、バイナリパルス幅変調発光スキーム、単一パルス幅変調発光スキーム、若しくはパルス密度変調発光スキーム、又はこれらの任意の組み合わせに従って発光を引き起こすように構成された追加の回路を備える、請求項14に記載の画素回路。
- 前記メモリは、前記デジタルデータ信号を記憶するように構成されたレジスタと、カウンタによって生成されるように構成された数と前記デジタルデータ信号を比較するように構成されたコンパレータとを含み、前記メモリは、前記コンパレータからの出力を送信して前記駆動トランジスタをアクティブ化するように構成されている、請求項14に記載の画素回路。
- 画素であって、
前記画素の第1のサブ画素であって、前記第1のサブ画素は第1の色チャネルに対応し、
前記画素の前記第1の色チャネルの画像データを通信するために使用される第1のデータ範囲内の第1の値を示す第1の信号を記憶するように構成された第1のメモリと、
前記第1のメモリから前記第1の値を示す前記第1の信号を受信するように構成された第1の駆動回路であって、前記第1の値を示す前記第1の信号に少なくとも部分的に基づいて、第1の発光ダイオードに光を放出させるように構成されている、第1の駆動回路と、を含む、第1のサブ画素と、
前記画素の第2のサブ画素であって、前記第2のサブ画素は第2の色チャネルに対応し、
前記画素の前記第2の色チャネルの画像データを通信するために使用される第2のデータ範囲内の第2の値を示す第2の信号を記憶するように構成された第2のメモリと、
前記第2のメモリから前記第2の値を示す前記第2の信号を受信するように構成された第2の駆動回路であって、前記第2の値を示す前記第2の信号に少なくとも部分的に基づいて、第2の発光ダイオードに光を放出させるように構成されている、第2の駆動回路と、を含む、第2のサブ画素と、を備える画素。 - 前記第1のサブ画素は、第1の時間における第1の値を示す前記第1の信号でプログラムされるように構成されており、前記第2のサブ画素は、第2の時間における前記第2の値を示す前記第2の信号でプログラムされるように構成されており、前記第1の時間は前記第2の時間よりも早く発生する、請求項21に記載の画素。
- 前記第1の信号は、前記第1の時間に送信された第1の制御信号に応答して動作するように構成された多重化回路を介して前記第1のサブ画素に送信されるように構成されており、前記第1の信号は、前記第2の時間に送信された第2の制御信号を前記多重化回路が受信することに応答して前記第1のサブ画素への送信を停止するように構成されている、請求項22に記載の画素。
- 前記第1のメモリは、前記第1のサブ画素のフレームバッファとして動作するように構成されている、請求項21に記載の画素。
- 前記第1のサブ画素は第1のカウンタを含み、前記第1のメモリは前記第1のカウンタから出力を受信するように構成されており、前記第1のメモリからの出力は、前記カウンタからの前記出力に応答してスイッチを起動するように構成されており、前記第1のメモリからの前記出力は、前記第1の発光ダイオードを動作させて、バイナリパルス幅変調発光スキームに従って前記光を放出させるように構成されている、請求項21に記載の画素。
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