JP2022191226A - 画素内メモリディスプレイ - Google Patents

Abstract

【課題】電子ディスプレイ上での提示のための画像データの送信及び処理に関連付けられた帯域幅を低減するのに役立ち得る、メモリ及びドライバを含む１つ以上の画素を有する電子ディスプレイを提供する。【解決手段】電子ディスプレイは、アクティブエリア内に形成された第１の画素７０を有するアクティブエリアを含んでもよく、第１の画素７０は、画像データ８６に応答して光を放出する。電子ディスプレイはまた、画像データ８６を第１の画素７０に送信するコントローラ６０、６２、５４を含んでもよい。第１の画素７０は、コントローラ６０、６２、５４から受信した画像データ８６をデジタル的に記憶するためのメモリ７８と、メモリ７８から画像データ８６を受信するための駆動回路８０と、を含むことができる。駆動回路８０は、画像データ８６に応答して光を放出させることができる。【選択図】図６

Description

本明細書に開示される特定の実施形態の要約を以下に示す。これらの態様が、これらの特定の実施形態の概要を読者に提供するためだけに提示され、これらの態様が、この開示の範囲を限定するものではないことを理解されたい。実際に、本開示は、以下に記載されない種々の態様を包含し得る。

電子ディスプレイの画素内メモリを実装することによって電子ディスプレイ上に提示するための画像を準備するために送信及び処理される画像データの帯域幅、又は同時に送信される量を低減するための方法及びシステムは、計り知れない価値を提供し得る。画素内メモリのこのような実装は、電子ディスプレイに関連付けられたフレームバッファの排除を可能にし得る。画素にメモリを有することにより、電子ディスプレイの設計の複雑さを低減することができるだけでなく、電子ディスプレイの画素アレイに同時に送信される画像データが少ないので、電子ディスプレイをより簡単に設計することができる。例えば、画素内のメモリは、画像の提示時間まで値を記憶するため、画素はより小さいグループでプログラムされ得る。

本開示は、電子ディスプレイ上での提示のための画像データの送信及び処理に関連付けられた帯域幅を低減するのに役立ち得る、メモリ及びドライバを含む１つ以上の画素を有する電子ディスプレイについて説明する。画素内にメモリを含めることにより、画素の光放出部分に出力する前に、画像データの記憶を可能にすることができる。したがって、画素内のメモリは、画素の個々のフレームバッファとして機能することによって、電子ディスプレイ内のフレームバッファへの依存を低減するか、場合によっては排除することができる。画素内のメモリは、画素の光放出部分に光を放出させるためにドライバと共に使用されてもよい。

以下の「発明を実施するための形態」を読了し、かつ以下の図面を参照することにより、本開示の様々な態様を、より良好に理解することができる。

一実施形態に係る、電子デバイスの概略ブロック図である。

一実施形態に係る、図１の電子デバイスの一実施形態を表す携帯時計の斜視図である。

一実施形態に係る、図１の電子デバイスの一実施形態を表すハンドタブレット装置の正面図である。

一実施形態に係る、図１の電子デバイスの一実施形態を表すコンピュータの正面図である。

一実施形態に係る、図１の電子デバイスのディスプレイシステムのブロック図である。

一実施形態に係る、図５のディスプレイシステムの画素アレイのブロック図である。

一実施形態に係る、図６の画素アレイの一実施形態のブロック図である。

一実施形態に係る、バイナリパルス幅変調発光スキームに従って光を放出する図６の画素アレイの画素のブロック図である。

一実施形態に係る、単一パルス幅変調発光スキームに従って光を放出する図６の画素アレイの画素の一実施形態のブロック図である。

一実施形態に係る、パルス密度変調発光スキームに従って光を放出する図６の画素アレイの画素の別の実施形態のブロック図である。

一実施形態に係る、図５のディスプレイシステムの列ドライバによって実行されるプログラムシーケンスのタイミング図である。

一実施形態に係る、電流ドライブを有する図６の画素アレイのサブ画素の第１の実施形態の回路図である。

一実施形態に係る、ハイブリッドドライブを有し、メモリを有する図６の画素アレイのサブ画素の第２の実施形態の回路図である。

一実施形態に係る、画像を表示するために図１３のサブ画素を動作させるために使用される制御信号のタイミング図である。

一実施形態に係る、図１２のサブ画素へのバイナリパルス幅変調放出スキームに対応する画像データの送信をシミュレートすることによって生成される電流及び電圧を示すグラフである。

一実施形態に係る、図１３のサブ画素へのバイナリパルス幅変調放出スキームに対応する画像データの送信をシミュレートすることによって生成される電流及び電圧を示すグラフである。

一実施形態に係る、図１２のサブ画素に結合されたメモリ回路の回路図である。

一実施形態に係る、グローバルアノードを実装する図１２のサブ画素の一実施形態に結合された図１７のメモリ回路の実施形態の回路図である。

一実施形態に係る、図１８のサブ画素を動作させるためのプロセスである。

一実施形態に係る、グローバルカソードを実装する図１８のサブ画素の一実施形態の回路図である。

一実施形態に係る、図１３のメモリ回路の回路図である。

一実施形態に係る、図２１のメモリ回路を動作させるためのプロセスである。

一実施形態に係る、図１３のメモリ回路の一実施形態の回路図である。

一実施形態に係る、図２３のメモリ回路内に実装された並べ替えなしに対応するビットプレーングラフである。

一実施形態に係る、図２３のメモリ回路内に実装された並べ替えなしに対応するエラーグラフである。

一実施形態に係る、図２３のメモリ回路内に実装された２つの並べ替えに対応するビットプレーングラフである。

一実施形態に係る、図２３のメモリ回路内に実装された２つの並べ替えに対応するエラーグラフである。

一実施形態に係る、図２３のメモリ回路内に実装された３つの並べ替えに対応するビットプレーングラフである。

一実施形態に係る、図２３のメモリ回路内に実装された３つの並べ替えに対応するエラーグラフである。

一実施形態に係る、図２３のメモリ回路内に実装された並べ替えの理想的な場合に対応するビットプレーングラフである。

一実施形態に係る、図２３のメモリ回路内に実装された並べ替えの理想的な場合に対応するエラーグラフである。

一実施形態に係る、図２４Ｃのビットプレーングラフを経時的に、追加の色チャネルを含めて示すビットプレーングラフである。

一実施形態に係る、図２５のビットプレーングラフの第３象限に関連付けられた負荷及び放出プロセスを示すタイミング図である。

一実施形態に係る、デジタルミラーディスプレイで使用するために実装された図２３のメモリ回路の一実施形態の回路図である。

一実施形態に係る、液晶ディスプレイで使用するための図２５の画素の一実施形態の回路図である。

一実施形態に係る、図５のディスプレイシステムと電子ディスプレイのアクティブエリアの外側にスマートバッファを有するディスプレイシステムとを比較するブロック図である。

一実施形態に係る、図２９のスマートバッファで使用するための図１３のメモリ回路の一実施形態の回路図である。

一実施形態に係る、図２９のスマートバッファを有するディスプレイシステムで使用するための図６の画素アレイのサブ画素の第３の実施形態の回路図である。 特定の実施形態の詳細な説明

以下において、１つ以上の特定の実施形態を説明する。これらの実施形態の簡潔な説明を提供するために、本明細書には実際の実施態様の全ての特徴は示されていない。いずれの工学プロジェクト又は設計プロジェクトの場合とも同様に、いずれのそのような実際的な実装の開発に際しても、実装ごとに異なり得る、システム関連及びビジネス関連の制約の準拠などの、開発者の具体的な目的を達成するために、実装に固有の多数の決定を行わなければならないことを理解するべきである。更には、そのような開発努力は、複雑で時間を要する場合もあるが、それにもかかわらず、本開示の利益を有する当業者にとっては、設計、製作、及び製造の慣例的な仕事であることを理解するべきである。

本開示の様々な実施形態の要素を紹介するときに、冠詞「ａ」、「ａｎ」、及び「ｔｈｅ」は、１つ以上の要素があることを意味する。用語「を備える、を含む（comprising）」、「を含む（including）」、及び「を有する（having）」は、包括的であることを意図し、列挙した要素以外の付加的な要素がある可能性があることを意味する。更に、本開示の「一実施形態」又は「実施形態」の参照は、列挙した特徴を組み込む追加の実施形態の存在を除外するように解釈されることを意図したものではないことを理解されたい。

電子ディスプレイは、携帯電話からコンピュータ、テレビ、自動車のダッシュボード、及び多くの電子デバイスに搭載されている。電子ディスプレイは、個々の画素サイズを縮小することによって、より高い解像度を実現してきた。しかし、解像度が上がると、例えば、増量した画像データを処理することによる電力消費の増加を引き起こすことによって、画像を表示する前に処理回路によって処理される解像度の増加に関連付けられる、増量した画像データを管理することに関連付けられる困難を増大させる可能性がある。更に、解像度が上がると、より高い電子ディスプレイ解像度で同じ画像を通信するためにより多くの画像データが使用されるため、処理回路から画像を提示するための画素アレイに画像データ通信するために使用される帯域幅が増加する可能性がある。

本開示の実施形態は、各画素の個々のフレームバッファとして使用することができる、画素内メモリ回路を実装するためのシステム及び方法に関し、これは、電子ディスプレイの画素アレイ及び駆動回路の外部のフレームバッファへの依存を低減することができる。メモリは、発光ダイオード（ＬＥＤ）を含む画素回路内に実装することができる。有機発光ダイオード（ＯＬＥＤ）は、画素に見られ得る１つの種類のＬＥＤを表すが、他の種類のＬＥＤも使用されてもよく、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイパネル、及び／又はドットマトリックスディスプレイをサポートする構成要素などの画素回路には、他の種類のＬＥＤが使用されてもよい。

画素内メモリ回路を実装するための本開示のシステム及び方法は、画素がメモリ内に画像データを記憶することができるため、表示用の画素アレイへの画像データの送信帯域幅を低減することができる。このようにして、画素が、画像データを表示する前に自身の画像データを記憶する独自のメモリを有することから、画素の外部に画像データを一時的に記憶するフレームバッファへの依存が低減される。

ＬＥＤ（例えば、ＯＬＥＤ）ディスプレイなどの自己発光型ディスプレイ、及び本開示の対応する回路を含むことができる好適な電子デバイスの一般的な説明が提供される。ＯＬＥＤは、自己発光型画素に見られ得る１種類のＬＥＤを表すが、他の種類のＬＥＤも使用されてもよい。

図示目的で、電子ディスプレイ１８を含む電子デバイス１０を、図１に示す。以下により詳細に説明するように、電子デバイス１０は、コンピュータ、携帯電話、ポータブルメディアデバイス、タブレット、テレビ、仮想現実ヘッドセット、車両用ダッシュボードなどの、任意の好適な電子デバイスとすることができる。したがって、図１は、特定の実装形態の一実施例に過ぎず、電子デバイス１０内に存在し得る構成要素の種類を例示することを意図するものであることに留意されたい。電子デバイス１０は、とりわけ、システムオンチップ（ＳｏＣ）及び／又は処理回路（単数又は複数）上のシステムなどの処理コア複合体１２、記憶デバイス（単数又は複数）１４、通信インタフェース（単数又は複数）１６、電子ディスプレイ１８、入力構造体２０、及び電源２２を含み得る。図１に記載される様々な構成要素は、ハードウェア要素（例えば、回路）、ソフトウェア要素（例えば、命令を記憶する有形的非一時的コンピュータ可読媒体）、又はハードウェア要素とソフトウェア要素両方の組み合わせを含んでもよい。様々な図示された構成要素は、より数の少ない構成要素に組み合わされてもよく、或いは追加の構成要素に分けられてもよいことを留意されたい。

図示したように、処理コア複合体１２は、記憶デバイス（単数又は複数）１４に動作可能に結合される。したがって、処理コア複合体１２は、記憶装置（単数又は複数）１４に記憶された命令を実行して、画像データを生成する及び／又は送信することなどの動作を実行する。このように、処理コア複合体１２は、１つ以上の汎用マイクロプロセッサ、１つ以上の特定用途向け集積回路（application specific processors、ＡＳＩＣ）、１つ以上のフィールドプログラマブルロジックアレイ（field programmable logic arrays、ＦＰＧＡ）、又はそれらの任意の組み合わせを含むことができる。発光型構成要素（例えば、ＬＥＤ、ＯＬＥＤ）を含む画素を使用して、電子ディスプレイ１８は、処理コア複合体１２によって生成された画像を表示することができる。

命令に加えて、記憶デバイス（単数又は複数）１４は、処理コア複合体１２によって処理されるデータを記憶することができる。したがって、いくつかの実施形態では、記憶デバイス１４は、１つ以上の有形的非一時的コンピュータ可読媒体を含むことができる。記憶デバイス（単数又は複数）１４は、揮発性及び／又は不揮発性であってもよい。例えば、記憶デバイス（単数又は複数）１４は、ランダムアクセスメモリ（ＲＡＭ）及び／又は読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、ハードドライブ、光ディスクなどの書き換え可能な不揮発性メモリ、又はこれらの任意の組み合わせを含んでもよい。

図示したように、処理コア複合体１２はまた、通信インタフェース（単数又は複数）１６に動作可能に結合される。いくつかの実施形態では、通信インタフェース（単数又は複数）１６は、別の電子デバイス及び／又はネットワークとデータを通信することを容易にすることができる。例えば、通信インタフェース（単数又は複数）１６（例えば、無線周波数システム）は、電子デバイス１０を、Ｂｌｕｅｔｏｏｔｈ（登録商標）ネットワークなどのパーソナルエリアネットワーク（personal area network、ＰＡＮ）、１６２２．１１ｘ Ｗｉ－Ｆｉ（登録商標）ネットワークなどのローカルエリアネットワーク（local area network、ＬＡＮ）、及び／又は４Ｇ若しくは長期進化型（ＬＴＥ）セルラーネットワークなどの広域ネットワーク（wide area network、ＷＡＮ）に通信可能に結合することを可能にすることができる。

加えて、図示したように、処理コア複合体１２はまた、電源２２に動作可能に結合される。いくつかの実施形態では、電源２２は、処理コア複合体１２及び／又は電子ディスプレイ１８などの電子デバイス１０内の１つ以上の構成要素に電力を供給することができる。したがって、電源２２は、充電式リチウムポリマー（lithium polymer、Ｌｉ－ｐｏｌｙ）バッテリ及び／又は交流（ＡＣ）電力変換器などの任意の好適なエネルギ源を含んでもよい。

図示されるように、電子デバイス１０はまた、１つ以上の入力構造体２０と動作可能に結合される。いくつかの実施形態では、入力構造体２０は、例えば、ユーザ入力を受信することによって、電子デバイス１０とのユーザ対話を促進することができる。したがって、入力構造体２０は、ボタン、キーボード、マウス、トラックパッドなどを含んでもよい。加えて、いくつかの実施形態では、入力構造体２０は、電子ディスプレイ１８内のタッチ感知構成要素を含むことができる。そのような実施形態では、タッチ感知構成要素は、電子ディスプレイ１８の表面にタッチする物体の存在及び／又は位置を検出することにより、ユーザ入力を受信することができる。

ユーザ入力を可能にすることに加えて、電子ディスプレイ１８は、１つ以上の表示画素を有するディスプレイパネルを含むことができる。上述したように、電子ディスプレイ１８は、表示画素からの発光を制御して、対応する画像データに少なくとも部分的に基づいてフレームを表示することにより、オペレーティングシステムのグラフィカルユーザインタフェース（graphical user interfece）（ＧＵＩ）、アプリケーションインタフェース、静止画像、又は動画コンテンツなどの、情報の視覚表現を提示することができる。図示するように、電子ディスプレイ１８は、処理コア複合体１２に動作可能に結合される。このようにして、電子ディスプレイ１８は、処理コア複合体１２によって生成される画像データに少なくとも部分的に基づいて、フレームを表示することができる。加えて又は代わりに、電子ディスプレイ１８は、通信インタフェース（単数又は複数）１６及び／又は入力構造体２０を介して受信される画像データに少なくとも部分的に基づいて、フレームを表示することができる。

理解され得るように、電子デバイス１０は、いくつかの異なる形態をとることができる。図２に示すように、電子デバイス１０は、携帯時計３０の形態をとることができる。説明の目的で、携帯時計３０は、アップル社から入手可能な任意のアップルウォッチ（登録商標）モデルであってもよい。図示のように、携帯時計３０は、エンクロージャ３２（例えば、筐体）を含む。いくつかの実施形態では、エンクロージャ３２は、内部構成要素を物理的破損から保護する及び／又は電磁干渉（例えば、住宅内の構成要素）から遮蔽することができる。ストラップ３４は、携帯時計３０が腕又は手首に着用されることを可能にすることができる。電子ディスプレイ１８は、携帯時計３０の動作に関する情報を表示することができる。入力構造体２０は、ユーザに、携帯時計３０をアクティブ若しくは非アクティブにすること、ユーザインタフェースをホーム画面にナビゲーションすること、ユーザインタフェースをユーザが構成変更可能なアプリケーション画面にナビゲーションすること、音声認識機能をアクティブにすること、音量調節を提供すること、及び／又は振動モードと鳴動モードとの間でトグルすることを可能にすることができる。図示されるように、入力構造体２０は、エンクロージャ３２の開口部を通してアクセスされてもよい。いくつかの実施形態では、入力構造体２０は、例えば、外部デバイスに接続するためのオーディオジャックを含んでもよい。

電子デバイス１０はまた、図３に示すように、タブレット装置４０の形態をとることができる。説明の目的で、タブレット装置４０は、アップル社から入手可能な任意のｉＰａｄ（登録商標）モデルであってもよい。タブレット装置４０のサイズに依存して、タブレット装置４０は、携帯電話などのハンドヘルド装置として機能し得る。タブレット装置４０は、入力構造体２０が貫通して突出し得るエンクロージャ４２を含む。特定の実施例では、入力構造体２０は、ハードウェアキーパッド（図示せず）を含んでもよい。エンクロージャ４２はまた、電子ディスプレイ１８を包囲し得る。入力構造体２０は、ユーザがタブレット装置４０のＧＵＩと対話することを可能にすることができる。例えば、入力構造体２０は、ユーザが、リッチ通信サービス（ＲＣＳ）テキストメッセージ、ショートメッセージサービス（ＳＭＳ）テキストメッセージをタイプすること、又は電話をかけることを可能にすることができる。スピーカ４４は、受信したオーディオ信号を出力することができ、マイクロフォン４６は、ユーザの音声をキャプチャすることができる。タブレット装置４０はまた、タブレット装置４０が別の電子デバイスへの有線接続を介して接続することを可能にする通信インタフェース１６を含んでもよい。

図４は、電子デバイス１０がとることができる別の形態を表すコンピュータ４８を示す。説明の目的で、コンピュータ４８は、アップル社から入手可能な任意のＭａｃｂｏｏｋ（登録商標）又はｉＭａｃ（登録商標）モデルであってもよい。電子デバイス１０はまた、デスクトップコンピュータを含む任意の他のコンピュータの形態をとることができることを理解されたい。図４に示すコンピュータ４８は、電子ディスプレイ１８と、キーボード及びトラックパッドを含む入力構造体２０とを含む。コンピュータ４８の通信インタフェース１６は、例えば、ユニバーサルサービスバス（ＵＳＢ）接続を含み得る。

いずれの場合も、上述のように、電子デバイス１０を動作させて、その電子ディスプレイ１８上に画像を表示することによって情報を通信することは、一般に電力を消費する。更に、上述のように、電子デバイス１０は、多くの場合、有限量の電気エネルギを蓄積する。したがって、電力消費効率の向上を促進するために、いくつかの実施形態では、電子デバイス１０は、画像を表示する際の外部フレームバッファの使用を削減又は排除し、したがって、画像を表示する際にフレームバッファを使用することによって消費される電力を低減し、及び／又は電子ディスプレイ１８に受信される画像データの帯域幅を低減する方法として画素内メモリを実装する電子ディスプレイ１８を含み得る。一部の場合には、内部フレームバッファ（例えば、電子ディスプレイ１８のディスプレイドライバ集積回路などの電子ディスプレイ１８内に位置する）は、画素内メモリ技術の代わりに、又は画素内メモリ技術に加えて使用されてもよい。画素内メモリ又は関連技術を実装することにより、電子ディスプレイ１８は、より小さい帯域幅の画像データを用いてプログラムされてもよく、電力消費の節約を更に可能にする。更に、画素内又は車載フレームバッファ内のメモリを使用する電子ディスプレイ１８は、画素内のメモリなし又は車載フレームバッファなしの電子ディスプレイ１８よりも複雑でない設計を有することができる。これらの利点は、新しい画像データがメモリに書き込まれるまで、画素がメモリに送信されたデータを保持するために実現され得る。

同様に、画像データの部分は、電子ディスプレイ１８に関連付けられた画素のサブセットを一度にプログラムすることができる。表示される画像は、典型的には、電子ディスプレイ１８の構成要素によって画像が解釈可能となるように、数値データ又は画像データに変換される。このようにして、画像データ自体は小さな「画素」部分に分割することができ、各部分は、電子ディスプレイ１８の画素部分、又は電子ディスプレイ１８に対応するディスプレイパネルの画素部分に対応することができる。いくつかの実施形態では、画像データは、赤、緑、青の光の組み合わせによって表され、単一の色を有するように見える１つの画素は、実際には、それぞれ、赤、緑、及び青の光の部分を放出して単一の色を作り出す３つのサブ画素である。このようにして、赤－緑－青の光の組み合わせを定量化する数値又は画像データは、それらの特定のサブ画素に関する画像データの色のルミナンス強度（例えば、輝度）を関連付けるデジタルルミナンスレベル又はグレイレベルに対応することができる。理解されるように、画像内のグレイレベルの数は、通常、特定の電子ディスプレイ１８内のグレイレベルを表すために使用されるビット数に依存し、２^Nと表され、Ｎはグレイレベルを表すために使用されるビット数に対応する。例として、電子ディスプレイ１８がグレイレベルを表すために８ビットを使用する実施形態では、グレイレベルは、黒又は無光の場合の０から、最大光及び／又は全光の場合の２５５までの範囲であり、合計で２５６の潜在的なグレイレベルがある。同様に、６ビットを使用する電子ディスプレイ１８は、各サブ画素のルミナンス強度を表すために６４グレイレベルを使用することができる。

電子ディスプレイ１８の画素内にメモリを有することにより、画像データを第２の色に関連付けられた追加のサブ画素に同時に送信する必要なしに、画像データを１つの色に関連付けられたサブ画素に送信することが可能になる。本開示の目的のために、サブ画素は、赤－緑－青の色チャネルに関して論じられ、色チャネルは単一の色のグレイレベルを含む画像データのレイヤであり、追加の色チャネルと組み合わされると真の又は所望の色の画像が作成され、色チャネルの画像データは、色チャネルのサブ画素に送信された画像データに対応する。しかし、青－緑－赤、シアン－マゼンタ－黄、及び／又はシアン－マゼンタ－黄－黒など、色チャネル及び／又はサブ画素の任意の組み合わせを使用してもよいことを理解されたい。

図示を助けるために、それぞれ電子デバイス１０として実装され得る、画素内メモリを実装しない電子ディスプレイ１８に関連付けられたディスプレイシステム５０と、画素内メモリを実装する電子ディスプレイ１８に関連付けられたディスプレイシステム５２とが、図５に示されている。ディスプレイシステム５０は、画像データ５６を受信するためのタイミングコントローラ５４と、フレームバッファ５８と、行ドライバ６０と、通信リンク６４を介してタイミングコントローラ５４に通信可能に結合された列ドライバ６２と、列ドライバ６２及び行ドライバ６０から制御信号を受信して、電子ディスプレイ１８上に画像を作成する画素アレイ６６と、を含む。更に、ディスプレイシステム５２は、画像データ５６を受信するためのタイミングコントローラ５４と、行ドライバ６０と、通信リンク６８を介してタイミングコントローラ５４に通信可能に結合された列ドライバ６２と、列ドライバ６２及び行ドライバ６０から制御信号を受信して、電子ディスプレイ１８上に画像を作成する画素内メモリ技術を実装する画素アレイ６９と、を含む。

画像を表示する準備において、ディスプレイシステム５０は、タイミングコントローラ５４において画像データ５６を受信してもよい。タイミングコントローラ５４は、画像データ５６を受信及び使用してクロック信号及び／又は制御信号を決定し、列ドライバ６２及び行ドライバ６０を介する、画像データ５６の画素アレイ６６への供給を制御することができる。加えて又は代わりに、いくつかの実施形態では、画像データ５６は、フレームバッファ５８によって受信される。

いずれの場合も、フレームバッファ５８は、列ドライバ６２及び／又は行ドライバ６０に出力される前に画像データ５６を記憶するためのタイミングコントローラ５４の外部記憶装置として機能することができる。タイミングコントローラ５４は、通信リンク６４を介して、フレームバッファ５８から列ドライバ６２及び／又は行ドライバ６０に画像データ５６を送信してもよい。

通信リンク６４は、全てのチャネルに関連付けられた画像データ５６、例えば、赤のチャネル、緑のチャネル、青のチャネルに関連付けられた画像データ５６を、行ドライバ６０及び／又は列ドライバ６２に同時に送信するのに十分な大きさである（例えば、画像データの送信帯域幅によって決定される）。このようにして、通信リンク６４は、赤色チャネル、緑色チャネル、及び青色チャネルの画素アレイ６６のそれぞれの画素に関連付けられた画像データ５６を同時に通信する。列ドライバ６２及び行ドライバ６０は、画像データ５６に基づく制御信号を画素アレイ６６に送信することができる。制御信号に応答して、画素アレイ６６は、画像を通信するために、例えば０～２５５の範囲のグレイレベルで示される様々な光度又は輝度で光を放出する。

しかしながら、ディスプレイシステム５２は、タイミングコントローラ５４において画像データ５６を受信する。タイミングコントローラ５４は、画像データ５６を画素内メモリ画素アレイ６９に供給するために使用されるクロック信号を決定するために、画像データ５６を使用してもよい。タイミングコントローラ５４は、画像データ５６に関連付けられたデジタルデータ信号を用いて画素アレイ６９のメモリをプログラムするために、画像データ５６を行ドライバ６０及び／又は列ドライバ６２に送信し、デジタルデータ信号は、画素アレイ６９の画素の発光輝度／グレイレベルを示す。

画素内メモリシステム及び方法を実施することによって、ディスプレイシステム５２は、例えば、通信リンク６４を介して通信される信号の帯域幅と比較した場合に、通信リンク６８を介して通信される信号の帯域幅を低減することができる。いくつかの例では、画像データ５６の単一チャネルは、全てのチャネルが画素アレイ６６（例えば、赤－緑－青色チャネル）に同時に送信されるのとは対照的に、通信リンク６４（例えば、赤色チャネル）を介して送信することができる。このようにして、通信リンク６８は、赤色チャネル、緑色チャネル、及び青色チャネルの画素アレイ６６のそれぞれの画素に関連付けられた画像データ５６を異なる時間に通信し、画像データ５６を通信するために使用される信号の全体帯域幅の減少を引き起こす。通信リンク６８の全体帯域幅を減少させると、所与の時間により少ないデータ（例えば、画像データの単一チャネル）を処理することが、より多くのデータ（例えば、画像データの３つのチャネル）を処理するよりも消費する処理リソースが少なくなる可能性があるため、電子デバイス１０の電力消費の減少につながる可能性がある。

画像を表示するための画素内メモリを備えた画素アレイ６９の動作について詳しく説明するために、通信リンク６８を介して行ドライバ６０及び／又は列ドライバ６２にリンクされたタイミングコントローラ５４を有する、画素内メモリを実装するディスプレイシステム５２Ａの例が図６に示されている。ディスプレイシステム５２Ａは、Ｌ行×Ｍ列の画素アレイ６９を含み、１つ以上の画素７０はそれぞれ、電子ディスプレイ１８の色チャネルに対応するサブ画素７２、例えば、赤色のサブ画素７２Ｒ、緑色のサブ画素７２Ｇ、及び青色のサブ画素７２Ｂを含み、サブ画素７２の各々は、Ｎビットまで記憶するメモリ７８と、サブ画素７２を動作させて光を放出させるドライバ（ＤＲＶ）８０とを含み、これは図６に示されている。図示したディスプレイシステム５２Ａは、単に例示することを意図しているに過ぎず、限定するものではないことを理解されたい。例えば、いくつかの実施形態では、画素アレイ６９は、赤－緑－青の色チャネルの代わりに、又はそれに加えて、シアン－黄－マゼンタの色チャネルに対応する様々な量のシアン、黄色、及びマゼンタ色の光を放出するサブ画素７２を含んでもよい。

ディスプレイシステム５２Ａの動作を説明すると、タイミングコントローラ５４は、画素アレイ６９を有する電子ディスプレイ上に表示される次の画像に対応する画像データ５６を受信する。タイミングコントローラ５４は、画像データ５６に応答する制御信号及び／又はクロック信号を生成し、画素７０の動作行に関連する信号を行ドライバ６０に送信し、画素７０の動作列に関連する信号を列ドライバ６２に送信する。行ドライバ６０は、タイミングコントローラ５４から送信された画像データ５６に関連付けられた信号に応答して、赤－緑－青（ＲＧＢ）チャネルごとに放出制御信号８２及び書き込み制御信号８４を生成する。列ドライバ６２はまた、タイミングコントローラ５４から送信された画像データ５６に関連付けられた信号に応答して、画素７０の各々のメモリ７８に送信される画像データ８６を生成する。列ドライバ６２は、一部の実施形態では、画像データ５６に関連付けられた信号及び／又は画像データ５６に応答して画像データ８６を生成することができるが、いくつかの実施形態では、画像データ５６は、画素７０の各々に画像データ８６として送信する。列ドライバ６２は、サイズＮビットでもあるメモリ７８のサイズに一致する各サブ画素７２のサイズＮビットのデータを生成する。

一般に、放出制御信号８２、書き込み制御信号８４、及び画像データ８６の送信を介して、画素７０は、光を放出して電子ディスプレイ１８上に画像を作成するように動作される。画素７０のそれぞれは、行ドライバ６０から送信された放出制御信号８２のそれぞれの放出制御信号８８、書き込み制御信号８４のそれぞれの３つの書き込み制御信号９０、及び画素７０のチャネルに関するそれぞれの画像データ９２、例えば、赤色チャネルの画像データのＮビット（画像データ－Ｒ）９２Ｒ、緑色チャネルの画像データのＮビット（画像データ－Ｇ）９２Ｇ、及び青色チャネルの画像データのＮビット（画像データ－Ｂ）９２Ｂを受信する。書き込み制御信号８４は、画素７０のメモリ７８が、列ドライバ６２によって送信された画像データ８６によってプログラムされることを可能にすることができる。更に、放出制御信号８２のそれぞれの放出制御信号８８は、画素７０が光を放出することができるかどうかを制御することができる。放出制御信号８８は、列のそれぞれの画素７０に送信される。有効化された放出制御信号８８は、ドライバ８０をアクティブ化して、メモリ７８からのデジタル画像データ９２を、画素７０の光放出部分、例えば、画素７０から光を放出させるためにアナログデータ信号を使用するサブ画素７２と関連付けられた発光ダイオード（ＬＥＤ）に送信させることができる。図示の実施形態では、画素７０の列、例えば、第１の列内の画素７０Ｒ１Ｃ１、Ｒ２Ｃ１、Ｒ３Ｃ１からＲＬＣ１は、同じ放出制御信号８８を受信する。画素７０に送信された画像データ９２は、画素７０に全体的な色及び／又は輝度の光を放出させる。

画素７０から放出された知覚される色は、画素７０の３つのチャネルのそれぞれから放出される光、すなわちそれぞれのサブ画素から放出される光に基づいて変化する。例えば、各サブ画素を輝度０を出力するように動作させると、画素７０がオフに見えるようになり、赤色のサブ画素７２Ｒに輝度１００％で出力し、緑色のサブ画素７２Ｇに輝度５０％で出力し、青色のサブ画素７２Ｂに輝度０％で出力するように動作させると、橙色として知覚される全体的な色を画素７０に放出させることができる。したがって、データは、画素７０の個々の色チャネルに対応するようにレンダーリングされ、各サブ画素７２に送信される。

画素７０内にメモリ７８を実装することにより、画像の所望の提示時間の前に、画像データ９２が画素７０にプログラムされることが可能になる。いくつかの実施形態では、有効化された書き込み制御信号９０は、メモリ７８に、記憶された画像データ９２をクリア（又は上書き）させ、書き込み制御信号９０を有効化しないと、メモリ７８に、プログラムされた画像データ９２を保持させることができる。例えば、新しい画像データを書き込むために、書き込み制御信号－Ｒ ９０Ｒは、赤色のサブ画素７２Ｒのメモリ７８をクリアさせ、新しい画像データの書き込み、画像データ－Ｒ ９２Ｒのメモリ７８へのロードを有効化することができる。この実施例では、書き込み制御信号－Ｂ ９０Ｂは有効化されていないため、青色のサブ画素７２Ｂのメモリ７８はクリアされず、そのプログラムされた画像データ、画像データ－Ｂ ９２Ｂを保持し続ける。メモリ７８を画素７０内に有することは、メモリ７８が、データの全フレームではなく画像データ８６の一部が一度に書き込まれることを可能にするため、電子ディスプレイ１８上に表示する画像データを通信するために利用可能な帯域幅の使用を改善するので、ディスプレイ技術及び処理技術の改善であり、並びに、図５を参照して先に説明したように、画像データを処理するために使用される電力消費の改善である。

画素アレイ６９では、画像データ８６は、直接通信可能なカップリング、例えば、通信可能なカップリング９４を介して、列ドライバ６２からサブ画素７２へと通信される。いくつかの実施形態では、多重化回路を使用して、サブ画素７２への画像データ８６の送信を制御することができ、その結果、多重化制御信号が列ドライバ６２によって使用されて、画像データ９８のサブ画素７２への送信を調停することができ、例えば、そのような調停では、赤色のサブ画素７２Ｒは、青色のサブ画素７２Ｂ又は緑色のサブ画素７２Ｇと同時に画像データ９８を受信しない場合がある。

詳しく説明するために、通信リンク６８を介して行ドライバ６０及び列ドライバ６２にリンクされたタイミングコントローラ５４を含む、画素内メモリを実装する電子ディスプレイ１８に関連付けられたディスプレイシステム５２Ｂの例示的な実施形態が図７に示されている。図６に示されるディスプレイシステム５２Ａと同様のディスプレイシステム５２Ｂは、Ｌ行×Ｍ列の画素アレイ６９を含み、１つ以上の画素７０はそれぞれ、サブ画素７２、例えば、赤色のサブ画素７２Ｒ、緑色のサブ画素７２Ｇ、及び青色のサブ画素７２Ｂを含み、サブ画素７２の各々は、Ｎビットまで記憶するメモリ７８と、サブ画素７２を動作させて光を放出させるドライバ（ＤＲＶ）８０とを含み、これは図６に示されている。図示したディスプレイシステム５２Ｂは、単に例示することを意図しているに過ぎず、限定するものではないことを理解されたい。図６及び図７の両方に共通であるディスプレイシステム５２の機能及び／又は説明は、本明細書に依拠している。

図７のディスプレイシステム５２Ｂの例示的な実施形態では、画素アレイ６９は、列ドライバ６２からサイズＮビットの画像データ９８を受信する多重化回路９６を含む。多重化回路９６は、多重制御信号１０１のそれぞれの多重制御信号（ＭＵＸ制御信号）１００に応答する。ＭＵＸ制御信号１００は、多重化回路９６に、画素７０のサブ画素７２にデータを出力させることができる。このようにして、ＭＵＸ制御信号１００の放出を通じて列ドライバ６２は、例えば、通信可能なカップリング９４を介して、画素７０のサブ画素７２（例えば、１つの色チャネル）をプログラムするように動作することができる。画素アレイ６９については、サブ画素７２回路の様々な実施形態を使用することができる。

画素内メモリ技術を実装するサブ画素７２の一実施形態の一実施例は、メモリ７８、ドライバ８０、電流源１０２、ＬＥＤ１０３、スイッチ１０４、及びカウンタ１０５を含み、サブ画素７２は、画像データ９８、ビットプレーンクロック１０６、リセット信号１０８、共通電圧１１０、第１の基準電圧１１２、第２の基準電圧１１４、及びデータクロック１１６を含む様々な信号を受信し、これは図８に示されている。図示したサブ画素７２は、単に例示することを意図しているに過ぎず、限定するものではないことを理解されたい。例えば、メモリ７８は、１２ビットレジスタとして図示されているが、任意の好適な数のビットを記憶する任意の好適なメモリ回路であってもよい。

図示されたサブ画素７２は、バイナリパルス幅変調発光スキームに従って発光することができる。サブ画素７２の動作を説明するために、画像データ９８は、例えば、列ドライバ６２からメモリ７８に送信する。加えて又は代わりに、画像データ９２、画像データ５６、又は任意の好適な画像データは、記憶のためにメモリ７８に送信されてもよい。画像データ９８を受信すると、メモリ７８は、データクロック１１６によってクロックインされた画像データ９８を記憶する。画像データ９８は、任意の所与のビットがゼロ「０」又は１「１」に等しくなり得るようにバイナリデータによって表すことができ、ここで、０はシステムの論理ロー電圧値に対応し、１はシステムの論理ハイ電圧値に対応する。メモリ７８は、カウンタ１０５とビットプレーンクロック１０６との組み合わせによって生成されたクロック信号に従って、例えば、最下位ビットから最上位ビットの順にビットごとに、画像データ９８をスイッチ１０４に出力することができる。

図示のように、ビットプレーンクロック１０６は、画像データ９８内の特定のビットの影響レベルに対応するように時間と共に増加する時間周期を有する。このようにして、画像データ９８の最下位ビットは、画像データ９８の最上位ビットよりも短いクロック時間周期に関連付けられてもよい。

メモリ７８が、例えばビットプレーンクロック１０６の立ち上がりエッジで画像データ９８を出力すると、画像データ９８は、スイッチ１０４を操作して開閉させる。０ビットはスイッチ１０４を開き、ＬＥＤ１０３に光を放出させない一方で、１ビットはスイッチ１０４を閉じ、ＬＥＤ１０３に光を放出させる。スイッチ１０４の動作は、ＬＥＤ１０３からの光の放出を変調する方法として、様々な発光周期で発生し、変調が変化するにつれて、サブ画素７２の知覚輝度を変化させる。したがって、メモリ７８から出力された画像データ９８とスイッチ１０４との関係により、「００００００００００００」に等しい画像データ９８は、ＬＥＤ１０３に光を放出させない可能性があり、「１０１０１１０００１１１」に等しい画像データ９８は、ＬＥＤ１０３をより明るく知覚されるようにする。「１０１０１１０００１１１」に等しい画像データ９８は、サブ画素７２が、スイッチ１０４が光を放出することを可能にする値である、各論理ハイ値「１」に応答して光を放出するように動作するため、より明るく知覚され得る。発光期間中にスイッチ１０４が作動する回数が多いほど、時間と共により多くの光が放出されるため、画素はより明るく知覚される（例えば、光は「１」に応答して放出し、「０」に応答して放出しない）。このようにして、画像データ９８は、グレイレベルの正確なバイナリ表現であることなく、サブ画素７２の所望のグレイレベルから導出され得る。しかしながら、サブ画素７２の所望のグレイレベルが、画像データ９８を介して送信されるバイナリ表現に実際に等しいシナリオが存在し得ることに留意されたい。

スイッチ１０４が閉じると、共通電圧１１０と第１の基準電圧１１２との間に電気的接続が作成される。これにより、電流源１０２からの電流がＬＥＤ１０３を通って送信され、サブ画素７２から光が放出されることを可能にする。したがって、サブ画素７２の発光期間は、サブ画素７２から放出される知覚光を制御するために変更させることができ、発光期間は、メモリ７８に記憶された画像データ９８のビット配置（例えば、最上位ビット、最下位ビット）に対応し、画像データ９８のビットが最上位ビット位置に近いほど、画像データ９８のそのビットに対応する発光期間は長くなる。カウンタ１０５が１１までカウントすると、カウンタ１０５は再スタートし、例えば、最後の最上位ビット放出期間後の次の最下位ビットに対応するように、ビットプレーンクロック１０６にそのクロック間隔を再スタートさせる。加えて又は代わりに、いくつかの実施形態では、第２の基準電圧１１４は、ＬＥＤ１０３から放出される光を制御するために使用される全体的な電流値を変更するために含まれる。例えば、第２の基準電圧１１４は、より低い電流値を使用してＬＥＤ１０３から光を放出させるか、ＬＥＤ１０３を有効にできるように、電流変化に対するＬＥＤ１０３の感度を高めることができる。

この発光スキームは、サブ画素７２のためのバイナリパルス幅変調発光スキームと呼ばれるが、これは、画像データ９８が、サブ画素７２の知覚輝度を変化させるようにサブ画素７２からの発光を変調するように選択されたバイナリデータであるためである。グラフ１１８は、バイナリパルス幅変調発光スキームによって引き起こされるサブ画素７２の発光期間を示す。バイナリパルス幅変調発光スキームでは、サブ画素７２は、光の発光期間を変化させることによって放出される光の知覚輝度を変化させるように動作される。グラフ１１８に示すように、サブ画素７２によって受信された画像データ９８は、５ビットのバイナリデータによって表される。したがって、画像データ９８が０１１１１に等しいとき、サブ画素７２は、最下位ビットの発光期間１２４Ａと、後続のビットの発光期間１２４Ｂ、１２４Ｃ、及び１２４Ｄとを有する第１の範囲１２０に対応する光を放出する。この実施形態では、メモリ７８からの画像データ９８の最下位ビットは、最初にスイッチ１０４を動作させるので、最下位ビットは第１の発光期間１２４Ａに時間的に対応する。したがって、第１の発光期間１２４Ａと発光期間１２４Ｂとの間に発光期間がないことから分かるように、スイッチ１０４を操作するためのビットの送信の間に、発光は一時的に停止する。更に、画像データ９８が１１１１１に等しいとき、サブ画素７２の発光期間は、第１の範囲１２０に最上位ビットに対応する最後の発光期間１２４Ｅを加えたものに等しい第２の範囲１２２に対応する（例えば、最上位ビットがここで１として有効になるため）。

バイナリパルス幅変調発光スキームに従う場合、０１１１１のデータを有する画像データ９８は、電子ディスプレイ１８の視聴者によって光がどのように知覚されるかにより、１１１１１のデータを有する画像データ９８よりも明るくないと知覚される。これは、全発光サイクル中に発生する発光期間が多いほど（例えば、１１１１１である画像データ９８中の全ての１によって表されるように）、サブ画素７２から放出される光はより明るく知覚されるからである。したがって、サブ画素７２が第１の範囲１２０に加えて最後の発光期間１２４Ｅのために放出される場合（例えば、画像データ９８の最上位ビットが１である場合）、サブ画素７２は、第１の範囲１２０だけ発光するサブ画素７２よりも、電子ディスプレイ１８上でより明るく知覚され得る。

メモリ７８、ドライバ８０、電流源１０２、ＬＥＤ１０３、スイッチ１０４、カウンタ１３０、及びコンパレータ１３２を含み、サブ画素７２が、画像データ９８、グレイレベルクロック１３４、共通電圧１１０、第１の基準電圧１１２、第２の基準電圧１１４、及びデータクロック１１６を含む様々な信号を受信する、サブ画素７２の一実施形態の別の実施例は、図９に示されている。図示したサブ画素７２は、単に例示することを意図しているに過ぎず、限定するものではないことを理解されたい。例えば、メモリ７８は、８ビットレジスタとして図示されているが、任意の好適な数のビットを記憶する任意の好適なメモリ回路であってもよい。

画素内メモリを有する図示されたサブ画素７２は、単一のパルス幅発光スキームに従って発光することができる。サブ画素７２の動作を説明するために、画像データ９８は、記憶のために例えば、列ドライバ６２からメモリ７８に送信する。加えて又は代わりに、画像データ９２、画像データ５６、又は任意の好適な画像データは、記憶のためにメモリ７８に送信されてもよい。いくつかの実施形態では、画像データ９８は、データクロック１１６によって、例えば、データクロック１１６の立ち上がりエッジでメモリ７８にクロックインされてもよい。サブ画素７２に通信される画像データ９８は、サブ画素７２が光を放出する所望のグレイレベルに対応し得る。メモリ７８に記憶された画像データ９８を使用して、コンパレータ１３２は、カウンタ１３０によって表される現在の数が、メモリ７８内の画像データ９８以下であるかどうかを判定する。換言すれば、カウンタ１３０は、画像データ９８によって示される数までカウントし、カウンタ１３０によって表される数が、例えば、画像データ９８によって示される数以下であるという条件を満たすことに応答して、コンパレータ１３２は、条件が満たされるとスイッチ１０４を閉じる制御信号を出力する。条件が満たされない場合、コンパレータ１３２は制御信号を出力せず、スイッチ１０４を開く。加えて又は代わりに、コンパレータ１３２は、非アクティブ化制御信号を有効化して、スイッチ１０４を開ける。例えば、メモリ７８が、数１８１に対応する１０１１０１０１のバイナリシーケンスを記憶する場合、コンパレータ１３２は、カウンタ１３０が数１８１までカウントしたかどうかをチェックし、カウンタ１３０が数１８１を超えると、コンパレータ１３２は、スイッチ１０４を開く信号を送信して、発光を停止する。

スイッチ１０４が閉じると、共通電圧１１０と第１の基準電圧１１２との間に電気的接続が作成される。これにより、電流源１０２からの電流がＬＥＤ１０３を通って送信され、サブ画素７２から光が放出される。したがって、サブ画素７２の発光期間は、画像データ９８によって示される数を変更することにより、サブ画素７２から放出された知覚光を制御するために変更することができる。加えて又は代わりに、いくつかの実施形態では、第２の基準電圧１１４は、ＬＥＤ１０３から放出される光を制御するために使用される全体的な電流値を変更するために含まれる。例えば、第２の基準電圧１１４は、より低い電流値を使用してＬＥＤ１０３から光を放出させるか、ＬＥＤ１０３を有効にできるように、電流変化に対するＬＥＤ１０３の感度を高めることができる。

カウンタ１３０は０から２５５までカウントし、グレイレベルクロック１３４、例えば、グレイレベルクロック１３４の立ち上がりエッジに基づいて増分する。グレイレベルクロック１３４の周期は、電子ディスプレイ１８のグレイレベルの増分間の時間差、例えば、グレイレベル１００の発光とグレイレベル１０１の発光との間の発光の差を表す。このようにして、カウンタ１３０は、メモリ７８に記憶された画像データ９８によって表される数までカウントし、その後、所望のグレイレベルに対応する時間周期で発光させる。カウンタ１３０は、メモリ７８に記憶された画像データ９８によって表される数を超えて、最大値、例えば、２５５までカウントし続けてもよく、最小値、例えば０でカウントを再開してもよい。したがって、いくつかの実施形態では、カウンタ１３０のカウント範囲は、カウンタ１３０の設計を通じて、例えば、カウンタ１３０に含まれるいくつかのレジスタ及び／又は論理構成要素を通じて定義されてもよい。カウンタ１３０が０でカウントを再開する時までに、追加の画像データ９８をメモリ７８に記憶して、追加の画像データ９８に関連付けられたグレイレベルの次の発光期間の比較を開始することができる。

この発光スキームに従うことにより、サブ画素７２は、単一パルス幅変調発光スキームに従うことができる。単一パルス幅変調発光スキームに従うサブ画素７２からの光の放出の表現がグラフ１３６に示されている。グラフ１３６は、実際の発光期間１３８及び全発光期間１４０を含む。全発光期間１４０は、画像データ９８として送信される最大数、例えば２５５によって表される発光の合計長さに対応し、サブ画素７２から放出される光の最大知覚輝度に対応してもよい。実際の発光期間１３８は、例えばカウンタ１３０から画像データ９８として送信される最大値未満の数に従って、サブ画素７２が光を放出した期間に対応する。カウンタ１３０は、全発光期間１４０によって表される時間を受けて０から２５５まで増分するが、コンパレータ１３２は、実際の発光期間１３８によって表される時間の間、光を放出することを可能にする。このようにして、サブ画素７２は、様々な知覚輝度の光を放出することができる。

メモリ７８、ドライバ８０、電流源１０２、ＬＥＤ１０３、スイッチ１０４、アキュムレータ１５０、及び加算器１５２を含み、サブ画素７２が、放出クロック１５４、画像データ９８、共通電圧１１０、第１の基準電圧１１２、第２の基準電圧１１４、及びデータクロック１１６を含む様々な信号を受信する、サブ画素７２の一実施形態の別の実施例は、図１０に示されている。図示したサブ画素７２は、単に例示することを意図しているに過ぎず、限定するものではないことを理解されたい。例えば、メモリ７８は、８ビットの画像データ９８を記憶することができるものとして図示されているが、任意の好適な数のビットを記憶する任意の好適なメモリ回路であってもよい。

画素内メモリを有する図示されたサブ画素７２は、パルス密度変調発光スキームに従って発光することができる。パルス密度変調発光スキームでは、各パルスは、一定の発光及び一定の発光期間を有するが、パルス間の可変分離間隔を有し、サブ画素７２から放出されるより明るい光は、同じ期間中のより多くのパルス数に対応する。パルス密度変調発光スキームのサブ画素７２の動作を説明するために、画像データ９８は、記憶のために例えば、列ドライバ６２からメモリ７８に送信する。加えて又は代わりに、画像データ９２、画像データ５６、又は任意の好適な画像データは、記憶のためにメモリ７８に送信されてもよい。サブ画素７２に送信された画像データ９８は、サブ画素７２が光を放出する所望のグレイレベルに少なくとも基づいて生成される。

画像データ９８を受信すると、メモリ７８は、データクロック１１６に従って画像データ９８を記憶し、例えば、データクロック１１６の各立ち上がりエッジで、画像データ９８のビットをビットごとにロードする。メモリ７８は、アキュムレータ１５０に記憶されたバイナリデータに追加される画像データ９８を出力する。アキュムレータ１５０は８ビットアキュムレータとして示されているが、任意の好適なアキュムレータ又はレジスタを使用してデータを一時的に記憶してもよいことを理解されたい。加算器１５２は、放出クロック１５４、例えば、放出クロック１５４の立ち上がりエッジに応答して、画像データ９８及びアキュムレータ１５０のバイナリデータのバイナリ加算を実行することができる。加算器１５２からの合計は、次の画像データ９８と共に使用するためにアキュムレータ１５０に記憶するために送信され、キャリービットがスイッチ１０４を開閉するために使用される。

スイッチ１０４が閉じると、共通電圧１１０と第１の基準電圧１１２との間に電気的接続が作成される。これにより、電流源１０２からの電流がＬＥＤ１０３を通って送信され、一般に、サブ画素７２から光が放出されることを可能にする。このようにして、放出クロック１５４によって生成されたパルスと、加算からキャリービットを送信する加算器１５２との間の可変分離間隔は、サブ画素７２からの光の放出を変化させることに寄与することができる。したがって、サブ画素７２の発光パルスを分離する間隔は、サブ画素７２から放出された光を制御するように変化させることができ、より明るい光は、パルスを分離するより小さい間隔に応答して放出することができる（例えば、より高い密度のパルスは、ＬＥＤ１０３から放出されたより明るい知覚光に対応する）。加えて又は代わりに、いくつかの実施形態では、第２の基準電圧１１４は、ＬＥＤ１０３から放出される光を制御するために使用される全体的な電流値を変更するために含まれる。例えば、第２の基準電圧１１４は、より低い電流値を使用してＬＥＤ１０３から光を放出させるか、ＬＥＤ１０３を有効にできるように、電流変化に対するＬＥＤ１０３の感度を高めることができる。

グラフ１５６は、パルス密度変調発光スキームによって引き起こされる発光パルス及びパルス間の可変分離間隔を示す。パルス密度変調発光スキームでは、サブ画素７２は、サブ画素７２から放出される全光を変化させるために、異なる長さの無放出間隔で分離されたパルスを放出する。グラフ１５６に示されるように、画像データ９８は、サブ画素に発光パルス１５８を放出させ、無発光間隔１６０の時間周期にわたって発光しないようにすることができる。例えば、発光パルス１６２は、発光間隔１６０よりもそれぞれの発光パルスを分離するより短い無発光間隔を有し、したがって、サブ画素７２のＬＥＤ１０３は、発光パルス１５８によって、ＬＥＤ１０３から放出された光よりも明るく知覚される発光パルス１６２の光を放出することができる。

したがって、要約すると、画素内メモリ技術を使用することにより、タイミングコントローラ５４は、全てのサブ画素７２に画像データを同時にプログラミングするのではなく、画像データ９８のより小さな部分で画像データ９８をディスプレイシステム５２にプログラムすることができる。図示するために、１つ以上のメモリ７８に記憶するための画像データを送信するための準備のために、ディスプレイシステム５２内で送信される信号のタイミング図は、赤色の画像データ送信期間１７４Ｒ、緑色の画像データ送信期間１７４Ｇ、青色の画像データ送信期間１７４Ｂ、１つ以上のコピー期間１７６、及び１つ以上の有効期間１７８を図示し、これは図１１に示されている。

図示のように、列ドライバ６２は、１つ以上の赤色のサブ画素７２Ｒの１つ以上のメモリ７８への赤色のデータのコピーを開始する信号を受信してもよい。信号を受信すると、列ドライバ６２は、赤色のデータを赤色のサブ画素７２Ｒに送信する準備のために、コピー期間１７６に入ることができる。コピー期間１７６の間、列ドライバ６２は、例えば、行デコーダなどの内部回路を介して、ディスプレイシステム５２の画素７０に関連付けられた多重化回路９６を有効にする準備をすることができる。列ドライバ６２又は他の好適な回路は、多重化回路９６を動作させて、赤色のサブ画素７２Ｒのメモリ７８のプログラミングを可能にすることができ、例えば、多重化制御信号１０１を有効化及び／又は無効化することによって、青色のサブ画素７２Ｂ及び緑色のサブ画素７２Ｇのメモリ７８のプログラミングを許可しないように多重化回路９６を動作させることができる。このようにして、赤色の画像データは、赤色のサブ画素７２Ｒに対応するメモリ７８に送信及び記憶されてもよい。コピー期間１７６の終了時に、列ドライバ６２は、赤色の画像データ送信期間１７４Ｒの間に、赤色の画像データを赤色のサブ画素７２Ｒに送信してもよい。送信された赤色の画像データは、新しい赤色の画像データでプログラムされる赤色のサブ画素７２Ｒのそれぞれのメモリ７８に送信される。赤色の画像データを赤色のサブ画素７２Ｒに送信すると、列ドライバ６２及び行デコーダは、緑色の画像データ及び青色の画像データについて、記載のプロセスを繰り返すことができ、各画素７０に関連付けられた様々な色チャネルの選択的プログラミングを可能にする。

一般に、サブ画素７２は、列ドライバ６２及び／又は行ドライバ６０などからの１つ以上の制御信号を受信することによって光を放出するように動作される。行ドライバ６０及び列ドライバ６２は、サブ画素７２の電流ドライブなどのサブ画素７２の構成要素を制御するための制御信号を使用することによって、サブ画素７２の動作を制御することができる。上述のように、列ドライバ６２は、少なくともサブ画素７２への画像データの送信を担当することができ、行ドライバ６０は、サブ画素７２に送信する発光を制御するための１つ以上の制御信号を担当することができる。サブ画素７２は、トランジスタなどの、これらの制御信号及び画像データに応答する任意の好適な制御可能な要素を含んでもよく、その一例は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。しかしながら、薄膜トランジスタ（ＴＦＴ）、ｐ型及び／又はｎ型ＭＯＳＦＥＴ、並びに他のトランジスタ型を含む、任意の他の好適な種類の制御可能な要素を使用することもできる。

いくつかの実施形態では、行ドライバ６０及び／又は列ドライバ６２は、初期化プロセス、充電プロセス、プログラミングプロセス、及びサブ画素７２への発光プロセスを実行して、電子ディスプレイ１８に画像を表示する準備をすることができる。これらのプロセスを実行することにより、電子ディスプレイ１８の行ドライバ６０及び／又は列ドライバ６２は、プログラミングされるサブ画素７２を初期化することができ、プログラミングのためにコンデンサを充電することができ、サブ画素７２に光を放出させるように設計されたドライブ電流に対応する信号でサブ画素７２をプログラムすることができ、画像データがサブ画素７２からの光の放出を制御できるようにすることができる。いくつかの実施形態では、電流ドライブは、サブ画素７２内にドライブ電流を生成することを担当することができる。

電流ドライブを有するサブ画素回路を詳しく説明するのを助けるために、初期化トランジスタ（ＭＩＮＩ）２２０、駆動トランジスタ（ＭＤＲ）２２２、選択トランジスタ（ＭＳＥＬ）２２４、スイッチングトランジスタ（ＭＳ）２２６、リセットトランジスタ（ＭＲＳＴ）２２８、ＬＥＤ２３０などの発光部分、コンデンサ２３２、及び自動ゼロトランジスタ（ＭＡＺ）２３４を含むサブ画素７２の一実施形態が図１２に示されている。図示したサブ画素７２は、例示することを意図するものであり、限定するものではないことを理解されたい。例えば、行ドライバ６０及び列ドライバ６２は、本明細書では、画像データ及び電子ディスプレイ１８に次の画像を表示することに関連する制御信号を出力するものとして説明されているが、次の画像を表示するために、任意の好適な構成要素を使用して制御信号を放出することができることを理解されたい。更に、図１２に示される回路は、サブ画素７２及び／又は画素７０内に実装される回路の一例に過ぎず、限定として解釈されるべきではない。例えば、電圧駆動回路（例えば、電圧ドライブ）は、電流駆動回路（例えば、電流ドライブ）の代わりに、サブ画素７２と共に使用されてもよい。

初期化プロセスの間、行ドライバ６０は、リセット制御（ＣＳｒｅｓｅｔ）信号２３５を有効にし、自動ゼロ制御（ＣＳａｕｔｏ．ｚｅｒｏ）信号２３７を無効にすることができる。ＣＳｒｅｓｅｔ信号２３５は、ＭＲＳＴ２２８に送信され得る。ＣＳｒｅｓｅｔ信号２３５を受信したことに応答して、ＭＲＳＴ２２８はアクティブ化し、第１の画像の表示からの残留信号のサブ画素７２からの排出を許可することができる。これらの残留信号は、システム接地又はシステム基準電圧などの、残留信号（例えば、０ボルト）の排出を促すように設計された電圧リセット（Ｖｒｅｓｅｔ）信号２３９に結合されたノードに排出することができる。更に、行ドライバ６０は、選択制御（ＣＳｓｅｌｅｃｔ）信号２４１を有効にすることができる。ＣＳｓｅｌｅｃｔ信号２４１は、ＭＳＥＬ２２４に送信され得る。ＣＳｓｅｌｅｃｔ信号２４１を受信したことに応答して、ＭＳＥＬ２２４はアクティブ化し、電圧データ（Ｖｄａｔａ）信号２４２をコンデンサ２３２のノードに送信することを許可することができる。初期化プロセスを完了するために、行ドライバ６０はまた、初期化制御（ＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ）信号２４３を有効にすることができる。ＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３は、ＭＩＮＩ２２０に送信され得る。ＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３を受信したことに応答して、ＭＩＮＩ２２０はアクティブ化し、コンデンサ２３２の初期化が発生することを許可することができる。この状態で、コンデンサ２３２は、Ｖｄａｔａ信号２４２と初期化電圧（Ｖｉｎｉｔｉａｌｉｚａｔｉｏｎ）信号２４４との間の電圧差に対応する電圧で充電することができる。したがって、電圧差は、初期化に干渉し得る、又はＬＥＤ２３０からの意図しない光の放出を引き起こし得る追加信号を受信することからサブ画素７２を保護しながら、コンデンサ２３２を初期化するための所望の電圧レベルに基づいて、Ｖｄａｔａ信号２４２及びＶｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４４のための異なる値を選択することによってプログラムされてもよい。行ドライバ６０は、行ドライバ６０がＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３を無効にしてＭＩＮＩ２２０を非アクティブ化させるまで、初期化プロセスを継続することができる。

初期化プロセスの後、行ドライバ６０は、ＭＩＮＩ２２０及びＭＲＳＴ２２８が非アクティブである間に充電プロセスを実行してもよい。充電プロセス中、ＭＡＺ２３４及びＭＩＮＩ２２０は非アクティブのままであり、ＭＳＥＬ２２４はアクティブ化されたままである。ＭＳＥＬ２２４がアクティブ化されている間、コンデンサ２３２は、Ｖｄａｔａ信号２４２及び基準電圧（Ｖｒｅｆｅｒｅｎｃｅ）信号２４６に基づいて充電される。コンデンサ２３２を充電することにより、ＭＳＥＬ２２４が非アクティブである間であっても、ドライブ電流がＭＤＲ２２２を通って送信されることを可能になり得る。いくつかの実施形態では、コンデンサ２３２は、ＭＤＲ２２２が発光プロセス全体にわたってアクティブなままであるように、Ｖｄａｔａ信号２４２の電圧値を記憶し、サブ画素７２が、発光のためにＬＥＤ２３０を通る一定のドライブ電流を生成することを可能にする。このように、ドライブ電流は、ＭＳ２２６がアクティブである間にＬＥＤ２３０からの光の放出を可能にするので、サブ画素７２は電流ドライブを有する。

プログラミングプロセスの間、行ドライバ６０は、ＣＳａｕｔｏ．ｚｅｒｏ信号２３７がＭＡＺ２３４のアクティブ化を引き起こすことを可能にし得る。ＭＡＺ２３４がアクティブ化すると、ＭＳ２２６のソースノードの電圧値がＭＤＲ２２２のゲート電圧（Ｖｇ）２４５の電圧値に等しくなるように、コンデンサ２３２のノードとＭＳ２２６のソースノードとの間に電気的なカップリングが形成される。ＭＳ２２６のソースノードの電圧を増加させてＶｇ２４５の電圧値に等しくするのに十分な期間の後、行ドライバ６０は、ＣＳａｕｔｏ．ｚｅｒｏ信号２３７を無効化して、ＭＡＺ２３４を非アクティブ化させることができる。この状態で、サブ画素７２は、ＭＳ２２６のアクティブ化時にＬＥＤ２３０へと送信する準備ができた電気信号でプログラムされる。すなわち、この状態では、サブ画素７２は、ＭＳ２２６を有効化するＣＳｉｍａｇｅ．ｄａｔａ信号２４７に応答して、プログラムされた信号を介して生成されたドライブ電流を送信する準備ができている。

プログラミングプロセスが完了すると、行ドライバ６０は、サブ画素７２を操作して、発光プロセスを実行することができる。発光プロセスの間、サブ画素７２は、例えば、列ドライバ６２からＭＳ２２６に送信された画像データ制御（ＣＳｉｍａｇｅ．ｄａｔａ）信号２４７に従って光を放出する。サブ画素７２は、サブ画素７２を介して表示するための画像データを生成及び／又は生成することができる電子デバイス１０の任意の好適な構成要素からＣＳｉｍａｇｅ．ｄａｔａ信号２４７を受信することができる。ＭＳ２２６は、例えば、有効化されたＣＳｉｍａｇｅ．ｄａｔａ信号２４７に応答して、ＭＳ２２６を切り替えるのに十分な値（例えば、ＭＳ２２６のソースノードにおけるプログラムされた電圧及びＭＳ２２６の閾値電圧を克服するのに十分大きい）を有する電圧の論理ハイビットをアクティブ化する。ＭＳ２２６のアクティブ化時に、ＭＳ２２６のソースノードに記憶された電圧は、ＬＥＤ２３０を通るドライブ電流として送信する。ドライブ電流がＬＥＤ２３０の閾値電圧を超える場合、ＬＥＤの閾値電圧は、ＬＥＤから光が放出される以上の電圧値を表し、したがって、ＬＥＤ２３０は、ドライブ電流の値に少なくとも部分的に基づいて光を放出することができる。

理解されるように、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７は、画像（例えば、第２の画像）を伝達するために特定のグレイレベルで発光するようにサブ画素７２を操作するために使用される画像データを表すバイナリ及び／又はデジタルデータであり得る。前述のように、サブ画素７２は、様々な発光スキームに従って動作することができ、したがって、ＭＳ２２６に送信されるＣＳｉｍａｇｅ．ｄａｔａ信号２４７は、実施形態間で異なり得る。しかしながら、実施形態にわたって、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７は、ディスプレイに表示される画像から導出される。更に、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７の有効化及び／又は無効化は、少なくとも部分的にＬＥＤ２３０に光を放出させるか、又は光を放出させないようにし、したがって、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７がサブ画素７２からの光の放出を変調することを可能にする。

放出プロセスが完了すると、行ドライバ６０は、ＣＳｓｅｌｅｃｔ信号２４１を無効にし、ＣＳｒｅｓｅｔ信号２３５を有効にして、ＭＳＥＬ２２４の非アクティブ化及びＭＲＳＴ２２８のアクティブ化を引き起こすことができる。ＭＳＥＬ２２４が非アクティブにされると、コンデンサ２３２がもはや電荷を受け取らず、発光プロセスからの残留信号がＭＲＳＴ２２８の有効化によって排出されるので、サブ画素７２はもはや光を放出するように動作することができない。

記載のサブ画素７２は、サブ画素７２が、ＬＥＤ２３０を駆動して光を放出するか又は光を放出しない一次電流を有するので、電流ドライブ画素と見なされる。サブ画素７２からの発光のタイミングを制御する様々な制御信号に応答して、ＭＳ２２６を介して一次又はドライブ電流を送信する。記載のサブ画素７２回路は、デジタル出力が、アナログ出力に更に変換することなく、ＬＥＤ２３０からの発光を制御することができる方法を含む特定の利点を有し得る。更に、コンデンサ２３２を含めることにより、基板バイアス効果からのサブ画素７２に関連付けられた閾値電圧の変化、いくつかのトランジスタのゲートに電圧を印加することに関連付けられた副作用を補償することができる。

サブ画素７２に対する更なる改善は、図１２のサブ画素７２の電流ドライブ構造に加えて電圧ドライブが含まれる場合に生じ得る。発光プロセスの開始時に、電圧ドライブが一定期間有効にされて、ＬＥＤ２３０のアノードへの増幅を提供して、光の初期放出を容易にし、ＬＥＤ２３０のアノードを増幅することなく、より弱いドライブ電流を使用して発光を可能にすることができる。ＬＥＤ２３０が順方向バイアス領域内で動作し得るため、より小さいドライブ電流値を使用してＬＥＤ２３０を駆動して発光させることができ、又は、ＬＥＤ２３０の動作領域は、電圧ドライブによって提供される増幅のために、電流の小さい変化に対してより敏感である。

図示するために、電流ドライブ２７０及び電圧ドライブ２７２を含み、メモリ７８を有するハイブリッドドライブを有するサブ画素７２の第２の実施形態が図１３に示されている。図示したサブ画素７２は、例示することを意図するものであり、限定するものではないことを理解されたい。例えば、電流ドライブ２７０及び電圧ドライブ２７２は、サブ画素７２内の別個の要素として示されているが、ドライブの一方又は両方は、前述のドライバ８０に含まれてもよい。

行ドライバ６０及び／又は列ドライバ６２は、制御信号を有効化及び／又は無効化することによって、サブ画素７２を操作して光を放出させることができる。行ドライバ６０及び／又は列ドライバ６２は、制御信号を使用して、初期化プロセス、充電プロセス、プログラミングプロセス、及びサブ画素７２の発光プロセスを含む、サブ画素７２に発光させる様々なプロセスを実行して、表示する画像に対応する画像データの表示を可能にすることができる。

行ドライバ６０及び／又は列ドライバ６２によって放出される制御信号と図１３のサブ画素７２の相互作用を図示するのを助けるために、Ｖｄａｔａ信号２４２、ＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３、ＣＳｓｅｌｅｃｔ信号２４１、ＣＳａｕｔｏ．ｚｅｒｏ信号２３７、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７、ＣＳｓｅｌｅｃｔ信号２８０、及びＣＳｒｅｓｅｔ信号２３５を含む表示に使用される信号に対応するタイミング図２７９が図１４に示されている。タイミング図は例示的であることを意図しており、限定するものではなく、例えば、図１４に示す制御信号は、サブ画素７２内に実装されるよりも多い又は少ない制御信号を表し得ることを理解されたい。

上述の初期化プロセスは、時間周期２８２に対応する。時間周期２８２の間、行ドライバ６０は、Ｖｄａｔａ信号２４２に高電圧を提供することができ、初期化プロセスの持続時間の間ＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３を有効にすることができ、時間周期２８４の間ＣＳｓｅｌｅｃｔ信号２４１を有効にすることができ、ＣＳａｕｔｏ．ｚｅｒｏ信号２３７を無効にすることができ、ＣＳｒｅｓｅｔ信号２３５を無効にすることができ、ＣＳｓｅｌｅｃｔ信号２８０を無効にすることができる。

図１３に戻って参照すると、初期化プロセスを実行するために行ドライバ６０によって出力される制御信号は、前述のように、様々なスイッチング要素のアクティブ化及び／又は非アクティブ化を引き起こす。図１４の制御信号をサブ画素７２に実装することにより、有効化されたＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３に応答してＭＩＮＩ２２０がアクティブ化され、有効化されたＣＳｓｅｌｅｃｔ信号２４１に応答してＭＳＥＬ２２４がアクティブ化され、無効化されたＣＳａｕｔｏ．ｚｅｒｏ信号２３７に応答してＭＡＺ２３４が非アクィブ化され、無効化されたＣＳｒｅｓｅｔ信号２３５に応答してＭＲＳＴ２２８が非アクティブ化され、無効化されたＣＳｓｅｌｅｃｔ信号２８０に応答して電圧ドライブスイッチング要素（ＭＶＤ）２８５が非アクティブ化される。この構成により、Ｖｄａｔａ信号２４２とＶｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４４との間の電圧値の差がコンデンサ２３２を充電することを可能にする。行ドライバ６０は、行ドライバ６０がＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３を無効にして、ＭＩＮＩ２２０を非アクティブ化し、したがって初期化が終了するまで、初期化プロセスを継続することができる。

図１４に戻って参照すると、タイミング図２７９は、初期化プロセスの後に、行ドライバ６０が、ＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３を無効にして、サブ画素７２への充電プロセスを実行することを示している。充電プロセス中、Ｖｄａｔａ信号２４２、ＣＳａｕｔｏ．ｚｅｒｏ信号２３７、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７、ＣＳｓｅｌｅｃｔ信号２８０、及びＣＳｒｅｓｅｔ信号２３５は、それらの前の状態に留まる。タイミング図２７９は、例えばサブ画素７２及び／又は電子デバイス１０のバイナリデータにおける論理ハイ値に対応する、サブ画素７２回路（ＤＶＤＤ）の高電圧レベルでのＶｄａｔａ信号２４２を示す。いくつかの実施形態では、ＤＶＤＤは、Ｖｒｅｆｅｒｅｎｃｅ信号２４６の電圧値に等しい。

図１３に戻って参照すると、行ドライバ６０によって出力される制御信号は、様々なスイッチング要素をアクティブ化及び／又は非アクティブ化して、充電プロセスを実行する。ＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３を無効化及びＭＩＮＩ２２０を非アクティブかすると、コンデンサ２３２は、Ｖｄａｔａ信号２４２及びＶｒｅｆｅｒｅｎｃｅ信号２４６に基づいて充電する。コンデンサ２３２を充電することにより、ＭＳＥＬ２２４が非アクティブ化である間であっても、発光プロセスの間、電流ドライブ２７０を使用し続けることが可能になり得る。いくつかの実施形態では、コンデンサ２３２は、ＭＤＲ２２２が発光プロセス全体にわたってアクティブなままであり得るように、充電プロセス後にＶｄａｔａ信号２４２の電圧値を保持し、電流ドライブ２７０が、発光のためにＬＥＤ２３０を通る一定のドライブ電流を生成することを可能にする。

コンデンサ２３２を充電するのに好適な設定期間の後、行ドライバ６０はプログラミングプロセスを実行することができる。図１４を簡単に参照すると、プログラミングプロセスを実行するために行ドライバ６０は、時間周期２８６の間ＣＳａｕｔｏ．ｚｅｒｏ信号２３７を有効にし、Ｖｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３、Ｖｄａｔａ信号２４２、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７、ＣＳｓｅｌｅｃｔ信号２８０、及びＣＳｒｅｓｅｔ信号２３５を、それらの前の状態で保持する。図示のように、行ドライバ６０はまた、プログラミングプロセス中の時間周期２８８の間、Ｖｄａｔａ信号２４２として接地電圧（ＧＮＤ）を送信する。ＧＮＤは、ゼロボルト、又は電子ディスプレイ１８、電子デバイス０、及び／又はサブ画素７２に関連付けられた任意の好適な接地基準電圧に等しくてもよい。

図１３に戻ると、有効にされたＣＳａｕｔｏ．ｚｅｒｏ信号２３７に応答して、ＭＡＺ２３４がアクティブ化する。ＭＡＺ２３４がアクティブ化すると、ＭＳ２２６のソースノードの電圧値がＶｇ２４５の電圧値に等しくなるように、コンデンサ２３２のノードとＭＳ２２６のソースノードとの間に電気的なカップリングが形成される。時間周期２８６の後、行ドライバ６０は、ＣＳａｕｔｏ．ｚｅｒｏ信号２３７を無効化し、ＭＡＺ２３４は非アクティブ化する。この状態で、サブ画素７２は、ＭＳ２２６のアクティブ化時にＬＥＤ２３０へと送信する準備ができた電気信号でプログラムされる。すなわち、この状態では、サブ画素７２は、ＭＳ２２６を有効化するＣＳｉｍａｇｅ．ｄａｔａ信号２４７に応答して、プログラムされた信号を介して生成されたドライブ電流を送信する準備ができている。ＭＳ２２６のソースノードがＶｇ２４５電圧でプログラミングされると、行ドライバ６０はＧＮＤに等しいＶｄａｔａ信号２４２を送信し、時間周期２８４の終了時に、ＣＳｓｅｌｅｃｔ信号２４１を無効にして、ＭＳＥＬ２２４を非アクティブにする。プログラミングプロセスの完了時に、行ドライバ６０は、制御信号を有効化及び／又は無効化して、発光プロセスを実行することができる。

図１４を参照すると、発光プロセス中に、行ドライバ６０は、Ｖｄａｔａ信号２４２をＤＶＤＤに戻してもよく、ＣＳｉｎｉｔｉａｌｉｚａｔｉｏｎ信号２４３を無効化し続けてもよく、ＣＳｓｅｌｅｃｔ信号２４１を無効化し続けてもよく、時間周期２９０の間ＣＳｉｍａｇｅ．ｄａｔａ信号２４７を有効にしてもよく、時間周期２９２の間ＣＳｓｅｌｅｃｔ信号２８０を有効にしてもよく、ＣＳｒｅｓｅｔ信号２３５を無効化し続けてもよい。図示のように、ＣＳｓｅｌｅｃｔ信号２８０は、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７と同時に有効化されるが、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７よりも早く無効化される。これは、ＣＳｓｅｌｅｃｔ信号２８０がスイッチング要素を作動させて、サブ画素７２のＬＥＤ２３０のアノードに増幅を提供するように作用するからである。

図示のために図１３に戻ると、サブ画素７２の電圧ドライブスイッチング要素（ＭＶＤ）２８５は、ＣＳｓｅｌｅｃｔ信号２８０の有効化に応答してアクティブ化し、電圧ドライブ２７２を作動させる。ＭＶＤ２８５がアクティブになったことに応答して、基準電圧（Ｖｒｅｆｅｒｅｎｃｅ）信号３００は、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７が第１の送信されたＣＳｉｍａｇｅ．ｄａｔａ信号２４７のためにスイッチングトランジスタ（ＭＳ）３０２及びＭＳ２２６を有効化すると、ＬＥＤ２３０のアノードに送信する。これにより、Ｖｒｅｆｅｒｅｎｃｅ信号３００は、ＬＥＤ２３０のアノードで送信し、ＭＳ２２６のソースからのより小さいプログラム値を有効化するか、又は「増幅する」して、ＬＥＤ２３０からの光の放出を引き起こす。増幅は、時間周期２９２の間継続することができ、時間周期２９２の終了時に、行ドライバ６０は、ＣＳｓｅｌｅｃｔ信号２８０を無効にして、ＭＶＤ２８５及びＭＳ３０２の非アクティブ化を引き起こす。

一般に、発光プロセスは、時間周期２９０の間継続することができ、増幅は、より短い期間、例えば、時間周期２９２の間持続する。発光プロセス中、サブ画素７２は、ＭＳ２２６のアクティブ化に応答して、ＬＥＤ２３０を通るドライブ電流を送信するようにプログラムされる。前述したように、サブ画素７２のメモリ７８は、デジタルデータを記憶し、デジタルデータを出力する。記載されたハイブリッドドライブを介して、記憶されたデジタルデータは、オーバーヘッドがほとんどなく、電力消費が増加しない、サブ画素７２からの光の発光を制御する制御信号に転じるデジタルデータとしてメモリ７８から送信される。増幅の終わりに、いくつかの実施形態では、サブ画素７２は、時間周期２９４などの持続時間にわたってＣＳｒｅｓｅｔ信号２３５を有効化することによってリセットされ得る。したがって、ＬＥＤ２３０から放出された光は、画像に関連するグレイレベルを通信するために、図８から図１０で先に説明したように、様々な発光スキームに従うことができるが、それは、メモリ７８から出力されたバイナリデータが、ＬＥＤ２３０を介して放出された光を変調するように作用するためである。

サブ画素７２のアノード電圧に対する「増幅」の効果を示すために、例示的なＣＳｉｍａｇｅ．ｄａｔａ信号３５０、ＬＥＤ２３０のアノードにおける電圧に対応する電圧信号３５２、ハイブリッドドライブを実装しないサブ画素７２のためのＬＥＤ２３０を通る電流に対応する電流信号３５４を示すグラフ３４８が図１５に示されている。図示したタイミング図は、例示することを意図するものであり、限定するものではないことを理解されたい。

このシミュレーションでは、ＣＳｉｍａｇｅ．ｄａｔａ信号３５０として、より広いバイナリパルスを提供することによって、バイナリパルス幅変調発光スキームを試験した。グラフ３４８に示されるシミュレーション結果は、一般に、２つの部分を有する。第１の部分３５６は、より遅い発光応答時間に対応することができ、第２の部分３５８は、通常の発光応答時間に対応することができ、発光応答時間は、一般に、印加される電圧に対するＬＥＤ２３０の相対的な応答性を指す。ＬＥＤ２３０のようなＬＥＤは、ＬＥＤのアノードとカソードとの間の電圧の差に基づいて伝導するように動作することも注目に値する。アノードとカソードとの間の電圧差が閾値電圧よりも大きい場合、ＬＥＤは、ＬＥＤを通って送信される電流の値に従って光を放出するように動作する。グラフ３４８では、電流信号３５４は、一般に、ＬＥＤ２３０の発光に対応してもよく、電流信号３５４の値がＣＳｉｍａｇｅ．ｄａｔａ信号３５０の状態と近くなるほど、ＬＥＤ２３０の発光応答時間は良好になる。グラフ３４８では、ＬＥＤ２３０のアノード電圧に対する遅い電荷効果の影響は明らかである。第１の部分３５６の間、第２の部分３５８の間の電流信号３５４の振幅とＣＳｉｍａｇｅ．ｄａｔａ信号３５０との一般的な整合と、第１の部分３５６の間のその一般的な結合の欠如によって示されるように、電流信号３５４は、第２の部分３５８よりもＣＳｉｍａｇｅ．ｄａｔａ信号３５０の状態変化への応答が少ないように見える。発光期間の開始時にアノードを増幅することは、アノード電圧の遅い電荷効果を低減又は排除することができる。

比較のために図１６に進むと、例示的なＣＳｉｍａｇｅ．ｄａｔａ信号３５０、ＬＥＤ２３０のアノードにおける電圧に対応する電圧信号３７４、ハイブリッドドライブを有するサブ画素７２のためのＬＥＤ２３０を通る電流に対応する電流信号３７６を示すグラフ３７０が図１６に示されている。図示したタイミング図は、例示することを意図するものであり、限定するものではないことを理解されたい。例えば、ＣＳｉｍａｇｅ．ｄａｔａ信号３５０は、バイナリパルス幅変調発光スキームに従うことが示されているが、任意の好適な発光スキームは、以下に記載されるような応答性に対する同じ改善を引き起こし得る。

このシミュレーションでは、グラフ３４８と同様に、ＣＳｉｍａｇｅ．ｄａｔａ信号３５０として、より広いバイナリパルスを提供することによって、バイナリパルス幅変調発光スキームを試験した。しかしながら、グラフ３４８とは異なり、グラフ３７０は、電流信号３７６がＣＳｉｍａｇｅ．ｄａｔａ信号３５０の変化に応答することを示している。この改善された応答性は、少なくとも部分的に、サブ画素７２に電圧ドライブ２７２を追加することによるものである。ハイブリッドドライブの電圧ドライブ２７２は、ＬＥＤ２３０のアノードを「増幅」するため、ＬＥＤ２３０のアノードにおける電圧のより小さな変化は、グラフ３４８の第２の部分３５８の同じ及び／又は同様の応答性を引き出すことができる。したがって、グラフ３７０は、サブ画素７２にハイブリッドドライブを少なくとも実施することによって提供される、ディスプレイ技術に対する利益及び改善を示す。

上述のように、画素内メモリ技術を実装するディスプレイは、本開示で前述した利点を達成するために、様々な画素回路実施形態及び様々なメモリ回路実施形態を実装することができる。例示的な実施形態は、バイナリパルス幅発光スキームをサポートするメモリ回路であり、メモリ回路に記憶されたデジタルデータは、画素からの光の放出を制御するために駆動回路に出力される。助言として、バイナリパルス幅放出スキームは、クロック信号、例えばビットプレーンクロックと連携して機能し、メモリ回路から送信されるデジタルデータの様々な部分に寄与重みを割り当てる。いくつかの実施形態では、クロック信号は、記憶されたデジタルデータをメモリ回路から出力するためにレジスタをクロックするために使用される。しかしながら、いくつかの実施形態では、システムクロック及び／又は行ドライバ６０は、発光有効化信号が有効化される時間の長さを通じて、発光持続時間を制御することができる。

発光有効化信号を介した発光の制御を容易にするメモリ回路を図示するのを助けるために、メモリ回路４００Ａアナログ駆動回路４０２、及び発光回路４０４を含むサブ画素７２が図１７に示されている。サブ画素７２は、例示することを意図するものであり、限定するものではないことを理解されたい。例えば、メモリ回路４００Ａは、１２ビットのデジタルデータを記憶するものとして示されているが、１２ビットを超える又は１２ビット未満のデジタルデータを記憶する回路などの任意の好適なメモリ回路が使用されてもよい。

メモリ回路４００Ａは、書き込み可能トランジスタ（ＭＷＲ）４０６、１つ以上のインバータ対４０８、及び送信選択トランジスタ（ＭＳＥＬ）４１０を含み得る。メモリ回路４００Ａは、例えば、列ドライバ６２からデジタルデータ（データ）４１２を受信及び記憶する。ＤＡＴＡ４１２を記憶するメモリ回路４００Ａの前に、行ドライバ６０は、書き込み可能な制御信号（ｗｒｉｔｅ＿ｅｎ）４１４を有効にしてＭＷＲ４０６をアクティブ化し、画像データをメモリ（例えば、インバータ対４０８）に書き込むことを可能にするので、メモリは画像データを記憶することができる。ＤＡＴＡ４１２を受信すると、インバータ対４０８はＤＡＴＡ４１２値を記憶する。メモリ回路４００Ａを使用することにより、ＤＡＴＡ４１２の並列送信が可能になり、それにより、ＤＡＴＡ４１２の各ビットが一度に１ビットずつ記憶されるビット単位の送信に加えて、ＤＡＴＡ４１２の全てのビットが、同時に、又は同じ書き込みサイクルで（例えば、ｗｒｉｔｅ＿ｅｎ信号４１４が有効である場合）、それぞれのインバータ対４０８に記憶されることを強調すべきである。ＭＳＥＬ４１０は、例えば、アナログ駆動回路４０２に送信することを目的としたメモリビットのＭＳＥＬ４１０をアクティブ化するように動作する行ドライバ６０によって送信される有効な選択制御信号（Ｓｅｌ）４１５に応答してアクティブ化する。このようにして、ＭＳＥＬ４１０Ａは、ＭＳＥＬ４１０Ｂが非アクティブ化されるのと同時にアクティブ化されてもよい。したがって、メモリ回路４００Ａは、発光プロセスが開始する前に１つ以上のＤＡＴＡ４１２ビットでロードされ、ＤＡＴＡ４１２は、それぞれのＭＳＥＬ４１０のアクティブ化によって容易にビットごとに読み取られる。

発光プロセスの開始時に、例えば、図１４に記載されているような放出プロセスでは、行ドライバ６０は、発光トランジスタ（ＭＥＭ）４１９のアクティブ化に少なくとも部分的に基づいて、発光を最初に有効にするようにプリチャージ制御信号（Ｐｒｅｃｈａｒｇｅ）４１６を可能にすることができる。ＭＥＭ４１９は、行ドライバ６０に応答してアクティブ化することができ、それにより発光制御信号（Ｅｍｉｔ＿ｅｎ）４２０が有効になる。いくつかの実施形態では、行ドライバ６０は、Ｅｍｉｔ＿ｅｎ信号４２０と同時にプリチャージ信号４１６を有効にすることにより、ＭＳＥＬ４１０の起動前にＶｒｅｆｅｒｅｎｃｅ信号２４６がＭＳ２２６に送信されて、ＬＥＤ２３０のアノードをプリチャージ又は増幅することを可能にすることができる。プリチャージが完了した後、発光プロセスの間、Ｅｍｉｔ＿ｅｎ信号４２０は、行ドライバ６０によって引き続き有効にされ得る。一方、行ドライバ６０は、プリチャージ後にプリチャージ信号４１６を無効にして、記憶されたＤＡＴＡ４１２に、ＭＥＭ４１９のアクティブ化を少なくとも部分的に制御させる。このように、インバータ対４０８から送信される記憶されたＤＡＴＡ４１２は、記憶された値（例えば、「１」又は「０」）の論理値に応答して、ＭＥＭ４１９をアクティブにすることができる。いくつかの実施形態では、論理ハイ値はＶｒｅｆｅｒｅｎｃｅ信号２４６に等しく、論理ロー値はＶｒｅｆｅｒｅｎｃｅ信号２４８に等しいことに留意されたい。

記憶されたＤＡＴＡ４１２がメモリ回路４００Ａから送信されると、発光回路４０４は、ＭＳ２２６のゲートで記憶されたＤＡＴＡ４１２を受信する。ＭＳ２２６は、記憶されたＤＡＴＡ４１２値に応答してアクティブになり、アナログ駆動回路４０２によって生成された電流がＬＥＤ２３０に送信されて発光を引き起こすことを可能にする。記憶されたＤＡＴＡ４１２がＣＳｉｍａｇｅ．ｄａｔａ信号２４７として適用される限り、発光は継続し得る。このように、初期化プロセス、充電プロセス、プログラミングプロセス、及び発光プロセスに続いて、サブ画素７２から放出される光は、一般的に図１２から図１４を使用して説明される。

メモリ回路４００Ｂを有するサブ画素７２、及び発光回路４０４を含むアナログ駆動回路４４２の更なる実施形態が、図１８に示されている。サブ画素７２は、例示することを意図するものであり、限定するものではないことを理解されたい。例えば、メモリ回路４００Ｂは、１６ビットのデジタルデータを記憶するものとして示されているが、１６ビットを超える又は１６ビット未満のデジタルデータを記憶する回路などの任意の好適なメモリが使用されてもよい。更に、サブ画素７２は、発光回路４０４に含まれるＬＥＤ２３０を有するものとして示されているが、任意の好適な発光回路４０４を、記載された画素内メモリ技術と組み合わせることができる。

メモリ回路４００Ｂは、１つ以上の書き込み可能トランジスタ（ＭＷＲ）４０６、１つ以上のインバータ対４０８、及び１つ以上の選択トランジスタ（ＭＳＥＬ）４１０を含むものとして示されている。ＤＡＴＡ４１２は、例えば、列ドライバ６２からメモリ回路４００Ｂに受信される。メモリ回路４００Ｂ内にＤＡＴＡ４１２を送信するために、行ドライバ６０は、ｗｒｉｔｅ＿ｅｎ信号４０６及びｗｒｉｔｅ＿ｅｎ信号の反転（ｉｎｖｅｒｓｅ ｗｒｉｔｅ＿ｅｎ）４４４を有効にして、ＤＡＴＡ４１２のビット単位のメモリ記憶を有効にすることができる。例えば、行ドライバ６０は、ＭＷＲ４０６Ｄ及び／又はＭＷＲ４０６Ｃをアクティブ化させることによって、インバータ対４０８Ｂ内のＤＡＴＡ４１２の最後のビットの記憶を可能にすることができる。したがって、行ドライバ６０及び列ドライバ６２は、メモリ回路４００ＢへのＤＡＴＡ４１２のビット単位の送信及び記憶を可能にするように動作することができる。

インバータ対４０８にＤＡＴＡ４１２を記憶すると、メモリ回路４００Ｂは、行ドライバ６０が送信のためにそれぞれのビットを選択するまで、ＤＡＴＡ４１２値を記憶する。送信のためにそれぞれのビットを選択する前に、行ドライバ６０は、プリチャージ（Ｐｒｅｃｈａｒｇｅ）信号４１６を有効にすることによって、センス増幅器４４０をプリチャージする。センス増幅器４４０及びその後アナログ駆動回路４４２をプリチャージすることにより、送信された電気信号に対するサブ画素７２の応答性は、プリチャージされていないサブ画素７２と比較して改善され得る。前述したように、サブ画素７２をプリチャージすることは、状態の切り替えを、状態の切り替えをより容易にし、回路への要求を少なくすることができる（例えば、回路の応答性を高めることによって）。

プリチャージが完了すると、行ドライバ６０は、アナログ駆動回路４４２への送信のためのビットを選択して、記憶されたＤＡＴＡ４１２に従って発光させる。アナログ駆動回路４４２にビットを送信するために、行ドライバは、Ｓｅｌ信号４１５が、インバータ対４０８に対応するＭＳＥＬ４１０をアクティブ化することを可能にすることができる。例えば、行ドライバ６０は、Ｓｅｌ信号４１５Ａが、ＭＳＥＬ４１０Ａ及びＭＳＥＬ４１０Ｂをアクティブ化して、インバータ対４０８Ａに記憶されたＤＡＴＡ４１２の送信をアナログ駆動回路４４２に送信することを可能にし得る。

いくつかの実施形態では、ＤＡＴＡ４１２は、アナログ駆動回路４４２に送信する前に、センス増幅器４４０を介して送信する。センス増幅器４４０は、ＤＡＴＡ４１２の論理状態を感知するように作用し、感知された論理状態を（例えば、信号振幅を増加させることによって）解釈可能な論理状態に増幅することができる。解釈可能な論理状態は、アナログ駆動回路４４２のＭＳ２２６の閾値電圧に少なくとも部分的に基づいてもよい。例えば、ノード４４６に送信されたビットは、センス増幅器４４０を介した送信によって引き起こされ、かつディスプレイシステム（例えば、ディスプレイシステム５２）に共通の任意の好適な電圧値を表す、Ｖｒｅｆｅｒｅｎｃｅ信号２４８とＶｒｅｆｅｒｅｎｃｅ信号２４６との間の電圧差に少なくとも部分的に基づいて、ノード４４８でより大きい電圧値を有するものとして出力する。

ＤＡＴＡ４１２が増幅された後、増幅されたＤＡＴＡ４１２は、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７としてアナログ駆動回路４４２に送信し、ＭＳ２２６をアクティブ化又は非アクティブ化する。例えば、いくつかの実施形態では、ＭＳ２２６は、送信された論理ハイＤＡＴＡ４１２に応答して非アクティブ化し（例えば、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７として送信）、送信された論理ローＤＡＴＡ４１２に応答してアクティブ化する。このように、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７として送信されるデジタルデータの電圧値は、ＭＳ２２６のバイアス電圧、又はＭＳ２２６を動作させて状態を変化させる電圧値に対応する。ＭＳ２２６がアクティブ化すると、Ｖｒｅｆｅｒｅｎｃｅ信号４５０とＶｒｅｆｅｒｅｎｃｅ信号４５１との間の電圧差に少なくとも部分的に基づいてアナログ駆動回路４４２によって生成されるドライブ電流がＬＥＤ２３０を介して送信され、サブ画素７２が光を放出することを可能にする。したがって、記載の方法では、メモリ回路４００Ｂに記憶されたＤＡＴＡ４１２は、画素回路（例えば、サブ画素、画素）からの発光を駆動することができる。

図１８及び図１７のサブ画素７２の実施形態の動作を要約するために、メモリ回路４００に結合されたサブ画素７２の動作を制御するためのプロセス４６１の例が、図１９に記載されている。一般に、プロセス４６１は、メモリに現在のビットをロードするステップ（ブロック４６２）と、現在のビットがメモリにロードする最後のビットであるかどうかを判定するステップ（ブロック４６４）と、現在のビットが最後のビットではないことに応答して、メモリに次の現在のビットをロードするステップ（ブロック４６２）と、現在のビットが最後のビットであることに応答して、選択信号にメモリからのビットの読み取りを可能にするステップ（ブロック４６６）と、ビットが画素回路内の発光を引き起こすのを待機するステップ（ブロック４６８）と、ビットがメモリから読み取られる最後のビットであるかどうかを判定するステップ（ブロック４７１）と、を含む。ビットが最後のビットであることに応答して、表示サイクルが完了し（ブロック４７２）、ビットが最後のビットではないことに応答して、次の選択信号がメモリから次のビットを読み取ることが可能になる（ブロック４６６）。いくつかの実施形態では、プロセス４６１は、処理コア複合体１２などの処理回路を用いて、１つ以上の記憶デバイス１４などの有形的非一時的コンピュータ可読媒体に記憶された命令を実行することにより、少なくとも部分的に実施することができる。加えて又は代わりに、プロセス４６１は、行ドライバ６０、列ドライバ６２、及び／又はタイミングコントローラ５４などのディスプレイ制御回路内に形成された回路接続に少なくとも部分的に基づいて実施することができる。

したがって、いくつかの実施形態では、行ドライバ６０は、メモリ回路４００に現在のビットをロードしてもよい（ブロック４６２）。上述したように、行ドライバ６０は、ＭＷＲ４０６Ｂ又はＭＷＲ４０６Ｄなどのそれぞれのスイッチング要素を選択的に有効にして、ＤＡＴＡ４１２の現在のビットのメモリ回路４００へのビット単位のロードを可能にする。ＭＷＲ４０６を有効にすると、ＤＡＴＡ４１２の現在のビットに対応するビットは、インバータ対４０８などで記憶のために送信し、ビットが送信のために選択されるまで現在のビットの値が継続的に反転される。

現在のビットをメモリにロードした後、行ドライバ６０は、現在のビットが最後のビットであるかどうかを判定することができる（ブロック４６４）。最後のビットは、ＤＡＴＡ４１２の最終ビット（例えば、メモリ回路４００に記憶される最後のビット）を表す。したがって、現在のビットが最後のビットであるかどうかをチェックすることは、ＤＡＴＡ４１２の全てが記憶のために列ドライバ６２から送信されたかどうかをチェックする。例えば、最終ビット位置に対して現在のビット位置を追跡するために別個のカウントを維持することを含む、現在のビットが最後のビットであるかどうかを判定するための、様々な技術が実装されてもよい。

現在のビットが最後のビットではないことに応答して、行ドライバ６０は、メモリ回路４００に次の現在のビットをロードしてもよい（ブロック４６２）。上述したように、行ドライバ６０は、次のそれぞれのスイッチング要素を有効にして、ＤＡＴＡ４１２の次のビットを次の現在のビットとしてメモリ回路４００にビット単位で送信することを可能にする。したがって、プロセス４６１は、ＤＡＴＡ４１２の最後のビットがメモリ回路４００に記憶されるまで繰り返す。

しかしながら、現在のビットが最後のビットであることに応答して、行ドライバ６０は、選択信号がメモリからビットを送信することを可能にすることができる（ブロック４６６）。現在のビットが最後のビットである場合、行ドライバ６０は、メモリ回路４００内に記憶するターゲットデータがメモリへのロードを完了したことを決定し、したがって、この時点で、行ドライバ６０は、記憶されたＤＡＴＡ４１２を、ビットごとに又はビット単位でアナログ駆動回路４４２に送信して、ＤＡＴＡ４１２に対応するレベル、又は光度、グレイでサブ画素７２から発光させる。いくつかの実施形態では、行ドライバ６０は、記憶されたビットを、最下位ビットから最上位ビットの順序で送信するが、メモリ回路４００及びディスプレイシステム５２の任意の好適な順序が使用されてもよい。送信を引き起こすために、行ドライバ６０は、読み取りのために、メモリ回路４００からのターゲットビットに対応するＳｅｌ信号４１５を有効にする。Ｓｅｌ信号４１５を有効にすると、ターゲットビットは、センス増幅器４４０及び／又はアナログ駆動回路４４２に送信して、発光を引き起こす。

次に、行ドライバ６０は、メモリから送信されたビットのプログラムされた時間周期を待機して、サブ画素７２から光を放出させることができる（ブロック４６８）。行ドライバ６０が待機する間、インバータ対４０８内に記憶されたビットは、ＭＳ２２６に送信する。ＭＳ２２６をアクティブ化すると、アナログ駆動回路４４２は、ドライブ電流がＬＥＤ２３０を通って送信され、サブ画素７２からの発光を引き起こすことを可能にする。図８で前述したように、ビットプレーンクロック１０６は、メモリからのビットの重要性に全体的に知覚されるグレイレベルまで対応するように、発光の幅を変調するように作用することができる。行ドライバ６０は、ビットプレーンクロック１０６を使用して、例えば、サブ画素７２の全体的な発光を変調することによって（例えば、Ｅｍｉｔ＿ｅｎ信号４２０を有効にすることによって）、及び／又はメモリ回路４００から送信するようにビットが選択される時間周期を変調することによって（例えば、ビットの重要性に対応する時間周期の間、Ｓｅｌ信号４１５がＭＳＥＬ４１０をアクティブにすることを可能にすることによって）、サブ画素７２からの発光を変調することができる。いくつかの実施形態では、行ドライバ６０は待機しておらず、メモリ回路４００から読み取られたビットが記憶されたＤＡＴＡ４１２の最後のビットであったかどうかを決定し続けることに留意されたい。

ビットを読み取った後、行ドライバ６０は、ビットが記憶されたＤＡＴＡ４１２の最後のビットであるかどうかを決定してもよい（ブロック４７１）。行ドライバ６０は、最後のビットが読み取られ、及び／又はアナログ駆動回路４４２に送信されたかどうかを決定する。行ドライバ６０は、様々な方法で、例えば、行ドライバ６０がメモリ回路４００から予想数のビットをいつ読み取ったかを示すためにＳｅｌ信号４１５の有効化と並行して増分するカウンタを維持することによって、この決定を管理することができる。

ビットが最後のビットである場合、行ドライバ６０は、表示サイクルを完了することができる（ブロック４２７）。表示サイクルは、ブロック４２７に到達すると、行ドライバ６０が、ＤＡＴＡ４１２に対応するグレイレベルの光を放出するように、プロセス４６１全体を含んでもよい。表示サイクルが完了すると、行ドライバ６０は、放出のための同じ又は異なるグレイレベルに対応する新しいＤＡＴＡ４１２を受け入れる準備ができていてもよい。

しかしながら、ビットが最後のビットでないことに応答して、行ドライバ６０は、次の選択信号を有効にして、メモリからの次の現在のビットの読み取りを許可することができる（ブロック４６６）。行ドライバ６０は、例えば、最終送信ビット位置に対して、現在の送信ビット位置を追跡するために別個のカウントを維持するなど、様々な方法で次の選択信号の有効化を管理することができる。いずれの場合でも、行ドライバ６０は、有効にするＳｅｌ信号４１５を決定する（例えば、メモリ回路４００から次に送信されるビットに対応するＳｅｌ信号４１５）。行ドライバ６０が、どのＳｅｌ信号４１５を有効にするかを判定すると、行ドライバ６０は、Ｓｅｌ信号４１５を有効にして、送信のためのターゲットビットに対応するＭＳＥＬ４１０のアクティブ化を引き起こす。行ドライバ６０は、最後のビットに到達するまで、記憶されたＤＡＴＡ４１２のビットの送信を繰り返すことができる。最後のビットに到達すると、行ドライバ６０は、発光サイクルを完了し、次の発光サイクルの準備をしてもよい（ブロック４２７）。

図１８及び図１９について、記載のサブ画素７２の実施形態は、グローバルアノードを備えたアナログ駆動回路４４２を有する。サブ画素７２の更なる実施形態は、グローバルカソードを備えたアナログ駆動回路４４２を有してもよい。

メモリ回路４００Ｃを含むグローバルカソードを有するサブ画素、発光回路４０４を有するアナログ駆動回路４４２が、図２０に示されている。サブ画素７２は、例示することを意図するものであり、限定するものではないことを理解されたい。例えば、メモリ回路４００Ｃは、データのビット単位の送信を通じて１６ビットのデジタルデータを記憶するものとして示されているが、１６ビットを超える又は１６ビット未満のデジタルデータを記憶する回路及び／又はデータの並列送信を可能にする回路などの任意の好適なメモリ回路が使用されてもよい。

図示の実施形態では、ＬＥＤ２３０のカソードは基準電圧（Ｖｒｅｆｅｒｅｎｃｅ）信号４７０に結合され、ＬＥＤ２３０のアノードは、ＭＳ２２６Ａ、ＭＳ２２６Ｂ、ＭＳ２７６、及びＭＳ２７８を介して基準電圧（Ｖｒｅｆｅｒｅｎｃｅ）信号４７３に結合される。先に説明したように、ＤＡＴＡ４１２がメモリ回路４００Ｃに記憶された後、いくつかの実施形態では、Ｐｒｅｃｈａｒｇｅ信号４１６を介して回路をプリチャージした後、行ドライバ６０は、Ｅｍｉｔ＿ｅｎ信号４２０を有効にして発光を引き起こさせる。ＭＥＭ４８０及びＭＥＭ４８２をアクティブ化すると、記憶されたＤＡＴＡ４１２ビットがセンス増幅器４４０を介して送信し、増幅されたビットはＭＥＭ４８０に送信し、一方、記憶されたＤＡＴＡ４１２ビットの反転バージョンは、増幅なしにＭＥＭ４８２に送信する。先の考察から、反転されたビット及び増幅されたビットは、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７のように効果的に作用するＭＳ２２６Ａ及び２２６Ｂをアクティブ化するための制御信号として使用される。ＭＳ２２６Ａ及びＭＳ２２６Ｂがアクティブ化すると、アナログ駆動回路４４２は、Ｖｒｅｆｅｒｅｎｃｅ信号４７３とＶｒｅｆｅｒｅｎｃｅ信号４７０との間の電圧差に少なくとも部分的に基づいてドライブ電流を生成して、ＬＥＤ２３０を介して送信し、発光をもたらす。

グローバルアノードの実施形態と同様に、グローバルカソードサブ画素７２は、バイナリパルス幅変調方式に従うことによって、異なるグレイレベルを生成することができる。バイナリパルス幅変調方式は、行ドライバ６０から出力された制御信号を制御するために、ビットプレーンクロックを部分的に使用することができる。このように、Ｅｍｉｔ＿ｅｎ信号４２０は、知覚されるグレイレベルで重要度が低いビット（例えば、ＤＡＴＡ４１２の最下位ビット）に対してより短い時間周期で有効にされてもよく、知覚されるグレイレベルでより重要度の高いビット（例えば、ＤＡＴＡ４１２の最上位ビット）に対してより長い時間周期で有効にされてもよい。いくつかの実施形態では、Ｓｅｌ信号４１５は、異なるグレイレベルに従って、サブ画素７２から光を放出させるように変調され得る。

図９に記載されるように、画素内メモリ技術及びコンパレータを使用することにより、行ドライバが単一パルス幅変調発光スキームを生成することが可能になる。したがって、コンパレータ４９０、メモリ回路４９１、及びメモリ回路４９２を含むサブ画素７２の実施形態が、図２１に示されている。サブ画素７２は、例示することを意図するものであり、限定するものではないことを理解されたい。例えば、メモリ回路４９２は、ＬＥＤ駆動回路に結合され、サブ画素７２の発光回路に結合されているものとして示されているが、メモリ回路４９２は、任意の好適な発光回路及び／又は駆動回路に結合することができる。

図示のサブ画素７２において、サイズｎビットのＤＡＴＡ４１２は、前述と同様のプロセスに従ってメモリ回路４９１に受信される。すなわち、行ドライバ６０は、ｗｒｉｔｅ＿ｅｎ信号４９４を有効にするように動作し、ＤＡＴＡ４１２のインバータ対４９６への送信を引き起こすいくつかの実施形態では、行ドライバ６０は、列ドライバ６２と協働して動作し、ｗｒｉｔｅ＿ｅｎ信号４９４を同時に有効にすることによって、ＤＡＴＡ４１２に関連付けられた全てのビットをインバータ対４９６に並列に送信させる。加えて又は代わりに、行ドライバ６０は、例えば、ｗｒｉｔｅ＿ｅｎ信号４９４を選択的に有効にすることによって、ＤＡＴＡ４１２に関連付けられたビットのビット単位の送信を引き起こし、例えば、ｗｒｉｔｅ＿ｅｎ信号４９４Ａを選択的に有効にすることによって、ＤＡＴＡ４１２の第１のビットの送信を引き起こして、ビットをインバータ対４９６Ａにロードする。

ＤＡＴＡ４１２がインバータ対４９６内に記憶されると、コンパレータ４９０は、記憶されたＤＡＴＡ４１２ビット及びカウント回路（例えば、カウンタ１３０）から送信されるビットを使用して、２組のビット間の比較を実行する。助言として、単一パルス幅変調発光スキームでは、カウンタ１３０のようなカウント回路は、グレイレベルクロック１３４のようなクロック信号の立ち上がりエッジで最大グレイレベルまで増分し、記憶されたＤＡＴＡ４１２によって表される数に等しい及び／又はそれを超える数までカウント回路がカウントするまで、サブ画素７２から発光が発生する。このようにして、コンパレータ４９０は、ＤＡＴＡ４１２の全てのビットを、ＤＡＴＡ４１２がカウント回路から送信されたカウントと同じであるかどうかを示す単一のビットに圧縮する。したがって、コンパレータ４９０は、メモリ回路４９１及びメモリ回路４９２の実施形態を有する単一ビットに対してビット単位のＸＮＯＲ圧縮を実行し、ここで、コンパレータ４９０からの出力は、全てのビットが一致しない限り、論理ロー（例えば、「０」）値である。全てのビットが一致する場合、コンパレータ４９０は論理ハイ値を出力する。コンパレータ４９０からの出力は、メモリ回路４９２に記憶され、行ドライバ６０がｅｍｅｔ＿ｅｎ信号４２０を有効にして、記憶されたコンパレータ４９０の出力がＬＥＤドライバ及び発光回路に放出されて前述のような発光を駆動するまで、値はインバータ対４９８に保持される。ＣＮＴ＿ｂ［ｎ：０］は、ＣＮＴ［ｎ：０］の逆数に対応し、インバータ対４９６からの反転出力をＣＮＴ［ｎ：０］の反転ビットと比較するために使用されることに留意されたい。

いくつかの実施形態では、カウント回路が減少することがあり、コンパレータ４９０は、全てのビットが一致する場合に論理ロー値を出力することができ、又はそれらの任意の組み合わせがあることを理解されたい。換言すれば、様々な有効な実施形態は、記載された画素内メモリ技術を適用することができる。更に、コンパレータ４９０の共通出力（例えば、ＭＴＣＨ）ノードをプリチャージすることによる省電力効果を提供するために、任意選択のトランジスタ５００がサブ画素７２に含まれてもよく、それにより、回路をコンパレータ４９０からの出力の変化に対してより応答的にすることができる。

図２１に示されるサブ画素７２の動作を詳しく説明するために、コンパレータ４９０及びメモリ回路４９１を有するサブ画素７２を動作させるプロセス５２０が、図２２に記載されている。一般に、プロセス５２０は、メモリ回路を初期化するステップ（ブロック５２２）と、コンパレータからの共通出力をプリチャージするステップ（ブロック５２４）と、カウント回路のカウントを増分するステップ（ブロック５２６）と、メモリ回路に記憶された自動コンパレータ決定に基づいて発光を引き起こすステップ（ブロック５２８）と、カウント回路が最大カウントに到達したかどうかを決定するステップ（ブロック５３０）とを含む。カウント回路が最大カウントに到達したことに応答して、次の画像を準備し（ブロック５３２）、カウント回路が最大カウントに到達しないことに応答して、コンパレータからの共通出力をプリチャージする（ブロック５２４）。いくつかの実施形態では、プロセス５２０は、処理コア複合体１２などの処理回路を用いて、１つ以上の記憶デバイス１４などの有形的非一時的コンピュータ可読媒体に記憶された命令を実行することにより、少なくとも部分的に実施することができる。加えて又は代わりに、プロセス４６１は、行ドライバ６０、列ドライバ６２、及び／又はタイミングコントローラ５４などのディスプレイ制御回路内に形成された回路接続に少なくとも部分的に基づいて実施することができる。

したがって、いくつかの実施形態では、行ドライバ６０は、メモリ回路４９２を初期化してもよい（ブロック５２２）。メモリ回路４９２を初期化するために、行ドライバ６０は、制御信号を有効にして、メモリ回路４９２のノードを低電圧値に強制する。図２１を例とすると、メモリ回路４９２を初期化するために、行ドライバは、Ｓリセット（Ｓ＿ｒｓｔ）信号を有効にして、メモリ回路４９２のノード（例えば、Ｓノード）の電圧値をリセットすることができる。メモリ回路４９２のノードを初期化することにより、コンパレータが論理ハイを出力するまで発光回路が発光し、（例えば、メモリに格納されたグレイレベルがカウント回路によって到達されたことに応答して）サブ画素７２からの発光を停止することができる。換言すれば、コンパレータ４９０を実装する１つ以上のサブ画素７２の場合、サブ画素７２は、同時に発光を開始するが、異なる時間に発光を停止することができ、それぞれの発光持続時間は、それぞれのサブ画素７２のターゲットグレイレベルに対応する。

行ドライバ６０は、メモリ回路４９２を初期化した後に、コンパレータ４９０をプリチャージすることができる（ブロック５２４）。コンパレータ４９０をプリチャージするために、行ドライバ６０は、プリチャージ信号が回路を増幅する電圧を引き起こすことを可能にし、したがって、サブ画素７２がコンパレータ４９０からの出力の変化により応答的になることを可能にすることができる。コンパレータ４９０をプリチャージするために、行ドライバ６０は、逆ｅｍｉｔ＿ｅｎ信号４２０と連動して動作する「Ｐｒｅｃｈａｒｇｅ」信号を有効にして、電圧（例えば、ＤＶＤＤ）をコンパレータ４９０（例えば、コンパレータ４９０のＭＴＣＨノード）に送信して回路を増幅することができる。Ｐｒｅｃｈａｒｇｅ信号に応答してコンパレータ４９０をプリチャージするように動作する特定の回路が示されているが、コンパレータ４９０のプリチャージを容易にするために様々な有効回路構成が使用され得ることを理解されたい。

コンパレータ４９０をプリチャージした後、行ドライバ６０は、カウント回路のカウントを増分することができる（ブロック５２６）。行ドライバ６０は、例えば、増分のタイミングを計るクロック信号に応答して、カウント回路を増分することができる。カウント回路を増分した後、サブ画素７２は、カウント回路のカウントが記憶されたＤＡＴＡ４１２によって表される値に等しいか又はそれを超えるかどうかを自動的に決定する。これは、カウントの個々のビット及びＤＡＴＡ４１２の個々のビットがそれぞれコンパレータ４９０に送信されるためであって、コンパレータ４９０は、全てのビットが一致する場合は論理ハイ値を、１ビットでも一致しない場合は論理ロー値を出力する。コンパレータ４９０は、メモリ回路４９２のインバータ対４９８において、記憶のために送信し、この値は、行ドライバ６０がｅｍｉｔ＿ｅｎ信号４２０の有効化を介して発光を可能にするまで記憶される。

カウント回路のカウントを増分した後、行ドライバ６０は、メモリ回路４９２に記憶されたコンパレータ４９０の決定からの出力に基づいて発光を引き起こす（ブロック５２８）。行ドライバ６０は、ｅｍｉｔ＿ｅｎ信号４２０を有効にすることによって発光を引き起こす。前述したように、ｅｍｉｔ＿ｅｎ４２０を有効化すると、値は、インバータ対４９８からＬＥＤドライバ及びサブ画素の発光回路に送信して、例えば、ＬＥＤ２３０又は任意の好適な発光回路から発光させる。メモリ回路４９２から送信された値は、ＬＥＤドライバのスイッチング回路及び発光を引き起こす担当である発光回路をアクティブ又は非アクティブ化することができる。

行ドライバ６０がコンパレータ４９０からの出力に基づいて発光を引き起こすと、行ドライバは、カウント回路のカウントが最大カウントであるかどうかを判定することができる（ブロック５３０）。カウント回路は、最小値から最大値まで、例えば０から２５５までカウントすることができる。したがって、最大値又は最大カウントがカウント回路によって到達されると、行ドライバ６０は、カウントを再開するために特定の処理ステップを実行してもよい。

最大カウントに到達しないことに応答して、行ドライバ６０は、コンパレータ４９０からの共通出力をプリチャージすることによって、プロセス５２０を再開する（ブロック５２４）。したがって、そこから、プロセス５２０は、説明したように継続して、行ドライバ６０に、記憶されたＤＡＴＡ４１２がカウント回路によって表されるカウント以上であるかどうかを示す、コンパレータ４９０からの別の出力を送信させる。

しかしながら、最大カウントに到達したことに応答して、行ドライバ６０は次の画像の準備をする（ブロック５３２）。これを行うために、行ドライバ６０は、次の画像を通信するために使用されるサブ画素７２のターゲットグレイレベルに対応する新しいＤＡＴＡ４１２を受信する準備をする。サブ画素７２の異なる実施形態は、様々な方法で準備することができる。例えば、図２１のサブ画素７２は、１つ以上のｗｒｉｔｅ＿ｅｎ信号４９４を有効にして、メモリ回路４９１への新しいＤＡＴＡ４１２のロードを容易にすることができる。いくつかの実施形態では、次の画像の準備は、カウント回路のカウントを再開することを含み、それにより、ブロック５２６において、カウント回路がゼロに増分され、カウントが再開され得る。カウント回路が、カウンタ１３０などのカウンタを形成するために一緒に結合された一連のフリップフロップである実施形態では、カウント回路は、回路のデジタル論理特性に基づいて自動的にゼロで再開するので、カウント回路をゼロで再開する必要はないことを理解されたい。

バイナリパルス幅変調及び単一パルス幅変調などのいくつかの発光スキームが、一般的な動作理論、特定の例示的なメモリ回路、及びサブ画素から放出される光の知覚されたグレイレベルを生成するための発光スキームの使用を可能にする特定の例示的な画素回路に関して説明されてきた。追加の発光スキームは、画素内メモリ技術を使用することによって実行することができ、これはバイナリパルス幅変調並べ替え発光スキームである。

図示を助けるために、１つ以上のＭＷＲ４０６、１つ以上のＭＳＥＬ４１０、インバータ対４０８、インバータ対４９８、スイッチ／リセット（ＳＲ）ラッチ５６２を有するメモリ回路５６０が、図２３に示されている。行ドライバ６０は、列ドライバ６２と協働して動作して、例えば、列ドライバ６２がメモリ回路５６０内にＤＡＴＡ４１２を記憶することを可能にする制御信号を有効にすることによって、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７として画素の発光部分に送信する前に、記憶のためにメモリ回路５６０にＤＡＴＡ４１２を提供することができる。

一般に、行ドライバ６０は、メモリ回路５６０を操作して、メモリから同じノード、例えば、ノードＢＰ＿ｐｒｅに同時に複数ビットのデータを放出することができる。このようにして、行ドライバ６０は、ＤＡＴＡ４１２によって表されるビット順序を再配列するために、発光時間を変調することができる。例えば、ＤＡＴＡ４１２が００１０に等しい場合、行ドライバ６０は、「１」の放出時間が最初に発生し、「００」に対応する時間周期後に放出されないように、メモリ回路５６０を動作させて、放出を１－０－０－０に追従させることができる。この再配置は、電子ディスプレイ１８上の視覚的アーチファクトの外観を改善することができ、一方で、「００１０」と同じグレイレベルを、サブ画素から放出させることができる。

バイナリパルス幅変調並べ替え発光スキームに関連付けられた並べ替えを更に詳述すると、図２４Ａは、ビットプレーングラフ５８０を示し、図２４Ｂはエラーグラフ５８８を示し、図２４Ｃはビットプレーングラフ５８２を示し、図２４Ｄはエラーグラフ５９０を示し、図２４Ｅはビットプレーングラフ５８４を示し、図２４Ｆはエラーグラフ５９２を示し、図２４Ｇはビットプレーングラフ５８６を示し、図２４Ｈはエラーグラフ５９４を示し、図２４は全体として全体のエラーに対する並べ替えの影響を示す。図２４Ａ～図２４Ｈは、サブ画素及び／又は画素のターゲットグレイレベルを表す６ビットのバイナリ数の並べ替えがある場合ない場合の、バイナリパルス幅変調発光スキームを実装する電子ディスプレイ１８の擬似的性能を表す。

ビットプレーングラフ５８０は、６ビットで表されるグレイレベルの並べ替えなしのバイナリパルス幅変調発光スキームの元のシーケンスを示し、全てのビットプレーングラフ５８０、５８２、５８４、及び５８６は、発光に対応する明るい部分５９５と、発光なしに対応する暗い部分５９６とを有する。ビットプレーングラフ５８０は、バイナリパルス幅変調を介して光を放出するようにサブ画素７２を動作させる行ドライバ６０によって引き起こされる（例えば、ＬＥＤ２３０は、並べ替えなしに、１－０－１－０の後に０１０１が発光するように、少なくとも最上位ビットのバイナリ表現に応答して光を発するように駆動される）。ビットプレーングラフの各矩形は、最小グレイレベル５９８（全てのビットプレーン値の全ての暗い部分５９６に対応する）から最大グレイレベル５９９（全てのビットプレーン値に対する全ての明るい部分５９５に対応する）までの範囲の特定のグレイレベルを引き起こすために使用されるビットプレーンに関して示される特定の位置における特定のビットの相対的な重要性を示す。例えば、ビットプレーングラフ５８０の最上位ビットを表すブロック５９７は、３２から６４のグレイレベルについて論理的に高く、０から３２のグレイレベルについて論理的に低い。これは、それらの１０進値の６ビットのバイナリ表現と一致する。更に、全てのビットプレーンは論理的に低く、グレイレベルは０であり、全ては６４のグレイレベルで論理的に高い。これらのバイナリ状態は、グレイレベルを０にするために、グレイレベルの数値表現に対応し、全てのビットプレーンが論理的に低いか、００００００であることが予期される。したがって、ビットプレーングラフは、グレイレベルを表すビットの相対的重要度を視覚的に表すことができる（例えば、ビットプレーングラフ５８０では、第６のビットの状態は、第１の又は最下位ビットよりもグレイレベル値を劇的に変化させる）。

サブ画素７２が、並べ替えなしでバイナリパルス幅変調発光スキームに従って光を放出するように動作されるとき、ビットプレーングラフ５８０及びエラーグラフ５８８に示すように、合計エラーカウントは高い（例えば、３２２）。エラーは、例えば、動的な誤った輪郭、色の崩壊、及び／又は１つ以上の画素から放出される光のちらつきとして電子ディスプレイ１８の電子スクリーンに現れるため、並べ替えによって合計エラーカウントを減らすことが望ましい場合がある。

ビットプレーングラフ５８２及びビットプレーングラフ５８４で見られるように、並べ替えが発生し、最上位ビットが最初に放出されるように並べ替えられてビットプレーングラフのグレイレベルが発生すると、ビットプレーンパターンは、ビットプレーングラフ５８６に示される理想的なビットプレーンのように見える傾向に向かう。更に、エラーグラフ５８８、エラーグラフ５９０、エラーグラフ５９２、及びエラーグラフ５９４で示されるように、並べ替えが生じるにつれて、エラーは減少する。知覚される画質は、ビットプレーンの並べ替えによってエラーカウントを減少させることから改善され得る。理想的なケース（例えば、ビットプレーングラフ５８６）は、並べ替えの数を増やすことによって、グレイレベルが増加するにつれてビットプレーングラフ５８６がどのように徐々に変化する傾向にあるか、及び合計エラーがどのようにビットプレーンによって表されるいくつかの合計状態になる傾向があるかを示す（例えば、６ビットは、次の関係に従って合計６４の状態に対応する。状態の数＝２ⁿであり、ｎはビット数である）。

行ドライバ６０がメモリ回路５６０を操作してバイナリパルス幅変調並べ替え発光スキームを実行する方法を詳しく説明するために図２３に戻ると、行ドライバ６０は、制御信号を有効及び／又は無効にして、メモリ回路５６０からの並べ替えられたＤＡＴＡ４１２の送信を調整する。例えば、行ドライバ６０は、インバータ対４０８からそれぞれのビットを送信するために、Ｓｅｌ信号４１５を選択的に有効及び／又は無効にすることができる。いくつかの実施形態では、行ドライバ６０は、ＤＡＴＡ４１２のビット位置の発光期間を定義するビットプレーンクロック１０６に応答して、Ｓｅｌ信号４１５を選択的に有効及び／又は無効にすることができる。

高レベルかつ理想的な並べ替えの場合、行ドライバ６０は、ＤＡＴＡ４１２のビットが論理的に低い場合を除いて、最上位ビットから最下位ビットの順序でＣＳｉｍａｇｅ．ｄａｔａ信号２４７としてＤＡＴＡ４１２を送信して、サブ画素７２からの発光を引き起こすように、メモリ回路５６０を動作させることができる。ＤＡＴＡ４１２ビットが論理的に低い場合、行ドライバ６０は、論理的に低い発光期間をスキップし、次の論理的に高い発光期間に従って光を放出するように、メモリ回路５６０を効果的に動作させる。ＤＡＴＡ４１２で表される全ての論理的に高いビットが送信されると、行ドライバ６０は、論理的に低い全発光期間に等しい持続時間にわたって休止されるか、いくつかの実施形態では、放出のために新しいＤＡＴＡ４１２を処理するように進む。例えば、発光並べ替えの例６００を参照すると、ＤＡＴＡ４１２が１１１１に等しい場合、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７は、「１１１１」と同じ全発光期間を有する「１１１１」としてメモリ回路５６０から送信し、一方、ＤＡＴＡ４１２が「００１１」に等しい場合、メモリ回路５６０から送信されるＣＳｉｍａｇｅ．ｄａｔａ信号２４７は「１１００」と等しく、それぞれのビットは「００１１」と同じ発光期間を有し、ＤＡＴＡ４１２が「０１００」に等しい場合、データは、ＣＳｉｍａｇｅ．ｄａｔａ信号２４７としての送信のために「１０００」に記録される。最終的に、発光の単一パルス幅は、バイナリパルス幅変調発光スキームに対応するデータから生成される。

並べ替えの間、行ドライバ６０は、ビットを放出するか、メモリ内の記憶されたビットがゼロである場合にビットを無視するかのいずれかでメモリ回路５６０を動作させることができる。行ドライバ６０は、行ドライバ６０が実行する並べ替えの回数に基づいて、いくつかの異なる動作モードで動作することができる。例えば、１回の並べ替えの場合、行ドライバ６０は２つの動作モードを有してもよく、３回の並べ替えの場合、行ドライバ６０は８つの動作モードを有してもよい。

行ドライバ６０は、現在の発光時間と象限時間との比較に少なくとも部分的に基づいて、どの動作モードを動作させるかを決定することができる。行ドライバ６０は、現在時刻を、動作モードを定義する所定のタイムフレームと比較することができる（例えば、第１の動作モードは、第１の放出の長さに対応する）。これらの異なる動作モードは、行ドライバ６０がどのように画像データに優先順位を付けて発光を引き起こすかを定義することができる。例えば、１つの並べ替え例の場合、第１の動作モードの行ドライバ６０は、第１の最上位ビットがバイナリ状態「０」に等しい場合、ビットプレーンに従って発光を許可することができるが（例えば、ビットプレーンは、スイッチ１０４を動作させるために使用される画像データのバイナリ状態に応答して、どのように画素が光を放出するように動作するかを意味する）、第１の最上位ビットがバイナリ状態「１」に等しい場合、行ドライバ６０は、ビットプレーンによって定義された発光に関係なく発光を可能にして、ビットプレーンの並べ替えを生じさせることができる。

各動作モードについては、並べ替えの数にかかわらず、行ドライバ６０は、類似の制御動作を実行してもよい。各動作モードの行ドライバ６０は、最下位ビット（例えば、ＤＡＴＡ［０］４１２Ａ）から始まるＤＡＴＡ４１２の各ビットを介して反復するように動作し、並べ替えの回数に対応する最上位ビットの前のビットに進む（例えば、１回の並べ替えの場合ＤＡＴＡ［ｎ－１］４１２、２回の並べ替えの場合ＤＡＴＡ［ｎ－２］４１２）。各反復について、ＤＡＴＡ［０］で開始して、行ドライバ６０は、Ｓノードをリセットし、メモリ回路５６０をプリチャージし、Ｓｅｌ信号４１５Ｂを有効にしてＤＡＴＡ［ｎ］４１２ＢビットのＳＲラッチ５６２への送信を許可し、最上位ビットか最下位ビットの現在の反復のいずれかがＣＳｉｍａｇｅ．ｄａｔａ信号２４７として送信するように、最下位ビットの現在の反復に対応するＳｅｌ信号４１５を有効にする。

行ドライバ６０は、動作モードに基づいて異なる方法でメモリ回路５６０を動作させることができる。例えば、行ドライバ６０が第１の動作モードで動作する場合、行ドライバ６０は、Ｓｅｌ信号４１５Ｂを有効にして、ＤＡＴＡ［ｎ］４１２ＢビットのＳＲラッチ５６２への送信を許可することと、最下位ビットの現在の反復に対応するＳｅｌ信号４１５の有効化との間に、メモリ回路５６０を更にプリチャージする。加えて又は代わりに、第１の動作モード以外の動作モードでは、行ドライバは、Ｓｅｌ信号４１５Ｂを有効にし、並べ替えの数に等しい最上位ビットの数に対応する他のＳｅｌ信号４１５（例えば、２回の並べ替えの場合、ＤＡＴＡ［ｎ］４１２Ｂ及びＤＡＴＡ［ｎ－１］４１２のためのＳｅｌ信号４１５、３回の並べ替えの場合、ＤＡＴＡ［ｎ］４１２Ｂ、ＤＡＴＡ［ｎ－１］４１２、及びＤＡＴＡ［ｎ－２］４１２に対応するＳｅｌ信号４１５）を有効にし、少なくとも最下位ビットの現在の反復に対応するＳｅｌ信号４１５（例えば、第１の反復のためのデータ［０］４１２Ａ、第２の反復のためのＤＡＴＡ［１］４１２、第３の反復のデータ［２］４１２）を有効にすることによって終了する。

したがって、２回の並べ替えの例では、行ドライバ６０は、６ビットを有する記憶ＤＡＴＡ４１２のための４つの異なる動作モードで動作することができる。第１の動作モード（例えば、ゼロとグレイレベル閾値１６との間のグレイレベル値の第１の４分の１に対応する）では、行ドライバ６０は、Ｓノードをリセットし、プリチャージし（例えば、Ｐｒｅｃｈａｒｇｅ信号４１６を有効にする）、Ｓｅｌ［６］４１５を有効にし、ＳＥＴ信号６０２を有効にし、プリチャージし、Ｓｅｌ［５］４１５を有効にし、ＳＥＴ信号６０２を有効にし、プリチャージし、ＤＡＴＡ４１２の各ビットに対するＳＥＴ信号に加えて、Ｓｅｌ［ｎ］４１５を有効にし（例えば、第１の繰り返しの場合、ｎ＝０であり、Ｓｅｌ［０］４１５Ａが有効にされる）、ＤＡＴＡ［４］４１２に到達するまで、ｎの値を反復ごとにゼロから増加させることができる。第２の動作モード（例えば、グレイレベル閾値１６と、その２倍のグレイレベル閾値３２との間のグレイレベル値の第２の４分の１に対応する）では、行ドライバ６０は、Ｓノードをリセットし、プリチャージし、Ｓｅｌ［６］４１５Ｂを有効にし、ＳＥＴ信号６０２を有効にし、プリチャージし、Ｓｅｌ［５］４１５を有効にし、ＤＡＴＡ４１２の各ビットに対するＳＥＴ信号に加えて、Ｓｅｌ［ｎ］４１５を有効にし、ＤＡＴＡ［４］４１２に到達するまで、ｎの値を反復ごとにゼロから増加させる。第３の動作モード（例えば、グレイレベル閾値の２倍の３２と、グレイレベル閾値の３倍の４８との間のグレイレベル値の第３の４分の１に対応する）では、行ドライバ６０は、Ｓノードをリセットし、プリチャージし、Ｓｅｌ［６］４１５Ｂを有効にし、Ｓｅｌ［５］４１５を有効にし、ＳＥＴ信号６０２を有効にし、プリチャージし、Ｓｅｌ［６］４１５Ｂを有効にし、ＤＡＴＡ４１２の各ビットに対するＳＥＴ信号に加えて、Ｓｅｌ［ｎ］４１５を有効にし、ＤＡＴＡ［４］４１２に到達するまで、ｎの値を反復ごとにゼロから増加させる。第４の動作モード（例えば、グレイレベル閾値の３倍の４８と、グレイレベル閾値の４倍の６４との間のグレイレベル値の第４の４分の１に対応する）では、行ドライバ６０は、Ｓノードをリセットし、プリチャージし、Ｓｅｌ［６］４１５Ｂを有効にし、Ｓｅｌ［５］４１５を有効にし、ＤＡＴＡ４１２の各ビットに対するＳＥＴ信号に加えて、Ｓｅｌ［ｎ］４１５を有効にし、ＤＡＴＡ［４］４１２に到達するまで、ｎの値を反復ごとにゼロから増加させる。

別の言い方をすれば、図２５は、３つの色チャネルで実装された２つの並べ替えを伴うバイナリパルス幅変調発光スキームを表すビットプレーングラフ６０４を含む。図示のように、２つの並べ替えに対応するビットプレーングラフ５８２は、１つの画素７０の３つの色チャネルでビットプレーングラフ６０４に経時的に表されている。行ドライバ６０は、象限に関して発光のタイミングをとることができ、２回の並べ替えの場合、１つの象限６０６は、発光時間の４分の１にほぼ対応し得る（例えば、１／２ⁿ、ここで、ｎは並べ替えの数に等しい。これらの象限６０６は、前述の動作モードと並列であってもよい。時間が増えるにつれて、電子ディスプレイ１８は、発光優先度を変化させることができる。換言すれば、発光中に特定の画素７０の画像データの２つの最上位ビットに、他のビットよりも高い発光優先度が与えられてもよい。電子ディスプレイ１８は、いくつかの実施形態では、最上位ビットとカウンタによって表される値との比較に基づいて、発光を管理してもよく、バイナリ状態「００」から、クロック信号のエッジ（例えば、立ち上がりエッジ又は立ち下がりエッジ）上のバイナリ状態「１１」まで増加させる（例えば、クロック信号の１つの期間は、１つの象限の持続時間に対応する）。したがって、これらの実施形態では、２つの最上位ビット（ＭＳＢ）がバイナリ状態「００」に等しい場合、第１の象限６０６Ａについて、画素７０のサブ画素７２に関して、サブ画素７２は、ビットプレーン６０８に従って発光してもよく（例えば、によって表される、メモリ７８に記憶されたバイナリデータに従って）、ただし、２つの最上位ビットがバイナリ状態「１１」、「０１」及び／又は「１０」に等しい場合、サブ画素は、出力論理アウトライン６１０に一般的に要約されるように、第１の象限６０６のチャネルの発光期間の持続時間だけ発光する（例えば、第１の色チャネルは時間持続時間６０９に対応する）。

他の３つの象限を要約するために、サブ画素７２は、第２の象限６０６Ｂで動作している間、２つの最上位ビットがバイナリ状態「０１」に等しい場合、ビットプレーン６０８に従って光を放出し、２つの最上位ビットがバイナリ状態「１０」及び／又は「１１」に等しい場合、光を放出し、２つの最上位ビットがバイナリ状態「００」に等しい場合、光を放出しない。第３の象限６０６Ｃで動作している間、サブ画素７２は、最上位ビットがバイナリ状態「１０」に等しい場合、ビットプレーン６０８に従って光を放出し、２つの最上位ビットが「１１」に等しい場合、光を放出し、２つの最上位ビットが「００」及び／又は「０１」に等しい場合、光を放出しない。第４の象限６０６Ｄで動作している間、サブ画素７２は、２つの最上位ビットがバイナリ状態「１１」に等しい場合、ビットプレーン６０８に従って光を放出し、２つの最上位ビットが「００」、「０１」、及び／又は「１０」に等しい場合、光を放出しない。したがって、このようにして、サブ画素７２は、２つの最上位ビットに対応する発光を並べ替えするように動作され、それにより、２つの最上位ビットの発光は、ビットプレーン６０８による発光の前に生じる。

コンテンツを提供するのを助けるために、図２６は、３つの色チャネルで実装された２つの並べ替えを伴うバイナリパルス幅変調発光スキームのタイミング図を示す。このタイミング図は、行ドライバ６０によって実行される他の動作と実質的に同時に生じる、メモリ７８へのデジタルデータのロード間の関係を示す。例えば、緑色のチャネルの最上位ビットのデータのロードは、赤色のチャネルの最下位ビットの発光の時間６１２で生じる。第４の象限６０６Ｄについて説明したように、図２６を図２５と比較すると、行ドライバ６０は、サブ画素７２が、メモリ７８に記憶され、メモリ７８から送信されたデータによって表されるビットプレーンに従って光を放出することを可能にする。タイミング図に示されるように、３つの色チャネル全てについての全発光期間は、チャネル固有の発光期間の３倍にほぼ等しい。

メモリ回路５６０、ＭＷＲ４０６、ＭＳＥＬ４１０、インバータ対４０８、インバータ対４９８、アナログ駆動回路５６１に結合されたＳＲラッチ５６２を含む、バイナリパルス幅変調並べ替え発光スキームに従う行ドライバ６０によって動作される画素の例示的実施形態が、図２７に示されている。この図は、例示を意味するものであって限定するものではなく、例えば、様々な画素回路及びアナログ駆動回路を、メモリ回路５６０及び画素内メモリ技術と組み合わせて使用することができる。図２７は、デジタルミラーディスプレイ（ＤＭＤ）に適用されるメモリ回路５６０の例を示している。

一般に、図示されたメモリ回路５６０は、メモリ回路５６０に対応する画素７０の色チャネルのターゲットグレイレベルに対応するＤＡＴＡ４１２を受信するように動作する。図示されるように、メモリ回路５６０は、各色チャネルに対して異なる色グループのメモリを含む。この実施形態では、画素７０は、各色チャネル（例えば、Ｒ－Ｇ－Ｂ）に固有のサブ画素７２の代わりに、各色チャネルのためのメモリ回路を有する。行ドライバ６０は、色グループ（ＣＧ）信号５６４を有効にすることによって、色チャネルを動作させることができる。ＣＧトランジスタ（ＭＣＧ）５６５をアクティブ化すると、記憶されたＤＡＴＡ４１２は、アナログ駆動回路５６１に向かって送信する。行ドライバ６０は、１つの色チャネルが一度に送信することを可能にし得る。したがって、図示されたメモリ回路５６０は、個々のメモリ回路から、ＤＭＤ電極に結合された共有出力回路への色シーケンシャル出力を容易にする。

行ドライバ６０は、図２３のメモリ回路５６０と同様に、図示されたメモリ回路５６０を動作させることができる。したがって、２つの並べ替えの例では、行ドライバ６０は、４つの異なる動作モードで動作することができ、動作モードは、ＤＡＴＡ４１２のグレイレベル値に基づいて選択される。インバータ対４０８にＤＡＴＡ４１２を書き込んだ後、行ドライバ６０は、メモリ回路５６０を動作させて、記憶されたＤＡＴＡ４１２を一度に１ビットずつＳＲラッチ５６２に送信し、アナログ駆動回路５６１を介してＤＭＤ電極を駆動する。行ドライバ６０は、異なる動作モードでメモリ回路５６０を駆動することにより、ＣＧ信号５６４を選択的に有効及び／又は無効にする（例えば、５６４Ｂが、ビットプレーン７に対応する赤色のデータを送信することを可能にする）ことにより、バイナリパルス幅変調発光データから単一パルス幅変調信号を生成するように、ＤＡＴＡ４１２を並べ替えることができる。

例えば、上述のように、第１の動作モード（例えば、ゼロとグレイレベル閾値との間のグレイレベルに対応する）について、行ドライバ６０は、Ｓノードをリセットし、プリチャージし、Ｓｅｌ［ｎ］４１５Ｂを有効にし、ＳＥＴ信号６０２を有効にし、プリチャージし、Ｓｅｌ［ｎ－１］４１５を有効にし、ＳＥＴ信号６０２を可能にし、プリチャージし、Ｓｅｌ［０］４１５Ａを有効にすることができる。行ドライバは、ＤＡＴＡ４１２の各ビットに対して第１の動作モードを繰り返し、ＤＡＴＡ［ｎ－２］に到達するまで、第１のビットＤＡＴＡ［０］４１２Ａから増分することができる（例えば、２は、並べ替えの数に対応する）。行ドライバ６０は、第２、第３、及び第４の動作モードにある間、図２３について説明したように動作することができる。

図２７と同様に、メモリ回路６５４、色チャネル選択トランジスタ６５６、インバータ対４９８、アナログ駆動回路５６１、及び発光回路（図示せず）に電気的に結合されたコンパレータ４９０を含む、行ドライバ６０によって動作され、単一パルス幅変調発光スキームに従う画素６５０の例示的実施形態が、図２８に示されている。この図は例であることを意味するものであって限定するものではなく、例えば、任意の適切な画素回路を、メモリ回路及び画素内メモリ技術、例えば、好適なスイッチング要素（例えば、図示のＭＯＳＦＥＴ）の追加及び／又は代替の実施形態の任意の組み合わせと併せて使用することができる図２８は、液晶ディスプレイ（ＬＣＤ）に適用された画素６５０の一例を示すために含まれ、メモリ回路６５４及びコンパレータ４９０の動作は、一般に、図２２に示され説明されるプロセスに従うことができる。

一般に、画素６５０は、行ドライバ６０によって管理されるデータ書き込みプロセス中にＤＡＴＡ４１２を受信し、ｗｒｉｔｅ＿ｅｎ信号４１４が有効になり、ＤＡＴＡ４１２ビットをメモリ、例えば、インバータ対４０８に書き込むことを許可する。データ書き込みプロセスの間、画素６５０は、赤色チャネル（ＤＡＴＡ）４１２Ｒのグレイレベルデジタルデータ、緑色チャネル（ＤＡＴＡ）４１２Ｇのグレイレベルデジタルデータ、青色チャネル（ＤＡＴＡ）のグレイレベルデジタルデータ４１２Ｂを受信し、画素６５０は、メモリ回路６５４のそれぞれへの直列データ送信及び／又は並列データ送信においてＤＡＴＡ４１２を受信する。ＤＡＴＡ４１２が画素６５０のメモリに書き込まれると、コンパレータ４９０は、メモリからのＤＡＴＡ４１２と、カウンタ１３０及び／又は任意の好適なカウント方法などのカウント回路から送信されたカウントとの自動比較を実行する。図２１のコンパレータ４９０で説明したのと同じ方法を使用して、コンパレータ４９０は、ＤＡＴＡ４１２及びカウント回路からのカウント６５８が同じである（例えば、全てのビットに一致する）場合は「１」を送信し、同じでない（例えば、１つ以上のビットが一致しない）場合は「０」を送信する。行ドライバ６０は、ＣＧ信号５６４を、色チャネル選択トランジスタ６５６のそれぞれのトランジスタに送信して、色シーケンシャル発光のための色チャネル、例えば、共有出力ステージを介して発光するための赤色、緑色、又は青色のいずれかの色チャネルを有効にする。行ドライバ６０が色チャネルからの送信を有効にすると、ＭＴＣＨビットは、記憶のためにメモリ回路４９２に送信する。行ドライバ６０は、前述のように、記憶されたＭＴＣＨビットに従って発光を可能にするために、ＥＭＩＴ信号を有効にすることができる。加えて又は代わりに、行ドライバ６０は、メモリ回路４９２内に記憶されたＭＴＣＨビットにかかわらず、少なくとも部分的に発光を発生させないＧＨＯＳＴ信号を有効にすることができる。光を放出するために、行ドライバ６０は、ＥＭＩＴ信号を有効にし、記憶されたＭＴＣＨビットを高基準電圧及び低基準電圧に結合されたアナログ駆動回路５６１に送信させる。記憶されたＭＴＣＨビットは、基準電圧（例えば、ＭＳ５６６Ａ、ＭＳ５６６Ｂ）に応答して、ＬＣ電極に結合されたＭＳ５６６をアクティブ化及び／又は非アクティブ化するかのいずれかでアナログ駆動回路５６１に送信する。基準電圧は、５［Ｖ］及びＶＳＳとして示されるが、ＭＳ５６６のアクティブ化時にＬＣ電極を駆動するために使用される任意の好適な電圧であってもよい。

上記の構造に従って、画素６５０は、単一パルス幅変調発光スキームに従って発光するように動作され得る。異なる実施形態は、異なる放出スキームに従って放出するために、行ドライバ６０によって操作され得る。例えば、画素６５０の色チャネルは、通常、画素６５０に送信されたデジタルデータが変化し、コンパレータ４９０が除去される場合、バイナリパルス幅変調発光スキームに従って動作されてもよい。

本開示を通して論じたように、画素内メモリ技術は、様々な実施形態及びディスプレイ技術に有効であることを理解されたい。また、説明されるか、図面に開示される各基準電圧について、追加又は代替の基準電圧を使用してもよいことも理解されたい。加えて又は代わりに、フレームバッファを使用する際の依存を低減又は排除するものとして記載されているが、いくつかの実施形態では、フレームバッファと並行して画素内メモリ技術を使用してもよいことに留意されたい。更に、メモリ回路は、６ビット、１２ビット、８ビット、及び／又は１６ビットを記憶するものとして説明されているが、任意の好適なメモリ構造を使用して任意の好適なビット数を記憶することができることを理解されたい。

図２１で簡単に説明したように、メモリ７８をサブ画素７２自体に含めることとは対照的に、又はそれに加えて、画素内メモリ技術にわずかな調整を一般に適用して、メモリ７８をスマートバッファに移動できるようにすることができる。図２９は、このことを一般的に、画素内メモリアーキテクチャ電子ディスプレイ７００及びスマートバッファアーキテクチャ電子ディスプレイ７０２で示している。画素内メモリアーキテクチャ電子ディスプレイ７００は、図示のように、電子ディスプレイ１８のアクティブエリア７０４内に位置する各サブ画素７２内のメモリ７８を含み、アクティブエリア７０４は、電子ディスプレイの全ての発光構成要素と、発光構成要素へのデータ送信をサポートするための通信可能な結合と、を含む。画素内メモリアーキテクチャ電子ディスプレイ７００では、デジタルデータは、メモリ７８内のローカライズされたバッファリングのために、メモリ７０８からそれぞれの各サブ画素７２に送信される。いくつかの実施形態では、デジタルデータは、ローカライズされたバッファリング（例えば、サブ画素７２内のバッファリング）のためにメモリ７８に送信される前に、メモリ７０８からソースエリア７１０に送信する。しかしながら、メモリ７８と実質的に同様のメモリは、スマートバッファアーキテクチャ電子ディスプレイ７０２のスマートバッファ７１２に含まれてもよく、フレームバッファへの依存を依然として排除するか、又は少なくとも低減するが、更にアクティブエリア７０４からメモリ７８を除去することができる。メモリ７８をスマートバッファ７１２に移動させることにより、行ドライバ６０は、入力ラッチ７１４及び出力ラッチ７１６を動作させて、例えばドライバ８０などのアナログ出力回路を介して各サブ画素７２からの発光を調停することができる。ここで、スマートバッファ７１２は、電子ディスプレイ１８の集積回路内にあるが電子ディスプレイ１８のアクティブエリアの外側に配置されている、任意の好適なバッファメモリを表してもよい。

図３０は、メモリ回路７５０、コンパレータ７５２、メモリ回路７５４、及び出力インバータ７５６を含むメモリ７８回路のスマートバッファ実施形態の一例を示している。この回路は、図２１に示されるメモリ回路と同様に機能し、図３０のスマートバッファは、メモリ回路７５０（例えば、インバータ対）へのデジタルデータの書き込みを可能にする書き込み可能（ｗｒｉｔｅ＿ｅｎ）制御信号７５７に応答して、デジタルデータを受信する。したがって、メモリ回路７５４及びコンパレータ７５２の一般的な動作は、概して、図２２に示され、説明されるプロセスに従うことができる。図３０のスマートバッファは、アクティブエリア７０４の各サブ画素７２用のメモリ７８回路を有してもよい。デジタルデータ値は、デジタルデータの新しい値が特定のサブ画素７２のスマートバッファに書き込まれるまで、メモリ回路７５０に記憶されてもよい。

デジタルデータがメモリ回路７５０に送信されると、コンパレータ７５２は、デジタルデータの全てのビットがカウント回路からの出力（ＣＮＴ／ＣＮＴ＿ｂ）に一致するかどうかを決定する。前述した実施形態と同様に、カウント回路は、デジタルデータによって表されるグレイレベルに従って発光を可能にするようにカウントする。コンパレータは、デジタルデータがカウントと一致するまで、論理ゼロ、「０」をＭＴＣＨビットとして出力してもよく、その時点で、コンパレータは、論理１、「１」をＭＴＣＨビットとして出力する。ＭＴＣＨビットは、一般にメモリ回路７５４に送信されて記憶される一方、反転されたＭＴＣＨビットの値は、出力インバータ７５６に、最終的には対応するサブ画素に送信して、発光を引き起こす及び／又は停止する。

ＭＴＣＨビットの送信経路を続けると、図３１は、図３０のスマートバッファ回路と併せて使用され得る画素回路７８０を示している。画素回路７８０は、入力ラッチ７８２（例えば、インバータ対）及び出力ラッチ７８４（例えば、インバータ対）を含み、これらは両方とも、書き込み可能（ｗｒｉｔｅ＿ｅｎ）制御信号７８６に応答して、スマートバッファ、例えば、スマートバッファ７１２から送信されたデジタルデータをラッチするように操作される。ラッチすると、デジタルデータは、駆動トランジスタ７８８のゲートに自動的に送信され得る。前述のように、駆動トランジスタ７８８は、デジタルデータに応答して、デジタルデータの値に応答してアクティブ化され、ドライブ電流を発光回路、例えば、画素回路７８０の発光ダイオード７９０を介して送信させる。

したがって、本開示の技術的効果は、提示のための画像データの処理技術を改善するために、電子ディスプレイの１つ以上の画素にメモリを実装するための技術を含む。この技術は、画像データを受信し、画素内のメモリに画像データを記憶し、画像を駆動回路に送信して、画素の発光要素を動作させて光を放出するためのシステム及び方法を含む。更に、画素内メモリ技術を実装する任意の好適な画素回路を使用して、バイナリパルス幅変調発光スキーム、バイナリパルス幅変調並べ替え方式、単一パルス幅変調発光スキーム、及びパルス密度変調発光スキームを含む異なる発光スキームを実行することができ、画素内メモリ技術を使用せずに同じ画像を通信するために使用される帯域幅を減らすことで恩恵を受ける。発光スキームを有効にするこれらの画素回路は、ハイブリッドドライブを有する画素回路に結合して、ＬＥＤの電気信号に対する応答性を高めることができる。

本明細書に記載される技術は、様々なディスプレイ技術に適用及び統合されてもよく、本明細書に図示及び／又は記載される特定の実施形態に限定されるべきではない。例えば、メモリを備えた画素は、光変調デバイスとして発光ダイオードを有するものとして示されているが、画素内メモリ技術は、一般に、様々な光変調デバイスを使用する様々なディスプレイ技術をサポートするために、異なる画素回路に適用されてもよい。このように、発光ダイオード、デジタルミラーディスプレイ、有機発光ダイオード、又は液晶ディスプレイ、プラズマディスプレイ、又はドットマトリックスディスプレイを介した発光をサポートする好適な画素回路は、それぞれ、画素内にメモリを有して、少なくともデータ送信帯域幅の改善と画素のプログラミングの容易さを達成することができる。

上述の具体的な実施形態は、例として示されたものであり、これらの実施形態は、様々な修正形態及び代替形態の影響を受けやすいものであり得ることを理解するべきである。更に、特許請求の範囲が、開示された特定の形態に限定されず、むしろこの開示の趣旨と意図の範囲にある全ての修正物、均等物、及び代替物を対象として含むことを理解されたい。

本明細書で提示され特許請求された技術は、本技術分野を明らかに向上する実用的な性質の有形物及び具体例を参照して適用され、そのように、抽象的な、実体のない、又は単なる理論上のものではない。更に、本明細書の最後に添付された特許請求の範囲のいずれかが、「～［機能］を［実行］する手段」又は「～［機能］を［実行］するステップ」として示された１つ以上の要素を含む場合、そのような要素が、米国特許法第１１２条（ｆ）に従って解釈されることになることを意図している。しかし、任意の他の方法で示された要素を含む特許請求の範囲のいずれかに関して、そのような要素は、米国特許法第１１２条（ｆ）に従って解釈されることにならないことを意図している。

例示的な実施形態は、以下を含み得る。

実施形態例１：電子ディスプレイであって、
アクティブエリア内に形成された第１の画素を含むアクティブエリアであって、第１の画素は、画像データに応答して光を放出するように構成されている、アクティブエリアと、
画像データを第１の画素に送信するように構成されたコントローラと、を含み、
第１の画素は、
画像データに応答して光を放出するように構成された有機発光ダイオードと、
コントローラから受信した画像データをデジタル記憶するように構成されたメモリと、
メモリから画像データを受信するように構成された駆動回路と、を含み、駆動回路は、有機発光ダイオードに、画像データに応答して光を放出させるように構成されている、電子ディスプレイ。

実施形態例２：コントローラは、アクティブエリアのデータ線を介して第１の画素のメモリに画像データを送信するように構成されている、実施形態例１に記載の電子ディスプレイ。

実施形態例３：コントローラは、アクティブエリアのデータ線を介して画像データを多重化回路に送信するように構成されており、コントローラは、多重化回路を制御して、画像データの第１の画素のメモリへの送信を調停するように構成されている、実施形態例１に記載の電子ディスプレイ。

実施形態例４：画像データは、表示される画像に対応する２つ以上の色チャネルを含み、コントローラは、第１の多重化制御信号を有効化することによって、画像データの第１の色チャネルに関連付けられたメモリを第１の時間にプログラムし、第１の画素のメモリがプログラムされるのを引き起こすように構成されており、コントローラは、第２の多重化制御信号を有効化することによって、画像データの第２の色チャネルに関連付けられたメモリを第２の時間にプログラムし、第２の画素のメモリがプログラムされるのを引き起こすように構成されている、実施形態例３に記載の電子ディスプレイ。

実施形態例５：コントローラは、第１の画素のメモリを画像データでプログラムするように構成されており、画像データは、第１の色チャネルに関連付けられ、第１の時間においてプログラムされ、コントローラは、第１の画素のメモリを第２の画像データでプログラムするように構成されており、第２の画像データは、第２の色チャネルに関連付けられ、第２の時間においてプログラムされる、実施形態例１に記載の電子ディスプレイ。

実施形態例６：第１の画素のメモリは、電子ディスプレイ内の第１の画素のためのディスプレイ内フレームバッファとして動作するように構成されている、実施形態例１に記載の電子ディスプレイ。

実施形態例７：第１の画素のメモリは、カウンタ信号及び画像データを受信するように構成されており、メモリは、カウンタ信号に少なくとも部分的に基づいて画像データを送信することによってスイッチを動作させて、有機発光ダイオードに、バイナリパルス幅変調発光スキームに従って光を放出させるように構成されている、実施形態例１に記載の電子ディスプレイ。

実施形態例８：第１の画素の駆動回路は、数及び画像データを示す信号を受信するように構成されたコンパレータを含み、コンパレータは、画像データ及び数を表す信号に少なくとも部分的に基づいてスイッチを動作させて、有機発光ダイオードに、単一パルス幅変調発光スキームに従って光を放出させるように構成されている、実施形態例１に記載の電子ディスプレイ。

実施形態例９：駆動回路は、加算プロセス中に、画像データをアキュムレータの規定値に加算するように構成された加算器を含み、加算プロセスからのキャリービットは、スイッチを動作させて、有機発光ダイオードにパルス密度変調発光スキームに従って光を放出させるように構成されている、実施形態例１に記載の電子ディスプレイ。

実施形態例１０：電子ディスプレイ内の特定の色のサブ画素であって、
データ範囲内の値を示す信号を受信するように構成されたメモリと、
第１の電圧信号を受信するように構成された第１の端子と、
第２の電圧信号を受信するように構成された第２の端子と、
データ範囲内の値を示す信号に少なくとも部分的に基づいて光を放出するように構成された発光ダイオードと、を含み、メモリは、発光ダイオードを介して電流が送信されて発光を引き起こすことを可能にするように構成されており、電流は、第１の電圧信号及び第２の電圧信号に少なくとも部分的に基づいている、サブ画素。

実施形態例１１：メモリは、カウンタ信号とデータ範囲内の値を示す信号とを受信するように構成されたレジスタを含み、メモリは、カウンタ信号に少なくとも部分的に基づいて、データ範囲内の値を示す信号を送信することによってスイッチを動作させて、発光ダイオードに、バイナリパルス幅変調発光スキームに従って光を放出させるように構成されている、実施形態例１０に記載のサブ画素。

実施形態例１２：数を示す信号及びデータ範囲内の値を示す信号を受信するように構成されたコンパレータを含み、コンパレータは、データ範囲内の値を示す信号及び数を示す信号に基づいて発光ダイオードを動作させて、単一パルス幅変調発光スキームに従って光を放出させるように構成されている、実施形態例１０に記載のサブ画素。

実施形態例１３：加算プロセス中に加算器に結合するように構成されたアキュムレータの規定値に、データ範囲内の値を示す信号を加算するように構成された加算器を含み、加算プロセスからのキャリービットは、発光ダイオードを動作させて、パルス密度変調発光スキームに従って光を放出させるように構成されている、実施形態例１０に記載のサブ画素。

実施形態例１４：メモリは、発光ダイオードから光を放出させるために使用されるデータ範囲内の値を示す信号を許可する前に、データ範囲内の値を示す信号を時間周期の間記憶するためのフレームバッファとして機能するように構成されている、実施形態例１０に記載のサブ画素。

実施形態例１５：画素であって、
画素の第１のサブ画素であって、第１のサブ画素は第１の色チャネルに対応し、
画素の第１の色チャネルの画像データを通信するために使用される第１のデータ範囲内の第１の値を示す第１の信号を記憶するように構成された第１のメモリと、
第１のメモリから第１の値を示す第１の信号を受信するように構成された第１の駆動回路であって、第１の値を示す第１の信号に少なくとも部分的に基づいて、第１の発光ダイオードに光を放出させるように構成されている、第１の駆動回路と、を含む、第１のサブ画素と、
画素の第２のサブ画素であって、第２のサブ画素は第２の色チャネルに対応し、
画素の第２の色チャネルの画像データを通信するために使用される第２のデータ範囲内の第２の値を示す第２の信号を記憶するように構成された第２のメモリと、
第２のメモリから第２の値を示す第２の信号を受信するように構成された第２の駆動回路であって、第２の値を示す第２の信号に少なくとも部分的に基づいて、第２の発光ダイオードに光を放出させるように構成されている、第２の駆動回路と、を含む、第２のサブ画素と、を含む、画素。

実施形態例１６：第１のサブ画素は、第１の時間における第１の値を示す第１の信号でプログラムされるように構成されており、第２のサブ画素は、第２の時間における第２の値を示す第２の信号でプログラムされるように構成されており、第１の時間は、第２の時間よりも早く発生する、実施形態例１５に記載の画素。

実施形態例１７：第１の信号は、第１の時間に送信された第１の制御信号に応答して動作するように構成された多重化回路を介して第１のサブ画素に送信されるように構成されており、第１の信号は、第２の時間に送信された第２の制御信号を多重化回路が受信することに応答して第１のサブ画素への送信を停止するように構成されている、実施形態例１６に記載の画素。

実施形態例１８：第１のメモリは、第１のサブ画素のフレームバッファとして動作するように構成されている、実施形態例１５に記載の画素。

実施形態例１９：第１のサブ画素は第１のカウンタを含み、第１のメモリは第１のカウンタから出力を受信するように構成されており、第１のメモリからの出力は、カウンタからの出力に応答してスイッチを起動するように構成されており、第１のメモリからの出力は、第１の発光ダイオードを動作させて、バイナリパルス幅変調発光スキームに従って光を放出させるように構成されている、実施形態例１５に記載の画素。

実施形態例２０：第１の駆動回路は、第１のメモリからの出力と、第１の色チャネルに関連付けられたグレイレベルの増分間の時間差に対応するように構成されたカウンタからの出力とを受信するように構成されたコンパレータを含み、第１の駆動回路は、コンパレータからの出力に少なくとも部分的に基づいて、第１の発光ダイオードを動作させるように構成されている、実施形態例１５に記載の画素。

実施形態例２１：電子ディスプレイであって、
電子ディスプレイのアクティブエリア内に形成された、又はアクティブエリアの外側にある電子ディスプレイの集積回路内に形成されたメモリであって、データ範囲内の値を示すデジタルデータ信号を記憶するように構成されている、メモリと、
アクティブエリア内に配置されたドライバであって、デジタルデータ信号に応答して１つ以上のアナログ電気信号を生成するように構成されてたドライバと、
アクティブエリア上に配置された光変調デバイスであって、１つ以上のアナログ電気信号に少なくとも部分的に基づいて光を放出するように構成されている、光変調デバイスと、を含む、電子ディスプレイ。

実施形態例２２：光変調デバイスは、発光ダイオード、デジタルミラーディスプレイ、有機発光ダイオード、又は液晶ディスプレイ、プラズマディスプレイ、若しくはドットマトリックスディスプレイをサポートするデバイス、又はこれらの任意の組み合わせを含む、実施形態例２１に記載の電子ディスプレイ。

実施形態例２３：光変調デバイスは発光ダイオードを含み、発光ダイオード及びドライバは、１つ以上のアナログ電気信号を使用して光を放出するように構成されたグローバルカソード又はグローバルアノード構成をサポートするように構成されている、実施形態例２１に記載の電子ディスプレイ。

実施形態例２４：光変調デバイスは発光ダイオードを含み、発光ダイオード及びドライバは、１つ以上のアナログ電気信号を使用して光を放出するように構成されたグローバルカソード又はグローバルアノード構成をサポートするように構成されている、実施形態例２１に記載の電子ディスプレイ。

実施形態例２５：メモリは、選択制御信号に応答してアクティブ化するように構成されたトランジスタを含み、デジタルデータ信号の第１のサブセットは、トランジスタのアクティブ化に応答してドライバに送信するように構成されている、実施形態例２４に記載の電子ディスプレイ。

実施形態例２６：第１のインバータ対は、ドライバに出力する前に、デジタルデータ信号の第１のサブセットをセンス増幅器に出力するように構成されている、実施形態例２４に記載の電子ディスプレイ。

実施形態例２７：第１のインバータ対の出力に結合するように構成されたスイッチ／リセット（ＳＲ）ラッチと、スイッチ／リセットラッチの出力に結合するように構成された第２のインバータ対と、を含み、スイッチ／リセットラッチ及び第２のインバータ対は、並べ替えを伴うバイナリパルス幅変調発光スキームを可能にするように構成されている、実施形態例２４に記載の電子ディスプレイ。

実施形態例２８：メモリは、画素に送信されたデジタルデータ信号の第２のサブセットを記憶するように構成された第２のインバータ対を含む、実施形態例２４に記載の電子ディスプレイ。

実施形態例２９：デジタルデータ信号の第１のサブセット及びデジタルデータ信号の第２のサブセットは、書き込み可能制御信号を有効にするコントローラに応答して、第１のインバータ対に送信される、実施形態例２８に記載の電子ディスプレイ。

実施形態例３０：電子ディスプレイの画素であって、
列ドライバから画素に送信される第１のデジタルデータ信号を記憶するように構成されたメモリであって、第１のデジタルデータ信号は、画像の一部分を通信するためのデータ範囲内の値を有することによって表示される画像に対応するように構成されており、
列ドライバから画素内のメモリに送信された第１のデジタルデータ信号を受信するように構成された１つ以上のインバータ対を含む、メモリと、
１つ以上のインバータ対からの第１のデジタルデータ信号と第２のデジタルデータ信号とを受信するように構成されたコンパレータであって、第１のデジタルデータ信号が第２のデジタルデータ信号と一致するときを決定することに応答して制御信号を出力するように構成されている、コンパレータと、
制御信号をメモリから受信するように構成されたドライバであって、制御信号に少なくとも部分的に基づいて、画素から光を放出させるように構成されている、ドライバと、を含む、画素。

実施形態例３１：第２のデジタルデータ信号としてカウントされる現在の数の表示をコンパレータに出力するように構成されたカウンタを含む、実施形態例３０に記載の画素。

実施形態例３２：メモリのプリチャージを可能にするように構成されたトランジスタを含む、実施形態例３０に記載の画素。

実施形態例３３：制御信号としてドライバに送信する前にコンパレータからの出力を記憶するように構成された１つ以上のインバータ対とは別個の追加のインバータ対を含む、実施形態例３０に記載の画素

実施形態例３４：追加のインバータ対は、第１の出力の第１の記憶化と第２の出力の第２の記憶化との間でリセットされる、実施形態例３３に記載の画素。

実施形態例３５：制御信号がコンパレータから出力されてドライバに送信されることを可能にするように構成されたトランジスタを含み、トランジスタは、放出可能信号に応答してアクティブ化するように構成されている、実施形態例３０に記載の画素。

実施形態例３６：画像を表示することに関連付けられた色チャネルに対応する追加のメモリを含み、追加のメモリはドライバに結合するように構成されている、実施形態例３０に記載の画素。

実施形態例３７：電子ディスプレイであって、
１つ以上のデジタルデータ信号を生成して画像を表示させるように構成されたコントローラと、
１つ以上のデータ信号の第１のデジタルデータ信号を記憶するように構成された第１のメモリを含むバッファであって、第１のデジタルデータ信号は、画像の一部分を電子ディスプレイ上に表示させるように構成されている、バッファと、
１つ以上のデジタルデータ信号に応答して光を放出するように構成された複数の画素であって、複数の画素のそれぞれの画素は、
第１のメモリから第１のデジタルデータ信号を受信するように構成されたドライバであって、第１のメモリから送信された第１のデジタルデータ信号に応答してアナログデータ信号を生成するように構成されている、ドライバを含む、複数の画素と、
ドライバに結合するように構成された発光回路であって、少なくとも部分的にアナログデータ信号に基づいて光を放出するように構成されている、発光回路と、を含む、電子ディスプレイ。

実施形態例３８：第１のメモリの出力及び第２のメモリの出力に結合するように構成された選択回路を含み、バッファはまた、第２のデジタルデータ信号を記憶するための第２のメモリを含み、選択回路は、第２のメモリを選択することとは無関係に、第１のメモリを選択して、第１のデジタルデータ信号をドライバに出力するように構成されている、実施形態例３７に記載の電子ディスプレイ。

実施形態例３９：選択回路は、インバータ対の出力に結合するように構成されており、インバータ対は、選択回路が第１の状態で動作するときに、第１のメモリからの出力を記憶するように構成されており、インバータ対は、選択回路が第２の状態で動作するときに、第２のメモリからの出力を記憶するように構成されている、実施形態例３８に記載の電子ディスプレイ。

実施形態例４０：それぞれの画素は、第１のサブ画素に結合するように構成されたカウント回路を含み、第１のサブ画素はコンパレータを含み、コンパレータは、カウント回路からの出力を第１のメモリからの出力と比較するように構成されている、実施例３７に記載の電子ディスプレイ。

実施形態例４１：電子ディスプレイ用の画素回路であって、
データ範囲内の値を示すデジタルデータ信号を記憶するように構成されたメモリと、
デジタルデータ信号に少なくとも部分的に基づいて光を放出するように構成された発光ダイオードと、
発光ダイオードが光を放出する前に画素回路を初期化するように構成された初期化トランジスタと、
デジタルデータ信号に少なくとも部分的に基づいてアクティブ化するように構成された駆動トランジスタと、を含む、画素回路。

実施形態例４２：発光ダイオードのアノードに結合するように構成された電圧駆動回路を含み、電圧駆動回路は、発光ダイオードの発光期間の開始時に発光ダイオードのアノードを増幅するように構成されている、実施形態例４１に記載の画素回路。

実施形態例４３：駆動トランジスタは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として構成されており、画素回路は、制御信号に応答して発光ダイオードを発光させるように構成された複数のｐ型又はｎ型ＭＯＳＦＥＴを含む、実施形態例４１に記載の画素回路。

実施形態例４４：発光ダイオードに並列に結合するように構成されたリセット回路を含み、リセット回路は、発光期間後に発光ダイオードのアノード電圧をリセットするように構成されている、実施形態例４１に記載の画素回路。

実施形態例４５：ハイブリッドドライブを含み、ハイブリッドドライブは、電圧ドライブ及び電流ドライブ回路を含み、ハイブリッドドライブは、電圧データ信号、複数の基準電圧、及びデジタルデータ信号に少なくとも部分的に基づく画像データ制御信号に応答して、発光ダイオードを動作させて光を放出するように構成されている、実施形態例４１に記載の画素回路。

実施形態例４６：自動ゼロ制御信号に応答してアクティブ化するように構成された自動ゼロトランジスタを含み、自動ゼロトランジスタのソースノードの電圧値は、自動ゼロトランジスタのソースノードの電圧値が、駆動トランジスタのゲート電圧の電圧値に等しくなるまで増加するように構成されている、実施形態例４１に記載の画素回路。

実施形態例４７：メモリは、デジタルデータ信号を記憶するように構成されたレジスタと、カウンタによって生成されるように構成された数とデジタルデータ信号を比較するように構成されたコンパレータとを含み、メモリは、コンパレータからの出力を送信して駆動トランジスタをアクティブ化するように構成されている、実施形態例４１に記載の画素回路。

実施形態例４８：メモリと共に動作して駆動トランジスタをアクティブ化して、バイナリパルス幅変調発光スキーム、単一パルス幅変調発光スキーム、パルス密度変調発光スキーム、又はこれらの任意の組み合わせに従って発光を引き起こすように構成された追加の回路を含む、実施形態例４１に記載の画素回路。

実施形態例４９：電子ディスプレイであって、
１つ以上のデジタルデータ信号を生成して画像を表示させるように構成されたコントローラと、
１つ以上のデジタルデータ信号に応答して光を放出するように構成された複数の画素であって、複数の画素の第１の画素は、
画像に少なくとも部分的に基づいてコントローラによって生成された第１のデジタルデータ信号を受信するように構成されたメモリと、
第１のデジタルデータ信号に少なくとも部分的に基づいて光を放出するように構成された発光回路と、
発光回路が光を放出する前に第１の画素を初期化するように構成された初期化トランジスタと、
第１のデジタルデータ信号に少なくとも部分的に基づいてアクティブ化するように構成された駆動トランジスタと、を含む、電子ディスプレイ。

実施形態例５０：複数の画素の第２の画素を含み、第２の画素のメモリは、第１の画素のメモリが第１のデジタルデータ信号を受信するように構成された時間とは異なる時間に第２のデジタルデータ信号を受信するように構成されている、実施形態例４９に記載の電子ディスプレイ。

実施形態例５１：コントローラは、多重化回路を制御することによって、１つ以上のデジタルデータ信号の１つ以上の画素への送信を調停するように構成されている、実施形態例５０に記載の電子ディスプレイ。

実施形態例５２：発光回路は発光ダイオードを含み、第１の画素は、発光ダイオードの発光期間中に発光ダイオードのアノードを増幅するように構成された電圧駆動回路を含む、実施形態例４９に記載の電子ディスプレイ。

実施形態例５３：第１の画素は、電圧データ信号、複数の基準電圧、及び第１のデジタルデータ信号に少なくとも部分的に基づく画像データ制御信号に応答して発光回路を動作させて光を放出するように構成されたハイブリッド駆動回路を含む、実施形態例４９に記載の電子ディスプレイ。

実施形態例５４：発光回路は、発光ダイオード、有機発光ダイオード、若しくは液晶ディスプレイ、プラズマディスプレイパネル、ドットマトリックスディスプレイ、デジタルミラードライブディスプレイをサポートする回路、又はこれらの任意の組み合わせを含む、実施形態例４９に記載の電子ディスプレイ。

実施形態例５５：方法であって、
コントローラを介して、第１の時間に第１の値を第１の画素の第１のメモリに送信するステップと、
第１の値に従って光を放出するように第１の画素を準備するために、コントローラを介して、初期化プロセスを実行するステップと、
コントローラを介して、第１の画素のノードを１つ以上の電圧値でプログラムするプログラミングプロセスを実行するステップと、
コントローラを介して、放出プロセスを実行するステップと、を含み、放出プロセスの実行は、第１の画素の発光回路から光を放出させるように構成されている、方法。

実施形態例５６：第１の値を第１のメモリに送信するステップは、
コントローラが、コントローラを介して、第１の時間における第１の値の第１のメモリへの送信を許可する第１の多重化制御信号を有効化するステップと、
コントローラを介して、第１の時間における第１の値の第２のメモリへの送信を停止する第２の多重化制御信号を無効化するステップと、によって、第２の画素の第１のメモリ及び第２のメモリのプログラミングを調停するステップを含む、実施形態例５５に記載の方法。

実施形態例５７：プログラミングプロセスは、
コントローラを介して、自動ゼロ制御信号を有効化するステップと、
コントローラを介して、所定の時間後に自動ゼロ制御信号を無効化するステップと、を含む、実施形態例４５に記載の方法。

実施形態例５８：発光プロセスは、
コントローラを介して、発光回路の増幅を引き起こすように構成された電圧駆動制御信号を有効化するステップと、
バイナリパルス幅変調発光スキーム、単一パルス幅変調発光スキーム、パルス密度変調発光スキーム、又はこれらの任意の組み合わせに応答して駆動トランジスタをアクティブ化するように構成された画像データ制御信号を、コントローラを介して、放出するステップと、を含む、実施形態例４５に記載の方法。

実施形態例５９：将来の発光を準備するために発光回路をリセットするためのリセットプロセスを実行するステップを含む、実施形態例４５に記載の方法。

実施形態例６０：初期化プロセスは、コンデンサの充電を引き起こす選択制御信号を、コントローラを介して有効化するステップを含み、コンデンサの充電を通じて、コンデンサは、駆動電流を第１の画素に送信するように構成されている、実施形態例４５に記載の方法。

Claims (25)

1. 電子ディスプレイであって、
   アクティブエリアであって、前記アクティブエリア内に形成された第１の画素を含み前記第１の画素は、画像データに応答して光を放出するように構成されている、アクティブエリアと、
   前記画像データを前記第１の画素に送信するように構成されたコントローラと、を備え、
   前記第１の画素は、
   前記画像データに応答して前記光を放出するように構成された有機発光ダイオードと、
   前記コントローラから受信した前記画像データをデジタル記憶するように構成されたメモリと、
   前記メモリから前記画像データを受信するように構成された駆動回路と、を含み、前記駆動回路は、前記有機発光ダイオードに、前記画像データに応答して前記光を放出させるように構成されている、電子ディスプレイ。
2. 前記第１の画素の前記メモリは、カウンタ信号及び前記画像データを受信するように構成されており、前記メモリは、前記カウンタ信号に少なくとも部分的に基づいて前記画像データを送信することによってスイッチを動作させて、前記有機発光ダイオードに、バイナリパルス幅変調発光スキームに従って前記光を放出させるように構成されている、請求項１に記載の電子ディスプレイ。
3. 前記第１の画素の前記駆動回路は、数及び前記画像データを示す信号を受信するように構成されたコンパレータを含み、前記コンパレータは、前記画像データ及び前記数を表す前記信号に少なくとも部分的に基づいてスイッチを動作させて、前記有機発光ダイオードに、単一パルス幅変調発光スキームに従って前記光を放出させるように構成されている、請求項１に記載の電子ディスプレイ。
4. 前記駆動回路は、加算プロセス中に、前記画像データをアキュムレータの規定値に加算するように構成された加算器を含み、前記加算プロセスからのキャリービットは、スイッチを動作させて、前記有機発光ダイオードにパルス密度変調発光スキームに従って前記光を放出させるように構成されている、請求項１に記載の電子ディスプレイ。
5. 前記コントローラは、前記第１の画素の前記メモリを前記画像データでプログラムするように構成されており、前記画像データは、第１の色チャネルに関連付けられ、第１の時間においてプログラムされ、前記コントローラは、前記第１の画素のメモリを第２の画像データでプログラムするように構成されており、前記第２の画像データは、第２の色チャネルに関連付けられ、第２の時間においてプログラムされる、請求項１に記載の電子ディスプレイ。
6. 電子ディスプレイであって、
   前記電子ディスプレイのアクティブエリア内に形成された、又は前記アクティブエリアの外側にある前記電子ディスプレイの集積回路内に形成されたメモリであって、データ範囲内の値を示すデジタルデータ信号を記憶するように構成されている、メモリと、
   前記アクティブエリア内に配置されたドライバであって、前記デジタルデータ信号に応答して１つ以上のアナログ電気信号を生成するように構成されてたドライバと、
   前記アクティブエリア上に配置された光変調デバイスであって、前記１つ以上のアナログ電気信号に少なくとも部分的に基づいて光を放出するように構成されている、光変調デバイスと、を備える、電子ディスプレイ。
7. 前記光変調デバイスは、発光ダイオード、デジタルミラーディスプレイ、有機発光ダイオード、又は液晶ディスプレイ、プラズマディスプレイ、若しくはドットマトリックスディスプレイをサポートするデバイス、或いはこれらの任意の組み合わせを含む、請求項６に記載の電子ディスプレイ。
8. 前記メモリは、前記画素に送信された前記デジタルデータ信号の第１のサブセットを記憶するように構成された第１のインバータ対を含む、請求項６に記載の電子ディスプレイ。
9. 前記第１のインバータ対は、前記ドライバに出力する前に、前記デジタルデータ信号の前記第１のサブセットをセンス増幅器に出力するように構成されている、請求項８に記載の電子ディスプレイ。
10. 前記第１のインバータ対の出力に結合するように構成されたスイッチ／リセット（ＳＲ）ラッチと、前記スイッチ／リセットラッチの出力に結合するように構成された第２のインバータ対と、を備え、前記スイッチ／リセットラッチ及び前記第２のインバータ対は、並べ替えを伴うバイナリパルス幅変調発光スキームを可能にするように構成されている、請求項８に記載の電子ディスプレイ。
11. 前記メモリは、前記画素に送信された前記デジタルデータ信号の第２のサブセットを記憶するように構成された第２のインバータ対を含む、請求項６に記載の電子ディスプレイ。
12. 前記デジタルデータ信号の前記第１のサブセット及び前記デジタルデータ信号の前記第２のサブセットは、書き込み可能制御信号に応答して、前記第１のインバータ対に送信される、請求項１１に記載の電子ディスプレイ。
13. 前記光変調デバイスは発光ダイオードを含み、前記発光ダイオード及び前記ドライバは、前記１つ以上のアナログ電気信号を使用して光を放出するように構成されたグローバルカソード又はグローバルアノード構成をサポートするように構成されている、請求項６に記載の電子ディスプレイ。
14. 電子ディスプレイ用の画素回路であって、
    データ範囲内の値を示すデジタルデータ信号を記憶するように構成されたメモリと、
    前記デジタルデータ信号に少なくとも部分的に基づいて光を放出するように構成された発光ダイオードと、
    前記発光ダイオードが光を放出する前に前記画素回路を初期化するように構成された初期化トランジスタと、
    前記デジタルデータ信号に少なくとも部分的に基づいてアクティブ化するように構成された駆動トランジスタと、を備える、画素回路。
15. 前記発光ダイオードのアノードに結合するように構成された電圧駆動回路を備え、前記電圧駆動回路は、前記発光ダイオードの発光期間の開始時に前記発光ダイオードの前記アノードを増幅するように構成されている、請求項１４に記載の画素回路。
16. 前記駆動トランジスタは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として構成されており、前記画素回路は、制御信号に応答して前記発光ダイオードを発光させるように構成された複数のｐ型又はｎ型ＭＯＳＦＥＴを備える、請求項１４に記載の画素回路。
17. 前記発光ダイオードに並列に結合するように構成されたリセット回路を備え、前記リセット回路は、発光期間後に前記発光ダイオードのアノード電圧をリセットするように構成されている、請求項１４に記載の画素回路。
18. ハイブリッドドライブを備え、前記ハイブリッドドライブは、電圧ドライブ及び電流ドライブ回路を含み、前記ハイブリッドドライブは、電圧データ信号、複数の基準電圧、及び前記デジタルデータ信号に少なくとも部分的に基づく画像データ制御信号に応答して、前記発光ダイオードを動作させて光を放出するように構成されている、請求項１４に記載の画素回路。
19. 前記メモリと共に動作して前記駆動トランジスタをアクティブ化して、バイナリパルス幅変調発光スキーム、単一パルス幅変調発光スキーム、若しくはパルス密度変調発光スキーム、又はこれらの任意の組み合わせに従って発光を引き起こすように構成された追加の回路を備える、請求項１４に記載の画素回路。
20. 前記メモリは、前記デジタルデータ信号を記憶するように構成されたレジスタと、カウンタによって生成されるように構成された数と前記デジタルデータ信号を比較するように構成されたコンパレータとを含み、前記メモリは、前記コンパレータからの出力を送信して前記駆動トランジスタをアクティブ化するように構成されている、請求項１４に記載の画素回路。
21. 画素であって、
    前記画素の第１のサブ画素であって、前記第１のサブ画素は第１の色チャネルに対応し、
    前記画素の前記第１の色チャネルの画像データを通信するために使用される第１のデータ範囲内の第１の値を示す第１の信号を記憶するように構成された第１のメモリと、
    前記第１のメモリから前記第１の値を示す前記第１の信号を受信するように構成された第１の駆動回路であって、前記第１の値を示す前記第１の信号に少なくとも部分的に基づいて、第１の発光ダイオードに光を放出させるように構成されている、第１の駆動回路と、を含む、第１のサブ画素と、
    前記画素の第２のサブ画素であって、前記第２のサブ画素は第２の色チャネルに対応し、
    前記画素の前記第２の色チャネルの画像データを通信するために使用される第２のデータ範囲内の第２の値を示す第２の信号を記憶するように構成された第２のメモリと、
    前記第２のメモリから前記第２の値を示す前記第２の信号を受信するように構成された第２の駆動回路であって、前記第２の値を示す前記第２の信号に少なくとも部分的に基づいて、第２の発光ダイオードに光を放出させるように構成されている、第２の駆動回路と、を含む、第２のサブ画素と、を備える画素。
22. 前記第１のサブ画素は、第１の時間における第１の値を示す前記第１の信号でプログラムされるように構成されており、前記第２のサブ画素は、第２の時間における前記第２の値を示す前記第２の信号でプログラムされるように構成されており、前記第１の時間は前記第２の時間よりも早く発生する、請求項２１に記載の画素。
23. 前記第１の信号は、前記第１の時間に送信された第１の制御信号に応答して動作するように構成された多重化回路を介して前記第１のサブ画素に送信されるように構成されており、前記第１の信号は、前記第２の時間に送信された第２の制御信号を前記多重化回路が受信することに応答して前記第１のサブ画素への送信を停止するように構成されている、請求項２２に記載の画素。
24. 前記第１のメモリは、前記第１のサブ画素のフレームバッファとして動作するように構成されている、請求項２１に記載の画素。
25. 前記第１のサブ画素は第１のカウンタを含み、前記第１のメモリは前記第１のカウンタから出力を受信するように構成されており、前記第１のメモリからの出力は、前記カウンタからの前記出力に応答してスイッチを起動するように構成されており、前記第１のメモリからの前記出力は、前記第１の発光ダイオードを動作させて、バイナリパルス幅変調発光スキームに従って前記光を放出させるように構成されている、請求項２１に記載の画素。

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