JP2004234003A - バイナリ光学表示素子のためのマルチビット記憶素子 - Google Patents

Abstract

【課題】 ＤＭＤを採用するプロジェクタで、短い区間で、各ＤＭＤをリフレッシュし続けることなく高階調を実現すること。
【解決手段】 本発明の１つの実施形態の光学表示素子は、バイナリ光学表示素子によって表示される複数ビットの色強度値を表示期間中記憶するための、バイナリ光学表示素子およびマルチビット記憶素子を備える。各ビットは、マルチビット記憶素子からバイナリ光学表示素子に、表示期間中１回または複数回ロードされ、色強度値を得る。
【選択図】図４

Description

プロジェクタは、一般に、光源、光学系、電子回路部、およびディスプレイを統合した、コンピュータまたはビデオデバイスからの画像を前面投影または後面投影するためのデバイスである。

通常のプロジェクタは、光を空間的に変調するための空間光変調器（ＳＬＭ）を備えているので、画像は、スクリーンに投影されて見ることができる。光はＳＬＭに送られ、ＳＬＭは所望の画素がスクリーンに投影されるように光を処理する。ＳＬＭは、実際に反射性であってよい。

光はＳＬＭから反射され、ＳＬＭは、スクリーンに投影される画像に従って光を変化させる。このタイプのＳＬＭの最も代表的な例としては、デジタルマイクロミラーデバイス（ＤＭＤ）が挙げられ、これは、一種のマイクロ電気機械（ＭＥＭ）デバイスである。ＤＭＤを用いるプロジェクタは、明るい画像を投影する。なぜなら、光が反射性のＳＬＭを通過する必要がないからである。

一般に、プロジェクタは、リフレッシュレートに基づいてまたは１／リフレッシュレートの表示期間毎に、新しいデータで画素をリフレッシュする。一方ＤＭＤはバイナリ光学表示素子であり、つまり光を反射するかまたは光を反射しないかのいずれかである。従ってＤＭＤは、１ビットよりも大きな色の深みを有する画素を受け入れない。色の深みが１ビットより大きい強度値を有する画素をＤＭＤが投影するために、表示期間は通常、多数の区間に分割される。ここで各区間は、通常、表示期間／（２^{色深度を表すビット数}−１）以下である。各区間では、ＤＭＤには、画素の強度値のビットのうちの１つがロードされるので、ＤＭＤは、このビットに従って、光を反射したり、反射させなかったりする。各ビットは、画素の強度値の他のビットに対する重要度に基づいて、複数回ＤＭＤにロードされる。

従って、プロジェクタは通常、全表示期間のＤＭＤの全区間のそれぞれをリフレッシュする。これらの区間のそれぞれは通常、１／［リフレッシュレート×（２^{色深度を表すビット数}−１）］よりも大きくならないように指定される。８ビットの色の深みおよび６０ヘルツ（Ｈｚ）のリフレッシュレートを有するプロジェクタにとって、このことは、プロジェクタが、約６５マイクロ秒(μｓ)より短い区間で、各ＤＭＤをリフレッシュすることを意味する。しかし、このようにプロジェクタ内のＤＭＤをすべて制御することは困難であり得る。解像度が大きく、リフレッシュレートが高いプロジェクタでは特に困難である。

本発明の１つの実施形態の光学表示素子は、バイナリ光学表示素子によって表示される複数ビットの色強度値を表示期間中記憶するための、バイナリ光学表示素子およびマルチビット記憶素子を備える。各ビットは、マルチビット記憶素子からバイナリ光学表示素子に、表示期間中１回または複数回ロードされ、色強度値を得る。

本明細書で参照する図面は、明細書の一部を構成する。図面に示される特徴は、特に記載がなく、また、矛盾するような暗示がない限り、本発明のほんのいくつかの実施形態を例示しており、本発明のすべての実施形態を例示するものではない。

本発明の例示的な実施形態の以下の詳細な説明において、その一部を構成する添付の図面を参照し、本発明が実施され得る特定の例示的な実施形態を例示によって示す。これらの実施形態は、当業者が本発明を実施することができるように十分に詳細に記載されている。他の実施形態を用いてもよく、論理的、機械的およびその他の変更は、本発明の趣旨または範囲から逸脱せずになされ得る。従って、以下の詳細な説明は、限定を意味するものではなく、本発明の範囲は、添付の特許請求の範囲によってのみ限定される。

［概略］
図１Ａおよび図１Ｂは、異なるアプローチ１００および１５０を示す。これらのアプローチはそれぞれ、画素の色強度値のビットを表示期間１０２の間バイナリ光学表示素子にロードすることにより、画素を表示するためのものであり、本発明の実施形態にしたがっている。表示期間１０２は、好ましくは１／リフレッシュレートとして定義される。ここでリフレッシュレートは、バイナリ光学表示素子を含む投影システムがバイナリ光学表示素子をリフレッシュするリフレッシュレートである。表示期間１０２は、さらに多数の区間に分割される。ここで各区間は、好ましくは、表示期間／（２^{色深度を表すビット数}−１）以下である。色深度を表すビット数は、画素が有し得る異なる階調の数を特定し、その色強度値は、ゼロから２^{色深度を表すビット数}−１の範囲であることができる。

光学表示素子はバイナリであるので、任意の時点に１ビットを光学表示素子にロードすることができる。従って、階調を有する画素の描写を行う場合、画素の色強度値の各ビットは、画素の色強度値の他のビットに対するそのビットの重要度に基づいて、１回または複数回バイナリ光学表示素子にロードされる。画素の色強度値のビットが特定され、最上位ビットから最下位へとｉ＝ｎ−１，ｉ＝ｎ−２，ｉ＝ｎ−３，．．．，ｉ＝０として順序付けられる１つの実施形態では、各ビットは、表示期間１０２中、バイナリ光学表示素子に２^ｉ回ロードされる。特に、１つの実施形態では、各ビットは、表示期間１０２の２^ｉ区間において、バイナリ光学表示素子にロードされる。

バイナリ光学表示素子を用いて階調を得るためのこのようなアプローチを、バイナリ重み付けパルス幅変調と呼ぶ。図１Ａは、ビット０から７を有する例としての８ビット画素についての、このような変調の標準的なバイナリ重み付けビット表示分配アプローチ１００を具体的に示している。アプローチ１００は、ビット０から７がバイナリ光学表示素子にロードされる順序を示している。ロードは、表示期間１０２中に、重み付けられて行われる。すなわち、表示期間１０２中において、与えられるビットに対するラインが長くなるほど、ビットはより多くの回数、バイナリ光学表示素子にロードされる。表示期間１０２中、ビット０から７は、バイナリ光学表示素子にそれぞれ、２^０、２^１、２^２、２^３、２^４、２^５、２^６、および２^７回ロードされる。

具体的には図１Ａにおいて、表示期間１０２により、２５５の区間をそれぞれ、１６の連続したこのような区間を含む１５のサブ期間と、１５の連続したこのような区間を含む１つのサブ期間とに分割することができる。１５の連続した区間を有するサブ期間であるサブ期間１０４では、ビット０は、合計１回、１番目の区間にロードされ、ビット１は、合計２回、２番目および３番目の区間にロードされ、ビット２は、合計４回、４番目から７番目の区間にロードされ、ビット３は、合計８回、８番目から１５番目の区間にロードされる。サブ期間１０６では、ビット４は、１６の連続した区間にロードされる。２つのサブ期間１０８では、ビット５は、３２の連続した区間にロードされるのに対して、４つのサブ期間１１０では、ビット６は、６４の連続した区間にロードされる。最後に、８番目のサブ期間１１２では、ビット７は、１２８の連続した区間にロードされる。

比較として、図１Ｂは、例えば、同様にビット０から７を有する８ビット画素についての、バイナリ重み付けパルス幅変調のビット分割バイナリ重み付けビット表示分配アプローチ１５０を具体的に示している。表示期間１０２に２５５区間ある場合、さらに上位のビット４から７のそれぞれは、１６の連続した区間をそれぞれ含む様々なサブ期間において、図１Ｂに示される順序で、バイナリ光学表示素子にロードされる。ビット４は、このような１つのサブ期間１５２Ｅにロードされ、ビット５は、２つの連続していないこのようなサブ期間１５２Ａおよび１５２Ｌにロードされ、ビット６は、４つの連続していないこのようなサブ期間１５２Ｃ、１５２Ｇ、１５２Ｊ、および１５２Ｎにロードされ、ビット７は、８つの連続していないこのようなサブ期間１５２Ｂ、１５２Ｄ、１５２Ｆ、１５２Ｈ、１５２Ｉ、１５２Ｋ、１５２Ｍ，および１５２Ｏにロードされる。下位のビット０から３のそれぞれは、１５の連続した区間のサブ期間１５４においてバイナリ光学表示素子にロードされ、その際、ビット０は１回ロードされ、ビット１は２回ロードされ、ビット２は４回ロードされ、ビット３は８回ロードされる。

図１Ｂのアプローチ１５０は、バイナリ重み付けパルス幅変調についてのビット分割アプローチである。なぜなら、画素の色強度値のビットのそれぞれは必ずしも、連続した区間で、表示期間１０２内にビットがバイナリ光学表示デバイスにロードされる区間の総数について、ロードされるわけではないからである。このように、図１Ｂのアプローチ１５０は、図１Ａのアプローチ１００とは異なる。図１Ａのアプローチでは対照的に、連続した区間で、表示期間１０２内に各ビットがバイナリ光学表示デバイスにロードされる区間の総数についてロードされるからである。ビット分割アプローチ１５０は、連続した表示期間にわたって異なる画素間で切り替えられるときに、バイナリ光学表示デバイスによって表示される可視アーチファクトを、低減するために用いられ得る。

８ビットの色の深みについて記載したが、バイナリ光学表示素子を用いる投影システムは、各表示期間の２５５区間のそれぞれに対して、ビットを各バイナリ光学表示素子にロードしなければならない。６０ヘルツのリフレッシュレートを得るということは、１×１０^６／（６０×２５５）≒６５μｓ毎に、投影システムがビットを各バイナリ光学表示素子にロードすることを意味する。８５ヘルツのリフレッシュレートを得るために、投影システムは、１×１０^６／（８５×２５５）≒４６μｓ毎に、ビットを各バイナリ光学表示素子にロードする。このことは負担になり得る。ＳＶＧＡ（800×600）、ＸＧＡ（1024×768）、および480,000から750,000以上の画素を有するより高い解像度に対して、ならびに、各画素が１つより多くの対応するバイナリ光学表示素子を有する場合に、特に負担である。

［マルチビット記憶素子を有する光学表示素子］
図２は、本発明の実施形態による光学表示素子２００を示す。光学表示素子２００では、投影システムは、すべての表示期間の区間毎に、ビットをバイナリ光学表示素子２０２にロードする必要がない。光学表示素子２００は、バイナリ光学表示素子２０２およびマルチビット記憶素子２０４を有する。光学表示素子２００は、集積回路（ＩＣ）であってもよいし、または他のタイプの電子および／または電気機械デバイスであってもよい。

バイナリ光学表示素子２０２は、デジタルマイクロミラーデバイス（ＤＭＤ）、または他のタイプのバイナリ光学表示素子などのマイクロ電気機械（ＭＥＭ）デバイスであり得る。バイナリ光学表示素子２０２は、オン／オフできる点でバイナリである。すなわち、バイナリ光学表示素子２０２は、光を反射または伝達することができるか、または反射も伝達もすることができない。バイナリ光学表示素子２０２それ自体は本来、長さが１ビットの色強度値を有する画素を表示することができない。素子２０２は、色強度値の各ビットを表示期間を分割する区間の少なくとも１つについて表示することによって、長さが１ビットより大きい色強度値を有する画素を表示するが、上記のように、画素の色強度値の他のビットに対するビットの重要度に基づいている。

マルチビット記憶素子２０４は、バイナリ光学表示素子２０２によって表示される画素の色強度値のビットの数に対応する、複数のビット記憶セル２０６Ａ，２０６Ｂ,．．．，２０６Ｍを有する。色強度値は、Ｎビットを有し、この値を有する画素は、Ｎビットの色の深みを有し、異なる階調に対応する２^Ｎの異なる色強度値の任意の１つを有することができる。ゼロの色強度値は、最小の階調に対応するのに対して、２^N−１の色強度値は、最大の階調に対応する。記憶セル２０６Ａ，２０６Ｂ，．．．，２０６Ｍは、総称して、セル２０６と呼ぶ。セル２０６Ａは、画素の色強度値の最下位ビット０に対応し、セル２０６Ｂは、この値の最下位から２番目のビット１に対応し、セル２０６Ｍは、画素の色強度値の最上位ビットＮ−１に対応する。

マルチビット記憶素子２０４は、バイナリ光学表示素子２０２に接続される。その結果ビット記憶セル２０６によって記憶されたビットのいずれか１つは、ライン２０８によって示されているように、バイナリ光学表示素子２０２にロードすることができる。従って、光学表示素子２００が一部を構成する投影システムは、すべての表示期間の各区間中に、ビットをバイナリ光学表示素子２０２にロードする必要はない。一方で投影システムは、画素の色強度値のすべてのＮビットを、マルチビット記憶素子２０４のビット記憶セル２０６に、所定の表示期間中にロードする。次に、これらのビットの適当な１つが、マルチビット記憶素子から、表示期間の各区間中に、バイナリ光学表示素子２０２にロードされる。

この結果、１／{リフレッシュレート×（２^N−１）}秒の区間毎に、１ビットの画像データで、バイナリ光学表示素子２０２をリフレッシュする必要はなく、投影システムは、リフレッシュレート分の１秒の表示期間毎に、Ｎビットの画像データで、マルチビット記憶素子２０４をリフレッシュするだけでよい。これにより、投影システムのローディング負担は２^Ｎ倍低減され、従って投影システムがバイナリ光学表示素子２０２をリフレッシュしなければならない負担が軽減される。すなわち投影システムは、Ｎビットの画像データのそれぞれを、所定の表示期間中に１回だけマルチビット記憶素子２０４にロードするのであって、Ｎビットの画像データを、合計２^Ｎ−１回、バイナリ光学表示素子にロードするのではない。このように、投影システムは、より高いリフレッシュレートおよび／またはより高い表示解像度を得ることができる。

図３は、本発明の実施形態による、マルチビット記憶素子２０４をさらに詳細に示す。ビット記憶セル２０６は、ライン３０２Ａ，３０２Ｂ，．．．３０２Ｍで示されているように、円形に相互接続されている。すなわち、第１のビット記憶セル２０６Ａは、ライン３０２Ａなどによって示されているように、そのビットを出力して第２のビット記憶セル２０６Ｂにロードすることができる。最後のビット記憶セル２０６Ｍは、ライン３０２Ｍで示されているように、そのビットを出力して第１のビット記憶セル２０６Ａにロードすることができる。最後のビット記憶セル２０６Ｍはまた、ライン２０８によって示されているように、そのビットを出力してバイナリ光学表示素子にロードすることができる。さらに、第１のビット記憶セル２０６Ａは、ライン３０４で示されているように、画素の色強度値の新たなビットをロードすることができる。

ビット記憶セル２０６は、本発明の１つの実施形態では、画像データの画素の色強度値のビットで以下のようにロードすることができる。色強度値の第１の最上位ビットは、データライン３０４にアサートされ、ビット記憶セル２０６Ａにロードされる。色強度値の第２の次に上位のビットは、データライン３０４にアサートされ、ビット記憶セル２０６Ａにロードされ、ビット記憶セル２０６Ａにすでに記憶されている第１のビットは、ライン３０２Ａに出力され、ビット記憶セル２０６Ｂにロードされる。

このプロセスは、色強度値の残りのＮビットのそれぞれに対して繰り返される。毎回、最後のビット記憶セル２０６Ｍ以外のビット記憶セル２０６のそれぞれに記憶されているビットは、出力され、次の連続するビット記憶セル２０６にロードされる。それにより、ビット記憶セル２０６Ａに記憶されているビットは、ビット記憶セル２０６Ｂに移動される（以下同様）。新たなビットは、データライン３０４にアサートされ、ビット記憶セル２０６Ａにロードされる。このプロセスをＮ回繰り返した後、ビット記憶セル２０６Ａ，２０６Ｂ，．．．，２０６Ｍは、画素の色強度値のビット０，１，．．．，Ｎ−１を記憶する。

ビット記憶セル２０６に記憶されているＮビットは、表示期間の各区間中に必要に応じて、ビット記憶セル２０６間で回転される。その結果、適切なビットは、ビット記憶セル２０６Ｍによって記憶され、ライン２０８に出力され、バイナリ光学表示素子２０２にロードされる。例えば、ビット記憶セル２０６Ｂに記憶されるビットが表示期間の所定の区間中にバイナリ光学表示素子２０２にロードされる場合、ビット記憶セル２０６に記憶されているビットは、Ｎ−２回、回転され、ビット記憶セル２０６Ｍは、最終的には、ビット記憶セル２０６Ｂに最初に記憶されたビットを記憶する。各回転において、ビット記憶セル２０６Ｍ以外のビット記憶セル２０６のそれぞれによって記憶されているビットは、次の連続するビット記憶セル２０６に移動される。ビット記憶セル２０６Ｍに記憶されているビットは、第１のビット記憶セル２０６Ａに移動され、ビットは回転において失われない。

図４は、本発明の他の実施形態によるマルチビット記憶素子２０４をさらに詳細に示す。マルチビット記憶素子２０４は、選択ライン４０６Ａおよび４０６Ｂをアサートすることによってそれぞれ選択される入力ライン４０４Ａおよび４０４Ｂを有する制御セル４０２を有する。入力ライン４０４Ａおよび４０４Ｂは、ライン３０２Ｍおよびデータライン３０４にそれぞれ接続される一方で、選択ライン４０６Ａおよび４０６Ｂは、回転ライン４１２およびロードライン４１０にそれぞれ接続される。ロードライン４１０をアサートすることにより、データライン３０４にアサートされたビットは、ライン４０８に出力され、ビット記憶セル２０６Ａにロードされる。回転ライン４１２をアサートすることにより、ビット記憶セル２０６Ｍによってライン３０２Ｍに出力されるビットは、ライン４０８に出力され、ビット記憶セル２０６Ａにロードされる。

ビット記憶セル２０６には、以下のように、画像データの画素の色強度値のビットがロードされる。色強度値の第１の最上位ビットは、データライン３０４にアサートされ、ロードライン４１０はアサートされてビットをライン４０８に出力し、ビット記憶セル２０６Ａにロードする。次に、色強度値の第２の次に上位のビットは、データライン３０４にアサートされ、ロードライン４１０はアサートされてビットをビット記憶セル２０６にロードし、ビット記憶セル２０６Ａに予め記憶されていた第１のビットは、ライン３０２Ａに出力され、ビット記憶セル２０６Ｂにロードされる。このプロセスは、色強度値の残りのＮビットのそれぞれに対して繰り返され、上記のように、ビット記憶セル２０６Ａ，２０６Ｂ，..．，２０６Ｍは、最終的には、画素の色強度値のビットのビット０，１，．．．，Ｎ−１を記憶する。このように、色強度値のビットは、ビット記憶セル２０６に連続してロードされる。

ビット記憶セル２０６に記憶されているＮビットは、表示期間の各区間中に必要に応じて、ビット記憶セル２０６間で回転され、適切なビットは、ビット記憶セル２０６の中でバイナリ光学表示素子２０２に最も近接したビット記憶セル２０６Ｍに記憶される。このように、ビットの１つは、ライン２０８に適切かつ選択的に出力され、バイナリ光学表示素子２０２に適切かつ選択的にロードされる。このプロセスは、以下のように起こる。各回転に対して、回転ライン４１２はアサートされる。これにより、ライン３０２Ｍに出力されるビット記憶セル２０６Ｍに記憶されているビットは、ライン４０８に出力され、ビット記憶セル２０６Ａにロードされる。ビット記憶セル２０６Ａによって予め記憶されているビットは、同時に、ライン３０２Ａに出力され、ビット記憶セル２０６Ｂにロードされる。ビット記憶セル２０６に記憶されているビットのうちのどのビットが、バイナリ光学表示素子２０２にロードされることが所望されるかに従って、回転ライン４１２は、ゼロからＮ回アサートされる。

図５は、本発明のさらに他の実施形態によるマルチビット記憶素子２０４をさらに詳細に示す。マルチビット記憶素子２０４は、ビット記憶セル２０６Ｍの出力を制御セル４０２の入力ライン４０４Ａに接続するライン３０２Ｍに接続された入力ライン５０４を有するミラー記憶セル５０２を有する。また、２つのクロック信号５０６Ａおよび５０６Ｂが存在し、これらを総称してクロック信号５０６と呼ぶ。クロック信号５０６は、ダブらないため、クロック信号５０６の一方は、他方のクロック信号５０６がローのときハイになり、他方のクロック信号５０６がハイのときローになる。クロック信号５０６は、ミラー記憶セル５０２だけでなく、ビット記憶セル２０６のそれぞれに接続され、ビット記憶セル２０６およびミラー記憶セル５０２を同期させる。ミラー記憶セル５０２は、ビット記憶セル２０６が、新しい強度値のビットをロードされているとき、またはビット記憶セル２０６に記憶されているビットが回転され、ビット記憶セル２０６内の最終出力先に到達していないとき、可視アーチファクトがバイナリ光学表示素子２０２によって表示されないようにする。ミラー記憶セル５０２は、最後のビット記憶セル２０６Ｍによって記憶されている同じビットを記憶する。

１つの実施形態におけるクロック信号５０６は、それぞれが、所定のクロック期間の異なる半期間においてハイになるようにタイミングをとられる。クロック期間は、表示期間の区間に対応していてもしていなくてもよい。例えば、クロック信号５０６Ａは、各クロック期間の前半においてハイになり、クロック信号５０６Ｂは、各クロック期間の後半においてハイになってもよい。ロードライン４１０は、このようなＮ区間に対してアサートされ、画素の色強度値のＮビットをビット記憶セル２０６にロードし、データライン３０４は、各クロック期間中、Ｎビットの１つでアサートされる。回転ライン４１２は、クロック期間の数に対してアサートされる。このクロック期間は、光学表示素子２０２にロードされることが所望されるビットが最後のビット記憶セル２０６Ｍからどのくらい離れているかに対応している。

１つの実施形態では、ビット記憶セル２０６によってライン３０２に出力されるビットは、クロック信号５０６Ａの立下りエッジにおいて有効になる。そしてクロック信号５０６Ｂの立上りエッジによって、第１のビット記憶セル２０６Ａを除くビット記憶セル２０６のそれぞれは、ビット記憶セル２０６の前に隣接していたセルに記憶されていたビットをロードする。例えば、ビット記憶セル２０６Ｂは、クロック信号５０６Ｂの立上りエッジにおいて、ビット記憶セル２０６Ａに記憶されているビットをロードする。ビット記憶セル２０６Ａは、ライン４０８に出力されているビットをロードする。このビットは、回転ライン４１２がアサートされている場合には、ビット記憶セル２０６Ｍによってライン３０２Ｍに出力されるビットであり、ロードライン４１０がアサートされている場合には、データライン３０４にアサートされているビットである。ミラー記憶セル５０２は、クロック信号５０６Ａの立上りエッジにおいて、入力ライン５０４に入力されるビットをロードし、クロック信号５０６Ｂの立上りエッジにおいて、ビットをライン２０８に出力して、バイナリ光学表示素子２０２にロードする。

図６は、ビット記憶セル２０６のそれぞれを実施することが可能な、本発明の実施形態によるビット記憶セル６００を示す。ビット記憶セル６００は、ｎチャネル金属酸化物半導体（ＮＭＯＳ）論理を用いて実施される。入力６０２は、ビット記憶セル６００に対して入力され、出力６０４は、ビット記憶セル６００に対して出力される。６つのＮＭＯＳトランジスタ６０８、６１０、６１１、６１４、６１６、および６１８がある。ＮＭＯＳトランジスタ６０８および６１１は、電源６０６からグランド６１２までエンドツーエンドで接続されている。同様に、ＮＭＯＳトランジスタ６１４および６１８は、電源６０６からグランド６１２までエンドツーエンドで接続されている。クロック信号５０６Ａは、トランジスタ６０８および６１０を制御するのに対して、入力６０２は、トランジスタ６１１を制御する。クロック信号５０６Ｂは、トランジスタ６１４および６１６を制御するのに対して、トランジスタ６１０の出力６１９は、トランジスタ６１８を制御する。ダイナミックＮＭＯＳ実施態様以外に、他の実施態様を本発明の他の実施形態において用いてもよいことに留意されたい。

クロック信号５０６Ａおよび５０６Ｂは、好ましくは、同時にローになったりまたはハイになったりしない。クロック信号５０６Ａがハイであり、クロック信号５０６Ｂがローのとき、トランジスタ６０８および６１０はオンになる。入力６０２がハイになると、トランジスタ６１１もオンになり、トランジスタ６１０への入力６１７はローにプルダウンされる。トランジスタ６１０がオンになると、その出力６１９もまたローにプルダウンされる。あるいは、入力６０２がローの場合、トランジスタ６１１はオフになり、トランジスタ６０８は、トランジスタ６１０への入力６１７をハイにプルアップすることができる。トランジスタ６１０がオンになると、その出力６１９もまたハイにプルアップされる。クロック信号５０６Ｂがハイになり、クロック信号５０６Ａがローになると、トランジスタ６１４および６１６はオンになる。トランジスタ６１０の出力６１９がハイになると、トランジスタ６１８もオンになり、トランジスタ６１６への入力６２１はローにプルダウンされる。トランジスタ６１６がオンになると、その出力６０４もまたローにプルダウンされる。あるいは、トランジスタ６１０の出力６１９がローになると、トランジスタ６１８はオフになり、トランジスタ６１４はトランジスタ６１６への入力６２１をハイにプルアップする。トランジスタ６１６がオンになると、その出力６０４もまたハイにプルアップされる。このように、クロック信号５０６Ａがハイになる場合、入力６０２は、ビット記憶セル６００にロードされる。クロック信号５０６Ｂがハイになると、出力６０４は、ビット記憶セル６００に記憶されているビットを出力する。

図７は、本発明の実施形態による、マルチビット記憶素子２０４を用いるための方法７００を示す。まず、バイナリ光学表示素子２０２によって表示される画素の色強度値のＮビットは、マルチビット記憶素子２０４のビット記憶セル２０６に連続してロードされる（７０２）。これは、データライン３０４において各ビットをアサートし、ロードライン４１０をアサートして、ビットを第１のビット記憶セル２０６Ａにロードすることによって行われ得る。この場合、ビット記憶セル２０６Ｍ以外のビット記憶セル２０６の他のセルにすでに記憶されているビットは、ビット記憶セル２０６の次のビットにシフトされる。

次に、表示期間の区間毎に７０６および７０８を実施する。ビット記憶セル２０６に記憶されているビットは回転され、選択されたビットは最後のビット記憶セル２０６Ｍに記憶され（７０６）る。次に、ビットは、バイナリ光学表示素子２０２にロードされる（７０８）。回転は、ビット記憶セル２０６内のビットの各所望の回転に対して回転ライン４１２をアサートすることによって行うことができる。選択されたビットは、図１Ａのアプローチ１００、図１Ｂのビット分割アプローチ１５０等の、バイナリ重み付けパルス幅変調アプローチに従って表示されるビットである。実施された回転数は、選択されたビットがビット記憶セル２０６の現在のビット記憶セルから最後のビット記憶セル２０６Ｍまで移動するために必要な回転の数である。

［色光学表示素子および表示デバイス］
記載した光学表示素子２００は、所定の時間に、入射する光を、光の色を変更せずに変調できるという点で単色性である。すなわち、光学表示素子２００は、入射する光の色をそれ自体で変更することができない。図８Ａおよび図８Ｂは、異なる色を表示することができる色光学表示素子８００を示す。しかし、これらは、本発明の異なる実施形態に従うものである。図８Ａにおける色光学表示素子８００は、光学表示素子２００の一例を用いているのに対して、図８Ｂにおける色光学表示素子８００は、用いられる所定の色空間の色成分の数に等しい光学表示素子２００の多数の例を用いている。

図８Ａにおいて、光学表示素子２００は、上記のように、バイナリ光学表示素子２０２およびマルチビット記憶素子２０４を備える。様々な色の光８０２は、光学表示素子２００に入射する。様々な色は、用いられる所定の色空間の色成分に対応する。例えば、データの各画素が、赤色、緑色および青色（ＲＧＢ）空間の赤色、緑色および青色成分に対応する色成分である赤、緑および青に分割できる場合、光８０２は、所定期間にわたって、赤色光８０２Ｒ、緑色光８０２Ｇ、および青色光８０２Ｂに分割され得る。この分割は、カラーホイールまたは他のアプローチを用いることにより行われる。例えば、白色光成分などの他の光成分もまた、光８０２に含まれ得る。

赤色光８０２Ｒが光学表示素子２００に入射すると、表示される画素の赤色成分に対する強度値のビットは、マルチビット記憶素子２０４にロードされる。次に、ビットは、上記のように、バイナリ光学表示素子２０２にロードされる。この結果、変調赤色光８０２Ｒ’は、画素が表示されるスポット８０４に入射する。同様に、緑色光８０２Ｇが光学表示素子２００に入射すると、画素の緑色成分に対する強度値のビットは、上記のように、マルチビット記憶素子２０４にロードされ、バイナリ光学表示素子２０２にロードされる。これにより、変調緑色光８０２Ｇ’は、スポット８０４に入射する。青色光８０２Ｂが光学表示素子２００に入射すると、画素の青色成分に対する強度値のビットは、マルチビット記憶素子２０４にロードされ、上記のように、バイナリ光学表示素子２０２にロードされ、その結果、変調青色光８０２Ｂ’はスポット８０４に入射する。人間の目には、正味の効果としては、スポット８０４に画素が表示される。

図８Ｂにおいて、色光学表示素子８００は、用いられる所定の色空間の色成分のそれぞれに対して光学表示素子２００を有する。例えば、ＲＧＢ色空間に対して、赤色の光学表示素子２００Ｒ、緑色の光学表示素子２００Ｇ、および青色の光学表示素子２００Ｂがある。素子２００Ｒ、２００Ｇ、および２００Ｂは、それぞれ、バイナリ光学表示素子２０２Ｒ、２０２Ｇおよび２０２Ｂ、ならびにマルチビット記憶素子２０４Ｒ、２０４Ｇおよび２０４Ｂを有する。赤色光８０２Ｒは、光学表示素子２００Ｒに入射し、緑色光８０２Ｇは、光学表示素子２００Ｇに入射し、青色光８０２Ｂは、光学表示素子２００Ｂに入射する。

表示される画素の赤色成分に対する強度値のビットは、マルチビット記憶素子２０４Ｒにロードされる。同様に、画素の緑色成分に対する強度値のビットは、マルチビット記憶素子２０４Ｇにロードされ、青色成分に対する強度値のビットは、マルチビット記憶素子２０４Ｂにロードされる。次に、これらのビットは、バイナリ光学表示素子２０２およびマルチビット記憶素子２０４に関連して記載したように、バイナリ光学表示素子２０２Ｒ、２０２Ｇ、および２０２Ｂにそれぞれロードされる。この結果、変調赤色光８０２Ｒ’、変調緑色光８０２Ｇ’、および変調青色光８０２Ｂ’は、画素が表示されるスポット８０４に入射し、スポット８０４上で画素を効果的に表示する。

図９は、本発明の実施形態による、表示デバイス９００の簡単な例を示す。表示デバイス９００は、光８０２が入射する複数の色光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌを備え、それぞれ、図８Ａまたは図８Ｂの色光学表示素子８００の例である。表示デバイス９００はまた、画像データ９０６を画像源から受け取るコントローラ９０４を有する。表示デバイス９００は、変調光８０２が表示されるスクリーン部分９０２Ａ，９０２Ｂ，．．．，９０２Ｎを有するスクリーン９０２を備えるか、またはスクリーン９０２は、表示デバイス９００の外部に設けられ得る。すなわち、表示デバイス９００は、前面投影または後面投影システムである。当業者には言うまでもなく、表示デバイス９００はまた、図９に示されるもの以外の構成要素を含んでいてもよい。

光８０２は、図８Ａおよび図８Ｂを参照しながら記載したように、色光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌに入射する。例えば、異なる色の光は、同時に、素子８００Ａ，８００Ｂ，．．．，８００Ｌのそれぞれの異なる部分に入射し得るか、または異なる時間に、同じ色の光は素子８００Ａ，８００Ｂ，．．．，８００Ｌに入射し得る。素子８００Ａ，８００Ｂ，．．．，８００Ｌの数値は、好ましくは、ＳＶＧＡ（800×600）解像度、ＸＧＡ（1024×768）解像度、または他の解像度などの表示デバイス９００の所望の解像度に対応する。光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌによって変調される光８０２は、スクリーン９０２に向けられる。具体的には、光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌは、変調光８０２を出力し、対応するスクリーン部分９０２Ａ，９０２Ｂ，．．．，９０２Ｌに表示する。

コントローラ９０４は、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアとの組み合わせであり得る。コントローラ９０４は、ビデオコンポーネント、コンピュータ等の画像源から画像データ９０６を受け取る。コントローラ９０４は、表示デバイス９００の解像度へのデータ９０６のスケーリング、表示デバイス９００の色空間へのデータ９０６の変換等の、画像データ９０６の必要な処理を行う。コントローラ９０４はまた、上記のように、これらの画素の色成分の色強度値のビットなどの、画像データ９０６の画素の色強度値のビットを、色光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌに適切にロードする。すなわち、コントローラは、各表示期間に対して１回だけ、素子８００Ａ，８００Ｂ，．．．，８００Ｌにビットをロードする。

画像データ９０６の画素は、コントローラ９０４によってスケーリングおよび／または色空間変換され、表示デバイス９００の解像度に対応し、よって色光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌに対応する。このように、各光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌは、画像データ９０６の画素の異なる１つを表示する機能を有する。各素子８００Ａ，８００Ｂ，．．．，８００Ｌは、一例として光学表示素子２００で実施することができる。この場合の光学表示素子２００は、画素のすべての色成分を順番に表示するか、または表示デバイス９００が単色性である画素の色成分のみを表示する。あるいは、多数の光学表示素子２００で実施することができる。この場合の光学表示素子２００は、各素子８００Ａ，８００Ｂ，．．．，８００Ｌは、画素の色成分をすべて同時に表示する。

図１０は、本発明の実施形態による、表示デバイス９００を少なくとも部分的に構築するための方法１０００を示す。当業者には言うまでもなく、方法１００は、図１０に示される以外のステップおよび／または作用を含み得る。まず、表示デバイス９００の解像度に対応する複数の光学表示素子８００Ａ，８００Ｂ，．．．,８００ｌが提供される（１００２）。これには、バイナリ光学表示素子２０２の例と等しいかまたはそれ以上の素子を提供すること（１００４）、およびバイナリ光学表示素子２０２の例と等しい数のマルチビット記憶素子２０４の例を提供すること（１００６）が挙げられる。マルチビット記憶素子２０４の例の提供には、ビット記憶セル２０６、コントロールセル４０２、および／またはミラー記憶セル５０２の対応する例を提供することが挙げられ得る。コントローラ９０４もまた提供される（１００８）。

表示デバイス９００が単色性である場合、光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌのそれぞれに対して、バイナリ光学表示素子２０２、およびマルチビット記憶素子２０４で実施することができる。表示デバイス９００がカラーである場合、図８Ａの実施形態の色光学表示素子８００に対応する光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌのそれぞれに対して、バイナリ光学表示素子２０２、およびマルチビット記憶素子２０４で実施することができる。あるいは、表示デバイス９００がカラーである場合、図８Ｂの実施形態の色光学表示素子８００に対応する、表示デバイス９００の色空間のすべての色成分に対する、光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌのそれぞれにおいて、バイナリ光学表示素子２０２、およびマルチビット記憶素子２０４で実施することができる。

［最後に］
本明細書では、具体的な実施形態について例示および記載したが、当業者には言うまでもなく、同じ目的を達成することが意図された構成を、示される具体的な実施形態の代わりに用いてもよい。この応用は、本発明の適応または変形を網羅するものとする。従って、本発明は、明らかに、その特許請求の範囲およびその等価物によってのみ限定されるものであることが意図される。

本発明の実施形態を実施することができる、画素の色強度値のビットを表示期間内にバイナリ光学表示素子にロードして画素を表示するためのアプローチを示す図。 本発明の実施形態を実施することができる、画素の色強度値のビットを表示期間内にバイナリ光学表示素子にロードして画素を表示するためのアプローチを示す図。 本発明の実施形態による光学表示素子の図。 本発明の実施形態による、図２の光学表示素子のマルチビット記憶素子の図。 本発明の他の実施形態による、図３のマルチビット記憶素子の図。 本発明のさらに他の実施形態による、図３のマルチビット記憶素子の図。 本発明の実施形態による、ビット記憶セルの回路図。 本発明の実施形態による、マルチビット記憶素子を有する光学表示素子を用いるための方法のフローチャート。 本発明の実施形態による色光学表示素子の図。 本発明の実施形態による色光学表示素子の図。 本発明の実施形態による表示デバイスの図。 本発明の実施形態による図９の表示デバイスを少なくとも部分的に製造するための方法のフローチャート。

Claims (10)

1. バイナリ光学表示素子と、
   前記バイナリ光学表示素子によって表示される複数ビットの色強度値を、表示期間中記憶するためのマルチビット記憶素子とを備え、
   各ビットは、前記色強度値を得るため前記マルチビット記憶素子から前記バイナリ光学表示素子に、前記表示期間中に１回または複数回ロードされる光学表示素子。
2. 前記マルチビット記憶素子は、前記色強度値のビット数に等しい複数のビット記憶セルを備える請求項１に記載の光学表示素子。
3. 前記マルチビット記憶素子は、前記バイナリ光学表示素子に接続されたミラー記憶セルをさらに備える請求項２に記載の光学表示素子。
4. 前記複数のビット記憶セルは円形に相互接続されている請求項２に記載の光学表示素子。
5. 前記マルチビット記憶素子は、アサートされて前記色強度値のビットのビットのうち次のビットを前記マルチビット記憶素子にロードするロードラインと、アサートされて前記複数のビット記憶セルの中の複数ビットを回転させる回転ラインとを有する制御セルをさらに備える請求項４に記載の光学表示素子。
6. 前記複数のビット記憶セルのうちの前記バイナリ光学表示素子に最も近接したビット記憶セルは、前記バイナリ光学表示素子に次にロードされる前記色強度値のビット数のうち１ビットを記憶し、前記複数のビット記憶セルの中の複数ビットは、前記バイナリ光学表示素子に次にロードされるビットを選択するため回転される請求項４に記載の光学表示素子。
7. 前記色強度値のビット数のうちの１つは、前記表示期間の区間毎に、前記マルチビット記憶素子から前記バイナリ光学表示素子にロードされる請求項１に記載の光学表示素子。
8. 表示デバイスであって、
   複数のバイナリ光学表示素子と、
   複数のビットをマルチビット記憶素子に、前記バイナリ光学表示素子によって表示される画素の複数ビットの色強度値を、複数回ロードせずに表示期間中記憶するための、各バイナリ光学表示素子に対するマルチビット記憶素子とを備える表示デバイス。
9. 前記複数のバイナリ光学表示成分は、該バイナリ光学表示成分によって表示される複数の画素に対応し、各マルチビット記憶素子は、前記複数の画素の１つの複数ビットの色強度値を記憶する請求項８に記載の表示デバイス。
10. 前記複数のバイナリ光学表示成分によって表示される複数の色画素は、それぞれ、該色画素の複数の色成分のそれぞれを表示するためのバイナリ光学表示素子を含む前記複数のバイナリ光学表示成分のいくつかに対応し、それにより各マルチビット記憶素子は、前記複数の色画素のうちの１つの１色成分の複数ビットの色強度値を記憶する請求項８に記載の表示デバイス。
    
    

Images