JP4552069B2 - 画像表示装置およびその駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は特に低消費電力で画像表示が可能な、画像表示装置に関する。
【０００２】
【従来の技術】
図２９及び図３０を用いて、２つの従来の技術に関して説明する。
【０００３】
図２９は従来の技術を用いた、ＴＦＴ液晶表示パネルの構成図である。液晶容量２０９を有する画素２１０が表示部にマトリクス状に配置され（図面の簡略化のため、図２９では画素２１０は１個だけ記載した）、画素２１０はゲート線２１１と交流駆動信号線２０７を介してゲート線駆動回路２１５に、及び正信号線２１２と負信号線２１３を介して信号線駆動回路２１４に接続されている。画素２１０にはインバータ２０３及びインバータ２０４で構成されたＳＲＡＭ(Static Random Access Memory) が設けられており、その２つのデータ入出力ノードはそれぞれデータ入力スイッチ２１０，２０２を介して正信号線２１２と負信号線２１３に接続されている。またこのデータノードは同時に液晶容量書込みスイッチ２０５，２０６にも接続されている。前述の液晶容量２０９はこれらの液晶容量書込みスイッチ２０５，２０６を介して、交流駆動信号線２０７及びリセット電圧線２０８に接続されている。
【０００４】
以下、本従来例の動作を説明する。ゲート線駆動回路２１５がゲート線２１１を介して所定の画素行のデータ入力スイッチ２０１，２０２を開閉することによって、信号線駆動回路２１４が正信号線２１２と負信号線２１３に出力した１ビットの相補画像データは、画素２１０内のインバータ２０３及びインバータ204で構成されたＳＲＡＭに入力される。電力が供給されている限り、この後SRAMは入力された１ビットの画像データを静的に維持する。ＳＲＡＭに書き込まれた画像データによって、液晶容量書込みスイッチ２０５，２０６のいずれかがオンになり、液晶容量２０９には交流駆動信号線２０７或いはリセット電圧線２０８の電圧が選択的に印加される。即ちここで交流駆動信号線２０７が選択されていれば液晶容量２０９には交流電圧が印加され、リセット電圧線２０８が選択されていれば液晶容量２０９には常に電圧が印加されない。これによって本液晶表示パネルは、ゲート線駆動回路２１５によるゲート線２１１走査、及び信号線駆動回路２１４による正信号線２１２と負信号線２１３へのデータ出力を停止しても、１ビットの画像表示を継続することができる。
【０００５】
このような本従来技術に関しては、例えば公開特許広報／特開平8−286170 号等に詳しく記載されている。
【０００６】
次に図３０を用いて、他の従来の技術を説明する。
【０００７】
図３０は他の従来の技術を用いたＴＦＴ液晶表示パネルの構成図である。画素電極２２４と対向電極２２５の間に液晶容量を有する画素２３０が、表示部にマトリクス状に配置され（図面の簡略化のため、図３０では画素２３０は１個だけ記載した）、画素２３０はゲート線２３１を介してゲート線駆動回路２３５に、及び信号線２３２を介して信号線駆動回路２３４に接続されている。画素２３０にはデータ入力スイッチ２２１及び保持容量２２２で構成されたＤＲＡＭ(Dynamic Random Access Memory)が設けられており、データ入力スイッチ２２１の他端は信号線２３２に接続されている。またこのＤＲＡＭのデータノードは画素駆動スイッチ２２３のゲートに接続され、前述の液晶容量は画素駆動スイッチ２２３を介して、共通電極線２３３に接続される。なお共通電極線２３３は共通電極駆動回路２３７に、対向電極２２５は対向電極駆動回路２３６に接続されている。
【０００８】
以下、本従来例の動作を説明する。ゲート線駆動回路２３５がゲート線２３１を介して所定の画素行のデータ入力スイッチ２２１を開閉することによって、信号線駆動回路２３４が信号線２３２に出力した１ビットの画像データは、データ入力スイッチ２２１及び保持容量２２２で構成されたＤＲＡＭに入力される。このＤＲＡＭに書き込まれた画像データによって、画素駆動スイッチ２２３はオンないしオフ状態に固定されることになる。ここで対向電極２２５には対向電極駆動回路２３６から交流電圧が印加され、共通電極線２３３には共通電極駆動回路２３７より所定の電圧が印加されているため、画素駆動スイッチ２２３がオンの場合には画素電極２２４と対向電極２２５の間の液晶容量には交流電圧が印加され、画素駆動スイッチ２２３がオフの場合には液晶容量には常に電圧は印加されない。これによって本液晶表示パネルは、ＤＲＡＭのデータがリーク電流によって失われるまでの期間、ゲート線駆動回路２３５によるゲート線２３１走査、及び信号線駆動回路２３４による信号線２３２へのデータ出力を停止しても、１ビットの画像表示を継続することができる。この画像データを静的に維持するためには、周期的に適宜ゲート線駆動回路２３５によるゲート線２３１走査、及び信号線駆動回路２３４による信号線２３２へのデータ出力を行ってＤＲＡＭを再書込みすれば良い。
【０００９】
このような本従来技術に関しては、例えば公開特許広報／特開平9−258168号等に詳しく記載されている。
【００１０】
さて以上のような従来技術によれば、ゲート線走査や信号線へのデータ出力を停止、或いはその回数を削減することができ、ＴＦＴ液晶表示パネルの消費電力を削減することができる。
【００１１】
【発明が解決しようとする課題】
上記従来技術によれば、消費電力の削減と低価格化を十分に両立させることには困難があった。
【００１２】
画素内にＳＲＡＭを設ける一つ目の従来例では、ゲート線走査や信号線へのデータ出力を完全に停止して消費電力を大きく削減できるという長所がある反面、ＳＲＡＭはトランジスタ数が多いために必然的に画素構造が複雑になってしまうという問題点を有する。画素構造が複雑化すると必然的に歩留りが低下するため、このことは画像表示装置の価格上昇を招いてしまう。
【００１３】
一方画素内にＤＲＡＭを設ける二つ目の従来例では、ＤＲＡＭはトランジスタ数が少ないために画素構造が単純になり、歩留りの向上による画像表示装置の価格低減が期待できるという長所がある。しかしその一方ＤＲＡＭは原理的に再書込み（リフレッシュ）が必要であるために、ゲート線駆動回路２３５によるゲート線走査や、信号線駆動回路２３４による信号線へのデータ出力を完全に停止することはできないという問題点を有する。特に信号線へのデータ出力に関しては、表示部全面の書込みには画素数の回数だけ、比較的寄生容量の大きい信号線にデータを入力する必要があるため、より消費電力の削減を図る上では問題になる。更に再書込みのための画像表示データは表示部の外のどこかに保持しておく必要があり、そのための消費電力やコストの増加を招いてしまう。
【００１４】
更に上記従来技術は、画素毎に１ビットの画像データ表示を前提に検討されているが、消費電力の削減と低価格化を図りつつも、多ビットの画像データ表示がより望ましいことは言うまでもない。
【００１５】
【課題を解決するための手段】
本出願の一実施態様によれば、消費電力の削減と低価格化を両立させるという課題は、複数の画素により構成された表示部と、表示部の制御を行う制御部と、画素に表示信号を入力するために表示部内に配置された信号線を有する画像表示装置で、画素は少なくとも信号線を介して入力された表示信号を電荷の形で所定の時間以上記憶するための１個以上のスイッチと第一の容量を有し、更に第一の容量に記憶されていた表示信号を、制御部の命令に応じて信号線を介さずに、第一の容量に再書込みする手段を有することによって解決することができる。
【００１６】
更にこれに加えて多ビットの画像データを表示するという課題は、上記各画素内に、ｎビットの表示信号を電荷の形で所定の時間以上記憶するための(ｎ＋１)個以上の複数の容量を設けることによって解決することができる。
【００１７】
また上記各画素に電荷転送デバイス（ＣＴＤ, Charge Transfer Device）を設けることで、画素構造の更なる単純化を図ることにより、一層の低価格化を図ることができる。
【００１８】
また或いは消費電力の削減と低価格化を両立させるという上記の課題は、複数の画素により構成された表示部と、外部から取り込まれた表示信号を記憶し、更にそのデータ処理を行う表示信号処理部と、表示部と表示信号処理部の制御を行う制御部と、画素に表示信号を入力するために表示部内に配置された信号線を有する画像表示装置において、画素は少なくとも、信号線を介して入力された表示信号を電荷の形で所定の時間以上記憶するための１個以上のスイッチと第一の容量を有し、更に第一の容量に記憶されていた表示信号を、制御部の命令に応じて信号線を介さずに、第一の容量に再書込みする手段を有することによって解決することができる。
【００１９】
また或いは消費電力の削減と低価格化を両立させるという上記の課題は、複数の画素により構成された表示部と、表示部の制御を行う制御部と、画素に表示信号を入力するために表示部内に配置された信号線を有する画像表示装置において、画素は少なくとも、信号線を介して入力された表示信号を電荷の形で所定の時間以上記憶するための１個以上のスイッチと第一の容量を有しており、第一の容量に記憶されていた表示信号を、制御部の命令に応じて信号線を介さずに、第一の容量に再書込みする駆動方法を用いることによって解決することができる。
【００２０】
また或いは消費電力の削減と低価格化を両立させるという上記の課題は、複数の画素により構成された表示部と、外部から取り込まれた表示信号を記憶し、更にそのデータ処理を行う表示信号処理部と、表示部と表示信号処理部の制御を行う制御部と、画素に表示信号を入力するために表示部内に配置された信号線を有する画像表示装置において、画素は少なくとも、信号線を介して入力された表示信号を電荷の形で所定の時間以上記憶するための１個以上のスイッチと第一の容量を有しており、第一の容量に記憶されていた表示信号を、制御部の命令に応じて信号線を介さずに、第一の容量に再書込みする第一のモードと、第一の容量に対する上記再書込みを停止し、その代りに第一の容量に対して信号線を介して、アナログないし多値電圧を有する表示信号を書込む第二のモードとを有し、上記第一のモードにおける表示信号処理部の消費電力を、上記第二のモードにおける表示信号処理部の消費電力よりも低減させる駆動方法を用いることによって解決することができる。
【００２１】
【発明の実施の形態】
（実施例１）
以下図１〜図１０を用いて、本発明の実施例１に関して説明する。
【００２２】
始めに本実施例の全体構成に関して述べる。
【００２３】
図１は本実施例であるpoly Ｓｉ−ＴＦＴ液晶表示パネルの構成図である。
【００２４】
液晶容量５を有する画素１０が表示部にマトリクス状に配置され（図面の簡略化のため、図１では画素１０は６個だけ記載した）、画素１０はゲート線１１を介してゲート線駆動回路１５に、及び信号線１２を介して信号線駆動回路１４に接続されている。画素１０にはデータ入力スイッチ１及び液晶容量５で構成されたＤＲＡＭ(Dynamic Random Access Memory)が設けられており、データ入力スイッチ１の他端は信号線１２に接続されている。またこのＤＲＡＭのデータ保持ノードは後述するＢＢＤ(Bucket Brigade Device) ２に入力され、更にＢＢＤの出力はインバータ３と再書込みスイッチ４を介して、再度ＤＲＡＭのデータ保持ノードに入力している。なお各画素のＢＢＤ２はＢＢＤ第１駆動線８とＢＢＤ第２駆動線９に共通に接続されている。また以上の構造はガラス基板６上に設けられている。
【００２５】
以下、本実施例の動作の概要を説明する。
【００２６】
ゲート線駆動回路１５がゲート線１１を介して所定の画素行のデータ入力スイッチ１を開閉することによって、信号線駆動回路１４が信号線１２に出力した画像データは、１ビット毎にデータ入力スイッチ１及び液晶容量５で構成されるＤＲＡＭに入力される。このＤＲＡＭに書き込まれた画像データによって、液晶容量５は画像の表示を行うことができる。次にこのＤＲＡＭに書き込まれた画像データは、ＢＢＤ第１駆動線８及びＢＢＤ第２駆動線９によって駆動されるBBD2によって、ＢＢＤの中に１ビット毎に読み込まれる。本実施例における各画素は画素内に設けられた複数のメモリを用いて３ビットの表示が可能であり、後述するようにＢＢＤには最大３ビットの画像データを順次蓄積することが可能である。ＢＢＤに蓄積された画像データはこの後に順次、インバータ３及び再書込みスイッチ４を介して、液晶容量５で構成されるＤＲＡＭに再度書き込まれる。これはＤＲＡＭデータのリフレッシュに相当するが、このときの画像データはインバータ３の働きによって"Ｈ"，"Ｌ"の値が反転する。そこでこの再書込みに同期させて液晶共通電極（図示せず）を反転駆動することによって、液晶に対する交流駆動を実現することができる。
【００２７】
以上のような構成及び動作を採用することによって、本実施例はＤＲＡＭのデータを定期的にリフレッシュしつつ、簡単な画素構成で３ビットの画像表示を行うことができる。本実施例においては画素内のメモリとして単純なＤＲＡＭ回路を採用しているにもかかわらず、外部からの画像データの再書込みは不要であり、リフレッシュのために信号線１２を駆動する必要はない。
【００２８】
次に本実施例におけるＢＢＤを含む画素の詳細な構造、及びその動作について説明する。
【００２９】
図２は本実施例における画素１０の内部構成図である。
【００３０】
画素１０にはデータ入力スイッチ１及び液晶容量５で構成されたＤＲＡＭが設けられており、データ入力スイッチ１の他端は信号線１２に接続されている。ここで３６は液晶共通電極である。このＤＲＡＭのデータ保持ノードが入力する３ビットのＢＢＤ２は、スイッチ２０ａ，２２ａ，２０ｂ，２２ｂ，２０ｃ，２２ｃと容量２１ａ，２３ａ，２１ｂ，２３ｂ，２１ｃ，２３ｃからなるデータ転送部と、出力ゲート２４及びリセットスイッチ３４からなるデータ出力部で構成されている。ＢＢＤ２の出力はｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたＣＭＯＳ(Complementary ＭＯＳ）インバータ３に入力し、更にその出力は再書込みスイッチ４を介して、再度ＤＲＡＭのデータ保持ノードに入力している。ＢＢＤ２の各スイッチ及び容量は、スイッチ２０ａ，２０ｂ，２０ｃと容量２１ａ，２１ｂ，２１ｃがＢＢＤ第１駆動線８に、スイッチ２２ａ，２２ｂ，２２ｃと容量２３ａ，２３ｂ，２３ｃがＢＢＤ第２駆動線９にそれぞれ接続されている。また出力ゲート２４とリセットスイッチ３４，再書込みスイッチ４のゲートはそれぞれ、出力ゲート線２５とリセットゲート線３５，再書込みゲート線３１に接続されている。なおリセットスイッチ３４のドレインとＣＭＯＳインバータ３の高電圧側端子は１０Ｖ電源線２９に、ＣＭＯＳインバータ３の低電圧側端子は５Ｖ電源線２８に接続されている。
【００３１】
以下、本実施例における画素の動作を説明する。
【００３２】
本実施例においては、ＢＢＤを動作させない、即ち画素メモリを用いない状態では、動画像表示に対応可能なリアルタイムでの多値、ないしアナログ表示が可能であるので、まずこれについて説明する。
【００３３】
前述のように、ゲート線駆動回路１５がゲート線１１を介して所定の画素行のデータ入力スイッチ１を開閉することによって、信号線駆動回路１４が信号線１２に出力した画像データは、データ入力スイッチ１を介して液晶容量５に入力される。言うまでもなく、ここでは再書き込みゲート線３１により再書込みスイッチ４はオフのままである。この状態の画像データ書込みはごく一般のＴＦＴ液晶ディスプレイと同様であり、液晶共通電極の直流駆動や交流駆動の選択にかかわらず、多値ないしアナログの画像表示が可能である。なおこの場合は、消費電力を低減するためには１０Ｖ電源線２９と５Ｖ電源線２８を同電圧に落としておくことが好ましい。またＢＢＤ第１駆動線８，ＢＢＤ第２駆動線９は常時オフしておくことが、ＢＢＤの寄生効果を回避する上では望ましい。
【００３４】
次に画素に対する３ビットデジタル画像データの書込み動作について、図３〜図６を用いて以下に述べる。
【００３５】
図３は１ビット分のデジタル画素データを全画素に渡って書き込む際の、画素数をｍ行としたときの各行のゲート線１１（ｉはゲート線の行番号を表す）、任意の信号線１２，液晶共通電極３６，ＢＢＤ第１駆動線８の駆動波形である。なお本明細書中の各図面においては、駆動波形は上をオンないし高電圧、下をオフないし低電圧で表すものとする。１ビット分の画素データの書込みに際しては、始めにＢＢＤ第１駆動線８がオンになり、次いでゲート線１１に走査された各行のデータ入力スイッチが順次オンして行く。このとき信号線１２には、ゲート線１１の駆動パルスより若干遅れて画像データが入力される。以上の動作により、ゲート線１１で走査された全画素に対する１ビット分の画素データの書込みが完了する。なおこのとき、液晶共通電極３６の電圧は一定値をとる。
【００３６】
次に３ビット分のデジタル画素データを書き込む際の、画素の動作について説明する。
【００３７】
図４はこの際のＢＢＤ第１駆動線８，ＢＢＤ第２駆動線９，リセットゲート線３５，再書込みゲート線３１の駆動波形である。また図５及び図６は、図４中に示したａ）〜ｇ）の各時点におけるＢＢＤのチャネルポテンシャルを示したものである。ここではポテンシャルは下が正である。なおスイッチ２０ａ，２２ａ，２０ｂ，２２ｂ，２０ｃ，２２ｃ，出力ゲート２４におけるチャネルポテンシャルを、それぞれ２０ａｐ，２２ａｐ，２０ｂｐ，２２ｂｐ，２０ｃｐ，２２ｃｐ，２４ｐとして図示した。またＡ，Ｂ，Ｃは、それぞれ画素における３ビットの画像データを表す信号電荷（ここでは電子）であり、データの"Ｌ"／"Ｈ"は、この信号電荷が存在する／存在しないで区別される。但し説明のために、図中にはＡ，Ｂ，Ｃの信号電荷は敢えて全て記入してある。
【００３８】
以下、図４中に示したａ）〜ｇ）の各時点における駆動波形及びＢＢＤのチャネルポテンシャルの変化を、図５及び図６を用いて順次説明する。なおａ)〜ｇ)の期間を通して、３ビット分のデジタル画素データを読み込む際には常に、リセットゲート線３５で駆動されるリセットスイッチ３４はオン状態でＢＢＤから出力される電荷をクリアし続けると同時に、再書込みゲート線３１で駆動される再書込みスイッチ４はオフされておりインバータ３出力から液晶容量５への再書込みを遮断する。
【００３９】
始めに図４及び図５ａ）ｂ）ｃ）を用いて、信号線１２から画素内ＢＢＤ２への１ビット分のデジタル画素データの読み込みについて説明する。
【００４０】
ａ）：ＢＢＤ第１駆動線８がオン、ＢＢＤ第１駆動線９がオフであり、図３を用いて説明した各画素への１ビット画像データの書込みタイミングに相当する。このときスイッチ２０ａはオンであるため、ゲート線１１がオンした際に信号線１２からデータ入力スイッチ１を介して入力された信号電荷Ａは、液晶容量５の他に容量２１ａにも入力、保持される。
【００４１】
ｂ）：ＢＢＤ第１駆動線８がターンオフすることによってスイッチ２０ａがオフし、信号電荷Ａは２０ａｐ，２２ａｐの２つのポテンシャル障壁間に閉じ込められる。
【００４２】
ｃ）：ＢＢＤ第２駆動線９がターンオンすることによって、信号電荷Ａはスイッチ２２ａを経て容量２３ａに移動し、２２ａｐ，２０ｂｐの２つのポテンシャル障壁間に閉じ込められる。
【００４３】
次に図４及び図６ｄ）ｅ）ｆ）ｇ）を用いて、続く２ビット分のデジタル画素データの読み込みについて説明する。
【００４４】
ｄ）：ＢＢＤ第１駆動線８がオン、ＢＢＤ第２駆動線９がオフであり、再度図３を用いて説明した各画素への１ビット画像データの書込みタイミングに相当する。このときスイッチ２０ａはオンであるため、ゲート線１１がオンした際に信号線１２からデータ入力スイッチ１を介して入力された信号電荷Ｂは、液晶容量５の他に容量２１ａにも入力、保持される。同時に信号電荷Ａはスイッチ２０ｂを経て容量２１ｂに移動し、２０ｂｐ，２２ｂｐの２つのポテンシャル障壁間に閉じ込められる。
【００４５】
ｅ）：ＢＢＤ第１駆動線８がオフ、ＢＢＤ第２駆動線９がオンであり、信号電荷Ｂはスイッチ２２ａを経て容量２３ａに移動し、２２ａｐ，２０ｂｐの２つのポテンシャル障壁間に閉じ込められる。同時に信号電荷Ａはスイッチ２２ｂを経て容量２３ｂに移動し、２２ｂｐ，２０ｃｐの２つのポテンシャル障壁間に閉じ込められる。
【００４６】
ｆ）：ＢＢＤ第１駆動線８がオン、ＢＢＤ第２駆動線９がオフであり、再度図３を用いて説明した各画素への１ビット画像データの書込みタイミングに相当する。このときスイッチ２０ａはオンであるため、ゲート線１１がオンした際に信号線１２からデータ入力スイッチ１を介して入力された信号電荷Ｃは、液晶容量５の他に容量２１ａにも入力、保持される。同時に信号電荷Ｂはスイッチ２０ｂを経て容量２１ｂに移動し、２０ｂｐ，２２ｂｐの２つのポテンシャル障壁間に閉じ込められる。同時に信号電荷Ａはスイッチ２０ｃを経て容量２１ｃに移動し、２０ｃｐ，２２ｃｐの２つのポテンシャル障壁間に閉じ込められる。
【００４７】
ｇ）：ＢＢＤ第１駆動線８がオフ、ＢＢＤ第２駆動線９がオンであり、信号電荷Ｃはスイッチ２２ａを経て容量２３ａに移動し、２２ａｐ，２０ｂｐの２つのポテンシャル障壁間に閉じ込められる。同時に信号電荷Ｂはスイッチ２２ｂを経て容量２３ｂに移動し、２２ｂｐ，２０ｃｐの２つのポテンシャル障壁間に閉じ込められる。同時に信号電荷Ａはスイッチ２２ｃを経て容量２３ｃに移動し、
２２ｃｐ，２４ｐの２つのポテンシャル障壁間に閉じ込められる。
【００４８】
以上で３ビット分のデジタル画素データの画素への読み込みが完了する。なお図５，図６では判り難いが、容量２３ｃの容量値は他のＢＢＤ容量２１ａ，23ａ，２１ｂ，２３ｂ，２１ｃより大きく、本実施例では他のＢＢＤ容量の約２倍に設計されている。これに関しては図８の説明において再度述べる。
【００４９】
次に画素における３ビットデジタル画像データの表示と再書込み動作について、図７〜図９を用いて以下に述べる。
【００５０】
図７は画素における３ビットデジタル画像データの表示と再書込み動作の際のＢＢＤ第１駆動線８，ＢＢＤ第２駆動線９，リセットゲート線３５，再書込みゲート線３１の駆動波形である。また図８は、図７中に示したｈ）〜ｌ）の各時点におけるＢＢＤのチャネルポテンシャルを示したものである。ここではポテンシャルは下が正である。なお図５，図６と同様に、スイッチ２０ａ，２２ａ，２０ｂ，２２ｂ，２０ｃ，２２ｃ，出力ゲート２４におけるチャネルポテンシャルを、それぞれ２０ａｐ，２２ａｐ，２０ｂｐ，２２ｂｐ，２０ｃｐ，２２ｃｐ，２４ｐとして図示した。またＡ，Ｂ，Ｃは、それぞれ画素における３ビットの画像データを表す信号電荷であり、データの"Ｌ"／"Ｈ"は、この信号電荷が存在する／存在しないで区別される。また／ＡはＡの反転信号を意味しているため、例えばＡに信号電荷が存在するならば、／Ａには信号電荷が存在しないことになる。しかしながらここでは説明のために、図中のＡ，Ｂ，Ｃ同様、／Ａの信号電荷も敢えて存在するかのように表現してある。
【００５１】
以下、ｈ）〜ｌ）の各時点における駆動波形及びＢＢＤのチャネルポテンシャルの変化を、それぞれ図７及び図８を用いて順次説明する。なおｈ）〜ｌ）の期間を通して、常にゲート線１１とこれで制御されるデータ入力スイッチ１はオフされており、信号線１２には電力を消費しないように直流電圧が印加、或いは接地されている。
【００５２】
ｈ）：ＢＢＤ第１駆動線８がオフ、ＢＢＤ第２駆動線９がオンであり、図６におけるｇ）の状態と同一である。信号電荷Ｃは２２ａｐ，２０ｂｐの２つのポテンシャル障壁間に、信号電荷Ｂは２２ｂｐ，２０ｃｐの２つのポテンシャル障壁間に、信号電荷Ａは２２ｃｐ，２４ｐの２つのポテンシャル障壁間に閉じ込められている。
【００５３】
ｉ）：次にリセットゲート線３５によりリセットスイッチ３４がオフしてインバータ３の入力端子がフローティングとなり、次いでＢＢＤ第２駆動線９がターンオフすることによって、信号電荷Ａは出力ゲート２４のポテンシャル障壁２４ｐを超えてインバータ３の入力端子に入力される。さてここで出力ゲート線２５には常時一定の電圧が印加されているため、ポテンシャル障壁２４ｐも一定値を取ることに注意が必要である。ポテンシャル障壁２４ｐに一定値を与えておくのは、ＢＢＤの出力端における電圧値を大きくしないためであるが、この結果容量２３ｃのポテンシャル振幅は他のＢＢＤ容量のそれよりも小さくなってしまう。このとき容量２３ｃからの信号電荷あふれを防止するため、容量２３ｃの容量値は他のＢＢＤ容量より大きくしておく必要がある。本実施例ではこのため、容量２３ｃの容量値を他のＢＢＤ容量の約２倍に設計したことは先に述べたとおりである。さて信号電荷Ａのインバータ３への入力によって、インバータ３は信号電荷Ａの反転出力／Ａを出力する。即ちＡの電荷が存在すればインバータ３の入力電圧は約６Ｖになるので出力は１０Ｖ、Ａの電荷が存在しなければインバータ３の入力はリセットされた状態の１０Ｖなので出力は５Ｖである。これに引き続いて再書込みゲート線３１により再書込みスイッチ４がオンすることによって、このインバータ３の出力電圧は液晶容量５とＢＢＤ２の入力端に印加、表示される。
【００５４】
ｊ）：次にＢＢＤ第１駆動線８がターンオンすることによって、このときスイッチ２０ａはオンであるため、インバータ３から再書込みスイッチ４を介して入力された信号電荷／Ａは、液晶容量５の他に容量２１ａにも入力される。同時に信号電荷Ｃはスイッチ２０ｂを経て容量２１ｂに移動し、２０ｂｐ，２２ｂｐの２つのポテンシャル障壁間に閉じ込められる。同時に信号電荷Ｂはスイッチ20ｃを経て容量２１ｃに移動し、２０ｃｐ，２２ｃｐの２つのポテンシャル障壁間に閉じ込められる。
【００５５】
ｋ）：ＢＢＤ第１駆動線８がオフすることによって、スイッチ２０ａが切れて信号電荷／Ａは２０ａｐ，２２ａｐの２つのポテンシャル障壁間に閉じ込められる。次いで再書込みゲート線３１により再書込みスイッチ４がオフすることによってインバータ３の出力が液晶容量５と切り離され、液晶容量５は信号電荷／Ａに対応する表示出力を保持しつづける。その後リセットゲート線３５によりリセットスイッチ３４がオンすることにより、信号電荷Ａがリセットされてインバータ３の入力は再び１０Ｖに戻る。
【００５６】
ｌ）：ＢＢＤ第２駆動線９がオンすることにより、信号電荷／Ａはスイッチ２２ａを経て容量２３ａに移動し、２２ａｐ，２０ｂｐの２つのポテンシャル障壁間に閉じ込められる。同時に信号電荷Ｃはスイッチ２２ｂを経て容量２３ｂに移動し、２２ｂｐ，２０ｃｐの２つのポテンシャル障壁間に閉じ込められる。更に同時に信号電荷Ｂはスイッチ２２ｃを経て容量２３ｃに移動し、２２ｃｐ，２４ｐの２つのポテンシャル障壁間に閉じ込められる。この状態は先に延べたｈ）の状態から信号電荷が１ビットずつ進行した状態である。
【００５７】
以上のｈ）〜ｌ）を繰返すことにより、本実施例は３ビットデジタル画像データに対応する出力を順次表示しつつ、同時にＤＲＡＭのリフレッシュに相当する再書込み動作を、寄生容量の大きな信号線１２を介さずに画素内で低消費電力で行うことができる。なお本実施例においては、３ビットの信号がデータループを一周して液晶容量５に再書込みされる度に、液晶共通電極３６に対する印加電圧を反転させている。これによって液晶容量５の交流駆動を実現していることは、既に図１の説明で述べたとおりである。
【００５８】
さて３ビットのデジタル画像データを単純に一定の速度で繰り返し表示しても、４階調しか表示することはできない。そこで本実施例では、３つのビットデータの表示期間を２倍ずつ変化させて時間的な重みをつけることにより、２³＝８階調の表示を行っている。この様子を図９を用いて説明する。
【００５９】
図９は本実施例の１フレーム期間における、３ビットの画像データの表示シーケンスである。１フレーム期間は２フィールドで構成されており、両者の間で液晶共通電極３６に対する印加電圧が反転している。さて各々のフィールド期間内では、３つのビットデータがそれぞれ２倍ずつ異なる表示期間で表示される。具体的には１ビット目（ＬＳＢ：Least Significant Bit）は各フィールド期間の１／７、２ビット目は２／７、３ビット目（ＭＳＢ：Most Significant Bit）は４／７の期間である。これをｎビット表示の際のｉビット目の表示期間とおくと、この関係は以下の式で表される。
【００６０】
【数１】
Ｔｉ＝Ｔｆ×｛２^(i-1)｝／（２ⁿ−１） （数式１）
但し、Ｔｉはｉビット目の表示期間、Ｔｆは１フィールド期間である。
【００６１】
尚、１フィールド期間は１フレーム期間の半分であり、これらの期間は液晶の交流電圧駆動や液晶の階調表示に起因するフリッカ目につかないような周波数に設定されることが好ましい。例えば本実施例では、フレーム周波数は６０Ｈｚとした。
【００６２】
尚、本実施例では図９に示すように液晶共通電極３６駆動波形を１フレーム期間と整合させたが、これは各ビット毎に反転駆動させても良い。この場合例えば液晶共通電極３６の駆動波形は、期間Ｔ３で"Ｈ"、Ｔ２で"Ｌ"、Ｔ１で"Ｈ"、次のＴ３で"Ｌ"、Ｔ２で"Ｈ"、Ｔ１で"Ｌ"のように変化する。このような駆動によれば１フレーム期間を比較的長くとっても、よりフリッカが目に付き難くなるという利点がある。
【００６３】
次に本実施例における各スイッチ及びＢＢＤの具体的なデバイス構造に関して、図１０を用いて説明する。
【００６４】
図１０は本実施例における画素の一部分の断面図である。ガラス基板６上に、バッファ膜４０を挟んで多結晶Ｓｉ（poly−Ｓｉ）膜４１が設けられており、
poly−Ｓｉ膜４１上には更に電極４２，４３，４４，４５，４６と絶縁膜４７が形成されている。ここで電極４２はデータ入力スイッチ１のゲート電極、電極４３はＢＢＤ２のスイッチ２０ａのゲート電極、電極４４はＢＢＤ２の容量21ａの上部電極、電極４５はＢＢＤ２のスイッチ２２ａのゲート電極、電極４６はＢＢＤ２の容量２３ａの上部電極を構成している。データ入力スイッチ１の両端には信号線１２と、画素電極４８とが設けられており、これらの上には更に配向膜４９が設けられている。一方対向ガラス基板５５にはカラーフィルタ５４及び遮光膜５３が設けられ、これらの上にはＩＴＯ（Indium Tin Oxide）を用いた透明な液晶共通電極３６と配向膜５１が設けられている。ここでガラス基板６上と対向ガラス基板５５の間には、液晶分子５２を含む液晶層５０が封入されており、これにより画素電極４８と液晶共通電極３６の間には液晶容量５が形成される。
【００６５】
ここで明らかなように、データ入力スイッチ１はpoly−Si TFT(Thin-Film-Transistor) で構成されており、データ入力スイッチ１とＢＢＤ２のチャネルは同一のpoly−Ｓｉ薄膜で形成されている。また更にデータ入力スイッチ１とBBD2の電極４２，４３，４４，４５，４６はいずれも同一の導電電極層で形成されている。本実施例ではこのようにデータ入力スイッチ１とＢＢＤ２の構成要素の共通化を図ることによって、製造プロセスの簡略化と低コスト化を実現している。なおデータ入力スイッチ１とスイッチ２０ａ，２２ａ，２０ｂ，２２ｂ，２０ｃ，２２ｃのゲート下のチャネルには同一の不純物導入プロセスにより同一のしきい値電圧（Ｖｔｈ）が与えられており、容量２１ａ，２３ａ，２１ｂ，２３ｂ，２１ｃ，２３ｃにおけるpoly−Ｓｉ層には空乏化回避のために高濃度不純物を導入してある。
【００６６】
なお画素電極４８がＢＢＤ２上に延在しているのは、画素電極４８を外光に対する反射電極として用いるためであり、必要に応じて更にこの表面に凹凸を形成することで入射光に対する散乱性を付与することもできる。以上の構造を採用することにより、本実施例は反射型の液晶表示が可能である。また図には示していないがこの画素電極４８は画素全面の約半分を覆っており、残りの半分はＩＴＯを用いた透明電極に切り替わっている。ガラス基板６の下方には所定のバックライト装置（図示せず）が設けられており、任意にこれを点灯させることにより、本装置は透過型の液晶表示も同様に可能にしている。
【００６７】
さて以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば本実施例ではＴＦＴ基板にガラス基板６を用いたが、これを石英基板や透明プラスチック基板等透明絶縁基板に変更することも可能であるし、また透過型の液晶表示を止めて反射型表示のみに特化することも可能であり、その場合は更に不透明基板を用いることも可能である。
【００６８】
或いはＴＦＴやＢＢＤに関しても、本実施例ではデータ入力スイッチ１等にｎＭＯＳを用いたが、駆動信号波形に必要に応じた変更を与えれば、これらをｐＭＯＳやＣＭＯＳ等に変更することも明らかに可能である。インバータ３に関しても、ここで用いたようなＣＭＯＳインバータに限る必要がないことは言うまでもない。
【００６９】
本実施例においては、先に述べたようにデータ入力スイッチ１とＢＢＤ２のチャネルや電極をいずれも同一のプロセスで形成し、データ入力スイッチ１とBBD2の構成要素の共通化を図ることによって、製造プロセスの簡略化と低コスト化を実現している。しかしながら本発明の目的とする効果を得るためには、必ずしもこれらの各構成要素の共通化を図らなくとも良い。
【００７０】
また本実施例の説明においては、画素数やパネルサイズ等に関しては敢えて言及していない。これは本発明が特にこれらのスペックないしフォーマットに制限されるものではないためである。また今回はＤＲＡＭ画素メモリを用いた際の表示性能を３ビット８階調に設計したが、本発明はＢＢＤ２のチャネル段数を変化させさえすれば、特に特定のビット数に制限されるものではない。また画素部の駆動電圧に関しても、液晶材料や駆動法、外部電圧源の設計等によって、その適当な値が変わってくることは言うまでもない。
【００７１】
以上の種々の変更は、本実施例に限らず以下のその他の実施例においても基本的に同様である。
（実施例２）
以下、図１１〜図１７を用いて、本発明の実施例２に関して説明する。
【００７２】
本実施例の全体構成及びその動作は、ＢＢＤ (Bucket Brigade Device)２の構成とその駆動方法が異なっている点を除けば、図１を用いて説明した実施例１と基本的には同様である。従ってここでは全体構成及びその動作の記載は省略し、本実施例の特徴であるＢＢＤを中心に画素に関して以下説明する。
【００７３】
以下本実施例におけるＢＢＤを含む画素１０の詳細な構造、及びその動作について説明する。
【００７４】
図１１は本実施例における画素の内部構成図である。
【００７５】
画素１０にはデータ入力スイッチ１及び液晶容量５で構成されたＤＲＡＭが設けられており、データ入力スイッチ１の他端は信号線１２に接続されている。ここで３６は液晶共通電極である。このＤＲＡＭのデータ保持ノードが入力する３ビットデータを蓄積するためのＢＢＤは、スイッチ６０ａ，６２ａ，６０ｂ，６２ｂと容量６１ａ，６３ａ，６１ｂ，６３ｂからなるデータ転送部と、出力ゲート２４及びリセットスイッチ３４からなるデータ出力部で構成されている。BBDの出力はｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたＣＭＯＳ(Complementary ＭＯＳ)インバータ３に入力し、その出力は再書込みスイッチ４を介して、再度ＤＲＡＭのデータ保持ノードに入力している。なおここでＢＢＤの各スイッチ及び容量は実施例１とは異なり、スイッチ６０ａと容量６１ａがＢＢＤ第１相駆動線６４に、スイッチ６２ａと容量６３ａがＢＢＤ第２相駆動線６５に、スイッチ６０ｂと容量６１ｂがＢＢＤ第３相駆動線６６に、スイッチ６２ｂと容量６３ｂがＢＢＤ第４相駆動線６７に、にそれぞれ接続されている。出力ゲート２４とリセットスイッチ３４，再書込みスイッチ４のゲートはそれぞれ、出力ゲート線２５とリセットゲート線３５，再書込みゲート線３１に接続されている。なおリセットスイッチ３４のドレインとＣＭＯＳインバータ３の高電圧端子は１０Ｖ電源線２９に、ＣＭＯＳインバータ３の低電圧端子は５Ｖ電源線２８に接続されている。
【００７６】
以下、本実施例における画素の動作を説明する。
【００７７】
本実施例においても、ＢＢＤを動作させない、即ち画素メモリを用いない状態では通常の多値、ないしアナログ表示の動作は第一の実施例と同様であるので、ここでは説明を省略する。なお画素メモリを用いない場合は再書き込みゲート線３１により再書き込みスイッチ４を常時オフしておけば良く、消費電力を低減するためには１０Ｖ電源線２９と５Ｖ電源線２８を同電圧に落としておくことが好ましい。またＢＢＤ第１相駆動線６４，ＢＢＤ第２相駆動線６５，ＢＢＤ第３相駆動線６６，ＢＢＤ第４相駆動線６７は常時オフしておくことが、ＢＢＤの寄生効果を回避する上では望ましい。
【００７８】
次に画素に対する３ビットデジタル画像データの書込み動作について、図１２〜図１５を用いて以下に述べる。
【００７９】
図１２は１ビット分のデジタル画素データを全画素に対して書き込む際の、画素数をｍ行としたときの各行のゲート線１１，任意の信号線１２，液晶共通電極３６，ＢＢＤ第１相駆動線６４の駆動波形である。なお本明細書中の図面においては、駆動波形は上をオンないし高電圧、下をオフないし低電圧で表すものとする。１ビット分の画素データの書込みに際しては、始めにＢＢＤ第１相駆動線６４がオンになり、次いでゲート線１１に走査された各行のデータ入力スイッチが順次オンして行く。このとき信号線１２には、ゲート線１１の駆動パルスより若干遅れて画像データが入力される。以上の動作により、ゲート線１１で走査された全画素に対する１ビット分の画素データの書込みが完了する。
【００８０】
次に３ビット分のデジタル画素データを読み込む際の、画素の動作について説明する。
【００８１】
図１３はこの際の任意のゲート線１１，ＢＢＤ第１相駆動線６４，ＢＢＤ第２相駆動線６５，ＢＢＤ第３相駆動線６６，ＢＢＤ第４相駆動線６７，リセットゲート線３５，再書込みゲート線３１の駆動波形である。また図１４及び図１５は、図１３中に示したｉ）〜ix）の各時点におけるＢＢＤのチャネルポテンシャルを示したものである。ここではポテンシャルは下が正である。なおスイッチ60ａ，６２ａ，６０ｂ，６２ｂ，出力ゲート２４におけるチャネルポテンシャルを、それぞれ６０ａｐ，６２ａｐ，６０ｂｐ，６２ｂｐ，２４ｐとして図示した。またＡ，Ｂ，Ｃは、それぞれ画素における３ビットの画像データを表す信号電荷であり、データの"Ｌ"／"Ｈ"は、この信号電荷が存在する／存在しないで区別される。但し説明のために、図中にはＡ，Ｂ，Ｃの信号電荷を敢えて全て記入してある。
【００８２】
以下、図１３に示したｉ）〜ix）の各時点における駆動波形及びＢＢＤのチャネルポテンシャルの変化を、図１４及び図１５を用いて順次説明する。なおｉ）〜ix）の期間を通して、３ビット分のデジタル画素データを読み込む際には、リセットゲート線３５で駆動されるリセットスイッチ３４は常にオン、再書込みゲート線３１で駆動される再書込みスイッチ４はオフされており、ＢＢＤから出力される電荷をクリアし続けると同時に、インバータ３出力の再書込みを遮断する。
【００８３】
始めに図１３及び図１４ｉ）ii）iii)iv）を用いて、信号線１２から画素内のＢＢＤへの１ビット分のデジタル画素データの読み込みについて説明する。
【００８４】
ｉ）：ＢＢＤ第１相駆動線６４がオン、ＢＢＤ第２，３，４相駆動線６５，６６，６７がオフであり、図１２を用いて説明した各画素への１ビット画像データの書込みタイミングに相当する。このときスイッチ６０ａはオンであるため、ゲート線１１がオンした際に信号線１２からデータ入力スイッチ１を介して入力された信号電荷Ａは、液晶容量５の他に容量６１ａにも入力され、保持される。
【００８５】
ii）：ＢＢＤ第１相駆動線６４がターンオフすることによってスイッチ６０ａがオフし、信号電荷Ａは６０ａｐ，６２ａｐの２つのポテンシャル障壁間に閉じ込められる。
【００８６】
iii)：ＢＢＤ第２相駆動線６５がターンオンすることによって、信号電荷Ａはスイッチ６２ａを経て容量６３ａに移動し、６２ａｐ，６０ｂｐの２つのポテンシャル障壁間に閉じ込められる。なお実際にはこの間にＢＢＤ第４，３相駆動線６７，６６が順次オンオフされているが、これはＢＢＤ内に残存する電荷の掃き出しのためであって信号電荷Ａの読み込みには無関係であるため、ここではその説明は省略する。
【００８７】
iv）：ＢＢＤ第２相駆動線６５がターンオフすることによってスイッチ６２ａがオフする。信号電荷Ａは６２ａｐ，６０ｂｐの２つのポテンシャル障壁間に閉じ込められたままである。
【００８８】
次に図１３及び図１５ｖ）vi) vii) viii) ix)を用いて、続く２ビット分のデジタル画素データの読み込みについて説明する。
【００８９】
ｖ）：ＢＢＤ第１相駆動線６４がオン、ＢＢＤ第２，３，４相駆動線６５，６６，６７がオフであり、再度図１２を用いて説明した各画素への１ビット画像データの書込みタイミングに相当する。このときスイッチ６０ａはオンであるため、ゲート線１１がオンした際に信号線１２からデータ入力スイッチ１を介して入力された信号電荷Ｂは、液晶容量５の他に容量６１ａにも入力、保持される。信号電荷Ａは６２ａｐ，６０ｂｐの２つのポテンシャル障壁間に閉じ込められたままである。
【００９０】
vi）：ＢＢＤ第３相駆動線６６がオンであり、他のＢＢＤ第１，２，４相駆動線６４，６５，６７はオフである。このとき信号電荷Ｂは６０ａｐ，６２ａｐの２つのポテンシャル障壁間に閉じ込められている。信号電荷Ａはスイッチ６０ｂを経て容量６１ｂに移動し、６０ｂｐ，６２ｂｐの２つのポテンシャル障壁間に閉じ込められる。
【００９１】
vii)：ＢＢＤ第２相駆動線６５がオンであり、他のＢＢＤ第１，３，４相駆動線６４，６６，６７はオフである。このとき信号電荷Ｂはスイッチ６２ａを経て容量６３ａに移動し、６２ａｐ，６０ｂｐの２つのポテンシャル障壁間に閉じ込められる。一方信号電荷Ａは、６０ｂｐ，６２ｂｐの２つのポテンシャル障壁間に閉じ込められたままである。
【００９２】
viii）：ＢＢＤ第１相駆動線６４がオン、ＢＢＤ第２，３，４相駆動線６５，６６，６７がオフであり、再度図１２を用いて説明した各画素への１ビット画像データの書込みタイミングに相当する。このときスイッチ６０ａはオンであるため、ゲート線１１がオンした際に信号線１２からデータ入力スイッチ１を介して入力された信号電荷Ｃは、液晶容量５の他に容量６１ａにも入力、保持される。信号電荷Ｂは６２ａｐ，６０ｂｐの２つのポテンシャル障壁間に閉じ込められたままである。信号電荷Ａは６０ｂｐ，６２ｂｐの２つのポテンシャル障壁間に閉じ込められたままである。
【００９３】
ix）：ＢＢＤ第４相駆動線６７がオンであり、他のＢＢＤ第１，２，３相駆動線６４，６５，６６はオフである。このとき信号電荷Ｃは６０ａｐ，６２ａｐの２つのポテンシャル障壁間に閉じ込められている。信号電荷Ｂは６２ａｐ，60bpの２つのポテンシャル障壁間に閉じ込められたままである。信号電荷Ａはスイッチ６２ｂを経て容量６３ｂに移動し、６２ｂｐ，２４ｐの２つのポテンシャル障壁間に閉じ込められる。
【００９４】
以上で３ビット分のデジタル画素データの画素への読み込みが完了する。なお容量６３ｂの容量値は他のＢＢＤ容量より大きく、本実施例では他のＢＢＤ容量の約２倍に設計されていることは、実施例１の容量２３ｃと同様である。
【００９５】
次に画素における３ビットデジタル画像データの表示と再書込み動作について、図１６，図１７を用いて以下に説明する。
【００９６】
図１６は画素における３ビットデジタル画像データの表示と再書込み動作の際のＢＢＤ第１相駆動線６４，ＢＢＤ第２相駆動線６５，ＢＢＤ第３相駆動線６６，ＢＢＤ第４相駆動線６７，リセットゲート線３５，再書込みゲート線３１の駆動波形である。また図１７は、図１６中に示したｘ)〜xiv) の各時点におけるＢＢＤのチャネルポテンシャルを示したものである。ここではポテンシャルは下が正である。なお図１４，図１５と同様に、スイッチ６０ａ，６２ａ，６０ｂ，６２ｂ，出力ゲート２４におけるチャネルポテンシャルを、それぞれ６０ａｐ，６２ａｐ，６０ｂｐ，６２ｂｐ，２４ｐとして図示した。またＡ，Ｂ，Ｃは、それぞれ画素における３ビットの画像データを表す信号電荷であり、データの"Ｌ"／"Ｈ"は、この信号電荷が存在する／存在しないで区別される。また／ＡはＡの反転信号を意味しているため、例えばＡに信号電荷が存在するならば、／Ａには信号電荷が存在しないことになる。しかしながらここでは説明のために、図中のＡ，Ｂ，Ｃ同様、／Ａの信号電荷も敢えて存在するかのように表現してある。
【００９７】
以下、ｘ)〜xiv) の各時点における駆動波形及びＢＢＤのチャネルポテンシャルの変化を、それぞれ図１６及び図１７を用いて順次説明する。なおｘ)〜xiv）の期間を通して、常にゲート線１１とこれで制御されるデータ入力スイッチ１はオフされており、信号線１２には電力を消費しないように直流電圧が印加、或いは接地されている。
【００９８】
ｘ）：ＢＢＤ第４相駆動線６７がオンであり、他のＢＢＤ第１，２，３相駆動線６４，６５，６６はオフ、リセットゲート線３５はオン、書込みゲート線３１はオフであり、この状態は先に述べたix）の状態と同一である。このとき信号電荷Ｃは６０ａｐ，６２ａｐの２つのポテンシャル障壁間に閉じ込められている。信号電荷Ｂは６２ａｐ，６０ｂｐの２つのポテンシャル障壁間に閉じ込められている。信号電荷Ａは６２ｂｐ，２４ｐの２つのポテンシャル障壁間に閉じ込められている。インバータ３の入力端は、リセットゲート線３５に制御されるリセットスイッチ３４によって１０Ｖに固定されている。
【００９９】
xi）：次にリセットゲート線３５によりリセットスイッチ３４がオフしてインバータ３の入力端子がフローティングとなり、次いでＢＢＤ第４相駆動線６７がターンオフすることによって、信号電荷Ａは出力ゲート２４のポテンシャル障壁２４ｐを超えてインバータ３の入力端子に入力される。ここで出力ゲート線２５には常時一定の電圧が印加されているため、ポテンシャル障壁２４ｐも一定値を取ること、本実施例でも容量２３ｃの容量値を他のＢＢＤ容量の約２倍に設計したことは先に述べたとおりである。さて信号電荷Ａのインバータ３への入力によって、インバータ３は信号電荷Ａの反転出力／Ａを出力する。即ちＡの電荷が存在すればインバータ３の入力電圧は約６Ｖになるので出力は１０Ｖ、Ａの電荷が存在しなければインバータ３の入力はリセットされた状態の１０Ｖなので出力は５Ｖである。これに引き続いて再書込みゲート線３１により再書込みスイッチ４がオンすることによって、このインバータ３の出力電圧は液晶容量５とＢＢＤの入力端に印加、表示される。また再書込みスイッチ４のオンと前後してＢＢＤ第３相駆動線６６がターンオンすることによって、信号電荷Ｂはスイッチ６０ｂを経て容量６１ｂに移動し、６０ｂｐ，６２ｂｐの２つのポテンシャル障壁間に閉じ込められる。ここで再書込みスイッチ４のオンとＢＢＤ第３相駆動線６６のターンオンはどちらが先に動作しても構わないし、また同時に動作しても良い。
【０１００】
xii)：次にＢＢＤ第３相駆動線６６がターンオフし、次いでＢＢＤ第２相駆動線６５がターンオンする。このとき信号電荷Ｃはスイッチ６２ａを経て容量63ａに移動し、６２ａｐ，６０ｂｐの２つのポテンシャル障壁間に閉じ込められる。信号電荷Ｂが６０ｂｐ，６２ｂｐの２つのポテンシャル障壁間に閉じ込められていることは変わらない。
【０１０１】
xiii）：ＢＢＤ第２相駆動線６５がターンオフし、次いでＢＢＤ第１相駆動線６４がターンオンする。このとき再書込みスイッチ４とスイッチ６０ａｐを介して、インバータ３から信号電荷／Ａが容量６１ａに入力される。信号電荷Ｃが６２ａｐ，６０ｂｐの２つのポテンシャル障壁間に閉じ込められていること、信号電荷Ｂが６０ｂｐ，６２ｂｐの２つのポテンシャル障壁間に閉じ込められていることは変わらない。
【０１０２】
xiv)：再書込みゲート線３１により再書込みスイッチ４がオフすることによって、次にまた再書込みスイッチ４がオンするまで、液晶容量５は信号電荷／Ａに対応する表示出力を保持しつづけることになる。これに前後してＢＢＤ第１相駆動線６４がターンオフし、信号電荷／Ａは６０ａｐ，６２ａｐの２つのポテンシャル障壁間に閉じ込められる。このとき再書込みゲート線３１のオフとＢＢＤ第１相駆動線６４のオフはどちらが先に動作しても、或いは同時に動作しても構わない。ＢＢＤ第１相駆動線６４が先にオフした方が、インバータ３の出力インピーダンスが小さい分だけ入力電荷量の安定化には有利ではあるが、液晶容量５の値が十分に大きければ大きな差異はない。引き続いてＢＢＤ第４相駆動線６７がターンオフし、信号電荷Ｂはスイッチ６２ｂを経て容量６３ｂに移動し、62ｂｐ，２４ｐの２つのポテンシャル障壁間に閉じ込められる。これと前後してリセットゲート線３５によりリセットスイッチ３４がオンすることにより、信号電荷Ａがリセットされてインバータ３の入力は再び１０Ｖに戻る。ここでもＢＢＤ第４相駆動線６７のターンオフとリセットゲート線３５のオンの前後関係は、どちらが先でも或いは同時でも構わない。この状態は先に延べたｘ）の状態から信号電荷が１ビットずつ進行した状態である。
【０１０３】
以上のｘ)〜xiv）を繰返すことにより、本実施例は３ビットデジタル画像データに対応する出力を順次液晶容量５を用いて表示しつつ、同時にＤＲＡＭのリフレッシュに相当する再書込み動作を、寄生容量の大きな信号線１２を介さずに、画素内で低消費電力で行うことができる。本実施例においても、３ビットの信号がデータループを一周して液晶容量５に再書込みされる度に、液晶共通電極３６に対する印加電圧を反転させており、これによって液晶容量５の交流駆動を実現していることは、実施例１と同様である。
【０１０４】
なお３つのビットデータの表示期間を２倍ずつ変化させて時間的な重みをつけることにより、２³＝８階調の表示を行っていることに関しても、本実施例は実施例１と同様であるため、ここでは説明は省略する。
【０１０５】
また各スイッチ及びＢＢＤの具体的なデバイス構造や、反射及び透過型の液晶表示構造に関しても、本実施例は実施例１と同様であるため、ここではその説明を省略する。
（実施例３）
以下図１８〜図２１を用いて、本発明の実施例３に関して説明する。
【０１０６】
本実施例の全体構成及びその動作は、ＢＢＤ (Bucket Brigade Device)２に代えた画素内のメモリ素子として後述するインバータラダーが用いられている点を除けば、図１を用いて説明した実施例１と同様である。従ってここでは全体構成及びその動作の記載は省略し、本実施例の特徴であるインバータラダーを中心に画素に関して以下説明する。但し本実施例では、各画素は４ビットのデジタル画像データを記憶保持することが可能であるが、これに関しては後に述べる。
【０１０７】
図１８は本実施例における画素の内部構成図である。
【０１０８】
画素にはデータ入力スイッチ１及び液晶容量５で構成されたＤＲＡＭが設けられており、データ入力スイッチ１の他端は信号線１２に接続されている。ここで３６は液晶共通電極である。このＤＲＡＭのデータ保持ノードはｐＭＯＳドライバ７１ａとｎＭＯＳドライバ７０ａと出力スイッチ７２ａで構成された第一インバータ段、ｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段、ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された第三インバータ段、ｐＭＯＳドライバ７１ｄとｎＭＯＳドライバ７０ｄと出力スイッチ７２ｄで構成された第四インバータ段、を順に経て、ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたＣＭＯＳインバータ３に入力し、その出力は再書込みゲート線３１で制御される再書込みスイッチ４を介して、再度ＤＲＡＭのデータ保持ノードに入力している。上記各出力スイッチ７２ａ，７２ｂ，７２ｃ，７２ｄの各ゲートは、それぞれ第１段出力スイッチゲート線７３，第２段出力スイッチゲート線７４，第３段出力スイッチゲート線７５，第４段出力スイッチゲート線７６にそれぞれ接続されている。なお上記各ＣＭＯＳインバータの高電圧端子は１０Ｖ電源線２９に、各ＣＭＯＳインバータの低電圧端子は５Ｖ電源線２８に接続されている。なおここでは第一段から第四段までのインバータの直列構成をインバータラダーと称している。
【０１０９】
以下、本実施例における画素の動作を説明する。
【０１１０】
まず本実施例においても、インバータラダーを動作させない、即ち画素メモリを用いない状態では通常の多値、ないしアナログ表示の動作は実施例１と同様であるので、ここでは説明を省略する。なお画素メモリを用いない場合は再書き込みゲート線３１により再書き込みスイッチ４を常時オフしておけば良く、消費電力を低減するためには１０Ｖ電源線２９と５Ｖ電源線２８を同電圧に落としておくことが好ましい。
【０１１１】
次に画素に対する４ビットデジタル画像データの書込み動作について、図１９，図２０を用いて以下に述べる。
【０１１２】
図１９は１ビット分のデジタル画素データを全画素に対して書き込む際の、画素数をｍ行としたときの各行のゲート線１１，任意の信号線１２，液晶共通電極３６，第１段出力スイッチゲート線７３の駆動波形である。なお本明細書中の図面においては、駆動波形は上をオンないし高電圧、下をオフないし低電圧で表すものとする。１ビット分の画素データの書込みに際しては、始めに第１段出力スイッチゲート線７３がオンになり、次いでゲート線１１に走査された各行のデータ入力スイッチが順次オンして行く。このとき信号線１２には、ゲート線１１の駆動パルスより若干遅れて画像データが入力される。以上の動作により、ゲート線で走査された全画素に対する１ビット分の画素データは、ｐＭＯＳドライバ７１ａとｎＭＯＳドライバ７０ａと出力スイッチ７２ａで構成された第一インバータ段を経て、ｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段の入力容量に記憶される。
【０１１３】
なお本実施例における各画素の１ビットデータは、インバータを通る毎にその極性の"Ｌ"／"Ｈ"が入れ替わるが、説明の簡略化のために以下の説明では特にそれに関して個々に言及はしない。
【０１１４】
次に４ビット分のデジタル画素データを順次読み込む際の、画素の動作を説明する。
【０１１５】
図２０はこの際の任意のゲート線１１，第１段出力スイッチゲート線７３，第２段出力スイッチゲート線７４，第３段出力スイッチゲート線７５，第４段出力スイッチゲート線７６，再書込みゲート線３１の駆動波形である。なお４ビット分のデジタル画素データを順次読み込む際には、再書込みゲート線３１で駆動される再書込みスイッチ４は、インバータラダー側からの再書込みを遮断するために常にオフされている。
【０１１６】
以下図２０に示した期間１〜４の各期間毎に、動作の説明を行う。
【０１１７】
期間１：始めに信号線１２から画素内インバータラダーへの、最初の１ビット分のデジタル画素データの読み込みを行う。このときには前もって第４段出力スイッチゲート線７６から各段の出力スイッチゲート線７５，７４がオン／オフし、最後に第１段出力スイッチゲート線７３のオン／オフが行われる。この最後の第１段出力スイッチゲート線７３のオン／オフが、図１９を用いて説明した各画素への１ビット画像データの書込みである。なお各段の出力スイッチゲート線７６，７５，７４，７３がオン／オフを繰返す際には、図示したように残りの出力スイッチゲート線７６，７５，７４，７３はオフのままである。これによってゲート線で走査された全画素に対する１ビット分の画素データが、ｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段の入力容量に記憶されることは既に述べた通りである。なおここで第１段出力スイッチゲート線７３のオン／オフの前に、第４段出力スイッチゲート線７６から各段の出力スイッチゲート線７５，７４のオン／オフを順次行っているが、これは各出力スイッチゲート線７６，７５，７４，７３の駆動波形を規則的にすることによって、駆動波形形成論理の単純化を図ったためである。実際にはこのような余分な駆動が省略可能であることは明らかである。
【０１１８】
期間２：次に同様に各段の出力スイッチゲート線７６，７５，７４，７３がオン／オフを繰返すことによって、先にｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段の入力容量に記憶されていた最初の１ビットデータは、ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された第三インバータ段の入力容量に転送され、記憶される。更に最後に第１段出力スイッチゲート線７３のオン／オフが行われることによって、次の２ビット目のデータが、ゲート線１１によって駆動されるデータ入力スイッチ１を介して信号線１２から入力し、ｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段の入力容量に記憶される。
【０１１９】
期間３：やはり同様に各段の出力スイッチゲート線７６，７５，７４，７３がオン／オフを繰返すことによって、ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された第三インバータ段の入力容量に記憶されていた最初の１ビットデータは、ｐＭＯＳドライバ７１ｄとｎＭＯＳドライバ７０ｄと出力スイッチ７２ｄで構成された第四インバータ段の入力容量に転送され、記憶される。またｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段の入力容量に記憶されていた２ビット目のデータは、ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された第三インバータ段の入力容量に転送され、記憶される。更に最後に第１段出力スイッチゲート線７３のオン／オフが行われることによって、次の３ビット目のデータが、ゲート線１１によって駆動されるデータ入力スイッチ１を介して信号線１２から入力し、ｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段の入力容量に記憶される。
【０１２０】
期間４：最後にまた各段の出力スイッチゲート線７６，７５，７４，７３がオン／オフを繰返すことによって、ｐＭＯＳドライバ７１ｄとｎＭＯＳドライバ７０ｄと出力スイッチ７２ｄで構成された第四インバータ段の入力容量に記憶されていた最初の１ビットデータは、ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたインバータ３の入力容量に転送され、記憶される。ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された第三インバータ段の入力容量に記憶されていた２ビット目のデータは、ｐＭＯＳドライバ７１ｄとｎＭＯＳドライバ７０ｄと出力スイッチ７２ｄで構成された第四インバータ段の入力容量に転送され、記憶される。またｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段の入力容量に記憶されていた３ビット目のデータは、ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された第三インバータ段の入力容量に転送され、記憶される。更に最後に第１段出力スイッチゲート線７３のオン／オフが行われることによって、次の４ビット目のデータが、ゲート線１１によって駆動されるデータ入力スイッチ１を介して信号線１２から入力し、ｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段の入力容量に記憶される。以上で、画素における４ビット分のデジタル画素データの読み込みが完了する。なおここでは各１ビットのデータを各インバータの入力容量に保持している。ここで必要に応じて各インバータの入力端子に付加容量を形成すれば、回路の面積は増加するものの、画素におけるデータの保持特性はより安定する。
【０１２１】
次に画素における４ビットデジタル画像データの表示と再書込み動作について、図２１を用いて以下に説明する。
【０１２２】
図２１は画素における４ビットデジタル画像データの表示と再書込み動作の際の任意のゲート線１１，第１段出力スイッチゲート線７３，第２段出力スイッチゲート線７４，第３段出力スイッチゲート線７５，第４段出力スイッチゲート線７６，再書込みゲート線３１の駆動波形である。なお４４ビットデジタル画像データの表示と再書込み動作の際には、ゲート線１１とこれで制御されるデータ入力スイッチ１はオフされており、信号線１２には電力を消費しないように直流電圧が印加、或いは接地されている。
【０１２３】
始めに再書込みゲート線３１により再書込みスイッチ４がオン／オフする。これによってｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたインバータ３の入力容量に記憶されていた最初の１ビットデータは、液晶容量５に転送され、記憶及び表示される。同時にこのデータはｐＭＯＳドライバ７１ａとnMOSドライバ７０ａと出力スイッチ７２ａで構成された第一インバータ段の入力容量にも記憶されることになる。ここで注意すべき点は、再度第一インバータ段の入力容量に入力された時点で、この最初の１ビットのデータは、最初に画素に入力されたデータに対して反転している、即ちその極性の"Ｌ"／"Ｈ"が入れ替わっているということである。これは本実施例におけるメモリのデータ再書込みループ中に、奇数段（５段）のインバータを設けてあるためである。
【０１２４】
次いで第４段出力スイッチゲート線７６がオン／オフすることによって、pMOSドライバ７１ｄとｎＭＯＳドライバ７０ｄと出力スイッチ７２ｄで構成された第四インバータ段の入力容量に記憶されていた２ビット目のデータは、ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたインバータ３の入力容量に転送され、記憶される。
【０１２５】
次に第３段出力スイッチゲート線７５がオン／オフすることによって、pMOSドライバ７１ｃとｎＭＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された第三インバータ段の入力容量に記憶されていた３ビット目のデータは、ｐＭＯＳドライバ７１ｄとｎＭＯＳドライバ７０ｄと出力スイッチ７２ｄで構成された第四インバータ段の入力容量に転送され、記憶される。
【０１２６】
更に第２段出力スイッチゲート線７４がオン／オフすることによって、pMOSドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段の入力容量に記憶されていた４ビット目のデータは、ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された第三インバータ段の入力容量に転送され、記憶される。
【０１２７】
最後に第１段出力スイッチゲート線７３がオン／オフすることによって、pMOSドライバ７１ａとｎＭＯＳドライバ７０ａと出力スイッチ７２ａで構成された第一インバータ段の入力容量に記憶されていた最初の１ビットの「反転」データは、再度ｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段の入力容量に転送され、再び記憶される。
【０１２８】
以上の動作を繰返すことにより、本実施例は４ビットデジタル画像データに対応する出力を順次画像表示しつつ、同時にＤＲＡＭのリフレッシュに相当する再書込み動作を、寄生容量の大きな信号線１２を介さずに、画素内で低消費電力で行うことができる。既に述べたように本実施例においても、４ビットの信号がデータループを一周して液晶容量５に再書込みされる度に、液晶共通電極３６に対する印加電圧を反転させており、これによって液晶容量５の交流駆動を実現していることは、実施例１と同様である。
【０１２９】
なお４つのビットデータの表示期間を２倍ずつ変化させて時間的な重みをつけることにより、２⁴＝１６ 階調の表示を行っていること、また反射及び透過型の液晶表示構造に関しても、本実施例は実施例１と同様であるため、ここではその説明を省略する。
【０１３０】
本実施例における各トランジスタは、実施例１と同様にpoly−Si TFTを用いているが、本実施例ではＢＢＤが不要なため、容量形成用の不純物導入プロセスを省けるという利点がある。
【０１３１】
なお本実施例では４ビットの画像データを用いたが、本実施例の構造がビット数に限らず適用可能であることは言うまでもない。但しその場合はデータループを一周した後におけるデータの反転を実現するため、必要に応じてデータ反転のためのインバータ回路を適宜追加ないし削除する必要がある。例えば本実施例においても反転駆動を考慮しなければ、ｐＭＯＳドライバ７１ａとｎＭＯＳドライバ７０ａで構成されたインバータ回路を省くことも可能であるため、もしも３ビットの画像データを扱うならば各画素が有するインバータ回路を３段に設計することも可能である。
（実施例４）
以下図２２〜図２４を用いて、本発明の実施例４に関して説明する。
【０１３２】
本実施例は上記実施例３において、画素に記憶される画像データを１ビットとした場合に相当するものである。その全体構成及びその動作は、ＢＢＤ(Bucket Brigade Device) ２に代えたメモリ素子としてスイッチが用いられている点を除けば、図１を用いて説明した実施例１と同様である。従ってここでは全体構成及びその動作の記載は省略し、本実施例の特徴である画素に関して以下説明する。
【０１３３】
図２２は本実施例における画素の内部構成図である。
【０１３４】
画素にはデータ入力スイッチ１及び液晶容量５で構成されたＤＲＡＭが設けられており、データ入力スイッチ１の他端は信号線１２に接続されている。ここで３６は液晶共通電極である。このＤＲＡＭのデータ保持ノードはアンプ入力スイッチ８０を介してｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたＣＭＯＳインバータ３に入力し、その出力は再書込みスイッチ４を介して、再度ＤＲＡＭのデータ保持ノードに入力している。上記アンプ入力スイッチ８０のゲートは、アンプ入力スイッチゲート線８１に接続されている。なお上記ＣＭＯＳインバータ３の高電圧端子は１０Ｖ電源線２９に、各ＣＭＯＳインバータの低電圧端子は５Ｖ電源線２８に接続されている。
【０１３５】
以下、本実施例における画素の動作を説明する。
【０１３６】
まず本実施例においてもインバータ３を用いない、即ち画素メモリを用いない状態での通常の多値、ないしアナログ表示の動作は実施例１と同様であるので、ここでは説明を省略する。なお画素メモリを用いない場合は再書き込みゲート線３１により再書き込みスイッチ４を常時オフしておけば良く、消費電力を低減するためには１０Ｖ電源線２９と５Ｖ電源線２８を同電圧に落としておくことが好ましい。
【０１３７】
次に画素に対する１ビットデジタル画像データの書込み（リフレッシュ）動作について、図２３を用いて以下に説明する。
【０１３８】
図２３は１ビット分のデジタル画素データを全画素に対して書き込む際の、画素数をｍ行としたときの各行のゲート線１１，任意の信号線１２，液晶共通電極３６，アンプ入力スイッチゲート線８１，再書込みゲート線３１の駆動波形である。なお本明細書中の図面においては、駆動波形は上をオンないし高電圧、下をオフないし低電圧で表すものとする。１ビット分の画素データの書込みに際しては、始めにアンプ入力スイッチゲート線８１によりアンプ入力スイッチ８０がオンになり、次いでゲート線１１に走査された各行のデータ入力スイッチ１が順次オンして行く。このとき信号線１２には、ゲート線１１の駆動パルスより若干遅れて画像データが入力される。以上の動作により、ゲート線１１で走査された全画素に対する１ビット分の画素入力データは、アンプ入力スイッチ８０を介してｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたＣＭＯＳインバータ３に入力し、その入力容量に記憶される。ここで液晶共通電極３６は定電圧を保持しており、また再書込みゲート線３１は再書込みスイッチ４をオフに固定してＣＭＯＳインバータ３からの再書込みを禁止している。
【０１３９】
なお本実施例における１ビット画素データは、インバータ３を通る毎にその極性の"Ｌ"／"Ｈ"が入れ替わるが、説明の簡略化のために以下の説明では特にそれに関して個々に言及はしない。なおここでは上記１ビットの画像データはCMOSインバータ３の入力容量に保持されており、言い換えればアンプ入力スイッチ８０とＣＭＯＳインバータ３の入力容量は、もう一つのＤＲＡＭを構成している訳である。ここで必要に応じて各インバータの入力端子に付加容量を形成すれば、回路面積は増加するものの、画素におけるデータの保持特性をより安定させることができる。
【０１４０】
次に上記１ビット画素データの表示と再書込み動作について、図２４を用いて以下に説明する。
【０１４１】
図２４は画素における１ビット画素データの表示と再書込み動作の際の、アンプ入力スイッチゲート線８１，再書込みゲート線３１，液晶共通電極３６の駆動波形である。なお１ビット画素データの表示と再書込み動作の際には、ゲート線１１とこれで制御されるデータ入力スイッチ１はオフされており、信号線１２には電力を消費しないように直流電圧が印加、或いは接地されている。
【０１４２】
始めにアンプ入力スイッチゲート線８１によりアンプ入力スイッチ８０がオフするが、これは図２３で説明したデータを画素に書き込む時の波形と同じである。次に再書込みゲート線３１により再書込みスイッチ４がオン／オフし、これと同時に液晶共通電極３６が"Ｌ"から"Ｈ"レベルに反転する。これによってpMOSドライバ２７とｎＭＯＳドライバ２６で構成されたインバータ３の入力容量に記憶されていた１ビットデータは、液晶容量５に転送され、記憶及び表示される。ここで注意すべき点は、この時点でこの１ビットのデータは、最初に画素に入力されたデータに対して反転している、即ちその極性の"Ｌ"／"Ｈ"が入れ替わっているということである。
【０１４３】
次いでアンプ入力スイッチゲート線８１がオン／オフすることによって、液晶容量５に記憶されていたこの１ビットの反転画素データは、ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたインバータ３の入力容量に再び転送され、記憶される。
【０１４４】
次にまた再書込みゲート線３１により再書込みスイッチ４がオン／オフし、これと同時に液晶共通電極３６が"Ｌ"レベルに反転する。これによってｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたインバータ３の入力容量に記憶されていた１ビットの反転画素データは、再度液晶容量５に転送され、記憶及び表示される。再度ここで注意すべき点は、この時点におけるこの１ビットのデータは、最初に画素に入力されたデータと同じものである、即ちその極性の"Ｌ"／"Ｈ"が元に戻っているということである。このとき液晶共通電極３６は再び反転しているため、これによって液晶の交流電圧駆動が実現されていることがわかる。
【０１４５】
この後またアンプ入力スイッチゲート線８１がオン／オフすることによって、液晶容量５に記憶されていたこの１ビットの画素データは、ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたインバータ３の入力容量に転送され、記憶される。
【０１４６】
以上の動作を繰返すことにより、本実施例は１ビット画像データに対応する出力を反転表示しつつ、同時にＤＲＡＭのリフレッシュに相当する再書込み動作を寄生容量の大きな信号線１２を介さずに、画素内で低消費電力で行うことができる。
【０１４７】
なお本実施例においては、反射及び透過の両画像表示が可能である、所謂部分透過型の液晶表示構造を採用している。これに関して、以下図３１を用いて説明する。
【０１４８】
図３１は、本実施例における画素８３の平面図であり、図中に示すように多結晶Ｓｉアイランド、ゲート配線、Ａｌ配線層と、コンタクトホールのレイアウトを示したものである。
【０１４９】
Ａｌで配線された信号線１２は、ゲート線１１をゲート電極とするデータ入力スイッチ１と、アンプ入力スイッチゲート線８１をゲート電極とするアンプ入力スイッチ８０とを介してＡｌ反射電極８４ｅに入力している。Ａｌ反射電極84ｅはｐＭＯＳドライバ２７とｎＭＯＳドライバ２６のゲート電極に接続され、pMOSドライバ２７とｎＭＯＳドライバ２６はそれぞれゲート配線層で構成される１０Ｖ電源線２９と５Ｖ電源線２８に、Ａｌ反射電極８４ｃ及びＡｌ反射電極８４ｄを介して接続されている。ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されるＣＭＯＳインバータの出力は、Ａｌ反射電極８４ｂを経て再書込みゲート線３１をゲート電極とする再書込みスイッチ４に入力し、その出力はＡｌ反射電極８４ａを介してデータ入力スイッチ１の出力に接続される。ここでＡｌ反射電極８４ａにはＩＴＯコンタクト８２が設けており、画素８３全面を覆うＩＴＯ電極（図中では省略）を介して液晶容量５に接続される。
【０１５０】
上記画素の電気的動作は既に図２２を用いて述べたとおりであるので、ここでは画素の光学的な構造に関して説明する。画素８３を覆うＡｌ反射電極８４ａ，ｂ，ｃ，ｄ，ｅは、液晶表示パネル外部から入射した外光を反射する役割を有するため、本実施例は外光のみによる反射型の液晶表示が可能である。また上記Ａｌ反射電極８４ａ，ｂ，ｃ，ｄ，ｅや信号線１２等の存在しない領域８５は、液晶表示パネル後方に設けられたバックライトの光をパネル全面に透過させるための開口である。本実施例においては画素にメモリ機能を付与するための回路規模が小さいため、このように透過型の液晶表示を行うための開口を十分に確保できるという利点がある。ちなみに本実施例における画素の大きさは２５２ｕｍ×８４ｕｍであり、最小寸法４ｕｍのレイアウトルールを用いても３０％を超える透過開口率を有している。
【０１５１】
本実施例における各トランジスタは、第一の実施例と同様にpoly−Ｓi ＴＦＴを用いているが、本実施例ではＢＢＤが不要なため、容量形成用の不純物導入プロセルを省けるという利点がある。
【０１５２】
なお本実施例ではアンプ入力スイッチ８０をインバータ３とデータ入力スイッチ１の間に設けたが、このスイッチは液晶容量５とデータ入力スイッチ１の間に設けることも可能である。これはデータループに対して、その中にデータを入力するノードの位置を変更するだけのことに相当する。なおこれと類似の回路構造の変更や、種々の回路変形が他の実施例でも適宜可能なことは言うまでもない。
【０１５３】
また本実施例では再書込みスイッチ４のオン期間を、アンプ入力スイッチ８０のオン期間よりも長めに設定しているが、これは適宜その長さを変更可能である。例えば液晶容量５における電荷保持時定数と、インバータ３の入力容量における電荷保持時定数とを比較して、両者が同等の電荷保持マージンを有するように各スイッチのオン期間を定めることなどが設計としては望ましい。なお本実施例でも他の実施例と同様に、フレーム周波数の低下に伴い、液晶の交流駆動に起因するフリッカが目に付き易くなる。しかしフレーム周波数を低減する方が消費電力は低減されるため、最適なフレーム周波数は用途によって、或いは使い方によって随時変更されることが望ましい。
（実施例５）
以下図２５，図２６を用いて、本発明の実施例５に関して説明する。
【０１５４】
本実施例の基本的な構造や動作は、図３０を用いて説明した従来例の構造や動作と同様である。図３０を用いて説明した従来例と本実施例との最大の差異は、各画素が信号線を介さずに画素内で１ビットの画像データをリフレッシュ可能な構造を有することであるため、ここでは全体構成及びその動作の記載は省略し、本実施例の特徴である画素に関して以下説明する。
【０１５５】
図２５は本実施例における画素の内部構成図である。
【０１５６】
各画素にはデータ入力スイッチ１及び保持容量８６で構成されたＤＲＡＭが設けられており、データ入力スイッチ１の他端は信号線１２に接続されている。またこのデータノードは画素駆動スイッチ９３のゲートに接続され、前述の液晶容量５の一端は対向電極９６に、他端は画素駆動スイッチ９３を介して、共通電極線９４に接続される。以上までの構造は、図３０を用いて説明した従来例と同様のものである。しかし本実施例においては、新たに以下の構造が付与されている。前記のデータノードは更に再書込みスイッチ８７のゲートに接続されており、再書込みスイッチ８７のドレインは再書込みスイッチドレイン線９２に接続されている。また再書込みスイッチ８７のソースは第１再書込みダイオード８９，再書込み容量９０，第２再書込みダイオード９１を経て、再び前記のデータノードに帰還している。また前記のデータノードと再書込みスイッチ８７のソースの間には、ブートストラップ容量８８が設けられている。
【０１５７】
以下、本従来例の動作を説明する。ゲート線１１がデータ入力スイッチ１を開閉することによって、信号線１２上の１ビットの画像データは、所定の画素行のデータ入力スイッチ１及び保持容量８６で構成されたＤＲＡＭに入力される。このＤＲＡＭに書き込まれた画像データによって、画素駆動スイッチ９３はオンないしオフ状態に固定されることになる。ここで対向電極９６には交流電圧が印加され、共通電極線９４には所定の電圧が印加されているため、画素駆動スイッチ９３がオンの場合には液晶容量５には交流電圧が印加され、画素駆動スイッチ９３がオフの場合には液晶容量５には常に電圧は印加されない。これによって本液晶表示パネルが、ＤＲＡＭのデータがリーク電流によって失われるまでの期間、ゲート線１１走査、及び信号線１２へのデータ出力を停止しても、１ビットの画像表示を継続することができる。以上のところまでは、図３０を用いて説明した従来例と同様である。
【０１５８】
しかしながら本実施例においては、以下の動作によって各画素は信号線を介さずに画素内で１ビットの画像データをリフレッシュ可能である。この動作について次に図２６を用いて説明する。
【０１５９】
図２６は上記リフレッシュ動作における、再書込みスイッチ８７のドレイン，ゲート，ソース電圧波形と、再書込み容量９０における再書込みダイオードに接続された側の端子の電圧波形である。リフレッシュ動作においては、再書込みスイッチドレイン線９２に正のパルスが印加される。この電圧はそのまま再書込みスイッチ８７のドレイン電圧になるが、このときＤＲＡＭの記憶データが"Ｌ"であれば再書込みスイッチ８７のゲート電圧は−５Ｖであって、再書込みスイッチ８７がオンすることはなく、画素内部の電圧は変化しない（図示せず）。しかしながら一方ＤＲＡＭの記憶データが"Ｈ"であれば、再書込みスイッチ８７のゲート電圧は＋５Ｖである。実際にはここでは、ＤＲＡＭのリークによってこのゲート電圧は＋２Ｖ程度まで低下したものと仮定するが、この場合にも再書込みスイッチ８７はオンし、図示したようにソース電圧はドレインと同じ５Ｖまで上昇する。これはソースとゲート間に設けられたブートストラップ容量８８によって、ゲートの電圧が１０Ｖ前後まで上昇するからである。さてこのとき図示した再書込み容量９０の電圧は、ほぼ５Ｖまで上昇する。これは再書込み容量９０と再書込みスイッチ８７のソースとの間に順方向に接続された第１再書込みダイオード８９が設けられているためであり、再書込み容量９０はその電圧が殆ど５Ｖになるまで充電される。なおこのとき第２再書込みダイオード９１には逆方向電圧が印加されており、ＤＲＡＭの記憶ノードから第２再書込みダイオード９１への電荷リークは無視できる。
【０１６０】
この後に再書込みスイッチドレイン線９２のパルスが再び元の−５Ｖに戻る。この電圧はそのまま再書込みスイッチ８７のドレイン電圧になるが、やはりこのとき仮にＤＲＡＭの記憶データが"Ｌ"であれば、再書込みスイッチ８７のゲート電圧は−５Ｖであって、再書込みスイッチ８７は常にオンすることはなく、画素内部の電圧は変化しない（図示せず）。しかしながらＤＲＡＭの記憶データが前述のように"Ｈ"であった場合は、再書込みスイッチ８７のゲート電圧は元の＋２Ｖに戻り、ゲートがオンであるからソース電圧もドレイン電圧と等しい−５Ｖに戻る。さてこのとき図示した再書込み容量９０の電圧は、ほぼ５Ｖまで上昇していたが、この電荷は次にＤＲＡＭの記憶ノードである再書込みスイッチ８７のゲート端子へと流入することになる。これは５Ｖに充電されていた再書込み容量９０と、再書込みスイッチ８７のゲートとの間の第２再書込みダイオード９１が、再書込み容量９０の電圧である５Ｖと再書込みスイッチ８７のゲート電圧である＋２Ｖとで順方向にバイアスされるためであり、再書込み容量９０と再書込みスイッチ８７のゲートとが同電位になるまでこの電荷注入は継続する。このような電荷注入は再書込みスイッチ８７のゲート電圧が"Ｈ"でありながら５Ｖ以下のときには必然的に生じ、これが本実施例におけるＤＲＡＭのリフレッシュ動作に相当する。なおこのとき第１再書込みダイオード８９には逆方向電圧が印加されており、再書込み容量９０から再書込みスイッチドレイン線９２への電荷リークは無視できる。このように所定のタイミングで再書込みスイッチドレイン線９２にパルス電圧を印加することにより、本実施例ではＤＲＡＭのリフレッシュに相当する再書込み動作を寄生容量の大きな信号線１２を介さずに、画素内で低消費電力で行うことができる。
【０１６１】
なお反射及び透過型の液晶表示構造に関しては、本実施例は実施例１と同様であるため、ここではその説明を省略する。
【０１６２】
本実施例では再書込みスイッチドレイン線９２は全画素で共通接続されているが、これを行毎或いは列毎に共通にすれば、駆動回路の複雑度は増すものの、リフレッシュ動作時のピーク時消費電力の低減が可能である。
【０１６３】
本実施例における各トランジスタは、実施例１と同様にpoly−Si TFTを用いているが、本実施例では余計なプロセス工程数増加を回避するため、第１再書込みダイオード８９及び第２再書込みダイオード９１をpoly−Ｓｉのｎ＋／ｉ／ｐ＋ラテラル接合で構成した。なお本実施例では再書込み用の信号電荷を一方向に転送するために、上記のようにダイオードを採用したが、これは適当な駆動信号パルスを有するＴＦＴスイッチ等で代用することもできる。この場合はこれらのＴＦＴスイッチに所定の駆動信号を与えるために、画素の複雑さは増加してしまうものの、ＴＦＴのみで画素を構成できる点で製造プロセスはより容易になる。
【０１６４】
また本実施例では保持容量８６，再書込み容量９０に対する反対電極への接地電位印加方法に関しては説明を省略した。これはこれらの接地電圧印加方法が発明の本質ではないためであるが、実際には両者のための共通配線を別途設ける、或いは隣接行画素のゲート線１１を利用する等、種々の実現方法があることは言うまでもない。
（実施例６）
以下図２７を用いて、本発明の実施例６に関して説明する。
【０１６５】
本実施例の構成及びその動作は、インバータラダーの段数が１段少なく、蓄積される画素データが３ビットであることと、液晶容量５と液晶共通電極３６に代えて発光駆動スイッチ９６と発光素子９７及びこれに発光電流を供給するための低電圧電源線９８と高電圧電源線９９が設けられていることを除けば、図１８〜図２１を用いて説明した実施例３とほぼ同様である。従ってここでは全体構成及びその動作の記載は省略し、本実施例の特徴である発光素子９７を中心に画素に関して以下説明する。
【０１６６】
図２７は本実施例における画素の内部構成図である。
【０１６７】
画素にはデータ入力スイッチ１及び発光駆動スイッチ９６のゲート容量で構成されたＤＲＡＭが設けられており、データ入力スイッチ１の他端は信号線１２に接続されている。このＤＲＡＭのデータ保持ノードはｐＭＯＳドライバ７１ａとｎＭＯＳドライバ７０ａと出力スイッチ７２ａで構成された第一インバータ段、ｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された第二インバータ段、ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された第三インバータ段を順に経て、ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたＣＭＯＳインバータ３に入力し、その出力は再書込みゲート線３１で駆動される再書込みスイッチ４を介して、再度ＤＲＡＭのデータ保持ノードに入力している。上記各出力スイッチ７２ａ，72ｂ，７２ｃの各ゲートは、それぞれ第１段出力スイッチゲート線７３，第２段出力スイッチゲート線７４，第３段出力スイッチゲート線７５に接続されている。なお上記各ＣＭＯＳインバータの高電圧端子は１０Ｖ電源線２９に、各ＣＭＯＳインバータの低電圧端子は５Ｖ電源線２８に接続されている。更に本実施例においては、発光駆動スイッチ９６のソースは低電圧電源線９８に接続され、発光駆動スイッチ９６のドレインは発光素子９７を経て高電圧電源線９９に接続されている。ここで低電圧電源線９８には５Ｖ、高電圧電源線９９には１０Ｖが印加されるため、両者はそれぞれ同一の画素内で５Ｖ電源線２８，１０Ｖ電源線２９に接続されているが、図面の簡略化のためにこれは図示していない。
【０１６８】
以下、本実施例における画素の動作を説明する。
【０１６９】
まず本実施例においても、インバータラダーを動作させない、即ち画素メモリを用いない状態では通常の多値、ないしアナログ表示の動作は実施例３と同様であるので、ここでは説明を省略する。但し本実施例では表示に発光素子９７を用いているため、実施例３のようにデータの交流駆動を行う必要はない。
【０１７０】
次に画素に対する３ビットデジタル画像データの書込み動作、及び表示と再書込み動作であるが、これに関しても基本的には４ビットが３ビットになった他は実施例３と同様であるため、ここでは詳細な説明は省略し、本実施例における実施例３との差異に関して説明するに留める。
【０１７１】
本実施例においては、再書込みゲート線３１により再書込みスイッチ４がオン／オフした際に、ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成されたインバータ３の入力容量に記憶されていた１ビットのデータが転送、記憶されるのは発光駆動スイッチ９６のゲート容量と第一インバータ段の入力容量である。ここで注意すべき点は、本実施例におけるデータループ上のインバータの数は偶数個（４個）であるため、この１ビットのデータは再度第一インバータ段の入力容量に入力しても、最初に画素に入力されたデータから反転することはなく、その極性の"Ｌ"／"Ｈ"は変更されないということである。これは本実施例が表示に発光素子９７を用いているため、実施例３のような交流駆動を行う必要はないことにその理由がある。
【０１７２】
発光駆動スイッチ９６は１ビットデータがゲートに入力されると、データの値の"Ｌ"／"Ｈ"によって、スイッチをオフ／オンさせる。ここでオフならば発光素子９７には電流が流れることはなく発光は生じないが、オンならば発光素子９７には所定の電流が流れて発光が生じる。なおここで発光素子９７の発光輝度を最適化させるためには、発光素子９７の構造で対応しても良いし、或いは電源電圧線９８，９９を５Ｖ電源線２８，１０Ｖ電源線２９から分離して電圧を調整する、発光駆動スイッチ９６と低電圧電源線９８の間に所定の抵抗をpoly−Ｓｉ等で設けて挿入する等の様々な手法が可能である。なおこれらの３つの手法には、それぞれ画素の構造が簡単になる、後から電圧の微調整が可能、製造プロセスを変えずに内部に自由度の高い電圧を作り込める等の長所がある。
【０１７３】
本実施例においては、発光素子９７として有機発光ダイオード（ＯＬＥＤ，Organic Light Emitting Diode)を用いたが、これに無機発光ダイオード、電界発光効果（Electro−luminescence）素子等のその他の２端子発光素子を用いることも可能であることは言うまでもない。また発光素子によって発光に必要な電圧は異なるが、この場合には５Ｖ電源線２８，１０Ｖ電源線２９ごと低電圧電源線９８，高電圧電源線９９の印加電圧を変えることで対応することも可能である。
【０１７４】
本実施例では、以上のように画素内に発光素子９７を形成することにより、他の照明がない場合でも、信号線１２を用いずにより低消費電力で画像を自発光表示することが可能であるという長所がある。
【０１７５】
なお本実施例においても、３つのビットデータの表示期間を２倍ずつ変化させて時間的な重みをつけることにより、２³ ＝８階調の表示を行っていることに関しては実施例１と同様であるため、ここではその説明は省略する。
【０１７６】
また本実施例では３ビットの画像データを表示に用いたが、本実施例の構造がビット数に限らず適用可能であることは言うまでもない。但しその場合はデータループを一周した後のデータを反転させないため、必要に応じてデータ反転調整のためのインバータ回路を適宜追加ないし削除する、或いはデータの反転しないアンプを用いる等の工夫が必要である。
（実施例７）
以下図２８を用いて、本発明における実施例７に関して説明する。
【０１７７】
図２８は実施例７である画像表示端末(ＰＤＡ:Personal Digital Assistants)１００の構成図である。
【０１７８】
無線インターフェース（Ｉ／Ｆ）回路１０１には、圧縮された画像データ等が外部からbluetooth規格に基づく無線データとして入力し、無線Ｉ／Ｆ回路１０１の出力はＩ／Ｏ（Input／Output）回路１０２を介してデータバス１０３に接続される。データバス１０３にはこの他にマイクロプロセサ１０４，表示パネルコントローラ１０５，フレームメモリ１０６等が接続されている。更に表示パネルコントローラ１０５の出力は反射／透過表示poly−Si TFT液晶表示パネル110に入力しており、反射／透過表示poly−Si TFT液晶表示パネル１１０には画素マトリクス１１１，ゲート線駆動回路１５，信号線駆動回路１４等が設けられている。なお画像表示端末１００には更に、電源１０７および画素マトリクス照明１０８が設けられており、画素マトリクス照明１０８はＩ／Ｏ回路１０２により制御されている。なおここで反射／透過表示poly−Si TFT液晶表示パネル１１０は、先に延べた実施例１と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
【０１７９】
以下に本実施例７の動作を説明する。始めに無線Ｉ／Ｆ回路１０１は命令に応じて圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路１０２を介してマイクロプロセサ１０４及びフレームメモリ１０６に転送する。マイクロプロセサ１０４はユーザからの命令操作を受けて、必要に応じて画像表示端末１００を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ１０６に一時的に蓄積される。
【０１８０】
ここでマイクロプロセサ１０４が「照明表示モード」による情報表示を命令された場合には、マイクロプロセサ１０４の指示に従ってフレームメモリ１０６から表示パネルコントローラ１０５を介して反射／透過表示poly−Si TFT液晶表示パネル１１０に画像データが入力され、画素マトリクス１１１は入力された画像データをリアルタイムで表示する。このとき表示パネルコントローラ１０５は、同時に画像を表示するために必要な所定のタイミングパルスを出力する。なお反射／透過表示poly−Si TFT液晶表示パネル１１０が、これらの信号を用いて、画素マトリクス１１１に６ビット画像データから生成された６４階調の多値データをリアルタイムで表示することに関しては、実施例１で述べたとおりである。なおこのときＩ／Ｏ回路１０２は画素マトリクス照明１０８を点灯させ、画像表示端末１００は動画を含む高品位画像表示を行うことができる。なおここで電源１０７には二次電池が含まれており、これらの画像表示端末１００全体を駆動する電力を供給する。
【０１８１】
次にマイクロプロセサ１０４が「反射表示モード」による情報表示を命令された場合には、マイクロプロセサ１０４の指示に従ってフレームメモリ１０６から表示パネルコントローラ１０５を介して反射／透過表示poly−Si TFT液晶表示パネル１１０に所定の画像データが送られた後に、フレームメモリ１０６，画素マトリクス照明１０８等の所定の構成要素の電源は遮断され、またマイクロプロセサ１０４は低消費電力動作モードで動作して、画像表示端末１００における消費電力の削減が行われる。この時に反射／透過表示poly−Si TFT液晶表示パネル１１０が、各画素に書き込まれた３ビットの画像データを用いて、信号線１２を用いないで低消費電力の画像表示を行うことに関しては、既に実施例１で述べたとおりである。なお先の「照明表示モード」の際の６ビット、６４階調の多値データ表示と比較して、「反射表示モード」の際は３ビットと表示画像のデータ量が少ないため、フレームメモリ１０６から反射／透過表示poly−Si TFT液晶表示パネル１１０への画像データ転送に際しては、マイクロプロセサ１０４の指示により所定のデータ量の削減が行われている。なお反射／透過表示poly−Si TFT液晶表示パネル１１０が表示している３ビットの画像データは、マイクロプロセサ１０４の命令に従って適宜書き換えることが可能である。
【０１８２】
本実施例によれば、「照明表示モード」による高品位画像表示と、「反射表示モード」による低消費電力画像表示とを両立させた画像表示端末１００を提供することができる。
【０１８３】
なお本実施例では画像表示に、実施例１で説明した反射／透過表示poly−Si TFT 液晶表示パネル１１０を用い、「照明表示モード」／「反射表示モード」とで画素マトリクス照明１０８をオン／オフさせたが、表示デバイスとしてはこの他にも、その他の本発明の実施例に記載されたような種々の表示パネルを用いることが可能である。これはまた反射／透過表示を両立させる表示パネルには限らない。反射表示のみを用いる表示パネルの場合でも同様な画像表示端末を構成することは可能であるし、発光素子を用いる表示パネルの場合でも、「高輝度モード」／「低輝度モード」のように高消費電力で高品位画像表示することを重視したモードと低消費電力での画像表示を重視したモードを用いることは可能である。また本実施例では、「照明表示モード」／「反射表示モード」とで、リアルタイムな多値データ画像表示／画素に記憶された３ビットの画像データ表示を自動的に切替えたが、両表示の切替えは任意に選択することも可能である。例えば動画と静止画で両表示を切替えても良いし、多値データ画像表示は行わずに常に、一旦は画素に記憶させた画像データを用いて表示するようにしても良い。或いはこのとき表示画像データのビット数を任意に変更することなども選択肢である。
【０１８４】
【発明の効果】
本発明によれば、画像表示装置における消費電力の削減と低価格化とを両立させることができる。更にこれに加えて多ビットの画像データを表示することも可能である。
【図面の簡単な説明】
【図１】実施例１であるpoly Ｓｉ−ＴＦＴ液晶表示パネルの構成図。
【図２】実施例１における画素の内部構成図。
【図３】実施例１における１ビット画素データを書き込む際の駆動波形図。
【図４】実施例１における３ビット画素データを書き込む際の駆動波形図。
【図５】実施例１における１ビット画素データを書き込む際のポテンシャル図。
【図６】実施例１における残り２ビット画素データを書き込む際のポテンシャル図。
【図７】実施例１における画像データの表示と再書込み動作の際の駆動波形図。
【図８】実施例１における画像データの表示と再書込み動作の際のポテンシャル図。
【図９】実施例１における３ビット画像データの表示シーケンス図。
【図１０】実施例１における画素の一部分の断面図。
【図１１】実施例２における画素の内部構成図。
【図１２】実施例２における１ビット画素データを書き込む際の駆動波形図。
【図１３】実施例２における３ビット画素データを書き込む際の駆動波形図。
【図１４】実施例２における１ビット画素データを書き込む際のポテンシャル図。
【図１５】実施例２における残り２ビット画素データを書き込む際のポテンシャル図。
【図１６】実施例２における画像データの表示と再書込み動作の際の駆動波形図。
【図１７】実施例２における画像データの表示と再書込み動作の際のポテンシャル図。
【図１８】実施例３における画素の内部構成図。
【図１９】実施例３における１ビット画素データを書き込む際の駆動波形図。
【図２０】実施例３における３ビット画素データを書き込む際の駆動波形図。
【図２１】実施例３における画像データの表示と再書込み動作の際の駆動波形図。
【図２２】実施例４における画素の内部構成図。
【図２３】実施例４における１ビット画素データを書き込む際の駆動波形図。
【図２４】実施例４における画像データの表示と再書込み動作の際の駆動波形図。
【図２５】実施例５における画素の内部構成図。
【図２６】実施例５におけるリフレッシュ動作の端子電圧波形図。
【図２７】実施例６における画素の内部構成図。
【図２８】実施例７における画像表示端末の構成図。
【図２９】従来の技術を用いたＴＦＴ液晶表示パネルの構成図。
【図３０】他の従来の技術を用いたＴＦＴ液晶表示パネルの構成図。
【図３１】第４実施例における画素の平面図である。
【符号の説明】
１…データ入力スイッチ、２…ＢＢＤ(Bucket Brigade Device)、３…インバータ、４…再書込みスイッチ、５…液晶容量、６…ガラス基板、８…ＢＢＤ第１駆動線、９…ＢＢＤ第２駆動線、１０…画素、１２…信号線、１４…信号線駆動回路。

Claims (6)

1. 複数の画素を有する表示部と、
   前記表示部の制御を行う制御部と、
   前記複数の画素に表示信号を入力するために前記表示部内に配置された信号線とを有する画像表示装置において、
   前記複数の画素のそれぞれは、
   液晶容量と、
   インバータ列と、
   第１のスイッチと、
   第２のスイッチとを有し、
   前記第１のスイッチの一端は、前記信号線に接続され、
   前記第１のスイッチの他端は、前記液晶容量の一端及び前記インバータ列の入力端に接続され、
   前記インバータ列の出力端は、前記第２のスイッチを介して前記液晶容量の一端に接続され、
   前記インバータ列は、
   前記インバータ列の入力端を入力とする初段のインバータ回路と、前記インバータ列の出力端を出力とする最終段のインバータ回路とを含む複数段のインバータ回路と、
   前記複数のインバータ回路間にそれぞれ設けられる複数の出力スイッチとを有し、
   前記複数の出力スイッチは、それぞれ異なるゲート線によって駆動されることを特徴とする画像表示装置。
2. 請求項１記載の画像表示装置において、
   前記インバータ列は、前記初段のインバータ回路、及び前記最終段のインバータ回路を含めて奇数個のインバータ回路を有することを特徴とする画像表示装置。
3. 複数の画素を有する表示部と、
   前記表示部の制御を行う制御部と、
   前記複数の画素に表示信号を入力するために前記表示部内に配置された信号線とを有する画像表示装置において、
   前記複数の画素のそれぞれは、
   発光素子と、
   インバータ列と、
   第１のスイッチと、
   第２のスイッチとを有し、
   前記第１のスイッチの一端は、前記信号線に接続され、
   前記第１のスイッチの他端は、前記発光素子の一端及び前記インバータ列の入力端に接続され、
   前記インバータ列の出力端は、前記第２のスイッチを介して前記発光素子の一端に接続され、
   前記インバータ列は、
   前記インバータ列の入力端を入力とする初段のインバータ回路と、前記インバータ列の出力端を出力とする最終段のインバータ回路とを含む複数段のインバータ回路と、
   前記複数のインバータ回路間にそれぞれ設けられる複数の出力スイッチとを有し、
   前記複数の出力スイッチは、それぞれ異なるゲート線によって駆動されることを特徴とする画像表示装置。
4. 請求項３記載の画像表示装置において、
   前記インバータ列は、前記初段のインバータ回路、及び前記最終段のインバータ回路を含めて偶数個のインバータ回路を有することを特徴とする画像表示装置。
5. 請求項１又は３のいずれか一つに記載の画像表示装置において、
   前記インバータ列は、
   前記複数段のインバータ回路に含まれる第２段のインバータ回路及び第３段のインバータ回路と、
   前記複数の出力スイッチに含まれる第１の出力スイッチ及び第２の出力スイッチと、
   前記第１の出力スイッチを駆動するための第１のゲート線と、
   前記第２の出力スイッチを駆動するための第２のゲート線とをさらに有し、
   前記第１の出力スイッチは、前記初段のインバータ回路の出力と前記第２段のインバータ回路の入力の間に設けられ、
   前記第２の出力スイッチは、前記第２段のインバータ回路の出力と前記第３段のインバータ回路の入力の間に設けられ、
   前記第１のゲート線を駆動することにより、前記第２段のインバータ回路の入力容量に第１のビットを記憶し、
   前記第２段のインバータ回路の入力容量に前記第１のビットを記憶した後に、前記第２のゲート線を駆動し、その後前記第１のゲート線を駆動することにより、前記第３段のインバータ回路の入力容量に前記第１のビットを記憶し、前記第２段のインバータ回路の入力容量に第２のビットを記憶することを特徴とする画像表示装置。
6. 請求項５に記載の画像表示装置において、
   前記第１のゲート線及び前記第２のゲート線は、周期的に駆動されることを特徴とする画像表示装置。

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