JP3863418B2 - Ｅｌ表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＥＬ（エレクトロルミネッセンス）表示装置に関する。
【０００２】
【従来の技術】
従来のＥＬ表示装置の単位画素の構成は、図３２と図３３に示されている。図３２及び図３３において、ＧＬは走査線、１３は補助容量、ＳＬは信号線、１１はＥＬ素子、Ｔｒ１はスイッチングトランジスタ、Ｔｒ２は駆動用トランジスタ、７０はＥＬ素子１１に電流を供給するための電流供給線である。ＥＬ素子１１の発光に際しては、先ず、走査線ＧＬ及び信号線ＳＬが両方ともオンになると、スイッチング用トランジスタＴｒ１を通して補助容量１３に電荷が蓄積される。そして、この補助容量１３が駆動用トランジスタＴｒ２のゲートに電圧を加え続けるため、スイッチング用トランジスタＴｒ１がＯＦＦになっても、電流供給線７０からＥＬ素子１１に電流が流れつづけ、次のフレームで画像信号が書き込まれるまで、現在の画像信号に応じた電流により発光駆動される。
ところで、上記従来例では、ＥＬ素子は１フレーム期間中発光し続けている。そのため、動画表示を行うと、残像現象のため、前回フレームの画像が次のフレームの画像に重なり、画像観察者は、画像がボケたように認識してしまう。（２００１ ＦＰＤテクノロジー大全ｐ１２２）。
このような場合の改善策としては、１フレームの画像表示期間中に、ブランキング期間（ＥＬ素子の発光を停止して画面全体が黒表示状態となる期間を意味する。）を挿入すると、残像が抑制され、画像が鮮明になることが知られている。
このような考え方に基づき、特開２０００−２２１９４２号公報には、ブランキング信号を与えるための専用トランジスタを設けて、次の１フレーム期間が始まる直前の所定期間にブランキング信号をオンとする構成が開示されている。
【０００３】
【発明が解決しようとする課題】
しかし、上記構成では１画素毎に専用トランジスタと、ブランキング信号を与える制御線を設ける必要がある。従って、専用トランジスタ及び制御線の占有面積分だけ画素の開口率の低下を招く。また、専用トランジスタ及び制御線を別途設けることから、パネルの歩留まりの低下を招く。
【０００４】
本発明の目的は、上記課題を解決し、画素の開口率の低下を招くことなく、残像を抑制して鮮明な画像を認識できるようにしたＥＬ表示装置及を提供することである。
【０００５】
上記課題を解決するため、本発明のうち請求項１記載の発明は、走査信号が供給される複数の走査線と画像信号が供給される複数の信号線を備えるとともに、単位画素がマトリクス状に配列され、各単位画素は、ＥＬ素子と、電流供給線を介して前記ＥＬ素子に供給される電流量を制御する駆動用トランジスタと、走査信号によりスイッチング動作が変化するとともにスイッチング動作の変化により前記信号線と前記駆動用トランジスタのゲート電極との導通・遮断を切替えるスイッチング用トランジスタとを有してなる表示部と、前記信号線に画像信号を供給する信号線側駆動回路と、前記走査線に走査信号を供給するとともに、前記駆動用トランジスタのゲート電極に書き込まれた電圧を保持する保持期間内に走査線を介して、前記ＥＬ素子の発光状態を強制的に停止するためのブランキング信号を出力する走査線側駆動回路とを備える。
【０００６】
上記構成により、各画素のＥＬ素子が画像信号に応じて発光され、希望する画像が表示されるとともに、１フレーム内にＥＬ素子が発光されないブランキング期間が挿入されることになる。従って、動画表示において、前回フレームの画像と、次回フレームの画像との間に、黒表示が挿入される。この結果、残像現象が抑制され、鮮明な画像を認識することができるようになる。
【０００７】
また、走査線を介してブランキング信号を供給することにより、ブランキングのための専用のトランジスタや、ブランキング信号用の配線が不要となる。従って、その分だけ開口率が向上する。
【０００８】
なお、用語「停止」とは、発光状態が完全に停止する場合の他に、完全停止に近い状態をも含む。
【０００９】
また、前記ブランキング信号は、前記駆動用トランジスタをＯＦＦ状態に強制的に設定する信号である。ここで、用語「ＯＦＦ状態」とは、完全なＯＦＦ状態の場合の他に、完全なＯＦＦ状態に近い状態（極めて弱いＯＮ状態）をも含む。
【００１０】
また、前記単位画素は、一方の電極が前記駆動用トランジスタのゲート電極に接続され、他方の電極が前記複数の走査線のうちの何れか１つの特定走査線に接続された補助容量を備え、前記ブランキング信号は前記特定走査線から前記補助容量を介して駆動用トランジスタのゲート電極に与えられる。
【００１１】
また、請求項２記載の発明は、請求項１記載のＥＬ表示装置であって、前記特定走査線が、選択されている画素に接続されている走査線に対して、後段の走査線であることを特徴とする。
【００１２】
例えば、選択画素自身の走査線を特定走査線用いることも可能である。但し、この場合は、選択パルスのオンからオフへの遷移に伴って、画素自身の走査線に接続された駆動用トランジスタの寄生容量の影響で、画素電極の電位が変化することが予想され、これを防止するためには大きな蓄積容量を付加する必要がある。この点に関し、特定走査線を後段の走査線とすることにより、かかる問題を解決することができる。また、特定走査線を後段の走査線とすることにより、配線の引き回しを最小とすることができる。
【００１３】
また、請求項３記載の発明は、請求項２記載のＥＬ表示装置であって、前記スイッチング用トランジスタ及び前記駆動用トランジスタはともにＰチャネル型トランジスタであり、前記ＥＬ素子のアノード電極が画素電極として構成され、前記ＥＬ素子のカソ−ド電極が対向電極として構成されたことを特徴とする。
【００１４】
上記構成により、極性の異なるトランジスタを用いる場合に比べて、表示装置全体の駆動電圧を小さくすることができる。
【００１５】
また、請求項４記載の発明は、請求項２記載のＥＬ表示装置であって、前記スイッチング用トランジスタ及び前記駆動用トランジスタはともにＮチャネル型トランジスタであり、前記ＥＬ素子のカソ−ド電極が画素電極として構成され、前記ＥＬ素子のアノ−ド電極が対向電極として構成されたことを特徴とする。
【００１６】
上記構成によっても、極性の異なるトランジスタを用いる場合に比べて、表示装置全体の駆動電圧を小さくすることができる。
【００１７】
また、請求項５記載の発明は、請求項２記載のＥＬ表示装置であって、前記スイッチング用トランジスタは、複数のトランジスタが直列に接続されたマルチゲート構造を有するトランジスタであることを特徴とする。
【００１８】
スイッチング用トランジスタに関しては、その要求される特性としてはリーク電流が少ない、言い換えればデータの保持特性が良好なものが望まれる。そこで、上記の如く、スイッチング用トランジスタをマルチゲート構造とすることにより、良好なオフ特性を得ることができる。
【００１９】
また、請求項６記載の発明は、請求項２記載のＥＬ表示装置であって、前記スイッチング用トランジスタは、ＬＤＤ（Lightly doped drain）構造を有するトランジスタであることを特徴とする。
【００２０】
上記構成により、上記請求項５記載の発明と同様に、良好なオフ特性を得ることができる。
【００２１】
また、請求項７記載の発明は、請求項２記載のＥＬ表示装置であって、前記各単位画素は複数の副画素に分割され、前記副画素は、それぞれ個別に副画素電極、スイッチング用トランジスタ、駆動用トランジスタ、補助容量及び走査線を備え、前記各副画素のオン／オフを組み合わせることにより階調が表示されるとともに、各副画素毎に走査線を介してブランキング信号が与えられことを特徴とする。
【００２２】
上記構成により、階調性に優れたＥＬ表示装置が構成される。
【００２３】
また、請求項８記載の発明は、請求項７記載のＥＬ表示装置であって、前記副画素におけるＥＬ素子の発光部分の面積が、表示する階調に応じて入力されるビット数に対応して重み付けされていることを特徴とする。
【００２４】
１つの単位画素を構成する各副画素の発光部分の面積比を、ビットに対応して１：２：４：…：２(n-1)と重み付けすることにより、２n階調を表示させることが可能となる。
【００２５】
また、請求項９記載の発明は、請求項２記載のＥＬ表示装置であって、前記スイッチング用トランジスタ及び前記駆動用トランジスタが、ポリシリコンで形成されていることを特徴とする。
【００２６】
ポリシリコンはアモルファスシリコンに比較して移動度が大きく、素子の微細化が容易である。従って、本発明のように１画素中に複数のトランジスタを用いる場合は、特に効果的である。
【００２７】
また、請求項１０記載の発明は、請求項２記載のＥＬ表示装置であって、前記駆動用トランジスタの動作領域がリニア領域であることを特徴とする。
【００２８】
上記の如く、駆動用トランジスタをリニア領域で動作させることにより、駆動用トランジスタのしきい値あるいは駆動用トランジスタのゲートに印加される電圧がばらついたとしてもほとんど電流値に影響を与えないようにすることができる。よって、従来では使用に耐えられないと考えられてきたような特性の悪いトランジスタでも使用できる。
【００２９】
また、請求項１１記載の発明は、請求項１記載のＥＬ表示装置であって、前記複数の走査線のうちの何れか１つの特定走査線が前記駆動用トランジスタを介して前記ＥＬ素子のアノ−ド電極と接続され、前記ＥＬ素子のカソ−ド電極は対向電極として構成され、前記特定走査線が前記電流供給線を兼ねており、前記特定走査線から前記ＥＬ素子に向けて流れる電流によって前記ＥＬ素子が発光駆動され、前記ブランキング信号は前記特定走査線より供給されるとともに、このブランキング信号はＥＬ素子のカソ−ド電極の電位よりも低い電圧レベルに設定された信号であることを特徴とする。
【００３０】
上記の如く、特定走査線からＥＬ素子に電流を供給することにより、ＥＬ素子に電流を供給するための専用の電流供給線が不要となる。この結果、従来例よりも開口率を大きくすることができると共に、電流供給線に起因した層間ショート、層内ショートによる線欠陥の発生を防止し、歩留まりの向上したＥＬ表示装置を構成することができる。
【００３１】
また、請求項１２記載の発明は、請求項１記載のＥＬ表示装置であって、前記複数の走査線のうちの何れか１つの特定走査線が前記駆動用トランジスタを介して前記ＥＬ素子のカソ−ド電極と接続され、前記ＥＬ素子のアノ−ド電極は対向電極として構成され、前記特定走査線が前記電流供給線を兼ねており、前記前記ＥＬ素子から前記特定走査線に向けて流れる電流によって前記ＥＬ素子が発光駆動され、前記ブランキング信号は前記特定走査線より供給されるとともに、このブランキング信号はＥＬ素子のアノ−ド電極の電位よりも高い電圧レベルに設定された信号であることを特徴とする。
【００３２】
上記構成によってもまた、請求項１１記載の発明と同様な作用を奏する。
【００３３】
また、請求項１３記載の発明は、請求項１１記載のＥＬ表示装置であって、前記特定走査線が、前段走査線であることを特徴とする。
【００３４】
上記請求項２記載の発明における作用と同様に、大きな蓄積容量を付加することなく、トランジスタの寄生容量に起因した画素電極電位の変化を抑制できる。
【００３５】
また、請求項１４記載の発明は、請求項１１記載のＥＬ表示装置であって、前記特定走査線のインピーダンスと前記特定走査線に接続される走査線側駆動回路における最終段バッファの出力インピーダンスの和が、前記特定走査線に接続されるＥＬ素子のインピーダンスに対して２０％以下であることを特徴とする。インピーダンスを規制するのは、２０％を超えると、走査線の終電端の電位が低下し、ＥＬ素子に十分な電圧が印加されなくなり、均一な表示が得られないからである。
【００３６】
また、請求項１５記載の発明は、請求項１１記載のＥＬ表示装置であって、前記各単位画素は複数の副画素に分割され、前記副画素は、それぞれ個別に副画素電極、スイッチング用トランジスタ、駆動用トランジスタ、補助容量及び走査線を備え、前記各副画素のオン／オフを組み合わせることにより階調が表示されるとともに、各副画素毎に走査線を介してブランキング信号が与えられことを特徴とする。
【００３７】
上記構成により、階調性に優れたＥＬ表示装置が構成される。
【００３８】
また、請求項１６記載の発明は、請求項１５記載のＥＬ表示装置であって、前記副画素におけるＥＬ素子の発光部分の面積が、表示する階調に応じて入力されるビット数に対応して重み付けされていることを特徴とする。
【００３９】
１つの単位画素を構成する各副画素の発光部分の面積比を、ビットに対応して１：２：４：…：２(n-1)と重み付けすることにより、２n階調を表示させることが可能となる。
【００４６】
【発明の実施の形態】
（実施の形態１）
図１は実施の形態１に係るアクティブマトリクス型ＥＬ表示装置の構成を示す回路図である。アクティブマトリクス型ＥＬ表示装置１は、単位画素１０がマトリクス状に配置された表示部２と、各単位画素１０に走査線ＧＬ１，ＧＬ２，…（走査線を総称するときは参照符号ＧＬで示す）を介して走査信号を出力する走査線側駆動回路４と、各単位画素１０に信号線ＳＬ１，ＳＬ２，…（信号線を総称するときは参照符号ＳＬで示す）を介して画像信号を出力する信号線側駆動回路６と、各ＥＬ素子１１に電流を供給するための電流供給線７０とを有する。
【００４７】
単位画素１０は、単位画素の発光体として機能するＥＬ素子１１と、スイッチング用トランジスタＴｒ１と、ＥＬ素子１１への駆動電流量を制御する駆動用トランジスタＴｒ２と、補助容量１３とを有する。補助容量１３の一方の電極は特定走査線としての後段走査線ＧＬに接続され、補助容量１３の他方の電極は駆動用トランジスタＴｒ２のゲート及びスイッチングトランジスタＴｒ１のドレインに共通に接続されている。トランジスタＴｒ１，Ｔｒ２は、いずれも同極性の薄膜トランジスタ（ＴＦＴ）であり、本実施の形態１ではＰチャネル型トランジスタで構成されている。
【００４８】
図２は走査線側駆動回路の構成を示すブロック図であり、図３は走査線側駆動回路の一部の構成を示す回路図である。走査線側駆動回路４は、走査線ＧＬ１，ＧＬ２，…に対応したセレクタ回路Ａ１，Ａ２，…（セレクタ回路を総称するときは参照符号Ａで示す）を有する。このセレクタ回路Ａには、電圧レベルの異なる３つの入力信号Ｖ１，Ｖ２，Ｖ３がそれぞれ入力されている。また、セレクタ回路Ａには、２つのセレクト信号Ｓａ，Ｓｂ（セレクト信号を総称するときは参照符号Ｓａ，Ｓｂで示し、セレクト信号を個別に示すときは参照符号Ｓａ，Ｓｂに添字を付す。例えば、セレクタ回路Ａ１に関連するセレクト信号の場合は参照符号Ｓａ１，Ｓｂ１で示す。）が入力されている。そして、このセレクト信号Ｓａ，Ｓｂの論理値の組み合わせにより、３つの入力信号Ｖ１，Ｖ２，Ｖ３の何れかが選択され、走査線ＧＬに出力されるように構成されている。
【００４９】
なお、セレクト信号Ｓａ，Ｓｂは、外部のコントローラ（図示せず）により生成されて走査線側駆動回路４に供給されている。
【００５０】
セレクタ回路Ａ１の具体的な構成は、図３に示されている。即ち、セレクタ回路Ａ１は、４つのインバータ３ａ，３ｂ，３ｃ，３ｄと、５つのトランスファーゲート５ａ，５ｂ，５ｃ，５ｄ，５ｅとから構成されている。
【００５１】
次いで、セレクタ回路Ａ１の動作について説明する。例えば、セレクト信号Ｓａ１，Ｓｂ１が共に論理「０」であるときは、Ｖ１が選択され走査線ＧＬ１に出力される。回路動作を簡単に説明すると、Ｓａ１が論理「０」であると、トランスファーゲート５ａ，５ｃはＯＮ状態で、トランスファーゲート５ｂはＯＦＦ状態となる。従って、トランスファーゲート５ｄにはＶ１が入力され、トランスファーゲート５ｅにはＶ３が入力される。一方、Ｓｂ１が論理「０」であるので、トランスファーゲート５ｄはＯＮ状態で、トランスファーゲート５ｅはＯＦＦ状態となる。従って、Ｖ１とＶ３のうちＶ１が選択されて走査線ＧＬ１に出力されることになる。
【００５２】
上記と同様な動作に基づき、セレクト信号Ｓａ１が論理「０」、セレクト信号Ｓｂ１が論理「１」のときは、Ｖ２が選択され走査線ＧＬ１に出力される。セレクト信号Ｓａ１が論理「１」、セレクト信号Ｓｂ１が論理「０」のときは、Ｖ３が選択され走査線ＧＬ１に出力される。
【００５３】
このようにして、セレクタ回路Ａ１は、セレクト信号Ｓａ１，Ｓｂ１の論理値に応じてＶ１〜Ｖ３の何れかを選択して走査線ＧＬに出力する。
【００５４】
セレクタ回路Ａ１以外の残余のセレクタ回路Ａ２，…は、セレクタ回路Ａ１と同様な構成を有しており、セレクタ回路Ａ１と同様にセレクト信号Ｓａ２，Ｓｂ２；Ｓａ３，Ｓｂ３；…の論理値の組合わせに応じてＶ１〜Ｖ３の何れかを選択して走査線ＧＬ２，ＧＬ３，…に出力する。
【００５５】
こうして、走査線側駆動回路４は、Ｖ１〜Ｖ３の何れかを選択して走査線ＧＬに出力するように構成されている。
【００５６】
なお、本実施の形態１では、Ｖ１はスイッチング用トランジスタＴｒ１をＯＮにする電圧レベルに設定されており、Ｖ２はスイッチング用トランジスタＴｒ１をＯＦＦにする電圧レベルに設定されている。即ち、Ｖ１とＶ２とが通常の走査信号に相当するものである。また、Ｖ３はブランキング信号電圧レベルに設定されている。
【００５７】
図４は一画素の構成を示す断面図であり、図５は一画素の構成を示す平面図である。ＥＬ素子１１は、図４に示すようにアノ−ド電極３１（本実施の形態では画素電極２０に相当する）と、カソ−ド電極３２（本実施の形態では対向電極２１に相当する）と、アノ−ド電極３１とカソ−ド電極３２間に配置されたＥＬ発光層２２とから構成されている。なお、図４において、３５はガラス基板、３７はゲート絶縁膜、３８は平坦化膜、３９は層間絶縁膜である。
【００５８】
また、図４において、前記アノ−ド電極３１はインジウムティンオキサイド（ＩＴＯ）等の透明電極であり、カソ−ド電極３２は不透明電極（Ｍｇ、Ａｌ等又は、これらの金属とＡｇ、Ｌｉ等との合金からなる金属電極）である。従って、ＥＬ発光層２２からの光は、ガラス基板３５側から照射される。なお、ＥＬ素子１１は、有機ＥＬ素子でも、無機ＥＬ素子であってもよく、また、電荷注入層や電荷輸送層を有する構成であってもよい。すなわち、図４に示す構成のものに限定されるものではなく、公知のＥＬ素子を使用することができる。なお、基板３５は、ＥＬ素子を坦持できるものであればよく、ガラスに限らず、ポリカーボネート、ポリメチルメタクリレート、ポリエチレンテレフタレートなどの樹脂フィルムなどの透明基板を用いてもよい。
【００５９】
次いで、上記構成のＥＬ表示装置の表示動作について説明する。図６はＥＬ素子の発光動作のタイミングチャ−トである。図６（ａ）は画像信号電圧の波形図であり、図６（ｂ）は走査線ＧＬａの電圧の波形図であり、図６（ｃ）は走査線ＧＬｂの電圧の波形図である。ここで、説明の便宜上、図７に示す上下に隣接する２つの画素１０ａ，１０ｂを例にして説明することにする。なお、図７において、画素１０ａに関連する構成要素については添字ａを付し（例えば、走査線は参照符号ＧＬａで、スイッチング用トランジスタはＴｒ１ａ等で示す）、画素１０ｂに関連する構成要素については添字ｂを付す（例えば、走査線は参照符号ＧＬｂで、スイッチング用トランジスタはＴｒ１ｂ等で示す）。なお、本実施の形態１では対向電極電位は７．４Ｖに設定されており、電流供給線７０の電位は１２．４Ｖに設定されているものとする。また、画像信号は５Ｖと１２．４Ｖの２値の電圧レベルを有し、５Ｖの場合は発光状態を、１２．４Ｖの場合は非発光状態を示すものとする。
【００６０】
先ず、図６（ｂ）に示すように、時刻Ｔ１において、当段の走査線ＧＬａはＶ２レベル（本実施の形態１では１２．４Ｖ）からＶ１レベル（本実施の形態１では０Ｖ）に切り替えられ、画素１０ａが選択される。これにより、Ｐチャネル型トランジスタであるスイッチング用トランジスタＴｒ１aがＯＮ状態となる。このトランジスタＴｒ１ａのＯＮ状態により、信号線ＳＬを介して画像信号電圧（７．４Ｖ）が駆動用トランジスタＴｒ２ａのゲート及び補助容量１３ａに印加される。即ち、時刻Ｔ１からＴ２の期間が、画像信号の書込み期間に相当する。ここで、電流供給線７０の電位は１２．４Ｖに設定されているため、駆動用トランジスタＴｒ２ａのゲート・ソース間には７．４−１２．４＝−５Ｖが印加される。これにより、駆動用トランジスタＴｒ２ａはＯＮとなり、電流供給線７０、駆動用トランジスタＴｒ２ａを介して、ＥＬ素子１１ａのアノ−ド電極（画素電極）からカソ−ド電極（対向電極）に向けて電流が流れ、ＥＬ素子１１ａが発光する。
【００６１】
そして、駆動用トランジスタＴｒ２ａのゲート電極に書き込まれた電圧が保持され、所定の駆動電流によってＥＬ素子１１ａは発光し続ける。この駆動用トランジスタＴｒ２ａのゲート電極に書き込まれた電圧が保持される保持期間内の時刻Ｔ３において、後段走査線ＧＬｂを介して補助容量１３ａにブランキング信号が与えられる。即ち、時刻Ｔ３で、後段の走査線ＧＬｂがブランキング信号電圧Ｖ３（本実施の形態では１７．５Ｖ）となる。これにより、駆動用トランジスタＴｒ２ａのゲート電極は後段の走査線ＧＬｂと容量結合されているため、駆動用トランジスタＴｒ２ａのゲート電位は５Ｖ程度電位が増加する。このため、駆動用トランジスタＴｒ２ａのゲート・ソース間の電位はほぼ０となり、駆動用トランジスタＴｒ２ａはＯＦＦし、ＥＬ素子１１ａの発光は停止する。なお、補助容量１３は駆動用トランジスタＴｒ２のゲート容量に対して十分大きな容量値に設定されているものとする。もし、逆に設定されていれば、ブランキング信号が供給されても、駆動用トランジスタＴｒ２ａのゲート電位が殆ど変化せず、駆動用トランジスタＴｒ２ａをＯＦＦできないからである。
【００６２】
このようにして、駆動用トランジスタＴｒ２ａのゲート電極に書き込まれた電圧が保持される保持期間内の時刻Ｔ３において、走査線ＧＬｂを介してブランキング信号が出力され、これによりＥＬ素子１１ａの発光が強制的に停止する。
【００６３】
上記の例では、トランジスタＴｒ２ａのゲートに与えるブランキング信号電圧によって、ＥＬ素子の発光が完全に停止するようにしたけれども、発光が止まった消光ではなく減光（例えば輝度レベルが１％程度以内の明るさ）となるようにしてもよい。また、ＥＬ素子はμｓオーダーの高速応答性を有するため、ｍｓオーダーのパルス幅（Ｔ３〜Ｔ４）であるブランキング信号であっても、ＥＬ素子のブランキングを行うことができる。
【００６４】
次いで、時刻Ｔ４で走査線ＧＬａが選択されると、上記と同様に画像信号電圧が書き込まれる。このとき、画像信号電圧は１２．４Ｖ（非発光状態を示す信号電圧）が書き込まれるため、駆動用トランジスタＴｒ２ａはＯＦＦ状態となり、ＥＬ素子は発光を停止し、次のフレーム期間まで非発光状態が保持される。このときの非発光状態は、画像データに基づくものであり、ブランキング信号によるものではない。こうして、画素１０ａが画像信号に対応して発光駆動されるとともに、１フレーム期間内にブランキング状態が得られる。
【００６５】
上記の例では画素１０ａに関する発光動作について説明したが、その他の画素についても同様な動作が行われ、各画素のＥＬ素子が画像信号に応じて発光され、希望する画像が表示されるとともに、１フレーム内にＥＬ素子が発光されないブランキング期間が挿入されることになる。従って、動画表示において、前回フレームの画像と、次回フレームの画像との間に、黒表示が挿入され、これにより、残像現象が抑制され、画像を鮮明に認識することができるようになる。
【００６６】
なお、駆動用トランジスタＴｒ２はＮチャネル型トランジスタを使用することも可能であるが、本実施の形態のようなＰチャネル型トランジスタを使用するのが望ましい。なぜなら、駆動用トランジスタＴｒ２をＮチャネル型トランジスタで形成すれば、駆動用トランジスタＴｒ２をＯＮ状態とするためのゲート電圧がＥＬ素子のアノードより高い電圧が必要となり、アクティブマトリクス型ＥＬ素子を駆動するのに必要な電圧が増加するからである。
【００６７】
（実施の形態２）
図８は実施の形態２に係るアクティブマトリクス型ＥＬ表示装置の一画素の構成を示す断面図である。本実施の形態２は、トランジスタＴｒ１，Ｔｒ２をいずれもＮチャネル型トランジスタとし、且つ、ＥＬ素子のカソード電極を画素電極とし、アノ−ド電極を対向電極として構成することを特徴とするものであり、その他の構成は上記実施の形態１と同様である。本実施の形態２では、カソ−ド電極は不透明電極とし、アノ−ド電極をＩＴＯ電極とするものである。このような構成であれば、発光層からの光は基板３５とは反対側から照射されることになる。従って、この実施の形態２では、基板３５は必ずしも実施の形態１のように透明基板を使用する必要はなく、シリコン等の不透明基板を使用してもよい。
【００６８】
また、ＥＬ素子のカソード電極を画素電極とし、アノ−ド電極を対向電極として構成する場合に、駆動用トランジスタＴｒ２はＰチャネル型トランジスタであってもよいが、低電圧化の観点からはＮチャネル型トランジスタを用いる方が望ましい。なお、本実施の形態２に係るアクティブマトリクス型ＥＬ表示装置の表示動作は、上記実施の形態１と同様であり、画像信号に応じてＥＬ素子を発光させ、希望する画像を表示するとともに、ブランキング期間が挿入される。
【００６９】
図９は実施の形態２に係るＥＬ表示装置の発光動作のタイミングチャートである。図９（ａ）は画像信号電圧の波形図であり、図９（ｂ）は走査線ＧＬｃの電圧の波形図であり、図９（ｃ）は走査線ＧＬｄの電圧の波形図である。ここで、図１０に示す上下に隣接する２つの画素１０ｃ，１０ｄを例にして説明することにする。なお、図１０において、画素１０ｃに関連する構成要素については添字ｃを付し（例えば、走査線は参照符号ＧＬｃで、スイッチング用トランジスタはＴｒ１ｃ等で示す）、画素１０ｄに関連する構成要素については添字ｄを付す（例えば、走査線は参照符号ＧＬｄで、スイッチング用トランジスタはＴｒ１ｄ等で示す）。
【００７０】
先ず、図９（ｂ）に示すように、時刻Ｔ１において、当段の走査線ＧＬｃはＶ２レベル（本実施の形態２では０Ｖ）からＶ１レベル（本実施の形態２では１２．５Ｖ）に切り替えられ、画素１０ｃが選択される。これにより、Ｎチャネル型トランジスタであるスイッチング用トランジスタＴｒ１ｃがＯＮ状態となる。このＮチャネル型トランジスタＴｒ１ｃのＯＮ状態により、信号線ＳＬを介して画像信号電圧（５．０Ｖ）がＮチャネル型駆動用トランジスタＴｒ２ｃのゲート及び補助容量１３ｃに印加される。なお、本実施の形態２では、電流供給線７０の電位は−５．０Ｖであり、また、対向電極電位は０Ｖに設定されている。従って、駆動用トランジスタＴｒ２ｃのゲート・ソース間にはほぼ５Ｖが印加されるため、駆動用トランジスタＴｒ２ｃがＯＮとなる。これにより、アノ−ド電極（対向電極）からカソ−ド電極（画素電極）に向けて電流が流れ、ＥＬ素子１１ｃが発光する。そして、この発光状態は後段の走査線ＧＬｄがブランキング信号電圧Ｖ３（本実施の形態では−５．０Ｖ）となるタイミング（時刻Ｔ３）まで保持される。そして、駆動用トランジスタＴｒ２ｃのゲート電極は補助容量１３ｃを介して後段の走査線ＧＬｄと接続されているため、時刻Ｔ３で、駆動用トランジスタＴｒ２ｃのゲート電位は５Ｖ程度電位が減少する。このため、駆動トランジスタＴｒ２ｃのゲート・ソース間の電位は０となり、ＥＬ素子１１ｃの発光は停止する。なお、補助容量１３は駆動用トランジスタＴｒ２のゲート容量に対して十分大きな容量値に設定されているものとする。もし、逆に設定されていれば、ブランキング信号が供給されても、駆動用トランジスタＴｒ２ｃのゲート電位が殆ど変化せず、駆動用トランジスタＴｒ２ｃをＯＦＦできないからである。
【００７１】
上記の例では、ＥＬ素子１１ｃに関する発光及びブランキングについて説明したけれども、ＥＬ素子１１ｃ以外のその他のＥＬ素子も、同様な動作によって発光及びブランキングが得られる。
【００７２】
このように、本実施の形態２においても、実施の形態１と同様に１フレーム内にブランキング期間を挿入することができ、残像の影響を無くし、鮮明な画像を認識できるようになる。
【００７３】
なお、本発明においては、システム全体の耐圧が許される場合はトランジスタＴｒ１とトランジスタＴｒ２は極性の異なるトランジスタで構成するようにしてもよい。
【００７４】
（実施の形態３）
図１１は実施の形態３に係る表示装置の表示部の平面図であり、図１２はその回路図である。なお、図１１及び図１２は１画素に関する構成のみ示している。本実施の形態３は、１つの単位画素を複数の領域に分割し、面積諧調方式により階調表示することを特徴とするものである。以下、図１１及び図１２を参照して、具体的な構成について説明する。
【００７５】
単位画素１０は、複数の領域（本実施の形態３では４つ）に分割された構造を有する。この分割領域である副画素５０の構成は、上記実施の形態１における単位画素１０の構成と同様である。即ち、副画素５０はそれぞれ走査線ＧＬを有するとともに、スイッチング用トランジスタＴｒ１、駆動用トランジスタＴｒ２、補助容量１３を有する。
【００７６】
階調の表示方法としては、分割された副画素領域の発光/非発光を組み合わせることにより実現される。なお、信号線ＳＬには、デジタル画像信号が供給される。
階調表示の具体的な方法としては、複数の領域に分割された副画素５０におけるＥＬ素子１１の発光部分の面積がビットに対応して重み付けされている。このように、等分に分割するのではなく、発光部分の面積比をビットに対応して１：２：４：…：２(n-1)と重み付けすることにより、２n階調を表示させることが可能となる。
【００７７】
なお、図１１の例では、４ビットのデータにより１６階調の表示が可能である。また、図１３に示すように６つの副画素５０を備える構成では、６ビットのデータにより６４階調の表示が可能となる。勿論、副画素の電極レイアウトは、図１１及び図１３に限られるものではない。
【００７８】
また、従来例のように、ブランキング信号を供給する専用線やブランキングのための専用のトランジスタを設ける必要がないため、本発明は、画素の開口率を大きくとることできる。そして、このような構成に係る本発明は、特に面積階調方式を採用することにより、表示の均一性、階調性に優れたアクティブマトリクス型ＥＬ表示装置を実現するのにきわめて有効である。
【００７９】
（実施の形態４）
本実施の形態４は、上記実施の形態の表示装置を駆動するに当たって、駆動用トランジスタＴｒ２の動作領域がリニア領域で動作する動作条件により駆動することを特徴とするものである。
【００８０】
ＥＬ素子は、素子を流れる電流に応じて輝度が異なる電流制御型発光素子であるため、表示ムラをなくすためには定電流駆動する必要がある。かかる定電流駆動を行う方法としては、画素内に定電流回路を設ける方法がある。しかし、定電流回路を設ける構成では、トランジスタの個数が多くなり、歩留まりの低下を招く。そこで、本実施の形態４では、駆動用トランジスタをリニア領域で動作させることにより、駆動用トランジスタのしきい値あるいは駆動用トランジスタのゲートに印加される電圧がばらついたとしてもほとんど電流値に影響を与えないようにすることができる。
【００８１】
図１４にＥＬ素子１１と駆動用トランジスタＴｒ２（Ｐチャネル型トランジスタを用いた）の動作点解析を行った結果を示す。図１４において、ラインＬ５はＥＬ素子１１の電圧／電流特性を示し、ラインＬ６〜Ｌ１０は駆動用トランジスタＴｒ２のドレイン電圧／ドレイン電流特性を示す。なお、ラインＬ６はゲート電圧を−１Ｖとした場合、ラインＬ７はゲート電圧を−３Ｖとした場合、ラインＬ８はゲート電圧を−４Ｖとした場合、ラインＬ９はゲート電圧を−５Ｖとした場合、ラインＬ１０はゲート電圧を−６Ｖとした場合のドレイン電圧／ドレイン電流特性である。図１４から明らかなように、トランジスタのゲート電圧が変化した場合でも、駆動用トランジスタＴｒ２のドレイン電圧／ドレイン電流特性とＥＬ素子１１の電圧／電流特性との交点の電流値はほとんど影響を受けないことが理解される。従って、従来では使用に耐えられないと考えられてきたような特性の悪いトランジスタでも使用できる。これは、とくにトランジスタとしてポリシリコンを用いる場合に有利な条件である。
【００８２】
（実施の形態５）
図１５は実施の形態５に係るＥＬ表示装置の回路図であり、図１６は実施の形態５に係るＥＬ表示装置の発光動作を示すタイミングチャートである。本実施の形態５は、実施の形態１に類似し、対応する部分には同一の参照符号を付す。上記実施の形態１では走査線ＧＬからブランキング信号を供給するようにしたけれども、本実施の形態５ではブランキング信号を供給する専用配線（ブランキング信号用配線）を設け、このブランキング信号用配線からブランキング信号を供給するように構成されている。
【００８３】
なお、図１５では、第ｎ−１行目の走査線ＧＬn-1，第ｎ行目の走査線ＧＬn、及び第ｍ列の信号線ＳＬm，第ｍ＋１列の信号線ＳＬm+1に関する４つの画素のみ描いているが、その他の画素も同様な構成を有している。
【００８４】
図１５を参照して、本実施の形態の構成について説明する。ブランキング信号用配線は各行毎に個別に設けられている。図１５において、ＢＬn-1は第ｎ−１行目のブランキング信号用配線であり、ＢＬnは第ｎ行目のブランキング信号用配線である。ブランキング信号用配線ＢＬn-1は、第ｎ−１行目に属する各画素の補助容量１３の一方の電極に接続されている。また、ブランキング信号用配線ＢＬnは、第ｎ行目に属する各画素の補助容量１３の一方の電極に接続されている。これらのブランキング信号用配線ＢＬn-1，ＢＬnはブランキング信号駆動回路８０に共通に接続されており、ブランキング信号駆動回路８０はブランキング信号用配線ＢＬn-1，ＢＬnを介して所定のタイミングで所定電圧のブランキング信号を供給するように構成されている。
【００８５】
なお、本実施の形態では、走査線ＧＬからブランキング信号が供給されないため、走査線側駆動回路４に代えて、シフトレジスタと出力バッファとから構成される走査線側駆動回路（例えば、後述する実施の形態７の走査線側駆動回路４Ａ）が用いられる。
【００８６】
次いで、図１６を参照して、上記構成のＥＬ表示装置の発光動作について説明する。なお、信号線ＳＬm，ＳＬm+1に供給される画像信号電圧Ｖsは、図１６（ａ）に示すように、７．４Ｖと１２．４Ｖの２つの電圧レベルを有し、７．４Ｖは発光状態、１２．４Ｖは非発光状態を示すものとする。また、電流供給線７０の電位は１２．４Ｖに設定されており、ＥＬ素子１１のカソード電極の電位は０Ｖに設定されているものとする。
【００８７】
先ず、第n-1行に属する画素の発光動作について説明する。時刻Ｔ１で走査線ＧＬn-1の電位が、図１６（ｃ）に示すように、ハイレベル（Ｖ２レベルに相当し、本実施の形態では１２．５Ｖ）からローレベル（Ｖ１レベルに相当し、本実施の形態では０Ｖ）に変化する。これにより、走査線ＧＬn-1に接続されているスイッチングトランジスタＴｒ１は、この時刻Ｔ１のタイミングでＯＮし、信号線ＳＬm，ＳＬm+1を介して駆動用トランジスタＴｒ２のゲート電極に画像信号電圧（７．４Ｖ）が印加される。ここで、電流供給線７０の電位は１２．４Ｖであり、ＥＬ素子１１のカソード電極の電位は０Ｖであるため、駆動用トランジスタＴｒ２のゲート・ソース間には−５Ｖが印加される。従って、駆動用トランジスタＴｒ２がＯＮとなり、電流が電流供給線７０からＥＬ素子１１を通じて流れ、ＥＬ素子１１が発光する。駆動用トランジスタＴｒ２のゲート電極には、補助容量１３が接続されており、これによりゲート電圧は７．４Ｖに保持されている。
【００８８】
次いで時刻Ｔ３のタイミングでブランキング信号配線ＢＬn-1の電位が５Ｖ（ブランキング信号電圧Ｖ３に相当する）引き上げられる（図１６（ｂ）のＡ点からＢ点まで引き上げられる）。一方、補助容量１３は、駆動用トランジスタＴｒ２のゲート容量に対して十分大きな容量値に設定されている。従って、ブランキング信号配線ＢＬn-1の５Ｖの電位上昇により、駆動用トランジスタＴｒ２のゲート電極の電位は５Ｖ近く上昇する。このため、駆動用トランジスタＴｒ２はＯＦＦとなり、発光は停止する。この状態は、次の書きこみタイミング（時刻Ｔ５）まで続く。従って時刻Ｔ３から時刻Ｔ５までの期間が第ｎ−１行目の画素に対してのブランキング期間となる。
【００８９】
同様に第ｎ行目の画素に関しては、時刻Ｔ４から時刻Ｔ６までがブランキング期間となる。
【００９０】
もちろん、ブランキングを与えるタイミングならびにその時間幅は必要に応じてそれぞれの行に対応するブランキング信号の出力タイミングを調整することにより同一期間あるいは異なる期間など効果が最大になるように任意に与えることができる。
【００９１】
このように、同一行に属するすべての画素に対して同一期間にブランキング信号を印加し、かつ、各行では順次一定期間ずれてブランキング信号を印加することができ、より効果的なブランキング動作を行わせることができる。
【００９２】
（実施の形態６）
図１７は実施の形態６の回路図であり、図１８は発光動作のタイミングチャートである。本実施の形態６は、上記実施の形態５と同様にブランキング信号配線ＢＬを備えており、ＥＬ素子１１を発光させる基本的な動作は実施の形態５と同等である。但し、実施の形態５ではブランキング信号配線がそれぞれの行に対して独立に駆動するように構成されていたけれども、本実施の形態６では各行毎に配線されたブランキング信号配線ＢＬは共通ライン６０を介してブランキング信号駆動回路８０に接続された構成となっている。従って、ブランキング信号を与えるタイミングはすべての行の画素に対して同一期間、換言すれば、表示面の全ての画素に対して同一期間となる。
【００９３】
以下に、図１８を参照して発光動作について説明する。時刻Ｔ１から時刻Ｔ２に至る期間において、走査線ＧＬ1,ＧＬ2,…,ＧＬn,…，ＧＬlast（最終行の走査線を意味する）が、順次選択され、各行毎の画素が順次発光していく。そして、走査線ＧＬlastに属する画素の選択が行われた後の時刻３で、ブランキング信号配線ＢＬの電位が５Ｖ上昇する。これにより、すべての行に属する画素がこの時刻Ｔ３で発光を停止する。即ち、時刻Ｔ３で、表示面全体が黒表示となる。そして、時刻Ｔ４で、ブランキング信号配線の電位が５Ｖ減少して、元のローレベルの状態となる。従って、ブランキング状態が解除される。即ち、時刻Ｔ３〜時刻４までの期間が、ブランキング期間に相当する。一方、この時刻Ｔ４から、再び、走査線ＧＬ1,ＧＬ2,…,ＧＬn,…，ＧＬlastが、順次選択されて、次フレームの画像が表示される。
【００９４】
このようにして、最終走査線の選択期間後に、全ての画素が同一タイミングでブランキング状態となり、かつ、ブランキング期間も同一となる。従って、本実施の形態６は、実施の形態５と比べるとブランキング信号駆動回路８０の構成を簡略化できるという長所を有する。
【００９５】
但し、本実施の形態では、最終走査線の選択期間後、第１行の走査線が選択されるまでの期間において、ブランキング期間が挿入されるため、実施の形態５と比較すると、ブランキング期間は短い。しかし、このような短い期間においても、ブランキング期間の挿入により、画像の鮮明化が得られることが本願発明者等の実験により確認されている。
【００９６】
（実施の形態７）
図１９は実施の形態７に係るアクティブマトリクス型ＥＬ表示装置の構成を示す回路図である。本実施の形態７は、上記実施の形態１に類似し、対応する部分には同一の参照符号を付し、詳細な説明は省略する。上記実施の形態１では電流供給線７０が設けられていたけれども、本実施の形態７では電流供給線７０は省略されており、走査線ＧＬからＥＬ素子１１に駆動電流を供給するように構成されている。また、ブランキング信号は、走査線ＧＬより直接ＥＬ素子に与えられるように構成されている。
【００９７】
以下に、図１９を参照して実施の形態７に係るＥＬ表示装置の構成を説明する。本実施の形態７においては、スイッチング用トランジスタＴｒ１のゲート電極は走査線ＧＬに接続され、スイッチング用トランジスタＴｒ１のソース電極が信号線ＳＬに接続され、スイッチング用トランジスタＴｒ１のドレイン電極は駆動用トランジスタＴｒ２のゲート及び補助容量１３の一方の電極に共通に接続されて構成されている。また、前記駆動用トランジスタＴｒ２は、ソース電極が特定走査線である前段走査線３及び補助容量１３の他方の電極に共通に接続され、ドレイン電極がＥＬ素子１１のアノ−ド電極（画素電極２０に相当する）に接続されて構成されている。
【００９８】
このように前段走査線（特定走査線に相当）によりＥＬ素子１１に駆動電流を供給する構成とすることにより、電流供給線を省略することができ、開口率の向上を図ることができるとともに、従来において問題とされていた信号線と電流供給線との間あるいは走査線と電流供給線との間のショ−トの発生を防止することができる。なお、前段走査線とＥＬ素子１１間の接続線は、前段走査線からの引き出し線に相当するものであり、電流供給線のようなバス配線ではない。従って、上記接続線は、電流供給線に比べて、線幅が極めて小さく、そのため、接続線の画素に対して占める面積は極めて小さく、開口率の低下に支障を来すものではない。
【００９９】
また、本実施の形態７では、実施の形態１の走査線側駆動回路４に代えて走査線側駆動回路４Ａが用いられている。この走査線側駆動回路４Ａは、図２０に示すように、シフトレジスタ６５と、出力バッファ４０とから構成され、ハイレベルとローレベルの２値の信号レベルを選択的に出力するように構成されている。
【０１００】
次いで、上記構成の表示装置の表示動作について説明する。図２１はＥＬ素子の発光動作のタイミングチャ−トである。図２１（ａ）は画像信号電圧の波形図であり、図２１（ｂ）は走査線ＧＬａの電圧の波形図であり、図２１（ｃ）は走査線ＧＬｂの電圧の波形図である。なお、説明の便宜上、図２２に示す上下に隣接する２つの画素１０ａ，１０ｂを例にして説明することにする。
【０１０１】
なお、図２２において、画素１０ａに関連する構成要素については添字ａを付し（例えば、走査線は参照符号ＧＬａで、スイッチング用トランジスタはＴｒ１ａ等で示す）、画素１０ｂに関連する構成要素については添字ｂを付す（例えば、走査線は参照符号ＧＬｂで、スイッチング用トランジスタはＴｒ１ｂ等で示す）。また、本実施の形態７ではＥＬ素子のカソ−ド電極電位（対向電極電位）は７．４Ｖに設定されているものとする。
【０１０２】
先ず、図２１（ｃ）に示すように、書き込み期間Ｗ１（時刻Ｔ１〜時刻Ｔ２）において、走査線ＧＬｂの電圧レベルがローレベル（Ｖ１レベルに相当し、本実施の形態７では０Ｖ）であるため、画素１０ｂが選択される。そして、この書き込み期間Ｗ１において、Ｐチャネル型トランジスタであるスイッチング用トランジスタＴｒ１ｂがＯＮ状態となっているめ、信号線ＳＬを介して画像信号電圧（例えば７．４Ｖ）が駆動用トランジスタＴｒ２ｂのゲート及び補助容量１３ｂに印加される。一方、時刻Ｔ１〜Ｔ２の期間では、図２１（ｂ）に示すように、前段画素１０ａは非選択期間であるため、前段走査線ＧＬａはハイレベル（Ｖ１レベルに相当し、本実施の形態７では１２．４Ｖ）であり、そのため、駆動用トランジスタＴｒ２ｂのゲート・ソース間には７．４−１２．４＝−５Ｖが印加され、駆動用トランジスタＴｒ２ｂがＯＮとなる。これにより、前段走査線ＧＬａ、駆動用トランジスタＴｒ２ｂを介して、ＥＬ素子１１ｂのアノ−ド電極（画素電極）からカソ−ド電極（対向電極）に向けて電流が流れ、ＥＬ素子１１ｂが発光する。
なお、ＥＬ素子１１ａは、ＥＬ素子１１ｂの上記発光動作と同様な動作により、発光している。
【０１０３】
ここで、一般的なＥＬ素子の駆動であれば、図２１（ｂ）の仮想線Ｍで示すように、前段走査線ＧＬａは次フレームの書き込みタイミング（時刻Ｔ４）までハイレベルを維持する。しかしながら、本実施の形態７においては、図２１（ｂ）に示すように、時刻Ｔ４より以前の時刻Ｔ３で前段走査線ＧＬａはハイレベルからローレベルに変化する。これにより、ＥＬ素子１１ｂのカソ−ド電極電位（７．４Ｖ）よりも、前段走査線ＧＬａの電位（０Ｖ）が低くなる。そのため、ＥＬ素子１１ｂへの電流供給が停止し、ＥＬ素子１１ｂは発光を停止する。即ち、時刻Ｔ３で画素１０ｂがブランキング状態となる。そして、前段画素１０ａの書き込み期間Ｗ１（時刻Ｔ４〜Ｔ５）が完了するまで前段走査線ＧＬａはローレベルのままである。従って、ＥＬ素子１１ｂは、ブランキング状態のままである。
【０１０４】
なお、前段走査線ＧＬａにおいて、時刻Ｔ３〜Ｔ４までのローレベルの期間は、画素１０ｂをブランキングするためのブランキング信号Ｖ３が出力されている期間であり、時刻Ｔ４〜Ｔ５までのローレベルの期間は、画素１０ａに画像信号を書込むための書込み期間Ｗ１である。但し、本実施の形態においては、ブランキング信号電圧が走査信号のローレベル（０Ｖ）と一致した値に設定されているため、図２１（ｂ）に示すように、時刻Ｔ３〜Ｔ５までの期間が全てローレベルの期間となっている。
【０１０５】
次いで、時刻Ｔ５で前段走査線ＧＬａの電位は、ローレベルからハイレベルに変化する。従って、書き込み期間において駆動用トランジスタＴｒ２ａのゲート電極に書き込まれた電位に応じて、前段走査線ＧＬａの更に前段走査線（図示せず）から供給される電流が制御され、ＥＬ素子１１ａに流れて、発光する。ここでは、書き込み期間（時刻Ｔ４〜Ｔ５の期間）の画像信号電圧が１２．４Ｖであるため、ＥＬ素子１１ａは発光を停止したままである。勿論、画像信号電圧が７．４Ｖであれば、ＥＬ素子１１ａは発光する。
【０１０６】
また、ＥＬ素子１１ｂも上記のＥＬ素子１１ａと同様な動作により、駆動用トランジスタＴｒ２ａのゲート電極に書き込まれる画像信号電圧に応じて、発光状態又は発光停止状態となる。
【０１０７】
上記の例では、ブランキング信号電圧Ｖ３は、走査信号のローレベル（０Ｖ）と同一に設定されていたけれども、これに限定されるものではない。即ち、ブランキング信号電圧Ｖ３は、ＥＬ素子のカソ−ド電極（対向電極）の電位よりも小さければ十分であり、これによりＥＬ素子への電流を停止することができる。但し、この場合は、走査線ＧＬの電位は、３つの電圧レベル信号Ｖ１〜Ｖ３を必要とするため、走査線側駆動回路としては、走査線側駆動回路４Ａに代えて、実施の形態１の走査線側駆動回路４を用いればよい。
【０１０８】
また、ＥＬ素子１１ｂのブランキング期間では、前段走査線ＧＬａはローレベルであるため、スイッチング用トランジスタＴｒ１ａはＯＮ状態となっており、その期間において仮に駆動用トランジスタＴｒ２ａに７．４Ｖが書き込まれたとしても、ＥＬ素子１１ａのブランキング状態に変化はない。なぜなら、ＥＬ素子１１ｂのブランキング状態となる以前において、ＥＬ素子１１ａはブランキング状態となっている。従って、仮に駆動用トランジスタＴｒ２ａに７．４Ｖが書き込まれたとしても、ＥＬ素子１１ａに電流を供給する走査線（前段走査線ＧＬａの更に前段の走査線）の電位はローレベルとなっているため、駆動用トランジスタＴｒ２ａのゲート電極の電位に影響なく、ＥＬ素子１１ａに電流は供給されず、発光は停止したままだからである。
【０１０９】
上記の例は、上下に隣接する画素１０ａ，１０ｂについての発光及びブランキング動作について説明したけれども、その他の画素も同様な動作により、発光及びブランキング動作が行われる。
【０１１０】
このようにして、本実施の形態７では、走査線が電流供給線を兼ねるとともに、走査線よりブランキング信号を出力することができる。
【０１１１】
なお、参考まで述べると、駆動用トランジスタＴｒ２はＮチャネル型トランジスタを使用することも可能であるが、本実施の形態のようなＰチャネル型トランジスタを使用するのが望ましい。なぜなら、駆動用トランジスタＴｒ２をＮチャネル型トランジスタで形成すれば、駆動用トランジスタＴｒ２をＯＮ状態とするためのゲート電圧がＥＬ素子のアノードより高い電圧が必要となり、アクティブマトリクス型ＥＬ素子を駆動するのに必要な電圧が増加するからである。
【０１１２】
（実施の形態８）
図２３は実施の形態８に係るＥＬ表示装置の回路図であり、図２４は実施の形態８に係るＥＬ表示装置の発光動作のタイミングチャ−トである。なお、図２４（ａ）は画像信号電圧の波形図であり、図２４（ｂ）は走査線ＧＬｃの電圧の波形図であり、図２４（ｃ）は走査線ＧＬｄの電圧の波形図である。本実施の形態８は、実施の形態７に類似し対応する部分には同一の参照符号を付す。実施の形態８では、スイッチング用トランジスタ及び制御用トランジスタがＮチャネル型トランジスタである。また、ＥＬ素子のアノ−ド電極が対向電極とされ、カソ−ド電極が画素電極とされ、ＥＬ素子から走査線に向けて流れる電流によって、ＥＬ素子が発光するように構成されている。
【０１１３】
以下に、図２３に示す上下に隣接する２つの画素１０ｃ，１０ｄを例にして、本実施の形態の発光及びブランキング動作について説明することにする。なお、本実施の形態８ではアノ−ド電極電位（対向電極電位）は３．０Ｖに設定されているものとする。
【０１１４】
先ず、図２４（ｃ）に示すように、画素１０ｄの書込み期間Ｗ１（時刻Ｔ１から時刻Ｔ２）において、走査線ＧＬｄの電圧レベルがハイレベル（Ｖ１レベルに相当し、本実施の形態８では１２．４Ｖ）であるため、画素１０ｄが選択される。そして、この書込み期間Ｗ１において、Ｎチャネル型トランジスタであるスイッチング用トランジスタＴｒ１ｄはＯＮ状態であるため、信号線ＳＬを介して画像信号電圧（例えば５．０Ｖ）が駆動用トランジスタＴｒ２ｄのゲート及び補助容量１３ｄに印加される。一方、この時刻Ｔ１〜Ｔ２の期間では、図２４（ｂ）に示すように、前段画素１０ｃは非選択期間であるため、前段走査線ＧＬｃはローレベル（Ｖ２レベルに相当し、本実施の形態８では０Ｖ）であり、また、アノ−ド電極電位（対向電極電位）は３．０Ｖに設定されているため、駆動用トランジスタＴｒ２ｄのゲート・ソース間には５．０−３．０＝２Ｖが印加され、駆動用トランジスタＴｒ２ｄがＯＮとなる。これにより、ＥＬ素子１１ｄから前段走査線ＧＬｃに向けて電流が流れ、ＥＬ素子１１ｄが発光する。
【０１１５】
ここで、一般的なＥＬ素子の駆動であれば、図２４（ｂ）の仮想線Ｍで示すように、前段走査線ＧＬｃは次フレームの書き込みタイミング（時刻Ｔ４）までローレベルを維持する。しかしながら、本実施の形態７においては、図２４（ｂ）に示すように、時刻Ｔ４より以前の時刻Ｔ３で前段走査線ＧＬｃはローレベル（本実施の形態では、０Ｖ）からハイレベルに変化する。これにより、ＥＬ素子１１ｄのアノ−ド電極電位（３．０Ｖ）よりも、前段走査線ＧＬｃの電位（１２．４Ｖ）が高くなる。そのため、ＥＬ素子１１ｄの電流供給が停止し、ＥＬ素子１１ｄは発光を停止する。即ち、時刻Ｔ３で画素１０ｄがブランキング状態となる。そして、前段画素１０ｃの書き込み期間Ｗ１（時刻Ｔ４〜Ｔ５）が完了するまで前段走査線ＧＬｃはハイレベルのままである。従って、ＥＬ素子１１ｄは、ブランキング状態のままである。このようにして、ＥＬ素子１１ｄは、１フレーム期間において、画像信号に応じて発光するとともに、発光が停止するブランキン状態が得られることになる。ＥＬ素子１１ｄ以外の残余のＥＬ素子もＥＬ素子１１ｄと同様な発光及びブランキング動作が行われる。
【０１１６】
このようにして、本実施の形態においても、１フレーム内にブランキング期間を挿入することができる。
【０１１７】
なお、前段走査線ＧＬｃにおいて、時刻Ｔ３〜Ｔ４までのハイレベルの期間は、画素１０ｄをブランキングするためのブランキング信号Ｖ３が出力されている期間であり、時刻Ｔ４〜Ｔ５までのハイレベルの期間は、画素１０ｃに画像信号を書込むため書込み期間Ｗ１である。但し、本実施の形態においては、ブランキング信号電圧が走査信号のハイレベル（１２．４Ｖ）と一致した値に設定されているため、図２４（ｂ）に示すように、時刻Ｔ１〜Ｔ５までの期間が全てローレベルの期間となっている。
【０１１８】
上記の例では、ブランキング信号電圧Ｖ３は、走査信号のハイレベル（１２．４Ｖ）と同一に設定されていたけれども、これに限定されるものではない。即ち、ブランキング信号電圧Ｖ３は、ＥＬ素子のアノ−ド電極（対向電極）の電位よりも高ければ十分であり、これによりＥＬ素子への電流を停止することができる。
【０１１９】
（実施の形態９）
実施の形態９は、実施の形態７の構成において、特定走査線ＧＬのインピーダンスと該特定走査線ＧＬに接続される走査線側駆動回路４Ａにおける最終段バッファの出力インピーダンスの和が、該特定走査線ＧＬに並列接続されるＥＬ素子のインピーダンスに対して２０％以下とすることを特徴とするものである。そして、このようなインピーダンスの規制により、ＥＬ素子に十分な電圧を印加することができ、均一な表示を実現できる。以下、図２５及び図２６を参照して、インピーダンスの規制により均一な表示を実現できる理由について説明する。
【０１２０】
図２５は駆動用トランジスタに接続された画素電極がアノ−ド電極となる場合における、走査線及び該走査線を流れる電流により駆動されるＥＬ素子等を含めた等価回路であり、図２６は駆動用トランジスタに接続された画素電極がカソード電極となる場合における、走査線及び該走査線を流れる電流により駆動されるＥＬ素子等を含めた等価回路を示す。図２５及び図２６において、４０は走査線側駆動回路４Ａの最終段のバッファを示し、４１は走査線ＧＬの抵抗を示し、４２は走査線ＧＬの容量を示す。図２５に示すように、ＥＬ素子１１のアノ−ド電極が画素電極となる場合は、バッファ４０の出力インピーダンスならびに走査線ＧＬのインピーダンスを通してＥＬ素子１１に電流が流れる。図２６に示すように、ＥＬ素子１１のカソ−ド電極が画素電極となる場合は、ＥＬ素子１１から走査線ＧＬに向けて電流が流れる。図２５及び図２６の何れのタイプであっても、バッファ４０の出力インピーダンスならびに走査線ＧＬのインピーダンスがＥＬ素子１１のインピーダンスに比較して高ければ、電流が流れたときに走査線等で電圧降下が生じ、十分な電圧がＥＬ素子１１に印加されない。
【０１２１】
本等価回路に対して回路シミュレーションを行った結果を図２７に示す。図２７において、ラインＬ１はバッファ４０の入力を示し、ラインＬ２はバッファ４０の出力を示し、ラインＬ３は走査線ＧＬのインピーダンスとバッファ４０の出力インピーダンスの和が走査線のインピーダンスの２％程度の場合の終電端Ｋ（図２５及び図２６参照）の電位を示し、ラインＬ４は走査線ＧＬのインピーダンスとバッファ４０の出力インピーダンスの和が走査線ＧＬのインピーダンスの２０％の場合の終電端Ｋの電位を示す。図２７より明らかなように、出力インピーダンスと走査線ＧＬのインピーダンスの和が、各画素のＥＬ素子１１のインピーダンスに対し２０％を超えると、走査線ＧＬの終電端Ｋの電位が大きく低下することが認められる。よって、ＥＬ素子１１に十分な電圧が印加されなくなり、均一な表示が得られない。
【０１２２】
なお、走査線側駆動回路４Ａの出力インピーダンスを低減させるためには、例えば、走査線側駆動回路の最終段にボルテージホロアを設けるようにしてもよい。
【０１２３】
（実施の形態１０）
図２８は実施の形態１０に係る表示装置の表示部の平面図であり、図２９はその回路図である。なお、図２８及び図２９は１画素に関する構成のみ示している。本実施の形態１０は、実施の形態７における１つの単位画素を複数の領域に分割し、面積諧調方式により階調表示することを特徴とするものである。以下、図２８及び図２９を参照して、具体的な構成について説明する。単位画素１０は、複数の領域（本実施の形態４では４つ）に分割された構造を有する。この分割領域である副画素５０の構成は、上記実施の形態１における単位画素１０の構成と同様である。即ち、副画素５０はそれぞれ走査線ＧＬを有するとともに、スイッチング用トランジスタＴｒ１、駆動用トランジスタＴｒ２、補助容量１３を有する。駆動用トランジスタＴｒ１のソースは、隣接する副画素の走査線に接続される構成とするのが望ましい。階調の表示方法としては、分割された副画素領域の発光/非発光を組み合わせることにより実現される。なお、信号線ＳＬには、デジタル画像信号が供給される。
【０１２４】
階調表示の具体的な方法としては、複数の領域に分割された副画素５０におけるＥＬ素子１１の発光部分の面積がビットに対応して重み付けされている。このように、等分に分割するのではなく、発光部分の面積比をビットに対応して１：２：４：…：２(n-1)と重み付けすることにより、２n階調を表示させることが可能となる。
【０１２５】
なお、図２８の例では、４ビットのデータにより１６階調の表示が可能である。また、図３０に示すように６つの副画素５０を備える構成では、６ビットのデータにより６４階調の表示が可能となる。勿論、副画素の電極レイアウトは、図２８及び図３０に限られたものでない。
【０１２６】
このように、専用の電流供給線がなく、画素の開口率を大きくとることが可能な構成である本発明においては、特に面積階調方式を採用することにより、表示の均一性、階調性に優れたアクティブマトリクス型ＥＬ表示装置を実現するのにきわめて有効である。
【０１２７】
（実施の形態１１）
図３１は実施の形態１１に係るアクティブマトリクス型ＥＬ表示装置の回路図である。本実施の形態１１は実施の形態７に類似し、対応する部分には同一の参照符号を付す。なお、図３１は単位画素に関する構成のみを示している。本実施の形態１１ではオフセットキャンセラー機能を有する回路構成とすることを特徴とするものであり、スイッチング用トランジスタＴｒ１及び駆動用トランジスタＴｒ２の他に、電流スイッチ信号によりＯＮ／ＯＦＦ制御されるスイッチング用トランジスタＴｒ３及びトランジスタリセット信号によりＯＮ／ＯＦＦ制御されるスイッチング用トランジスタＴｒ４が備えられている。
【０１２８】
次いで、上記回路におけるオフセットキャンセラー機能について説明すると、先ず、トランジスタＴｒ２のしきい値電圧ＶｔをコンデンサＣ１にメモリする。具体的には、トランジスタＴｒ１がＯＦＦである期間において、トランジスタＴｒ３がＯＦＦで、かつ、トランジスタＴｒ４がＯＮとされる。これにより、コンデンサＣ１の端子間電圧がＶｔまで上昇する。即ち、コンデンサＣ１にＶｔがメモリされたことになる。このとき、走査線ＧＬの電位をＶｄｄとすると、接続点７１の電位はＶｄｄ−Ｖｔとなる。
【０１２９】
次いで、トランジスタＴｒ３がＯＮで、かつ、トランジスタＴｒ４がＯＦＦとされ、ＥＬ素子と走査線ＧＬ（電流供給線に相当）とが接続状態となる。
【０１３０】
次いで、トランジスタＴｒ３がＯＮで、かつ、トランジスタＴｒ４がＯＦＦの状態で、トランジスタＴｒ１がＯＮとなり、画像信号電圧ＶonがコンデンサＣ２を介してトランジスタＴｒ２のゲートに印加される。このとき、予めコンデンサＣ１にＶｔがメモリされているため、接続点７１の電位（トランジスタＴｒ２のゲート電位に相当）はＶon＋Ｖｄｄ＋Ｖｔとなる。従って、トランジスタＴｒ２の電流値はｆ（Ｖon＋Ｖｄｄ＋Ｖｔ−Ｖｔ）となり、Ｖｔが相殺された値についての関数となるため、トランジスタＴｒ２のしきい値Ｖｔにバラツキがあっても、それに影響されることなくＥＬ素子を駆動することができる。
【０１３１】
そして、本実施の形態においては、上記のオフセットキャンセラー機能を有する構成において、駆動用トランジスタＴｒ２のソースに走査線ＧＬを接続することにより、上記実施の形態と同様に走査線ＧＬからＥＬ素子１１に電流を供給することができ、また、走査線ＧＬよりブランキング信号を与えることができる。
【０１３２】
（その他の事項）
（１）上記実施の形態１〜４では、駆動用トランジスタのゲートは補助容量を介して後段走査線と接続され、後段走査線よりブランキング信号を与えるようにしたけれども、本発明はこれに限定されるものではない。即ち、後段走査線に代えて何れかの走査線を補助容量と接続し、その走査線からブランキング信号を与えるようにしてもよい。従って、例えば、選択画素自身の走査線を用いることも可能である。但し、この場合は、選択パルスのオンからオフへの変化に伴って、画素自身の走査線に接続された駆動用トランジスタの寄生容量の影響で、画素電極の電位が変化することが予想され、これを防止するためには大きな蓄積容量を付加する必要がある。この点に関し、ブランキング信号を与える走査線を後段走査線とすることにより、かかる問題を解決することが可能である。なぜならブランキング信号を与える走査線を後段走査線とすることにより、配線の引き回しも必要最小限でよく、トランジスタの寄生容量による電位変動も最小限に抑えることが可能となる等のメリットを有する。従って、特定走査線は画素の後段走査線とするのが、望ましい。
【０１３３】
（２）上記実施の形態１〜１１におけるスイッチング用トランジスタＴｒ１は、その要求される特性としてはリーク電流が少ない、言い換えればデータの保持特性が良好なものが望まれる。従って、スイッチング用トランジスタＴｒ１は、複数のトランジスタが直列に接続されたマルチゲート構造あるいはＬＤＤ（Lightly doped drain）構造のものを使用するのが望ましく、このようにすれば、良好なオフ特性を得ることができる。
【０１３４】
（３）上記実施の形態１〜１１におけるトランジスタＴｒ１，Ｔｒ２は、アモルファスシリコンで形成してもよく、また、ポリシリコンで形成するようにしてもよい。但し、ポリシリコンで形成する場合は、ポリシリコンはアモルファスシリコンに比較して移動度が大きく、素子の微細化が容易であるため、本発明のように１画素中に複数のトランジスタを用いる場合に特に有利である。
【０１３５】
（４）上記実施の形態１〜１１において、トランジスタを低温ポリシリコンで作製する場合、走査線側駆動回路及び信号線側駆動回路の少なくとも一方を画素部のトランジスタを作製すると同時にガラス基板上に一体形成するようにしてもよい。このように周辺駆動回路を内蔵駆動回路とすることにより、消費電力を大幅に削減することができ、また、表示装置全体の軽量・薄型化を図ることができる。
【０１３６】
（５）実施の形態７〜１１の表示装置を駆動するに当たって、実施の形態４と同様に、駆動用トランジスタＴｒ２の動作領域がリニア領域で動作する動作条件により駆動するようにしてもよい。
【０１３７】
（６）実施の形態７〜１１では、特定走査線は選択画素に接続される走査線に対して前段走査線としたけれども、本発明はこれに限定されるものではなく、何れかの走査線であればよく、例えば、選択画素自身の走査線を用いることも可能である。但し、この場合は、選択パルスのオンからオフへの変化に伴って、画素自身の走査線に接続された駆動用トランジスタの寄生容量の影響で、画素電極の電位が変化することが予想され、これを防止するためには大きな蓄積容量を付加する必要がある。この点に関し、特定走査線を前段の走査線とすることにより、かかる問題を解決することが可能である。なぜなら、書き込み終了時より次のフレームにおける前段の画素の書き込み開始まで、駆動用トランジスタのゲート電極の電位は一定に保持されるからである。しかも、特定走査線を前段の走査線とすることにより、配線の引き回しも必要最小限でよく、トランジスタの寄生容量による電位変動も最小限に抑えることが可能となる等のメリットを有する。従って、特定走査線は画素の前段走査線とするのが、望ましい。
【０１３８】
（７）本発明は、実施の形態１〜１１に限定されるものではなく、実施の形態１〜１１を適宜選択して組み合わせた構成であってもよい。
【０１３９】
【発明の効果】
以上のように本発明の構成によれば、以下の効果を奏する。
（１）各画素のＥＬ素子が画像信号に応じて発光され、希望する画像が表示されるとともに、１フレーム内にＥＬ素子が発光されないブランキング期間が挿入されることになる。従って、動画表示において、前回フレームの画像と、次回フレームの画像との間に、黒表示が挿入される。この結果、残像現象が抑制され、鮮明な画像を認識することができるようになる。
【０１４０】
（２）また、走査線を介してブランキング信号を供給することにより、ブランキングのための専用のトランジスタや、ブランキング信号用の配線が不要となる。従って、その分だけ開口率が向上する。
【０１４１】
（３）また、特定走査線からＥＬ素子に電流を供給することにより、ＥＬ素子に電流を供給するための専用の電流供給線が不要となる。この結果、従来例よりも開口率を大きくすることができると共に、電流供給線に起因した層間ショート、層内ショートによる線欠陥の発生を防止し、歩留まりの向上したＥＬ表示装置を構成することができる。
【図面の簡単な説明】
【図１】実施の形態１に係るＥＬ表示装置の構成を示す回路図である。
【図２】実施の形態１に係るＥＬ表示装置に用いられる走査線側駆動回路の構成を示す回路図である。
【図３】セレクト回路Ａ１の構成を示す回路図である。
【図４】実施の形態１に係るＥＬ表示装置の一画素の構成を示す断面図である。
【図５】実施の形態１に係るＥＬ表示装置の一画素の構成を示す平面図である。
【図６】実施の形態１に係るＥＬ表示装置の発光動作のタイミングチャ−トであって、図６（ａ）は画像信号電圧の波形図であり、図６（ｂ）は走査線ＧＬａの電圧の波形図であり、図６（ｃ）は走査線ＧＬｂの電圧の波形図である。
【図７】実施の形態１におけるＥＬ素子の発光動を説明するための上下に隣接する画素１０ａ，１０ｂの構成図である。
【図８】実施の形態２に係るＥＬ表示装置の一画素の構成を示す断面図である。
【図９】実施の形態２に係るＥＬ表示装置の発光動作のタイミングチャ−トであって、図９（ａ）は画像信号電圧の波形図であり、図９（ｂ）は走査線ＧＬｃの電圧の波形図であり、図９（ｃ）は走査線ＧＬｄの電圧の波形図である。
【図１０】実施の形態２におけるＥＬ素子の発光動を説明するための上下に隣接する画素１０ｃ，１０ｄの構成図である。
【図１１】実施の形態３に係るＥＬ表示装置の表示部の平面図である。
【図１２】実施の形態３に係るＥＬ表示装置の表示部の回路図である。
【図１３】実施の形態３に係るＥＬ表示装置の表示部の変形例を示す平面図である。
【図１４】実施の形態４に係るＥＬ表示装置におけるＥＬ素子と駆動用トランジスタの動作点解析を行った結果を示すシミュレーション図である。
【図１５】実施の形態５に係るＥＬ表示装置の表示部の回路図である。
【図１６】実施の形態５に係るＥＬ表示装置の発光動作のタイミングチャ−トである。
【図１７】実施の形態６に係るＥＬ表示装置の表示部の回路図である。
【図１８】実施の形態６に係るＥＬ表示装置の発光動作のタイミングチャ−トである。
【図１９】実施の形態７に係るアクティブマトリクス型ＥＬ表示装置の構成を示す回路図である。
【図２０】実施の形態７に係るアクティブマトリクス型ＥＬ表示装置に用いられる走査線側駆動回路４Ａの構成を示す回路図である。
【図２１】実施の形態７のＥＬ素子の発光動作のタイミングチャ−トであって、図２１（ａ）は画像信号電圧の波形図であり、図２１（ｂ）は走査線ＧＬａの電圧の波形図であり、図２１（ｃ）は走査線ＧＬｂの電圧の波形図である。
【図２２】実施の形態７におけるＥＬ素子の発光動を説明するための上下に隣接する画素１０ａ，１０ｂの構成図である。
【図２３】実施の形態８に係るＥＬ表示装置の回路図である。
【図２４】実施の形態８に係るＥＬ表示装置の発光動作のタイミングチャ−トであって、図２４（ａ）は画像信号電圧の波形図であり、図２４（ｂ）は走査線ＧＬａの電圧の波形図であり、図２４（ｃ）は走査線ＧＬｂの電圧の波形図である。
【図２５】駆動用トランジスタに接続された画素電極がアノ−ド電極となる場合における、走査線及び該走査線を流れる電流により駆動されるＥＬ素子等を含めた等価回路である。
【図２６】駆動用トランジスタに接続された画素電極がカソ−ド電極となる場合における、走査線及び該走査線を流れる電流により駆動されるＥＬ素子等を含めた等価回路である。
【図２７】図２５及び図２６の等価回路に対して回路シミュレーションを行った結果を示すグラフである。
【図２８】実施の形態１０に係る表示装置の表示部の平面図である。
【図２９】実施の形態１０に係る表示装置の回路図である。
【図３０】実施の形態１０に係るＥＬ表示装置の表示部の変形例を示す平面図である。
【図３１】実施の形態１１に係るアクティブマトリクス型ＥＬ表示装置の回路図である。
【図３２】従来例の構成を示す回路図である。
【図３３】従来例の構成を示す平面図である。
【符号の説明】
１ ：液晶表示装置
２ ：表示部
４，４Ａ ：走査線側駆動回路
６ ：信号線側駆動回路
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ：単位画素
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ ：ＥＬ素子
１３，１３ａ，１３ｂ，１３ｃ，１３ｄ ：補助容量
４０ ：バッファ
６０ ：共通ライン
７０ ：電流供給線
８０ ：ブランキング信号駆動回路
Ｔｒ１，Ｔｒ１ａ，Ｔｒ１ｂ，Ｔｒ１ｃ，Ｔｒ１ｄ ：スイッチング用トランジスタ
Ｔｒ２，Ｔｒ２ａ，Ｔｒ２ｂ，Ｔｒ２ｃ，Ｔｒ２ｄ ：駆動用トランジスタ
ＧＬ１，ＧＬ２，…，ＧＬａ，ＧＬｂ，ＧＬｃ，ＧＬｄ ：走査線
ＳＬ１，ＳＬ２，…，ＳＬａ，ＳＬｂ，ＳＬｃ，ＳＬｄ ：信号線
ＢＬ，ＢＬn-1，ＢＬn ：ブランキング信号用配線
【発明の属する技術分野】
本発明は、ＥＬ（エレクトロルミネッセンス）表示装置に関する。
【０００２】
【従来の技術】
従来のＥＬ表示装置の単位画素の構成は、図３２と図３３に示されている。図３２及び図３３において、ＧＬは走査線、１３は補助容量、ＳＬは信号線、１１はＥＬ素子、Ｔｒ１はスイッチングトランジスタ、Ｔｒ２は駆動用トランジスタ、７０はＥＬ素子１１に電流を供給するための電流供給線である。ＥＬ素子１１の発光に際しては、先ず、走査線ＧＬ及び信号線ＳＬが両方ともオンになると、スイッチング用トランジスタＴｒ１を通して補助容量１３に電荷が蓄積される。そして、この補助容量１３が駆動用トランジスタＴｒ２のゲートに電圧を加え続けるため、スイッチング用トランジスタＴｒ１がＯＦＦになっても、電流供給線７０からＥＬ素子１１に電流が流れつづけ、次のフレームで画像信号が書き込まれるまで、現在の画像信号に応じた電流により発光駆動される。
ところで、上記従来例では、ＥＬ素子は１フレーム期間中発光し続けている。そのため、動画表示を行うと、残像現象のため、前回フレームの画像が次のフレームの画像に重なり、画像観察者は、画像がボケたように認識してしまう。（２００１ ＦＰＤテクノロジー大全ｐ１２２）。
このような場合の改善策としては、１フレームの画像表示期間中に、ブランキング期間（ＥＬ素子の発光を停止して画面全体が黒表示状態となる期間を意味する。）を挿入すると、残像が抑制され、画像が鮮明になることが知られている。
このような考え方に基づき、特開２０００−２２１９４２号公報には、ブランキング信号を与えるための専用トランジスタを設けて、次の１フレーム期間が始まる直前の所定期間にブランキング信号をオンとする構成が開示されている。
【０００３】
【発明が解決しようとする課題】
しかし、上記構成では１画素毎に専用トランジスタと、ブランキング信号を与える制御線を設ける必要がある。従って、専用トランジスタ及び制御線の占有面積分だけ画素の開口率の低下を招く。また、専用トランジスタ及び制御線を別途設けることから、パネルの歩留まりの低下を招く。
【０００４】
本発明の目的は、上記課題を解決し、画素の開口率の低下を招くことなく、残像を抑制して鮮明な画像を認識できるようにしたＥＬ表示装置及を提供することである。
【０００５】
上記課題を解決するため、本発明のうち請求項１記載の発明は、走査信号が供給される複数の走査線と画像信号が供給される複数の信号線を備えるとともに、単位画素がマトリクス状に配列され、各単位画素は、ＥＬ素子と、電流供給線を介して前記ＥＬ素子に供給される電流量を制御する駆動用トランジスタと、走査信号によりスイッチング動作が変化するとともにスイッチング動作の変化により前記信号線と前記駆動用トランジスタのゲート電極との導通・遮断を切替えるスイッチング用トランジスタとを有してなる表示部と、前記信号線に画像信号を供給する信号線側駆動回路と、前記走査線に走査信号を供給するとともに、前記駆動用トランジスタのゲート電極に書き込まれた電圧を保持する保持期間内に走査線を介して、前記ＥＬ素子の発光状態を強制的に停止するためのブランキング信号を出力する走査線側駆動回路とを備える。
【０００６】
上記構成により、各画素のＥＬ素子が画像信号に応じて発光され、希望する画像が表示されるとともに、１フレーム内にＥＬ素子が発光されないブランキング期間が挿入されることになる。従って、動画表示において、前回フレームの画像と、次回フレームの画像との間に、黒表示が挿入される。この結果、残像現象が抑制され、鮮明な画像を認識することができるようになる。
【０００７】
また、走査線を介してブランキング信号を供給することにより、ブランキングのための専用のトランジスタや、ブランキング信号用の配線が不要となる。従って、その分だけ開口率が向上する。
【０００８】
なお、用語「停止」とは、発光状態が完全に停止する場合の他に、完全停止に近い状態をも含む。
【０００９】
また、前記ブランキング信号は、前記駆動用トランジスタをＯＦＦ状態に強制的に設定する信号である。ここで、用語「ＯＦＦ状態」とは、完全なＯＦＦ状態の場合の他に、完全なＯＦＦ状態に近い状態（極めて弱いＯＮ状態）をも含む。
【００１０】
また、前記単位画素は、一方の電極が前記駆動用トランジスタのゲート電極に接続され、他方の電極が前記複数の走査線のうちの何れか１つの特定走査線に接続された補助容量を備え、前記ブランキング信号は前記特定走査線から前記補助容量を介して駆動用トランジスタのゲート電極に与えられる。
【００１１】
また、請求項２記載の発明は、請求項１記載のＥＬ表示装置であって、前記特定走査線が、選択されている画素に接続されている走査線に対して、後段の走査線であることを特徴とする。
【００１２】
例えば、選択画素自身の走査線を特定走査線用いることも可能である。但し、この場合は、選択パルスのオンからオフへの遷移に伴って、画素自身の走査線に接続された駆動用トランジスタの寄生容量の影響で、画素電極の電位が変化することが予想され、これを防止するためには大きな蓄積容量を付加する必要がある。この点に関し、特定走査線を後段の走査線とすることにより、かかる問題を解決することができる。また、特定走査線を後段の走査線とすることにより、配線の引き回しを最小とすることができる。
【００１３】
また、請求項３記載の発明は、請求項２記載のＥＬ表示装置であって、前記スイッチング用トランジスタ及び前記駆動用トランジスタはともにＰチャネル型トランジスタであり、前記ＥＬ素子のアノード電極が画素電極として構成され、前記ＥＬ素子のカソ−ド電極が対向電極として構成されたことを特徴とする。
【００１４】
上記構成により、極性の異なるトランジスタを用いる場合に比べて、表示装置全体の駆動電圧を小さくすることができる。
【００１５】
また、請求項４記載の発明は、請求項２記載のＥＬ表示装置であって、前記スイッチング用トランジスタ及び前記駆動用トランジスタはともにＮチャネル型トランジスタであり、前記ＥＬ素子のカソ−ド電極が画素電極として構成され、前記ＥＬ素子のアノ−ド電極が対向電極として構成されたことを特徴とする。
【００１６】
上記構成によっても、極性の異なるトランジスタを用いる場合に比べて、表示装置全体の駆動電圧を小さくすることができる。
【００１７】
また、請求項５記載の発明は、請求項２記載のＥＬ表示装置であって、前記スイッチング用トランジスタは、複数のトランジスタが直列に接続されたマルチゲート構造を有するトランジスタであることを特徴とする。
【００１８】
スイッチング用トランジスタに関しては、その要求される特性としてはリーク電流が少ない、言い換えればデータの保持特性が良好なものが望まれる。そこで、上記の如く、スイッチング用トランジスタをマルチゲート構造とすることにより、良好なオフ特性を得ることができる。
【００１９】
また、請求項６記載の発明は、請求項２記載のＥＬ表示装置であって、前記スイッチング用トランジスタは、ＬＤＤ（Lightly doped drain）構造を有するトランジスタであることを特徴とする。
【００２０】
上記構成により、上記請求項５記載の発明と同様に、良好なオフ特性を得ることができる。
【００２１】
また、請求項７記載の発明は、請求項２記載のＥＬ表示装置であって、前記各単位画素は複数の副画素に分割され、前記副画素は、それぞれ個別に副画素電極、スイッチング用トランジスタ、駆動用トランジスタ、補助容量及び走査線を備え、前記各副画素のオン／オフを組み合わせることにより階調が表示されるとともに、各副画素毎に走査線を介してブランキング信号が与えられことを特徴とする。
【００２２】
上記構成により、階調性に優れたＥＬ表示装置が構成される。
【００２３】
また、請求項８記載の発明は、請求項７記載のＥＬ表示装置であって、前記副画素におけるＥＬ素子の発光部分の面積が、表示する階調に応じて入力されるビット数に対応して重み付けされていることを特徴とする。
【００２４】
１つの単位画素を構成する各副画素の発光部分の面積比を、ビットに対応して１：２：４：…：２(n-1)と重み付けすることにより、２n階調を表示させることが可能となる。
【００２５】
また、請求項９記載の発明は、請求項２記載のＥＬ表示装置であって、前記スイッチング用トランジスタ及び前記駆動用トランジスタが、ポリシリコンで形成されていることを特徴とする。
【００２６】
ポリシリコンはアモルファスシリコンに比較して移動度が大きく、素子の微細化が容易である。従って、本発明のように１画素中に複数のトランジスタを用いる場合は、特に効果的である。
【００２７】
また、請求項１０記載の発明は、請求項２記載のＥＬ表示装置であって、前記駆動用トランジスタの動作領域がリニア領域であることを特徴とする。
【００２８】
上記の如く、駆動用トランジスタをリニア領域で動作させることにより、駆動用トランジスタのしきい値あるいは駆動用トランジスタのゲートに印加される電圧がばらついたとしてもほとんど電流値に影響を与えないようにすることができる。よって、従来では使用に耐えられないと考えられてきたような特性の悪いトランジスタでも使用できる。
【００２９】
また、請求項１１記載の発明は、請求項１記載のＥＬ表示装置であって、前記複数の走査線のうちの何れか１つの特定走査線が前記駆動用トランジスタを介して前記ＥＬ素子のアノ−ド電極と接続され、前記ＥＬ素子のカソ−ド電極は対向電極として構成され、前記特定走査線が前記電流供給線を兼ねており、前記特定走査線から前記ＥＬ素子に向けて流れる電流によって前記ＥＬ素子が発光駆動され、前記ブランキング信号は前記特定走査線より供給されるとともに、このブランキング信号はＥＬ素子のカソ−ド電極の電位よりも低い電圧レベルに設定された信号であることを特徴とする。
【００３０】
上記の如く、特定走査線からＥＬ素子に電流を供給することにより、ＥＬ素子に電流を供給するための専用の電流供給線が不要となる。この結果、従来例よりも開口率を大きくすることができると共に、電流供給線に起因した層間ショート、層内ショートによる線欠陥の発生を防止し、歩留まりの向上したＥＬ表示装置を構成することができる。
【００３１】
また、請求項１２記載の発明は、請求項１記載のＥＬ表示装置であって、前記複数の走査線のうちの何れか１つの特定走査線が前記駆動用トランジスタを介して前記ＥＬ素子のカソ−ド電極と接続され、前記ＥＬ素子のアノ−ド電極は対向電極として構成され、前記特定走査線が前記電流供給線を兼ねており、前記前記ＥＬ素子から前記特定走査線に向けて流れる電流によって前記ＥＬ素子が発光駆動され、前記ブランキング信号は前記特定走査線より供給されるとともに、このブランキング信号はＥＬ素子のアノ−ド電極の電位よりも高い電圧レベルに設定された信号であることを特徴とする。
【００３２】
上記構成によってもまた、請求項１１記載の発明と同様な作用を奏する。
【００３３】
また、請求項１３記載の発明は、請求項１１記載のＥＬ表示装置であって、前記特定走査線が、前段走査線であることを特徴とする。
【００３４】
上記請求項２記載の発明における作用と同様に、大きな蓄積容量を付加することなく、トランジスタの寄生容量に起因した画素電極電位の変化を抑制できる。
【００３５】
また、請求項１４記載の発明は、請求項１１記載のＥＬ表示装置であって、前記特定走査線のインピーダンスと前記特定走査線に接続される走査線側駆動回路における最終段バッファの出力インピーダンスの和が、前記特定走査線に接続されるＥＬ素子のインピーダンスに対して２０％以下であることを特徴とする。インピーダンスを規制するのは、２０％を超えると、走査線の終電端の電位が低下し、ＥＬ素子に十分な電圧が印加されなくなり、均一な表示が得られないからである。
【００３６】
また、請求項１５記載の発明は、請求項１１記載のＥＬ表示装置であって、前記各単位画素は複数の副画素に分割され、前記副画素は、それぞれ個別に副画素電極、スイッチング用トランジスタ、駆動用トランジスタ、補助容量及び走査線を備え、前記各副画素のオン／オフを組み合わせることにより階調が表示されるとともに、各副画素毎に走査線を介してブランキング信号が与えられことを特徴とする。
【００３７】
上記構成により、階調性に優れたＥＬ表示装置が構成される。
【００３８】
また、請求項１６記載の発明は、請求項１５記載のＥＬ表示装置であって、前記副画素におけるＥＬ素子の発光部分の面積が、表示する階調に応じて入力されるビット数に対応して重み付けされていることを特徴とする。
【００３９】
１つの単位画素を構成する各副画素の発光部分の面積比を、ビットに対応して１：２：４：…：２(n-1)と重み付けすることにより、２n階調を表示させることが可能となる。
【００４６】
【発明の実施の形態】
（実施の形態１）
図１は実施の形態１に係るアクティブマトリクス型ＥＬ表示装置の構成を示す回路図である。アクティブマトリクス型ＥＬ表示装置１は、単位画素１０がマトリクス状に配置された表示部２と、各単位画素１０に走査線ＧＬ１，ＧＬ２，…（走査線を総称するときは参照符号ＧＬで示す）を介して走査信号を出力する走査線側駆動回路４と、各単位画素１０に信号線ＳＬ１，ＳＬ２，…（信号線を総称するときは参照符号ＳＬで示す）を介して画像信号を出力する信号線側駆動回路６と、各ＥＬ素子１１に電流を供給するための電流供給線７０とを有する。
【００４７】
単位画素１０は、単位画素の発光体として機能するＥＬ素子１１と、スイッチング用トランジスタＴｒ１と、ＥＬ素子１１への駆動電流量を制御する駆動用トランジスタＴｒ２と、補助容量１３とを有する。補助容量１３の一方の電極は特定走査線としての後段走査線ＧＬに接続され、補助容量１３の他方の電極は駆動用トランジスタＴｒ２のゲート及びスイッチングトランジスタＴｒ１のドレインに共通に接続されている。トランジスタＴｒ１，Ｔｒ２は、いずれも同極性の薄膜トランジスタ（ＴＦＴ）であり、本実施の形態１ではＰチャネル型トランジスタで構成されている。
【００４８】
図２は走査線側駆動回路の構成を示すブロック図であり、図３は走査線側駆動回路の一部の構成を示す回路図である。走査線側駆動回路４は、走査線ＧＬ１，ＧＬ２，…に対応したセレクタ回路Ａ１，Ａ２，…（セレクタ回路を総称するときは参照符号Ａで示す）を有する。このセレクタ回路Ａには、電圧レベルの異なる３つの入力信号Ｖ１，Ｖ２，Ｖ３がそれぞれ入力されている。また、セレクタ回路Ａには、２つのセレクト信号Ｓａ，Ｓｂ（セレクト信号を総称するときは参照符号Ｓａ，Ｓｂで示し、セレクト信号を個別に示すときは参照符号Ｓａ，Ｓｂに添字を付す。例えば、セレクタ回路Ａ１に関連するセレクト信号の場合は参照符号Ｓａ１，Ｓｂ１で示す。）が入力されている。そして、このセレクト信号Ｓａ，Ｓｂの論理値の組み合わせにより、３つの入力信号Ｖ１，Ｖ２，Ｖ３の何れかが選択され、走査線ＧＬに出力されるように構成されている。
【００４９】
なお、セレクト信号Ｓａ，Ｓｂは、外部のコントローラ（図示せず）により生成されて走査線側駆動回路４に供給されている。
【００５０】
セレクタ回路Ａ１の具体的な構成は、図３に示されている。即ち、セレクタ回路Ａ１は、４つのインバータ３ａ，３ｂ，３ｃ，３ｄと、５つのトランスファーゲート５ａ，５ｂ，５ｃ，５ｄ，５ｅとから構成されている。
【００５１】
次いで、セレクタ回路Ａ１の動作について説明する。例えば、セレクト信号Ｓａ１，Ｓｂ１が共に論理「０」であるときは、Ｖ１が選択され走査線ＧＬ１に出力される。回路動作を簡単に説明すると、Ｓａ１が論理「０」であると、トランスファーゲート５ａ，５ｃはＯＮ状態で、トランスファーゲート５ｂはＯＦＦ状態となる。従って、トランスファーゲート５ｄにはＶ１が入力され、トランスファーゲート５ｅにはＶ３が入力される。一方、Ｓｂ１が論理「０」であるので、トランスファーゲート５ｄはＯＮ状態で、トランスファーゲート５ｅはＯＦＦ状態となる。従って、Ｖ１とＶ３のうちＶ１が選択されて走査線ＧＬ１に出力されることになる。
【００５２】
上記と同様な動作に基づき、セレクト信号Ｓａ１が論理「０」、セレクト信号Ｓｂ１が論理「１」のときは、Ｖ２が選択され走査線ＧＬ１に出力される。セレクト信号Ｓａ１が論理「１」、セレクト信号Ｓｂ１が論理「０」のときは、Ｖ３が選択され走査線ＧＬ１に出力される。
【００５３】
このようにして、セレクタ回路Ａ１は、セレクト信号Ｓａ１，Ｓｂ１の論理値に応じてＶ１〜Ｖ３の何れかを選択して走査線ＧＬに出力する。
【００５４】
セレクタ回路Ａ１以外の残余のセレクタ回路Ａ２，…は、セレクタ回路Ａ１と同様な構成を有しており、セレクタ回路Ａ１と同様にセレクト信号Ｓａ２，Ｓｂ２；Ｓａ３，Ｓｂ３；…の論理値の組合わせに応じてＶ１〜Ｖ３の何れかを選択して走査線ＧＬ２，ＧＬ３，…に出力する。
【００５５】
こうして、走査線側駆動回路４は、Ｖ１〜Ｖ３の何れかを選択して走査線ＧＬに出力するように構成されている。
【００５６】
なお、本実施の形態１では、Ｖ１はスイッチング用トランジスタＴｒ１をＯＮにする電圧レベルに設定されており、Ｖ２はスイッチング用トランジスタＴｒ１をＯＦＦにする電圧レベルに設定されている。即ち、Ｖ１とＶ２とが通常の走査信号に相当するものである。また、Ｖ３はブランキング信号電圧レベルに設定されている。
【００５７】
図４は一画素の構成を示す断面図であり、図５は一画素の構成を示す平面図である。ＥＬ素子１１は、図４に示すようにアノ−ド電極３１（本実施の形態では画素電極２０に相当する）と、カソ−ド電極３２（本実施の形態では対向電極２１に相当する）と、アノ−ド電極３１とカソ−ド電極３２間に配置されたＥＬ発光層２２とから構成されている。なお、図４において、３５はガラス基板、３７はゲート絶縁膜、３８は平坦化膜、３９は層間絶縁膜である。
【００５８】
また、図４において、前記アノ−ド電極３１はインジウムティンオキサイド（ＩＴＯ）等の透明電極であり、カソ−ド電極３２は不透明電極（Ｍｇ、Ａｌ等又は、これらの金属とＡｇ、Ｌｉ等との合金からなる金属電極）である。従って、ＥＬ発光層２２からの光は、ガラス基板３５側から照射される。なお、ＥＬ素子１１は、有機ＥＬ素子でも、無機ＥＬ素子であってもよく、また、電荷注入層や電荷輸送層を有する構成であってもよい。すなわち、図４に示す構成のものに限定されるものではなく、公知のＥＬ素子を使用することができる。なお、基板３５は、ＥＬ素子を坦持できるものであればよく、ガラスに限らず、ポリカーボネート、ポリメチルメタクリレート、ポリエチレンテレフタレートなどの樹脂フィルムなどの透明基板を用いてもよい。
【００５９】
次いで、上記構成のＥＬ表示装置の表示動作について説明する。図６はＥＬ素子の発光動作のタイミングチャ−トである。図６（ａ）は画像信号電圧の波形図であり、図６（ｂ）は走査線ＧＬａの電圧の波形図であり、図６（ｃ）は走査線ＧＬｂの電圧の波形図である。ここで、説明の便宜上、図７に示す上下に隣接する２つの画素１０ａ，１０ｂを例にして説明することにする。なお、図７において、画素１０ａに関連する構成要素については添字ａを付し（例えば、走査線は参照符号ＧＬａで、スイッチング用トランジスタはＴｒ１ａ等で示す）、画素１０ｂに関連する構成要素については添字ｂを付す（例えば、走査線は参照符号ＧＬｂで、スイッチング用トランジスタはＴｒ１ｂ等で示す）。なお、本実施の形態１では対向電極電位は７．４Ｖに設定されており、電流供給線７０の電位は１２．４Ｖに設定されているものとする。また、画像信号は５Ｖと１２．４Ｖの２値の電圧レベルを有し、５Ｖの場合は発光状態を、１２．４Ｖの場合は非発光状態を示すものとする。
【００６０】
先ず、図６（ｂ）に示すように、時刻Ｔ１において、当段の走査線ＧＬａはＶ２レベル（本実施の形態１では１２．４Ｖ）からＶ１レベル（本実施の形態１では０Ｖ）に切り替えられ、画素１０ａが選択される。これにより、Ｐチャネル型トランジスタであるスイッチング用トランジスタＴｒ１aがＯＮ状態となる。このトランジスタＴｒ１ａのＯＮ状態により、信号線ＳＬを介して画像信号電圧（７．４Ｖ）が駆動用トランジスタＴｒ２ａのゲート及び補助容量１３ａに印加される。即ち、時刻Ｔ１からＴ２の期間が、画像信号の書込み期間に相当する。ここで、電流供給線７０の電位は１２．４Ｖに設定されているため、駆動用トランジスタＴｒ２ａのゲート・ソース間には７．４−１２．４＝−５Ｖが印加される。これにより、駆動用トランジスタＴｒ２ａはＯＮとなり、電流供給線７０、駆動用トランジスタＴｒ２ａを介して、ＥＬ素子１１ａのアノ−ド電極（画素電極）からカソ−ド電極（対向電極）に向けて電流が流れ、ＥＬ素子１１ａが発光する。
【００６１】
そして、駆動用トランジスタＴｒ２ａのゲート電極に書き込まれた電圧が保持され、所定の駆動電流によってＥＬ素子１１ａは発光し続ける。この駆動用トランジスタＴｒ２ａのゲート電極に書き込まれた電圧が保持される保持期間内の時刻Ｔ３において、後段走査線ＧＬｂを介して補助容量１３ａにブランキング信号が与えられる。即ち、時刻Ｔ３で、後段の走査線ＧＬｂがブランキング信号電圧Ｖ３（本実施の形態では１７．５Ｖ）となる。これにより、駆動用トランジスタＴｒ２ａのゲート電極は後段の走査線ＧＬｂと容量結合されているため、駆動用トランジスタＴｒ２ａのゲート電位は５Ｖ程度電位が増加する。このため、駆動用トランジスタＴｒ２ａのゲート・ソース間の電位はほぼ０となり、駆動用トランジスタＴｒ２ａはＯＦＦし、ＥＬ素子１１ａの発光は停止する。なお、補助容量１３は駆動用トランジスタＴｒ２のゲート容量に対して十分大きな容量値に設定されているものとする。もし、逆に設定されていれば、ブランキング信号が供給されても、駆動用トランジスタＴｒ２ａのゲート電位が殆ど変化せず、駆動用トランジスタＴｒ２ａをＯＦＦできないからである。
【００６２】
このようにして、駆動用トランジスタＴｒ２ａのゲート電極に書き込まれた電圧が保持される保持期間内の時刻Ｔ３において、走査線ＧＬｂを介してブランキング信号が出力され、これによりＥＬ素子１１ａの発光が強制的に停止する。
【００６３】
上記の例では、トランジスタＴｒ２ａのゲートに与えるブランキング信号電圧によって、ＥＬ素子の発光が完全に停止するようにしたけれども、発光が止まった消光ではなく減光（例えば輝度レベルが１％程度以内の明るさ）となるようにしてもよい。また、ＥＬ素子はμｓオーダーの高速応答性を有するため、ｍｓオーダーのパルス幅（Ｔ３〜Ｔ４）であるブランキング信号であっても、ＥＬ素子のブランキングを行うことができる。
【００６４】
次いで、時刻Ｔ４で走査線ＧＬａが選択されると、上記と同様に画像信号電圧が書き込まれる。このとき、画像信号電圧は１２．４Ｖ（非発光状態を示す信号電圧）が書き込まれるため、駆動用トランジスタＴｒ２ａはＯＦＦ状態となり、ＥＬ素子は発光を停止し、次のフレーム期間まで非発光状態が保持される。このときの非発光状態は、画像データに基づくものであり、ブランキング信号によるものではない。こうして、画素１０ａが画像信号に対応して発光駆動されるとともに、１フレーム期間内にブランキング状態が得られる。
【００６５】
上記の例では画素１０ａに関する発光動作について説明したが、その他の画素についても同様な動作が行われ、各画素のＥＬ素子が画像信号に応じて発光され、希望する画像が表示されるとともに、１フレーム内にＥＬ素子が発光されないブランキング期間が挿入されることになる。従って、動画表示において、前回フレームの画像と、次回フレームの画像との間に、黒表示が挿入され、これにより、残像現象が抑制され、画像を鮮明に認識することができるようになる。
【００６６】
なお、駆動用トランジスタＴｒ２はＮチャネル型トランジスタを使用することも可能であるが、本実施の形態のようなＰチャネル型トランジスタを使用するのが望ましい。なぜなら、駆動用トランジスタＴｒ２をＮチャネル型トランジスタで形成すれば、駆動用トランジスタＴｒ２をＯＮ状態とするためのゲート電圧がＥＬ素子のアノードより高い電圧が必要となり、アクティブマトリクス型ＥＬ素子を駆動するのに必要な電圧が増加するからである。
【００６７】
（実施の形態２）
図８は実施の形態２に係るアクティブマトリクス型ＥＬ表示装置の一画素の構成を示す断面図である。本実施の形態２は、トランジスタＴｒ１，Ｔｒ２をいずれもＮチャネル型トランジスタとし、且つ、ＥＬ素子のカソード電極を画素電極とし、アノ−ド電極を対向電極として構成することを特徴とするものであり、その他の構成は上記実施の形態１と同様である。本実施の形態２では、カソ−ド電極は不透明電極とし、アノ−ド電極をＩＴＯ電極とするものである。このような構成であれば、発光層からの光は基板３５とは反対側から照射されることになる。従って、この実施の形態２では、基板３５は必ずしも実施の形態１のように透明基板を使用する必要はなく、シリコン等の不透明基板を使用してもよい。
【００６８】
また、ＥＬ素子のカソード電極を画素電極とし、アノ−ド電極を対向電極として構成する場合に、駆動用トランジスタＴｒ２はＰチャネル型トランジスタであってもよいが、低電圧化の観点からはＮチャネル型トランジスタを用いる方が望ましい。なお、本実施の形態２に係るアクティブマトリクス型ＥＬ表示装置の表示動作は、上記実施の形態１と同様であり、画像信号に応じてＥＬ素子を発光させ、希望する画像を表示するとともに、ブランキング期間が挿入される。
【００６９】
図９は実施の形態２に係るＥＬ表示装置の発光動作のタイミングチャートである。図９（ａ）は画像信号電圧の波形図であり、図９（ｂ）は走査線ＧＬｃの電圧の波形図であり、図９（ｃ）は走査線ＧＬｄの電圧の波形図である。ここで、図１０に示す上下に隣接する２つの画素１０ｃ，１０ｄを例にして説明することにする。なお、図１０において、画素１０ｃに関連する構成要素については添字ｃを付し（例えば、走査線は参照符号ＧＬｃで、スイッチング用トランジスタはＴｒ１ｃ等で示す）、画素１０ｄに関連する構成要素については添字ｄを付す（例えば、走査線は参照符号ＧＬｄで、スイッチング用トランジスタはＴｒ１ｄ等で示す）。
【００７０】
先ず、図９（ｂ）に示すように、時刻Ｔ１において、当段の走査線ＧＬｃはＶ２レベル（本実施の形態２では０Ｖ）からＶ１レベル（本実施の形態２では１２．５Ｖ）に切り替えられ、画素１０ｃが選択される。これにより、Ｎチャネル型トランジスタであるスイッチング用トランジスタＴｒ１ｃがＯＮ状態となる。このＮチャネル型トランジスタＴｒ１ｃのＯＮ状態により、信号線ＳＬを介して画像信号電圧（５．０Ｖ）がＮチャネル型駆動用トランジスタＴｒ２ｃのゲート及び補助容量１３ｃに印加される。なお、本実施の形態２では、電流供給線７０の電位は−５．０Ｖであり、また、対向電極電位は０Ｖに設定されている。従って、駆動用トランジスタＴｒ２ｃのゲート・ソース間にはほぼ５Ｖが印加されるため、駆動用トランジスタＴｒ２ｃがＯＮとなる。これにより、アノ−ド電極（対向電極）からカソ−ド電極（画素電極）に向けて電流が流れ、ＥＬ素子１１ｃが発光する。そして、この発光状態は後段の走査線ＧＬｄがブランキング信号電圧Ｖ３（本実施の形態では−５．０Ｖ）となるタイミング（時刻Ｔ３）まで保持される。そして、駆動用トランジスタＴｒ２ｃのゲート電極は補助容量１３ｃを介して後段の走査線ＧＬｄと接続されているため、時刻Ｔ３で、駆動用トランジスタＴｒ２ｃのゲート電位は５Ｖ程度電位が減少する。このため、駆動トランジスタＴｒ２ｃのゲート・ソース間の電位は０となり、ＥＬ素子１１ｃの発光は停止する。なお、補助容量１３は駆動用トランジスタＴｒ２のゲート容量に対して十分大きな容量値に設定されているものとする。もし、逆に設定されていれば、ブランキング信号が供給されても、駆動用トランジスタＴｒ２ｃのゲート電位が殆ど変化せず、駆動用トランジスタＴｒ２ｃをＯＦＦできないからである。
【００７１】
上記の例では、ＥＬ素子１１ｃに関する発光及びブランキングについて説明したけれども、ＥＬ素子１１ｃ以外のその他のＥＬ素子も、同様な動作によって発光及びブランキングが得られる。
【００７２】
このように、本実施の形態２においても、実施の形態１と同様に１フレーム内にブランキング期間を挿入することができ、残像の影響を無くし、鮮明な画像を認識できるようになる。
【００７３】
なお、本発明においては、システム全体の耐圧が許される場合はトランジスタＴｒ１とトランジスタＴｒ２は極性の異なるトランジスタで構成するようにしてもよい。
【００７４】
（実施の形態３）
図１１は実施の形態３に係る表示装置の表示部の平面図であり、図１２はその回路図である。なお、図１１及び図１２は１画素に関する構成のみ示している。本実施の形態３は、１つの単位画素を複数の領域に分割し、面積諧調方式により階調表示することを特徴とするものである。以下、図１１及び図１２を参照して、具体的な構成について説明する。
【００７５】
単位画素１０は、複数の領域（本実施の形態３では４つ）に分割された構造を有する。この分割領域である副画素５０の構成は、上記実施の形態１における単位画素１０の構成と同様である。即ち、副画素５０はそれぞれ走査線ＧＬを有するとともに、スイッチング用トランジスタＴｒ１、駆動用トランジスタＴｒ２、補助容量１３を有する。
【００７６】
階調の表示方法としては、分割された副画素領域の発光/非発光を組み合わせることにより実現される。なお、信号線ＳＬには、デジタル画像信号が供給される。
階調表示の具体的な方法としては、複数の領域に分割された副画素５０におけるＥＬ素子１１の発光部分の面積がビットに対応して重み付けされている。このように、等分に分割するのではなく、発光部分の面積比をビットに対応して１：２：４：…：２(n-1)と重み付けすることにより、２n階調を表示させることが可能となる。
【００７７】
なお、図１１の例では、４ビットのデータにより１６階調の表示が可能である。また、図１３に示すように６つの副画素５０を備える構成では、６ビットのデータにより６４階調の表示が可能となる。勿論、副画素の電極レイアウトは、図１１及び図１３に限られるものではない。
【００７８】
また、従来例のように、ブランキング信号を供給する専用線やブランキングのための専用のトランジスタを設ける必要がないため、本発明は、画素の開口率を大きくとることできる。そして、このような構成に係る本発明は、特に面積階調方式を採用することにより、表示の均一性、階調性に優れたアクティブマトリクス型ＥＬ表示装置を実現するのにきわめて有効である。
【００７９】
（実施の形態４）
本実施の形態４は、上記実施の形態の表示装置を駆動するに当たって、駆動用トランジスタＴｒ２の動作領域がリニア領域で動作する動作条件により駆動することを特徴とするものである。
【００８０】
ＥＬ素子は、素子を流れる電流に応じて輝度が異なる電流制御型発光素子であるため、表示ムラをなくすためには定電流駆動する必要がある。かかる定電流駆動を行う方法としては、画素内に定電流回路を設ける方法がある。しかし、定電流回路を設ける構成では、トランジスタの個数が多くなり、歩留まりの低下を招く。そこで、本実施の形態４では、駆動用トランジスタをリニア領域で動作させることにより、駆動用トランジスタのしきい値あるいは駆動用トランジスタのゲートに印加される電圧がばらついたとしてもほとんど電流値に影響を与えないようにすることができる。
【００８１】
図１４にＥＬ素子１１と駆動用トランジスタＴｒ２（Ｐチャネル型トランジスタを用いた）の動作点解析を行った結果を示す。図１４において、ラインＬ５はＥＬ素子１１の電圧／電流特性を示し、ラインＬ６〜Ｌ１０は駆動用トランジスタＴｒ２のドレイン電圧／ドレイン電流特性を示す。なお、ラインＬ６はゲート電圧を−１Ｖとした場合、ラインＬ７はゲート電圧を−３Ｖとした場合、ラインＬ８はゲート電圧を−４Ｖとした場合、ラインＬ９はゲート電圧を−５Ｖとした場合、ラインＬ１０はゲート電圧を−６Ｖとした場合のドレイン電圧／ドレイン電流特性である。図１４から明らかなように、トランジスタのゲート電圧が変化した場合でも、駆動用トランジスタＴｒ２のドレイン電圧／ドレイン電流特性とＥＬ素子１１の電圧／電流特性との交点の電流値はほとんど影響を受けないことが理解される。従って、従来では使用に耐えられないと考えられてきたような特性の悪いトランジスタでも使用できる。これは、とくにトランジスタとしてポリシリコンを用いる場合に有利な条件である。
【００８２】
（実施の形態５）
図１５は実施の形態５に係るＥＬ表示装置の回路図であり、図１６は実施の形態５に係るＥＬ表示装置の発光動作を示すタイミングチャートである。本実施の形態５は、実施の形態１に類似し、対応する部分には同一の参照符号を付す。上記実施の形態１では走査線ＧＬからブランキング信号を供給するようにしたけれども、本実施の形態５ではブランキング信号を供給する専用配線（ブランキング信号用配線）を設け、このブランキング信号用配線からブランキング信号を供給するように構成されている。
【００８３】
なお、図１５では、第ｎ−１行目の走査線ＧＬn-1，第ｎ行目の走査線ＧＬn、及び第ｍ列の信号線ＳＬm，第ｍ＋１列の信号線ＳＬm+1に関する４つの画素のみ描いているが、その他の画素も同様な構成を有している。
【００８４】
図１５を参照して、本実施の形態の構成について説明する。ブランキング信号用配線は各行毎に個別に設けられている。図１５において、ＢＬn-1は第ｎ−１行目のブランキング信号用配線であり、ＢＬnは第ｎ行目のブランキング信号用配線である。ブランキング信号用配線ＢＬn-1は、第ｎ−１行目に属する各画素の補助容量１３の一方の電極に接続されている。また、ブランキング信号用配線ＢＬnは、第ｎ行目に属する各画素の補助容量１３の一方の電極に接続されている。これらのブランキング信号用配線ＢＬn-1，ＢＬnはブランキング信号駆動回路８０に共通に接続されており、ブランキング信号駆動回路８０はブランキング信号用配線ＢＬn-1，ＢＬnを介して所定のタイミングで所定電圧のブランキング信号を供給するように構成されている。
【００８５】
なお、本実施の形態では、走査線ＧＬからブランキング信号が供給されないため、走査線側駆動回路４に代えて、シフトレジスタと出力バッファとから構成される走査線側駆動回路（例えば、後述する実施の形態７の走査線側駆動回路４Ａ）が用いられる。
【００８６】
次いで、図１６を参照して、上記構成のＥＬ表示装置の発光動作について説明する。なお、信号線ＳＬm，ＳＬm+1に供給される画像信号電圧Ｖsは、図１６（ａ）に示すように、７．４Ｖと１２．４Ｖの２つの電圧レベルを有し、７．４Ｖは発光状態、１２．４Ｖは非発光状態を示すものとする。また、電流供給線７０の電位は１２．４Ｖに設定されており、ＥＬ素子１１のカソード電極の電位は０Ｖに設定されているものとする。
【００８７】
先ず、第n-1行に属する画素の発光動作について説明する。時刻Ｔ１で走査線ＧＬn-1の電位が、図１６（ｃ）に示すように、ハイレベル（Ｖ２レベルに相当し、本実施の形態では１２．５Ｖ）からローレベル（Ｖ１レベルに相当し、本実施の形態では０Ｖ）に変化する。これにより、走査線ＧＬn-1に接続されているスイッチングトランジスタＴｒ１は、この時刻Ｔ１のタイミングでＯＮし、信号線ＳＬm，ＳＬm+1を介して駆動用トランジスタＴｒ２のゲート電極に画像信号電圧（７．４Ｖ）が印加される。ここで、電流供給線７０の電位は１２．４Ｖであり、ＥＬ素子１１のカソード電極の電位は０Ｖであるため、駆動用トランジスタＴｒ２のゲート・ソース間には−５Ｖが印加される。従って、駆動用トランジスタＴｒ２がＯＮとなり、電流が電流供給線７０からＥＬ素子１１を通じて流れ、ＥＬ素子１１が発光する。駆動用トランジスタＴｒ２のゲート電極には、補助容量１３が接続されており、これによりゲート電圧は７．４Ｖに保持されている。
【００８８】
次いで時刻Ｔ３のタイミングでブランキング信号配線ＢＬn-1の電位が５Ｖ（ブランキング信号電圧Ｖ３に相当する）引き上げられる（図１６（ｂ）のＡ点からＢ点まで引き上げられる）。一方、補助容量１３は、駆動用トランジスタＴｒ２のゲート容量に対して十分大きな容量値に設定されている。従って、ブランキング信号配線ＢＬn-1の５Ｖの電位上昇により、駆動用トランジスタＴｒ２のゲート電極の電位は５Ｖ近く上昇する。このため、駆動用トランジスタＴｒ２はＯＦＦとなり、発光は停止する。この状態は、次の書きこみタイミング（時刻Ｔ５）まで続く。従って時刻Ｔ３から時刻Ｔ５までの期間が第ｎ−１行目の画素に対してのブランキング期間となる。
【００８９】
同様に第ｎ行目の画素に関しては、時刻Ｔ４から時刻Ｔ６までがブランキング期間となる。
【００９０】
もちろん、ブランキングを与えるタイミングならびにその時間幅は必要に応じてそれぞれの行に対応するブランキング信号の出力タイミングを調整することにより同一期間あるいは異なる期間など効果が最大になるように任意に与えることができる。
【００９１】
このように、同一行に属するすべての画素に対して同一期間にブランキング信号を印加し、かつ、各行では順次一定期間ずれてブランキング信号を印加することができ、より効果的なブランキング動作を行わせることができる。
【００９２】
（実施の形態６）
図１７は実施の形態６の回路図であり、図１８は発光動作のタイミングチャートである。本実施の形態６は、上記実施の形態５と同様にブランキング信号配線ＢＬを備えており、ＥＬ素子１１を発光させる基本的な動作は実施の形態５と同等である。但し、実施の形態５ではブランキング信号配線がそれぞれの行に対して独立に駆動するように構成されていたけれども、本実施の形態６では各行毎に配線されたブランキング信号配線ＢＬは共通ライン６０を介してブランキング信号駆動回路８０に接続された構成となっている。従って、ブランキング信号を与えるタイミングはすべての行の画素に対して同一期間、換言すれば、表示面の全ての画素に対して同一期間となる。
【００９３】
以下に、図１８を参照して発光動作について説明する。時刻Ｔ１から時刻Ｔ２に至る期間において、走査線ＧＬ1,ＧＬ2,…,ＧＬn,…，ＧＬlast（最終行の走査線を意味する）が、順次選択され、各行毎の画素が順次発光していく。そして、走査線ＧＬlastに属する画素の選択が行われた後の時刻３で、ブランキング信号配線ＢＬの電位が５Ｖ上昇する。これにより、すべての行に属する画素がこの時刻Ｔ３で発光を停止する。即ち、時刻Ｔ３で、表示面全体が黒表示となる。そして、時刻Ｔ４で、ブランキング信号配線の電位が５Ｖ減少して、元のローレベルの状態となる。従って、ブランキング状態が解除される。即ち、時刻Ｔ３〜時刻４までの期間が、ブランキング期間に相当する。一方、この時刻Ｔ４から、再び、走査線ＧＬ1,ＧＬ2,…,ＧＬn,…，ＧＬlastが、順次選択されて、次フレームの画像が表示される。
【００９４】
このようにして、最終走査線の選択期間後に、全ての画素が同一タイミングでブランキング状態となり、かつ、ブランキング期間も同一となる。従って、本実施の形態６は、実施の形態５と比べるとブランキング信号駆動回路８０の構成を簡略化できるという長所を有する。
【００９５】
但し、本実施の形態では、最終走査線の選択期間後、第１行の走査線が選択されるまでの期間において、ブランキング期間が挿入されるため、実施の形態５と比較すると、ブランキング期間は短い。しかし、このような短い期間においても、ブランキング期間の挿入により、画像の鮮明化が得られることが本願発明者等の実験により確認されている。
【００９６】
（実施の形態７）
図１９は実施の形態７に係るアクティブマトリクス型ＥＬ表示装置の構成を示す回路図である。本実施の形態７は、上記実施の形態１に類似し、対応する部分には同一の参照符号を付し、詳細な説明は省略する。上記実施の形態１では電流供給線７０が設けられていたけれども、本実施の形態７では電流供給線７０は省略されており、走査線ＧＬからＥＬ素子１１に駆動電流を供給するように構成されている。また、ブランキング信号は、走査線ＧＬより直接ＥＬ素子に与えられるように構成されている。
【００９７】
以下に、図１９を参照して実施の形態７に係るＥＬ表示装置の構成を説明する。本実施の形態７においては、スイッチング用トランジスタＴｒ１のゲート電極は走査線ＧＬに接続され、スイッチング用トランジスタＴｒ１のソース電極が信号線ＳＬに接続され、スイッチング用トランジスタＴｒ１のドレイン電極は駆動用トランジスタＴｒ２のゲート及び補助容量１３の一方の電極に共通に接続されて構成されている。また、前記駆動用トランジスタＴｒ２は、ソース電極が特定走査線である前段走査線３及び補助容量１３の他方の電極に共通に接続され、ドレイン電極がＥＬ素子１１のアノ−ド電極（画素電極２０に相当する）に接続されて構成されている。
【００９８】
このように前段走査線（特定走査線に相当）によりＥＬ素子１１に駆動電流を供給する構成とすることにより、電流供給線を省略することができ、開口率の向上を図ることができるとともに、従来において問題とされていた信号線と電流供給線との間あるいは走査線と電流供給線との間のショ−トの発生を防止することができる。なお、前段走査線とＥＬ素子１１間の接続線は、前段走査線からの引き出し線に相当するものであり、電流供給線のようなバス配線ではない。従って、上記接続線は、電流供給線に比べて、線幅が極めて小さく、そのため、接続線の画素に対して占める面積は極めて小さく、開口率の低下に支障を来すものではない。
【００９９】
また、本実施の形態７では、実施の形態１の走査線側駆動回路４に代えて走査線側駆動回路４Ａが用いられている。この走査線側駆動回路４Ａは、図２０に示すように、シフトレジスタ６５と、出力バッファ４０とから構成され、ハイレベルとローレベルの２値の信号レベルを選択的に出力するように構成されている。
【０１００】
次いで、上記構成の表示装置の表示動作について説明する。図２１はＥＬ素子の発光動作のタイミングチャ−トである。図２１（ａ）は画像信号電圧の波形図であり、図２１（ｂ）は走査線ＧＬａの電圧の波形図であり、図２１（ｃ）は走査線ＧＬｂの電圧の波形図である。なお、説明の便宜上、図２２に示す上下に隣接する２つの画素１０ａ，１０ｂを例にして説明することにする。
【０１０１】
なお、図２２において、画素１０ａに関連する構成要素については添字ａを付し（例えば、走査線は参照符号ＧＬａで、スイッチング用トランジスタはＴｒ１ａ等で示す）、画素１０ｂに関連する構成要素については添字ｂを付す（例えば、走査線は参照符号ＧＬｂで、スイッチング用トランジスタはＴｒ１ｂ等で示す）。また、本実施の形態７ではＥＬ素子のカソ−ド電極電位（対向電極電位）は７．４Ｖに設定されているものとする。
【０１０２】
先ず、図２１（ｃ）に示すように、書き込み期間Ｗ１（時刻Ｔ１〜時刻Ｔ２）において、走査線ＧＬｂの電圧レベルがローレベル（Ｖ１レベルに相当し、本実施の形態７では０Ｖ）であるため、画素１０ｂが選択される。そして、この書き込み期間Ｗ１において、Ｐチャネル型トランジスタであるスイッチング用トランジスタＴｒ１ｂがＯＮ状態となっているめ、信号線ＳＬを介して画像信号電圧（例えば７．４Ｖ）が駆動用トランジスタＴｒ２ｂのゲート及び補助容量１３ｂに印加される。一方、時刻Ｔ１〜Ｔ２の期間では、図２１（ｂ）に示すように、前段画素１０ａは非選択期間であるため、前段走査線ＧＬａはハイレベル（Ｖ１レベルに相当し、本実施の形態７では１２．４Ｖ）であり、そのため、駆動用トランジスタＴｒ２ｂのゲート・ソース間には７．４−１２．４＝−５Ｖが印加され、駆動用トランジスタＴｒ２ｂがＯＮとなる。これにより、前段走査線ＧＬａ、駆動用トランジスタＴｒ２ｂを介して、ＥＬ素子１１ｂのアノ−ド電極（画素電極）からカソ−ド電極（対向電極）に向けて電流が流れ、ＥＬ素子１１ｂが発光する。
なお、ＥＬ素子１１ａは、ＥＬ素子１１ｂの上記発光動作と同様な動作により、発光している。
【０１０３】
ここで、一般的なＥＬ素子の駆動であれば、図２１（ｂ）の仮想線Ｍで示すように、前段走査線ＧＬａは次フレームの書き込みタイミング（時刻Ｔ４）までハイレベルを維持する。しかしながら、本実施の形態７においては、図２１（ｂ）に示すように、時刻Ｔ４より以前の時刻Ｔ３で前段走査線ＧＬａはハイレベルからローレベルに変化する。これにより、ＥＬ素子１１ｂのカソ−ド電極電位（７．４Ｖ）よりも、前段走査線ＧＬａの電位（０Ｖ）が低くなる。そのため、ＥＬ素子１１ｂへの電流供給が停止し、ＥＬ素子１１ｂは発光を停止する。即ち、時刻Ｔ３で画素１０ｂがブランキング状態となる。そして、前段画素１０ａの書き込み期間Ｗ１（時刻Ｔ４〜Ｔ５）が完了するまで前段走査線ＧＬａはローレベルのままである。従って、ＥＬ素子１１ｂは、ブランキング状態のままである。
【０１０４】
なお、前段走査線ＧＬａにおいて、時刻Ｔ３〜Ｔ４までのローレベルの期間は、画素１０ｂをブランキングするためのブランキング信号Ｖ３が出力されている期間であり、時刻Ｔ４〜Ｔ５までのローレベルの期間は、画素１０ａに画像信号を書込むための書込み期間Ｗ１である。但し、本実施の形態においては、ブランキング信号電圧が走査信号のローレベル（０Ｖ）と一致した値に設定されているため、図２１（ｂ）に示すように、時刻Ｔ３〜Ｔ５までの期間が全てローレベルの期間となっている。
【０１０５】
次いで、時刻Ｔ５で前段走査線ＧＬａの電位は、ローレベルからハイレベルに変化する。従って、書き込み期間において駆動用トランジスタＴｒ２ａのゲート電極に書き込まれた電位に応じて、前段走査線ＧＬａの更に前段走査線（図示せず）から供給される電流が制御され、ＥＬ素子１１ａに流れて、発光する。ここでは、書き込み期間（時刻Ｔ４〜Ｔ５の期間）の画像信号電圧が１２．４Ｖであるため、ＥＬ素子１１ａは発光を停止したままである。勿論、画像信号電圧が７．４Ｖであれば、ＥＬ素子１１ａは発光する。
【０１０６】
また、ＥＬ素子１１ｂも上記のＥＬ素子１１ａと同様な動作により、駆動用トランジスタＴｒ２ａのゲート電極に書き込まれる画像信号電圧に応じて、発光状態又は発光停止状態となる。
【０１０７】
上記の例では、ブランキング信号電圧Ｖ３は、走査信号のローレベル（０Ｖ）と同一に設定されていたけれども、これに限定されるものではない。即ち、ブランキング信号電圧Ｖ３は、ＥＬ素子のカソ−ド電極（対向電極）の電位よりも小さければ十分であり、これによりＥＬ素子への電流を停止することができる。但し、この場合は、走査線ＧＬの電位は、３つの電圧レベル信号Ｖ１〜Ｖ３を必要とするため、走査線側駆動回路としては、走査線側駆動回路４Ａに代えて、実施の形態１の走査線側駆動回路４を用いればよい。
【０１０８】
また、ＥＬ素子１１ｂのブランキング期間では、前段走査線ＧＬａはローレベルであるため、スイッチング用トランジスタＴｒ１ａはＯＮ状態となっており、その期間において仮に駆動用トランジスタＴｒ２ａに７．４Ｖが書き込まれたとしても、ＥＬ素子１１ａのブランキング状態に変化はない。なぜなら、ＥＬ素子１１ｂのブランキング状態となる以前において、ＥＬ素子１１ａはブランキング状態となっている。従って、仮に駆動用トランジスタＴｒ２ａに７．４Ｖが書き込まれたとしても、ＥＬ素子１１ａに電流を供給する走査線（前段走査線ＧＬａの更に前段の走査線）の電位はローレベルとなっているため、駆動用トランジスタＴｒ２ａのゲート電極の電位に影響なく、ＥＬ素子１１ａに電流は供給されず、発光は停止したままだからである。
【０１０９】
上記の例は、上下に隣接する画素１０ａ，１０ｂについての発光及びブランキング動作について説明したけれども、その他の画素も同様な動作により、発光及びブランキング動作が行われる。
【０１１０】
このようにして、本実施の形態７では、走査線が電流供給線を兼ねるとともに、走査線よりブランキング信号を出力することができる。
【０１１１】
なお、参考まで述べると、駆動用トランジスタＴｒ２はＮチャネル型トランジスタを使用することも可能であるが、本実施の形態のようなＰチャネル型トランジスタを使用するのが望ましい。なぜなら、駆動用トランジスタＴｒ２をＮチャネル型トランジスタで形成すれば、駆動用トランジスタＴｒ２をＯＮ状態とするためのゲート電圧がＥＬ素子のアノードより高い電圧が必要となり、アクティブマトリクス型ＥＬ素子を駆動するのに必要な電圧が増加するからである。
【０１１２】
（実施の形態８）
図２３は実施の形態８に係るＥＬ表示装置の回路図であり、図２４は実施の形態８に係るＥＬ表示装置の発光動作のタイミングチャ−トである。なお、図２４（ａ）は画像信号電圧の波形図であり、図２４（ｂ）は走査線ＧＬｃの電圧の波形図であり、図２４（ｃ）は走査線ＧＬｄの電圧の波形図である。本実施の形態８は、実施の形態７に類似し対応する部分には同一の参照符号を付す。実施の形態８では、スイッチング用トランジスタ及び制御用トランジスタがＮチャネル型トランジスタである。また、ＥＬ素子のアノ−ド電極が対向電極とされ、カソ−ド電極が画素電極とされ、ＥＬ素子から走査線に向けて流れる電流によって、ＥＬ素子が発光するように構成されている。
【０１１３】
以下に、図２３に示す上下に隣接する２つの画素１０ｃ，１０ｄを例にして、本実施の形態の発光及びブランキング動作について説明することにする。なお、本実施の形態８ではアノ−ド電極電位（対向電極電位）は３．０Ｖに設定されているものとする。
【０１１４】
先ず、図２４（ｃ）に示すように、画素１０ｄの書込み期間Ｗ１（時刻Ｔ１から時刻Ｔ２）において、走査線ＧＬｄの電圧レベルがハイレベル（Ｖ１レベルに相当し、本実施の形態８では１２．４Ｖ）であるため、画素１０ｄが選択される。そして、この書込み期間Ｗ１において、Ｎチャネル型トランジスタであるスイッチング用トランジスタＴｒ１ｄはＯＮ状態であるため、信号線ＳＬを介して画像信号電圧（例えば５．０Ｖ）が駆動用トランジスタＴｒ２ｄのゲート及び補助容量１３ｄに印加される。一方、この時刻Ｔ１〜Ｔ２の期間では、図２４（ｂ）に示すように、前段画素１０ｃは非選択期間であるため、前段走査線ＧＬｃはローレベル（Ｖ２レベルに相当し、本実施の形態８では０Ｖ）であり、また、アノ−ド電極電位（対向電極電位）は３．０Ｖに設定されているため、駆動用トランジスタＴｒ２ｄのゲート・ソース間には５．０−３．０＝２Ｖが印加され、駆動用トランジスタＴｒ２ｄがＯＮとなる。これにより、ＥＬ素子１１ｄから前段走査線ＧＬｃに向けて電流が流れ、ＥＬ素子１１ｄが発光する。
【０１１５】
ここで、一般的なＥＬ素子の駆動であれば、図２４（ｂ）の仮想線Ｍで示すように、前段走査線ＧＬｃは次フレームの書き込みタイミング（時刻Ｔ４）までローレベルを維持する。しかしながら、本実施の形態７においては、図２４（ｂ）に示すように、時刻Ｔ４より以前の時刻Ｔ３で前段走査線ＧＬｃはローレベル（本実施の形態では、０Ｖ）からハイレベルに変化する。これにより、ＥＬ素子１１ｄのアノ−ド電極電位（３．０Ｖ）よりも、前段走査線ＧＬｃの電位（１２．４Ｖ）が高くなる。そのため、ＥＬ素子１１ｄの電流供給が停止し、ＥＬ素子１１ｄは発光を停止する。即ち、時刻Ｔ３で画素１０ｄがブランキング状態となる。そして、前段画素１０ｃの書き込み期間Ｗ１（時刻Ｔ４〜Ｔ５）が完了するまで前段走査線ＧＬｃはハイレベルのままである。従って、ＥＬ素子１１ｄは、ブランキング状態のままである。このようにして、ＥＬ素子１１ｄは、１フレーム期間において、画像信号に応じて発光するとともに、発光が停止するブランキン状態が得られることになる。ＥＬ素子１１ｄ以外の残余のＥＬ素子もＥＬ素子１１ｄと同様な発光及びブランキング動作が行われる。
【０１１６】
このようにして、本実施の形態においても、１フレーム内にブランキング期間を挿入することができる。
【０１１７】
なお、前段走査線ＧＬｃにおいて、時刻Ｔ３〜Ｔ４までのハイレベルの期間は、画素１０ｄをブランキングするためのブランキング信号Ｖ３が出力されている期間であり、時刻Ｔ４〜Ｔ５までのハイレベルの期間は、画素１０ｃに画像信号を書込むため書込み期間Ｗ１である。但し、本実施の形態においては、ブランキング信号電圧が走査信号のハイレベル（１２．４Ｖ）と一致した値に設定されているため、図２４（ｂ）に示すように、時刻Ｔ１〜Ｔ５までの期間が全てローレベルの期間となっている。
【０１１８】
上記の例では、ブランキング信号電圧Ｖ３は、走査信号のハイレベル（１２．４Ｖ）と同一に設定されていたけれども、これに限定されるものではない。即ち、ブランキング信号電圧Ｖ３は、ＥＬ素子のアノ−ド電極（対向電極）の電位よりも高ければ十分であり、これによりＥＬ素子への電流を停止することができる。
【０１１９】
（実施の形態９）
実施の形態９は、実施の形態７の構成において、特定走査線ＧＬのインピーダンスと該特定走査線ＧＬに接続される走査線側駆動回路４Ａにおける最終段バッファの出力インピーダンスの和が、該特定走査線ＧＬに並列接続されるＥＬ素子のインピーダンスに対して２０％以下とすることを特徴とするものである。そして、このようなインピーダンスの規制により、ＥＬ素子に十分な電圧を印加することができ、均一な表示を実現できる。以下、図２５及び図２６を参照して、インピーダンスの規制により均一な表示を実現できる理由について説明する。
【０１２０】
図２５は駆動用トランジスタに接続された画素電極がアノ−ド電極となる場合における、走査線及び該走査線を流れる電流により駆動されるＥＬ素子等を含めた等価回路であり、図２６は駆動用トランジスタに接続された画素電極がカソード電極となる場合における、走査線及び該走査線を流れる電流により駆動されるＥＬ素子等を含めた等価回路を示す。図２５及び図２６において、４０は走査線側駆動回路４Ａの最終段のバッファを示し、４１は走査線ＧＬの抵抗を示し、４２は走査線ＧＬの容量を示す。図２５に示すように、ＥＬ素子１１のアノ−ド電極が画素電極となる場合は、バッファ４０の出力インピーダンスならびに走査線ＧＬのインピーダンスを通してＥＬ素子１１に電流が流れる。図２６に示すように、ＥＬ素子１１のカソ−ド電極が画素電極となる場合は、ＥＬ素子１１から走査線ＧＬに向けて電流が流れる。図２５及び図２６の何れのタイプであっても、バッファ４０の出力インピーダンスならびに走査線ＧＬのインピーダンスがＥＬ素子１１のインピーダンスに比較して高ければ、電流が流れたときに走査線等で電圧降下が生じ、十分な電圧がＥＬ素子１１に印加されない。
【０１２１】
本等価回路に対して回路シミュレーションを行った結果を図２７に示す。図２７において、ラインＬ１はバッファ４０の入力を示し、ラインＬ２はバッファ４０の出力を示し、ラインＬ３は走査線ＧＬのインピーダンスとバッファ４０の出力インピーダンスの和が走査線のインピーダンスの２％程度の場合の終電端Ｋ（図２５及び図２６参照）の電位を示し、ラインＬ４は走査線ＧＬのインピーダンスとバッファ４０の出力インピーダンスの和が走査線ＧＬのインピーダンスの２０％の場合の終電端Ｋの電位を示す。図２７より明らかなように、出力インピーダンスと走査線ＧＬのインピーダンスの和が、各画素のＥＬ素子１１のインピーダンスに対し２０％を超えると、走査線ＧＬの終電端Ｋの電位が大きく低下することが認められる。よって、ＥＬ素子１１に十分な電圧が印加されなくなり、均一な表示が得られない。
【０１２２】
なお、走査線側駆動回路４Ａの出力インピーダンスを低減させるためには、例えば、走査線側駆動回路の最終段にボルテージホロアを設けるようにしてもよい。
【０１２３】
（実施の形態１０）
図２８は実施の形態１０に係る表示装置の表示部の平面図であり、図２９はその回路図である。なお、図２８及び図２９は１画素に関する構成のみ示している。本実施の形態１０は、実施の形態７における１つの単位画素を複数の領域に分割し、面積諧調方式により階調表示することを特徴とするものである。以下、図２８及び図２９を参照して、具体的な構成について説明する。単位画素１０は、複数の領域（本実施の形態４では４つ）に分割された構造を有する。この分割領域である副画素５０の構成は、上記実施の形態１における単位画素１０の構成と同様である。即ち、副画素５０はそれぞれ走査線ＧＬを有するとともに、スイッチング用トランジスタＴｒ１、駆動用トランジスタＴｒ２、補助容量１３を有する。駆動用トランジスタＴｒ１のソースは、隣接する副画素の走査線に接続される構成とするのが望ましい。階調の表示方法としては、分割された副画素領域の発光/非発光を組み合わせることにより実現される。なお、信号線ＳＬには、デジタル画像信号が供給される。
【０１２４】
階調表示の具体的な方法としては、複数の領域に分割された副画素５０におけるＥＬ素子１１の発光部分の面積がビットに対応して重み付けされている。このように、等分に分割するのではなく、発光部分の面積比をビットに対応して１：２：４：…：２(n-1)と重み付けすることにより、２n階調を表示させることが可能となる。
【０１２５】
なお、図２８の例では、４ビットのデータにより１６階調の表示が可能である。また、図３０に示すように６つの副画素５０を備える構成では、６ビットのデータにより６４階調の表示が可能となる。勿論、副画素の電極レイアウトは、図２８及び図３０に限られたものでない。
【０１２６】
このように、専用の電流供給線がなく、画素の開口率を大きくとることが可能な構成である本発明においては、特に面積階調方式を採用することにより、表示の均一性、階調性に優れたアクティブマトリクス型ＥＬ表示装置を実現するのにきわめて有効である。
【０１２７】
（実施の形態１１）
図３１は実施の形態１１に係るアクティブマトリクス型ＥＬ表示装置の回路図である。本実施の形態１１は実施の形態７に類似し、対応する部分には同一の参照符号を付す。なお、図３１は単位画素に関する構成のみを示している。本実施の形態１１ではオフセットキャンセラー機能を有する回路構成とすることを特徴とするものであり、スイッチング用トランジスタＴｒ１及び駆動用トランジスタＴｒ２の他に、電流スイッチ信号によりＯＮ／ＯＦＦ制御されるスイッチング用トランジスタＴｒ３及びトランジスタリセット信号によりＯＮ／ＯＦＦ制御されるスイッチング用トランジスタＴｒ４が備えられている。
【０１２８】
次いで、上記回路におけるオフセットキャンセラー機能について説明すると、先ず、トランジスタＴｒ２のしきい値電圧ＶｔをコンデンサＣ１にメモリする。具体的には、トランジスタＴｒ１がＯＦＦである期間において、トランジスタＴｒ３がＯＦＦで、かつ、トランジスタＴｒ４がＯＮとされる。これにより、コンデンサＣ１の端子間電圧がＶｔまで上昇する。即ち、コンデンサＣ１にＶｔがメモリされたことになる。このとき、走査線ＧＬの電位をＶｄｄとすると、接続点７１の電位はＶｄｄ−Ｖｔとなる。
【０１２９】
次いで、トランジスタＴｒ３がＯＮで、かつ、トランジスタＴｒ４がＯＦＦとされ、ＥＬ素子と走査線ＧＬ（電流供給線に相当）とが接続状態となる。
【０１３０】
次いで、トランジスタＴｒ３がＯＮで、かつ、トランジスタＴｒ４がＯＦＦの状態で、トランジスタＴｒ１がＯＮとなり、画像信号電圧ＶonがコンデンサＣ２を介してトランジスタＴｒ２のゲートに印加される。このとき、予めコンデンサＣ１にＶｔがメモリされているため、接続点７１の電位（トランジスタＴｒ２のゲート電位に相当）はＶon＋Ｖｄｄ＋Ｖｔとなる。従って、トランジスタＴｒ２の電流値はｆ（Ｖon＋Ｖｄｄ＋Ｖｔ−Ｖｔ）となり、Ｖｔが相殺された値についての関数となるため、トランジスタＴｒ２のしきい値Ｖｔにバラツキがあっても、それに影響されることなくＥＬ素子を駆動することができる。
【０１３１】
そして、本実施の形態においては、上記のオフセットキャンセラー機能を有する構成において、駆動用トランジスタＴｒ２のソースに走査線ＧＬを接続することにより、上記実施の形態と同様に走査線ＧＬからＥＬ素子１１に電流を供給することができ、また、走査線ＧＬよりブランキング信号を与えることができる。
【０１３２】
（その他の事項）
（１）上記実施の形態１〜４では、駆動用トランジスタのゲートは補助容量を介して後段走査線と接続され、後段走査線よりブランキング信号を与えるようにしたけれども、本発明はこれに限定されるものではない。即ち、後段走査線に代えて何れかの走査線を補助容量と接続し、その走査線からブランキング信号を与えるようにしてもよい。従って、例えば、選択画素自身の走査線を用いることも可能である。但し、この場合は、選択パルスのオンからオフへの変化に伴って、画素自身の走査線に接続された駆動用トランジスタの寄生容量の影響で、画素電極の電位が変化することが予想され、これを防止するためには大きな蓄積容量を付加する必要がある。この点に関し、ブランキング信号を与える走査線を後段走査線とすることにより、かかる問題を解決することが可能である。なぜならブランキング信号を与える走査線を後段走査線とすることにより、配線の引き回しも必要最小限でよく、トランジスタの寄生容量による電位変動も最小限に抑えることが可能となる等のメリットを有する。従って、特定走査線は画素の後段走査線とするのが、望ましい。
【０１３３】
（２）上記実施の形態１〜１１におけるスイッチング用トランジスタＴｒ１は、その要求される特性としてはリーク電流が少ない、言い換えればデータの保持特性が良好なものが望まれる。従って、スイッチング用トランジスタＴｒ１は、複数のトランジスタが直列に接続されたマルチゲート構造あるいはＬＤＤ（Lightly doped drain）構造のものを使用するのが望ましく、このようにすれば、良好なオフ特性を得ることができる。
【０１３４】
（３）上記実施の形態１〜１１におけるトランジスタＴｒ１，Ｔｒ２は、アモルファスシリコンで形成してもよく、また、ポリシリコンで形成するようにしてもよい。但し、ポリシリコンで形成する場合は、ポリシリコンはアモルファスシリコンに比較して移動度が大きく、素子の微細化が容易であるため、本発明のように１画素中に複数のトランジスタを用いる場合に特に有利である。
【０１３５】
（４）上記実施の形態１〜１１において、トランジスタを低温ポリシリコンで作製する場合、走査線側駆動回路及び信号線側駆動回路の少なくとも一方を画素部のトランジスタを作製すると同時にガラス基板上に一体形成するようにしてもよい。このように周辺駆動回路を内蔵駆動回路とすることにより、消費電力を大幅に削減することができ、また、表示装置全体の軽量・薄型化を図ることができる。
【０１３６】
（５）実施の形態７〜１１の表示装置を駆動するに当たって、実施の形態４と同様に、駆動用トランジスタＴｒ２の動作領域がリニア領域で動作する動作条件により駆動するようにしてもよい。
【０１３７】
（６）実施の形態７〜１１では、特定走査線は選択画素に接続される走査線に対して前段走査線としたけれども、本発明はこれに限定されるものではなく、何れかの走査線であればよく、例えば、選択画素自身の走査線を用いることも可能である。但し、この場合は、選択パルスのオンからオフへの変化に伴って、画素自身の走査線に接続された駆動用トランジスタの寄生容量の影響で、画素電極の電位が変化することが予想され、これを防止するためには大きな蓄積容量を付加する必要がある。この点に関し、特定走査線を前段の走査線とすることにより、かかる問題を解決することが可能である。なぜなら、書き込み終了時より次のフレームにおける前段の画素の書き込み開始まで、駆動用トランジスタのゲート電極の電位は一定に保持されるからである。しかも、特定走査線を前段の走査線とすることにより、配線の引き回しも必要最小限でよく、トランジスタの寄生容量による電位変動も最小限に抑えることが可能となる等のメリットを有する。従って、特定走査線は画素の前段走査線とするのが、望ましい。
【０１３８】
（７）本発明は、実施の形態１〜１１に限定されるものではなく、実施の形態１〜１１を適宜選択して組み合わせた構成であってもよい。
【０１３９】
【発明の効果】
以上のように本発明の構成によれば、以下の効果を奏する。
（１）各画素のＥＬ素子が画像信号に応じて発光され、希望する画像が表示されるとともに、１フレーム内にＥＬ素子が発光されないブランキング期間が挿入されることになる。従って、動画表示において、前回フレームの画像と、次回フレームの画像との間に、黒表示が挿入される。この結果、残像現象が抑制され、鮮明な画像を認識することができるようになる。
【０１４０】
（２）また、走査線を介してブランキング信号を供給することにより、ブランキングのための専用のトランジスタや、ブランキング信号用の配線が不要となる。従って、その分だけ開口率が向上する。
【０１４１】
（３）また、特定走査線からＥＬ素子に電流を供給することにより、ＥＬ素子に電流を供給するための専用の電流供給線が不要となる。この結果、従来例よりも開口率を大きくすることができると共に、電流供給線に起因した層間ショート、層内ショートによる線欠陥の発生を防止し、歩留まりの向上したＥＬ表示装置を構成することができる。
【図面の簡単な説明】
【図１】実施の形態１に係るＥＬ表示装置の構成を示す回路図である。
【図２】実施の形態１に係るＥＬ表示装置に用いられる走査線側駆動回路の構成を示す回路図である。
【図３】セレクト回路Ａ１の構成を示す回路図である。
【図４】実施の形態１に係るＥＬ表示装置の一画素の構成を示す断面図である。
【図５】実施の形態１に係るＥＬ表示装置の一画素の構成を示す平面図である。
【図６】実施の形態１に係るＥＬ表示装置の発光動作のタイミングチャ−トであって、図６（ａ）は画像信号電圧の波形図であり、図６（ｂ）は走査線ＧＬａの電圧の波形図であり、図６（ｃ）は走査線ＧＬｂの電圧の波形図である。
【図７】実施の形態１におけるＥＬ素子の発光動を説明するための上下に隣接する画素１０ａ，１０ｂの構成図である。
【図８】実施の形態２に係るＥＬ表示装置の一画素の構成を示す断面図である。
【図９】実施の形態２に係るＥＬ表示装置の発光動作のタイミングチャ−トであって、図９（ａ）は画像信号電圧の波形図であり、図９（ｂ）は走査線ＧＬｃの電圧の波形図であり、図９（ｃ）は走査線ＧＬｄの電圧の波形図である。
【図１０】実施の形態２におけるＥＬ素子の発光動を説明するための上下に隣接する画素１０ｃ，１０ｄの構成図である。
【図１１】実施の形態３に係るＥＬ表示装置の表示部の平面図である。
【図１２】実施の形態３に係るＥＬ表示装置の表示部の回路図である。
【図１３】実施の形態３に係るＥＬ表示装置の表示部の変形例を示す平面図である。
【図１４】実施の形態４に係るＥＬ表示装置におけるＥＬ素子と駆動用トランジスタの動作点解析を行った結果を示すシミュレーション図である。
【図１５】実施の形態５に係るＥＬ表示装置の表示部の回路図である。
【図１６】実施の形態５に係るＥＬ表示装置の発光動作のタイミングチャ−トである。
【図１７】実施の形態６に係るＥＬ表示装置の表示部の回路図である。
【図１８】実施の形態６に係るＥＬ表示装置の発光動作のタイミングチャ−トである。
【図１９】実施の形態７に係るアクティブマトリクス型ＥＬ表示装置の構成を示す回路図である。
【図２０】実施の形態７に係るアクティブマトリクス型ＥＬ表示装置に用いられる走査線側駆動回路４Ａの構成を示す回路図である。
【図２１】実施の形態７のＥＬ素子の発光動作のタイミングチャ−トであって、図２１（ａ）は画像信号電圧の波形図であり、図２１（ｂ）は走査線ＧＬａの電圧の波形図であり、図２１（ｃ）は走査線ＧＬｂの電圧の波形図である。
【図２２】実施の形態７におけるＥＬ素子の発光動を説明するための上下に隣接する画素１０ａ，１０ｂの構成図である。
【図２３】実施の形態８に係るＥＬ表示装置の回路図である。
【図２４】実施の形態８に係るＥＬ表示装置の発光動作のタイミングチャ−トであって、図２４（ａ）は画像信号電圧の波形図であり、図２４（ｂ）は走査線ＧＬａの電圧の波形図であり、図２４（ｃ）は走査線ＧＬｂの電圧の波形図である。
【図２５】駆動用トランジスタに接続された画素電極がアノ−ド電極となる場合における、走査線及び該走査線を流れる電流により駆動されるＥＬ素子等を含めた等価回路である。
【図２６】駆動用トランジスタに接続された画素電極がカソ−ド電極となる場合における、走査線及び該走査線を流れる電流により駆動されるＥＬ素子等を含めた等価回路である。
【図２７】図２５及び図２６の等価回路に対して回路シミュレーションを行った結果を示すグラフである。
【図２８】実施の形態１０に係る表示装置の表示部の平面図である。
【図２９】実施の形態１０に係る表示装置の回路図である。
【図３０】実施の形態１０に係るＥＬ表示装置の表示部の変形例を示す平面図である。
【図３１】実施の形態１１に係るアクティブマトリクス型ＥＬ表示装置の回路図である。
【図３２】従来例の構成を示す回路図である。
【図３３】従来例の構成を示す平面図である。
【符号の説明】
１ ：液晶表示装置
２ ：表示部
４，４Ａ ：走査線側駆動回路
６ ：信号線側駆動回路
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ：単位画素
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ ：ＥＬ素子
１３，１３ａ，１３ｂ，１３ｃ，１３ｄ ：補助容量
４０ ：バッファ
６０ ：共通ライン
７０ ：電流供給線
８０ ：ブランキング信号駆動回路
Ｔｒ１，Ｔｒ１ａ，Ｔｒ１ｂ，Ｔｒ１ｃ，Ｔｒ１ｄ ：スイッチング用トランジスタ
Ｔｒ２，Ｔｒ２ａ，Ｔｒ２ｂ，Ｔｒ２ｃ，Ｔｒ２ｄ ：駆動用トランジスタ
ＧＬ１，ＧＬ２，…，ＧＬａ，ＧＬｂ，ＧＬｃ，ＧＬｄ ：走査線
ＳＬ１，ＳＬ２，…，ＳＬａ，ＳＬｂ，ＳＬｃ，ＳＬｄ ：信号線
ＢＬ，ＢＬn-1，ＢＬn ：ブランキング信号用配線
Claims (16)
- 走査信号が供給される複数の走査線と画像信号が供給される複数の信号線を備えるとともに、単位画素がマトリクス状に配列され、各単位画素は、ＥＬ素子と、電流供給線を介して前記ＥＬ素子に供給される電流量を制御する駆動用トランジスタと、走査信号によりスイッチング動作が変化するとともにスイッチング動作の変化により前記信号線と前記駆動用トランジスタのゲート電極との導通・遮断を切替えるスイッチング用トランジスタとを有してなる表示部と、
前記信号線に画像信号を供給する信号線側駆動回路と、
前記走査線に走査信号を供給するとともに、前記駆動用トランジスタのゲート電極に書き込まれた電圧を保持する保持期間内に走査線を介して、前記ＥＬ素子の発光状態を強制的に停止するためのブランキング信号を出力する走査線側駆動回路とを備え、
前記ブランキング信号は、前記駆動用トランジスタをＯＦＦ状態に強制的に設定する信号であり、
前記単位画素は、一方の電極が前記駆動用トランジスタのゲート電極に接続され、他方の電極が前記複数の走査線のうちの何れか１つの特定走査線に接続された補助容量を備え、
前記ブランキング信号は前記特定走査線から前記補助容量を介して駆動用トランジスタのゲート電極に与えられるＥＬ表示装置。 - 前記特定走査線が、選択されている画素に接続されている走査線に対して、後段の走査線である請求項１記載のＥＬ表示装置。
- 前記スイッチング用トランジスタ及び前記駆動用トランジスタはともにＰチャネル型トランジスタであり、前記ＥＬ素子のアノード電極が画素電極として構成され、前記ＥＬ素子のカソ−ド電極が対向電極として構成された請求項２記載のＥＬ表示装置。
- 前記スイッチング用トランジスタ及び前記駆動用トランジスタはともにＮチャネル型トランジスタであり、前記ＥＬ素子のカソ−ド電極が画素電極として構成され、前記ＥＬ素子のアノ−ド電極が対向電極として構成された請求項２記載のＥＬ表示装置。
- 前記スイッチング用トランジスタは、複数のトランジスタが直列に接続されたマルチゲート構造を有するトランジスタである請求項２記載のＥＬ表示装置。
- 前記スイッチング用トランジスタは、ＬＤＤ（Lightly dopeddrain）構造を有するトランジスタである請求項２記載のＥＬ表示装置。
- 前記各単位画素は複数の副画素に分割され、前記副画素は、それぞれ個別に副画素電極、スイッチング用トランジスタ、駆動用トランジスタ、補助容量及び走査線を備え、前記各副画素のオン／オフを組み合わせることにより階調が表示されるとともに、各副画素毎に走査線を介してブランキング信号が与えられ請求項２記載のＥＬ表示装置。
- 前記副画素におけるＥＬ素子の発光部分の面積が、表示する階調に応じて入力されるビット数に対応して重み付けされている請求項７記載のＥＬ表示装置。
- 前記スイッチング用トランジスタ及び前記駆動用トランジスタが、ポリシリコンで形成されている請求項２記載のＥＬ表示装置。
- 前記駆動用トランジスタの動作領域がリニア領域である請求項２記載のＥＬ表示装置。
- 前記複数の走査線のうちの何れか１つの特定走査線が前記駆動用トランジスタを介して前記ＥＬ素子のアノ−ド電極と接続され、前記ＥＬ素子のカソ−ド電極は対向電極として構成され、前記特定走査線が前記電流供給線を兼ねており、前記特定走査線から前記ＥＬ素子に向けて流れる電流によって前記ＥＬ素子が発光駆動され、前記ブランキング信号は前記特定走査線より供給されるとともに、このブランキング信号はＥＬ素子のカソ−ド電極の電位よりも低い電圧レベルに設定された信号である請求項１記載のＥＬ表示装置。
- 前記複数の走査線のうちの何れか１つの特定走査線が前記駆動用トランジスタを介して前記ＥＬ素子のカソ−ド電極と接続され、前記ＥＬ素子のアノ−ド電極は対向電極として構成され、前記特定走査線が前記電流供給線を兼ねており、前記ＥＬ素子から前記特定走査線に向けて流れる電流によって前記ＥＬ素子が発光駆動され、前記ブランキング信号は前記特定走査線より供給されるとともに、このブランキング信号はＥＬ素子のアノ−ド電極の電位よりも高い電圧レベルに設定された信号である請求項１記載のＥＬ表示装置。
- 前記特定走査線が、前段走査線である請求項１１記載のＥＬ表示装置。
- 前記特定走査線のインピーダンスと前記特定走査線に接続される走査線側駆動回路における最終段バッファの出力インピーダンスの和が、前記特定走査線に接続されるＥＬ素子のインピーダンスに対して２０％以下である請求項１１記載のＥＬ表示装置。
- 前記各単位画素は複数の副画素に分割され、前記副画素は、それぞれ個別に副画素電極、スイッチング用トランジスタ、駆動用トランジスタ、補助容量及び走査線を備え、前記各副画素のオン／オフを組み合わせることにより階調が表示されるとともに、各副画素毎に走査線を介してブランキング信号が与えられ請求項１１記載のＥＬ表示装置。
- 前記副画素におけるＥＬ素子の発光部分の面積が、表示する階調に応じて入力されるビット数に対応して重み付けされている請求項１５記載のＥＬ表示装置。
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