JP2007041560A - 表示装置及び表示装置の駆動方法 - Google Patents
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Abstract
【課題】時間階調方式で表示するときに発生する擬似輪郭の低減を課題とする。
【解決手段】１つの画素を、各サブ画素の面積比が２０：２１：２２：・・・・：２ｍ−３：２ｍ−２：２ｍ−１（ｍはｍ≧２の整数）となるように、ｍ個のサブ画素に分割するとともに、１フレームを、各サブフレームの点灯期間の比率が２０：２ｍ：２２×ｍ：・・・・：２（ｎ−３）×ｍ：２（ｎ−２）×ｍ：２（ｎ−１）×ｍ（ｎはｎ≧２の整数）となるように、ｎ個のサブフレームに分割する。そして、ｎ個の各サブフレームにおいてｍ個の各サブ画素の点灯のさせ方を制御することにより、階調を表現する。また、ｎ個のサブフレームのうち最長の点灯期間を有するサブフレームを、その半分の長さの点灯期間を有する２個のサブフレームにさらに分割することにより、擬似輪郭をより低減できる。
【選択図】図３
【解決手段】１つの画素を、各サブ画素の面積比が２０：２１：２２：・・・・：２ｍ−３：２ｍ−２：２ｍ−１（ｍはｍ≧２の整数）となるように、ｍ個のサブ画素に分割するとともに、１フレームを、各サブフレームの点灯期間の比率が２０：２ｍ：２２×ｍ：・・・・：２（ｎ−３）×ｍ：２（ｎ−２）×ｍ：２（ｎ−１）×ｍ（ｎはｎ≧２の整数）となるように、ｎ個のサブフレームに分割する。そして、ｎ個の各サブフレームにおいてｍ個の各サブ画素の点灯のさせ方を制御することにより、階調を表現する。また、ｎ個のサブフレームのうち最長の点灯期間を有するサブフレームを、その半分の長さの点灯期間を有する２個のサブフレームにさらに分割することにより、擬似輪郭をより低減できる。
【選択図】図３
Description
本発明は表示装置及びその駆動方法に関し、特に面積階調方式を適用した表示装置及びその駆動方法に関する。
近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイなどに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。また発光素子の輝度は、発光素子を流れる電流値によって制御される。
このような表示装置の発光階調を制御する駆動方式として、デジタル階調方式とアナログ階調方式とがある。デジタル階調方式はデジタル制御で発光素子をオンオフさせ、階調を表現している。一方、アナログ階調方式には、発光素子の発光強度をアナログ制御する方式と発光素子の発光時間をアナログ制御する方式がある。
デジタル階調方式の場合、発光・非発光の２状態しかないため、このままでは、２階調しか表現できない。そこで、別の手法を組み合わせて、多階調化を図ることが行われている。多階調化のための手法としては、面積階調方式や時間階調方式を用いられることが多い。
面積階調方式とは、点灯している部分の面積を制御して、階調を表現する方法である。つまり、１つの画素を複数のサブ画素に分割し、点灯しているサブ画素の数や面積を制御して、階調を表現している（例えば、特許文献１、特許文献２参照）。面積階調方式の欠点としては、サブ画素の数を多くすることができないため、高解像度化や多階調化が難しいことが挙げられる。
また、時間階調方式とは、発光している期間の長さや、発光した回数を制御して、階調を表現する方法である。つまり、１フレームを複数のサブフレームに分割し、各サブフレームに、発光回数や発光時間などの重み付けを行い、重み付けの総量（発光回数の総和や、発光時間の総和）を階調ごとに差を付けることによって、階調を表現している。このような時間階調方式を用いると、擬似輪郭（または偽輪郭）などと呼ばれる表示不良を起こすことが知られており、その対策が検討されている（例えば、特許文献３乃至特許文献９参照）。
特開平１１−７３１５８号公報
特開２００１−１２５５２６号公報
特許第２９０３９８４号公報
特許第３０７５３３５号公報
特許第２６３９３１１号公報
特許番号３３２２８０９号公報
特開平１０−３０７５６１号公報
特許第３５８５３６９号公報
特許第３４８９８８４号公報
従来より、さまざまな擬似輪郭を低減する方法が提案されているが、擬似輪郭低減の効果はまだ十分ではなく、さらに改善することが要求されていた。
例えば、特許文献４における中間調表示方法に従い、ある二つの画素に着目すると、疑似輪郭を必ずしも防止できないことがわかる。具体的な一例として、画素Ａでは階調数１２７を表現し、その隣の画素Ｂでは階調数１２８を表現するとする。その場合の、各サブフレームにおける点灯・非点灯の状態を、図６４に示す。例えば、視線が動かずに、ずっと画素Ａのみ、若しくは画素Ｂのみを見ていた場合を図６４（Ａ）に示す。この場合は擬似輪郭が生じない。なぜなら、視線が通っていった場所の明るさについて和を取ったもので、目が明るさを感じる。よって、画素Ａでは、階調数が１２７（＝１＋２＋４＋８＋１６＋３２＋３２＋３２）であると感じ、画素Ｂでは、階調数が１２８（＝３２＋３２＋３２＋３２）であると感じる。すなわち、正しい階調を目が感じていることになる。
一方、視線が、画素Ａから画素Ｂへ、もしくは、画素Ｂから画素Ａに移った場合を図６４（Ｂ）に示す。この場合、視線の動き方によって、あるときは階調数が９６（＝３２＋３２＋３２）と感じ、あるときは、階調数が１５９（＝１＋２＋４＋８＋１６＋３２＋３２＋３２＋３２）と感じてしまう。本来は、階調数が１２７と１２８に見えるべきであるのに、階調数が９６や１５９に見えてしまい、擬似輪郭が発生してしまう。
図６４では、８ビット階調（２５６階調）の場合について示した。次に、図６５では、４ビット階調（１６階調）の場合を示す。ここでも同様に、視線の動き方によって、あるときは、階調数が４（＝４）と感じ、あるときは、階調数が１１（＝１＋２＋４＋４）と感じてしまう。本来は、階調数が７と８に見えるべきであるのに、階調数が４や１１に見えてしまい、擬似輪郭が発生してしまう。
本発明はこのような問題点に鑑み、多階調表示が可能であると同時に、少ないサブフレーム数で構成され、擬似輪郭を低減できる表示装置、およびそれを用いた駆動方法を提供することを目的とする。
本発明の一は、発光素子が設けられたｍ個（ｍはｍ≧２の整数）のサブ画素を含む複数の画素を有し、前記ｍ個のサブ画素の面積比を２０：２１：２２：・・・・：２ｍ−３：２ｍ−２：２ｍ−１とし、前記ｍ個のサブ画素のそれぞれにおいて、１フレームをｎ個（ｎはｎ≧２の整数）のサブフレームに分割し、前記ｎ個のサブフレームの点灯期間の長さの比を２０：２ｍ：２２ｍ：・・・・：２（ｎ−３）ｍ：２（ｎ−２）ｍ：２（ｎ−１）ｍとし、前記ｎ個のサブフレームのそれぞれにおいて、前記ｍ個のサブ画素が点灯状態にあるサブフレームの点灯期間の総和を制御することにより、前記画素の階調を表現することを特徴とする表示装置の駆動方法及び表示装置である。
ここで、ｎ個のサブフレームのうち少なくとも１個のサブフレームを、そのサブフレームが有する点灯期間の半分の長さの点灯期間を有する２個のサブフレームにさらに分割することも選択できる。また、点灯期間をさらに分割するサブフレームが、ｎ個のサブフレームのうち最長の点灯期間を有するサブフレームであっても良い。ｎ個のサブフレームが、点灯期間の昇順もしくは降順に配置されていても良い。
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有するトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板などに配置することが出来る。
本明細書において、接続されているとは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、別の素子やスイッチなど）が配置されていてもよい。
なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、スイッチを介して出力する電圧（つまりスイッチへの入力電圧）が、出力電圧に対して、高かったり、低かったりして、状況が変化する場合においても、スイッチを適切に動作させることが出来る。
なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。なお、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたものも含んでもよい。
なお、本明細書中において、ゲートとは、ゲート電極とゲート配線（ゲート線またはゲート信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域やＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ゲート配線とは、各画素のゲート電極の間を接続したり、ゲート電極と別の配線とを接続したりするための配線のことを言う。
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する。そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
また、ゲート電極と同じ材料で形成され、ゲート電極とつながっている領域も、ゲート電極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線とつながっている領域も、ゲート配線と呼んでも良い。このような領域は、厳密な意味では、チャネル領域とオーバーラップしていなかったり、別のゲート電極と接続させる機能を有してなかったりする場合がある。しかし、製造マージンなどの関係で、ゲート電極やゲート配線と同じ材料で形成され、ゲート電極やゲート配線とつながっている領域がある。よって、そのような領域もゲート電極やゲート配線と呼んでも良い。
また、例えば、マルチゲートのトランジスタにおいて、１つのトランジスタのゲート電極と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような領域は、ゲート電極とゲート電極とを接続させるための領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのトランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲート電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、ゲート電極やゲート配線と呼んでも良い。また、例えば、ゲート電極とゲート配線とを接続してさせている部分の導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
なお、ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域について、その一部分のことを言う。
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続したり、ソース電極と別の配線とを接続したりするための配線のことを言う。
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、製造マージンなどの関係で、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域もソース電極やソース配線と呼んでも良い。
また、例えば、ソース電極とソース配線とを接続してさせている部分の導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。
なお、ドレインについては、ソースと同様である。
なお、トランジスタはその構造上、ソースとドレインの区別が困難である。さらに、回路の動作によっては、電位の高低が入れ替わる場合もある。したがって、本明細書中では、ソースとドレインは特に特定せず、第１の電極、第２の電極と記述する。例えば、第１の電極がソースである場合には、第２の電極とはドレインを指し、逆に第１の電極がドレインである場合には、第２の電極とはソースを指すものとする。
なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。
なお、本発明においては、１画素とは、１つの色要素を示すものとする。従って、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との３画素から構成されるものとする。なお、色要素は、３色に限定されず、それ以上の数を用いてもよいし、ＲＧＢ以外の色を用いてもよい。例えば、白色（Ｗ）を加えてＲＧＢＷとしてもよい。また、ＲＧＢに、例えば、イエロー、シアン、マゼンダなど１色以上を追加したものでもよい。また、例えば、ＲＧＢの中の少なくとも１色について、類似した色を追加してもよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、波長が異なっている。このような色要素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低減したりすることが出来る。
なお、本発明において、画素は、マトリクス状に配置（配列）されている場合を含んでいる。ここで、画素がマトリクスに配置（配列）されているとは、縦縞と横縞を組み合わせたいわゆる格子状にストライプ配置されている場合を含んでいる。そして、３色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、３つの色要素のドットがいわゆるデルタ配置されている場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。
なお、本明細書中では、発光素子として、有機ＥＬ素子を例に挙げて説明するが、本発明の内容は、有機ＥＬ素子を用いた表示装置以外にも適用することが可能である。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタル・マイクロミラー・デバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を用いた表示装置に適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある。
本発明では、面積階調方式と時間階調方式を組み合わせることにより、多階調表示が可能となるとともに、擬似輪郭を低減することが可能となる。したがって、表示品位が向上し、綺麗な画像をみることが出来るようになる。また、従来の時間階調方式よりもデューティー比（１フレームにおける点灯期間の割合）を向上させることができ、発光素子にかかる電圧が小さくなる。したがって、消費電力を低減でき、発光素子の劣化も少なくなる。
以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施形態では、本発明の駆動方式を４ビット表示（１６階調）の場合、及び６ビット表示（６４階調）の場合に適用した例について述べる。
本実施形態では、本発明の駆動方式を４ビット表示（１６階調）の場合、及び６ビット表示（６４階調）の場合に適用した例について述べる。
本実施形態の駆動方式は、１つの画素を複数のサブ画素に分割し、点灯しているサブ画素の数や面積を制御して階調を表現する面積階調方式と、１フレームを複数のサブフレームに分割し、各サブフレームに、発光回数や発光時間などの重み付けを行い、重み付けの総量を階調ごとに差を付けることによって階調を表現する時間階調方式を組み合わせるものである。つまり、１つの画素を、ｍ個（ｍはｍ≧２の整数）のサブ画素に分割し、ｍ個のサブ画素の面積比を２０：２１：２２：・・・・：２ｍ−３：２ｍ−２：２ｍ−１とする。また、１フレームをｎ個（ｎはｎ≧２の整数）のサブフレームに分割し、ｎ個のサブフレームの点灯期間の長さの比を２０：２ｍ：２２ｍ：・・・・：２（ｎ−３）ｍ：２（ｎ−２）ｍ：２（ｎ−１）ｍとする。そして、ｎ個の各サブフレームにおいてｍ個の各サブ画素の点灯のさせ方を制御することにより、階調を表現する。
まず、４ビット階調（１６階調）の場合について考える。始めに、各階調の表現方法、つまり、各階調において、各サブフレームで各サブ画素をどのように点灯させるのかについて説明する。本実施形態では、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割し、１フレームを、各サブフレームの点灯期間の比率が１：４となるように、２個のサブフレーム（ＳＦ１、ＳＦ２）に分割した場合を例に挙げて説明する。なお、この例は、ｍ＝２、ｎ＝２に対応する。
ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間をＳＦ１＝１、ＳＦ２＝４とした場合の各階調の表現方法を図１に示す。なお、図１の見方として、各サブフレームにおいて○印がついているサブ画素は点灯し、×印がついているサブ画素は非点灯であることを示している。
本実施の形態では、各サブ画素の面積と各サブフレームの点灯期間の積を、実質的な発光強度と考える。例えば、サブフレーム１（ＳＦ１）では、サブ画素１（ＳＰ１）のみが点灯した場合、サブ画素１の面積が１であるため、発光強度は１となる。また、サブ画素２（ＳＰ２）のみが点灯した場合、サブ画素２の面積が２であるため、発光強度は２となる。一方、サブフレーム２（ＳＦ２）では、サブ画素１のみが点灯した場合、サブ画素１の面積は１であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の４倍となっているため、発光強度は４となる。また、サブ画素２のみが点灯した場合、サブ画素２の面積は２であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の４倍となっているため、発光強度は８となる。このように、サブ画素の面積とサブフレームの点灯期間の組合せによって、異なる発光強度を作り出すことができ、この発光強度でもって階調を表現する。
例えば、階調数１を表現する場合は、サブフレーム１でサブ画素１を点灯させる。階調数２を表現する場合は、サブフレーム１でサブ画素２を点灯させる。階調数３を表現する場合は、サブフレーム１でサブ画素１とサブ画素２を点灯させる。階調数６を表現する場合は、サブフレーム１でサブ画素２を点灯させ、サブフレーム２でサブ画素１を点灯させる。その他の階調数についても同様に、各サブフレームで点灯させる各サブ画素を選択する。
以上のように、各サブフレームで点灯させるサブ画素を選択することにより、４ビット階調（１６階調）を表現することができる。
本実施の形態の駆動方式を用いると、擬似輪郭を低減させることができる。例えば、図１において、画素Ａでは、階調数７を表示し、画素Ｂでは、階調数８で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図２に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調数が８（＝８）と感じ、あるときは、階調数が１０（＝２＋８）と感じる。本来は、階調数が７と８に見えるべきであるのに、階調数が８や１０に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため、擬似輪郭が低減される。
なお、各サブフレームにおける点灯期間の長さは１、４であるとしたが、これに限定されない。また、サブフレームの分割数は２個としたが、これに限定されない。
例えば、一般にｎ個のサブフレームのうち少なくとも１個のサブフレームを、そのサブフレームが有する点灯期間の半分の点灯期間を有する２個のサブフレームにさらに分割してもよい。特に、点灯期間をさらに分割するサブフレームとして、前記ｎ個のサブフレームのうち最長の点灯期間を有するサブフレームを選択してもよい。
つまり、４ビット階調（１６階調）の場合、図１において最長の点灯期間４を有するサブフレーム２を、その半分の点灯期間２を有する２個のサブフレームにさらに分割してもよい。そこで、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割し、１フレームを、各サブフレームの点灯期間の比率が１：２：２となるように、３個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３）に分割した例を、図３に示す。ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間をＳＦ１＝１、ＳＦ２＝２、ＳＦ３＝２とする。
図３において、サブフレーム１（ＳＦ１）では、サブ画素１（ＳＰ１）のみが点灯した場合、サブ画素１の面積が１であるため、発光強度は１となる。また、サブ画素２（ＳＰ２）のみが点灯した場合、サブ画素２の面積が２であるため、発光強度は２となる。一方、サブフレーム２（ＳＦ２）及びサブフレーム３（ＳＦ３）では、サブ画素１のみが点灯した場合、サブ画素１の面積は１であるが、サブフレーム２及びサブフレーム３の点灯期間がサブフレーム１の点灯期間の２倍となっているため、発光強度は２となる。また、サブ画素２のみが点灯した場合、サブ画素２の面積は２であるが、サブフレーム２及びサブフレーム３の点灯期間がサブフレーム１の点灯期間の２倍となっているため、発光強度は４となる。このように、サブ画素の面積とサブフレームの点灯期間の組合せによって、異なる発光強度を作り出すことができ、この発光強度でもって４ビット階調（１６階調）を表現する。
図３のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図３において、画素Ａでは、階調数７を表示し、画素Ｂでは、階調数８で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図４に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調数が６（＝４＋２）と感じ、あるときは、階調数が７（＝１＋２＋４）と感じる。本来は、階調数が７と８に見えるべきであるのに、階調数が６や７に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため、擬似輪郭が低減される。
このように、各サブフレームの点灯期間をより短くしたり、サブフレームの分割数を増やすことにより、目が誤魔化され、視線が動いた場合の階調のずれがより小さくなる。したがって、擬似輪郭を低減させる効果が大きくなる。なお、点灯期間をさらに分割するサブフレームは、最長の点灯期間を有するサブフレームに限定されないが、特に、最長の点灯期間を有するサブフレームをその半分の点灯期間を有する２個のサブフレームにさらに分割した方が、擬似輪郭を低減させる効果がより大きくなるため、より望ましい。
なお、各サブフレームの点灯期間をより短くしたり、分割数を増やすことにより、同じ階調数を表現するための各サブフレームにおけるサブ画素の選択方法が増える。したがって、各サブフレームにおける各サブ画素の選択方法は、これに限定されない。例えば、階調数８を表現する場合、図３では、サブフレーム２及びサブフレーム３でサブ画素２を点灯させていたが、サブフレーム２でサブ画素１及びサブ画素２を点灯させ、サブフレーム３でサブ画素１を点灯させてもよい。この場合を図５に示す。
なお、図５のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図５において、画素Ａでは、階調数７を表示し、画素Ｂでは、階調数８で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図６に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調数が７（＝１＋２＋２＋２）と感じ、あるときは、階調数が８（＝４＋２＋２）と感じる。本来は、階調数が７と８に見えるべきであり、正しく見えている。よって、従来の駆動方式よりも擬似輪郭が低減される。
このように、擬似輪郭が特に出やすい階調数に対して、選択的に各サブフレームにおけるサブ画素の選択方法を変えることにより、擬似輪郭を低減させる効果を大きくすることができる。
なお、各サブフレームの点灯期間の順序は、これに限定されない。例えば、図５において、各サブフレームの点灯期間をＳＦ１＝１、ＳＦ２＝２、ＳＦ３＝２としたが、ＳＦ１＝２、ＳＦ２＝１、ＳＦ３＝２としてもよいし、ＳＦ１＝２、ＳＦ２＝２、ＳＦ３＝１としてもよい。なお、各サブフレームの点灯期間の順序は、点灯期間の昇順もしくは降順となるのが望ましい。なぜならば、各サブフレームの点灯期間の順序を点灯期間の昇順もしくは降順とすることにより、視線が動いたときの階調のずれを、従来の駆動方式よりもより小さくすることができるため、従来の駆動方式よりも擬似輪郭をより低減できるからである。
なお、点灯期間の長さは、全体の階調数（ビット数）や全体のサブフレーム数などにより、適宜変わるものである。よって、点灯期間の長さが同じであっても、全体の階調数（ビット数）や全体のサブフレーム数が変われば、実際に点灯している期間の長さ（例えば、何μｓであるか）については、変わる可能性がある。
なお、点灯期間は、ずっと点灯し続ける場合に用いるものであり、点灯回数は、ある時間内において、点滅し続ける場合に用いるものである。点灯回数を用いる代表的なディスプレイは、プラズマディスプレイである。点灯期間を用いる代表的なディスプレイは、有機ＥＬディスプレイである。
なお、本実施形態では、サブ画素の数は２個としていたが、これに限定されない。例えば、１つの画素を３個のサブ画素に分割してもよい。また、各サブ画素の面積比は１：２としていたが、これに限定されない。例えば、１：４に分割してもよいし、１：８に分割してもよい。また、１：２：４に分割してもよい。
例えば、各サブ画素の面積比を１：１とすると、同じサブフレームでどちらのサブ画素を発光させても発光強度は等しくなる。したがって、同じ階調数を表現する際に、どちらのサブ画素を発光させるかを切り換えてもよい。これにより、特定のサブ画素のみ集中して発光することを防ぐことができ、画素の焼き付きを防止できる。
なお、ｍ個（ｍはｍ≧２の整数）のサブ画素のうち、ｍ個のサブ画素の面積比を２０：２１：２２：・・・・：２ｍ−３：２ｍ−２：２ｍ−１とし、ｎ個（ｎはｎ≧２の整数）のサブフレームのうち、ｎ個のサブフレームの点灯期間の長さの比を２０：２ｍ：２２ｍ：・・・・：２（ｎ−３）ｍ：２（ｎ−２）ｍ：２（ｎ−１）ｍとすることにより、少ないサブ画素数及び少ないサブフレーム数で、より多くの階調を表現することが可能となる。また、この方法で表現できる階調は、階調の変化率が一定となるため、よりなめらかな階調表示が可能となり、画質を向上させることができる。
次に、６ビット階調（６４階調）の場合について考える。本実施形態では、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割し、１フレームを、各サブフレームの点灯期間の比率が１：４：１６となるように、３個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３）に分割した場合を例に挙げて説明する。なお、この例は、ｍ＝２、ｎ＝３に対応する。
ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間をＳＦ１＝１、ＳＦ２＝４、ＳＦ３＝１６とした場合の各階調の表現方法を図７に示す。
サブフレーム１（ＳＦ１）では、サブ画素１（ＳＰ１）のみが点灯した場合、サブ画素１の面積が１であるため、発光強度は１となる。また、サブ画素２（ＳＰ２）のみが点灯した場合、サブ画素２の面積が２であるため、発光強度は２となる。一方、サブフレーム２（ＳＦ２）では、サブ画素１のみが点灯した場合、サブ画素１の面積は１であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の４倍となっているため、発光強度は４となる。また、サブ画素２のみが点灯した場合、サブ画素２の面積は２であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の４倍となっているため、発光強度は８となる。同様に、サブフレーム３（ＳＦ３）では、サブ画素１のみが点灯した場合、サブ画素１の面積は１であるが、サブフレーム３の点灯期間がサブフレーム１の点灯期間の１６倍あるため、発光強度は１６となる。また、サブ画素２のみが点灯した場合、サブ画素２の面積は２であるが、サブフレーム３の点灯期間がサブフレーム１の点灯期間の１６倍となっているため、発光強度は３２となる。このように、サブ画素の面積とサブフレームの点灯期間の組合せによって、異なる発光強度を作り出すことができ、この発光強度でもって６ビット階調（６４階調）を表現する。
本発明の駆動方式を用いると、擬似輪郭を低減させることができる。例えば、図７において、画素Ａでは、階調数３１を表示し、画素Ｂでは、階調数３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図８に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調数が１６（＝１６）と感じ、あるときは、階調数が４５（＝１＋４＋８＋３２）と感じる。本来は、階調数が３１と３２に見えるべきであるのに、階調数が１６や４５に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため、擬似輪郭が低減される。
なお、各サブフレームにおける点灯期間の長さは１、４、１６であるとしたが、これに限定されない。また、サブフレームの分割数は３個としたが、これに限定されない。
例えば、図７において最長の点灯期間１６を有するサブフレーム３を、その半分の点灯期間８を有する２個のサブフレームにさらに分割してもよい。そこで、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割し、１フレームを、各サブフレームの点灯期間の比率が１：４：８：８となるように、４個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４）に分割した例を、図９に示す。ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間をＳＦ１＝１、ＳＦ２＝４、ＳＦ３＝８、ＳＦ４＝８とする。
図９において、サブフレーム１（ＳＦ１）では、サブ画素１（ＳＰ１）のみが点灯した場合、サブ画素１の面積が１であるため、発光強度は１となる。また、サブ画素２（ＳＰ２）のみが点灯した場合、サブ画素２の面積が２であるため、発光強度は２となる。一方、サブフレーム２（ＳＦ２）では、サブ画素１のみが点灯した場合、サブ画素１の面積は１であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の４倍となっているため、発光強度は４となる。また、サブ画素２のみが点灯した場合、サブ画素２の面積は２であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の４倍となっているため、発光強度は８となる。同様に、サブフレーム３（ＳＦ３）及びサブフレーム４（ＳＦ４）では、サブ画素１のみが点灯した場合、サブ画素１の面積は１であるが、サブフレーム３及びサブフレーム４の点灯期間がサブフレーム１の点灯期間の８倍となっているため、発光強度は８となる。また、サブ画素２のみが点灯した場合、サブ画素２の面積は２であるが、サブフレーム３及びサブフレーム４の点灯期間がサブフレーム１の点灯期間の８倍となっているため、発光強度は１６となる。このように、サブ画素の面積とサブフレームの点灯期間の組合せによって、異なる発光強度を作り出すことができ、この発光強度でもって６ビット階調（６４階調）を表現する。
図９のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図９において、画素Ａでは、階調数３１を表示し、画素Ｂでは、階調数３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１０に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調数が２４（＝１６＋８）と感じ、あるときは、階調数が２９（＝１＋４＋８＋１６）と感じる。本来は、階調数が３１と３２に見えるべきであるのに、階調数が２４や２９に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため、擬似輪郭が低減される。
このように、各サブフレームの点灯期間をより短くしたり、サブフレームの分割数を増やすことにより、目が誤魔化され、視線が動いた場合の階調のずれがより小さくなる。したがって、擬似輪郭を低減させる効果が大きくなる。なお、点灯期間をさらに分割するサブフレームは、最長の点灯期間を有するサブフレームに限定されないが、特に、最長の点灯期間を有するサブフレームをその半分の点灯期間を有する２個のサブフレームにさらに分割した方が、擬似輪郭を低減させる効果がより大きくなるため、より望ましい。
なお、各サブフレームの点灯期間をより短くしたり、分割数を増やすことにより、同じ階調数を表現するための各サブフレームにおけるサブ画素の選択方法が増える。したがって、各サブフレームにおける各サブ画素の選択方法は、これに限定されない。例えば、階調数３２を表現する場合、図９では、サブフレーム３及びサブフレーム４でサブ画素２を点灯させていたが、サブフレーム３でサブ画素１及びサブ画素２を点灯させ、サブフレーム４でサブ画素１を点灯させてもよい。この場合を図１１に示す。
なお、図１１のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図１１において、画素Ａでは、階調数３１を表示し、画素Ｂでは、階調数３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１２に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調数が２９（＝１＋４＋８＋８＋８）と感じ、あるときは、階調数が３２（＝１６＋８＋８）と感じる。本来は、階調数が３１と３２に見えるべきであるのに、階調数が２９や３２に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため、擬似輪郭が低減される。
このように、擬似輪郭が特に出やすい階調数に対して、選択的に各サブフレームにおけるサブ画素の選択方法を変えることにより、擬似輪郭を低減させる効果を大きくすることができる。
なお、本実施形態では、サブ画素の数は２個としていたが、これに限定されない。また、各サブ画素の面積比は１：２としていたが、これに限定されない。
例えば、１つの画素を、各サブ画素の面積比が１：２：４となるように、３個のサブ画素（ＳＰ１、ＳＰ２、ＳＰ３）に分割し、１フレームを、各サブフレームの点灯期間の比率が１：８となるように、２個のサブフレーム（ＳＦ１、ＳＦ２）に分割した例を、図１３に示す。ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、ＳＰ３＝４、各サブフレームの点灯期間をＳＦ１＝１、ＳＦ２＝８とする。なお、この例は、ｍ＝３、ｎ＝２に対応する。
図１３において、サブフレーム１（ＳＦ１）では、サブ画素１（ＳＰ１）のみが点灯した場合、サブ画素１の面積が１であるため、発光強度は１となる。また、サブ画素２（ＳＰ２）のみが点灯した場合、サブ画素２の面積が２であるため、発光強度は２となる。また、サブ画素３（ＳＰ３）のみが点灯した場合、サブ画素３の面積が４であるため、発光強度は４となる。一方、サブフレーム２（ＳＦ２）では、サブ画素１のみが点灯した場合、サブ画素１の面積は１であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の８倍となっているため、発光強度は８となる。また、サブ画素２のみが点灯した場合、サブ画素２の面積は２であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の８倍となっているため、発光強度は１６となる。また、サブ画素３のみが点灯した場合、サブ画素３の面積は４であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の８倍となっているため、発光強度は３２となる。このように、サブ画素の面積とサブフレームの点灯期間の組合せによって、異なる発光強度を作り出すことができ、この発光強度でもって６ビット階調（６４階調）を表現する。
図１３のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図１３において、画素Ａでは、階調数３１を表示し、画素Ｂでは、階調数３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１４に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調数が１６（＝１６）と感じ、あるときは、階調数が３６（＝４＋３２）と感じる。本来は、階調数が３１と３２に見えるべきであるのに、階調数が１６や３６に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため、擬似輪郭が低減される。
また、図１３において最長の点灯期間８を有するサブフレーム２を、その半分の点灯期間４を有する２個のサブフレームにさらに分割してもよい。そこで、１つの画素を、各サブ画素の面積比が１：２：４となるように、３個のサブ画素（ＳＰ１、ＳＰ２、ＳＰ３）に分割し、１フレームを、各サブフレームの点灯期間の比率が１：４：４となるように、３個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３）に分割した例を、図１５に示す。ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、ＳＰ３＝４、各サブフレームの点灯期間をＳＦ１＝１、ＳＦ２＝４、ＳＦ３＝４とする。
図１５において、サブフレーム１（ＳＦ１）では、サブ画素１（ＳＰ１）のみが点灯した場合、サブ画素１の面積が１であるため、発光強度は１となる。また、サブ画素２（ＳＰ２）のみが点灯した場合、サブ画素２の面積が２であるため、発光強度は２となる。また、サブ画素３（ＳＰ３）のみが点灯した場合、サブ画素３の面積が４であるため、発光強度は４となる。一方、サブフレーム２（ＳＦ２）及びサブフレーム３（ＳＦ３）では、サブ画素１のみが点灯した場合、サブ画素１の面積は１であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の４倍となっているため、発光強度は４となる。また、サブ画素２のみが点灯した場合、サブ画素２の面積は２であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の４倍となっているため、発光強度は８となる。また、サブ画素３のみが点灯した場合、サブ画素３の面積は４であるが、サブフレーム２の点灯期間がサブフレーム１の点灯期間の４倍となっているため、発光強度は１６となる。このように、サブ画素の面積とサブフレームの点灯期間の組合せによって、異なる発光強度を作り出すことができ、この発光強度でもって６ビット階調（６４階調）を表現する。
図１５のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図１５において、画素Ａでは、階調数３１を表示し、画素Ｂでは、階調数３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１６に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調数が２７（＝１＋２＋８＋１６）と感じ、あるときは、階調数が２８（＝１６＋８＋４）と感じる。本来は、階調数が３１と３２に見えるべきであるのに、階調数が２７や２８に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため、擬似輪郭が低減される。
このように、各サブフレームの点灯期間をより短くしたり、サブフレームの分割数を増やすことにより、目が誤魔化され、視線が動いた場合の階調のずれがより小さくなる。したがって、擬似輪郭を低減させる効果が大きくなる。なお、点灯期間をさらに分割するサブフレームは、最長の点灯期間を有するサブフレームに限定されないが、特に、最長の点灯期間を有するサブフレームをその半分の点灯期間を有する２個のサブフレームにさらに分割した方が、擬似輪郭を低減させる効果がより大きくなるため、より望ましい。
なお、各サブフレームの点灯期間をより短くしたり、分割数を増やすことにより、同じ階調数を表現するための各サブフレームにおけるサブ画素の選択方法が増える。したがって、各サブフレームにおける各サブ画素の選択方法は、これに限定されない。例えば、階調数３２を表現する場合、図１５では、サブフレーム２及びサブフレーム３でサブ画素３を点灯させていたが、サブフレーム２でサブ画素１及びサブ画素３を点灯させ、サブフレーム３でサブ画素１及びサブ画素２を点灯させてもよい。この場合を図１７に示す。
なお、図１７のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図１７において、画素Ａでは、階調数３１を表示し、画素Ｂでは、階調数３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１８に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調数が２７（＝１＋２＋８＋４＋４＋８）と感じ、あるときは、階調数が３２（＝１６＋４＋８＋４）と感じる。本来は、階調数が３１と３２に見えるべきであるのに、階調数が２７や３２に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため、擬似輪郭が低減される。
このように、擬似輪郭が特に出やすい階調数に対して、選択的に各サブフレームにおけるサブ画素の選択方法を変えることにより、擬似輪郭を低減させる効果を大きくすることができる。
なお、サブ画素の番号と面積の対応は、これに限定されない。例えば、図１５において、各サブ画素の面積をＳＰ１＝１、ＳＰ２＝２、ＳＰ３＝４としたが、ＳＰ１＝１、ＳＰ２＝４、ＳＰ３＝２としてもよいし、ＳＰ１＝２、ＳＰ２＝１、ＳＰ３＝４としてもよいし、ＳＰ１＝４、ＳＰ２＝２、ＳＰ３＝１としてもよい。
このように、本発明の駆動方式を用いることにより、サブフレーム数を多くせずに、擬似輪郭を低減したり、階調数を大きくして表示させることが可能となる。また、従来の時間階調方式に比べて、サブフレームの個数を少なくすることができるため、各サブフレーム点灯期間を長く設けることができる。これにより、デューティー比を向上させることができ、発光素子にかかる電圧が小さくなる。したがって、消費電力を低減でき、発光素子の劣化も少なくなる。
なお、ある階調において、各サブフレームにおけるサブ画素の選択方法を時間的に、または、場所的に変更してもよい。つまり、時刻によって、各サブフレームにおけるサブ画素の選択方法を変えてもよいし、画素によって、各サブフレームにおけるサブ画素の選択方法を変えてもよい。さらに、時刻によって変えて、かつ、画素によっても変えてもよい。
例えば、ある階調を表現するとき、フレーム数が奇数番目のときと、偶数番目のときとで、各サブフレームにおけるサブ画素の選択方法を変えてもよい。例えば、６ビット階調（６４階調）の場合、フレーム数が奇数番目のときは、図１５に示したサブ画素の選択方法で階調を表現し、偶数番目のときは、図１７に示したサブ画素の選択方法で階調を表現してもよい。このように、擬似輪郭が特に出やすい階調数に対するサブ画素の選択方法を、フレーム数が奇数番目のときと、偶数番目のときとで変えることにより、擬似輪郭を低減することができる。
なお、ここでは、擬似輪郭が特に出やすい階調数に対するサブフレームの選択方法を変えたが、任意の階調数に対して、サブ画素の選択方法を変えてもよい。
また、ある階調を表現するとき、奇数行目の画素を表示するときと、偶数行目の画素を表示するときとで、各サブフレームにおけるサブ画素の選択の仕方を変えてもよい。また、ある階調を表現するとき、奇数列目の画素を表示するときと、偶数列目の画素を表示するときとで、各サブフレームにおけるサブ画素の選択の仕方を変えてもよい。
また、ある階調を表現するとき、フレーム数が奇数番目のときと、偶数番目のときとで、サブフレームの分割数や点灯期間の比率を変えてもよい。例えば、６ビット階調（６４階調）の場合、フレーム数が奇数番目のときは、サブフレームの点灯期間の比率を１：８とした図１３のようなサブ画素の選択方法で階調を表現し、フレーム数が偶数番目のときは、サブフレームの点灯期間の比率を１：４：４とした図１５のようなサブ画素の選択方法で階調を表現してもよい。
なお、各サブフレームの点灯期間の順序は、時刻によって変化してもよい。例えば、１フレーム目と２フレーム目とで、サブフレームの点灯期間の順序が変わってもよい。また、サブフレームの点灯期間の順序は、場所によって変わってもよい。例えば、画素Ａと画素Ｂとで、サブフレームの点灯期間の順序が変わってもよい。また、それらを組み合わせて、サブフレームの点灯期間の順序が、時刻によって変化して、かつ、場所によって変化してもよい。例えば、図１５において、フレーム数が奇数番目のときは、各サブフレームの点灯期間をＳＦ１＝１、ＳＦ２＝４、ＳＦ３＝４とし、フレーム数が偶数番目のときは、ＳＦ１＝４、ＳＦ２＝１、ＳＦ３＝４としてもよい。
なお、本実施形態では、４ビット階調（１６階調）や６ビット階調（６４階調）の場合を例に挙げたが、表示する階調数はこれに限定されない。例えば、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割し、１フレームを、各サブフレームの点灯期間の比率が１：４：１６：３２：３２となるように、５個のサブフレーム（ＳＦ１〜ＳＦ５）に分割すると、８ビット階調（２５６階調）を表現することができる。この場合の各サブフレームにおけるサブ画素の選択方法を図１９、図６６、図６７、図６８に示す。図１９は階調数０〜６３、図６６は階調数６４〜１２７、図６７は階調数１２８〜１９１、図６８は階調数１９２〜２５５におけるサブ画素の選択方法を示す。
これまでは、階調数が増えると、それに線形に比例して点灯期間が増えている場合について述べた。そこで本実施形態では、ガンマ補正を行った場合について述べる。ガンマ補正とは、階調数が増えると、非線形で点灯期間が増えていくようにしたものを指す。人間の目は、輝度が線形に比例して大きくなっても、比例して明るくなっているとは感じない。輝度が高くなるほど、明るさの差を感じにくくなっている。よって、人間の目で、明るさの差を感じるようにするためには、階調数が増えていくにしたがって、点灯期間をより長くとる、つまり、ガンマ補正を行う必要がある。なお、階調数をｘ、輝度をｙとすると、輝度と階調数の関係は、以下の（１）式で表される。
ｙ ＝ Ａ×ｘγ ・・・・ （１）
ただし、（１）式において、Ａは、輝度ｙを０≦ｙ≦１に規格化するための定数である。ここで、階調数ｘの指数であるγがガンマ補正の程度を示すパラメータとなっている。
最も単純な方法は、実際に表示するビット数（階調数）よりも、多くのビット数（階調数）で表示できるようにしておく、というものである。例えば、６ビット階調（６４階調）で表示を行うとき、実際には、８ビット階調（２５６階調）を表示できるようにしておく。そして、実際に表示するときには、階調数の輝度が非線形になるようにして、６ビット階調（６４階調）で表示する。これにより、ガンマ補正を実現出来る。
一例として、６ビット階調（６４階調）を表示できるようにしておいて、ガンマ補正を行って５ビット階調（３２階調）を表示する場合の各サブフレームにおけるサブ画素の選択方法を図２０に示す。図２０は、全階調にわたってγ＝２．２となるようなガンマ補正を行って５ビット階調（３２階調）を表示する場合の各サブフレームにおけるサブ画素の選択方法を示している。なお、γ＝２．２という値は人間の視覚特性を最もよく補うような値となっており、輝度が高くなっても、最も適切な明るさの差を感じることができるようになる。図２０では、ガンマ補正済みの５ビットでの階調数が３までは、実際には６ビットの階調数０のサブフレームの選択方法で点灯させる。同様に、ガンマ補正済みの５ビットでの階調数が４のときは、実際には６ビットの階調数１で表示させ、ガンマ補正済みの５ビットでの階調数が６のときは、実際には６ビットの階調数２で表示させる。また、階調数ｘと輝度ｙのグラフを図２１に示す。図２１（Ａ）は、全階調での階調数ｘと輝度ｙの関係を示し、図２１（Ｂ）は、低階調側での階調数ｘと輝度ｙのグラフを示す。このように、ガンマ補正済みの５ビットでの階調数と、６ビットでの階調数との対応表を作成し、それに応じて、表示させればよい。これにより、γ＝２．２となるようなガンマ補正を実現出来る。
ただし、図２１（Ｂ）から分かるように、図２０の場合、階調数０〜階調数３や、階調数４〜階調数５、階調数６〜階調数７までは、同じ輝度で表示させることになる。なぜなら、６ビット表示では階調数が十分でないため、輝度の違いを表現できないからである。これを対策する方法として、次の２つが考えられる。
１つ目の方法は、表示できるビット数をさらに増やすことである。６ビットではなく、７ビット以上、好ましくは８ビット以上で表示できるようにする。その結果、低階調領域においてもなめらかな表示を行うことができる。
２つ目の方法は、低階調領域ではγ＝２．２の関係を満足しないが、輝度が線形で変化するようにして、なめらかに表示させる方法である。この場合のサブフレームの選択方法を図２２に示す。図２２では、５ビットでの階調数が１７までは、６ビットでの階調数と同じである。しかし、ガンマ補正済みの５ビットでの階調数が１８のときは、実際には６ビットの階調数１９のサブフレームの選択方法で点灯させる。同様に、ガンマ補正済みの５ビットでの階調数が１９のときは、実際には６ビットの階調数２１で表示させ、ガンマ補正済みの５ビットでの階調数が２０のときは、実際には６ビットの階調数２４で表示させる。また、階調数ｘと輝度ｙのグラフを図２３に示す。図２３（Ａ）は、全階調での階調数ｘと輝度ｙの関係を示し、図２３（Ｂ）は、低階調側での階調数ｘと輝度ｙのグラフを示す。低階調領域では、輝度が線形に変化している。このようなガンマ補正を行うことにより、低階調側がよりなめらかに表示できるようになる。
つまり、低階調領域については、輝度を線形に比例するように変化させ、それ以外の階調領域（高階調領域）については、輝度を非線形に変化させることにより、低階調領域がよりなめらかに表示できるようになる。
なお、ガンマ補正済みの５ビットでの階調数と、６ビットでの階調数との対応表は、適宜変更することが可能である。よって、対応表を変更することにより、ガンマ補正の程度（すなわち、γの値）を容易に変更することが可能である。よって、γ＝２．２に限定されない。
また、何ビット（例えばｐビット、ここでｐは整数）を表示できるようにしておいて、ガンマ補正済みで何ビット（例えばｑビット、ここでｑは整数）で表示するのかについても、これに限定されない。ガンマ補正済みで表示する場合、階調をなめらかに表現するためには、ビット数ｐを出来るだけ大きくしておくことが望ましい。ただし、あまり大きくしすぎると、サブフレーム数が多くなってしまうなど、弊害も出てきてしまう。よって、ビット数ｑとビット数ｐとの関係は、ｑ＋２≦ｐ≦ｑ＋５、とすることが望ましい。これにより、階調をなめらかに表現しつつ、サブフレーム数も増えすぎない、ということを実現できる。
（実施の形態２）
本実施形態では、タイミングチャートの例について述べる。本実施形態では、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割し、１フレームを、各サブフレームの点灯期間の比率が１：４：１６となるように、３個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３）に分割した場合（図７）を例に挙げて説明する。
本実施形態では、タイミングチャートの例について述べる。本実施形態では、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割し、１フレームを、各サブフレームの点灯期間の比率が１：４：１６となるように、３個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３）に分割した場合（図７）を例に挙げて説明する。
ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間をＳＦ１＝１、ＳＦ２＝４、ＳＦ３＝１６とする。
まず、画素に信号を書き込む期間と点灯する期間とが分離されている場合のタイミングチャートを図２４に示す。
なお、タイミングチャートとは、１フレームでの画素の発光のタイミングを示す図であり、横方向は時間、縦方向は画素が配置されている行を示している。
まず、信号書き込み期間において、１画面分の信号を全画素に入力する。この間は、画素は点灯しない。信号書き込み期間が終了したのち、点灯期間が始まり、画素が点灯する。そのときの点灯期間の長さは、１である。次に、次のサブフレームが始まり、信号書き込み期間において、１画面分の信号を全画素に入力する。この間は、画素は点灯しない。信号書き込み期間が終了したのち、点灯期間が始まり、画素が点灯する。そのときの点灯期間の長さは、４である。
同様のことを繰り返すことにより、点灯期間の長さが、１、４、１６という順序で配置される。
このように、画素に信号を書き込む期間と点灯する期間とが分離されている駆動方法は、プラズマディスプレイに適用することが好適である。なお、プラズマディスプレイに用いる場合は、初期化の動作などが必要になる。しかしながら、図２４では、簡単のため、省略している。
また、この駆動方法は、ＥＬディスプレイ（有機ＥＬディスプレイ、無機ＥＬディスプレイ又は無機と有機とを含む素子からなるディスプレイなど）やフィールドエミッションディスプレイやデジタル・マイクロミラー・デバイス（ＤＭＤ）を用いたディスプレイなどに適用することも好適である。
その場合の画素構成を図２５に示す。図２５は、走査線を複数設け、どの走査線を選択するかを制御して、発光させる発光素子の数を変えることにより、階調を表現する場合の構成例である。なお、図２５では、各サブ画素の面積を発光素子の数で表現している。したがって、サブ画素１には発光素子を１個、サブ画素２には発光素子を２個記載している。
まず、図２５に示した画素の構成について説明する。サブ画素１は、第１の選択トランジスタ２５１１、第１の駆動トランジスタ２５１３、第１の保持容量２５１２、信号線２５１５、第１の電源線２５１６、第１の走査線２５１７、第１の発光素子２５１４、第２の電源線２５１８から構成される。
第１の選択トランジスタ２５１１は、ゲート電極が、第１の走査線２５１７に接続され、第１の電極が、信号線２５１５に接続され、第２の電極が、第１の保持容量２５１２の第２の電極、及び第１の駆動トランジスタ２５１３のゲート電極と接続される。第１の保持容量２５１２は、第１の電極が、第１の電源線２５１６に接続される。第１の駆動トランジスタ２５１３は、第１の電極が、第１の電源線２５１６に接続され、第２の電極が、第１の発光素子２５１４の第１の電極に接続される。第１の発光素子２５１４は、第２の電極が、第２の電源線２５１８に接続される。
サブ画素２は、第２の選択トランジスタ２５２１、第２の駆動トランジスタ２５２３、第２の保持容量２５２２、信号線２５１５、第１の電源線２５１６、第２の走査線２５２７、第２の発光素子２５２４、第３の電源線２５２８から構成される。なお、サブ画素２の各素子及び配線の接続は、サブ画素１と同様であるため、説明を割愛する。
次に、図２５に示した画素の動作について説明する。ここでは、サブ画素１の動作について説明する。第１の走査線２５１７の電位を高くすることにより、第１の走査線２５１７を選択し、第１の選択トランジスタ２５１１をオン状態にして、信号線２５１５から信号を第１の保持容量２５１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ２５１３の電流が制御され、第１の電源線２５１６から、第１の発光素子２５１４に電流が流れる。なお、サブ画素２の動作については、サブ画素１の動作と同様であるため、説明を割愛する。
このとき、第１及び第２の走査線のうち、どの走査線を選択するかによって、発光する発光素子の数が変化する。例えば、第１の走査線２５１７のみを選択した場合は、第１の選択トランジスタ２５１１のみがオン状態となり、第１の駆動トランジスタ２５１３のみの電流が制御されるため、第１の発光素子２５１４のみが発光する。つまり、サブ画素１のみ発光する。一方、第２の走査線２５２７のみを選択した場合は、第２の選択トランジスタ２５２１のみがオン状態となり、第２の駆動トランジスタ２５２３のみの電流が制御されるため、第２の発光素子２５２４のみが発光する。つまり、サブ画素２のみ発光する。また、第１及び第２の走査線２５１７、２５２７の両方を選択すると、第１及び第２の選択トランジスタ２５１１、２５２１がオン状態となり、第１及び第２の駆動トランジスタ２５１３、２５２３の電流が制御されるため、第１及び第２の発光素子２５１４、２５２４の両方が発光する。つまり、サブ画素１とサブ画素２の両方が発光する。
なお、信号書き込み期間においては、第２及び第３の電源線２５１８、２５２８の電位を制御することにより、発光素子２５１４、２５２４に電圧が加わらないようにしておく。例えば、ＳＰ１の場合、第２の電源線２５１８をフローティングにすればよい。もしくは、第２の電源線２５１８の電位を信号線２５１５の電位よりも、第１の駆動トランジスタ２５１３の閾値電圧分だけ低くすればよい。また、第２の電源線２５１８の電位を信号線２５１５の電位と同程度、もしくはそれよりも高くしてもよい。その結果、信号書き込み期間において、発光素子２５１４が点灯することを避けることが出来る。なお、ＳＰ２についても同様である。
なお、第２の電源線２５１８と第３の電源線２５２８は、それぞれ別の配線でもよいし、共通の配線でもよい。
なお、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割する場合、図２５に示した画素構成を実現するためには、１つの画素が有する走査線の本数を２本以上ｍ本以下とし、ｍ個のサブ画素のうち少なくとも１個のサブ画素が有する選択トランジスタを、他のサブ画素が有する選択トランジスタと異なる走査線と接続すればよい。
なお、図２５は、走査線を複数設け、どの走査線を選択するかを制御して、発光させる発光素子の数を変えることにより、階調を表現する場合の構成例であったが、信号線を複数設け、どの信号線にどのような信号を入力するかを制御して、発光させる発光素子の数を変えることにより、階調を表現ことも可能である。この場合の構成例を図２６に示す。
まず、図２６に示した画素の構成について説明する。サブ画素１は、第１の選択トランジスタ２６１１、第１の駆動トランジスタ２６１３、第１の保持容量２６１２、第１の信号線２６１５、第１の電源線２６１６、走査線２６１７、第１の発光素子２６１４、第２の電源線２６１８から構成される。
第１の選択トランジスタ２６１１は、ゲート電極が、走査線２６１７に接続され、第１の電極が、第１の信号線２６１５に接続され、第２の電極が、第１の保持容量２６１２の第２の電極、及び第１の駆動トランジスタ２６１３のゲート電極と接続される。第１の保持容量２６１２は、第１の電極が、第１の電源線２６１６に接続される。第１の駆動トランジスタ２６１３は、第１の電極が、第１の電源線２６１６に接続され、第２の電極が、第１の発光素子２６１４の第１の電極に接続される。第１の発光素子２６１４は、第２の電極が、第２の電源線２６１８に接続される。
サブ画素２は、第２の選択トランジスタ２６２１、第２の駆動トランジスタ２６２３、第２の保持容量２６２２、第２の信号線２６２５、第１の電源線２６１６、走査線２６２７、第２の発光素子２６２４、第３の電源線２６２８から構成される。サブ画素２の各素子及び配線の接続は、サブ画素１と同様であるため、説明を割愛する。
次に、図２６に示した画素の動作について説明する。ここでは、サブ画素１の動作について説明する。走査線２６１７の電位を高くすることにより、走査線２６１７を選択し、第１の選択トランジスタ２６１１をオン状態にして、第１の信号線２６１５から信号を第１の保持容量２６１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ２６１３の電流が制御され、第１の電源線２６１６から第１の発光素子２６１４に電流が流れる。なお、サブ画素２の動作については、サブ画素１の動作と同様であるため、説明を割愛する。
このとき、第１及び第２の信号線２６１５、２６２５に入力する信号によって、発光する発光素子の数が変化する。例えば、第１の信号線２６１５にＬｏの信号を入力し、第２の信号線２６２５にＨｉの信号を入力すると、第１の駆動トランジスタ２６１３のみがオン状態となるため、第１の発光素子２６１４のみが発光する。つまり、サブ画素１のみが発光する。一方、第１の信号線２６１５にＨｉの信号を入力し、第２の信号線２６２５にＬｏの信号を入力すると、第２の駆動トランジスタ２６２３のみがオン状態となるため、第２の発光素子２６２４のみが発光する。つまり、サブ画素２のみが発光する。また、第１及び第２の信号線２６１５、２６２５にＬｏの信号を入力すると、第１及び第２の駆動トランジスタ２６１３、２６２３が共にオン状態となるため、第１及び第２の発光素子２６１４、２６２４が発光する。つまり、サブ画素１とサブ画素２の両方が発光する。
なお、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割する場合、図２６に示した画素構成を実現するためには、１つの画素が有する信号線の本数を２本以上ｍ本以下とし、ｍ個のサブ画素のうち少なくとも１個のサブ画素が有する選択トランジスタを、他のサブ画素が有する選択トランジスタと異なる信号線と接続すればよい。
なお、図２５、図２６では、各サブ画素には共通の電源線（第１の電源線２５１８、２６１８）が接続されていたが、図２５、図２６における第１の電源線に相当する電源線を複数設け、サブ画素に加える電源電圧を変えてもよい。例えば、図２５において、第１の電源線に相当する電源線を２本にした場合の構成例を図２７に示す。
まず、図２７に示した画素の構成について説明する。サブ画素１は、第１の選択トランジスタ２７１１、第１の駆動トランジスタ２７１３、第１の保持容量２７１２、信号線２７１５、第１の電源線２７１６、第１の走査線２７１７、第１の発光素子２７１４、第２の電源線２７１８から構成される。
第１の選択トランジスタ２７１１は、ゲート電極が、第１の走査線２７１７に接続され、第１の電極が、信号線２７１５に接続され、第２の電極が、第１の保持容量２７１２の第２の電極、及び第１の駆動トランジスタ２７１３のゲート電極と接続される。第１の保持容量２７１２は、第１の電極が、第１の電源線２７１６に接続される。第１の駆動トランジスタ２７１３は、第１の電極が、第１の電源線２７１６に接続され、第２の電極が、第１の発光素子２７１４の第１の電極に接続される。第１の発光素子２７１４は、第２の電極が、第２の電源線２７１８に接続される。
サブ画素２は、第２の選択トランジスタ２７２１、第２の駆動トランジスタ２７２３、第２の保持容量２７２２、信号線２７１５、第４の電源線２７３６、第２の走査線２７２７、第２の発光素子２７２４、第３の電源線２７２８から構成される。なお、サブ画素２の各素子及び配線の接続は、サブ画素１と同様であるため、説明を割愛する。
ここで、第１及び第４の電源線２７１６、２７３６に印加する電圧を制御することにより、第１及び第２の発光素子２７１４、２７２４に流れる電流を制御することができる。その結果、各サブ画素の発光強度を変えることができ、これにより階調を表現することができる。
なお、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割する場合、図２７に示した画素構成を実現するためには、１つの画素が有する図２５、図２６における第１の電源線に相当する電源線の本数を２本以上ｍ本以下とし、ｍ個のサブ画素のうち少なくとも１個のサブ画素が有する駆動トランジスタを、他のサブ画素が有する駆動トランジスタと異なる前記電源線と接続すればよい。
次に、画素に信号を書き込む期間と点灯する期間とが分離されていない場合のタイミングチャートを図２８に示す。各行において、信号書き込み動作を行うと、すぐに点灯期間が開始する。
ある行において、信号を書き込み、所定の点灯期間が終了したのち、次のサブフレームにおける信号の書き込み動作を開始する。これを繰り返すことにより、点灯期間の長さが、１、４、１６という順序で配置される。
このようにすることにより、信号の書き込み動作が遅くても、１フレーム内にたくさんのサブフレームを配置することが可能となる。
このような駆動方法は、プラズマディスプレイに適用することが好適である。なお、プラズマディスプレイに用いる場合は、初期化の動作などが必要になるが、図２８では、簡単のため、省略している。
また、この駆動方法は、ＥＬディスプレイやフィールドエミッションディスプレイやデジタル・マイクロミラー・デバイス（ＤＭＤ）を用いたディスプレイなどに適用することも好適である。
ここで、画素に信号を書き込む期間と点灯する期間とが分離されていない駆動方法を実現するための画素構成を図２９に示す。なお、このような駆動方法を実現するためには、同時に複数の行を選択することが可能でなければならない。
まず、図２９に示した画素の構成について説明する。サブ画素１は、第１の選択トランジスタ２９１１、第２の選択トランジスタ２９２１、第１の駆動トランジスタ２９１３、第１の保持容量２９１２、第１の信号線２９１５、第２の信号線２９２５、第１の電源線２９１６、第１の走査線２９１７、第２の走査線２９２７、第１の発光素子２９１４、第２の電源線２９１８から構成される。
第１の選択トランジスタ２９１１は、ゲート電極が、第１の走査線２９１７に接続され、第１の電極が、第１の信号線２９１５に接続され、第２の電極が、第２の選択トランジスタ２９２１の第２の電極、及び第１の保持容量２９１２の第２の電極、及び第１の駆動トランジスタ２９１３のゲート電極と接続される。第２の選択トランジスタ２９２１は、ゲート電極が、第２の走査線２９２７に接続され、第１の電極が、第２の信号線２９２５に接続される。第１の保持容量２９１２は、第１の電極が、第１の電源線２９１６に接続される。第１の駆動トランジスタ２９１３は、第１の電極が、第１の電源線２９１６に接続され、第２の電極が、第１の発光素子２９１４の第１の電極に接続される。第１の発光素子２９１４は、第２の電極が、第２の電源線２９１８に接続される。
サブ画素２は、第３の選択トランジスタ２９３１、第４の選択トランジスタ２９４１、第２の駆動トランジスタ２９２３、第２の保持容量２９２２、第１の信号線２９１５、第２の信号線２９２５、第１の電源線２９１６、第３の走査線２９３７、第４の走査線２９４７、第２の発光素子２９２４、第３の電源線２９２８から構成される。サブ画素２の各素子及び配線の接続は、サブ画素１と同様であるため、説明を割愛する。
次に、図２９に示した画素の動作について説明する。ここでは、サブ画素１の動作について説明する。第１の走査線２９１７の電位を高くすることにより、第１の走査線２９１７を選択し、第１の選択トランジスタ２９１１をオン状態にして、第１の信号線２９１５から信号を第１の保持容量２９１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ２９１３の電流が制御され、第１の電源線２９１６から、第１の発光素子２９１４に電流が流れる。同様に、第２の走査線２９２７の電位を高くすることにより、第２の走査線２９２７を選択し、第２の選択トランジスタ２９２１をオン状態にして、第２の信号線２９２５から信号を第１の保持容量２９１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ２９１３の電流が制御され、第１の電源線２９１６から、第１の発光素子２９１４に電流が流れる。なお、サブ画素２の動作については、サブ画素１の動作と同様であるため、説明を割愛する。
第１の走査線２９１７と第２の走査線２９２７とは、別々に制御出来る。同様に、第３の走査線２９３７と第４の走査線２９４７とは、別々に制御出来る。また、第１の信号線２９１５と第２の信号線２９２５とは、別々に制御出来る。よって、同時に２行分の画素に信号を入力することが可能であるため、図２８のような駆動法が実現出来る。
なお、図２５の回路を用いて、図２８のような駆動法を実現することも可能である。その場合のタイミングチャートを図３０に示す。図３０に示すように、１ゲート選択期間を複数（図３０では２つ）のサブゲート選択期間に分割する。そして、各サブゲート選択期間内で、各々の走査線の電位を高くすることにより、各々の走査線を選択し、その時に対応する信号を信号線２５１５に入力する。例えば、ある１ゲート選択期間において、前半はｉ行目を選択し、後半はｊ行目を選択する。すると、１ゲート選択期間において、あたかも同時に２行分を選択したかのように動作させることが可能となる。
なお、このような駆動方法の詳細については、例えば、特開２００１−３２４９５８号公報等に記載されており、その内容を本願と組み合わせて適用することが出来る。
なお、図２９では、走査線と信号線を複数設けた例を示したが、信号線を１本にし、第１〜第４の選択トランジスタの第１の電極を信号線に接続してもよい。また、図２９における第１の電源線に相当する電源線を複数設けてもよい。
次に、画素の信号を消去する動作を行う場合のタイミングチャートを図３１に示す。各行において、信号書き込み動作を行い、次の信号書き込み動作が来る前に、画素の信号を消去する。このようにすることにより、点灯期間の長さを容易に制御できるようになる。
ある行において、信号を書き込み、所定の点灯期間が終了したのち、次のサブフレームにおける信号の書き込み動作を開始する。もし、点灯期間が短い場合は、信号消去動作を行い、強制的に非点灯状態にする。このようなことを繰り返すことにより、点灯期間の長さが、１、４、１６という順序で配置される。
なお、図３１では、点灯期間が１と４の場合において、信号消去動作を行っているが、これに限定されない。他の点灯期間においても、消去動作を行ってもよい。
このようにすることにより、信号の書き込み動作が遅くても、１フレーム内にたくさんのサブフレームを配置することが可能となる。また、消去動作を行う場合は、消去用のデータをビデオ信号と同様に取得する必要がないため、ソースドライバの駆動周波数も低減出来る。
このような駆動方法は、プラズマディスプレイに適用することが好適である。なお、プラズマディスプレイに用いる場合は、初期化の動作などが必要になるが、図３１では、簡単のため、省略している。
また、この駆動方法は、ＥＬディスプレイやフィールドエミッションディスプレイやデジタル・マイクロミラー・デバイス（ＤＭＤ）を用いたディスプレイなどに適用することも好適である。
ここで、消去動作を行う場合の画素構成を図３２に示す。図３２に示す画素は、消去トランジスタを用いて消去動作を行う場合の構成例である。
まず、図３２に示した画素の構成について説明する。サブ画素１は、第１の選択トランジスタ３２１１、第１の駆動トランジスタ３２１３、第１の消去トランジスタ３２１９、第１の保持容量３２１２、信号線３２１５、第１の電源線３２１６、第１の走査線３２１７、第２の走査線３２２７、第１の発光素子３２１４、第２の電源線３２１８から構成される。
第１の選択トランジスタ３２１１は、ゲート電極が、第１の走査線３２１７に接続され、第１の電極が、信号線３２１５に接続され、第２の電極が、第１の消去トランジスタ３２１９の第２の電極、及び第１の保持容量３２１２の第２の電極、及び第１の駆動トランジスタ３２１３のゲート電極と接続される。第１の消去トランジスタ３２１９は、ゲート電極が、第２の走査線３２２７に接続され、第１の電極が、第１の電源線３２１６に接続される。第１の保持容量３２１２は、第１の電極が、第１の電源線３２１６に接続される。第１の駆動トランジスタ３２１３は、第１の電極が、第１の電源線３２１６に接続され、第２の電極が、第１の発光素子３２１４の第１の電極に接続される。第１の発光素子３２１４は、第２の電極が、第２の電源線３２１８に接続される。
サブ画素２は、第２の選択トランジスタ３２２１、第２の駆動トランジスタ３２２３、第２の消去トランジスタ３２２９、第２の保持容量３２２２、信号線３２１５、第１の電源線３２１６、第３の走査線３２３７、第４の走査線３２４７、第２の発光素子３２２４、第３の電源線３２２８から構成される。サブ画素２の各素子及び配線の接続は、サブ画素１と同様であるため、説明を割愛する。
次に、図３２に示した画素の動作について説明する。ここでは、サブ画素１の動作について説明する。第１の走査線３２１７の電位を高くすることにより、第１の走査線３２１７を選択し、第１の選択トランジスタ３２１１をオン状態にして、信号線３２１５から信号を第１の保持容量３２１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ３２１３、の電流が制御され、第１の電源線３２１６から第１の発光素子３２１４に電流が流れる。
信号を消去したい場合は、第２の走査線３２２７の電位を高くすることにより、第２の走査線３２２７を選択し、第１の消去トランジスタ３２１９をオン状態にして、第１の駆動トランジスタ３２１３がオフ状態になるようにする。すると、第１の発光素子３２１４には、電流が流れないようになる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。
なお、サブ画素２の動作は、サブ画素１の動作と同様であるため、説明を割愛する。
図３２では、消去トランジスタ３２１９、３２２９を用いていたが、別の方法を用いることも出来る。なぜなら、強制的に非点灯期間をつくればよいので、発光素子３２１４、３２２４に電流が供給されないようにすればよいからである。よって、第１の電源線３２１６から、発光素子３２１４、３２２４を通って、第２及び第３の電源線３２１８、３２２８に電流が流れる経路のどこかに、スイッチを配置して、そのスイッチのオンオフを制御して、非点灯期間を作ればよい。あるいは、駆動トランジスタ３２１３、３２２３のゲート・ソース間電圧を制御して、駆動トランジスタが強制的にオフになるようにすればよい。
ここで、駆動トランジスタを強制的にオフにする場合の画素構成の例を図３３に示す。図３３に示した画素は、消去ダイオードを用いて駆動トランジスタを強制的にオフにする場合の構成例である。
まず、図３３に示した画素の構成について説明する。サブ画素１は、第１の選択トランジスタ３３１１、第１の駆動トランジスタ３３１３、第１の保持容量３３１２、信号線３３１５、第１の電源線３３１６、第１の走査線３３１７、第２の走査線３３２７、第１の発光素子３３１４、第２の電源線３３１８、第１の消去ダイオード３３１９から構成される。
第１の選択トランジスタ３３１１は、ゲート電極が、第１の走査線３３１７に接続され、第１の電極が、信号線３３１５に接続され、第２の電極が、第１の消去ダイオード３３１９の第２の電極、及び第１の保持容量３３１２の第２の電極、及び第１の駆動トランジスタ３３１３のゲート電極と接続される。第１の消去ダイオード３３１９は、第１の電極が、第２の走査線３３２７に接続される。第１の保持容量３３１２は、第１の電極が、第１の電源線３３１６に接続される。第１の駆動トランジスタ３３１３は、第１の電極が、第１の電源線３３１６に接続され、第２の電極が、第１の発光素子３３１４の第１の電極に接続される。第１の発光素子３３１４は、第２の電極が、第２の電源線３３１８に接続される。
サブ画素２は、第２の選択トランジスタ３３２１、第２の駆動トランジスタ３３２３、第２の保持容量３３２２、信号線３３１５、第１の電源線３３１６、第３の走査線３３３７、第４の走査線３３４７、第２の発光素子３３２４、第３の電源線３３２８、第２の消去ダイオード３３２９から構成される。サブ画素２の各素子及び配線の接続は、サブ画素１と同様であるため、説明を割愛する。
次に、図３３に示した画素の動作について説明する。ここでは、サブ画素１の動作について説明する。第１の走査線３３１７の電位を高くすることにより、第１の走査線３３１７を選択し、第１の選択トランジスタ３３１１をオン状態にして、信号線３３１５から信号を第１の保持容量３３１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ３３１３の電流が制御され、第１の電源線３３１６から第１の発光素子３３１４に電流が流れる。
信号を消去したい場合は、第２の走査線３３２７の電位を高くすることにより、第２の走査線３３２７を選択し、第１の消去ダイオード３３１９がオンして、第２の走査線３３２７から第１の駆動トランジスタ３３１３のゲート電極へ電流が流れるようにする。その結果、第１の駆動トランジスタ３３１３がオフ状態になる。すると、第１の電源線３３１６から第１の発光素子３３１４に電流が流れないようになる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。
信号を保持しておきたい場合は、第２の走査線３３２７の電位を低くすることにより、第２の走査線３３２７を非選択しておく。すると、第１の消去ダイオード３３１９がオフするので、第１の駆動トランジスタ３３１３のゲート電位は保持される。
なお、サブ画素２の動作は、サブ画素１の動作と同様であるため、説明を割愛する。
なお、消去ダイオード３３１９、３３２９は、整流性がある素子であれば、なんでもよい。ＰＮ型ダイオードでもよいし、ＰＩＮ型ダイオードでもよいし、ショットキー型ダイオードでもよいし、ツェナー型ダイオードでもよい。
また、ダイオード接続（ゲートとドレインを接続）されたトランジスタを用いてもよい。その場合の回路図を図３４に示す。第１及び第２の消去ダイオード３３１９、３３２９として、ダイオード接続されたトランジスタ３４１９、３４２９を用いている。なお、図３４では、ダイオード接続されたトランジスタとしてＮチャネル型を用いているが、これに限定されない。Ｐチャネル型を用いてもよい。
なお、さらに別の回路として、図２５の回路を用いて、図３１のような駆動法を実現することも可能である。その場合のタイミングチャートを図３０に示す。図３０に示すように、１ゲート選択期間を複数（図３０では２つ）のサブゲート選択期間に分割する。そして、各サブゲート選択期間内で、各々の走査線の電位を高くすることにより、各々の走査線を選択し、その時に対応する信号（ビデオ信号と消去するための信号）を信号線２５１５に入力する。例えば、ｉ行目の画素には信号を書き込み、ｊ行目の画素では信号を消去する場合、ある１ゲート選択期間において、前半のサブゲート選択期間ではｉ行目を選択し、後半のサブゲート選択期間ではｊ行目を選択する。そして、ｉ行目が選択されているときは、ｉ行目の画素に入力すべきビデオ信号を信号線２５１５に入力する。一方、ｊ行目が選択されているときは、ｊ行目の画素の駆動トランジスタがオフするような信号を信号線２５１５に入力する。すると、１ゲート選択期間において、あたかも同時に２行分を選択したかのように動作させることが可能となる。
なお、このような駆動方法の詳細については、例えば、特開２００１−３２４９５８号公報等に記載されており、その内容を本願と組み合わせて適用することが出来る。
なお、図３２〜図３４では、走査線を複数設けた例を示したが、信号線を複数設けてもよいし、図３２〜図３４における第１の電源線に相当する電源線を複数設けてもよい。
なお、本実施の形態において示したタイミングチャートや画素構成や駆動方法は、一例であり、これに限定されない。様々なタイミングチャートや画素構成や駆動方法に適用することが可能である。また、本実施形態で示した画素構成において、トランジスタの極性は、これに限定されない。
なお、本実施の形態において、１フレーム内に、点灯期間や信号書き込み期間や非点灯期間が配置されていたが、これに限定されない。それ以外の動作期間が配置されていてもよい。例えば、発光素子に加える電圧を、通常とは逆の極性のものにするような期間、いわゆる、逆バイアス期間を設けてもよい。逆バイアス期間を設けることにより、発光素子の信頼性が向上する場合がある。
なお、本実施の形態で述べた内容は、実施の形態１で述べた内容と自由に組み合わせて実施することができる。
（実施の形態３）
本実施形態では、本発明の表示装置における画素のレイアウトについて述べる。例として、図２５に示した回路図について、そのレイアウト図を図３５に示す。なお、回路図やレイアウト図は、図２５や図３５に限定されない。
本実施形態では、本発明の表示装置における画素のレイアウトについて述べる。例として、図２５に示した回路図について、そのレイアウト図を図３５に示す。なお、回路図やレイアウト図は、図２５や図３５に限定されない。
図３５では、第１及び第２の選択トランジスタ３５１１、３５２１、第１及び第２の駆動トランジスタ３５１３、３５２３、第１及び第２の保持容量３５１２、３５２２、第１及び第２の発光素子の電極３５１４、３５２４、信号線３５１５、電源線３５１６、第１及び第２の走査線３５１７、３５２７が配置されている。サブ画素１（ＳＰ１）について、第１の選択トランジスタ３５１１のソース電極とドレイン電極は各々、信号線３５１５と第１の駆動トランジスタ３５１３のゲート電極に接続されている。第１の選択トランジスタ３５１１のゲート電極は、第１の走査線３５１７に接続されている。第１の駆動トランジスタ３５１３のソース電極とドレイン電極は各々、電源線３５１６と第１の発光素子の電極３５１４に接続されている。第１の保持容量３５１２は、第１の駆動トランジスタ３５１３のゲート電極と電源線３５１６の間に接続されている。サブ画素２（ＳＰ２）についても、同様の接続関係がなされている。そして、第１及び第２の発光素子の電極３５１４、３５２４の面積比が１：２となっている。
信号線３５１５、電源線３５１６は、第２配線によって形成され、第１及び第２の走査線３５１７、３５２７は、第１配線によって形成されている。
図３６には、サブ画素の面積比を１：２：４にした場合の画素のレイアウト図を示す。図３６では、第１、第２及び第３の選択トランジスタ３６１１、３６２１、３６３１、第１、第２及び第３の駆動トランジスタ３６１３、３６２３、３６３３、第１、第２及び第３の保持容量３６１２、３６２２、３６３２、第１、第２及び第３の発光素子の電極３６１４、３６２４、３６３４、信号線３６１５、電源線３６１６、第１、第２及び第３の走査線３６１７、３６２７、３６３７が配置されている。そして、第１、第２及び第３の発光素子の電極３６１４、３６２４、３６３４の面積比が１：２：４となっている。
トップゲート構造の場合は、基板、半導体層、ゲート絶縁膜、第１配線、層間絶縁膜、第２配線、の順で膜が構成される。ボトムゲート構造の場合は、基板、第１配線、ゲート絶縁膜、半導体層、層間絶縁膜、第２配線、の順で膜が構成される。
なお、本実施形態では、駆動トランジスタをシングルゲート構造で記載したが、マルチゲート構造でもよい。図３５で、駆動トランジスタ３５１３、３５２３をダブルゲート構造にしたレイアウト図を図３７に示す。また、チャネル領域に関しては、シングルチャネル構造でもよいし、マルチチャネル構造でもよい。
なお、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各画素において、画素の総発光面積を変えてもよい。この場合の実施の形態を図３８に示す。図３８では、画素の総発光面積が大きい順にＧ、Ｒ、Ｂとなっている。これにより、Ｒ、Ｇ、Ｂの適切な色バランスを実現でき、より高精細なカラー表示が可能となる。
また、Ｒ、Ｇ、Ｂ、Ｗ（白）構成において、ＲＧＢ部のサブ画素の数とＷ部のサブ画素の数とが異なってもよい。この場合の実施の形態を図３９に示す。図３９では、ＲＧＢ部は２個のサブ画素に分割されており、Ｗ部は３個のサブ画素に分割されている。これにより、より高精細な白表示が可能となる。
なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態２で述べた内容と自由に組み合わせて実施することができる。
（実施の形態４）
本実施形態では、表示装置、および、信号線駆動回路や走査線駆動回路などの構成とその動作について説明する。本実施形態では、１つの画素を２個のサブ画素（ＳＰ１、ＳＰ２）に分割した場合を例に説明する。
本実施形態では、表示装置、および、信号線駆動回路や走査線駆動回路などの構成とその動作について説明する。本実施形態では、１つの画素を２個のサブ画素（ＳＰ１、ＳＰ２）に分割した場合を例に説明する。
例えば、画素構成として、複数の走査線を設けるタイプを採用した場合を考える。まず、画素に信号を書き込む期間と点灯する期間とが分離されている場合、表示装置は、図４０（Ａ）に示すように、画素部４００１、第１及び第２の走査線駆動回路４００２、４００３、信号線駆動回路４００４を有している。この場合の画素構成は、一例として、図２５のようになっている。
まずは、走査線駆動回路について説明する。第１及び第２の走査線駆動回路４００２、４００３は、画素部４００１に選択信号を順次出力する。第１及び第２の走査線駆動回路４００２、４００３の構成の一例を図４０（Ｂ）に示す。走査線駆動回路は、シフトレジスタ４００５やバッファ回路４００６などから構成されている。
次に、図４０（Ｂ）に示した第１及び第２の走査線駆動回路４００２、４００３の動作を簡単に説明する。シフトレジスタ４００５には、クロック信号（Ｇ−ＣＬＫ）、スタートパルス（Ｇ−ＳＰ）、クロック反転信号（Ｇ−ＣＬＫＢ）が入力され、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。出力されたサンプリングパルスは、バッファ回路４００６で増幅され、各走査線から画素部４００１へ入力される。
なお、バッファ回路４００６の構成として、レベルシフタ回路を有してもよい。また、走査線駆動回路４００２は、シフトレジスタ４００５やバッファ回路４００６の他に、パルス幅制御回路などが配置されてもよい。
ここで、第１の走査線駆動回路４００２は、サブ画素１（ＳＰ１）に接続された走査線に順次選択信号を出力するための駆動回路であり、第２の走査線駆動回路４００３は、サブ画素２（ＳＰ２）に接続された走査線に順次選択信号を出力するための駆動回路である。なお、一般に、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割した場合、ｍ個の走査線駆動回路を設ければよい。
次に、信号線駆動回路について説明する。信号線駆動回路４００４は、画素部４００１にビデオ信号を順次出力する。画素部４００１では、ビデオ信号に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路４００４から画素部４００１へ入力するビデオ信号は、電圧である場合が多い。つまり、各画素に配置された発光素子や発光素子を制御する素子は、信号線駆動回路４００４から入力されるビデオ信号（電圧）によって、状態を変化させる。画素に配置する発光素子の例としては、ＥＬ素子やＦＥＤ（フィールドエミッションディスプレイ）で用いる素子や液晶やＤＭＤ（デジタル・マイクロミラー・デバイス）などがあげられる。
信号線駆動回路４００４の構成の一例を図４０（Ｃ）に示す。信号線駆動回路４００４は、シフトレジスタ４００７、第１ラッチ回路（ＬＡＴ１）４００８、第２ラッチ回路（ＬＡＴ２）４００９、増幅回路４０１０などから構成されている。なお、増幅回路４０１０の構成として、バッファ回路を有してもよいし、レベルシフタ回路を有してもよいし、デジタル信号をアナログに変換する機能を有する回路を有してもよいし、ガンマ補正を行う機能を有する回路を有してもよい。
また、画素は、ＥＬ素子などの発光素子を有している。その発光素子に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有していることもある。
ここで、信号線駆動回路４００４の動作を簡単に説明する。シフトレジスタ４００７は、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（ＳＰ）、クロック反転信号（Ｓ−ＣＬＫＢ）が入力され、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ４００７より出力されたサンプリングパルスは、第１ラッチ回路（ＬＡＴ１）４００８に入力される。第１ラッチ回路（ＬＡＴ１）４００８には、ビデオ信号線４０１１より、ビデオ信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。
第１ラッチ回路（ＬＡＴ１）４００８において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、ラッチ制御線４０１２よりラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１ラッチ回路（ＬＡＴ１）４００８に保持されていたビデオ信号は、一斉に第２ラッチ回路（ＬＡＴ２）４００９に転送される。その後、第２ラッチ回路（ＬＡＴ２）４００９に保持されたビデオ信号は、１行分が同時に、増幅回路４０１０へと入力される。そして、増幅回路４０１０から出力される信号は、画素部４００１へ入力される。
第２ラッチ回路（ＬＡＴ２）４００９に保持されたビデオ信号が増幅回路４０１０に入力され、そして、画素部４００１に入力されている間、シフトレジスタ４００７においては再びサンプリングパルスが出力される。つまり、同時に２つの動作が行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。
なお、信号線駆動回路やその一部（電流源回路や増幅回路など）は、画素部４００１と同一基板上に存在せず、例えば、外付けのＩＣチップを用いて構成されることもある。
以上のような走査線駆動回路及び信号線駆動回路を用いることにより、画素に信号を書き込む期間と点灯する期間とが分離されている場合の駆動を実現できる。
次に、画素の信号を消去する動作を行う場合、表示装置は、図４１に示すように、画素部４１０１、第１、第２、第３及び第４の走査線駆動回路４１０２、４１０３、４１０４、４１０５、信号線駆動回路４１０６を有している。この場合の画素構成は、一例として、図３２のようになっている。なお、走査線駆動回路及び信号線駆動回路の構成は、図４０で説明したものと同様であるため、ここでは説明を割愛する。
ここで、第１及び第３の走査線駆動回路４１０２、４１０４は、サブ画素１に接続された走査線を駆動させるための回路である。ここで、第１の走査線駆動回路４１０２は、サブ画素１に接続された第１の走査線（選択トランジスタが接続されている走査線）に順次選択信号を出力する。一方、第３の走査線駆動回路４１０４は、サブ画素１に接続された第２の走査線（消去トランジスタが接続されている走査線）に順次消去信号を出力する。これにより、サブ画素１に選択信号や消去信号が書き込まれる。
同様に、第２及び第４の走査線駆動回路４１０３、４１０５は、サブ画素２に接続された走査線を駆動させるための回路である。ここで、第２の走査線駆動回路４１０３は、サブ画素２に接続された第３の走査線に順次選択信号を出力する。一方、第４の走査線駆動回路４１０５は、サブ画素２に接続された第４の走査線に順次消去信号を出力する。これにより、サブ画素２に選択信号や消去信号が書き込まれる。
以上のような走査線駆動回路及び信号線駆動回路を用いることにより、画素の信号を消去する動作を行う場合の駆動を実現できる。
なお、本実施形態では、画素構成として複数の走査線を設けるタイプを採用した場合について説明したが、画素構成として複数の信号線を設けるタイプを採用した場合は、各サブ画素に対応した信号線駆動回路を設ければよい。
例えば、画素の信号を消去する動作を行う場合、表示装置は、図４２に示すように、画素部４２０１、第１及び第２の走査線駆動回路４２０２、４２０３、第１及び第２の信号線駆動回路４２０４、４２０５を有している。なお、走査線駆動回路及び信号線駆動回路の構成は、図４０で説明したものと同様であるため、ここでは説明を割愛する。
ここで、第１の走査線駆動回路４２０２は、第１の走査線（選択トランジスタが接続されている走査線）に順次選択信号を出力するための駆動回路であり、第２の走査線駆動回路４２０３は、第２の走査線（消去トランジスタが接続されている走査線）に順次消去信号を出力するための駆動回路である。
また、第１の信号線駆動回路４２０４は、サブ画素１（ＳＰ１）に接続された信号線に順次ビデオ信号を出力するための駆動回路であり、第２の信号線駆動回路４２０５は、サブ画素２（ＳＰ２）に接続された信号線に順次ビデオ信号を出力するための駆動回路である。なお、一般に、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割した場合、ｍ個の信号線駆動回路を設ければよい。
以上のような走査線駆動回路及び信号線駆動回路を用いることにより、画素の信号を消去する動作を行う場合の駆動を実現できる。
なお、信号線駆動回路や走査線駆動回路などの構成は、図４０〜図４２に限定されない。
なお、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。したがって、図４０〜図４２で示したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。あるいは、図４０〜図４２における回路の一部が、ある基板に形成されており、図４０〜図４２における回路の別の一部が、別の基板に形成されていてもよい。つまり、図４０〜図４２における回路の全てが同じ基板上に形成されていなくてもよい。例えば、図４０〜図４２において、画素部と走査線駆動回路とは、ガラス基板上にトランジスタを用いて形成し、信号線駆動回路（もしくはその一部）は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。
なお、本実施の形態で説明した内容は、実施の形態１〜実施の形態３で説明した内容を利用したものに相当する。したがって、実施の形態１〜実施の形態３で説明した内容は、本実施の形態にも適用できる。
（実施の形態５）
本実施形態では、本発明の表示装置を構成するトランジスタの構造について説明する。本実施形態では、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図４３にはトップゲートのトランジスタ、図４４及び図４５にはボトムゲートのトランジスタの場合について示す。
本実施形態では、本発明の表示装置を構成するトランジスタの構造について説明する。本実施形態では、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図４３にはトップゲートのトランジスタ、図４４及び図４５にはボトムゲートのトランジスタの場合について示す。
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図４３（Ａ）に示す。図４３（Ａ）に示すように、基板４３０１上に下地膜４３０２が形成されている。さらに下地膜４３０２上に画素電極４３０３が形成されている。また、画素電極４３０３と同層に同じ材料からなる第１の電極４３０４が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜４３０２としては、窒化アルミ（ＡｌＮ）や酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
また、下地膜４３０２上に配線４３０５及び配線４３０６が形成され、画素電極４３０３の端部が配線４３０５で覆われている。配線４３０５及び配線４３０６の上部にＮ型の導電型を有するＮ型半導体層４３０７及びＮ型半導体層４３０８が形成されている。また、配線４３０５と配線４３０６の間であって、下地膜４３０２上に半導体層４３０９が形成されている。そして、半導体層４３０９の一部はＮ型半導体層４３０７及びＮ型半導体層４３０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層４３０９上にゲート絶縁膜４３１０が形成されている。また、ゲート絶縁膜４３１０と同層の同じ材料からなる絶縁膜４３１１が第１の電極４３０４上にも形成されている。なお、ゲート絶縁膜４３１０としては酸化シリコン膜や窒化シリコン膜などが用いられる。
また、ゲート絶縁膜４３１０上に、ゲート電極４３１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極４３１３が第１の電極４３０４上に絶縁膜４３１１を介して形成されている。第１の電極４３０４及び第２の電極４３１３で絶縁膜４３１１を挟まれた容量素子４３１９が形成されている。また、画素電極４３０３の端部、駆動トランジスタ４３１８及び容量素子４３１９を覆い、層間絶縁膜４３１４が形成されている。
層間絶縁膜４３１４及びその開口部に位置する画素電極４３０３上に有機化合物を含む層４３１５及び対向電極４３１６が形成され、画素電極４３０３と対向電極４３１６とで有機化合物を含む層４３１５が挟まれた領域では発光素子４３１７が形成されている。
また、図４３（Ａ）に示す第１の電極４３０４を図４３（Ｂ）に示すように第１の電極４３２０で形成してもよい。第１の電極４３２０は配線４３０５及び４３０６と同層の同一材料で形成されている。
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示装置のパネルの部分断面を図４４に示す。
基板４４０１上にゲート電極４４０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極４４０４が形成されている。ゲート電極４４０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
また、ゲート電極４４０３及び第１の電極４４０４を覆うようにゲート絶縁膜４４０５が形成されている。ゲート絶縁膜４４０５としては酸化シリコン膜や窒化シリコン膜などが用いられる。
また、ゲート絶縁膜４４０５上に、半導体層４４０６が形成されている。また、半導体層４４０６と同層に同じ材料からなる半導体層４４０７が形成されている。
半導体層４４０６上にはＮ型の導電性を有するＮ型半導体層４４０８、４４０９が形成され、半導体層４４０７上にはＮ型半導体層４４１０が形成されている。
Ｎ型半導体層４４０８、４４０９、４４１０上にはそれぞれ配線４４１１、４４１２が形成され、Ｎ型半導体層４４１０上には配線４４１１及び４４１２と同層の同一材料からなる導電層４４１３が形成されている。
半導体層４４０７、Ｎ型半導体層４４１０及び導電層４４１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極４４０４でゲート絶縁膜４４０５を挟み込んだ構造の容量素子４４２０が形成されている。
また、配線４４１１の一方の端部は延在し、その延在した配線４４１１上部に接して画素電極４４１４が形成されている。
また、画素電極４４１４の端部、駆動トランジスタ４４１９及び容量素子４４２０を覆うように絶縁物４４１５が形成されている。
画素電極４４１４及び絶縁物４４１５上には有機化合物を含む層４４１６及び対向電極４４１７が形成され、画素電極４４１４と対向電極４４１７とで有機化合物を含む層４４１６が挟まれた領域では発光素子４４１８が形成されている。
容量素子の第２の電極の一部となる半導体層４４０７及びＮ型半導体層４４１０は設けなくてもよい。つまり第２の電極は導電層４４１３とし、第１の電極４４０４と導電層４４１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
なお、図４４（Ａ）において、配線４４１１を形成する前に画素電極４４１４を形成することで、図４４（Ｂ）に示すような、画素電極４４１４からなる第２の電極４４２１と第１の電極４４０４でゲート絶縁膜４４０５が挟まれた構造の容量素子４４２２を形成することができる。
なお、図４４では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでもよい。チャネル保護構造のトランジスタの場合について、図４５（Ａ）、（Ｂ）を用いて説明する。
図４５（Ａ）に示すチャネル保護型構造のトランジスタは図４４（Ａ）に示したチャネルエッチ構造の駆動トランジスタ４４１９の半導体層４４０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物４５０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
また、同様に、図４５（Ｂ）に示すチャネル保護型構造のトランジスタは図４４（Ｂ）に示したチャネルエッチ構造の駆動トランジスタ４４１９の半導体層４４０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物４５０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態４で述べた内容と自由に組み合わせて実施することができる。
（実施の形態６）
本実施形態では、トランジスタを始めとする表示装置を作製する方法として、プラズマ処理を用いて表示装置を作製する方法について説明する。
本実施形態では、トランジスタを始めとする表示装置を作製する方法として、プラズマ処理を用いて表示装置を作製する方法について説明する。
図４６は、トランジスタを含む表示装置の構造例を示した図である。なお、図４６において、図４６（Ｂ）は図４６（Ａ）のａ−ｂ間の断面図に相当し、図４６（Ｃ）は図４６（Ａ）のｃ−ｄ間の断面図に相当する。
図４６に示す表示装置は、基板４６０１上に絶縁膜４６０２を介して設けられた半導体膜４６０３ａ、４６０３ｂと、当該半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を介して設けられたゲート電極４６０５と、ゲート電極を覆って設けられた絶縁膜４６０６、４６０７と、半導体膜４６０３ａ、４６０３ｂのソース領域またはドレイン領域と電気的に接続し且つ絶縁膜４６０７上に設けられた導電膜４６０８とを有している。なお、図４６においては、半導体膜４６０３ａの一部をチャネル領域として用いたＮチャネル型トランジスタ４６１０ａと半導体膜４６０３ｂの一部をチャネル領域として用いたＰチャネル型トランジスタ４６１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、図４６では、Ｎチャネル型トランジスタ４６１０ａにＬＤＤ領域を設け、Ｐチャネル型トランジスタ４６１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としてもよいし両方に設けない構成とすることも可能である。
なお、本実施形態では、上記基板４６０１、絶縁膜４６０２、半導体膜４６０３ａおよび４６０３ｂ、ゲート絶縁膜４６０４、絶縁膜４６０６または絶縁膜４６０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化または窒化を行うことにより半導体膜または絶縁膜を酸化または窒化することによって、図４６に示した表示装置を作製する。このように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによって、当該半導体膜または絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し表示装置の特性等を向上させることが可能となる。
なお、本実施形態では、上記図４６における半導体膜４６０３ａ、４６０３ｂまたはゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａ、４６０３ｂまたはゲート絶縁膜４６０４を酸化または窒化することによって表示装置を作製する方法について図面を参照して説明する。
はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直角に近い形状で設ける場合について示す。
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図４７（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことができる。なお、図４７では、島状の半導体膜４６０３ａ、４６０３ｂの端部を直角に近い形状（θ＝８５〜１００°）で設ける。
次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ酸化膜または窒化膜４６２１ａ、４６２１ｂ（以下、絶縁膜４６２１ａ、絶縁膜４６２１ｂとも記す）を形成する（図４７（Ｂ））。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２１ａおよび絶縁膜４６２１ｂとして、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化シリコン（ＳｉＯｘ）が形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、絶縁膜４６２１ａ、４６２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜４６２１ａ、４６２１ｂにＡｒが含まれている。
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板４６０１上に形成された被処理物（ここでは、半導体膜４６０３ａ、４６０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
次に、絶縁膜４６２１ａ、４６２１ｂを覆うようにゲート絶縁膜４６０４を形成する（図４７（Ｃ））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２１ａ、４６２１ｂとして酸化シリコンを形成した場合、当該絶縁膜４６２１ａ、４６２１ｂ上にゲート絶縁膜として酸化シリコン（ＳｉＯｘ）を形成する。また、上記図４７（Ｂ）において、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって形成された絶縁膜４６２１ａ、４６２１ｂの膜厚が十分である場合には、当該絶縁膜４６２１ａ、４６２１ｂをゲート絶縁膜として用いることも可能である。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する表示装置を作製することができる（図４７（Ｄ））。
このように、半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を設ける前に、プラズマ処理により半導体膜４６０３ａ、４６０３ｂの表面を酸化または窒化することによって、チャネル領域の端部４６５１ａ、４６５１ｂ等におけるゲート絶縁膜４６０４の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、ＣＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化または窒化しておくことによって、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。
また、上記図４７において、ゲート絶縁膜４６０４を形成した後にプラズマ処理を行うことによって、ゲート絶縁膜４６０４を酸化または窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂを覆うように形成されたゲート絶縁膜４６０４（図４８（Ａ））にプラズマ処理を行い、ゲート絶縁膜４６０４を酸化または窒化することによって、ゲート絶縁膜４６０４の表面に酸化膜または窒化膜４６２３（以下、絶縁膜４６２３とも記す）を形成する（図４８（Ｂ））。プラズマ処理の条件は、上記図４７（Ｂ）と同様に行うことができる。また、絶縁膜４６２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２３にＡｒが含まれている。
また、図４８（Ｂ）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂ型に酸化シリコン（ＳｉＯｘ）または酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜４６２３上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する表示装置を作製することができる（図４８（Ｃ））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化または窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。
なお、図４８においては、あらかじめ半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行うことによって、当該半導体膜４６０３ａ、４６０３ｂの表面を酸化または窒化させた場合を示したが、半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行わずにゲート絶縁膜４６０４を形成した後にプラズマ処理を行う方法を用いてもよい。このように、ゲート電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体膜を酸化または窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜またはゲート絶縁膜にプラズマ処理を行い、当該半導体膜またはゲート絶縁膜を酸化または窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける場合について示す。
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図４９（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより設けることができる。なお、図４９では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける。
次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図４９（Ｂ））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。
次に、プラズマ処理を行い、ゲート絶縁膜４６０４を酸化または窒化することによって、当該ゲート絶縁膜４６０４の表面にそれぞれ酸化膜または窒化膜４６２４（以下、絶縁膜４６２４とも記す）を形成する（図４９（Ｃ））。なお、プラズマ処理の条件は上記と同様に行うことができる。例えば、ゲート絶縁膜４６０４として酸化シリコン（ＳｉＯｘ）または酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を窒化することによって、ゲート絶縁膜４６０４の表面に絶縁膜４６２４として窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。また、絶縁膜４６２４は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２４中にＡｒが含まれている。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する表示装置を作製することができる（図４９（Ｄ））。
このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化膜または窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。プラズマ処理を行うことによって酸化または窒化された絶縁膜は、ＣＶＤ方やスパッタ法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすることによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができる。
次に、図４９とは、異なる表示装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関して示す。
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図５０（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト４６２５ａ、４６２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことができる。
次に、半導体膜のエッチングのために使用したレジスト４６２５ａ、４６２５ｂを除去する前に、プラズマ処理を行い島状の半導体膜４６０３ａ、４６０３ｂの端部を選択的に酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの端部にそれぞれ酸化膜または窒化膜４６２６（以下、絶縁膜４６２６とも記す）を形成する（図５０（Ｂ））。プラズマ処理は、上述した条件下で行う。また、絶縁膜４６２６は、プラズマ処理に用いた希ガスを含んでいる。
次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図５０（Ｃ））。ゲート絶縁膜４６０４は、上記と同様に設けることができる。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する表示装置を作製することができる（図５０（Ｄ））。
半導体膜４６０３ａ、４６０３ｂの端部をテーパー形状に設けた場合、半導体膜４６０３ａ、４６０３ｂの一部に形成されるチャネル領域の端部４６５２ａ、４６５２ｂもテーパー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によりチャネル領域の端部を選択的に酸化または窒化して、当該チャネル領域の端部となる半導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの影響を低減することができる。
なお、図５０では、半導体膜４６０３ａ、４６０３ｂの端部に限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図４９で示したようにゲート絶縁膜４６０４にもプラズマ処理を行って酸化または窒化させることも可能である（図５２（Ａ））。
次に、上記とは異なる表示装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。
まず、基板４６０１上に上記と同様に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図５１（Ａ））。
次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ酸化膜または窒化膜４６２７ａ、４６２７ｂ（以下、絶縁膜４６２７ａ、絶縁膜４６２７ｂとも記す）を形成する（図５１（Ｂ））。プラズマ処理は上述した条件下で同様に行うことができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２７ａおよび絶縁膜４６２７ｂとして、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化シリコン（ＳｉＯｘ）または酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そのため、絶縁膜４６２７ａ、４６２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うことにより半導体膜４６０３ａ、４６０３ｂの端部も同時に酸化または窒化される。
次に、絶縁膜４６２７ａ、４６２７ｂを覆うようにゲート絶縁膜４６０４を形成する（図５１（Ｃ））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いてプラズマ処理により酸化させることによって、当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２７ａ、４６２７ｂとして酸化シリコンを形成した場合、当該絶縁膜４６２７ａ、４６２７ｂ上にゲート絶縁膜として酸化シリコン（ＳｉＯｘ）を形成する。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する表示装置を作製することができる（図５１（Ｄ））。
半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域の端部４６５３ａ、４６５３ｂもテーパー形状となるため、半導体素子の特性に影響を及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化または窒化することによって、結果的にチャネル領域の端部も酸化または窒化されるため半導体素子への影響を低減することができる。
なお、図５１では、半導体膜４６０３ａ、４６０３ｂに限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図４９で示したようにゲート絶縁膜４６０４にプラズマ処理を行って酸化または窒化させることも可能である（図５２（Ｂ））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂ型に酸化シリコン（ＳｉＯｘ）または酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。
また、上述したようにプラズマ処理を行うことによって、半導体膜や絶縁膜に付着したゴミ等の不純物の除去を容易に行うことができる。一般的に、ＣＶＤ法やスパッタ法等により形成された膜にはゴミ（パーティクルともいう）が付着していることがある。例えば、図５３（Ａ）に示すように、絶縁膜または導電膜または半導体膜等の膜４６７１上にＣＶＤ法やスパッタ法等により形成された絶縁膜４６７２上にゴミ４６７３が形成される場合がある。このような場合であっても、プラズマ処理を行い絶縁膜４６７２を酸化または窒化することによって、絶縁膜４６７２の表面に酸化膜または窒化膜４６７４（以下、絶縁膜４６７４ともいう）が形成される。絶縁膜４６７４は、ゴミ４６７３が存在しない部分のみならず、ゴミ４６７３の下側の部分にも回り込むように酸化または窒化されることによって、絶縁膜４６７４の体積が増加する。一方、ゴミ４６７３の表面もプラズマ処理によって酸化または窒化され絶縁膜４６７５が形成され、その結果ゴミ４６７３の体積も増加する（図５３（Ｂ））。
このとき、ゴミ４６７３は、ブラシ洗浄等の簡単な洗浄により、絶縁膜４６７４の表面から容易に除去される状態になる。このように、プラズマ処理を行うことによって、当該絶縁膜または半導体膜に付着した微細なゴミであっても当該ゴミの除去が容易になる。なお、これはプラズマ処理を行うことによって得られる効果であり、本実施の形態のみならず、他の実施の形態においても同様のことがいえる。
このように、プラズマ処理を行い半導体膜またはゲート絶縁膜を酸化または窒化して表面を改質することにより、緻密で膜質のよい絶縁膜を形成することができる。また、絶縁膜の表面に付着したゴミ等を洗浄によって、容易に除去することが可能となる。その結果、絶縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導体素子の微細化および高性能化を実現することが達成できる。
なお、本実施形態では、上記図４６における半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４を酸化または窒化を行ったが、プラズマ処理を用いて酸化または窒化を行う層は、これに限定されない。例えば、基板４６０１または絶縁膜４６０２にプラズマ処理を行ってもよいし、絶縁膜４６０６または絶縁膜４６０７にプラズマ処理を行ってもよい。
なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態５で述べた内容と自由に組み合わせて実施することができる。
（実施の形態７）
本実施形態では、トランジスタを始めとする表示装置を作製するプロセスとして、ハーフトーン方式について説明する。
本実施形態では、トランジスタを始めとする表示装置を作製するプロセスとして、ハーフトーン方式について説明する。
図５４はトランジスタ、容量素子、抵抗素子を含む表示装置の断面構造を示す図である。図５４は、Ｎチャネル型トランジスタ５４０１、Ｎチャネル型トランジスタ５４０２、容量素子５４０４、抵抗素子５４０５、Ｐチャネル型トランジスタ５４０３が示されている。各トランジスタは半導体層５５０５、絶縁膜５５０８、ゲート電極５５０９を備えている。ゲート電極５５０９は、第１導電層５５０３と第２導電層５５０２の積層構造で形成されている。また、図５５（Ａ）〜（Ｅ）は、図５４で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり、合わせて参照することができる。
図５４において、Ｎチャネル型トランジスタ５４０１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線５５０４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域５５０６の不純物濃度よりも低濃度にドープされた不純物領域５５０７が半導体層５５０５に形成されている。不純物領域５５０６と不純物領域５５０７には、Ｎチャネル型トランジスタ５４０１を構成する場合、Ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
図５５（Ａ）で示すように、Ｎチャネル型トランジスタ５４０１のゲート電極５５０９において、第１導電層５５０３は、第２導電層５５０２の両側に広がって形成されている。この場合において、第１導電層５５０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層５５０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域５５０７はゲート電極５５０９の第１導電層５５０３と重なるように形成されている。すなわち、ゲート電極５５０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極５５０９において、第２導電層５５０２をマスクとして、第１導電層５５０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域５５０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
図５４において、Ｎチャネル型トランジスタ５４０２は、ゲート電極の片側に不純物領域５５０６の不純物濃度よりも低濃度にドープされた不純物領域５５０７が半導体層５５０５に形成されている。図５５（Ｂ）で示すように、Ｎチャネル型トランジスタ５４０２のゲート電極５５０９において、第１導電層５５０３は、第２導電層５５０２の片側に広がって形成されている。この場合も同様に、第２導電層５５０２をマスクとして、第１導電層５５０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。
図５４において、容量素子５４０４は、第１導電層５５０３と半導体層５５０５とで絶縁膜５５０８を挟んで形成されている。容量素子５４０４を形成する半導体層５５０５には、不純物領域５５１０と不純物領域５５１１を備えている。不純物領域５５１１は、半導体層５５０５において第１導電層５５０３と重なる位置に形成される。また、不純物領域５５１０は配線５５０４とコンタクトを形成する。不純物領域５５１１は、第１導電層５５０３を通して一導電型の不純物を添加することができるので、不純物領域５５１０と不純物領域５５１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子５４０４において、半導体層５５０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層５５０３は、図５５（Ｃ）に示すように、第２導電層５５０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層５５０３と第２導電層５５０２を組み合わせた複合的な電極構造とすることにより、容量素子５４０４を自己整合的に形成することができる。
図５４において、抵抗素子５４０５は、第１導電層５５０３によって形成されている。第１導電層５５０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。抵抗素子５４０５の上面図を図５５（Ｅ）に示す。
図５４において、Ｐチャネル型トランジスタ５４０３は、半導体層５５０５に不純物領域５５１２を備えている。この不純物領域５５１２は、配線５５０４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極５５０９の構成は第１導電層５５０３と第２導電層５５０２が重畳した構成となっている。Ｐチャネル型トランジスタ５４０３はＬＤＤを設けないシングルドレイン構造のトランジスタである。Ｐチャネル型トランジスタ５４０３を形成する場合、不純物領域５５１２にはＰ型を付与する不純物として硼素などが添加される。一方、不純物領域５５１２にリンを添加すればシングルドレイン構造のＮチャネル型トランジスタとすることもできる。Ｐチャネル型トランジスタ５４０３の上面図を図５５（Ｅ）に示す。
半導体層５５０５及びゲート絶縁膜５５０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理してもよい。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層５５０５とゲート絶縁膜５５０８の界面の欠陥準位を低減することができる。ゲート絶縁膜５５０８対してこの処理を行うことにより、この絶縁膜の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁膜をゲート絶縁膜５５０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層５５０５の表面に形成した絶縁膜とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁膜とを組み合わせてゲート絶縁膜５５０８を形成することができる。また、同様にこの絶縁膜は、容量素子５４０４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
図５４及び図５５を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図５５（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
図５４及び図５５の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
本実施形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態６で述べた内容と自由に組み合わせて実施することができる。
（実施の形態８）
本実施形態では、トランジスタを始めとする表示装置を作製する際のマスクパターンの例について、図５６〜図５８を参照して説明する。
本実施形態では、トランジスタを始めとする表示装置を作製する際のマスクパターンの例について、図５６〜図５８を参照して説明する。
図５６（Ａ）で示す半導体層５６１０、５６１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、トランジスタのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層５６１０、５６１１を形成する。その半導体層５６１０、５６１１はレイアウトの適切さを考慮して決められる。
図５６（Ａ）で示す半導体層５６１０、５６１１を形成するためのフォトマスクは、図５６（Ｂ）に示すマスクパターン５６３０を備えている。このマスクパターン５６３０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図５６（Ｂ）で示すマスクパターン５６３０は、遮光部として作製される。マスクパターン５６３０は、多角形の頂部Ａを削除した形状となっている。このフォトマスクのパターンは、例えば、角部において一辺が１０μｍ以下の直角三角形を切り取るように面取りされている。また、屈曲部Ｂにおいては、その角部が直角とならないように屈曲する形状となっている。屈曲Ｂを拡大すると、複数段に渡って屈曲する形状となっている。
図５６（Ｂ）で示すマスクパターン５６３０は、その形状が、図５６（Ａ）で示す半導体層５６１０、５６１１に反映される。その場合、マスクパターン５６３０と相似の形状が転写されてもよいが、マスクパターン５６３０の角部がさらに丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５６３０よりもさらにパターン形状をなめらかにした、丸め部を設けてもよい。
半導体層５６１０、５６１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図５７（Ａ）で示すように、半導体層と一部が重なるようにゲート配線５７１２、５７１３、５７１４を形成する。ゲート配線５７１２は半導体層５６１０に対応して形成される。ゲート配線５７１３は半導体層５６１０、５６１１に対応して形成される。また、ゲート配線５７１４は半導体層５６１０、５６１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
このゲート配線を形成するためのフォトマスクは、図５７（Ｂ）に示すマスクパターン５７３１を備えている。このマスクパターン５７３１は、Ｌ字形に折れ曲がった各コーナー部であって、直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部におけるマスクパターン５７３１の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直 な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角 ２等辺三角形の部分に相当するマスクパターン５７３１の一部を除去する。除去すると新たに２つの鈍 角の部分がマスクパターン５７３１に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるようにマスクパターン５７３１をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。図５７（Ｂ）で示すマスクパターン５７３１は、その形状が、図５７（Ａ）で示すゲート配線５７１２、５７１３、５７１４に反映される。その場合、マスクパターン５７３１と相似の形状が転写されてもよいが、マスクパターン５７３１の角部がさらに丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５７３１よりもさらにパターン形状をなめらかにした、丸め部を設けてもよい。すなわち、ゲート配線５７１２、５７１３、５７１４の角部は、線幅の１／２以下であって１／５以上にコーナー部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。
層間絶縁層はゲート配線５７１２、５７１３、５７１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線５７１２、５７１３、５７１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させてもよい。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けてもよい。この絶縁層は、外因性の金属イオンや水分などトランジスタにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図５８（Ａ）で示すように、半導体層と一部が重なるように配線５８１５〜５８２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
この配線５８１５〜５８２０を形成するためのフォトマスクは、図５８（Ｂ）に示すマスクパターン５８３２を備えている。この場合においても、配線は、Ｌ字形に折れ曲がった各コーナー部であって直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直 な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角 ２等辺三角形の部分に相当する配線の一部を除去する。除去すると新たに２つの鈍 角の部分が配線に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
図５８（Ａ）には、Ｎチャネル型トランジスタ５８２１〜５８２４、Ｐチャネル型トランジスタ５８２５、５８２６が形成されている。Ｎチャネル型トランジスタ５８２３とＰチャネル型トランジスタ５８２５及びＮチャネル型トランジスタ５８２４とＰチャネル型トランジスタ５８２６はインバータ５８２７、５８２８を構成している。なお、この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていてもよい。
なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態７で述べた内容と自由に組み合わせて実施することができる。
（実施の形態９）
本実施の形態は、エレクトロルミネセンス素子（ＥＬ素子）を画素に用いた表示装置を製造するときに用いる蒸着装置について図面を参照して説明する。
本実施の形態は、エレクトロルミネセンス素子（ＥＬ素子）を画素に用いた表示装置を製造するときに用いる蒸着装置について図面を参照して説明する。
表示パネルは、トランジスタによって画素回路及び／又は駆動回路が形成された素子基板に、ＥＬ層を形成して製造される。ＥＬ層はエレクトロルミネセンスを発現する材料を少なくとも一部に含んで形成される。ＥＬ層は機能の異なる複数の層で構成されても良い。その場合、ＥＬ層は、正孔注入輸送層、発光層、電子注入輸送層などとも呼ばれる機能の異なる層を組み合わせて構成する場合がある。
トランジスタが形成された素子基板に、ＥＬ層を形成するための蒸着装置の構成を図６９に示す。この蒸着装置は、搬送室６０、６１に複数の処理室を連結している。処理室には、基板を供給するロード室６２、基板を回収するアンロード室６３、その他、加熱処理室６８、ＥＬ材料を蒸着する成膜処理室６９〜７５、ＥＬ素子の一方の電極として、アルミニウム若しくはアルミニウムを主成分とする導電膜を形成する成膜処理室７６を含んでいる。また、搬送室と各処理室の間にはゲートバルブ７７ａ〜７７ｌが設けられていて、各処理室の圧力は独立して制御可能とされており、処理室間の相互汚染を防いでいる。
ロード室６２から搬送室６０に導入された基板は、回転自在に設けられたアーム方式の搬送手段６６により、所定の処理室へ搬入される。また、基板は搬送手段６６により、ある処理室から他の処理室へ搬送される。搬送室６０と搬送室６１とは成膜処理室７０で連結され、ここで搬送手段６６と搬送手段６７により基板の受け渡しが行う。
搬送室６０及び搬送室６１に連結する各処理室は減圧状態に保持されている。従って、この蒸着装置では、基板は大気に触れることなく連続してＥＬ層の成膜処理が行われる。ＥＬ層の成膜処理が終わった表示パネルは、水蒸気などにより劣化する場合があるので、この蒸着装置では、品質を保持するために大気に触れさせる前に封止処理を行うための封止処理室６５が搬送室６１に連結されている。封止処理室６５は大気圧若しくはそれに近い減圧下におかれているので、搬送室６１と封止処理室６５の間にも中間処理室６４が備えられている。中間処理室６４は基板の受け渡しと、室間の圧力を緩衝するために設けられている。
ロード室、アンロード室、搬送室及び成膜処理室には室内を減圧に保持するための排気手段が備えられている。排気手段としては、ドライポンプ、ターボ分子ポンプ、拡散ポンプなど各種の真空ポンプを用いることができる。
図６９の蒸着装置において、搬送室６０及び搬送室６１に連結される処理室の数やその構成は、ＥＬ素子の積層構造に応じて適宜組み合わせることができる。以下に、その組み合わせの一例を示す。
加熱処理室６８は、最初に下部電極や絶縁隔壁等が形成された基板を加熱して脱ガス処理を行う。成膜処理室７２は、下地電極表面を希ガスや酸素プラズマ処理を行う。このプラズマ処理は、表面を清浄化、表面状態の安定化、表面の物理的若しくは化学的状態（例えば、仕事関数など）を安定化させるために行う。
成膜処理室６９は、ＥＬ素子の一方の電極と接触する電極バッファ層を形成する処理室である。電極バッファ層はキャリア注入性（正孔注入若しくは電子注入）があり、ＥＬ素子の短絡や暗点欠陥の発生を抑制する層である。代表的には、電極バッファ層は、有機無機混合材料であって、抵抗率が５×１０４〜１×１０６Ωｃｍであり、３０〜３００ｎｍの厚さに形成される。また、成膜室７１は正孔輸送層を成膜する処理室である。
ＥＬ素子における発光層は、単色発光をする場合と白色発光をする場合とで、その構成が異なる。蒸着装置において成膜処理室もそれに応じて配置することが好ましい。例えば、表示パネルに発光色が異なる三種類のＥＬ素子を形成する場合には、各発光色に対応した発光層を成膜する必要がある。この場合、成膜処理室７０を第１の発光層の成膜用として、成膜処理室７３を第２の発光層の成膜用として、成膜処理室７４を第３の発光層の成膜用として用いることができる。発光層ごとに成膜処理室を分けることで、異なる発光材料による相互汚染を防止することが出来、成膜処理のスループットを向上させることが出来る。
また、成膜処理室７０、成膜処理室７３、成膜処理室７４のそれそれで、発光色が異なる三種類のＥＬ材料を順次蒸着しても良い。この場合、シャドーマスクを使い、蒸着する領域に応じて当該マスクをずらして蒸着を行うことになる。
白色発光するＥＬ素子を形成する場合には、異なる発光色の発光層を縦積みにして形成する。その場合にも、素子基板が成膜処理室を順次移動して、発光層ごとに成膜することができる。また、同じ成膜処理室で異なる発光層を連続して成膜することもできる。
成膜処理室７６では、ＥＬ層の上に電極を成膜する。電極の形成は、電子ビーム蒸着法やスパッタリング法を適用することもできるが、好ましくは抵抗加熱蒸着法を用いることが好ましい。
電極の形成まで終了した素子基板は、中間処理室６４を経て封止処理室６５に搬入される。封止処理室６５は、ヘリウム、アルゴン、ネオン、若しくは窒素などの不活性な気体が充填されており、その雰囲気下で素子基板のＥＬ層が形成された側に封止板を貼り付けて封止する。封止された状態において、素子基板と封止板との間には、不活性気体が充填されていても良いし、樹脂材料を充填しておいても良い。封止処理室６５には、シール材を描画するディスペンサーや、素子基板に対向して封止板を固定する固定ステージやアームなどの機械的要素、樹脂材料を充填するディスペンサー若しくはスピンコーターなどが備えられている。
図７０は、成膜処理室の内部構成を示す。成膜処理室は減圧下に保たれていて、図７０では天板９１と底板９２で挟まれる内側が室内であり、減圧状態に保たれる室内を示している。
処理室内には、一つ又は複数個の蒸発源が備えられている。組成の異なる複数の層を成膜する場合や、異なる材料を共蒸着する場合は、複数個の蒸発源を設けることが好ましいからである。図７０では、蒸発源８１ａ、８１ｂ、８１ｃが蒸発源ホルダ８０に装着されている。蒸発源ホルダ８０は多関節アーム８３によって保持されている。多関節アーム８３は関節の伸縮によって、蒸発源ホルダ８０の位置をその可動範囲内で自在に移動可能としている。また、蒸発源ホルダ８０に距離センサー８２を設け、蒸発源８１ａ〜１０１ｃと基板８９との間隔をモニターして、蒸着時における最適な間隔を制御しても良い。その場合には、多関節アームに上下方向（Ｚ方向）にも変位する多関節アームとしても良い。
基板ステージ８６と基板チャック８７は一対となって基板８９を固定する。基板ステージ８６はヒータを内蔵させて基板８９を加熱できるように構成しても良い。基板８９は、基板チャック８７の禁緩により、基板ステージ８６に固定されまた搬出入される。蒸着に際しては、必要に応じて蒸着するパターンに対応して開口部を備えたシャドーマスク９０を用いることもできる。その場合、シャドーマスク９０は、基板８９と蒸発源８１ａ〜８１ｃの間に配置されるようにする。シャドーマスク９０はマスクチャック８８により、基板８９と密着若しくは一定の間隔を持って固定される。シャドーマスク９０のアライメントが必要な場合には、処理室内にカメラを配置し、マスクチャック８８にＸ−Ｙ−θ方向に微動する位置決め手段を備えることで、その位置合わせを行う。
蒸発源８１には、蒸着材料を蒸発源に連続して供給する蒸着材料供給手段が付加されている。蒸着材料供給手段は、蒸発源８１と離れた位置に配置される蒸着材料供給源８５ａ、８５ｂ、８５ｃと、その両者の間を繋ぐ材料供給管８４を有している。典型的には、蒸着材料供給源８５ａ、８５ｂ、８５ｃは蒸発源８１に対応して設けられている。図７０の場合は、蒸着材料供給源８５ａと蒸発源８１ａが対応している。蒸着材料供給源８５ｂと蒸発源８１ｂ、蒸着材料供給源８５ｃと蒸発源８１ｃについても同様である。
蒸着材料の供給方式には、気流搬送方式、エアロゾル方式などが適用できる。気流搬送方式は、蒸着材料の微粉末を気流に乗せて搬送するもので、不活性ガスなどを用いて蒸発源８１に搬送する。エアロゾル方式は、蒸着材料を溶剤中に溶解または分散させた原料液を搬送し、噴霧器によりエアロゾル化し、エアロゾル中の溶媒を気化させながら行う蒸着である。いずれの場合にも、蒸発源８１には加熱手段が設けられ、搬送された蒸着材料を蒸発させて基板８９に成膜する。図７０の場合、材料供給管８４は柔軟に曲げることができ、減圧状態下においても変形しない程度の剛性を持った細管で構成されている。
気流搬送方式やエアロゾル方式を適用する場合には、成膜処理室内を大気圧若しくはそれ以下であって、好ましくは１３３Ｐａ〜１３３００Ｐａの減圧下で成膜を行えば良い。成膜処理室内にはヘリウム、アルゴン、ネオン、クリプトン、キセノン、若しくは窒素などの不活性気体を充填し、または当該気体を供給しながら（同時に排気しながら）、圧力の調節を行うことができる。また、酸化膜を形成する成膜処理室では、酸素、亜酸化窒素などの気体を導入して酸化雰囲気としておいても良い。また、有機材料を蒸着する成膜処理室内には水素などの気体を導入して還元雰囲気にしておいても良い。
その他の蒸着材料の供給方法として、材料供給管８４の中にスクリューを設け蒸着材料を蒸発源に向けて連続的に押し出す構成としても良い。
本実施の形態の蒸着装置によれば、大画面の表示パネルであっても、均一性良く、連続して成膜することができる。また、蒸発源に蒸着材料が無くなる度に、その都度蒸着材料を補給する必要がないので、スループットを向上することができる。
（実施の形態１０）
本実施形態では、実施の形態１から実施の形態４までで述べた駆動方法を制御するハードウェアについて述べる。
本実施形態では、実施の形態１から実施の形態４までで述べた駆動方法を制御するハードウェアについて述べる。
大まかな構成図を図５９に示す。基板５９０１の上に、画素部５９０４、信号線駆動回路５９０６や走査線駆動回路５９０５が配置されている。それ以外にも、電源回路やプリチャージ回路やタイミング生成回路などが配置されてもよい。なお、信号線駆動回路５９０６や走査線駆動回路５９０５が配置されていなくてもよい。その場合、基板５９０１に配置されていないものを、ＩＣに形成してもよい。そのＩＣは、基板５９０１の上に、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって配置されてもよい。あるいは、周辺回路基板５９０２と基板５９０１とを接続する接続基板５９０７の上に、ＩＣが配置されてもよい。
周辺回路基板５９０２には、信号５９０３が入力される。そして、コントローラ５９０８が制御して、メモリ５９０９、５９１０などに信号が保存される。信号５９０３がアナログ信号の場合は、アナログ・デジタル変換を行った後、そして、メモリ５９０９、５９１０などに保存されることが多い。そして、コントローラ５９０８がメモリ５９０９、５９１０などに保存された信号を用いて、基板５９０１に信号を出力する。
実施の形態１〜実施の形態４で述べた駆動方法を実現するために、コントローラ５９０８が、サブフレームの出現順序などを制御して、基板５９０１に信号を出力する。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態９で述べた内容と自由に組み合わせて実施することができる。
（実施の形態１１）
本実施形態では、本発明の表示装置を用いたＥＬモジュール及びＥＬテレビ受像機の構成例について説明する。
本実施形態では、本発明の表示装置を用いたＥＬモジュール及びＥＬテレビ受像機の構成例について説明する。
図６０は表示パネル６００１と、回路基板６００２を組み合わせたＥＬモジュールを示している。表示パネル６００１は画素部６００３、走査線駆動回路６００４及び信号線駆動回路６００５を有している。回路基板６００２には、例えば、コントロール回路６００６や信号分割回路６００７などが形成されている。表示パネル６００１と回路基板６００２は接続配線６００８によって接続されている。接続配線にはＦＰＣ等を用いることができる。
コントロール回路６００６が、実施の形態９における、コントローラ５９０８やメモリ５９０９、５９１０などに相当する。主に、コントロール回路６００６において、サブフレームの出現順序などを制御している。
表示パネル６００１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル６００１に実装するとよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて表示パネル６００１に実装してもよい。
また、走査線や信号線に設定する信号をバッファによりインピーダンス変換することで、１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供することができる。
また、さらに消費電力の低減を図るため、ガラス基板上にトランジスタを用いて画素部を形成し、全ての信号線駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）表示パネルに実装してもよい。
例えば、表示パネルの画面全体をいくつかの領域に分割し、各々の領域に一部もしくは全ての周辺駆動回路（信号線駆動回路、走査線駆動回路など）を形成したＩＣチップを配置し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装してもよい。この場合の表示パネルの構成を図６１に示す。
図６１では、画面全体を４つの領域に分割し、８個のＩＣチップを用いて駆動させる例である。表示パネルの構成は、基板６１１０、画素部６１１１、ＦＰＣ６１１２、ＩＣチップ６１１３〜６１２０を有する。８個のＩＣチップのうち、６１１３、６１１４、６１１５、６１１６には信号線駆動回路を形成しており、６１１７、６１１８、６１１９、６１２０には走査線駆動回路を形成している。そして、任意のＩＣチップを駆動させることにより、４つの画面領域のうち任意の画面領域のみを駆動させることが可能となる。例えば、ＩＣチップ６１１３と６１１７のみを駆動させると、４つの画面領域のうち、左上の領域のみを駆動させることができる。このようにすることにより、消費電力を低減させることが可能となる。
図７１の表示パネルは基板２０上に、サブ画素３０が複数配列された画素部２１、走査線３３の信号を制御する走査線駆動回路２２、データ線３１の信号を制御するデータ線駆動回路２３を有している。また、サブ画素３０に含まれる発光素子３７の輝度変化を補正するためのモニタ回路２４が設けられていても良い。発光素子３７とモニタ回路２４に含まれる発光素子は同じ構造を有している。発光素子３７の構造は一対の電極間にエレクトロルミネセンスを発現する材料を含む層を挟んだ形となっている。
基板２０の周辺部には、走査線駆動回路２２に外部回路から信号を入力する入力端子２５、データ線駆動回路２３に外部回路から信号を入力する入力端子２６、モニタ回路２４に信号を入力する入力端子２９を有している。
サブ画素３０には、データ線３１に接続するトランジスタ３４と、電源線３２と発光素子３７との間に直列に挿入されて接続するトランジスタ３５を含んでいる。トランジスタ３４のゲートは走査線３３の接続し、走査信号で選択されたとき、データ線３１の信号をサブ画素３０に入力する。入力された信号はトランジスタ３５のゲートに与えられ、また、保持容量部３６を充電する。この信号に応じて、電源線３２と発光素子３７は導通状態となり、発光素子３７が発光する。
サブ画素３０に設けた発光素子３７を発光させるためには外部回路から電力を供給する必要がある。画素部２１に設けられる電源線３２は、入力端子２７で外部回路と接続される。電源線３２は引き回す配線の長さにより抵抗損失が生じるので、入力端子２７は基板２０の周辺部に複数箇所設けることが好ましい。入力端子２７は基板２０の両端部に設け、画素部２１の面内で輝度ムラが目立たないように配置されている。すなわち、画面の中で片側が明るく、反対側が暗くなってしまうことを防いでいる。また、一対の電極を備えた発光素子３７であって、電源線３２と接続する電極とは反対側の電極は、複数のサブ画素３０で共有する共通電極として形成されるが、この電極の抵抗損失も低くするために、端子２８を複数個備えている。
このような表示パネルは、電源線がＣｕなどの低抵抗材料で形成されているので、特に画面サイズが大型化したときに有効である。例えば、画面サイズが１３インチクラスの場合対角線の長さは３４０ｍｍであるが、６０インチクラスの場合には１５００ｍｍ以上となる。このような場合には、配線抵抗を無視することが出来ないので、Ｃｕなどの低抵抗材料を配線に用いることが好ましい。また、配線遅延を考慮すると、同様にしてデータ線や走査線を形成しても良い。
上記のようなパネル構成を備えたＥＬモジュールにより、ＥＬテレビ受像機を完成させることができる。図６２は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ６２０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路６２０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路６２０３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路６００６により処理される。コントロール回路６００６は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路６００７を設け、入力デジタル信号をＭ個に分割して供給する構成としてもよい。
チューナ６２０１で受信した信号のうち、音声信号は音声信号増幅回路６２０４に送られ、その出力は音声信号処理回路６２０５を経てスピーカー６２０６に供給される。制御回路６２０７は受信局（受信周波数）や音量の制御情報を入力部６２０８から受け、チューナ６２０１や音声信号処理回路６２０５に信号を送出する。
ＥＬモジュールを筐体に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部が形成される。また、スピーカー、ビデオ入力端子などが適宜備えられている。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
このように、本発明の表示装置、およびその駆動法を用いることにより、擬似輪郭の低減された、綺麗な画像で見ることが出来る。よって、人間の肌のように、階調が微妙に変化するような画像であっても、綺麗に表示出来るようになる。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態１０で述べた内容と自由に組み合わせて実施することができる。
（実施の形態１２）
本発明の表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等）、記憶媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が挙げられる。それらの電子機器の具体例を図６３に示す。
本発明の表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等）、記憶媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が挙げられる。それらの電子機器の具体例を図６３に示す。
図６３（Ａ）は発光装置であり、筐体６３０１、支持台６３０２、表示部６３０３、スピーカー部６３０４、ビデオ入力端子６３０５等を含む。本発明は、表示部６３０３を構成する表示装置に用いることができる。また本発明により、擬似輪郭の低減された、綺麗な画像で見ることができるようになり、図６３（Ａ）に示す発光装置が完成される。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図６３（Ｂ）はデジタルスチルカメラであり、本体６３０６、表示部６３０７、受像部６３０８、操作キー６３０９、外部接続ポート６３１０、シャッター６３１１等を含む。本発明は、表示部６３０７を構成する表示装置に用いることができる。また本発明により、擬似輪郭の低減された、綺麗な画像で見ることができるようになり、図６３（Ｂ）に示すデジタルスチルカメラが完成される。
図６３（Ｃ）はノート型パーソナルコンピュータであり、本体６３１２、筐体６３１３、表示部６３１４、キーボード６３１５、外部接続ポート６３１６、ポインティングマウス６３１７等を含む。本発明は、表示部６３１４を構成する表示装置に用いることができる。また本発明により、擬似輪郭の低減された、綺麗な画像で見ることができるようになり、図６３（Ｃ）に示すノート型パーソナルコンピュータが完成される。
図６３（Ｄ）はモバイルコンピュータであり、本体６３１８、表示部６３１９、スイッチ６３２０、操作キー６３２１、赤外線ポート６３２２等を含む。本発明は、表示部６３１９を構成する表示装置に用いることができる。また本発明により、擬似輪郭の低減された、綺麗な画像で見ることができるようになり、図６３（Ｄ）に示すモバイルコンピュータが完成される。
図６３（Ｅ）は記憶媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体６３２３、筐体６３２４、表示部Ａ６３２５、表示部Ｂ６３２６、記憶媒体（ＤＶＤ等）読み込み部６３２７、操作キー６３２８、スピーカー部６３２９等を含む。表示部Ａ６３２５は主に画像情報を表示し、表示部Ｂ６３２６は主に文字情報を表示するが、本発明は、表示部Ａ６３２５、表示部Ｂ６３２６を構成する表示装置に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。また本発明により、擬似輪郭の低減された、綺麗な画像で見ることができるようになり、図６３（Ｅ）に示すＤＶＤ再生装置が完成される。
図６３（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体６３３０、表示部６３３１、アーム部６３３２等を含む。本発明は、表示部６３３１を構成する表示装置に用いることができる。また本発明により、また本発明により、擬似輪郭の低減された、綺麗な画像で見ることができるようになり、図６３（Ｆ）に示すゴーグル型ディスプレイが完成される。
図６３（Ｇ）はビデオカメラであり、本体６３３３、表示部６３３４、筐体６３３５、外部接続ポート６３３６、リモコン受信部６３３７、受像部６３３８、バッテリー６３３９、音声入力部６３４０、操作キー６３４１等を含む。本発明は、表示部６３３４を構成する表示装置に用いることができる。また本発明により、また本発明により、擬似輪郭の低減された、綺麗な画像で見ることができるようになり、図６３（Ｇ）に示すビデオカメラが完成される。
図６３（Ｈ）は携帯電話であり、本体６３４２、筐体６３４３、表示部６３４４、音声入力部６３４５、音声出力部６３４６、操作キー６３４７、外部接続ポート６３４８、アンテナ６３４９等を含む。本発明は、表示部６３４４を構成する表示装置に用いることができる。なお、表示部６３４４は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、擬似輪郭の低減された、綺麗な画像で見ることができるようになり、図６３（Ｈ）に示す携帯電話が完成される。
なお、発光輝度が高い発光材料を用いれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施の形態の電子機器は、実施の形態１〜実施の形態１１に示したいずれの構成の表示装置を用いてもよい。
２０ 基板
２１ 画素部
２２ 走査線駆動回路
２３ データ線駆動回路
２４ モニタ回路
２５ 入力端子
２６ 入力端子
２７ 入力端子
２８ 端子
２９ 入力端子
３０ サブ画素
３１ データ線
３２ 電源線
３３ 走査線
３４ トランジスタ
３５ トランジスタ
３６ 保持容量部
３７ 発光素子
６０ 搬送室
６１ 搬送室
６２ ロード室
６３ アンロード室
６４ 中間処理室
６５ 封止処理室
６６ 搬送手段
６７ 搬送手段
６８ 加熱処理室
６９ 成膜処理室
７０ 成膜処理室
７１ 成膜室
７２ 成膜処理室
７３ 成膜処理室
７４ 成膜処理室
７６ 成膜処理室
８０ 蒸発源ホルダ
８１ 蒸発源
８２ 距離センサー
８３ 多関節アーム
８４ 材料供給管
８５ａ 蒸着材料供給源
８５ｂ 蒸着材料供給源
８５ｃ 蒸着材料供給源
８６ 基板ステージ
８７ 基板チャック
８８ マスクチャック
８９ 基板
９０ シャドーマスク
９１ 天板
９２ 底板
２１０ 画素
７７ａ ゲートバルブ
８１ａ 蒸発源
８５ａ 蒸着材料供給源
８１ａ 蒸発源
８１ｂ 蒸発源
８１ｃ 蒸発源
１０５ａ 蒸着材料供給源
１０５ｂ 蒸着材料供給源
１０５ｃ 蒸着材料供給源
２５１１ 選択トランジスタ
２５１２ 保持容量
２５１３ 駆動トランジスタ
２５１４ 発光素子
２５１５ 信号線
２５１６ 電源線
２５１７ 走査線
２５１８ 電源線
２５２１ 選択トランジスタ
２５２２ 保持容量
２５２３ 駆動トランジスタ
２５２４ 発光素子
２５２７ 走査線
２５２８ 電源線
２６１１ 選択トランジスタ
２６１２ 保持容量
２６１３ 駆動トランジスタ
２６１４ 発光素子
２６１５ 信号線
２６１６ 電源線
２６１７ 走査線
２６１８ 電源線
２６２１ 選択トランジスタ
２６２２ 保持容量
２６２３ 駆動トランジスタ
２６２４ 発光素子
２６２５ 信号線
２６２７ 走査線
２６２８ 電源線
２７１１ 選択トランジスタ
２７１２ 保持容量
２７１３ 駆動トランジスタ
２７１４ 発光素子
２７１５ 信号線
２７１６ 電源線
２７１７ 走査線
２７１８ 電源線
２７２１ 選択トランジスタ
２７２２ 保持容量
２７２３ 駆動トランジスタ
２７２４ 発光素子
２７２７ 走査線
２７２８ 電源線
２７３１ トランジスタ
２７３６ 電源線
２７４１ トランジスタ
２９１１ 選択トランジスタ
２９１２ 保持容量
２９１３ 駆動トランジスタ
２９１４ 発光素子
２９１５ 信号線
２９１６ 電源線
２９１７ 走査線
２９１８ 電源線
２９２１ 選択トランジスタ
２９２２ 保持容量
２９２３ 駆動トランジスタ
２９２４ 発光素子
２９２５ 信号線
２９２７ 走査線
２９２８ 電源線
２９３１ 選択トランジスタ
２９３７ 走査線
２９４１ 選択トランジスタ
２９４７ 走査線
３２１１ 選択トランジスタ
３２１２ 保持容量
３２１３ 駆動トランジスタ
３２１４ 発光素子
３２１５ 信号線
３２１６ 電源線
３２１７ 走査線
３２１８ 電源線
３２１９ 消去トランジスタ
３２２１ 選択トランジスタ
３２２２ 保持容量
３２２３ 駆動トランジスタ
３２２４ 発光素子
３２２７ 走査線
３２２８ 電源線
３２２９ 消去トランジスタ
３２３７ 走査線
３２４７ 走査線
３３１１ 選択トランジスタ
３３１２ 保持容量
３３１３ 駆動トランジスタ
３３１４ 発光素子
３３１５ 信号線
３３１６ 電源線
３３１７ 走査線
３３１８ 電源線
３３１９ 消去ダイオード
３３２１ 選択トランジスタ
３３２２ 保持容量
３３２３ 駆動トランジスタ
３３２４ 発光素子
３３２７ 走査線
３３２８ 電源線
３３２９ 消去ダイオード
３３３７ 走査線
３３４７ 走査線
３４１９ トランジスタ
３５０５ 信号線
３５０６ 電源線
３５０７ 走査線
３５１１ 選択トランジスタ
３５１２ 保持容量
３５１３ 駆動トランジスタ
３５１４ 電極
３５１５ 信号線
３５１６ 電源線
３５１７ 走査線
３６１１ 選択トランジスタ
３６１２ 保持容量
３６１３ 駆動トランジスタ
３６１４ 電極
３６１５ 信号線
３６１６ 電源線
３６１７ 走査線
４００１ 画素部
４００２ 走査線駆動回路
４００３ 走査線駆動回路
４００４ 信号線駆動回路
４００５ シフトレジスタ
４００６ バッファ回路
４００７ シフトレジスタ
４０１０ 増幅回路
４０１１ ビデオ信号線
４０１２ ラッチ制御線
４１０１ 画素部
４１０２ 走査線駆動回路
４１０３ 走査線駆動回路
４１０４ 走査線駆動回路
４１０５ 走査線駆動回路
４１０６ 信号線駆動回路
４２０１ 画素部
４２０２ 走査線駆動回路
４２０３ 走査線駆動回路
４２０４ 信号線駆動回路
４２０５ 信号線駆動回路
４３０１ 基板
４３０２ 下地膜
４３０３ 画素電極
４３０４ 第１の電極
４３０５ 配線
４３０６ 配線
４３０７ Ｎ型半導体層
４３０８ Ｎ型半導体層
４３０９ 半導体層
４３１０ ゲート絶縁膜
４３１１ 絶縁膜
４３１２ ゲート電極
４３１３ 第２の電極
４３１４ 層間絶縁膜
４３１５ 有機化合物を含む層
４３１６ 対向電極
４３１７ 発光素子
４３１８ 駆動トランジスタ
４３１９ 容量素子
４３２０ 第１の電極
４４０１ 基板
４４０２ ゲート絶縁膜
４４０３ ゲート電極
４４０４ 第１の電極
４４０５ ゲート絶縁膜
４４０６ 半導体層
４４０７ 半導体層
４４０８ Ｎ型半導体層
４４１０ Ｎ型半導体層
４４１１ 配線
４４１３ 導電層
４４１４ 画素電極
４４１５ 絶縁物
４４１６ 有機化合物を含む層
４４１７ 対向電極
４４１８ 発光素子
４４１９ 駆動トランジスタ
４４２０ 容量素子
４４２１ 第２の電極
４４２２ 容量素子
４５０１ 絶縁物
４６０１ 基板
４６０２ 絶縁膜
４６０４ ゲート絶縁膜
４６０５ ゲート電極
４６０６ 絶縁膜
４６０７ 絶縁膜
４６０８ 導電膜
４６２３ 絶縁膜
４６２４ 絶縁膜
４６２６ 絶縁膜
４６７１ 膜
４６７２ 絶縁膜
４６７３ ゴミ
４６７４ 絶縁膜
４６７５ 絶縁膜
５４０１ Ｎチャネル型トランジスタ
５４０２ Ｎチャネル型トランジスタ
５４０３ Ｐチャネル型トランジスタ
５４０４ 容量素子
５４０５ 抵抗素子
５５０２ 導電層
５５０３ 導電層
５５０４ 配線
５５０５ 半導体層
５５０６ 不純物領域
５５０７ 不純物領域
５５０８ ゲート絶縁膜
５５０９ ゲート電極
５５１０ 不純物領域
５５１１ 不純物領域
５５１２ 不純物領域
５６１０ 半導体層
５６３０ マスクパターン
５７１２ ゲート配線
５７１３ ゲート配線
５７１４ ゲート配線
５７３１ マスクパターン
５８１５ 配線
５８２１ Ｎチャネル型トランジスタ
５８２３ Ｎチャネル型トランジスタ
５８２４ Ｎチャネル型トランジスタ
５８２５ Ｐチャネル型トランジスタ
５８２６ Ｐチャネル型トランジスタ
５８２７ インバータ
５８３２ マスクパターン
５９０１ 基板
５９０２ 周辺回路基板
５９０３ 信号
５９０４ 画素部
５９０５ 走査線駆動回路
５９０６ 信号線駆動回路
５９０７ 接続基板
５９０８ コントローラ
５９０９ メモリ
６００１ 表示パネル
６００２ 回路基板
６００３ 画素部
６００４ 走査線駆動回路
６００５ 信号線駆動回路
６００６ コントロール回路
６００７ 信号分割回路
６００８ 接続配線
６１１０ 基板
６１１１ 画素部
６１１２ ＦＰＣ
６１１３ ＩＣチップ
６２０１ チューナ
６２０２ 映像信号増幅回路
６２０３ 映像信号処理回路
６２０４ 音声信号増幅回路
６２０５ 音声信号処理回路
６２０６ スピーカー
６２０７ 制御回路
６２０８ 入力部
６３０１ 筐体
６３０２ 支持台
６３０３ 表示部
６３０４ スピーカー部
６３０５ ビデオ入力端子
６３０６ 本体
６３０７ 表示部
６３０８ 受像部
６３０９ 操作キー
６３１０ 外部接続ポート
６３１１ シャッター
６３１２ 本体
６３１３ 筐体
６３１４ 表示部
６３１５ キーボード
６３１６ 外部接続ポート
６３１７ ポインティングマウス
６３１８ 本体
６３１９ 表示部
６３２０ スイッチ
６３２１ 操作キー
６３２２ 赤外線ポート
６３２３ 本体
６３２４ 筐体
６３２５ 表示部Ａ
６３２６ 表示部Ｂ
６３２７ 部
６３２８ 操作キー
６３２９ スピーカー部
６３３０ 本体
６３３１ 表示部
６３３２ アーム部
６３３３ 本体
６３３４ 表示部
６３３５ 筐体
６３３６ 外部接続ポート
６３３７ リモコン受信部
６３３８ 受像部
６３３９ バッテリー
６３４０ 音声入力部
６３４１ 操作キー
６３４２ 本体
６３４３ 筐体
６３４４ 表示部
６３４５ 音声入力部
６３４６ 音声出力部
６３４７ 操作キー
６３４８ 外部接続ポート
６３４９ アンテナ
４６０３ａ 半導体膜
４６０３ｂ 半導体膜
４６１０ａ Ｎチャネル型トランジスタ
４６１０ｂ Ｐチャネル型トランジスタ
４６２１ａ 絶縁膜
４６２１ｂ 絶縁膜
４６２５ａ レジスト
４６２７ａ 絶縁膜
４６２７ｂ 絶縁膜
４６５１ａ 端部
４６５２ａ 端部
４６５３ａ 端部
２１ 画素部
２２ 走査線駆動回路
２３ データ線駆動回路
２４ モニタ回路
２５ 入力端子
２６ 入力端子
２７ 入力端子
２８ 端子
２９ 入力端子
３０ サブ画素
３１ データ線
３２ 電源線
３３ 走査線
３４ トランジスタ
３５ トランジスタ
３６ 保持容量部
３７ 発光素子
６０ 搬送室
６１ 搬送室
６２ ロード室
６３ アンロード室
６４ 中間処理室
６５ 封止処理室
６６ 搬送手段
６７ 搬送手段
６８ 加熱処理室
６９ 成膜処理室
７０ 成膜処理室
７１ 成膜室
７２ 成膜処理室
７３ 成膜処理室
７４ 成膜処理室
７６ 成膜処理室
８０ 蒸発源ホルダ
８１ 蒸発源
８２ 距離センサー
８３ 多関節アーム
８４ 材料供給管
８５ａ 蒸着材料供給源
８５ｂ 蒸着材料供給源
８５ｃ 蒸着材料供給源
８６ 基板ステージ
８７ 基板チャック
８８ マスクチャック
８９ 基板
９０ シャドーマスク
９１ 天板
９２ 底板
２１０ 画素
７７ａ ゲートバルブ
８１ａ 蒸発源
８５ａ 蒸着材料供給源
８１ａ 蒸発源
８１ｂ 蒸発源
８１ｃ 蒸発源
１０５ａ 蒸着材料供給源
１０５ｂ 蒸着材料供給源
１０５ｃ 蒸着材料供給源
２５１１ 選択トランジスタ
２５１２ 保持容量
２５１３ 駆動トランジスタ
２５１４ 発光素子
２５１５ 信号線
２５１６ 電源線
２５１７ 走査線
２５１８ 電源線
２５２１ 選択トランジスタ
２５２２ 保持容量
２５２３ 駆動トランジスタ
２５２４ 発光素子
２５２７ 走査線
２５２８ 電源線
２６１１ 選択トランジスタ
２６１２ 保持容量
２６１３ 駆動トランジスタ
２６１４ 発光素子
２６１５ 信号線
２６１６ 電源線
２６１７ 走査線
２６１８ 電源線
２６２１ 選択トランジスタ
２６２２ 保持容量
２６２３ 駆動トランジスタ
２６２４ 発光素子
２６２５ 信号線
２６２７ 走査線
２６２８ 電源線
２７１１ 選択トランジスタ
２７１２ 保持容量
２７１３ 駆動トランジスタ
２７１４ 発光素子
２７１５ 信号線
２７１６ 電源線
２７１７ 走査線
２７１８ 電源線
２７２１ 選択トランジスタ
２７２２ 保持容量
２７２３ 駆動トランジスタ
２７２４ 発光素子
２７２７ 走査線
２７２８ 電源線
２７３１ トランジスタ
２７３６ 電源線
２７４１ トランジスタ
２９１１ 選択トランジスタ
２９１２ 保持容量
２９１３ 駆動トランジスタ
２９１４ 発光素子
２９１５ 信号線
２９１６ 電源線
２９１７ 走査線
２９１８ 電源線
２９２１ 選択トランジスタ
２９２２ 保持容量
２９２３ 駆動トランジスタ
２９２４ 発光素子
２９２５ 信号線
２９２７ 走査線
２９２８ 電源線
２９３１ 選択トランジスタ
２９３７ 走査線
２９４１ 選択トランジスタ
２９４７ 走査線
３２１１ 選択トランジスタ
３２１２ 保持容量
３２１３ 駆動トランジスタ
３２１４ 発光素子
３２１５ 信号線
３２１６ 電源線
３２１７ 走査線
３２１８ 電源線
３２１９ 消去トランジスタ
３２２１ 選択トランジスタ
３２２２ 保持容量
３２２３ 駆動トランジスタ
３２２４ 発光素子
３２２７ 走査線
３２２８ 電源線
３２２９ 消去トランジスタ
３２３７ 走査線
３２４７ 走査線
３３１１ 選択トランジスタ
３３１２ 保持容量
３３１３ 駆動トランジスタ
３３１４ 発光素子
３３１５ 信号線
３３１６ 電源線
３３１７ 走査線
３３１８ 電源線
３３１９ 消去ダイオード
３３２１ 選択トランジスタ
３３２２ 保持容量
３３２３ 駆動トランジスタ
３３２４ 発光素子
３３２７ 走査線
３３２８ 電源線
３３２９ 消去ダイオード
３３３７ 走査線
３３４７ 走査線
３４１９ トランジスタ
３５０５ 信号線
３５０６ 電源線
３５０７ 走査線
３５１１ 選択トランジスタ
３５１２ 保持容量
３５１３ 駆動トランジスタ
３５１４ 電極
３５１５ 信号線
３５１６ 電源線
３５１７ 走査線
３６１１ 選択トランジスタ
３６１２ 保持容量
３６１３ 駆動トランジスタ
３６１４ 電極
３６１５ 信号線
３６１６ 電源線
３６１７ 走査線
４００１ 画素部
４００２ 走査線駆動回路
４００３ 走査線駆動回路
４００４ 信号線駆動回路
４００５ シフトレジスタ
４００６ バッファ回路
４００７ シフトレジスタ
４０１０ 増幅回路
４０１１ ビデオ信号線
４０１２ ラッチ制御線
４１０１ 画素部
４１０２ 走査線駆動回路
４１０３ 走査線駆動回路
４１０４ 走査線駆動回路
４１０５ 走査線駆動回路
４１０６ 信号線駆動回路
４２０１ 画素部
４２０２ 走査線駆動回路
４２０３ 走査線駆動回路
４２０４ 信号線駆動回路
４２０５ 信号線駆動回路
４３０１ 基板
４３０２ 下地膜
４３０３ 画素電極
４３０４ 第１の電極
４３０５ 配線
４３０６ 配線
４３０７ Ｎ型半導体層
４３０８ Ｎ型半導体層
４３０９ 半導体層
４３１０ ゲート絶縁膜
４３１１ 絶縁膜
４３１２ ゲート電極
４３１３ 第２の電極
４３１４ 層間絶縁膜
４３１５ 有機化合物を含む層
４３１６ 対向電極
４３１７ 発光素子
４３１８ 駆動トランジスタ
４３１９ 容量素子
４３２０ 第１の電極
４４０１ 基板
４４０２ ゲート絶縁膜
４４０３ ゲート電極
４４０４ 第１の電極
４４０５ ゲート絶縁膜
４４０６ 半導体層
４４０７ 半導体層
４４０８ Ｎ型半導体層
４４１０ Ｎ型半導体層
４４１１ 配線
４４１３ 導電層
４４１４ 画素電極
４４１５ 絶縁物
４４１６ 有機化合物を含む層
４４１７ 対向電極
４４１８ 発光素子
４４１９ 駆動トランジスタ
４４２０ 容量素子
４４２１ 第２の電極
４４２２ 容量素子
４５０１ 絶縁物
４６０１ 基板
４６０２ 絶縁膜
４６０４ ゲート絶縁膜
４６０５ ゲート電極
４６０６ 絶縁膜
４６０７ 絶縁膜
４６０８ 導電膜
４６２３ 絶縁膜
４６２４ 絶縁膜
４６２６ 絶縁膜
４６７１ 膜
４６７２ 絶縁膜
４６７３ ゴミ
４６７４ 絶縁膜
４６７５ 絶縁膜
５４０１ Ｎチャネル型トランジスタ
５４０２ Ｎチャネル型トランジスタ
５４０３ Ｐチャネル型トランジスタ
５４０４ 容量素子
５４０５ 抵抗素子
５５０２ 導電層
５５０３ 導電層
５５０４ 配線
５５０５ 半導体層
５５０６ 不純物領域
５５０７ 不純物領域
５５０８ ゲート絶縁膜
５５０９ ゲート電極
５５１０ 不純物領域
５５１１ 不純物領域
５５１２ 不純物領域
５６１０ 半導体層
５６３０ マスクパターン
５７１２ ゲート配線
５７１３ ゲート配線
５７１４ ゲート配線
５７３１ マスクパターン
５８１５ 配線
５８２１ Ｎチャネル型トランジスタ
５８２３ Ｎチャネル型トランジスタ
５８２４ Ｎチャネル型トランジスタ
５８２５ Ｐチャネル型トランジスタ
５８２６ Ｐチャネル型トランジスタ
５８２７ インバータ
５８３２ マスクパターン
５９０１ 基板
５９０２ 周辺回路基板
５９０３ 信号
５９０４ 画素部
５９０５ 走査線駆動回路
５９０６ 信号線駆動回路
５９０７ 接続基板
５９０８ コントローラ
５９０９ メモリ
６００１ 表示パネル
６００２ 回路基板
６００３ 画素部
６００４ 走査線駆動回路
６００５ 信号線駆動回路
６００６ コントロール回路
６００７ 信号分割回路
６００８ 接続配線
６１１０ 基板
６１１１ 画素部
６１１２ ＦＰＣ
６１１３ ＩＣチップ
６２０１ チューナ
６２０２ 映像信号増幅回路
６２０３ 映像信号処理回路
６２０４ 音声信号増幅回路
６２０５ 音声信号処理回路
６２０６ スピーカー
６２０７ 制御回路
６２０８ 入力部
６３０１ 筐体
６３０２ 支持台
６３０３ 表示部
６３０４ スピーカー部
６３０５ ビデオ入力端子
６３０６ 本体
６３０７ 表示部
６３０８ 受像部
６３０９ 操作キー
６３１０ 外部接続ポート
６３１１ シャッター
６３１２ 本体
６３１３ 筐体
６３１４ 表示部
６３１５ キーボード
６３１６ 外部接続ポート
６３１７ ポインティングマウス
６３１８ 本体
６３１９ 表示部
６３２０ スイッチ
６３２１ 操作キー
６３２２ 赤外線ポート
６３２３ 本体
６３２４ 筐体
６３２５ 表示部Ａ
６３２６ 表示部Ｂ
６３２７ 部
６３２８ 操作キー
６３２９ スピーカー部
６３３０ 本体
６３３１ 表示部
６３３２ アーム部
６３３３ 本体
６３３４ 表示部
６３３５ 筐体
６３３６ 外部接続ポート
６３３７ リモコン受信部
６３３８ 受像部
６３３９ バッテリー
６３４０ 音声入力部
６３４１ 操作キー
６３４２ 本体
６３４３ 筐体
６３４４ 表示部
６３４５ 音声入力部
６３４６ 音声出力部
６３４７ 操作キー
６３４８ 外部接続ポート
６３４９ アンテナ
４６０３ａ 半導体膜
４６０３ｂ 半導体膜
４６１０ａ Ｎチャネル型トランジスタ
４６１０ｂ Ｐチャネル型トランジスタ
４６２１ａ 絶縁膜
４６２１ｂ 絶縁膜
４６２５ａ レジスト
４６２７ａ 絶縁膜
４６２７ｂ 絶縁膜
４６５１ａ 端部
４６５２ａ 端部
４６５３ａ 端部
Claims (14)
- 発光素子が設けられたｍ個（ｍはｍ≧２の整数）のサブ画素を含む複数の画素を有する表示装置の駆動方法であって、
前記ｍ個のサブ画素の面積比を２０：２１：２２：・・・・：２ｍ−３：２ｍ−２：２ｍ−１とし、
前記ｍ個のサブ画素のそれぞれにおいて、１フレームをｎ個（ｎはｎ≧２の整数）のサブフレームに分割し、
前記ｎ個のサブフレームの点灯期間の長さの比を２０：２ｍ：２２ｍ：・・・・：２（ｎ−３）ｍ：２（ｎ−２）ｍ：２（ｎ−１）ｍとし、
前記ｎ個のサブフレームのそれぞれにおいて、前記ｍ個のサブ画素が点灯状態にあるサブフレームの点灯期間の総和を制御することにより、前記画素の階調を表現することを特徴とする表示装置の駆動方法。 - 請求項１において、前記ｎ個のサブフレームのうち少なくとも１個のサブフレームを、当該サブフレームの半分の長さの点灯期間を有する２個のサブフレームに分割することを特徴とする表示装置の駆動方法。
- 請求項２において、
前記点灯期間を分割するサブフレームが、前記ｎ個のサブフレームのうち最長の点灯期間を有するサブフレームであることを特徴とする表示装置の駆動方法。 - 請求項１乃至請求項３のいずれか一項において、前記ｎ個のサブフレームが、点灯期間の昇順に配置されていることを特徴とする表示装置の駆動方法。
- 請求項１乃至請求項３のいずれか一項において、前記ｎ個のサブフレームが、点灯期間の降順に配置されていることを特徴とする表示装置の駆動方法。
- 請求項１乃至請求項５のいずれか一項において、前記階調が低階調では、前記画素の輝度と前記階調の関係が線形になり、前記階調が高階調では、前記画素の輝度を前記階調の関係が非線形になることを特徴とする表示装置の駆動方法。
- 請求項１乃至請求項６のいずれか一項に記載の駆動方法を行う表示装置であって、
前記ｍ個のサブ画素はそれぞれ、発光素子と、信号線と、走査線と、第１の電源線と、第２の電源線と、選択トランジスタと、駆動トランジスタと、保持容量とを有し、
前記選択トランジスタは、第１の電極が前記信号線と電気的に接続され、
前記選択トランジスタは、第２の電極が前記駆動トランジスタのゲート電極と電気的に接続され、
前記駆動トランジスタは、第１の電極が前記第１の電源線と電気的に接続され、
前記発光素子は、第１の電極が前記駆動トランジスタの第２の電極と電気的に接続され、第２の電極が前記第２の電源線に接続されることを特徴とする表示装置。 - 請求項７において、前記ｍ個のサブ画素で、前記信号線が共有されていることを特徴とする表示装置。
- 請求項７または請求項８において、前記ｍ個のサブ画素で、前記走査線が共有されていることを特徴とする表示装置。
- 請求項７乃至請求項９のいずれか一項において、前記ｍ個のサブ画素で、前記第１の電源線が共有されていることを特徴とする表示装置。
- 請求項７、請求項９乃至請求項１０のいずれか一項において、前記画素が有する前記信号線の本数が２本以上ｍ本以下であり、前記ｍ個のサブ画素のいずれか一のサブ画素が有する前記選択トランジスタが、他のサブ画素が有する前記選択トランジスタと異なる前記信号線と電気的に接続されることを特徴とする表示装置。
- 請求項７乃至請求項８、請求項１０乃至請求項１１のいずれか一項において、前記画素が有する前記走査線の本数が２本以上であり、前記ｍ個のサブ画素のいずれか一のサブ画素が有する前記選択トランジスタが、他のサブ画素が有する前記選択トランジスタと異なる前記走査線と電気的に接続されることを特徴とする表示装置。
- 請求項７乃至請求項９、請求項１１乃至請求項１２のいずれか一項において、前記画素が有する前記第１の電源線の本数が２本以上ｍ本以下であり、前記ｍ個のサブ画素のいずれか一のサブ画素が有する前記駆動トランジスタが、他のサブ画素が有する前記駆動トランジスタと異なる前記第１の電源線と電気的に接続されることを特徴とする表示装置。
- 請求項７乃至請求項１３に記載の表示装置を具備する電子機器。
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|---|---|---|---|
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