CN102598107B - 像素电路和显示装置 - Google Patents

Abstract

本发明提供一种显示装置，其不会导致开口率下降地实现消耗功率的降低。液晶电容元件(Clc)通过被夹在像素电极(20)和对置电极(80)之间而形成。像素电极(20)、第一开关电路(22)的一端、第二开关电路(23)的一端、第二晶体管(T2)的第一端子形成内部节点(N1)。第一开关电路(22)和第二开关电路(23)的另一端与源极线(SL)连接。第二开关电路(23)由第一晶体管(T1)和二极管(D1)的串联电路构成，由第一晶体管(T1)的控制端子、第二晶体管(T2)的第二端子及升压电容元件(Cbst)的一端形成输出节点(N2)。升压电容元件(Cbst)的另一端与升压线(BST)连接，第二晶体管(T2)的控制端子与基准线(REF)连接。二极管(D1)在从源极线(SL)朝向内部节点(N1)的方向上具有整流作用。

Description

像素电路和显示装置

技术领域

本发明涉及像素电路和具备该像素电路的显示装置，特别涉及有源矩阵型的显示装置。

背景技术

便携式电话和便携型游戏机等便携终端，一般使用液晶显示装置作为其显示单元。另外，由于便携式电话等由电池驱动，所以迫切需要实现消耗功率(耗电量)的降低。为此，对于时刻、电池余量等需要始终显示(持续显示)的信息，将其显示在反射型副面板(子面板)上。另外，最近也出现了对在同一主面板上同时兼顾实现基于全彩色显示的通常显示和反射型的持续显示的需求。

图39表示一般的有源矩阵型液晶显示装置的像素电路的等效电路。另外，图40表示了m×n像素的有源矩阵型液晶显示装置的电路配置例。其中，m、n均为2以上的整数。

如图40所示，在m根源极线SL1、SL2、……、SLm和n根扫描线GL1、GL2、……、GLn的各个交点，设置由薄膜晶体管(TFT)构成的开关元件。图39中，以源极线SL代表各源极线SL1、SL2、……、SLm，同样地，标注符号GL代表各扫描线GL1、GL2、……、GLn。

如图39所示，液晶电容元件Clc经TFT与辅助电容元件Cs并联连接。液晶电容元件Clc为在像素电极20与对置电极80之间设置液晶层的层叠结构。对置电极也称为共用(common)电极。

另外，图40中，对各像素电路仅简略地表示了TFT和像素电极(黑色的矩形部分)。

辅助电容元件Cs的一端(一个电极)与像素电极20连接，另一端(另一个电极)与辅助电容线CSL连接，使保持在像素电极20上的像素数据的电压稳定。辅助电容Cs具有这样的效果，即防止由于TFT中发生漏电流，黑显示和白显示下液晶电容元件Clc的电容因液晶分子所具有的介电常数各向异性而变动，以及经像素电极与周边配线间的寄生电容而产生的电压变动等原因，导致保持在像素电极上的像素数据的电压发生变动。通过依次控制扫描线的电压，与一根扫描线连接的TFT成为导通状态，对各源极线供给的像素数据的电压按扫描线为单位被写入对应的像素电极。

在基于全彩显示的通常显示中，即使在显示内容为静态图像的情况下，也反复地按每一帧对相同像素写入相同显示内容。这样，通过更新保持在像素电极上的像素数据的电压，像素数据的电压变动被抑制在最小限度，保证了高质量的静态图像的显示。

用于驱动液晶显示装置的消耗功率，大体由用于源极驱动器进行源极线驱动的消耗功率所支配，大致由以下公式1所示的公式表示。其中，公式1中，P表示消耗功率(耗电量)，f表示刷新率(每单位时间内1帧的量的刷新动作的次数)，C表示由源极驱动器驱动的负载电容，V表示源极驱动器的驱动电压，n表示扫描线数，m表示源极线数。此处，刷新动作指的是，在保持显示内容的同时，经由源极线对像素电极施加电压的动作。

(公式1)

P∝f·C·V²·n·m

不过，在持续显示的情况下，由于显示内容是静态图像，所以并不一定需要按每一帧更新像素数据的电压。因此，为了进一步降低液晶显示装置的消耗功率，采用将该持续显示时的刷新频率降低的方案。不过，当降低刷新频率时，由于TFT的漏电流的影响，保持在像素电极上的像素数据电压会发生变动。该电压变动成为各像素的显示亮度(液晶的透射率)的变动，作为闪烁被观察到。另外，由于各帧期间的平均电位也降低，因此可能会导致无法获得足够的对比度等显示质量的降低。

在此，在电池余量、时刻(时间)显示等静态图像的持续显示方面，作为解决因刷新频率降低导致显示质量降低的问题并同时实现低消耗功率化的方法，例如公开了以下专利文献1中记载的结构。根据专利文献1公开的结构，能够实现透射型和反射型两种功能的液晶显示，并且在能够实现反射型的液晶显示的像素区域内的像素电路中具有存储器部。该存储器部，将应当在反射型液晶的显示部中显示的信息作为电压信号保持。在进行反射型的液晶显示时，由像素电路读出保持在存储器部内的电压，从而显示与该电压相应的信息。

专利文献1中，上述存储器部由SRAM构成，上述电压信号被静态保持，因此不再需要刷新动作，能够同时实现显示质量的维持和低消耗功率化。

现有技术文献

专利文献

专利文献1：日本特开2007-334224号公报

发明内容

发明要解决的问题

不过，在便携式电话等所使用的液晶显示装置中，在采用上述结构的情况下，除了具有辅助电容元件用于在通常动作时保持作为模拟信息的各像素数据的电压之外，还需要按像素或像素组具备用于存储像素数据的存储器部。由此，液晶显示装置的显示部所包括的阵列基板(有源矩阵基板)上要形成的元件数和信号线数增加，因此透射模式下的开口率将降低。另外，在与上述存储器部一起设置用于对液晶进行交流驱动的极性反转驱动电路的情况下，将导致开口率的进一步降低。这样，当因元件数、信号线数的增加而导致开口率降低时，通常显示模式下的显示图像的亮度会降低。

另外，上述持续显示模式最多只假定了二个灰度等级，但对能够显示多种颜色的持续显示模式的需求也已经出现。不过，在现有的结构中，若想要实现这样的显示模式，存储器部的数量必然增加，元件数、信号线数也随之进一步增多。

本发明鉴于上述问题点，其目的在于，提供一种能够以低消耗功率防止液晶的劣化和显示质量的降低而不会导致开口率降低的像素电路和显示装置，特别是在实现了多种颜色的显示模式下，也能够在抑制元件数、信号(线)数的增加的同时进行刷新动作。

用于解决问题的手段

为达到上述目的，本发明的像素电路包括：

显示元件部，其包含单位显示元件；

内部节点，其构成上述显示元件部的一部分，并保持施加在上述显示元件部上的像素数据的电压；

第一开关电路，其至少经由规定的开关元件，将从数据信号线供给的上述像素数据的电压传输到上述内部节点；

第二开关电路，其将从与上述数据信号线不同的电压供给线供给的电压，不经由上述规定的开关元件地传输到上述内部节点；和

控制电路，其将与上述内部节点所保持的上述像素数据的电压相应的规定的电压保持在第一电容元件的一端，并控制上述第二开关电路的导通或非导通，

上述第二开关电路包括第一晶体管元件和二极管元件的串联电路，上述第一晶体管元件具有第一端子、第二端子和控制上述第一端子与第二端子间的导通的控制端子，

上述控制电路包括第二晶体管元件和上述第一电容元件的串联电路，上述第二晶体管元件具有第一端子、第二端子和控制上述第一端子与第二端子间的导通的控制端子，

上述第一开关电路和第二开关电路各自的一端与上述数据信号线连接，

上述第一开关电路和第二开关电路各自的另一端和上述第二晶体管元件的第一端子，与上述内部节点连接，

上述二极管元件在从上述数据信号线朝向上述内部节点的方向具有整流作用，

上述第一晶体管元件的控制端子、上述第二晶体管元件的第二端子和上述第一电容元件的一端彼此连接，形成上述控制电路的输出节点，

上述第二晶体管元件的控制端子与第一控制线连接，

上述第一电容元件的另一端与第二控制线连接。

此时，也可以由具有第一端子、第二端子以及对上述第一及第二端子间的导通进行控制的控制端子的第三晶体管元件构成上述规定的开关元件，将其控制端子与扫描信号线连接。

另外，也可以由上述第一晶体管元件、上述二极管元件以及具有第一端子、第二端子及对上述第一及第二端子间的导通进行控制的控制端子的第四晶体管元件的串联电路构成上述第二开关电路，将其控制端子分别与上述第二控制线连接，也可以分别与上述第二控制线以外的第三控制线连接。

另外，在上述构成中，也可以由上述第二开关电路内的上述第四晶体管元件和上述规定的开关元件的串联电路构成上述第一开关电路，或者，也可以由控制端子与上述第二开关电路内的上述第四晶体管元件的控制端子连接的第五晶体管元件和上述规定的开关元件的串联电路构成上述第一开关电路。

另外，除上述各构成以外，本发明的像素电路还具备一端与上述内部节点连接且另一端与第四控制线或规定的固定电压线连接的第二电容元件。

另外，本发明的显示装置采用的构成是：

在行方向和列方向上分别配置多个权利要求1上述的像素电路，构成像素电路阵列，

每一上述列各具有一根上述数据信号线，

配置于同一列的上述像素电路中，上述第一开关电路的一端与共用的上述数据信号线连接，

配置于同一行或同一列的上述像素电路中，上述第二晶体管元件的控制端子与共用的上述第一控制线连接，

配置于同一行或同一列的上述像素电路中，上述第一电容元件的上述另一端与共用的上述第二控制线连接，

上述显示装置包括：分别驱动上述数据信号线的数据信号线驱动电路；和分别驱动上述第一控制线、上述第二控制线的控制线驱动电路。

另外，本发明的显示装置除上述特征以外，还具有如下特征，

采用的构成为，上述规定的开关元件为具有第一端子、第二端子以及对上述第一及第二端子间的导通进行控制的控制端子的第三晶体管元件，控制端子与扫描信号线连接，

采用的构成为，上述规定的开关元件是包括第一端子、第二端子和控制上述第一端子与第二端子间的导通的控制端子的第三晶体管元件，且控制端子与扫描信号线连接，

每一上述行各具有一根上述扫描信号线，并且配置于同一行的上述像素电路与共用的上述扫描信号线连接，

上述显示装置包括分别驱动上述扫描信号线的扫描信号线驱动电路。

在此，在由上述第一晶体管元件、上述二极管元件以及具有第一端子、第二端子及对上述第一及第二端子间的导通进行控制的控制端子的第四晶体管元件的串联电路构成上述第二开关电路的情况下，

配置于同一行或同一列的上述像素电路也可以采用将上述第四晶体管元件的控制端子与共用的上述第二控制线连接的构成。另外，除此以外，也可以采用将上述第四晶体管元件的控制端子与共用的第三控制线连接的构成。在这种情况下，第三控制线由上述控制线驱动电路来控制。

另外，在上述构成中，还可以由上述第二开关电路内的上述第四晶体管元件和上述第三晶体管元件的串联电路构成上述第一开关电路，或者，也可以由控制端子与上述第二开关电路内的上述第四晶体管元件的控制端子连接的第五晶体管元件和上述第三晶体管元件的串联电路构成上述第一开关电路。

本发明的显示装置除上述特征以外，还具有如下特征，

在对配置于一个选择行的上述像素电路分别写入上述像素数据的写入动作中，

上述扫描信号线驱动电路，对上述选择行的上述扫描信号线施加规定的选择行电压，使配置于上述选择行的上述第三晶体管元件为导通状态，并且对非选择行的上述扫描信号线施加规定的非选择行电压，使配置于上述非选择行的上述第三晶体管元件为非导通状态，

上述数据信号线驱动电路，对各个上述数据信号线，分别施加与对上述选择行的各列的上述像素电路写入的像素数据对应的数据电压。

在此，在上述写入动作时，

上述控制线驱动电路，对上述第一控制线施加使上述第二晶体管元件为导通状态的规定的电压。

另外，本发明的显示装置的特征为，

在对配置于一个选择行的上述像素电路分别写入上述像素数据的写入动作中，

上述扫描信号线驱动电路，对上述选择行的上述扫描信号线施加规定的选择行电压，使配置于上述选择行的上述第三晶体管元件为导通状态，并且对非选择行的上述扫描信号线施加规定的非选择行电压，使配置于上述非选择行的上述第三晶体管元件为非导通状态，

上述控制线驱动电路，对上述选择行的上述第二控制线施加使上述第四晶体管元件为导通状态的规定的选择用电压，并且对上述非选择行的上述第二控制线施加使上述第四晶体管元件为非导通状态的规定的非选择用电压，

上述数据信号线驱动电路，对各个上述数据信号线，分别施加与对上述选择行的各列的上述像素电路写入的像素数据对应的数据电压。

另外，在像素电路的上述第四晶体管元件的控制端子与上述第三控制线连接的情况下，上述控制线驱动电路也可以对上述选择行的上述第三控制线施加上述选择用电压，且对上述非选择行的上述第三控制线施加上述非选择用电压。

另外，本发明的显示装置的特征为，

上述像素电路阵列内的各像素电路的内部节点，能够分别保持离散的多个电压状态中的一个电压状态，通过不同的电压状态实现多个灰度等级，

上述数据信号线驱动电路，在对上述数据信号线施加刷新输入电压，并且上述控制线驱动电路，在对上述第一控制线施加刷新基准电压的状态下，对上述第二控制线施加规定振幅的升压电压，利用基于上述第一电容元件的电容耦合，对上述输出节点赋予电压变化，其中：上述刷新输入电压，是与执行刷新动作的对象灰度等级的电压状态对应的刷新目标电压，加上与上述第二开关电路内的电压下降量对应的规定的第一调整电压而得的；上述刷新基准电压，是由比上述对象灰度等级低一个等级的灰度等级的电压状态和上述对象灰度等级的电压状态的中间电压规定的刷新分离电压，加上与上述第一控制线和上述内部节点的电压下降量对应的规定的第二调整电压而得的，

由此，在上述内部节点的电压状态比上述刷新目标电压高的情况下，上述二极管元件从上述数据信号线向着上述内部节点成为反向偏压状态，由此上述数据信号线与上述内部节点不导通；

在上述内部节点的电压状态比上述刷新分离电压低的情况下，抑制因施加上述升压电压而引起的上述输出节点的电位变动，上述第一晶体管元件成为非导通，由此上述数据信号线与上述内部节点不导通；

在上述内部节点的电压状态为上述刷新分离电压以上、上述刷新目标电压以下的情况下，从上述数据信号线向着上述内部节点，上述二极管元件成为正向偏压状态，并且不抑制上述输出节点的电位变动，上述第一晶体管元件成为导通状态，由此上述刷新目标电压被供给到上述内部节点，对具有表现出上述对象灰度等级的电压状态的上述内部节点的上述像素电路执行刷新动作。

另外，此时，另一特征为，在上述像素电路的上述第一开关电路具备第四晶体管元件或上述第五晶体管元件的情况下，在上述控制线驱动电路对上述第三控制线施加有使上述第四晶体管元件成为导通状态的规定电压的状态下，执行对具备上述内部节点的上述像素电路的刷新动作，上述像素电路，通过对上述第二控制线施加规定振幅的升压电压，并对上述输出节点赋予经由上述第一电容元件的电容耦合实现的电压变化，呈现上述对象灰度等级的电压状态。

另外，在上述的情况下，优选在对上述第一控制线的刷新基准电压的施加及对上述第二控制线的升压电压的施加以后，再进行对上述第三控制线的规定电压的施加。

另外，除上述特征以外，另一特征为，在使上述第三晶体管元件为非导通，并对上述数据信号线施加上述刷新输入电压，对上述第一控制线分别施加上述刷新基准电压的状态下，多次执行一边分别变更上述刷新输入电压和上述刷新分离电压的值，一边对上述第二控制线施加上述升压电压的动作，由此对具有表现出不同灰度等级的电压状态的上述内部节点的上述像素电路，依次执行刷新动作。

此时，可采用的构成为，以作为上述像素电路阵列内的各像素电路的内部节点所能够保持的电压状态的数量的灰度等级数减去1后的数值的次数一边变更上述刷新输入电压和上述刷新分离电压的值一边施加上述升压电压。

另外，本发明的显示装置除上述特征以外，另一特征为，

在刷新步骤结束后进行待机步骤，其中，

上述刷新步骤包括：在使上述第三晶体管元件为非导通，并分别对上述数据信号线施加上述刷新输入电压，对上述第一控制线施加上述刷新基准电压的状态下，多次执行一边分别变更上述刷新输入电压和上述刷新分离电压的值，一边对上述第二控制线施加上述升压电压的动作，

上述待机步骤中，上述数据信号线驱动电路，对上述数据信号线施加相当于上述内部节点所能够保持的电压状态的最小值的电压，上述控制线驱动电路，不对上述第二控制线施加上述升压电压，与上述内部节点的电压状态无关地对上述第一控制线施加至少一定时间的能够使上述第二晶体管元件导通的电压。

此时，优选在以上述刷新步骤的10倍以上长的时间执行上述待机步骤后，再次执行上述刷新步骤。

另外，在上述构成中，优选将上述第一调整电压设为上述二极管元件的导通电压。另外，优选将上述第二调整电压设为上述第二晶体管元件的阈值电压。

另外，本发明的另一特征为，在上述自刷新动作中，

以第一灰度等级为上述对象灰度等级，在对上述数据信号线施加有上述刷新输入电压，对上述第一控制线施加有上述刷新基准电压的状态下，对上述第二控制线施加上述升压电压，

接着，在继续保持施加上述升压电压的状态下，以比上述第一灰度等级高一个等级的灰度等级的第二灰度等级为上述对象灰度等级，使施加在上述第一控制线上的上述刷新基准电压变化，之后使施加在上述数据信号线上的上述刷新输入电压变化，由此对具有表现出不同灰度等级的电压状态的上述内部节点的上述像素电路，依次执行刷新动作。

而且，特征为，在存在比上述第二灰度等级更高的灰度等级的情况下，

在对上述第二灰度等级的刷新动作结束后，进一步在继续保持施加上述升压电压的状态下，反复执行以灰度等级进一步高一个等级的灰度等级为上述对象灰度等级，使施加在上述第一控制线上的上述刷新基准电压变化，之后使施加在上述数据信号线上的上述刷新输入电压变化的动作。

另外，在上述方法中，特别是，在上述第四晶体管元件的控制端子与共用的第三控制线连接的构成的情况下，也可以对上述第二控制线施加上述升压电压，此外还对上述第三控制线施加使上述第四晶体管元件成为导通状态的规定电压。此时，在将上述对象灰度等级变更为第二灰度等级时，也继续对上述第二控制线施加上述升压电压，且对上述第三控制线施加使上述第四晶体管元件成为导通状态的规定电压。

在存在比上述第二灰度等级更高的灰度等级的情况下，

在对上述第二灰度等级的刷新动作结束后，在继续保持施加上述升压电压和使上述第四晶体管元件为导通状态的规定电压的状态下，反复执行以灰度等级进一步高一个等级的灰度等级为上述对象灰度等级，使施加在上述第一控制线上的上述刷新基准电压变化，之后使施加在上述数据信号线上的上述刷新输入电压变化的动作。

通过用上述方法进行自刷新动作，能够边抑制升压电压的波动次数边执行不同灰度等级的刷新动作，能够进一步消减电力消耗。

另外，本发明的显示装置的另一特征为，

配置于奇数行或奇数列的上述像素电路中，与上述第一电容元件的上述另一端连接的上述第二控制线彼此相互电连接，

配置于偶数行或偶数列的上述像素电路中，与上述第一电容元件的上述另一端连接的上述第二控制线彼此相互电连接，

配置于奇数行或奇数列的上述像素电路的与上述第一电容元件的上述另一端连接的上述第二控制线、和配置于偶数行或偶数列的上述像素电路的与上述第一电容元件的上述另一端连接的上述第二控制线未电连接，构成为能够由上述控制线驱动电路分别驱动。

另外，本发明的显示装置的另一特征为，

配置于奇数行或奇数列的上述像素电路中，与上述第一电容元件的上述另一端连接的上述第二控制线彼此和与上述第四晶体管元件的控制端子连接的上述第三控制线彼此相互电连接，

配置于偶数行或偶数列的上述像素电路中，与上述第一电容元件的上述另一端连接的上述第二控制线彼此和与上述第四晶体管元件的控制端子连接的上述第三控制线彼此相互电连接，

配置于奇数行或奇数列的上述像素电路中，与上述第一电容元件的上述另一端连接的上述第二控制线、和配置于偶数行或偶数列的上述像素电路的与上述第一电容元件的上述另一端连接的上述第二控制线未电连接，构成为能够由上述控制线驱动电路分别驱动。

配置于奇数行或奇数列的上述像素电路的与上述第四晶体管元件的控制端子连接的上述第三控制线、和配置于偶数行或偶数列的上述像素电路的与上述第四晶体管元件的控制端子连接的上述第三控制线未电连接，构成为能够由上述控制线驱动电路分别驱动。

本发明的显示装置除上述特征以外，还具有另一特征，在上述单位显示元件的端子中，与上述内部节点连接的端子的相反侧的端子与共用电极连接，

在对上述像素电路写入上述像素数据的写入动作时，按照以上述共用电极的电位为基准时的上述内部节点的电位的极性在配置于奇数行或奇数列的上述像素电路和配置于偶数行或偶数列的上述像素电路中不同的方式进行写入。

本发明的显示装置除上述特征以外，还具有另一特征，构成为能够对上述共用电极施加高低二值的电压，

在进行对配置于奇数行或奇数列的上述像素电路的写入动作的期间和进行对配置于偶数行或偶数列的上述像素电路的写入动作的期间中，将施加于上述共用电极的电压在上述高低二值之间进行切换。

本发明的显示装置除上述特征以外，还具有如下特征，在对上述共用电极施加有上述高低二值中的任一个电压的状态下，并且在将上述第三晶体管元件设为非导通且对上述数据信号线施加有上述刷新输入电压、对上述第一控制线施加有上述刷新基准电压的状态下，对与奇数行或奇数列连接的上述第二控制线施加上述升压电压，由此执行对配置于奇数行或奇数列的上述像素电路的刷新动作，

在将向上述共用电极施加的施加电压在上述高低二值之间切换后，在对上述数据信号线施加有上述刷新输入电压、对上述第一控制线施加有上述刷新基准电压的状态下，对与偶数行或偶数列连接的上述第二控制线施加上述升压电压，由此执行对配置于偶数行或偶数列的上述像素电路的刷新动作。

发明的效果

根据本发明的结构，除了执行通常的写入动作外，能够执行无需进行写入动作就使显示元件部两端间的电压的绝对值复原(回归)为前一个写入动作时的值的动作(自刷新动作)。特别是，根据本发明，通过施加一次脉冲电压，能够从多个像素电路中仅使具有应复原成作为对象的灰度等级的电压状态的内部节点的像素电路自动刷新，能够在内部节点保持有多值电平的电压状态的状态下进行自刷新动作。

在排列有多个像素电路的情况下，一般按每一行执行通常的写入动作。因此，最大需要驱动所排列的像素电路的行的数量的量的驱动电路。

根据本发明的像素电路，通过进行自刷新动作，对于配置的多个像素，能够按所保持的电压状态统一执行刷新动作。因此，能够大幅减少从刷新动作的开始到结束所必需的驱动电路的驱动次数，能够实现低消耗功率(低耗电量)。

此外，像素电路内不需要另外具有SRAM等存储器部，因此不会像现有技术那样大幅降低开口率。

附图说明

图1是表示本发明的显示装置的概要结构的一例的框图。

图2是液晶显示装置的局部截面概要结构图。

图3是表示本发明的显示装置的概要结构的一例的框图。

图4是表示本发明的像素电路的基本电路结构的电路图。

图5是表示本发明的像素电路的其它基本电路结构的电路图。

图6是表示本发明的像素电路的其它基本电路结构的电路图。

图7是表示本发明的像素电路中第一类型的电路结构例的电路图。

图8是表示本发明的像素电路中第一类型的其它电路结构例的电路图。

图9是表示本发明的像素电路中第二类型的电路结构例的电路图。

图10是表示本发明的像素电路中第二类型的电路结构例的电路图。

图11是表示本发明的像素电路中第二类型的电路结构例的电路图。

图12是表示本发明的像素电路中第二类型的电路结构例的电路图。

图13是表示本发明的像素电路中第二类型的电路结构例的电路图。

图14是表示本发明的像素电路中第二类型的电路结构例的电路图。

图15是表示本发明的像素电路中第二类型的电路结构例的电路图。

图16是表示本发明的像素电路中第三类型的电路结构例的电路图。

图17是表示本发明的像素电路中第三类型的电路结构例的电路图。

图18是第一、第三类型的像素电路的第二实施方式的自刷新动作的时序图。

图19是第一、第三类型的像素电路的第二实施方式的自刷新动作的另外的时序图。

图20是第一、第三类型的像素电路的第二实施方式的自刷新动作的另外的时序图。

图21是第二类型的像素电路的第二实施方式的自刷新动作的时序图。

图22是第二类型的像素电路的第二实施方式的自刷新动作的另外的时序图。

图23是第一类型的像素电路的第三实施方式的自刷新动作的时序图。

图24是第二类型的像素电路的第三实施方式的自刷新动作的时序图。

图25是第二类型的像素电路的第三实施方式的自刷新动作的另外的时序图。

图26是第一类型的像素电路的持续显示模式时的写入动作的时序图。

图27是第二类型的像素电路的持续显示模式时的写入动作的时序图。

图28是第二类型的像素电路的持续显示模式时的写入动作的时序图。

图29是第三类型的像素电路的持续显示模式时的写入动作的时序图。

图30是表示持续显示模式下写入动作与刷新动作的执行流程的时序图。

图31是表示第一类型的像素电路的通常显示模式时的写入动作的时序图的一例。

图32是表示第二类型的像素电路的通常显示模式时的写入动作的时序图的一例。

图33是用于对持续显示模式的写入动作假设的问题点进行说明的概念图；

图34是第七实施方式的持续显示模式的写入动作的时序图的一个例子；

图35是表示进行了第七实施方式的写入动作时的极性变化的概念图；

图36是第七实施方式的自刷新动作的时序图；

图37是表示本发明像素电路的再另一基本电路结构的电路图；

图38是表示本发明像素电路的再另一基本电路构结构的电路图；

图39是一般的有源矩阵型液晶显示装置的像素电路的等效电路图；

图40是表示m×n像素的有源矩阵型液晶显示装置的电路配置例的方框图；

具体实施方式

以下参照附图对本发明的像素电路和显示装置的各实施方式进行说明。其中，对于与图35和36相同的结构要素，标注相同的符号。

[第一实施方式]

第一实施方式中，对本发明的显示装置(以下仅称“显示装置”)和本发明的像素电路(以下仅称“像素电路”)的结构进行说明。

【显示装置】

图1表示显示装置1的概要结构。显示装置1包括有源矩阵基板10、对置电极80、显示控制电路11、对置电极驱动电路12、源极驱动器13、栅极驱动器14和后述的各种信号线。在有源矩阵基板10上，在行和列方向上分别配置有多个像素电路2，形成像素电路阵列。

另外，在图1中，为了避免附图变得复杂，将像素电路2模块化表示。此外，为了明确表示在有源矩阵基板10上形成有各种信号线，为方便起见，将有源矩阵基板图示在对置电极80的上侧。

本实施方式中，表示装置1形成为：能够使用相同的像素电路2，在通常显示模式和持续显示模式这两个显示模式下进行画面显示的结构。通常显示模式是以全彩显示来显示动态图像或静态图像的显示模式，其利用的是使用背光源的透射型液晶显示。而另一方面，本实施方式的持续显示模式，以像素电路为单位显示3个灰度等级以上的多个灰度等级，将三个相邻的像素电路2分配给3原色(R、G、B)的各个颜色。例如，在灰度等级数为3个灰度等级时显示27色，在4个灰度等级时显示64色。不过，假定的灰度等级数少于通常显示模式时的灰度等级数。

此外，在持续显示模式中，通过将相邻的三个像素电路进一步组合多个组，能够利用面积灰度等级来增多显示色的数量。并且，本实施方式的持续显示模式，是透射型液晶显示和反射型液晶显示均能利用的技术。

在以下说明中，为方便起见，将与一个像素电路2对应的最小显示单位称作“像素”，写入各像素电路的“像素数据”，在基于3原色(R、G、B)进行彩色显示的情况下为各颜色的灰度等级数据。在除了3原色之外还包含多个灰度等级的亮度数据进行彩色显示的情况下，该亮度数据也包含在像素数据中。

图2是表示有源矩阵基板10和对置电极80的关系的概要截面结构图，表示了作为像素电路2的结构要素的显示元件部21(参照图4)的结构。有源矩阵基板10是光透射性的透明基板，例如由玻璃或塑料构成。

如图1所示，在有源矩阵基板10上形成包含各信号线的像素电路2。图2中，图示了像素电极20代表像素电路2的结构要素。像素电极20由光透射性的透明导电材料，例如ITO(铟锡氧化物)构成。

以与有源矩阵基板10相对的方式，配置有光透射性的对置基板81，在这两个基板的间隙中，保持液晶层75。在两个基板的外表面粘贴有偏光板(未图示)。

液晶层75在两个基板的周边部分由密封部件74密封。在对置基板81，以与像素电路20相对的方式形成有由ITO等光透射性的透明导电材料构成的对置电极80。该对置电极80，以在对置基板81上大致扩张到整个面的方式，形成为单一的膜。此处，由挟持在一个像素电极20和对置电极80之间的液晶层75，形成单位液晶显示元件Clc(参照图4)。

另外，背光源装置(未图示)配置在有源矩阵基板10的背面侧，能够在从有源矩阵基板10朝向对置基板81的方向上发射光。

如图1所示，在有源矩阵基板10上，多个信号线在纵横方向上形成。并且，在沿纵向方向(列方向)延伸的m根源极线(SL1、SL2、……、SLm)和沿横向方向(行方向)延伸的n根栅极线(GL1、GL2、……、GLn)所交叉的部位，矩阵状地形成有多个像素电路2。m、n均为2以上的自然数。另外，各源极线以“源极线SL”为代表，各栅极线以“栅极线GL”为代表。

此处，源极线SL对应于“数据信号线”，栅极线GL对应于“扫描信号线”。另外，源极驱动器13对应于“数据信号线驱动电路”，栅极驱动器14对应于“扫描信号线驱动电路”，对置电极驱动电路12对应于“对置电极电压供给电路”，显示控制电路11的一部分对应于“控制线驱动电路”。

另外，图1中表示了显示控制电路11、对置电极驱动电路12分别独立于源极驱动器13、栅极驱动器14存在的情况，但也可以是在这些驱动器内包含显示控制电路11、对置电极驱动电路12的结构。

本实施方式中，作为驱动像素电路2的信号线，除了上述源极线SL和栅极线GL以外，还具有基准线REF、辅助电容线CSL和升压线BST。此外，作为另外的结构例，还可以具有选择线SEL。这种情况下的显示装置的结构如图3所示。

基准线REF、升压线BST、选择线SEL，分别对应于“第一控制线”、“第二控制线”、“第三控制线”、“电压供给线”，由显示控制电路11驱动。此外，辅助电容线CSL对应于“第四控制线”或“固定电压线”，作为一例，由显示控制电路11驱动。

图1和图3中，基准线REF、升压线BST和辅助电容线CSL，均以在行方向上延伸的方式设置于各行，在像素电路阵列的周边部，各行的配线彼此连接而成为一体，但也可以是各行的配线被单独驱动，能够根据动作模式施加共用的电压的结构，或者也可以以在列方向上延伸的方式设置。基本上，基准线REF、升压线BST和辅助电容线CSL，各自为被多个像素电路2共用的结构。另外，在还具有选择线SEL的情况下，可以与升压线BST同样地设置。

显示控制电路11，是对后述通常显示模式和持续显示模式下的各写入动作，和持续写入模式下的自刷新动作进行控制的电路。

在写入动作中，显示控制电路11从外部的信号源接收表示要显示的图像的数据信号Dv和定时信号Ct，基于该信号Dv、Ct，作为用于在像素电路阵列的显示元件部21(参照图4)上显示图像的信号，生成对源极驱动器13供给的数字图像信号DA和数据侧定时控制信号Stc，对栅极驱动器14供给的扫描侧定时控制信号Gtc，对对置电极驱动电路12供给的对置电压控制信号Sec，和分别对基准线REF、升压线BST、辅助电容线CSL以及选择线SEL——存在的情况下——施加的各信号电压。

此外，在自刷新动作中，源极驱动器13，根据来自显示控制电路11的控制，对与作为对象的像素电路2连接的所有源极线SL，在同一定时施加相同的电压(详细内容后述)。

栅极驱动器14，是根据来自显示控制电路11的控制，在写入动作和自刷新动作中，在规定的定时对各栅极线GL施加规定的电压振幅的栅极信号的电路。另外，该栅极驱动器14也可以与像素电路2同样地形成在有源矩阵基板10上。

在写入动作中，栅极驱动器14为了基于扫描侧定时控制信号Gtc对各像素电路2写入源极信号Sc1、Sc2、……、Scm，在数字图像信号DA的各帧期间，大致按每一水平期间依次选择栅极线GL1、GL2、……、GLn。

此外，在自刷新动作中，栅极驱动器14，根据来自显示控制电路11的控制，对与作为对象的像素电路2连接的所有栅极线GL，在同一定时施加相同的电压(详细内容后述)。

对置电极驱动电路12，经由对置电极配线CML对对置电极80施加对置电压Vcom。本实施方式中，对置电极驱动电路12在通常显示模式和持续显示模式下，将对置电压Vcom在规定的高电平(5V)和规定的低电平(0V)之间交替地切换输出。像这种将对置电压Vcom在高电平和低电平之间切换并同时驱动对置电极80，称作“对置AC驱动”。

通常显示模式下的“对置AC驱动”，按每一水平期间和每1帧期间，将对置电压Vcom在高电平和低电平之间切换。即，在某1帧期间内，前后的两个水平期间中，对置电极80与像素电极20间的电压极性发生变化。另外，在相同水平期间内，前后的两个帧期间中，对置电极80与像素电极20间的电压极性也发生变化。

另一方面，在持续显示模式下，在1帧期间中，维持相同的电压水平，但前后两个写入动作中，对置电极80与像素电极20间的电压极性发生变化。

当在对置电极80与像素电极20间持续施加同一极性的电压时，会发生显示画面的残影(面残影)，因此需要极性反转动作，通过采用“对置AC动作”，能够降低极性反转动作中对像素电极20施加的电压振幅。

【像素电路】

接着，参照附图4～17对像素电路2的结构进行说明。图4～图6表示本发明的像素电路2的基本电路结构。所有的像素电路2的电路结构共用，具有包含单位液晶显示元件Clc的显示元件部21、第一开关电路22、第二开关电路23、控制电路24和辅助电容元件Cs。辅助电容元件Cs对应于“第二电容元件”。

另外，图4、图5、图6中所示的基本电路结构，分别表示包含属于后述第一～第三类型的基本电路结构的共通的电路结构。单位液晶显示元件Clc与已参照图2说明的相同，因此省略说明。

像素电极20与第一开关电路22、第二开关电路23和控制电路24的各一端连接，形成内部节点N1。内部节点N1保持写入动作中从源极线SL供给的像素数据的电压。

辅助电容元件Cs的一端与内部节点N1连接，另一端与辅助电容线CSL连接。该辅助电容元件Cs是为了使内部节点N1能够稳定地保持像素数据的电压而追加设置的。

第一开关电路22的不构成内部节点N1的一侧的一端与源极线SL连接。第一开关电路22具有作为开关元件作用的晶体管T3。晶体管T3指的是控制端子与栅极线连接的晶体管，对应于“第三晶体管元件”。至少在晶体管T3关断时，第一开关电路22成为非导通状态，源极线SL与内部节点N1间的导通被断路。

第二开关电路23的不构成内部节点N1的一侧的一端与源极线SL连接。第二开关电路23由晶体管T1和二极管D1的串联电路构成。其中，晶体管T1指的是控制端子与控制电路24的输出节点N2连接的晶体管，对应于“第一晶体管元件”。另外，二极管D1在从源极线SL朝向内部节点N1的方向上具有整流作用，对应于“二极管元件”。本实施方式中，该二极管D1由PN结形成，但也可以由肖特基结(Schottky junction)、MOSFET的二极管连接(漏极或源极与栅极连接的MOSFET)形成。

如图4所示，第二开关电路23由晶体管T1和二极管D1的串联电路构成，是不包含后述晶体管T4的结构，以下将其称为第一类型。

与该第一类型不同，如图5和图6所示，第二开关电路23可以由除了晶体管T1、二极管D1外还包含晶体管T4的串联电路构成。此时，根据晶体管T4的控制端子所连接的信号线，分为图5和图6两种类型。图5所示的像素电路的类型(第二类型)中，除升压线BST之外还具有选择线SEL，该选择线SEL与晶体管T4的控制端子连接。另一方面，图6所示的像素电路的类型(第三类型)中，升压线BST与晶体管T4的控制端子连接。另外，第一类型中当然不存在选择线SEL。该晶体管T4对应于“第四晶体管元件”。

第一类型的情况下，在晶体管T1导通时，当二极管D1的两端间产生导通电压(turn-on voltage)以上的电位差时，在从源极线SL朝向内部节点N1的方向上，第二开关电路23导通。另一方面，在第二和第三类型的情况下，在晶体管T1和T3的双方导通(ON)时，当二极管D1的两端间产生导通电压以上的电位差时，在从源极线SL朝向内部节点N1的方向上，第二开关电路23导通。

控制电路24由晶体管T2和升压电容元件Cbst的串联电路构成。晶体管T2的第一端子与内部节点N1连接，控制端子与基准线REF连接。另外，晶体管T2的第二端子与升压电容元件Cbst的第一端子和晶体管T1的控制端子连接，形成输出节点N2。升压电容元件Cbst的第二端子与升压线BST连接。晶体管T2对应于“第二晶体管元件”。

另外，内部节点N1与辅助电容元件Cs的一端以及液晶电容元件Clc的一端连接。为了避免标记变得复杂，将辅助电容元件的静电电容(称作“辅助电容”)表示为Cs，将液晶电容元件的静电电容(称作“液晶电容”)表示为Clc。此时，寄生于内部节点N1的全部电容，即要写入并保持像素数据的像素电容Cp，大致由液晶电容Clc和辅助电容Cs的和表示(Cp≈Clc+Cs)。

此时，升压电容元件Cbst被设定成，若将该元件的静电电容(称作“升压电容”)记载为Cbst，则Cbst＜＜Cp成立。

输出节点N2，在晶体管T2导通时，保持与内部节点N1的电压水平相应的电压，在晶体管T2关断时，即使内部节点N1的电压水平发生变化，也维持当初的保持电压。通过该输出节点N2的保持电压，对第二开关电路23的晶体管T1的开、关进行控制。

上述4种的晶体管T1～T4，均为形成在有源矩阵基板10上的多晶硅TFT或非晶硅TFT等薄膜晶体管，第一和第二端子中的一个相当于漏极电极，另一个相当于源极电极，控制端子相当于栅极电极。另外，各晶体管T1～T4可以分别由单个的晶体管元件构成，但在非常需要抑制关断时的漏电流的情况下，也可以将多个晶体管串联连接并共用控制端子而构成。以下像素电路2的动作说明中，晶体管T1～T4均为N沟道型的多晶硅TFT，并假定阈值电压为2V左右。

此外，二极管D1也与上述晶体管T1～T4同样地形成在有源矩阵基板10上。本实施方式中，该二极管D1由多晶硅的PN结实现。

[第一类型]

首先，对第二开关电路23由仅有晶体管T1和二极管D1的串联电路构成的属于第一类型的像素电路进行说明。

此时，如上所述，根据第一开关电路22的结构，假定图7～图8所示的像素电路2A。

图7所示的第一类型的像素电路2A中，第一开关电路22仅由晶体管T3构成。

此处，图7中第二开关电路23由二极管D1和晶体管T1的串联电路构成，作为一例，表示了晶体管T1的第一端子与内部节点N1连接，晶体管T1的第二端子与二极管D1的阴极端子连接，二极管D1的阳极端子与源极线SL连接的结构例。不过，也可以如图8所示将该串联电路的晶体管T1和二极管D1的配置调换。另外，也可以采用在使晶体管T1位于两个二极管D1之间的电路结构。

[第二类型]

接着，对第二开关电路23由晶体管T1、二极管D1和晶体管T4的串联电路构成，并且晶体管T4的控制端子与选择线SEL连接的属于第二类型的像素电路进行说明。

第二类型中，根据第一开关电路22的结构，假定图9～图11所示的像素电路2B，和图12～图15所示的像素电路2C。

图9所示的像素电路2B中，第一开关电路22仅由晶体管T3构成。另外，与第一类型同样地，在第二开关电路23的结构中，能够实现与二极管D1的配置相应的变形电路(例如参照图10、图11)。此外，在这些电路中，也能够将晶体管T1和T4的配置调换。

图12所示的像素电路2C中，第一开关电路22由晶体管T3和晶体管T4的串联电路构成。通过改变晶体管T4的配置部位来实现图13所示的变形电路。另外，通过配置多个晶体管T4也能够实现图14所示的变形电路。

另外，如图15所示，也能够实现代替第一开关电路22内的晶体管T4，具备控制端子与该晶体管T4的控制端子彼此连接的晶体管T5。

[第三类型]

接着，对第二开关电路23由晶体管T1、二极管D1和晶体管T4的串联电路构成，并且晶体管T4的控制端子与升压线BST连接的属于第三类型的像素电路进行说明。

第三类型的各像素电路，是对于第二类型的各像素电路，使晶体管T4的控制端子的连接目标为升压线BST，并使其不具备选择线SEL而形成的。因而，能够实现与图9～图11所示的像素电路2B，和图12～图15所示的像素电路2C分别对应的像素电路。作为一例，在图16中表示与图9的像素电路2B对应的像素电路2D，在图17中表示与图12的像素电路2C对应的像素电路2E。

另外，上述各类型的像素电路中，也能够将同一个晶体管元件或二极管元件分别串联连接多个而实现。

[第二实施方式]

第二实施方式中，参照附图说明上述第一～第三类型的各像素电路的自刷新动作。

自刷新动作指的是，在持续显示模式的动作中，对于多个像素电路2，使第一开关电路22、第二开关电路23和控制电路24以规定的时序动作，并使像素电路20的电位(也是内部节点N1的电位)复原为在前一个写入动作中写入的灰度等级的电位的动作，以所有灰度等级的像素电路为对象，按各灰度等级同时地、统一地复原。自刷新动作是使用了上述像素电路2A～2E的本发明的特有的动作，与现有技术中进行通常的写入动作而使像素电极20的电位复原的“外部刷新动作”相比，能够大幅降低消耗功率(耗电量)。另外，上述“同时地、统一地”中的“同时”，指的是一系列自刷新动作的具有时间宽度的“同时”。

另一方面，在现有技术中进行的是，进行写入动作，在维持施加在像素电极20和对置电极80间的液晶电压Vcl的绝对值的同时仅使极性反转的动作(外部极性反转)。当进行该外部极性反转时，极性发生反转，并且液晶电压Vcl的绝对值也被更新为前一次写入时的状态。即，同时进行了极性反转和刷新。因此，虽然通常情况下不会以不使极性反转、仅更新液晶电压Vcl的绝对值为目的地通过写入动作执行刷新动作，但以下为了说明上的方便，从与自刷新动作进行比较的观点出发，将这样的刷新动作称作“外部刷新动作”。

另外，即使在利用外部极性反转动作执行刷新动作的情况下，写入动作也是要进行的。即，在与该现有技术进行比较的情况下，利用本实施方式的自刷新动作，能够大幅降低消耗功率。

如后文所述，本实施方式的自刷新动作中，对所有的像素电路设定为相同的电压施加状态，但实际上，在该电压状态下，内部节点N1仅表现特定的一灰度等级的电压状态的像素电路被自动选择，内部节点N1的电位被复原(刷新)。即，虽然对所有的像素电路进行电压施加，但实际上，在该电压施加的时刻，存在内部节点N1的电位被刷新的像素电路和没有被刷新的像素电路。

因此，为了避免表述上出现混淆，以下将“自刷新(动作)”这一措词和“刷新(动作)”这一措词刻意区别记载。前者用于表示广义上的概念，指的是用于使各像素电路的内部节点N1的电位复原的一系列动作。而另一方面，后者用于表示狭义上的概念，指的实际上使像素电极的电位(内部节点的电位)复原的动作。即，本实施方式的“自刷新动作”，是对所有的像素电路，通过设定为相同的电压状态而仅表现特定的一灰度等级的电压状态的内部节点被自动选择进行“刷新”的动作。并且，通过改变要变更作为“刷新”对象的灰度等级的电压的值而同样地进行电压施加，从而对所有的灰度等级实施“刷新”。像这样，本实施方式中的“自刷新动作”，是按每一灰度等级进行“刷新动作”的结构。

对于与作为自刷新动作的对象的像素电路2连接的所有的栅极线GL、源极线SL、基准线REF、辅助电容线CSL、升压线BST和对置电极80，全部在相同定时进行电压施加。在具备选择线SEL的第二类型的像素电路的情况下，对于该选择线SEL也同样地进行电压施加。

这样，在相同定时下，对所有的栅极线GL施加了相同电压，对所有的基准线REF施加了相同的电压，对所有的辅助电容线CSL施加了相同的电压，对所有的升压线BST施加了相同的电压。这些电压施加的定时控制，由图1所示的显示控制电路11进行，各个电压施加，由显示控制电路11、对置电极驱动电路12、源极驱动器13和栅极驱动器14进行。

在本实施方式的持续显示模式下，也如第一实施方式中所述，以像素电路为单位，保持3个灰度等级(3值)的像素数据。此时，保持在内部节点N1的电位VN1(也是像素电路20的电位)，表示第一～第三电压状态这三个电压状态。本实施方式中，作为一例，令第一电压状态(高电压状态)为5V，第二电压状态(中电压状态)为3V，第三电压状态(低电压状态)为0V。

能够设想到在自刷新动作即将执行前的状态下，分别同时存在像素电极20被写入成第一电压状态的像素、被写入成第二电压状态的像素和被写入成第三电压状态的像素的情况。不过，根据本实施方式的自刷新动作，无论像素电极20被写入成怎样的电压状态，通过进行基于相同的时序的电压施加处理，能够对所有的像素电路进行刷新动作。针对该内容，参照时序图和电路图进行说明。

另外，以下说明中，将在前一个写入动作中写入了第一电压状态的电压(高电平电压)，使该高电平电压复原的情况称为“实例H”，将在前一个写入动作中写入了第二电压状态的电压(中电平电压)，使该高电平电压复原的情况称为“实例M”，将在前一个写入动作中写入了第三电压状态的电压(低电平电压)，使该高电平电压复原的情况称为“实例L”。

另外，在第一实施方式中，如上所述，令各晶体管的阈值电压为2V。并且令二极管D1的导通电压为0.6V。

<第一类型>

首先，对第二开关电路23由仅有晶体管T1和二极管D1的串联电路构成的第一类型的像素电路2A的自刷新动作进行说明。此处假定是图7所示的像素电路2A。

图18表示第一类型的自刷新动作的时序图。如图18所示，自刷新动作被分解为两个步骤S1和S2，其中步骤S1还具有两个阶段P1和P2。图18中，图示了与作为自刷新动作的对象的像素电路2A连接的所有的栅极线GL、源极线SL、升压线BST、基准线REF、辅助电容线CSL、升压线BST的各电压波形和对置电压Vcom的电压波形。其中，本实施方式中，像素电路阵列的所有像素电路为自刷新动作的对象。

另外，图18中还图示了表示各实例H、M、L中内部节点N1的电位(像素电压)VN1和输出节点N2的电位VN2的变化的波形，以及晶体管T1～T3的各步骤和各阶段中的开关状态。另外，图18中在括号中明确记载了对应于哪个实例。例如，VN1(H)是表示实例H中电位VN1的变化的波形。

另外，令在开始自刷新动作的时刻(t1)之前的时间点，实例H中写入了高电平，实例M中写入了中电平，实例L中写入了低电平。

在写入动作执行后，随着时间的经过，像素电路内各晶体管中产生漏电流，随之导致内部节点N1的电位VN1发生变动。在实例H的情况下，在刚进行写入动作后VN1为5V，但随着时间的经过，该值会表现为比最初低的值。同样地，在实例M的情况下，在刚进行写入动作后VN1为3V，但随着时间的经过，该值也会表现为比最初低的值。在该实例H、M的情况下，内部节点N1的电位随时间而缓缓降低，主要原因是漏电流经由关断状态的晶体管而流向低电位(例如接地线)。

另外，在实例L的情况下，在刚进行写入动作后，电位VN1为0V，但会随时间经过而少许提升。这是因为，在例如对其它像素电路进行写入动作时对源极线SL施加写入电压，即使是非选择的像素电路，也会经由非导通的晶体管而从源极线SL向内部节点N1流动漏电流。

图18中，在时刻t1，VN1(H)表示为比5V稍低，VN1(M)表示为比3V稍低，VN1(L)表示为比0V稍高。这些都是考虑到了上述的电位变动。

本实施方式的自刷新动作，大致分为两个步骤S1和S2。步骤S1对应于“自刷新步骤”，步骤S2对应于“待机步骤”。

步骤S1中，通过施加脉冲电压，而直接对实例H和实例M执行刷新动作。另一方面，在步骤S2中，通过施加比步骤S1更长的时间(例如10倍以上的时间)的一定的电压，而间接对实施L执行刷新动作。其中，“直接执行”表示的是，使内部节点N1与源极线SL经由第二开关电路23导通，而对内部节点N1供给施加在源极线SL上的电压，将内部节点的电位VN1设定为目标值。而“间接执行”表示的是，虽然内部节点N1与源极线SL不经由第二开关电路23导通，但利用经由非导通的第一开关电路22在内部节点N1与源极线SL间流动的微小的漏电流，而使内部节点N1的电位VN1接近目标值。

另外，在步骤S1中，各步骤S1具有两个阶段P1和P2。各阶段的不同点在于刷新的是实例H和实例M中的哪一个。图18中，阶段P1中仅刷新实例H(写入高电压)的内部节点N1，阶段P2中仅刷新实例M(写入中电压)的内部节点N1。以下对该动作进行详细说明。

【步骤S1/阶段P1】

从时刻t1开始的阶段P1中，对栅极线GL施加使晶体管T3完全成为关断状态的电压。此处令其为-5V。此外，在自刷新动作执行中晶体管T3是始终关断的，所以对栅极线GL的施加电压在自刷新动作执行中可以保持不变。

施加于对置电极80的对置电压Vcom和施加于辅助电容线CSL的电压设为0V。这不局限于0V，可以原封不动地维持时刻t1更靠前的时点的电压值。另外，关于这些电压，也可以在自刷新动作执行中设为不变。

在时刻t1时，对源极线SL施加要通过刷新动作来恢复的内部节点N1的目标电压加上二极管D1的导通电压Vdn所得的电压。在阶段P1时，由于刷新对象为实例H，因此内部节点N1的目标电压为5V。因此，当将二极管D1的导通电压Vdn设为0.6V时，对源极线SL施加5.6V。

另外，该内部节点N1的目标电压对应于“刷新目标电压”，二极管D1的导通电压Vdn对应于“第一调整电压”，在刷新步骤S1中，实际施加于源极线SL的电压对应于“刷新输入电压”。当使用该词语时，规定为<刷新输入电压＝刷新目标电压+第一调整电压>。在阶段P1，刷新输入电压为5.6V。

在时刻t1时，在内部节点N1呈现成为刷新对象的电压状态(灰度等级)及比其高的电压状态(高灰度等级)的情况下，对基准线REF施加使晶体管T2成为非导通那样的电压；在呈现比成为刷新对象的电压状态(灰度等级)低的电压状态(低灰度等级)的情况下，对基准线REF施加使晶体管T2成为导通那样的电压。在阶段P1的情况下，由于刷新对象为实例H(第一电压状态)，且不是更高电压的电压状态，因此仅在内部节点N1为第一电压状态(实例H)的情况下，对基准线REF施加晶体管T2成为非导通状态那样的电压；在第二电压状态(实例M)及第三电压状态(实例L)的情况下，对基准线REF施加晶体管T2成为导通状态那样的电压。

更具体而言，晶体管T2的阈值电压Vt2为2V，因此通过将高于5V(＝3+2)的电压施加于基准线REF，能够将实例M的晶体管T2设为导通状态。另一方面，当将高于7V(＝5+2)的电压施加于基准线REF时，导致阶段P1的对象即实例H的晶体管T2也导通。因此，只要对基准线REF施加5V和7V之间的电压即可。

另外，假定内部节点N1的电位，由于上述漏电流的产生等，在即将执行自刷新动作前的时间点，从由前一个写入动作写入的电压状态起降低一定电平。即，与实例M对应的内部节点N1的电位VN1，在自刷新动作执行前的时间点可能降低至2.5V左右。此时，即使对基准线REF施加了5.1V左右的电压的情况下，由于内部节点N1的电位降低的程度的不同，在实例M的情况下也可能会出现晶体管T2变为非导通，因此，留有一定程度的富余，令对基准线施加的电压为6.5V。

在对基准线REF施加了6.5V的情况下，在内部节点N1的电位VN1为4.5V以上的像素电路中，晶体管T2为非导通，另一方面，在VN1小于4.5V的像素电路中，晶体管T2导通。对于在前一个写入动作中写入了5V的实例H的内部节点N1，通过在没有因漏电流的产生而降低0.5V以上的时间之内执行该自刷新动作，VN1实现了4.5V以上，晶体管T2成为非导通。另一方面，对于由前一个写入动作写入了3V的实例M的内部节点N1、写入了0V的实例L的内部节点N1，即使随着时间的经过也不会成为4.5V以上，对于它们来说，晶体管T2均导通。

根据以上内容，从对基准线REF施加的电压Vref减去晶体管T2的阈值电压Vt2后的值，需要位于该阶段中作为刷新对象的实例H的内部节点电位VN1和电压状态比其低一等级的实例M的内部节点电位VN1之间。换而言之，该阶段P1中，对基准线REF施加的电压Vref，需要为满足条件3V＜(Vref-Vt2)＜5V的值。Vref-Vt2的电压对应于“刷新分离电压”，Vt2对应于“第二调整电压”，Vref对应于“刷新基准电压”。若使用这些措词记载上述条件，则阶段P1中对基准线REF施加的“刷新基准电压”对应于，由作为刷新动作的对象的电压状态(灰度等级)与比其低一等级的电压状态(灰度等级)之间的中间电压规定的“刷新分离电压”加上相当于晶体管T2的阈值电压的“第二调整电压”而得的电压值。

对于升压线BST施加的电压是，在如上所述晶体管T2为非导通的实例H中使晶体管T1为导通状态，在晶体管T2导通的实例M和L中使晶体管T1为非导通状态的范围内的电压。

升压线BST与升压电容元件Cbst的一端连接。因此，当对升压线BST施加了高电平电压时，升压电容元件Cbst的另一端的电位，即输出节点N2的电位VN2被提升。像这样通过使施加在升压线BST上的电压提升而将输出节点N2的电压提升，以下称为“升压提升”。

如上所述，在实例H的情况下，阶段P1中晶体管T2为非导通。因此，升压提升导致的节点N2的电位变动量，由升压电容Cbst与寄生于节点N2的全部电容的比例决定。作为一例，令该比例为0.7，则当升压电容元件的一个电极提升ΔVbst时，另一个电极即节点N2提升大致0.7ΔVbst。

在实例H的情况下，时刻t1时内部节点N1的电位VN1(H)表现为大致5V。若对晶体管T1的栅极即输出节点N2提供比VN1(H)高阈值电压2V以上的电位，则晶体管T1导通。本实施方式中，令时刻t1时对升压线BST施加的电压为10V。该情况下，输出节点N2的电位提升7V。如后面在第四实施方式中所述的那样，在写入动作中晶体管T2是导通的，因此在时刻t1前的时间点，节点N2表现为与节点N1大致同电位(5V)。由此，由于升压提升，该节点N2的电位表现为12V左右。因而，晶体管T1中栅极与节点N1间产生阈值以上的电位差，该晶体管T1导通。

另一方面，在阶段P1中，在晶体管T2为非导通状态的实例M和实例L的情况下，与实例H不同，输出节点N2与内部节点N1电连接。该情况下，因升压提升导致的输出节点N2的电位变动量，除了升压电容Cbst和节点N2的全部寄生电容外，还受内部节点N1的全部寄生电容的影响。

内部节点N1与辅助电容元件Cs的一端以及液晶电容元件Clc的一端连接，寄生于该内部节点N1的全部电容Cp，如上所述大致由液晶电容Clc和辅助电容Cs的和表示。并且，升压电容Cbst是远小于液晶电容Cp的值。因而，升压电容与这些电容的总电容的比例极小，例如为0.01以下左右的值。该情况下，当升压电容元件的一个电极提升ΔVbst时，另一个电极即输出节点N2最多只提升0.01ΔVbst左右。即，在实例M和实例L的情况下，即使ΔVbst＝10V，输出节点N2的电位VN2(M)、VN2(L)几乎不提升。

在实例M的情况下，电位VN2(M)在时刻t1前表现为大致3V。另外，在实例L的情况下，VN2(L)在时刻t1前表现为大致0V。因而，这两个实例中，即使在时刻t1进行升压提升，对于晶体管T1的栅极也不能提供使该晶体管导通的足够的电位。即，与实例H不同，晶体管T1依然表现为非导通状态。

另外，实例M、L的情况下，时刻t1前的输出节点N2的电位并不必须分别为3V、0V，只要是在即使考虑到对升压线BST施加的脉冲电压而随之产生的电位变动的情况下，也仍然使晶体管T1不导通的电位即可。同样地，在实例H的情况下，时刻t1前的输出节点N1的电位并不必须为5V，只要是在考虑到晶体管T2非导通状态下因升压提升而产生的电位变动的情况下使晶体管T1导通的电位即可。

在实例H的情况下，通过进行升压提升，晶体管T1导通。另外，由于对源极线SL施加有5.6V，因此如果内部节点N1的电位VN1(H)稍从5V下降，则在源极线SL和内部节点N1之间就产生二极管D1的导通电压Vdn以上的电位差。因而，二极管D1在从源极线SL向内部节点N1的方向上导通，电流从源极线SL向内部节点N1流动。由此，内部节点N1的电位VN1(H)提升。另外，该电位提升一直发生到源极线SL和内部节点N1的电位差等于二极管D1的导通电压Vdn，在上述电位差等于Vdn的时点停止。在此，源极线SL的施加电压为5.6V，二极管D1的导通电压Vdn为0.6V，因此内部节点N1的电位VN1(H)在提升到5V的时点停止。即，执行实例H的刷新动作。

而且，如上所述，在实例M、L中，晶体管T1都为非导通，因此源极线SL和内部节点N1不导通。因而，向源极线SL的施加电压不会影响到内部节点N1的电位VN1(M)、VN1(L)的电位。

综上所述，对于内部节点N1的电位为刷新分离电压以上、刷新目标电压以下的像素电路，执行刷新动作。在阶段P1中，由于刷新分离电压为4.5V(＝6.5-2V)，刷新目标电压为5V，因此仅对内部节点N1的电位VN1为4.5V以上5V以下的像素电路，即仅对实例H进行将电位VN1刷新为5V的动作。

另外，在阶段P1结束后，暂时停止对源极线SL、升压线BST、基准线REF各线的电压施加。之后，自时刻t2起转移至下一阶段P2。

【步骤S1/阶段P2】

在自时刻t2开始的阶段P2中，以实例M(写入中电压的节点)为刷新对象。

具体而言，作为刷新输入电压，对源极线SL施加3.6V。该3.6V是阶段P2中内部节点N1的刷新目标电压(3V)加上二极管D1的导通电压Vdn而得的值

而且，对于基准线REF施加的电压是，在内部节点N1表现为作为刷新对象的电压状态(实例M)和比其高的电压状态(实例H)的情况下，使晶体管T2非导通，在内部节点N1表现为比作为刷新对象的电压状态(实例M)低的电压状态(实例L)的情况下，使晶体管T2导通的电压值。与阶段P1的情况同样地考虑，通过对基准线REF施加高于2V的电压，能够使实例L的晶体管T2为导通状态。另一方面，当对基准线REF施加高于5V的电压时，实例M的晶体管T2也会导通。因而，对于基准线REF，形式上只要施加2V与5V之间的电压即可。不过，与阶段P1同样地，需要使施加的电压留有一定程度的富余，因此，此处作为一例施加4.5V。该4.5V相当于阶段P2中的刷新基准电压，其减去晶体管T2的阈值电压量后的值，即2.5V相当于刷新分离电压。

此时，若内部节点N1的电位VN1为作为刷新分离电压的2.5V以上，则晶体管T2非导通。另一方面，在VN1低于2.5V的像素电路中，晶体管T2导通。即，在由前一个写入动作写入了5V的实例H和写入了3V的实例M中，由于VN1均为2.5V以上，因此晶体管T2非导通。另一方面，在由前一个写入动作写入了0V的实例L中，由于VN1低于2.5V，因此晶体管T2导通。

对于升压线BST施加的电压是，在晶体管T2为非导通的实例H、M中使晶体管T1为导通状态，在晶体管T2导通的实例L中使晶体管T1为非导通状态的范围内的电压。此处，与阶段P1两样地设为10V。实例H、M中，由于升压提升，输出节点N2的电位被提升，因此晶体管T1导通，而另一方面，在实例L中，即使进行升压提升，输出节点N2的电位VN2(L)也几乎不变化，因此晶体管T1不导通。其原理与阶段P1相同，故省略详细说明。

在实例H的情况下，通过进行升压提升，晶体管T1导通。但是，对源极线SL施加3.6V。即使内部节点N1的电位VN1(H)设为稍从5V下降，其下降程度也不足1V。于是，在从源极线SL向内部节点N1时成为反向偏压状态，通过二极管D1的整流作用，源极线SL和内部节点N1不导通。即，内部节点N1的电位VN1(H)不会受源极线SL的施加电压的影响。

在实例M的情况下，也通过进行升压提升，晶体管T1导通。对源极线SL施加3.6V，因此如果内部节点N1的电位VN1(M)稍从3V下降，则在源极线SL和内部节点N1之间就产生二极管D1的导通电压Vdn以上的电位差。因而，二极管D1在从源极线SL向内部节点N1的方向上导通，电流从源极线SL向内部节点N1流动。由此，内部节点N1的电位VN1(M)会提升到源极线SL和内部节点N1的电位差等于导通电压Vdn(＝0.6V)。即，在VN1(M)提升到3V以后，维持其电位。由此，执行实例H的刷新动作。

而且，如上所述，在实例L中，晶体管T1为非导通，因此源极线SL和内部节点N1不导通。因而，向源极线SL的施加电压不会影响到内部节点N1的VN1(L)的电位。

总而言之，在阶段P2，将刷新分离电压设为2.5V(＝4.5-2V)，将刷新目标电压设为3V，因此仅对内部节点N1的电位VN1为2.5V以上3V以下的像素电路即仅对实例M进行将电位VN1刷新为3V的动作。

另外，在阶段P2结束以后，停止向源极线SL、升压线BST、基准线REF这三条线的电压施加，移至待机步骤S2。

《步骤S2》

在从时刻t3开始的步骤S2中，对基准线REF施加不管内部节点N1的电位VN1如何晶体管T2都常导通那样的电压。在此，设为10V。其他信号线持续与阶段P2结束的时点相同的电压状态。

在这样的电压状态下，在所有的实例H、M、L中，晶体管T2导通，晶体管T1非导通。另外，由于对栅极线GL保持施加低电平电压的状态，因此晶体管T3仍然非导通。由此，内部节点N1的电位VN1，维持刷新步骤S1刚结束后的状态。另外，由于输出节点N2与内部节点N1导通，因此VN2等于VN1。

之后，在时刻t4，将对基准线REF施加的电压转移为低电平(0V)。由此，晶体管T2成为非导通。

该步骤S2中，在比步骤S1足够长的时间内维持同一电压状态。该期间中，由于对源极线SL施加的是0V，因此经由非导通的晶体管T3，在从内部节点N1朝向源极线SL的方向上产生漏电流。如上所述，即使在时刻t1的时间点上VN1(L)为比0V稍高的值，在该待机步骤S2的期间中，VN1(L)也会逐渐接近0V。由此，“间接”地进行实例L的刷新动作。

不过，该漏电流的产生，并不限定于实例L的情况，在实例H和实例M的情况下也会发生。因此，在实例H和实例M的情况下，虽然在紧接步骤S1后的时间点上分别被刷新为5V、3V，但在步骤S2中，VN1会稍微降低。因而，优选在待机步骤S2的电压状态经过一定期间后的时间点，通过再次执行刷新步骤S1，而再次对各实例H、M执行刷新动作。

如上所述，通过反复进行该刷新步骤S1和待机步骤S2，对于实例H、M、L，能够使内部节点N1的电位VN1复原为之前的写入状态。

像现有技术那样，在通过经由源极线SL的所谓“写入动作”来对各像素电路进行刷新动作的情况下，需要在垂直方向上一根根地扫描栅极线GL。因而，需要对栅极线GL施加栅极线数量(n)的高电平电压。另外，由于需要对各源极线SL施加与前一个写入动作中写入的电位等级相同的电位等级，因此对各源极线SL分别最多需要n次充放电动作。

而相对的，本实施方式中，仅在刷新步骤S1中分2次进行脉冲电压的施加，并在之后的待机步骤中维持一定的电压状态，由此，无论内部节点N1的电压状态如何，能够对所有的像素电路使内部节点N1的电位即像素电极20的电压复原为写入动作时的电位状态。即，在1帧期间内，能够大幅减少为了使各像素的像素电极20的电位复原而使对各线施加的施加电压变化的次数，并且其控制内容也能够简化。因此，栅极驱动器14和源极驱动器13的消耗功率能够大幅减少。

另外，参照图18说明的上述自刷新动作，假定了图7的像素电路2A，但应当明确，即使是图8所示的变形的像素电路，也能够使用完全相同的方法执行自刷新动作。

另外，在第二开关电路23内具有多个二极管D1的情况下，在第二开关电路23内，从源极线SL向着内部节点N1，必须具有导通电压Vdn的二极管D1的个数倍以上的电位差，源极线SL与内部节点N1才导通。因而，若例如第二开关电路23内具有两个二极管D1的情况下，作为对源极线SL施加的刷新输入电压，需要施加各实例的刷新目标电压加上作为第一调整电压的乘以2倍后的导通电压Vdn的值。关于其它的方面，能够以与图18相同的方法进行自刷新动作。

另外，代替图18所示的电压施加方法，能够使用以下方法。

(1)图18中，在阶段P1对实例H执行刷新动作，并在之后对实例M执行刷新动作。但该顺序也可以倒转。

另外，关于步骤S1和步骤S2的顺序，考虑到步骤S1和步骤S2是反复进行的，因此讨论这一点并没有太大的意味。

(2)对于升压线BST，在阶段P1、P2双方都施加了10V。不过，终究只需在阶段P1中使实例H的晶体管T1导通，在阶段P2中使实例M的晶体管T1导通即可。在阶段P2中，对源极线SL施加的电压为3.6V，晶体管T3的阈值电压为2V，若不考虑二极管D1的导通电压Vdn，则至少施加5.6V以上的电压即可。即，在阶段P2中，在实例M的晶体管T1导通的范围内，能够使升压线BST的施加电压小于阶段P1。

(3)在待机步骤S2中，从时刻t3～t4，对基准线REF施加高电平电压(10V)。该电压施加终究只是为了使输出节点N2的电位VN2与内部节点N1的电位VN1相等而进行的。因而，只要在步骤S2的期间内，无论在哪个定时都可以对基准线REF施加高电平电压。

(4)图18中，在刷新步骤S1中，阶段P1的刷新动作后，暂时使源极线SL以及基准线REF降低至低电平(0V)，然后再进行阶段P2的刷新动作。不过，对这些线的施加电压，并不必须降低至低电平。例如，也可以如图19所示，在阶段P1与P2之间，即升压线BST的电平降低至低电平(0V)的期间中，将电压供给VSL和基准线REF设定为阶段P2中要施加的值。这样，与图18的情况相比，能够减小对源极线SL和基准线REF施加的电压的变动幅度。

(5)在上述实施方式中，作为一系列的自刷新动作，假定反复进行以下动作，即在刷新步骤S1中对实例H和实例M进行刷新动作，然后进行待机步骤S2这样的动作。而相对的，也可以采用以下结构，即在某时刻的刷新步骤S1内对规定灰度等级进行刷新动作，然后进行待机步骤S2，之后，在下一个期间的刷新步骤S1中对别的灰度等级进行刷新动作(参照图20)。图20中，期间T1的刷新步骤S1中对实例H的节点N1进行刷新动作(P1)，经过待机步骤S2后，在下一个期间T2的刷新步骤S1中对实例M的节点N1进行刷新动作(P2)。像这样，可以按各期间变更进行刷新动作的对象的灰度等级。

[第二类型]

接着，对第二开关电路23由晶体管T1、二极管D1和晶体管T4的串联电路构成，并且晶体管T4的控制端子与选择线SEL连接的属于第二类型的像素电路进行说明。

首先，对于执行图9所示的第二类型的像素电路2B的自刷新动作的情况进行说明。与图7所示的像素电路2A相比，不同点在于，除了晶体管T1和二极管D1外还通过晶体管T4而控制第二开关电路23的导通状态。

此处，如第一类型中所述的那样，只在刷新步骤S1的期间中，经由第二开关电路23使源极线SL与内部节点N1导通。并且，各刷新步骤S1中，通过二极管D1和晶体管T1进行控制，使得仅作为刷新动作的对象的实例导通，其它的实例中，通过使二极管D1为反向偏压或使晶体管T1为非导通，而使第二开关电路23非导通。这一点在第二类型中也没有变化。

第二类型的情况下虽然具有晶体管T4，但除升压线BST外还具有用于控制该晶体管T4的导通状态的选择线SEL。因而，只要在刷新步骤S1的整个期间中，对选择线SEL进行电压施加以使得晶体管T4始终为导通状态，就能够实现与第一类型完全相同的电压状态。该情况下的时序图如图21所示。另外，此处对选择线SEL施加的电压设为10V。

当然，也可以在与对升压线BST施加升压电压的定时相同的定时对选择线SEL施加脉冲状的电压。该情况下的时序图如图22所示。

上述说明当然也能够适用于图10～图11所示的像素电路2B、图12～图15所示的像素电路2C，其说明不再赘述。

[第三类型]

接着，对第二开关电路23由晶体管T1、二极管D1和晶体管T4的串联电路构成，并且晶体管T4的控制端子与升压线BST连接的属于第三类型的像素电路进行说明。

属于第三类型的各像素电路，是对属于第二类型的各像素电路，将晶体管T4的控制端子的连接目标变更为升压线BST，由此不再具备选择线SEL的结构。因而，与第二类型的像素电路不同，晶体管T4的导通控制，受升压线BST影响。

不过，如图22所示，在第二类型中，即使在与升压线BST相同的定时对选择线SEL施加脉冲电压，也能够实现与第一类型的各像素电路完全相同的电压状态。于是，这意味着即使将晶体管T4的控制端子连接到升压线BST上，也能够实现完全相同的电压状态。

因而，通过实现与图18相同的电压状态，对图16的像素电路2D也能够执行自刷新动作。并且，这也能够适用于图17的像素电路2E。详细的说明不再赘述。

[第三实施方式]

第三实施方式中，对于通过与第二实施方式不同的电压施加方法执行自刷新动作的情况，参照附图进行说明。其中，本实施方式的自刷新动作，与第二实施方式同样地，分为刷新步骤S1和待机步骤S2。

第二实施方式中，是在阶段P1仅刷新实例H(写入高电压)的内部节点N1，在阶段P2仅刷新实例M(写入中电压)的内部节点N1的动作。并且，步骤S1中，在该阶段P1和阶段P2，需要分别对升压线BST进行脉冲电压施加。

而相对的，本实施方式中，如后文所述，在阶段P1中仅刷新实例M(写入中电压)的内部节点N1，在阶段P2中仅刷新实例H(写入高电压)的内部节点N1。并且，步骤S1中，从阶段P1至P2，对升压线BST供给高电平电压。由此，减少了步骤S1中对升压线BST施加的电压的变化次数，能够减少自刷新动作时的消耗功率。以下对该动作进行详细说明。

[第一类型]

对于第一类型的像素电路2A，参照图23的时序图，针对进行本实施方式的自刷新动作的情况进行说明。作为像素电路2A，与第二实施方式的情况同样地，假定图7所示的像素电路2A。

【步骤S1/阶段P1】

阶段P1中，以实例M(中电压状态)的写入节点N1(M)为刷新对象。

从时刻t1开始的步骤S1中，对栅极线GL施加使晶体管T3完全成为关断状态的电压。此处令为-5V。此外，在自刷新动作执行中晶体管T3是始终关断的，所以对栅极线GL的施加电压在自刷新动作执行中可以保持不变。

令对对置电极80施加的对置电压Vcom和对辅助电容线CSL施加的电压为0V。这并不意味着限定于0V，也可以将时刻t1前的时间点的电压值原样维持。另外，对于这些电压，可以在刷新动作执行中保持不变。

对于基准线REF，在时刻t1施加的电压是，在内部节点N1表现为作为刷新对象的电压状态(灰度等级)和比其高的电压状态(高灰度等级)的情况下，使晶体管T2非导通，在内部节点N1表现为比作为刷新对象的电压状态(灰度等级)低的电压状态(高灰度等级)的情况下，使晶体管T2导通的电压。在阶段P1的情况下，刷新对象为第二电压状态(实例M)，对基准线REF施加在内部节点N1为第二电压状态(实例M)和第一电压状态(实例H)的情况下使晶体管T2为非导通状态，在第三电压(实例L)的情况下使晶体管T2为导通状态的电压。

更具体而言，由于晶体管T2的阈值电压Vt2为2V，因此通过对基准线REF施加高于2V的电压，能够使实例L中的晶体管T2为导通状态。另一方面，当对基准线REF施加高于5V的电压时，阶段P1中作为对象的实例M中的晶体管T2也会导通。因而，对基准线REF施加2V与5V之间的电压即可。图23的例子中对基准线REF施加4.5V。

在对基准线REF施加了4.5V的情况下，在内部节点N1的电位VN1为2.5V以上的像素电路中，晶体管T2为非导通。另一方面，在VN1小于2.5V的像素电路中，晶体管T2导通。

对于在前一个写入动作中写入了3V的实例M的内部节点N1，通过在没有因漏电流的产生而降低0.5V以上的时间之内执行该自刷新动作，VN1实现了2.5V以上，晶体管T2成为非导通。另一方面，对于由前一个写入动作写入了5V的实例H的内部节点N1，由于同样的理由，VN1也实现了2.5V以上，因此晶体管T2为非导通。另一方面，对于由前一个写入动作写入了0V的实例L的内部节点N1，即使随着时间的经过也不会成为2.5V以上，对于它来说，晶体管T2导通。

对于源极线SL，施加想要通过刷新动作来复原的内部节点N1的目标电压加上二极管D1的导通电压Vdn而得的电压(时刻t2)。此处，本实施方式的阶段P1中，由于刷新对象是实例M，因此内部节点N1的目标电压为3V。因此，当令二极管D1的导通电压Vdn为0.6V时，对源极线SL施加3.6V。另外，对基准线REF施加4.5V的时刻t1可以与对源极线SL施加3.6V的时刻t2为同时刻。

该内部节点N1的目标电压对应于“刷新目标电压”，二极管D1的导通电压Vdn对应于“第一调整电压”，在刷新步骤S1中实际上对源极线SL施加的电压对应于“刷新输入电压”。在阶段P1中，该刷新输入电压为3.6V。

对于升压线BST施加的电压是，在如上所述晶体管T2为非导通的实例M和实例H中使晶体管T1为导通状态，在晶体管T2导通的实例L中使晶体管T1为非导通状态的范围内的电压(时刻t3)。升压线BST与升压电容元件Cbst的一端连接。因此，当对升压线BST施加了高电平电压时，升压电容元件Cbst的另一端的电位，即输出节点N2的电位被提升。

如上所述，在实例M和实例H的情况下，阶段P1中晶体管T2为非导通。因此，升压提升导致的节点N2的电位变动量，由升压电容Cbst与寄生于节点N2的全部电容的比例决定。作为一例，令该比例为0.7，则当升压电容元件的一个电极上升ΔVbst时，另一个电极即节点N2上升大致0.7ΔVbst。

在实例M的情况下，时刻t1时内部节点N1的电位VN1(M)表现为大致3V。若对晶体管T1的栅极即输出节点N2提供比VN1(M)高阈值电压2V以上的电位，则晶体管T1导通。本实施方式中，令时刻t1时对升压线BST施加的电压为10V。该情况下，输出节点N2上升7V。在写入动作中，由于晶体管T2是导通的，因此在时刻t1前的时间点，节点N2表现为与节点N1大致同电位(约3V)。由此，由于升压提升，该节点N2表现为10V左右。因而，晶体管T1中栅极与节点N1间产生阈值以上的电位差，该晶体管T1导通。

在实例H的情况下，同样地由于升压提升，该节点N2表现为12V左右，晶体管T1导通。

另一方面，在阶段P1中，在晶体管T2导通的实例L的情况下，与实例M和实例H不同，输出节点N2与内部节点N1电连接。该情况下，因升压提升导致的输出节点N2的电位变动量，除了升压电容Cbst和节点N2的全部寄生电容外，还受内部节点N1的全部寄生电容的影响。

内部节点N1与辅助电容元件Cs的一端以及液晶电容元件Clc的一端连接，寄生于该内部节点N1的全部电容Cp，大致由液晶电容Clc和辅助电容Cs的和表示。并且，升压电容Cbst是远小于液晶电容Cp的值。因而，升压电容与这些电容的总电容的比例极小，例如为0.01以下左右的值。该情况下，当升压电容元件的一个电极上升ΔVbst时，另一个电极即输出节点N2最多只上升0.01ΔVbst左右。即，在实例L的情况下，即使ΔVbst＝10V，输出节点N2的电位VN2(L)几乎不上升。

在实例L的情况下，电位VN2(L)在时刻t1前表现为大致0V。因而，即使在时刻t1进行升压提升，对于晶体管T1的栅极也不能提供使该晶体管导通的足够的电位。即，与实例M不同，晶体管T1依然表现为非导通状态。

在实例M的情况下，由于升压提升，晶体管T1导通。另外，由于对源极线SL施加了3.6V，因此若内部节点N1的电位VN1(M)自3V起稍微降低，则源极线SL与内部节点N1之间就产生二极管D1的导通电压Vdn以上的电位差。因而，二极管D1在从源极线SL朝向内部节点N1的方向上导通，从源极线SL向内部节点N1流通电流。由此，内部节点N1的电位VN1(M)上升。另外，该电位上升，在源极线SL与内部节点N1的电位差等于二极管D1的导通电压Vdn之前会一直发生，在上述电位差等于Vdn的时间点停止。此处，由于对源极线SL施加的电压为3.6V，二极管D1的导通电压Vdn为0.6V，因此，内部节点N1的电位VN1(M)在上升到3V的时间点停止上升。即，执行了实例M中的刷新动作。

在实例H的情况下，由于被升压提升，晶体管T1也导通。不过，对源极线SL施加的是3.6V。即使内部节点N1的电位VN1(H)自5V起稍微降低，其降低量也不足1V。这样，从源极线SL向着内部节点N1成为反向偏压状态，在二极管D1的整流作用下，源极线SL与内部节点N1不导通。即，内部节点N1的电位VN1(H)不受源极线SL的施加电压的影响。

在实例L中，由于晶体管T1为非导通，所以源极线SL与内部节点N1不导通。因而，对源极线SL施加的电压，不对内部节点N1的电位VN1(L)产生影响。

综上所述，在阶段P1中，对于内部节点N1的电位为刷新分离电压以上、刷新目标电压以下的像素电路，执行刷新动作。在阶段P1中，由于刷新分离电压为2.5V(＝4.5-2V)，刷新目标电压为3V，因此仅对内部节点N1的电位VN1为2.5V以上3V以下的像素电路，即仅对实例M进行将电位VN1刷新为3V的动作。

【步骤S1/阶段P2】

阶段P2中，以实例H(高电压状态)的写入节点N1(H)为刷新对象。

对升压线BST施加的电压从阶段P1起持续为10V。

对于基准线REF，在时刻t4时，施加在内部节点N1表现为作为刷新对象的电压状态(实例H)的情况下使晶体管T2维持非导通，在内部节点N1表现为比作为刷新对象的电压状态(实例H)低的电压状态(实例M，L)的情况下使晶体管T2导通的电压。

更具体而言，由于晶体管T2的阈值电压Vt2为2V，实例M的内部节点N1的电压VN1(M)为3V，因此通过对基准线REF施加高于5V(＝2+3)的电压，能够使实例M中的晶体管T2为导通状态。此时当时实例L中的晶体管T2也为导通状态。

另一方面，当对基准线REF施加高于7V的电压时，实例H中的晶体管T2也会导通。因而，对于基准线REF，形式上只要施加5V与7V之间的电压即可。不过，与阶段P1同样地，需要使施加的电压留有一定程度的富余，因此，此处作为一例施加6.5V。该6.5V相当于阶段P2中的刷新基准电压，其减去晶体管T2的阈值电压量后的值，即4.5V相当于刷新分离电压。

此时，若内部节点N1的电位VN1为作为刷新分离电压的4.5V以上，则晶体管T2非导通。另一方面，在VN1低于4.5V的像素电路中，晶体管T2导通。即，在由前一个写入动作写入了5V的实例H中，由于VN1为4.5V以上，因此晶体管T2非导通。另一方面，在由前一个写入动作写入了0V的实例L，和写入了3V的实例M中，由于VN1低于4.5V，因此晶体管T2导通。

对于源极线SL，施加想要通过刷新动作来复原的内部节点N1的目标电压加上二极管D1的导通电压Vdn而得的电压(时刻t5)。此处，本实施方式的阶段P2中，由于刷新对象是实例H，因此内部节点N1的目标电压为5V。因此，当令二极管D1的导通电压Vdn为0.6V时，对源极线SL施加5.6V。另外，如后文所述，本阶段P2中，对源极线SL施加5.6V的时刻t5需要在对基准线REF施加6.5V的时刻t4之后。

在实例H的情况下，晶体管T2自阶段P1起继续维持非导通状态，内部节点N2的电位保持阶段P1的状态，由此晶体管T1导通。该状态下，通过对源极线SL施加5.6V，若内部节点N1的电位VN1(H)自5V起稍微降低，则源极线SL与内部节点N1之间产生二极管D1的导通电压Vdn以上的电位差。由此，二极管D1在从源极线SL朝向内部节点N1的方向上导通，从源极线SL向内部节点N1流通电流。由此，内部节点N1的电位VN1(H)，在源极线SL与内部节点N1的电位差等于导通电压Vdn(＝0.6V)之前会一直上升。即，VN1(H)在上升至5V后维持其电位。由此，执行了实例H中的刷新动作。

对实例M的情况进行详细说明。在即将对基准线REF施加6.5V的时刻t4前的阶段，节点N2的电位VN2(M)为约12V，VN1(M)为3V。当该状态下在时刻t4时对基准线REF施加6.5V，则晶体管T2在从节点N2朝向N1的方向上导通，在该方向上产生电流。不过，如上所述，由于节点N1的寄生电容远大于节点N2的寄生电容，因此该电容的产生虽导致节点N2的电位降低，但节点N1的电位不变。在节点N2的电位降低至与节点N1(即3V)同电位后，电位停止降低。另外，由于该时间点上实例M已经在阶段P1中进行了刷新动作，因此节点N2的电位VN2(M)也与刷新动作后的VN1(M)同电位。

当节点N2的电位小于节点N1的电位加上晶体管T1的阈值电压(2V)后的电压(即5V)时，晶体管T1成为非导通。这样，由于如上所述节点N2成为与节点N1同电位后，电位停止变化，因此之后晶体管T1继续为非导通。因而，在该状态下，即使对源极线SL施加5.6V，该电压也不会经由晶体管T1供给到节点N1(M)。即，阶段P2中对源极线SL施加的电压(5.6V)，不对内部节点N1的电位VN1(M)的电位产生影响。

反过来说，在时刻t5时对源极线SL施加5.6V的情况下，为了使该电压不会被供给到实例M的内部节点N1，其条件为在时刻t5的时间点上晶体管T1为非导通。对基准线REF施加6.5V之前的阶段中，实例M的晶体管T1导通，为了使其非导通，其条件为，在对基准线REF施加6.5V后，使节点N2的电位VN2至少低于5V。因此，在时刻t4时对基准线REF施加6.5V后，需要在经过使节点N2的电位VN2至少低于5V的时间后，再将源极线SL的施加电压变更为5.6V。因而，对源极线SL施加5.6V的时刻t5，至少需要为对基准线REF施加6.5V的时刻t4后的时刻。在图23中，晶体管T1(M)从导通转移至关断的定时比时刻t4稍有延迟，正是表示了这样的情况。

实例L中，由于晶体管T1从阶段P1接着继续为非导通，因此源极线SL与内部节点N1不导通。由此，对源极线SL施加的电压，不对内部节点N1的电位VN1(L)的电位产生影响。

综上所述，在阶段P2中，对于内部节点N1的电位为刷新分离电压以上、刷新目标电压以下的像素电路，执行刷新动作。此处，由于刷新分离电压为4.5V(＝6.5-2V)，刷新目标电压为5V，因此仅对内部节点N1的电位VN1为4.5V以上5V以下的像素电路，即仅对实例H进行将电位VN1刷新为5V的动作。

在实例H的刷新动作后，停止对升压线BST的电压施加(时刻t6)，并对基准线REF施加高电压(此处为10V)而在各实例H、M、L中使晶体管T2导通(时刻t7)。此外，停止对源极线SL的电压施加(时刻t8)。另外，时刻t6～t8的顺序并不限定于该顺序，也能够同时执行。

【步骤S2】

在时刻t8以后，保持电压状态转移到待机的步骤S2(时刻t8～t9)。此时，由于对基准线REF施加高电压，因此各实例H、M、L中，节点N1与N2的电位均表现为同电位。待机步骤S2需要确保比刷新步骤S1足够长的时间，这一点与第二实施方式相同。

如以上所说明的那样，根据图23所示的本实施方式的自刷新动作，与图18所示的第二实施方式的情况相比，能够抑制对升压线BST施加的电压的变动次数，能够进一步减少消耗功率。另外，除了图7的像素电路2A之外，上述说明当然也能够同样适用于图8所示的变形的像素电路。

另外，第二实施方式的情况下，实例H与实例M的刷新动作的顺序能够调换，但在对升压线BST施加的电压的变动次数为1次的本实施方式中，需要在进行了实例M的刷新动作后进行实例H的刷新动作，不能按反过来的顺序进行。其原因在于，若先为了执行实例H的刷新动作而对升压线BST施加10V，则实例M的节点N2的电位不被提升，为了执行实例M的刷新动作，需要再次使升压线BST产生电压变动。

另外，本实施方式中，在时刻t1之前以及待机步骤S2中，对基准线REF施加10V(无论实例H、M、L，晶体管T2均导通的电压)，但也可以如第二实施方式那样，对基准线REF施加0V而使晶体管T2关断。不过，通过施加本实施方式这样的电压，能够抑制对基准线REF施加的电压的变动。

[第二类型]

在图9所示的第二类型的像素电路2B的情况下，虽然具有晶体管T4，但除升压线BST外还具有用于控制该晶体管T4的导通状态的选择线SEL。因而，只要在刷新步骤S1的整个期间中，对选择线SEL进行电压施加以使得晶体管T4始终为导通状态，就能够实现与第一类型完全相同的电压状态。该情况下的时序图如图24所示。另外，此处对选择线SEL施加的电压设为10V。

另外，也可以在与对升压线BST施加升压电压的定时相同的定时对选择线SEL施加脉冲状的电压。该情况下的时序图如图25所示。

除了图9的像素电路2B外，上述说明当然也能够适用于图10～图11所示的像素电路2B、图12～图15所示的像素电路2C，其详细说明不再赘述。

[第三类型]

属于第三类型的各像素电路2D、2E，是对属于第二类型的各像素电路，将晶体管T4的控制端子的连接目标变更为升压线BST，由此不再具备选择线SEL的结构。因而，与第二类型的像素电路不同，晶体管T4的导通控制，受升压线BST影响。

不过，如图25所示，在第二类型中，即使在与升压线BST相同的定时对选择线SEL施加脉冲电压，也能够实现与第一类型的各像素电路完全相同的电压状态。于是，这意味着即使将晶体管T4的控制端子连接到升压线BST上，也能够实现完全相同的电压状态。

因而，通过实现与图25相同的电压状态，对图16的像素电路2D也能够执行自刷新动作。并且，这也能够适用于图17的像素电路2E。详细的说明不再赘述。

[第四实施方式]

第四实施方式中，参照附图对持续显示模式中的写入动作进行说明。

持续显示模式的写入动作中，将一帧的量的像素数据按每一水平方向(行方向)的显示线(显示行)分割，在每一个水平期间，对各列的源极线SL施加与一个显示线的量的各像素数据对应的电压。此处也与第二实施方式同样地假定像素数据是3个灰度等级的数据。即，对源极线SL施加高电平电压(5V)、中电平电压(3V)或低电平电压(0V)。并且，对选中的显示线(选择行)的栅极线GL施加选择行电压8V，使该选择行的所有像素电路2的第一开关电路22为导通状态，将各列的源极线SL的电压传输到选择行的各像素电路2的内部节点N1。

对于选中的显示线以外(非选择行)的栅极线GL，由于该选择行的所有的像素电路2的第一开关电路22为非导通状态，因此施加非选择行电压-5V。另外，以下说明的写入动作中各信号线的电压施加的时序控制由显示控制电路11进行，各个电压的施加由显示控制电路11、对置电极驱动电路12、源极驱动器13和栅极驱动器14进行。

[第一类型]

首先，对第二开关电路23由仅有晶体管T1和二极管D1的串联电路构成的属于第一类型的像素电路进行说明。

图26表示使用了第一类型的像素电路2A(图7)的写入动作的时序图。在图26中，表示了1帧期间中2根栅极线GL1、GL2，2根源极线SL1、SL2，基准线REF，辅助电容线CSL，升压线BST的各电压波长，和对置电压Vcom的电压波形。

此外，图26中还一同表示了4个像素电路2A的内部节点N1的电位VN1的波形。这4个像素电路2A分别是由栅极线GL1和源极线SL1选择的像素电路2A(a)，由栅极线GL1和源极线SL2选择的像素电路2A(b)，由栅极线GL2和源极线SL1选择的像素电路2A(c)，和由栅极线GL2和源极线SL2选择的像素电路2A(d)。图中，在内部节点电位VN1之后，分别标注(a)～(b)以进行区别。

1帧期间被分割成栅极线GL的根数的量的水平期间，各水平期间被依次分配给被选择的栅极线GL1～GLn。图26中，表示了最初的2个水平期间中2根栅极线GL1、GL2的电压变化。第一水平期间中，对栅极线GL施加选择行电压8V，对栅极线GL2施加非选择行电压-5V；第二水平期间中，对栅极线GL2施加选择行电压8V，对栅极线GL1施加非选择行电压-5V；在之后的水平期间中，对2个栅极线GL1和GL2均施加非选择行电压-5V。

对各列的源极线SL，施加与对应于每个水平期间的显示线的像素数据对应的电压(5V、3V、0V)。图26中图示了2根源极线SL1、SL2来代表各源极线SL。另外，图26中，为了说明内部节点N1的电位VN1的变化，将最初的2个水平期间的2根源极线SL1、SL2的电压分为5V、3V、0V进行图示。之后，施加与像素数据对应的3值的电压。图26中，为了表示是依赖于数据的电压值，表示为“D”。

图26中，作为一例，表示了在第一水平期间h1中对像素电路2A(a)写入高电平电压，对像素电路2A(b)写入低电平电压，并在第二水平期间h2中对像素电压2A(c)和2A(d)写入中电平电压的情况。

以下，作为一例，令即将进行写入动作前的时间点上，各像素电路2A(a)～(d)中2A(a)已被写入大致0V(低电压状态)，2A(b)和2A(c)已被写入大致3V(中电压状态)，2A(d)已被写入大致5V(高电压状态)。其中，此处所称的“大致”，是考虑到了如第二实施方式中所述，因漏电流导致的电位的经时变化。

即，通过本实施方式的写入动作，像素电路2A(a)被从0V写入为5V，2A(b)被从3V写入为0V，2A(c)继续被写入3V，2A(d)被从5V写入为3V。

在写入动作的期间中(1帧期间中)，对基准线REF施加无论内部节点N1的电压状态如何均始终使晶体管T2为导通状态的电压。此处设为8V。该电压只要是比写入为高电压状态的内部节点N1的电位VN1(5V)加上晶体管T2的阈值电压(2V)后的值大的值即可。由此，输出节点N2与内部节点N1电连接，能够将与内部节点N1连接的辅助电容元件Cs，用于稳定内部节点电位VN1。

在写入动作期间中，由于不进行升压提升动作，因此对升压线BST施加低电平电压(此处设为0V)。另外，辅助电容线CSL固定于规定的固定电压(例如0V)。关于对置电压Vcom，由于实施了上述对置AC驱动，因此在1帧期间中固定于高电平电压(5V)或低电平电压(0V)中的一方。图26中对置电压Vcom固定于0V。

在第一水平期间h1中，对栅极线GL1施加选择行电压，对各源极线SL施加与像素数据相应的电压。晶体管T3的控制端子与栅极线GL1连接的像素电路中，为了对像素电路2A(a)写入5V，对像素电路2A(b)写入0V，而对源极线SL施加5V，对源极线SL2施加0V。对于其它的源极线，也同样地施加与像素数据相应的电压。

在第一水平期间h1中，由于像素电路2A(a)和2A(b)中晶体管T3均导通，因此对源极线SL施加的电压经由晶体管T3写入内部节点N1。

另一方面，在第一水平期间h1中，对于晶体管T3的控制端子与栅极线GL1以外的栅极线GL连接的像素电路，由于晶体管T3非导通，因此对源极线SL施加的电压不会经由第一开关电路22供给到内部节点N1。

此处，着眼于由栅极线GL2和源极线SL1选择的像素电路2A(c)。由于像素电路2A(c)的晶体管T3的控制端子与栅极线GL2连接，因此如上所述晶体管T3非导通，对源极线SL1施加的电压(5V)不会经由第一开关电路22被写入内部节点N1。

而且，在写入之前时，内部节点N1的电位VN1(c)大致呈现3V，内部节点N1和输出节点N2呈现同电位，因此晶体管T1的栅极电位也大致呈现3V。由于对源极线SL1施加有5V，因此晶体管T1成为非导通。因此，向源极线SL1的施加电压也不会经由第二开关电路23被写入内部节点N1。

因而，在第一水平期间h1中，VN1(c)仍保持写入动作前的电位。

接着，着眼于由栅极线GL2和源极线SL2选择的像素电路2A(d)。由于像素电路2A(d)的晶体管T3的控制端子也与栅极线GL2连接，因此与像素电路2A(c)同样地，晶体管T3非导通。因而，对源极线SL2施加的电压(0V)不会经由第一开关电路22被写入内部节点N1。

而且，在写入之前时，内部节点N1的电位VN1(d)大致呈现5V。由于对源极线SL2施加有0V，因此对二极管D1施加反向偏压的电压。因此，向源极线SL2的施加电压(0V)不会经由第二开关电路23赋予内部节点N1。

因而，在第一水平期间h1，VN1(d)也依然保持写入动作之前时的电位。

另一方面，在第二水平期间h2，为了分别向像素电路2A(c)及2A(d)写入3V，对栅极线GL2施加选择行电压，对其以外的栅极线GL施加非选择行电压，对源极线SL1及SL2分别施加3V，对其他源极线SL也施加由栅极线GL2选择的各像素电路的像素数据相应的电压。像素电路2A(c)及2A(d)的向源极线SL的施加电压经由第一开关电路22被赋予内部节点N1。而且，像素电路2A(a)及2A(b)的第一开关电路22为非导通，另外，在第二开关电路23中，也通过二极管D1成为反向偏压状态或晶体管T1成为非导通状态而非导通，因此向源极线SL的施加电压不会赋予内部节点N1。

通过进行这种电压施加，仅对所选择的像素电路并对内部节点N1，从源极线SL经由第一开关电路22赋予像素数据相应的电压。

另外，在上述的实施方式中，假设各像素电路为图7所示的像素电路2A的情况并进行了说明，但即使是图8所示的像素电路2A也同样能够实现写入动作是自不待言的。

[第二类型]

接着，对第二开关电路23由晶体管T1、二极管D1和晶体管T4的串联电路构成，并且晶体管T4的控制端子与选择线SEL连接的属于第二类型的像素电路进行说明。

第二类型中，如上所述能够假定第一开关电路22仅由晶体管T3构成的像素电路2B(图9～图11)和由晶体管T3与T4(或T5)的串联电路构成的像素电路2C(图12～图15)。

如第一类型中所示，在写入动作时使第二开关电路23非导通，经由第一开关电路22从源极线SL对内部节点N1施加电压。像素电路2B中，通过使晶体管T4始终非导通，能够可靠地在写入动作时使第二开关电路23非导通。另外，其它的方面能够通过与第一类型相同的方法实现写入动作。图27表示使用了第二类型的像素电路2B(图9)的写入动作的时序图。另外，图27中，为了在写入动作期间中使晶体管T4非导通，对选择线SEL施加-5V。

另一方面，如图12～图15所示，在第一开关电路22由晶体管T3与T4(或T5)的串联电路构成的情况下，在写入动作时，为了使第一开关电路22导通，除了晶体管T3外，还需要使T4(或T5)导通。另外，图15所示的像素电路2C中，第一开关电路22具备晶体管T5，但该晶体管T5与晶体管T4的控制端子彼此连接，因此与其它的像素电路2C同样地，通过进行晶体管T4的导通控制来进行第一开关电路22的导通控制。

根据以上说明，像素电路2C中，并不像像素电路2B那样对所有的选择线SEL统一控制，而是与栅极线GL同样地，需要按行为单位单独地进行控制。即，选择线SEL按每一行一根，设置与栅极线GL1～GLn相同数量根，与栅极线GL1～GLn同样地依次选择。

图28表示使用了第二类型的像素电路2C(图12)的写入动作的时序图。图28中图示了最初的2个水平期间中2根选择线SEL1、SEL2的电压变化。第一水平期间中，对选择线SEL1施加选择用电压8V，对选择线SEL2施加非选择用电压-5V，第二水平期间中，对选择线SEL2施加选择用电压8V，对选择线SEL1施加非选择用电压-5V。在此后的水平期间中，对两选择线SEL1、SEL2施加非选择用电压-5V。关于其它的方面，与图26所示的第一类型的像素电路2A的写入动作的时序图相同。由此能够实现与图26所示的第一类型的像素电路2A相同的电压状态。详细说明不再赘述。

[第三类型]

接着，对第二开关电路23由晶体管T1、二极管D1和晶体管T4的串联电路构成，并且晶体管T4的控制端子与升压线BST连接的属于第三类型的像素电路进行说明。

第三类型的各像素电路与第二类型相比，不同点在于不具备选择线SEL，晶体管T4的控制端子与升压线BST连接。因而，只要按照第二类型中对选择线SEL施加电压的同样的方式，对升压线BST施加电压即可。图29表示使用了第三类型的像素电路2D(图16)的写入动作的时序图。

另外，此时对基准线REF施加了8V，晶体管T2始终导通，因此即使升压线BST的施加电压上升，输出节点N2的电位VN2也几乎不上升，晶体管T1不会导通。

[第五实施方式]

第五实施方式中，对持续显示模式下的自刷新动作和写入动作的关系进行说明。

在持续显示模式下，对一帧的量的图像数据执行写入动作后，一定期间内不进行写入动作，而是维持由之前进行的写入动作获得的显示内容。

通过写入动作，经由源极线SL对各像素内的内部节点N1(像素电极20)供给电压。之后，栅极线GL成为低电平，晶体管T3成为非导通状态。不过，由于通过前一个写入动作而在像素电路20中蓄积的电荷的存在，内部节点N1的电位VN1被保持。即，像素电极20与对置电极80间维持电压Vlc。由此，即使在写入动作结束后，对于液晶电容Clc的两端，施加了图像数据的显示所需要的电压的状态继续维持。

在对置电极80的电位固定的情况下，液晶电压Vlc依赖于像素电路20的电位。该电位随着像素电路2内的晶体管的漏电流的产生而与时间的经过一同变动。例如在源极线SL的电位低于内部节点N1的电位的情况下，产生从内部节点N1朝向源极线SL的漏电流，内部节点N1的电位VN1随时间减小。反之，在源极线SL的电位高于内部节点N1的电位的情况下(特别是写入了低电压状态的情况下)，产生从源极线SL朝向内部节点N1的漏电流，VN1随时间增大。即，在随着时间的经过且不进行来自外部的写入动作时，液晶电压Vlc逐渐变化，其结果为，显示图像也发生变化。

在通常显示模式的情况下，即使是静态图像，也按每一帧对所有的像素电路2执行写入动作。因而，像素电极20上蓄积的电荷量只要能够维持1帧期间即可。在不过1帧期间内，像素电极20的电位变动量极其微小，因此该期间的电位变动量对于显示的图像数据不会造成视觉上能够视认的程度的影响。因此在通常显示模式下像素电极20的电位变动并不成问题。

而相对的，持续显示模式并非是按每一帧执行写入动作的结构。因而，在对置电极80的电位固定的期间，有时需要将像素电极20的电位保持数帧。不过，若长达数帧期间不进行写入动作，只是放任不理，则由于上述漏电流的产生，像素电极20的电位会间续地变动。其结果为，所显示的图像数据可能会发生视觉上能够视认的程度的变化。

为了避免产生这样的现象，在持续显示模式下，按照图30的流程图所示的要点，将自刷新动作与写入动作组合执行，由此在抑制像素电极的电位变动的同时实现消耗功率的大幅降低。

首先，按第四实施方式中所述的要点，执行持续显示模式中一帧的量的像素数据的写入动作(步骤#1)。

在步骤#1的写入动作后，按第二实施方式所述的要点执行自刷新动作(步骤#2)。如上所述，自刷新动作由刷新步骤S1和待机步骤S2构成。

此处，在待机步骤S2的期间中，当接收到新的像素数据的写入动作(数据改写)、外部刷新动作或外部极性反转动作的请求时(步骤#3中的是)，返回步骤#1，执行新的像素数据或以前的像素数据的写入动作。在待机步骤S2的期间中，在没有接收到该请求的情况下(步骤#3中的否)，返回步骤#2再次执行自刷新动作。由此，能够抑制因漏电流的影响而导致的显示图像的变化。

当不进行自刷新动作而是通过写入动作进行刷新动作时，就会成为用上述的公式1所示的关系式表示的电力消耗，但在以相同的刷新速率重复进行自刷新动作的情况下，如果各像素电路保持三值的像素数据，则如第四实施方式那样，全部的源极线电压的驱动次数就为两次，因此公式1中的变量n成为2，当作为显示清晰度(像素数)而假设VGA时，m＝1920、n＝480，因此期待240分之一程度的电力消耗的降低。

本实施方式中，之所以同时使用自刷新动作、外部刷新动作或外部极性反转动作，其目的在于应对一部分像素电路2中产生以下的状态，即，即使是在最初时正常动作的像素电极2，也会因经年变化而导致第二开关电路23或控制电路24中产生问题，虽然写入动作能够没有障碍地实施，但自刷新动作不能够正常执行的状态。即，若仅依赖于自刷新动作，则该一部分的像素电路2出现劣化，并且该劣化会固定化，但通过同时执行部分极性反转动作，能够防止该显示缺陷固定化。

[第六实施方式]

第六实施方式中，对通常显示模式下的写入动作，参照附图按每个类型进行说明。

通常显示模式下的写入动作中，将一帧的量的像素数据按每一水平方向(行方向)的显示线(显示行)分割，在每一个水平期间，对各列的源极线SL施加与一个显示线的量的各像素数据对应的多灰度等级的模拟电压，并且对选中的显示线(选择行)的栅极线GL施加选择行电压8V，使该选择行的所有像素电路2的第一开关电路22为导通状态，将各列的源极线SL的电压传输到选择行的各像素电路2的内部节点N1。对于选中的显示线以外(非选择行)的栅极线GL，由于该选择行的所有的像素电路2的第一开关电路22为非导通状态，因此施加非选择行电压-5V。

另外，与持续显示模式不同，通常显示模式的写入动作中，对置电压Vcom按每一水平期间变化(对置AC驱动)，因此对辅助电容线CSL进行使之与对置电压Vcom同电压的驱动。其原因在于，像素电极20经由液晶层与对置电极80电容耦合，并且经由辅助电容元件Cs与辅助电容线CSL也电容耦合，因此如果将辅助电容元件Cs的电压固定，则公式2中仅Vcom发生变动，由此会导致非选择行的像素电路2的液晶电压Vlc的变动。因此，通过将所有的辅助电容线CSL驱动为与对置电压Vcom同电压，使对置电极80和像素电极20的电压在相同电压方向上变化，抵消对置AC驱动的影响。

除了在进行对置AC驱动和从源极线SL施加比持续显示模式时多灰度等级的模拟电压这些方面外，通常显示模式与持续显示模式的写入动作原理上为相同的动作，因此详细的说明不再赘述。图31表示对第一类型的像素电路2A(图7)进行持续显示模式时的写入动作的时序图。其中，图31中由于对源极线SL施加与模拟显示线的像素数据对应的多灰度等级的模拟电压，因此施加电压并不在最小值VL与最大值VH之间唯一确定，故而通过填涂斜线来表示。

同样地，图32表示使用了第二类型的像素电路2C(图12)的写入动作的时序图。

本实施方式中，在通常显示模式的写入动作中，采用了按每一水平期间使各显示线的极性反转的方法，其目的在于消除以一帧为单位进行极性反转的情况下发生和以下问题。另外，作为消除这样的问题的方法，还存在按每一列进行极性反转驱动的方法，和在行与列方向上同时以像素为单位进行极性反转驱动的方法。

假定在某一帧F1中在所有的像素施加正极性的液晶电压Vlc，并在下一帧F2中在所述的像素施加负极性的液晶电压Vlc的情况。即使对液晶层75施加的是同一绝对值的电压，但有时正极性和负极性会导致光的透射率产生微小的差异。在显示高画质的静态图像的情况下，该微小差异的存在，可能会在帧F1和帧F2的显示方式中产生微小的变化。另外，即使在动画显示时，在帧之间应当为同一内容的显示内容的显示区域内，其显示方式可能会产生微小的变化。在显示高画质的静态图像和动态图像时，假定即使是这样微小的变化在视觉上也能够视认到。

并且，通常显示模式是显示这样的高画质的静态图像和动态图像的模式，因此上述微小的变化在视觉上可能会被视认到。为了避免这样的现象，本实施方式中在同一帧内按每一显示线使极性反转。由此，由于即使在同一帧内，在显示线之间也施加不同极性的液晶电压Vlc，所以能够抑制因液晶电压Vlc的极性引起的对显示图像数据的影响。

[第七实施方式]

在第七实施方式中，对与自刷新动作以及持续显示模式的写入动作有关且具备进一步防止闪变的功能的动作方法进行说明。

《写入动作》

在上述第四实施方式中，在持续显示模式的写入动作中，横跨1帧期间都将对置电压Vcom的值设为一定。例如，在图26中，在开始写入动作的时刻，将Vcom从5V(H电平)移至0V(L电平)，然后在横跨1帧而维持该0V值的状态下，切换要活化的栅极线GL，并对配置于各行的像素电路的内部节点N1写入像素数据。而且，在对配置于最终行的像素电路的写入完成之后，使对置电压Vcom从0V(L电平)移至5V(H电平)，然后在横跨1帧期间而维持5V的状态下，再次进行写入动作。

即，采用的构成为，在1帧期间内，Vcom的值都被保持在一定值，直到最终线的写入完成之后，才使Vcom的值在H/L之间反转，其后，横跨1帧期间都保持该反转后的Vcom的值。

但是根据这种写入方法，有时会看到闪变。下面，对该理由进行说明。

图33是表示利用第四实施方式说明的方法进行写入动作时的概念图。在(a)中，假设全部像素电路的节点N1的电位VN1相对于对置电压Vcom都为负极性。即，Vcom的值呈现H电平值(根据图26的例子，5V)。

在写入动作的开始前，Vcom的值进行反转(b)。在此，由于之前都是高电平值，因此移至低电平值(0V)。

在此，当参照图7的像素电路2A时，在Vcom的值从5V下降到0V时，对置电极80的电位从5V下降到0V。而且，随之而来的是，像素电极20的电位也下降。像素电极20的电位波动量由液晶电容Clc和节点N1的全部寄生电容的比率来决定，但至少不会变成与对置电极80的电位波动量完全相同，会变成低于其值的波动量。

因此，与Vcom的(a)的时点相比，在(b)的时点，液晶电容元件Clc的两端间电压下降。该结果是，在(b)的时点，显示装置的亮度整体地下降。

其后，从第一行起依次对像素电路进行写入。当进行写入动作时，在液晶电容元件Clc的两端间，感应对应于像素数据的电压，显示对应于该像素数据的亮度。

但是，在这种构成的情况下，在位于最终行的像素电路中，在(b)的时点，亮度下降一次，然后直到恢复到正的亮度，要花费一帧程度的时间(例如，16.7ms)。当亮度下降的时间延长时，导致变成作为闪变而可视认的状态。

为了消除这样的问题，在本实施方式中，采用的是如下构成：在偶数行和奇数行上使写入电压的极性不同，然后在写入时，每一水平期间都使Vcom反转。

图34是本实施方式的写入动作的时序图。另外，图35是表示进行本实施方式的写入动作时的各像素的极性变化的概念图。

在图34中，仅在本实施方式中摘录特征部分来表示。另外，关于像素a1、b1、c1的节点N1的电位变化，分别表示为VN1(a1)、VN1(b1)、VN1(c1)。像素a1、b1、c1分别设为由栅极线GL1、GL2、GL3选择的一个像素。另外，为了便于说明，Vcom的值也与各像素的节点N1的电位一同并列表示。

另外，在图34及图35中，写入动作开始前的Vcom设为正极性而进行说明，但即使是负极性也可实现同样的说明。

图35(a)表示的是写入动作开始前的各像素的电压极性。在图35(a)中，表示的是，写成“-”的像素按照节点N1以对置电压Vcom为基准而成为负极性的方式被写入，写成“+”的像素按照节点N1以对置电压Vcom为基准而成为正极性的方式被写入。在图35(a)中，“-”和“+”以每行都交替的方式来表示，这表示的是，在奇数行和偶数行上，节点N1的极性以交替反转的方式被写入。

另外，在图35(a)中，通过对偶数行的像素实施涂黑，在偶数行的像素中，表示亮度下降的状态。这表示了如下假设的内容，即，在成为图35(a)的状态以前的时点，在对置电压Vcom为“L”的定时进行偶数行的写入，且在对置电压Vcom为“H”的定时进行奇数行的写入。

如上所述，在使对置电压Vcom从“H”移至“L”时，节点N1的电位VN1也降低，但VN1的变化量比Vcom的变化量小，因此液晶电容元件Clc的两端间电压下降，由此，亮度下降。

可是，其后，当再次使对置电压Vcom从“L”移至“H”时，节点N1的电位VN1就恢复到之前对置电压Vcom呈现“H”的时点的值。因此，液晶电容元件Clc的两端间电压也恢复到正值，因此亮度下降的状态消失。

在对置电压Vcom为“L”电平的时点进行对奇数行像素的写入的情况下，当Vcom移至“H”电平时，该奇数行像素的亮度就下降，但当其后Vcom再次移至“L”电平时，亮度的下降就消失。同样，在对置电压Vcom为“H”电平的时点进行对偶数行像素的写入的情况下，当Vcom移至“L”电平时，该偶数行像素的亮度就下降，但当其后Vcom再次移至“H”电平时，亮度的下降就消失。

以上述为理由，在图35(a)所示的时点，对置电压Vcom为“H”，因此关于奇数行的像素，呈现所希望的亮度，另一方面，关于偶数行的像素，导致亮度下降。

另外，在本实施方式中，不仅每个水平期间都使对置电压Vcom的电平反转，而且每进行写入动作的1帧期间，也都使各像素的相对于对置电压Vcom的极性反转。

即，在图35(a)所示的时点(图34所示的写入阶段的开始之前的时点)，以节点N1相对于对置电压Vcom的极性在奇数行成为负极性、在偶数行成为正极性的方式对各像素写入电压。在这种情况下，在图34所示的写入阶段，以奇数行成为正极性、偶数行成为负极性的方式对各像素进行写入动作(例如，参照后述的图35(c))。

在第一水平期间h1，首先，使对置电压Vcom反转为“L”电平。此时，如图35(b)所示，关于奇数行的像素，导致亮度的下降，另一方面，关于偶数行的像素，亮度的下降消失，恢复到所希望的亮度。

然后，使栅极线GL1活化，经由源极线SL对配置于第一行的各像素电路写入像素数据相应的电压。在像素a1中，也在该期间h1内进行写入，该结果是，节点N1(a1)相对于Vcom的极性成为正极性(极性反转)。在图35(c)中，也通过将第一行的各像素记载为“+”，来表示该点。

另外，在图35(c)的时点，第一行的像素实际上进行写入动作，因此呈现所希望的亮度。在图35(c)中，不对第一行的像素涂黑就是以此为理由的。

在其次的第二水平期间h2，使对置电压Vcom反转为“H”电平。此时，如图35(d)所示，关于第一行及偶数行的像素，导致亮度的下降，另一方面，关于第一行以外的奇数行的像素，亮度的下降消失，恢复到所希望的亮度。

然后，使栅极线GL2活化，经由源极线SL对配置于第二行的各像素电路写入像素数据相应的电压。在像素b1中，也在该期间h2内进行写入，该结果是，节点N1(b1)相对于Vcom的极性成为负极性(极性反转)。在图35(e)中，也通过将第二行的各像素记载为“-”，来表示该点。

在其次的第三水平期间h3，再次使对置电压Vcom反转为“L”电平。此时，如图35(f)所示，关于第二行及第一行以外的奇数行的像素，导致亮度的下降，另一方面，关于第一行及第二行以外的偶数行的像素，亮度的下降消失，恢复到所希望的亮度。

然后，使栅极线GL3活化，经由源极线SL对配置于第三行的各像素电路写入像素数据相应的电压。在像素c1中，也在该期间h3内进行写入，该结果是，节点N1(c1)相对于Vcom的极性成为正极性(极性反转)。在图35(f)中，也通过将第三行的各像素记载为“+”，来表示该点。

通过以下同样的处理，在一水平期间内，边使Vcom的电平位移，边进行每行的写入动作。

在本实施方式的写入动作的情况下，在整个写入动作期间，亮度下降的行在一水平期间(30～100μs)内就恢复到所希望的亮度。另外，如果缩小Vcom反转动作和写入动作的时间间隔，则亮度下降的行不会多行连续地存在。即使存在亮度下降的行，在其相邻行呈现所希望的亮度的情况下，在显示区域内，亮度也被平均化。由此，如图33所示的闪变被视认之类的问题点得到消除。

《自刷新动作》

在上述第二及第三实施方式中，在自刷新动作中，横跨1帧期间都将对置电压Vcom的值设为一定。而且，如第五实施方式所述，通过适当并用外部刷新动作或外部极性反转动作，使极性集中反转。

但是，在本实施方式的构成的情况下，在奇数行和偶数行中，相对于Vcom的极性不同。即，例如，即使是进行高电平写入的像素电路，存在于奇数行的像素电路的节点N1的电位VN1和存在于偶数行的像素电路的节点N1的电位VN1也是不同的值。

即，作为写入像素节点N1的电位，如果将相对于Vcom的极性为正极性的情况表示为“+”，且将负极性的情况表示为“-”，则作为刷新目标电压，成为VN1(+H)、VN1(+M)、VN1(L)、VN1(-M)、VN1(-H)这五种(VN1(+L)和VN1(-L)设为相同)。而且，在Vcom为“L”电平的时点写入VN1(+H)、VN1(+M)，在Vcom为“H”电平的时点写入VN1(-H)、VN1(-M)。

如上所述，通过使Vcom的值位移，液晶电容元件Clc的两端间电压下降，当再次使Vcom的值复原时，液晶电容元件Clc的两端间电压就恢复到写入时的值(不考虑漏电流存在的情况)。刷新动作是在因漏电流等的存在而产生内部节点N1的电位背离写入时的值的情况下，为消除该背离而进行的动作。据此，在执行刷新动作的时点，优选使Vcom的电平与写入时成为相同，且不考虑Vcom的波动造成的内部节点N1的电位的偏离。

在本实施方式中，关于奇数行，以在Vcom为“L”电平的时点成为正极性的方式进行写入，关于偶数行，以在Vcom为“H”电平的时点成为负极性的方式进行写入。因此，在进行自刷新动作的情况下，也优选在Vcom为“L”电平的时点执行对奇数行的刷新动作，且在Vcom为“H”电平的时点执行对偶数行的刷新动作。

据此，在本实施方式的自刷新动作中，在自刷新动作期间中使Vcom的电平变化以后，再分别对奇数行和偶数行执行刷新动作。

因此，作为进行本实施方式的自刷新动作的前提，需要将升压线BST分为与奇数行的像素电路连接的升压线BSTo和与偶数行的像素电路连接的升压线BSTe。另外，在第二类型的像素电路(图5)中，关于选择线SEL，也需要分为与奇数行的像素电路连接的选择线SELo和与偶数行的像素电路连接的选择线SELe。

在下述中，设为假设图8的第一类型的像素电路2A，且连接各像素电路的升压线因偶数行和奇数行而不同的情况进行说明。另外，作为基础的刷新动作方法假设第三实施方式所述的方法(图23)进行说明。另外，在利用第二实施方式所述的方法的情况下，在对第二、第三类型的像素电路进行自刷新动作时，也只要利用以下同样的原理而偶奇有别地进行自刷新动作即可。

图36是本实施方式的自刷新动作的时序图。在图36中，仅在本实施方式中摘录特征部分进行表示。另外，与图34的情况同样，VN1(a1)表示存在于第一行的特定的一个像素a1的内部节点N1的电位，VN1(b1)表示存在于第二行的特定的一个像素b1的内部节点N1的电位。

与图23的情况同样，自刷新动作分解为两个步骤S1(刷新步骤)、S2(待机步骤)。但是，在本实施方式的情况下，步骤S1分为进行对奇数行的刷新动作的步骤S1+、进行对偶数行的刷新动作的步骤S1-。另外，在此，在图36所示的最初的步骤S1的开始之前的时点，在奇数行的像素电路的内部节点N1上写有相对于对置电压Vcom正极性的电压，在偶数行的像素电路的内部节点N1上写有相对于对置电压Vcom负极性的电压。另外，在该时点，对置电压Vcom呈现“L”电平。

当开始自刷新动作的周期时，与第三实施方式同样，在对基准线REF、源极线SL施加有规定电压的状态下，将奇数行的升压线BSTo的电压设为“H”电平，仅对配置于奇数行的像素电路进行升压提升。另外，关于偶数行的升压线BSTe，原封不动地持续0V。由此，对配置于奇数行的写入规定电平的像素电路进行刷新动作。在仿照图23对基准线REF施加有4.5V、对源极线SL施加有3.6V、对升压线BSTo施加有10V的情况下，对配置于奇数行的实例M的像素电路进行刷新动作。

其后，在继续使升压线BSTo的电压成为“H”电平的状态下，变更基准线REF、源极线SL的施加电压，使进行刷新动作的像素电路的对象变化。通过仿照图23对基准线REF施加6.5V、对源极线SL施加5.6V，对配置于奇数行的实例H的像素电路进行刷新动作。

另外，在图36中，以像素a1的刷新如横跨升压线BSTo呈现“H”电平的整个期间进行刷新的方式进行记载，但这是可在该期间的某时段进行刷新的意思。在利用图23的刷新方法的情况下，如果在像素a1上写有“M”电平的电压，则在升压线BSTo被施加有“H”电平的电压中的前半期间进行刷新，如果写有“H”电平的电压，则在升压线BSTo被施加有“H”电平的电压中的后半期间进行刷新。另外，由于采用的构成为，假使像素a1被写入“L”电平的电压，则在待机步骤S2中，间接地进行刷新，因此不在步骤S1+的期间内进行刷新动作。

当对实例M和实例H的奇数行的刷新动作完成时，就使奇数行的升压线BSTo的施加电压成为“L”电平，然后，使对置电压Vcom移至“H”电平。由此，各像素的内部节点N1的电位VN1也提升。在对置电压Vcom为“H”电平时，进行了负极性写入的偶数行的各像素电路通过对置电压Vcom移至“H”电平，内部节点N1恢复到接近作为目标的写入电压的值。但是，这始终只是消除依赖于对置电压Vcom的极性反转动作的内部节点N1的波动误差，需要使因漏电流的存在而下降了的电位恢复，因此需要进行刷新动作。

而且，在将基准线REF、源极线SL设定为规定电压的状态下，将偶数行的升压线BSTe的施加电压移至“H”电平，仅对配置于偶数行的像素电路进行升压提升。另外，关于奇数行的升压线BSTo，原封不动地保持0V。由此，对配置于偶数行的写入规定电平的像素电路进行刷新动作。其后，变更基准线REF、源极线SL的施加电压，关于写入不同电平的偶数行的像素电路，也进行刷新动作。

另外，在偶数行的情况下，以相对于Vcom成为负极性的方式进行写入。与奇数行同样，在各像素电路都进行三值写入的情况下，在Vcom＝5V(H电平)的时点，实例H(高电平写入)成为VN1(H)＝0V，实例M(中电平写入)成为VN1(M)＝2V(＝5-3)，实例L(低电平写入)成为VN1(L)＝5V。即，如果仅着眼于内部节点N1的电位，则实例H的情况为最低的电位，电位按照实例M、实例L的顺序而升高。

因此，在步骤S1-中，在源极线SL上施加有2.6V、基准线REF上施加有3.5V、升压线BSTo上施加有10V的情况下，对配置于偶数行的实例M的像素电路进行刷新动作。在继续使升压线BSTe的电压成为“H”电平的状态下，通过对基准线REF施加6.5V、对源极线SL施加5.6V，对配置于偶数行的实例L的像素电路进行刷新动作。

然后，将升压线BSTe的电压移至“L”电平，对源极线SL施加0V。另外，对基准线REF施加在全部像素电路中晶体管T2都成为导通(ON)那样的电压。由于Vcom为“H”电平，因此进行了奇数行的“H”电平写入的像素电路的VN1呈现约10V(＝5+5)。因而，例如，通过对REF施加15V，关于全部像素电路，都能够使晶体管T2成为导通。

使这种电压状态持续一定时间(步骤S2)。由此，关于进行了偶数行的“H”电平写入的像素电路，内部节点N1的电位VN1逐渐接近0V，间接地执行刷新动作。另外，关于进行了奇数行的“L”电平写入的像素电路，优选在Vcom呈现“L”电平的时点，进行间接的刷新动作。

在将步骤S2的电压状态持续一定时间以后，Vcom呈现“H”电平，因此在将基准线REF、源极线SL的电压设定为适当的电压值以后，通过使升压线BSTo提升，执行偶数行的刷新动作。其后，将Vcom的值移至“L”电平，然后在将基准线REF、源极线SL的电压设定为适当的电压值以后，通过使升压线BSTe提升，执行偶数行的刷新动作。

其后，在Vcom呈现“L”电平的状态下，对源极线SL赋予0V，然后对进行了奇数行的“L”电平写入的像素电路，间接地执行刷新动作。

另外，在本实施方式中，设为在奇数行的像素电路上连接有升压线BSTo、在偶数行的像素电路上连接有升压线BSTe的情况进行了说明，但在升压线BST为沿列方向延伸的形态的情况下，只要使BSTo与奇数列的像素电路连接、使BSTe与偶数列的像素电路连接即可，是自不待言的。

[其他实施方式]下面，对其他实施方式进行说明。

<1>在上述的实施方式中，对成为自刷新动作的对象的持续显示模式的显示色数比通常显示模式少的情况进行了说明。但是，通过使灰度等级数增加而使显示色数增至一定水平，也可以仅通过持续显示模式来实现液晶显示。在这种情况下，虽然不能实现如通常显示模式那样的全彩色显示，但仅通过本发明的持续显示模式，就能够对要求的可显示色数没有那么多的形态的画面进行显示处理。

另外，当灰度等级数增加时，在第二实施方式的自刷新动作中，要施加的脉冲次数即刷新步骤S1的阶段数也增加。在第二实施方式中，在三值的情况下，由阶段P1及P2这两个阶段就能够实现，但如果增加到4级灰度，则理所当然地需要三个阶段，如果增加到5级灰度，则需要四个阶段。

另一方面，根据第三实施方式的方法，在向升压线BST的施加电压从阶段P1开始以后设为一定的状态下，使向基准线REF的施加电压以及向源极线SL的施加电压变化(灰度等级数-1)次。

另外，在上述实施方式中，作为持续显示模式的像素数据的值，采用5V、3V、0V，但不局限于这些电压值，是自不待言的。

<2>关于第二类型的像素电路2B(图9～图11)，在通常显示模式及持续显示模式的写入动作时，也可以对基准线REF赋予低电平电压，将晶体管T2设为断开状态。这样，内部节点N1和输出节点N2电分离的结果是，像素电极20的电位不会受写入动作前的输出节点N2的电压的影响。由此，像素电极20的电压能够正确地反映源极线SL的施加电压，能够没有误差地显示图像数据。

<3>在上述的实施方式中对于构成在有源矩阵基板10上的全部的像素电路2而言，采用了具备第二开关电路23和控制电路24的构成。与此相对，在采用有源矩阵基板10上具备进行透射液晶显示的透射像素部和进行反射液晶显示的反射像素部这两种像素部的情况下，也可以采用仅在反射像素部的像素电路上具备第二开关电路23和控制电路24，且在透射显示部的像素电路上不具备第二开关电路23和控制电路24的构成。

在这种情况下，在通常显示模式时，通过透射像素部进行图像显示，在持续显示模式时，通过反射像素部进行图像显示。通过如此构成，能够消减形成于有源矩阵基板10整体的元件数。

<4>在上述实施方式中，各像素电路2为具备辅助电容元件Cs的构成，但也可以为不具备辅助电容元件Cs的构成。但是，为了使内部节点N1的电位更加稳定化，且实现显示图像的可靠的稳定化，优选采用具备该辅助电容元件Cs的构成。

<5>在上述实施方式中，假设各像素电路2的显示元件部21仅由单位液晶显示元件Clc构成的情况，但如图37所示，也可以采用在内部节点N1和像素电极20之间具备模拟放大器Amp(电压放大器)的构成。在图37中，作为一个例子，作为模拟放大器Amp的电源用线，采用输入辅助电容线CSL和电源线Vcc的构成。

在这种情况下，赋予内部节点N1的电压通过由模拟放大器Amp设定的放大率η来放大，放大后的电压供给到像素电极20。因而，成为能够将内部节点N1的微小的电压变化反映在显示图像上的构成。

另外，在该构成的情况下，在持续显示模式的自极性反转动作中，内部节点N1的电压通过放大率η来放大，且供给到像素电极20，因此通过对施加于源极线SL的第一及第二电压状态的电压差进行调节，能够使供给到像素电极20的第一及第二电压状态的电压与对置电压Vcom的高电平及低电平的电压一致。

<6>在上述实施方式中，将像素电路2内的晶体管T1～T4设为N沟道型的多晶硅TFT，但也可采用使用P沟道型的TFT的构成及使用非晶硅TFT的构成。在这种情况下，通过使各电压的大小关系及二极管D1的整流方向反转等，能够与上述各实施方式同样地使像素电路2动作，可得到同样的效果。

<7>在上述实施方式中以液晶显示装置为例进行了说明，但本发明不局限于此，是具有用于保持像素数据的对应于像素电容Cp的电容且基于保持在该电容中的电压而显示图像的显示装置就能够应用本发明。

例如，在使相当于像素数据的电压保持在相当于像素电容的电容中而进行图像显示的有机EL(Electro-luminescenece)显示装置的情况下，特别是，关于自刷新动作，能够应用本发明。图38是表示这种有机EL显示装置的像素电路的一个例子的电路图。在该像素电路中，作为像素数据，保持在辅助电容Cs中的电压被赋予由TFT构成的驱动用晶体管Tdv的栅极端子，其电压相应的电流经由驱动用晶体管Tdv流到发光元件OLED。因此，该辅助电容Cs相当于上述各实施方式的像素电容Cp。

另外，在图38所示的像素电路中，与通过对电极间施加电压来控制光的透射率而进行图像显示这种液晶显示装置不同，通过在元件内流动的电流而元件自身发光来进行图像显示。因此，因发光元件的整流性而不能使施加于该元件的两端的电压的极性反转，另外，也没有那种必要性。

<8>在上述第二实施方式中，参照图21和图22的时序图对第二类型的像素电路的自刷新动作进行了说明。第二类型的像素电路2B、2C(图9～图15)具备晶体管T4，并且除升压线BST以外还具备与该T4的栅极连接的选择线SEL。因而，在该类型的像素电路中，能够有意识地使向升压线BST的电压施加定时和T4的导通定时不同。

在利用该构成进行对第二类型的像素电路2B、2C的自刷新动作的情况下，也可以使向选择线SEL的电压施加定时从对基准线REF及升压线BST施加电压的定时起稍推迟。

如上所述，对基准线REF施加在比成为刷新对象的灰度等级低的灰度等级的像素中T2导通那样的范围内的电压。因而，即使在该状态下对升压线BST施加电压，这种像素的节点N2也不发生电位提升，该结果是，晶体管T1不会导通。

但是，也假设如下情况，当尽管晶体管T2受晶体管的能力及节点的寄生电容以外的要素的影响而导通但仍对升压线BST施加电压时，就发生节点N2的电位暂时提升的事态。在这种情况下，在其时点，导致晶体管T1导通，该结果是，这种像素有可能因不同的灰度等级的电压而重写。

与此相对，通过使晶体管T4的导通定时从向升压线BST的电压施加定时起稍推迟，假使节点N2的电位暂时提升而晶体管T1在该期间导通，晶体管T4也成为非导通，因此通过该晶体管T4，能够将源极线SL和节点N1之间的导通断开。另外，即使节点N2的电位暂时提升，其后，N2的电位也因节点N1的寄生电容吸收电荷而下降。此时，晶体管T1成为非导通，因此即使让节点T4导通，比刷新对象灰度等级低的灰度等级的像素电路的节点N1也不会通过源极线SL的施加电压而重写。

如上所述，特别是在第二类型的像素电路中，由于能够对向选择线SEL的电压施加定时与向升压线BST的电压施加定时进行独立地控制，因此通过从向升压线BST的施加定时起稍推迟，能够更可靠地防止写入错误的灰度等级这种误动作。

该方法也可应用于第三实施方式的图25所示的时序图。即，在图25中，只要使向选择线SEL的电压施加定时从t3起稍推迟即可。

另外，在第一类型及第三类型中，不能进行这种方法的刷新动作，但由于导致上述的误写入的可能性本来就低，因此即使是第二实施方式所述的方法的刷新动作，也能够正确地刷新到原来的灰度等级。

符号说明

1 液晶显示装置

2 像素电路

2A、2B、2C、2D、2E 像素电路

10 有源矩阵基板

11 显示控制电路

12 对置电极驱动电路

13 源极驱动器

14 栅极驱动器

20 像素电极

21 显示元件部

22 第一开关电路

23 第二开关电路

24 控制电路

74 密封件

75 液晶层

80 对置电极

81 对向基板

Amp 模拟放大器

BST 升压线

Cbst 升压电容元件

Clc 液晶显示元件

CML 对置电极配线

CSL 辅助电容线

Cs 辅助电容元件

Ct 定时信号

D1 二极管元件

DA 数字图像信号

Dv 数据信号

GL(GL1、GL2、……、GLn) 栅极线

Gtc 扫描侧定时控制信号

N1 内部节点

N2 输出节点

OLED 发光元件

P1、P2 阶段

REF 基准线

S1、S2 步骤

Sc1、Sc2、……、Scm 源极信号

SEL 选择线

SL(SL1、SL2、……、SLm) 源极线

Stc 数据侧定时控制信号

T1、T2、T3、T4、T5 晶体管

Tdv 驱动用晶体管

Vcom 对置电压

Vlc 液晶电压

VN1 内部节点电位、像素电极电位

VN2 输出节点电位

Claims (36)

1.一种像素电路，其包括：

显示元件部，其包含单位显示元件；

内部节点，其构成所述显示元件部的一部分，并保持施加在所述显示元件部上的像素数据的电压；

第一开关电路，其至少经由规定的开关元件，将从数据信号线供给的所述像素数据的电压传输到所述内部节点；

第二开关电路，其具有第一晶体管元件，所述第一晶体管元件具有第一端子、第二端子和控制所述第一端子与第二端子间的导通的控制端子；和

控制电路，其将与所述内部节点所保持的所述像素数据的电压相应的规定的电压保持在第一电容元件的一端，并控制所述第一晶体管元件的导通或非导通，

所述控制电路包括第二晶体管元件和所述第一电容元件的串联电路，所述第二晶体管元件具有第一端子、第二端子和控制所述第一端子与第二端子间的导通的控制端子，

所述第一开关电路的一端与所述数据信号线连接，

所述第一开关电路和第二开关电路各自的另一端和所述第二晶体管元件的第一端子，与所述内部节点连接，

所述第一晶体管元件的控制端子、所述第二晶体管元件的第二端子和所述第一电容元件的一端彼此连接，形成所述控制电路的输出节点，

所述第二晶体管元件的控制端子与第一控制线连接，

所述像素电路的特征在于：

所述第二开关电路的一端与所述数据信号线连接，使得所述第二开关电路将从所述数据信号线供给的电压，不经由所述规定的开关元件地传输到所述内部节点，所述第二开关电路包括二极管元件，所述二极管元件在从所述数据信号线朝向所述内部节点的方向具有整流作用，

所述第一晶体管元件和所述二极管元件构成串联电路，

所述第一电容元件的另一端与第二控制线连接。

2.如权利要求1所述的像素电路，其特征在于：

所述规定的开关元件包括第三晶体管元件，所述第三晶体管元件包括第一端子、第二端子和控制所述第一端子与第二端子间的导通的控制端子，

所述第三晶体管元件的控制端子与扫描信号线连接。

3.如权利要求1或2所述的像素电路，其特征在于：

所述第二开关电路包括所述第一晶体管元件、所述二极管元件和第四晶体管元件的串联电路，所述第四晶体管元件包括第一端子、第二端子和控制所述第一端子与第二端子间的导通的控制端子，

所述第四晶体管元件的控制端子与所述第二控制线或第三控制线连接。

4.如权利要求3所述的像素电路，其特征在于：

所述第一开关电路，包括所述第二开关电路内的所述第四晶体管元件和所述规定的开关元件的串联电路，或第五晶体管元件和所述规定的开关元件的串联电路，所述第五晶体管元件的控制端子与所述第二开关电路内的所述第四晶体管元件的控制端子连接。

5.如权利要求1或2所述的像素电路，其特征在于：

所述像素电路还包括第二电容元件，所述第二电容元件的一端与所述内部节点连接，所述第二电容元件的另一端与第四控制线或规定的固定电压线连接。

6.一种显示装置，其特征在于：

在行方向和列方向上分别配置多个权利要求1所述的像素电路，构成像素电路阵列，

每一所述列各具有一根所述数据信号线，

配置于同一列的所述像素电路中，所述第一开关电路的一端与共用的所述数据信号线连接，

配置于同一行或同一列的所述像素电路中，所述第二晶体管元件的控制端子与共用的所述第一控制线连接，

配置于同一行或同一列的所述像素电路中，所述第一电容元件的所述另一端与共用的所述第二控制线连接，

所述显示装置包括：分别驱动所述数据信号线的数据信号线驱动电路；和分别驱动所述第一控制线、所述第二控制线的控制线驱动电路。

7.如权利要求6所述的显示装置，其特征在于：

所述规定的开关元件是包括第一端子、第二端子和控制所述第一端子与第二端子间的导通的控制端子的第三晶体管元件，且控制端子与扫描信号线连接，

每一所述行各具有一根所述扫描信号线，并且配置于同一行的所述像素电路与共用的所述扫描信号线连接，

所述显示装置包括分别驱动所述扫描信号线的扫描信号线驱动电路。

8.如权利要求7所述的显示装置，其特征在于：

所述第二开关电路包括所述第一晶体管元件、所述二极管元件和第四晶体管元件的串联电路，所述第四晶体管元件包括第一端子、第二端子和控制所述第一端子与第二端子间的导通的控制端子，

配置于同一行或同一列的所述像素电路中，所述第四晶体管元件的控制端子与共用的所述第二控制线连接。

9.如权利要求7所述的显示装置，其特征在于：

所述第二开关电路包括所述第一晶体管元件、所述二极管元件和第四晶体管元件的串联电路，所述第四晶体管元件包括第一端子、第二端子和控制所述第一端子与第二端子间的导通的控制端子，

配置于同一行或同一列的所述像素电路中，所述第四晶体管元件的控制端子与共用的第三控制线连接，

所述控制线驱动电路分别驱动所述第一控制线～第三控制线。

10.如权利要求8所述的显示装置，其特征在于：

所述第一开关电路包括所述第二开关电路内的所述第四晶体管元件和所述第三晶体管元件的串联电路、或第五晶体管元件和所述第三晶体管元件的串联电路，所述第五晶体管元件的控制端子与所述第二开关电路内的所述第四晶体管元件的控制端子连接。

11.如权利要求9所述的显示装置，其特征在于：

所述第一开关电路包括所述第二开关电路内的所述第四晶体管元件和所述第三晶体管元件的串联电路、或第五晶体管元件和所述第三晶体管元件的串联电路，所述第五晶体管元件的控制端子与所述第二开关电路内的所述第四晶体管元件的控制端子连接。

12.如权利要求7所述的显示装置，其特征在于：

在对配置于一个选择行的所述像素电路分别写入所述像素数据的写入动作中，

所述扫描信号线驱动电路，对所述选择行的所述扫描信号线施加规定的选择行电压，使配置于所述选择行的所述第三晶体管元件为导通状态，并且对非选择行的所述扫描信号线施加规定的非选择行电压，使配置于所述非选择行的所述第三晶体管元件为非导通状态，

所述数据信号线驱动电路，对各个所述数据信号线，分别施加与对所述选择行的各列的所述像素电路写入的像素数据对应的数据电压。

13.如权利要求12所述的显示装置，其特征在于：

在所述写入动作中，

所述控制线驱动电路，对所述第一控制线施加使所述第二晶体管元件为导通状态的规定的电压。

14.如权利要求10所述的显示装置，其特征在于：

在对配置于一个选择行的所述像素电路分别写入所述像素数据的写入动作中，

所述扫描信号线驱动电路，对所述选择行的所述扫描信号线施加规定的选择行电压，使配置于所述选择行的所述第三晶体管元件为导通状态，并且对非选择行的所述扫描信号线施加规定的非选择行电压，使配置于所述非选择行的所述第三晶体管元件为非导通状态，

所述控制线驱动电路，对所述选择行的所述第二控制线施加使所述第四晶体管元件为导通状态的规定的选择用电压，并且对所述非选择行的所述第二控制线施加使所述第四晶体管元件为非导通状态的规定的非选择用电压，

所述数据信号线驱动电路，对各个所述数据信号线，分别施加与对所述选择行的各列的所述像素电路写入的像素数据对应的数据电压。

15.如权利要求11所述的显示装置，其特征在于：

在对配置于一个选择行的所述像素电路分别写入所述像素数据的写入动作中，

所述扫描信号线驱动电路，对所述选择行的所述扫描信号线施加规定的选择行电压，使配置于所述选择行的所述第三晶体管元件为导通状态，并且对非选择行的所述扫描信号线施加规定的非选择行电压，使配置于所述非选择行的所述第三晶体管元件为非导通状态，

所述控制线驱动电路，对所述选择行的所述第三控制线施加使所述第四晶体管元件为导通状态的规定的选择用电压，并且对所述非选择行的所述第三控制线施加使所述第四晶体管元件为非导通状态的规定的非选择用电压，

所述数据信号线驱动电路，对各个所述数据信号线，分别施加与对所述选择行的各列的所述像素电路写入的像素数据对应的数据电压。

16.如权利要求7所述的显示装置，其特征在于：

所述像素电路阵列内的各像素电路的内部节点，能够分别保持离散的多个电压状态中的一个电压状态，通过不同的电压状态实现多个灰度等级，

在对于多个所述像素电路使所述第二开关电路和所述控制电路动作，同时补偿所述内部节点的电压变动的自刷新动作中，

所述扫描信号线驱动电路，对与所述像素电路阵列内的全部所述像素电路连接的所述扫描信号线施加规定的电压，使所述第三晶体管元件为非导通状态，

所述数据信号线驱动电路，在对所述数据信号线施加刷新输入电压，并且所述控制线驱动电路，在对所述第一控制线施加刷新基准电压的状态下，对所述第二控制线施加规定振幅的升压电压，利用基于所述第一电容元件的电容耦合，对所述输出节点赋予电压变化，其中：所述刷新输入电压，是与执行刷新动作的对象灰度等级的电压状态对应的刷新目标电压，加上与所述第二开关电路内的电压下降量对应的规定的第一调整电压而得的；所述刷新基准电压，是由比所述对象灰度等级低一个等级的灰度等级的电压状态和所述对象灰度等级的电压状态的中间电压规定的刷新分离电压，加上与所述第一控制线和所述内部节点的电压下降量对应的规定的第二调整电压而得的，

由此，在所述内部节点的电压状态比所述刷新目标电压高的情况下，所述二极管元件从所述数据信号线向着所述内部节点成为反向偏压状态，由此所述数据信号线与所述内部节点不导通；

在所述内部节点的电压状态比所述刷新分离电压低的情况下，抑制因施加所述升压电压而引起的所述输出节点的电位变动，所述第一晶体管元件成为非导通，由此所述数据信号线与所述内部节点不导通；

在所述内部节点的电压状态为所述刷新分离电压以上、所述刷新目标电压以下的情况下，从所述数据信号线向着所述内部节点，所述二极管元件成为正向偏压状态，并且不抑制所述输出节点的电位变动，所述第一晶体管元件成为导通状态，由此所述刷新目标电压被供给到所述内部节点，对具有表现出所述对象灰度等级的电压状态的所述内部节点的所述像素电路执行刷新动作。

17.如权利要求8所述的显示装置，其特征在于：

所述像素电路阵列内的各像素电路的内部节点，能够分别保持离散的多个电压状态中的一个电压状态，通过不同的电压状态实现多个灰度等级，

在对于多个所述像素电路使所述第二开关电路和所述控制电路动作，同时补偿所述内部节点的电压变动的自刷新动作中，

所述扫描信号线驱动电路，对与所述像素电路阵列内的全部所述像素电路连接的所述扫描信号线施加规定的电压，使所述第三晶体管元件为非导通状态，

所述数据信号线驱动电路，在对所述数据信号线施加刷新输入电压，并且所述控制线驱动电路，在对所述第一控制线施加刷新基准电压的状态下，对所述第二控制线施加规定振幅的升压电压，利用基于所述第一电容元件的电容耦合，对所述输出节点赋予电压变化，其中：所述刷新输入电压，是与执行刷新动作的对象灰度等级的电压状态对应的刷新目标电压，加上与所述第二开关电路内的电压下降量对应的规定的第一调整电压而得的；所述刷新基准电压，是由比所述对象灰度等级低一个等级的灰度等级的电压状态和所述对象灰度等级的电压状态的中间电压规定的刷新分离电压，加上与所述第一控制线和所述内部节点的电压下降量对应的规定的第二调整电压而得的，

由此，在所述内部节点的电压状态比所述刷新目标电压高的情况下，所述二极管元件从所述数据信号线向着所述内部节点成为反向偏压状态，由此所述数据信号线与所述内部节点不导通；

在所述内部节点的电压状态比所述刷新分离电压低的情况下，抑制因施加所述升压电压而引起的所述输出节点的电位变动，所述第一晶体管元件成为非导通，由此所述数据信号线与所述内部节点不导通；

在所述内部节点的电压状态为所述刷新分离电压以上、所述刷新目标电压以下的情况下，从所述数据信号线向着所述内部节点，所述二极管元件成为正向偏压状态，并且不抑制所述输出节点的电位变动，所述第一晶体管元件成为导通状态，由此所述刷新目标电压被供给到所述内部节点，对具有表现出所述对象灰度等级的电压状态的所述内部节点的所述像素电路执行刷新动作。

18.如权利要求9所述的显示装置，其特征在于：

所述像素电路阵列内的各像素电路的内部节点，能够分别保持离散的多个电压状态中的一个电压状态，通过不同的电压状态实现多个灰度等级，

在对于多个所述像素电路使所述第二开关电路和所述控制电路动作，同时补偿所述内部节点的电压变动的自刷新动作中，

所述扫描信号线驱动电路，对与所述像素电路阵列内的全部所述像素电路连接的所述扫描信号线施加规定的电压，使所述第三晶体管元件为非导通状态，

所述数据信号线驱动电路，在对所述数据信号线施加刷新输入电压，所述控制线驱动电路，对所述第一控制线施加刷新基准电压，并对所述第三控制线施加使所述第四晶体管元件为导通状态的规定电压的状态下，对所述第二控制线施加规定振幅的升压电压，利用基于所述第一电容元件的电容耦合，对所述输出节点赋予电压变化，其中：所述刷新输入电压，是与执行刷新动作的对象灰度等级的电压状态对应的刷新目标电压，加上与所述第二开关电路内的电压下降量对应的规定的第一调整电压而得的；所述刷新基准电压，是由比所述对象灰度等级低一个等级的灰度等级的电压状态和所述对象灰度等级的电压状态的中间电压规定的刷新分离电压，加上与所述第一控制线和所述内部节点的电压下降量对应的规定的第二调整电压而得的，

由此，在所述内部节点的电压状态比所述刷新目标电压高的情况下，所述二极管元件从所述电压供给线向着所述内部节点成为反向偏压状态，由此所述电压供给线与所述内部节点不导通；

在所述内部节点的电压状态比所述刷新分离电压低的情况下，抑制因施加所述升压电压而引起的所述输出节点的电位变动，所述第一晶体管元件成为非导通，由此所述电压供给线与所述内部节点不导通；

在所述内部节点的电压状态为所述刷新分离电压以上、所述刷新目标电压以下的情况下，从所述电压供给线向着所述内部节点，所述二极管元件成为正向偏压状态，并且不抑制所述输出节点的电位变动，所述第一晶体管元件成为导通状态，由此所述刷新目标电压被供给到所述内部节点，对具有表现出所述对象灰度等级的电压状态的所述内部节点的所述像素电路执行刷新动作。

19.如权利要求16～18中的任一项所述的显示装置，其特征在于：

在使所述第三晶体管元件为非导通，并对所述数据信号线施加所述刷新输入电压，对所述第一控制线分别施加所述刷新基准电压的状态下，多次执行一边分别变更所述刷新输入电压和所述刷新分离电压的值，一边对所述第二控制线施加所述升压电压的动作，由此对具有表现出不同灰度等级的电压状态的所述内部节点的所述像素电路，依次执行刷新动作。

20.如权利要求19所述的显示装置，其特征在于：

以作为所述像素电路阵列内的各像素电路的内部节点所能够保持的电压状态的数量的灰度等级数减去1后的数值的次数一边变更所述刷新输入电压和所述刷新分离电压的值一边施加所述升压电压。

21.如权利要求19所述的显示装置，其特征在于：

在刷新步骤结束后进行待机步骤，其中，

所述刷新步骤包括：在使所述第三晶体管元件为非导通，并分别对所述数据信号线施加所述刷新输入电压，对所述第一控制线施加所述刷新基准电压的状态下，多次执行一边分别变更所述刷新输入电压和所述刷新分离电压的值，一边对所述第二控制线施加所述升压电压的动作，

所述待机步骤中，所述数据信号线驱动电路，对所述数据信号线施加相当于所述内部节点所能够保持的电压状态的最小值的电压，所述控制线驱动电路，不对所述第二控制线施加所述升压电压，与所述内部节点的电压状态无关地对所述第一控制线施加至少一定时间的能够使所述第二晶体管元件导通的电压。

22.如权利要求21所述的显示装置，其特征在于：

在以所述刷新步骤的10倍以上长的时间执行所述待机步骤后，再次执行所述刷新步骤。

23.如权利要求16～18中的任一项所述的显示装置，其特征在于：

所述第一调整电压是所述二极管元件的导通电压。

24.如权利要求16～18中的任一项所述的显示装置，其特征在于：

所述第二调整电压是所述第二晶体管元件的阈值电压。

25.如权利要求9、11、15中的任一项所述的显示装置，其特征在于：

所述像素电路阵列内的各像素电路的内部节点，能够分别保持离散的多个电压状态中的一个电压状态，通过不同的电压状态实现多个灰度等级，

在对于多个所述像素电路使所述第二开关电路和所述控制电路动作，同时补偿所述内部节点的电压变动的自刷新动作中，

所述扫描信号线驱动电路，对与所述像素电路阵列内的全部所述像素电路连接的所述扫描信号线施加规定的电压，使所述第三晶体管元件为非导通状态，

所述数据信号线驱动电路，在所述数据信号线施加刷新输入电压，所述控制线驱动电路，在对所述第一控制线施加刷新基准电压的状态下，对所述第二控制线施加规定振幅的升压电压，利用基于所述第一电容元件的电容耦合，对所述输出节点赋予电压变化，之后对所述第三控制线施加使所述第四晶体管元件为导通状态的规定电压，其中：所述刷新输入电压，是与执行刷新动作的对象灰度等级的电压状态对应的刷新目标电压，加上与所述第二开关电路内的电压下降量对应的规定的第一调整电压而得的；所述刷新基准电压，是由比所述对象灰度等级低一个等级的灰度等级的电压状态和所述对象灰度等级的电压状态的中间电压规定的刷新分离电压，加上与所述第一控制线和所述内部节点的电压下降量对应的规定的第二调整电压而得的，

由此，在所述内部节点的电压状态比所述刷新目标电压高的情况下，所述二极管元件从所述数据信号线向着所述内部节点成为反向偏压状态，所述数据信号线与所述内部节点不导通；

在所述内部节点的电压状态比所述刷新分离电压低的情况下，由于抑制因施加所述升压电压而引起的所述输出节点的电位变动，所述第一晶体管元件成为非导通，所述数据信号线与所述内部节点不导通；

在所述内部节点的电压状态为所述刷新分离电压以上、所述刷新目标电压以下的情况下，从所述数据信号线向着所述内部节点，所述二极管元件成为正向偏压状态，并且不抑制所述输出节点的电位变动，所述第一晶体管元件成为导通状态，所述刷新目标电压被供给到所述内部节点，对具有表现出所述对象灰度等级的电压状态的所述内部节点的所述像素电路执行刷新动作。

26.如权利要求16～18中的任一项所述的显示装置，其特征在于：

在所述自刷新动作中，

以第一灰度等级为所述对象灰度等级，在对所述数据信号线施加有所述刷新输入电压，对所述第一控制线施加有所述刷新基准电压的状态下，对所述第二控制线施加所述升压电压，

接着，在继续保持施加所述升压电压的状态下，以比所述第一灰度等级高一个等级的灰度等级的第二灰度等级为所述对象灰度等级，使施加在所述第一控制线上的所述刷新基准电压变化，之后使施加在所述数据信号线上的所述刷新输入电压变化，由此对具有表现出不同灰度等级的电压状态的所述内部节点的所述像素电路，依次执行刷新动作。

27.如权利要求26所述的显示装置，其特征在于：

在存在比所述第二灰度等级更高的灰度等级的情况下，

在对所述第二灰度等级的刷新动作结束后，进一步在继续保持施加所述升压电压的状态下，反复执行以灰度等级进一步高一个等级的灰度等级为所述对象灰度等级，使施加在所述第一控制线上的所述刷新基准电压变化，之后使施加在所述数据信号线上的所述刷新输入电压变化的动作。

28.如权利要求18所述的显示装置，其特征在于：

在所述自刷新动作中，

以第一灰度等级为所述对象灰度等级，在对所述数据信号线施加所述刷新输入电压，对所述第一控制线施加所述刷新基准电压的状态下，对所述第二控制线施加所述升压电压，对所述第三控制线施加使所述第四晶体管元件为导通状态的规定电压，

接着，在继续施加有所述升压电压和使所述第四晶体管元件成为导通状态的规定电压的状态下，对具备所述内部节点的所述像素电路依次执行刷新动作，所述像素电路，以比所述第一灰度等级高一级的灰度等级的第二灰度等级为所述对象灰度等级，使施加于所述第一控制线的所述刷新基准电压变化，然后使施加于所述数据信号线的所述刷新输入电压变化，由此呈现不同灰度等级的电压状态。

29.如权利要求25所述的显示装置，其特征在于：

在所述自刷新动作中，

以第一灰度等级为所述对象灰度等级，在分别对所述数据信号线施加所述刷新输入电压，对所述第一控制线施加所述刷新基准电压的状态下，对所述第二控制线施加所述升压电压，对所述第三控制线施加使所述第四晶体管元件为导通状态的规定电压，

接着，在继续保持施加所述升压电压和使所述第四晶体管元件为导通状态的规定电压的状态下，以比所述第一灰度等级高一个等级的灰度等级的第二灰度等级为所述对象灰度等级，使施加在所述第一控制线上的所述刷新基准电压变化，之后使施加在所述数据信号线上的所述刷新输入电压变化，由此对具有表现出不同灰度等级的电压状态的所述内部节点的所述像素电路，依次执行刷新动作。

30.如权利要求28所述的显示装置，其特征在于：

在存在比所述第二灰度等级更高的灰度等级的情况下，

在对所述第二灰度等级的刷新动作结束后，在继续保持施加所述升压电压和使所述第四晶体管元件为导通状态的规定电压的状态下，反复执行以灰度等级进一步高一个等级的灰度等级为所述对象灰度等级，使施加在所述第一控制线上的所述刷新基准电压变化，之后使施加在所述数据信号线上的所述刷新输入电压变化的动作。

31.如权利要求16所述的显示装置，其特征在于：

配置于奇数行或奇数列的所述像素电路中，与所述第一电容元件的所述另一端连接的所述第二控制线彼此相互电连接，

配置于偶数行或偶数列的所述像素电路中，与所述第一电容元件的所述另一端连接的所述第二控制线彼此相互电连接，

配置于奇数行或奇数列的所述像素电路的与所述第一电容元件的所述另一端连接的所述第二控制线、和配置于偶数行或偶数列的所述像素电路的与所述第一电容元件的所述另一端连接的所述第二控制线未电连接，构成为能够由所述控制线驱动电路分别驱动。

32.如权利要求17所述的显示装置，其特征在于：

配置于奇数行或奇数列的所述像素电路中，与所述第一电容元件的所述另一端连接的所述第二控制线彼此相互电连接，

配置于偶数行或偶数列的所述像素电路中，与所述第一电容元件的所述另一端连接的所述第二控制线彼此相互电连接，

配置于奇数行或奇数列的所述像素电路的与所述第一电容元件的所述另一端连接的所述第二控制线、和配置于偶数行或偶数列的所述像素电路的与所述第一电容元件的所述另一端连接的所述第二控制线未电连接，构成为能够由所述控制线驱动电路分别驱动。

33.如权利要求18所述的显示装置，其特征在于：

配置于奇数行或奇数列的所述像素电路中，与所述第一电容元件的所述另一端连接的所述第二控制线彼此和与所述第四晶体管元件的控制端子连接的所述第三控制线彼此相互电连接，

配置于偶数行或偶数列的所述像素电路中，与所述第一电容元件的所述另一端连接的所述第二控制线彼此和与所述第四晶体管元件的控制端子连接的所述第三控制线彼此相互电连接，

配置于奇数行或奇数列的所述像素电路中，与所述第一电容元件的所述另一端连接的所述第二控制线、和配置于偶数行或偶数列的所述像素电路的与所述第一电容元件的所述另一端连接的所述第二控制线未电连接，构成为能够由所述控制线驱动电路分别驱动，

配置于奇数行或奇数列的所述像素电路的与所述第四晶体管元件的控制端子连接的所述第三控制线、和配置于偶数行或偶数列的所述像素电路的与所述第四晶体管元件的控制端子连接的所述第三控制线未电连接，构成为能够由所述控制线驱动电路分别驱动。

34.如权利要求31～33中的任一项所述的显示装置，其特征在于：

在所述单位显示元件的端子中，与所述内部节点连接的端子的相反侧的端子与共用电极连接，

在对所述像素电路写入所述像素数据的写入动作时，按照以所述共用电极的电位为基准时的所述内部节点的电位的极性在配置于奇数行或奇数列的所述像素电路和配置于偶数行或偶数列的所述像素电路中不同的方式进行写入。

35.如权利要求34所述的显示装置，其特征在于：

构成为能够对所述共用电极施加高低二值的电压，

在进行对配置于奇数行或奇数列的所述像素电路的写入动作的期间和进行对配置于偶数行或偶数列的所述像素电路的写入动作的期间中，将施加于所述共用电极的电压在所述高低二值之间进行切换。

36.如权利要求35所述的显示装置，其特征在于：

在对所述共用电极施加有所述高低二值中的任一个电压的状态下，并且在将所述第三晶体管元件设为非导通且对所述数据信号线施加有所述刷新输入电压、对所述第一控制线施加有所述刷新基准电压的状态下，对与奇数行或奇数列连接的所述第二控制线施加所述升压电压，由此执行对配置于奇数行或奇数列的所述像素电路的刷新动作，

在将向所述共用电极施加的施加电压在所述高低二值之间切换后，在对所述数据信号线施加有所述刷新输入电压、对所述第一控制线施加有所述刷新基准电压的状态下，对与偶数行或偶数列连接的所述第二控制线施加所述升压电压，由此执行对配置于偶数行或偶数列的所述像素电路的刷新动作。