JP5308534B2 - 画素回路及び表示装置 - Google Patents
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Description
本発明は、画素回路及びこれを備えた表示装置に関し、特にアクティブマトリクス型の表示装置に関する。
携帯電話や携帯型ゲーム機等の携帯用端末は、その表示手段として液晶表示装置を用いるのが一般的である。また、携帯電話等は、バッテリで駆動されることから、消費電力の低減が強く要請される。このため、時刻や電池残量といった常時表示を必要とする情報については、反射型サブパネルに表示している。また、最近では、同一メインパネルにて、フルカラー表示による通常表示と反射型での常時表示との両立が要求されるようになってきている。
図３９に、一般的なアクティブマトリクス型の液晶表示装置の画素回路の等価回路を示す。また、図４０に、ｍ×ｎ画素のアクティブマトリクス型の液晶表示装置の回路配置例を示す。なお、ｍ，ｎはいずれも２以上の整数である。
図４０に示すように、ｍ本のソース線ＳＬ１，ＳＬ２，……，ＳＬｍと、ｎ本の走査線ＧＬ１，ＧＬ２，……，ＧＬｎの各交点に、薄膜トランジスタ（ＴＦＴ）からなるスイッチ素子を設ける。図３９では、各ソース線ＳＬ１，ＳＬ２，……，ＳＬｍを、ソース線ＳＬで代表し、同様に、各走査線ＧＬ１，ＧＬ２，……，ＧＬｎを代表してＧＬと符号を付している。
図３９に示すように、ＴＦＴを介して液晶容量素子Ｃｌｃと補助容量素子Ｃｓが並列に接続されている。液晶容量素子Ｃｌｃは画素電極２０と対向電極８０の間に液晶層を設けた積層構造で構成される。対向電極は共通（コモン）電極とも呼ばれる。
なお、図４０では、各画素回路については、簡略的にＴＦＴと画素電極（黒色の矩形部分）だけを表示している。
補助容量Ｃｓは、一端（一方の電極）が画素電極２０に、他端（他方の電極）が補助容量線ＣＳＬに接続しており、画素電極２０に保持される画素データの電圧を安定化する。補助容量Ｃｓは、ＴＦＴのリーク電流、液晶分子の有する誘電率異方性により黒表示と白表示で液晶容量素子Ｃｌｃの電気容量が変動すること、及び、画素電極と周辺配線間の寄生容量を介して生じる電圧変動等に起因して、画素電極に保持する画素データの電圧が変動するのを抑制する効果がある。走査線の電圧を順次制御することで、１本の走査線に接続するＴＦＴが導通状態となり、走査線単位で各ソース線に供給される画素データの電圧が対応する画素電極に書き込まれる。
フルカラー表示による通常表示では、表示内容が静止画の場合でも、１フレーム毎に、同じ画素に同じ表示内容が繰り返し書き込まれる。このように、画素電極に保持する画素データの電圧が更新されることで、画素データの電圧変動が最小限に抑制され、高品質な静止画の表示が担保される。
液晶表示装置を駆動するための消費電力は、ソースドライバによるソース線駆動のための消費電力にほぼ支配され、概ね、以下の数１に示す関係式によって表される。なお、数１において、Ｐは消費電力，ｆはリフレッシュレート（単位時間当たりの１フレーム分のリフレッシュ動作回数），Ｃはソースドライバによって駆動される負荷容量，Ｖはソースドライバの駆動電圧，ｎは走査線数，ｍはソース線数をそれぞれ示す。ここで、リフレッシュ動作とは、表示内容を保持しながらソース線を介して画素電極に対して電圧を印加する動作を指す。
（数１）
Ｐ∝ｆ・Ｃ・Ｖ２・ｎ・ｍ
Ｐ∝ｆ・Ｃ・Ｖ２・ｎ・ｍ
ところで、常時表示の場合は、表示内容が静止画であることから、必ずしも画素データの電圧を１フレーム毎に更新する必要はない。このため、液晶表示装置の消費電力を更に低減するために、この常時表示時のリフレッシュ周波数を下げることが行われている。しかし、リフレッシュ周波数を下げると、ＴＦＴのリーク電流により、画素電極に保持されている画素データ電圧が変動する。当該電圧変動が、各画素の表示輝度（液晶の透過率）の変動となり、フリッカとして観測されるようになる。また、各フレーム期間における平均電位も低下するので、十分なコントラストを得られない等の表示品位の低下を招くおそれもある。
ここで、電池残量や時刻表示等の静止画の常時表示において、リフレッシュ周波数の低下により表示品質が低下する問題の解決と低消費電力化とを同時に実現する方法として、例えば、下記特許文献１に記載の構成が開示されている。特許文献１に開示の構成では、透過型と反射型の両機能による液晶表示が可能であり、更に、反射型による液晶表示が可能な画素領域内の画素回路にはメモリ部を有している。このメモリ部は、反射型液晶の表示部において表示すべき情報を電圧信号として保持している。反射型による液晶表示時には、画素回路がメモリ部内に保持された電圧を読み出すことで、当該電圧に応じた情報を表示する。
特許文献１では、上記メモリ部がＳＲＡＭで構成されており、上記電圧信号が静的に保持されるため、リフレッシュ動作が不要となり、表示品質の維持と低消費電力化が同時に実現できる。
しかし、携帯電話等で使用される液晶表示装置において、上記のような構成を採用した場合には、通常動作時にアナログ情報としての各画素データの電圧を保持するための補助容量素子に加えて、画素データを記憶するためのメモリ部を画素毎或いは画素群毎に備える必要がある。これにより、液晶表示装置における表示部を構成するアレイ基板（アクティブマトリクス基板）に形成すべき素子数や信号線数が増えるため、透過モードでの開口率が低下する。また、液晶を交流駆動するための極性反転駆動回路を上記メモリ部と共に設ける場合には、更に開口率の低下を招く。このように素子数や信号線数の増加によって開口率が低下すると通常表示モードでの表示画像の輝度が低下する。
また、上記の常時表示モードはあくまで２階調が想定されているが、多色表示が可能な常時表示モードの実現も求められている。しかしながら、従来の構成で、このような表示モードを実現しようとすれば、当然に必要なメモリ部の数が増し、これに伴って素子数や信号線数が更に増大してしまう。
本発明は、上記の問題点に鑑みてなされたもので、その目的は、開口率の低下を招くことなく低消費電力で液晶の劣化及び表示品質の低下を防止できる画素回路及び表示装置を提供する点にあり、特に多色化が実現される表示モードにおいても、素子数や信号数の増加を抑制しながらリフレッシュ動作を可能にする点にある。
上記の目的を達成すべく、本発明に係る画素回路は、
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
前記データ信号線から供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
前記第２スイッチ回路は、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第１トランジスタ素子、並びにダイオード素子の直列回路で構成され、
前記制御回路は、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第２トランジスタ素子、並びに前記第１容量素子の直列回路で構成され、
前記第１及び第２スイッチ回路の各一端が前記データ信号線に接続し、
前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
前記ダイオード素子は、前記データ信号線から前記内部ノードに向かう方向に整流作用を有しており、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続して、前記制御回路の出力ノードを形成し、
前記第２トランジスタ素子の制御端子が第１制御線に接続し、
前記第１容量素子の他端が第２制御線に接続していることを特徴とする。
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
前記データ信号線から供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
前記第２スイッチ回路は、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第１トランジスタ素子、並びにダイオード素子の直列回路で構成され、
前記制御回路は、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第２トランジスタ素子、並びに前記第１容量素子の直列回路で構成され、
前記第１及び第２スイッチ回路の各一端が前記データ信号線に接続し、
前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
前記ダイオード素子は、前記データ信号線から前記内部ノードに向かう方向に整流作用を有しており、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続して、前記制御回路の出力ノードを形成し、
前記第２トランジスタ素子の制御端子が第１制御線に接続し、
前記第１容量素子の他端が第２制御線に接続していることを特徴とする。
このとき、前記所定のスイッチ素子を、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第３トランジスタ素子で構成し、その制御端子を走査信号線に接続しても良い。
また、前記第２スイッチ回路を、前記第１トランジスタ素子、前記ダイオード素子、並びに、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子の直列回路で構成し、その制御端子を前記第２制御線にそれぞれ接続しても良く、前記第２制御線とは別の第３制御線にそれぞれ接続しても良い。
また、上記構成において、前記第１スイッチ回路を、前記第２スイッチ回路内の前記第４トランジスタ素子と前記所定のスイッチ素子との直列回路で構成しても良く、或いは、前記第２スイッチ回路内の前記第４トランジスタ素子の制御端子に制御端子が接続する第５トランジスタ素子と前記所定のスイッチ素子との直列回路で構成しても良い。
更に、上記各構成に加えて、本発明の画素回路は、一端が前記内部ノードに接続し、他端が第４制御線又は所定の固定電圧線に接続する第２容量素子を更に備えることを別の特徴とする。
また、本発明の表示装置は、上記記載の画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行または同一列に配置される前記画素回路は、前記第１容量素子の前記他端が共通の前記第２制御線に接続する構成であって、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１及び第２制御線を各別に駆動する制御線駆動回路を備えていることを特徴とする。
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行または同一列に配置される前記画素回路は、前記第１容量素子の前記他端が共通の前記第２制御線に接続する構成であって、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１及び第２制御線を各別に駆動する制御線駆動回路を備えていることを特徴とする。
また、本発明の表示装置は、上記特徴に加えて、前記所定のスイッチ素子が、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第３トランジスタ素子であって、制御端子が走査信号線に接続する構成であり、
前記行毎に前記走査信号線を１本ずつ備えると共に、同一行に配置される前記画素回路が共通の前記走査信号線に接続する構成であり、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを別の特徴とする。
前記行毎に前記走査信号線を１本ずつ備えると共に、同一行に配置される前記画素回路が共通の前記走査信号線に接続する構成であり、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを別の特徴とする。
ここで、前記第２スイッチ回路を、前記第１トランジスタ素子、前記ダイオード素子、並びに、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子の直列回路で構成した場合、
同一行又は同一列に配置される前記画素回路は、前記第４トランジスタ素子の制御端子を共通の前記第２制御線に接続するものとして良い。また、これとは別に、前記第４トランジスタ素子の制御端子を共通の第３制御線に接続するものとしても良い。この場合、第３制御線は、前記制御線駆動回路によって制御される。
同一行又は同一列に配置される前記画素回路は、前記第４トランジスタ素子の制御端子を共通の前記第２制御線に接続するものとして良い。また、これとは別に、前記第４トランジスタ素子の制御端子を共通の第３制御線に接続するものとしても良い。この場合、第３制御線は、前記制御線駆動回路によって制御される。
また、上記構成において、更に、前記第１スイッチ回路を、前記第２スイッチ回路内の前記第４トランジスタ素子と前記第３トランジスタ素子との直列回路で構成しても良く、或いは、前記第２スイッチ回路内の前記第４トランジスタ素子の制御端子に制御端子が接続する第５トランジスタ素子と前記第３トランジスタ素子との直列回路で構成しても良い。
本発明の表示装置は、上記特徴に加えて、
１つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第３トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第３トランジスタ素子を非導通状態にし、
前記データ信号線駆動回路が、前記データ信号線のそれぞれに対して、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする。
１つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第３トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第３トランジスタ素子を非導通状態にし、
前記データ信号線駆動回路が、前記データ信号線のそれぞれに対して、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする。
ここで、前記書き込み動作時に、
前記制御線駆動回路が、前記第１制御線に前記第２トランジスタ素子を導通状態とする所定の電圧を印加するものとするのが好適である。
前記制御線駆動回路が、前記第１制御線に前記第２トランジスタ素子を導通状態とする所定の電圧を印加するものとするのが好適である。
また、本発明の表示装置は、
１つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第３トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第３トランジスタ素子を非導通状態にし、
前記制御線駆動回路が、前記選択行の前記第２制御線に前記第４トランジスタ素子を導通状態にする所定の選択用電圧を印加すると共に、前記非選択行の前記第２制御線に、前記第４トランジスタ素子を非導通状態にする所定の非選択用電圧を印加し、
前記データ信号線駆動回路が、前記データ信号線のそれぞれに、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする。
１つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第３トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第３トランジスタ素子を非導通状態にし、
前記制御線駆動回路が、前記選択行の前記第２制御線に前記第４トランジスタ素子を導通状態にする所定の選択用電圧を印加すると共に、前記非選択行の前記第２制御線に、前記第４トランジスタ素子を非導通状態にする所定の非選択用電圧を印加し、
前記データ信号線駆動回路が、前記データ信号線のそれぞれに、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする。
なお、画素回路が、前記第４トランジスタ素子の制御端子が前記第３制御線に接続されている場合には、前記制御線駆動回路は、前記選択行の前記第３制御線に前記選択用電圧を印加し、前記非選択行の前記第３制御線に前記非選択用電圧を印加するものとして良い。
また、本発明の表示装置は、
前記画素回路アレイ内の各画素回路の内部ノードは、それぞれ離散した複数の電圧状態の内の一の電圧状態を保持可能な構成であって、異なる電圧状態によって多階調が実現されており、
複数の前記画素回路に対して前記第２スイッチ回路と前記制御回路を作動させ、前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第３トランジスタ素子を非導通状態とし、
前記データ信号線駆動回路が、前記データ信号線に対して、リフレッシュ動作を実行する対象階調の電圧状態に対応するリフレッシュ目標電圧に前記第２スイッチ回路内の電圧降下分に対応する所定の第１調整電圧を加えたリフレッシュ入力電圧を印加し、
前記制御線駆動回路が、前記第１制御線に対して、前記対象階調よりも一段階低階調の電圧状態と前記対象階調の電圧状態の中間電圧で規定されるリフレッシュ分離電圧に前記第１制御線と前記内部ノードの電圧降下分に対応する所定の第２調整電圧を加えたリフレッシュ基準電圧を印加した状態で、前記第２制御線に対して所定振幅のブースト電圧を印加して、前記出力ノードに対して前記第１容量素子を介した容量結合による電圧変化を与えることで、
前記内部ノードの電圧状態が前記リフレッシュ目標電圧よりも高い場合には、前記ダイオード素子が前記データ信号線から前記内部ノードに向けて逆バイアス状態となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧よりも低い場合には、前記ブースト電圧印加による前記出力ノードの電位変動を抑制して前記第１トランジスタ素子が非導通となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧以上で前記リフレッシュ目標電圧以下の場合には、前記データ信号線から前記内部ノードに向けて前記ダイオード素子が順バイアス状態となると共に前記出力ノードの電位変動が抑制されずに前記第１トランジスタ素子が導通状態となって前記リフレッシュ目標電圧が前記内部ノードに与えられ、前記対象階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対するリフレッシュ動作を実行することを特徴とする。
前記画素回路アレイ内の各画素回路の内部ノードは、それぞれ離散した複数の電圧状態の内の一の電圧状態を保持可能な構成であって、異なる電圧状態によって多階調が実現されており、
複数の前記画素回路に対して前記第２スイッチ回路と前記制御回路を作動させ、前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第３トランジスタ素子を非導通状態とし、
前記データ信号線駆動回路が、前記データ信号線に対して、リフレッシュ動作を実行する対象階調の電圧状態に対応するリフレッシュ目標電圧に前記第２スイッチ回路内の電圧降下分に対応する所定の第１調整電圧を加えたリフレッシュ入力電圧を印加し、
前記制御線駆動回路が、前記第１制御線に対して、前記対象階調よりも一段階低階調の電圧状態と前記対象階調の電圧状態の中間電圧で規定されるリフレッシュ分離電圧に前記第１制御線と前記内部ノードの電圧降下分に対応する所定の第２調整電圧を加えたリフレッシュ基準電圧を印加した状態で、前記第２制御線に対して所定振幅のブースト電圧を印加して、前記出力ノードに対して前記第１容量素子を介した容量結合による電圧変化を与えることで、
前記内部ノードの電圧状態が前記リフレッシュ目標電圧よりも高い場合には、前記ダイオード素子が前記データ信号線から前記内部ノードに向けて逆バイアス状態となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧よりも低い場合には、前記ブースト電圧印加による前記出力ノードの電位変動を抑制して前記第１トランジスタ素子が非導通となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧以上で前記リフレッシュ目標電圧以下の場合には、前記データ信号線から前記内部ノードに向けて前記ダイオード素子が順バイアス状態となると共に前記出力ノードの電位変動が抑制されずに前記第１トランジスタ素子が導通状態となって前記リフレッシュ目標電圧が前記内部ノードに与えられ、前記対象階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対するリフレッシュ動作を実行することを特徴とする。
なお、このとき、前記画素回路が前記第１スイッチ回路が、第４トランジスタ素子又は前記第５トランジスタ素子を備える場合には、前記制御線駆動回路が、前記第３制御線に対して前記第４トランジスタ素子を導通状態とする所定電圧を印加した状態で、前記第２制御線に対して所定振幅のブースト電圧を印加して、前記出力ノードに対して前記第１容量素子を介した容量結合による電圧変化を与えることで、前記対象階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対するリフレッシュ動作を実行することを別の特徴とする。
なお、上記の場合において、前記第１制御線に対するリフレッシュ基準電圧の印加、及び前記第２制御線に対するブースト電圧の印加の後に、前記第３制御線に対する所定電圧の印加を行うのも好適である。
また、上記特徴に加えて、前記第３トランジスタ素子を非導通とし、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、前記第２制御線に前記ブースト電圧を印加する動作を、前記リフレッシュ入力電圧及び前記リフレッシュ分離電圧の値をそれぞれ変更しながら複数回実行することで、異なる階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対して、リフレッシュ動作を順次実行することを別の特徴とする。
このとき、前記画素回路アレイ内の各画素回路の内部ノードが保持可能な電圧状態の数である階調数に１を減じた回数だけ前記リフレッシュ入力電圧及び前記リフレッシュ分離電圧の値を変更しながら、前記ブースト電圧を印加する構成とすることができる。
また、本発明の表示装置は、上記特徴に加えて、前記第３トランジスタ素子を非導通とし、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、前記第２制御線に前記ブースト電圧を印加する動作を、前記リフレッシュ入力電圧及び前記リフレッシュ分離電圧の値をそれぞれ変更しながら複数回実行する動作を含むリフレッシュステップが終了した後に、
前記データ信号線駆動回路は、前記データ信号線に対して前記内部ノードが保持し得る電圧状態の最小値に相当する電圧を印加し、前記制御線駆動回路は、前記第２制御線に対して前記ブースト電圧を印加せず、前記第１制御線に対して、前記内部ノードの電圧状態にかかわらず前記第２トランジスタ素子を導通し得る電圧を少なくとも一定の時間にわたって印加する待機ステップを行うことを別の特徴とする。
前記データ信号線駆動回路は、前記データ信号線に対して前記内部ノードが保持し得る電圧状態の最小値に相当する電圧を印加し、前記制御線駆動回路は、前記第２制御線に対して前記ブースト電圧を印加せず、前記第１制御線に対して、前記内部ノードの電圧状態にかかわらず前記第２トランジスタ素子を導通し得る電圧を少なくとも一定の時間にわたって印加する待機ステップを行うことを別の特徴とする。
このとき、前記リフレッシュステップより１０倍以上長い期間にわたって前記待機ステップを実行後、再度前記リフレッシュステップを実行するのが好適である。
なお、上記構成において、前記第１調整電圧を、前記ダイオード素子のターンオン電圧とするのが好適である。また、前記第２調整電圧を、前記第２トランジスタ素子の閾値電圧とするのが好適である。
また、本発明は、前記セルフリフレッシュ動作時において、
第１階調を前記対象階調として、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、前記第２制御線に前記ブースト電圧を印加し、
次に、前記ブースト電圧を引き続き印加したまま、前記第１階調よりも１段階高階調の第２階調を前記対象階調として、前記第１制御線に印加する前記リフレッシュ基準電圧を変化させた後、前記データ信号線に印加する前記リフレッシュ入力電圧を変化させることで、異なる階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対して、リフレッシュ動作を順次実行することを別の特徴とする。
第１階調を前記対象階調として、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、前記第２制御線に前記ブースト電圧を印加し、
次に、前記ブースト電圧を引き続き印加したまま、前記第１階調よりも１段階高階調の第２階調を前記対象階調として、前記第１制御線に印加する前記リフレッシュ基準電圧を変化させた後、前記データ信号線に印加する前記リフレッシュ入力電圧を変化させることで、異なる階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対して、リフレッシュ動作を順次実行することを別の特徴とする。
そして、前記第２階調よりも更に高い階調が存在する場合には、
前記第２階調に対するリフレッシュ動作の完了後、更に前記ブースト電圧を引き続き印加したまま、１段階高階調を前記対象階調とし、前記第１制御線に印加する前記リフレッシュ基準電圧を変化させた後、前記データ信号線に印加する前記リフレッシュ入力電圧を変化させる動作を繰り返し実行することを特徴とする。
前記第２階調に対するリフレッシュ動作の完了後、更に前記ブースト電圧を引き続き印加したまま、１段階高階調を前記対象階調とし、前記第１制御線に印加する前記リフレッシュ基準電圧を変化させた後、前記データ信号線に印加する前記リフレッシュ入力電圧を変化させる動作を繰り返し実行することを特徴とする。
なお、上記方法において、特に前記第４トランジスタ素子の制御端子が共通の第３制御線に接続する構成である場合には、前記第２制御線に前記ブースト電圧を印加するのに加えて、前記第３制御線に前記第４トランジスタ素子を導通状態とする所定電圧を印加するものとしても良い。このとき、前記対象階調を第２階調に変更した際も、引き続き、前記第２制御線に前記ブースト電圧を印加、前記第３制御線に前記第４トランジスタ素子を導通状態とする所定電圧をそれぞれ印加する。
そして、前記第２階調よりも更に高い階調が存在する場合には、前記第２階調に対するリフレッシュ動作の完了後、更に前記ブースト電圧と前記第４トランジスタ素子を導通状態とする所定電圧を引き続き印加したまま、１段階高階調を前記対象階調とし、前記第１制御線に印加する前記リフレッシュ基準電圧を変化させた後、前記データ信号線に印加する前記リフレッシュ入力電圧を変化させる動作を繰り返し実行する。
上記方法でセルフリフレッシュ動作を行うことで、ブースト電圧の変動回数を抑制しながら異なる階調のリフレッシュ動作を実行することができ、消費電力を更に削減することができる。
また、本発明に係る表示装置は、奇数行又は奇数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士が相互に電気的に接続されており、
偶数行又は偶数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士が相互に電気的に接続されており、
奇数行又は奇数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線と、偶数行又は偶数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線とは電気的に接続されておらず、前記制御線駆動回路によって各別に駆動可能に構成されていることを別の特徴とする。
偶数行又は偶数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士が相互に電気的に接続されており、
奇数行又は奇数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線と、偶数行又は偶数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線とは電気的に接続されておらず、前記制御線駆動回路によって各別に駆動可能に構成されていることを別の特徴とする。
また、本発明に係る表示装置は、奇数行又は奇数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士、及び前記第４トランジスタ素子の制御端子に接続されている前記第３制御線同士が、相互に電気的に接続されており、
偶数行又は偶数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士、及び前記第４トランジスタ素子の制御端子に接続されている前記第３制御線同士が、相互に電気的に接続されており、
奇数行又は奇数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線と、偶数行又は偶数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線とは電気的に接続されておらず、前記制御線駆動回路によって各別に駆動可能に構成されており、
奇数行又は奇数列に配置された前記画素回路の前記第４トランジスタ素子の制御端子に接続されている前記第３制御線と、偶数行又は偶数列に配置された前記画素回路の前記第４トランジスタ素子の制御端子に接続されている前記第３制御線とは電気的に接続されておらず、前記制御線駆動回路によって各別に駆動可能に構成されていることを別の特徴とする。
偶数行又は偶数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士、及び前記第４トランジスタ素子の制御端子に接続されている前記第３制御線同士が、相互に電気的に接続されており、
奇数行又は奇数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線と、偶数行又は偶数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線とは電気的に接続されておらず、前記制御線駆動回路によって各別に駆動可能に構成されており、
奇数行又は奇数列に配置された前記画素回路の前記第４トランジスタ素子の制御端子に接続されている前記第３制御線と、偶数行又は偶数列に配置された前記画素回路の前記第４トランジスタ素子の制御端子に接続されている前記第３制御線とは電気的に接続されておらず、前記制御線駆動回路によって各別に駆動可能に構成されていることを別の特徴とする。
本発明に係る表示装置は、上記特徴に加えて、前記単位表示素子の端子のうち、前記内部ノードと接続する端子とは反対側の端子には共通電極が接続されており、
前記画素回路に対して前記画素データを書き込む書き込み動作時において、前記共通電極の電位を基準としたときの前記内部ノードの電位の極性が、奇数行又は奇数列に配置された前記画素回路と、偶数行又は偶数列に配置された前記画素回路とで異なるように書き込みが行われることを別の特徴とする。
前記画素回路に対して前記画素データを書き込む書き込み動作時において、前記共通電極の電位を基準としたときの前記内部ノードの電位の極性が、奇数行又は奇数列に配置された前記画素回路と、偶数行又は偶数列に配置された前記画素回路とで異なるように書き込みが行われることを別の特徴とする。
本発明に係る表示装置は、上記特徴に加えて、前記共通電極には、高低２値の電圧が印加可能に構成されており、
奇数行又は奇数列に配置された前記画素回路に対する書き込み動作を行う期間と、偶数行又は偶数列に配置された前記画素回路に対する書き込み動作を行う期間とで、前記共通電極に印加される電圧を前記高低２値の間で切り替えることを別の特徴とする。
奇数行又は奇数列に配置された前記画素回路に対する書き込み動作を行う期間と、偶数行又は偶数列に配置された前記画素回路に対する書き込み動作を行う期間とで、前記共通電極に印加される電圧を前記高低２値の間で切り替えることを別の特徴とする。
本発明に係る表示装置は、上記特徴に加えて、前記共通電極に対して前記高低２値の何れか一方の電圧を印加した状態で、前記第３トランジスタ素子を非導通とし、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、奇数行又は奇数列に接続されている前記第２制御線に前記ブースト電圧を印加することで、奇数行又は奇数列に配置された前記画素回路へのリフレッシュ動作を実行し、
前記共通電極への印加電圧を前記高低２値の間で切り替えた後、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、偶数行又は偶数列に接続されている前記第２制御線に前記ブースト電圧を印加することで、偶数行又は偶数列に配置された前記画素回路へのリフレッシュ動作を実行することを特徴とする。
前記共通電極への印加電圧を前記高低２値の間で切り替えた後、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、偶数行又は偶数列に接続されている前記第２制御線に前記ブースト電圧を印加することで、偶数行又は偶数列に配置された前記画素回路へのリフレッシュ動作を実行することを特徴とする。
本発明の構成により、通常の書き込み動作の他、書き込み動作によることなく表示素子部両端間の電圧の絶対値を直前の書き込み動作時の値に復帰させる動作（セルフリフレッシュ動作）を実行することができる。特に、本発明によれば、１回のパルス電圧の印加によって、複数の画素回路の中から対象となる階調の電圧状態に復帰させるべき内部ノードを備えた画素回路のみを自動的にリフレッシュさせることができ、内部ノードに多値レベルの電圧状態が保持される状況下でのセルフリフレッシュ動作が可能となる。
画素回路が複数配列されている場合において、通常の書き込み動作は、一般的に行毎に実行される。このため、最大で、配列された画素回路の行数分だけドライバ回路を駆動させる必要がある。
本発明の画素回路によれば、セルフリフレッシュ動作を行うことにより、配置された複数の画素に対して、保持されている電圧状態毎に一括してリフレッシュ動作を実行することができる。このため、リフレッシュ動作の開始から終了までに必要なドライバ回路の駆動回数を大きく削減することができ、低消費電力を実現できる。
そして、画素回路内にＳＲＡＭ等のメモリ部を別途備える必要がないため、従来技術のように開口率を大きく低下させるということがない。
本発明の画素回路及び表示装置の各実施形態につき、以下において図面を参照して説明する。なお、図３９及び図４０と同一の構成要素については、同一の符号を付している。
［第１実施形態］
第１実施形態では、本発明の表示装置（以下、単に「表示装置」という）と本発明の画素回路（以下、単に「画素回路」という）の構成について説明する。
第１実施形態では、本発明の表示装置（以下、単に「表示装置」という）と本発明の画素回路（以下、単に「画素回路」という）の構成について説明する。
《表示装置》
図１に、表示装置１の概略構成を示す。表示装置１は、アクティブマトリクス基板１０、対向電極８０、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４、及び後述する種々の信号線を備える。アクティブマトリクス基板１０上には、画素回路２が、行及び列方向にそれぞれ複数配置され、画素回路アレイが形成されている。
図１に、表示装置１の概略構成を示す。表示装置１は、アクティブマトリクス基板１０、対向電極８０、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４、及び後述する種々の信号線を備える。アクティブマトリクス基板１０上には、画素回路２が、行及び列方向にそれぞれ複数配置され、画素回路アレイが形成されている。
なお、図１では、図面が煩雑になるのを避けるため、画素回路２はブロック化して表示している。また、アクティブマトリクス基板１０上に各種の信号線が形成されていることを明確化するために、便宜的に、アクティブマトリクス基板１０を対向電極８０の上側に図示している。
本実施形態では、表示装置１は、同じ画素回路２を用いて、通常表示モードと常時表示モードの２つの表示モードで画面表示を行うことができる構成である。通常表示モードは、動画若しくは静止画をフルカラー表示で表示する表示モードで、バックライトを利用した透過型液晶表示を利用する。一方、本実施形態の常時表示モードは、画素回路単位で３階調以上の複数階調を表示し、３つの隣接する画素回路２を３原色（Ｒ，Ｇ，Ｂ）の各色に割り当てる。例えば、階調数が３階調であれば２７色を表示し、４階調であれば６４色を表示する。ただし、想定される階調数は通常表示モード時よりも少ない。
更に、常時表示モードでは、隣接する３つの画素回路を更に複数セット組み合わせて、面積階調により表示色の数を増やすことが可能である。なお、本実施形態の常時表示モードは、透過型液晶表示でも反射型液晶表示でも利用可能な技術である。
以下の説明では、便宜的に、１つの画素回路２に対応する最小表示単位を「画素」と呼び、各画素回路に書き込む「画素データ」は、３原色（Ｒ，Ｇ，Ｂ）によるカラー表示の場合には各色の階調データとなる。３原色に加えて複数階調の輝度データを含めてカラー表示する場合には、当該輝度データも画素データに含まれる。
図２は、アクティブマトリクス基板１０と対向電極８０の関係を示す概略断面構造図であり、画素回路２の構成要素である表示素子部２１（図４参照）の構造を示している。アクティブマトリクス基板１０は、光透過性の透明基板であり、例えばガラスやプラスチックからなる。
図１に図示したように、アクティブマトリクス基板１０上には各信号線を含む画素回路２が形成されている。図２では、画素回路２の構成要素を代表して画素電極２０を図示している。画素電極２０は、光透過性の透明導電材料、例えばＩＴＯ（インジウムスズ酸化物）からなる。
アクティブマトリクス基板１０に対向するように、光透過性の対向基板８１が配置されており、これら両基板の間隙には液晶層７５が保持される。両基板の外表面には偏光板（不図示）が貼り付けられている。
液晶層７５は、両基板の周辺部分においてはシール材７４によって封止されている。対向基板８１には、ＩＴＯ等の光透過性の透明導電材料からなる対向電極８０が、画素電極２０と対向するように形成されている。この対向電極８０は、対向基板８１上をほぼ一面に広がるように単一膜として形成されている。ここで、１つの画素電極２０と対向電極８０とその間に挟持された液晶層７５によって単位液晶表示素子Ｃｌｃ（図４参照）が形成される。
また、バックライト装置（不図示）がアクティブマトリクス基板１０の背面側に配置されており、アクティブマトリクス基板１０から対向基板８１に向かう方向に光を放射することができる。
図１に示すように、アクティブマトリクス基板１０上には複数の信号線が縦横方向に形成されている。そして、縦方向（列方向）に延伸するｍ本のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、横方向（行方向）に延伸するｎ本のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）が交差する箇所において、画素回路２がマトリクス状に複数形成されている。ｍ，ｎはいずれも２以上の自然数である。また、各ソース線を「ソース線ＳＬ」で代表し、各ゲート線を「ゲート線ＧＬ」で代表する。
ここで、ソース線ＳＬが「データ信号線」に対応し、ゲート線ＧＬが「走査信号線」に対応する。また、ソースドライバ１３が「データ信号線駆動回路」に対応し、ゲートドライバ１４が「走査信号線駆動回路」に対応し、対向電極駆動回路１２が「対向電極電圧供給回路」に対応し、表示制御回路１１の一部が「制御線駆動回路」に対応する。
なお、図１では、表示制御回路１１，対向電極駆動回路１２が、それぞれソースドライバ１３やゲートドライバ１４とは別個独立して存在するように図示されているが、これらのドライバ内に表示制御回路１１や対向電極駆動回路１２が含まれる構成であっても構わない。
本実施形態では、画素回路２を駆動する信号線として、上述のソース線ＳＬとゲート線ＧＬ以外に、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、及びブースト線ＢＳＴを備える。なお、別の構成例として、選択線ＳＥＬを更に備える構成も可能である。この場合の表示装置の構成を図３に示す。
リファレンス線ＲＥＦ、ブースト線ＢＳＴ、選択線ＳＥＬは、それぞれ「第１制御線」、「第２制御線」、「第３制御線」に対応し、表示制御回路１１によって駆動される。また、補助容量線ＣＳＬは、「第４制御線」又は「固定電圧線」に対応し、一例として表示制御回路１１によって駆動される。
図１及び図３において、リファレンス線ＲＥＦ，ブースト線ＢＳＴ，及び補助容量線ＣＳＬは、いずれも行方向に延伸するように各行に設けられており、画素回路アレイの周辺部で各行の配線が相互に接続して一本化されているが、各行の配線が個別に駆動され、動作モードに応じて共通の電圧が印加可能に構成されても良く、また列方向に延伸するように各列に設けるものとしても良い。基本的に、リファレンス線ＲＥＦ、ブースト線ＢＳＴ、及び補助容量線ＣＳＬのそれぞれは、複数の画素回路２で共通に使用される構成となっている。なお、選択線ＳＥＬを更に備える場合には、ブースト線ＢＳＴと同様に設けられるものとして良い。
表示制御回路１１は、後述する通常表示モード及び常時表示モードにおける各書き込み動作と、常時表示モードにおけるセルフリフレッシュ動作を制御する回路である。
書き込み動作時には、表示制御回路１１は、外部の信号源から表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔを受け取り、当該信号Ｄｖ，Ｃｔに基づき、画像を画素回路アレイの表示素子部２１（図４参照）に表示させるための信号として、ソースドライバ１３に与えるディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ１４に与える走査側タイミング制御信号Ｇｔｃと、対向電極駆動回路１２に与える対向電圧制御信号Ｓｅｃと、リファレンス線ＲＥＦ，ブースト線ＢＳＴ，補助容量線ＣＳＬ，及び存在する場合には選択線ＳＥＬにそれぞれ印加する各信号電圧を生成する。
ソースドライバ１３は、表示制御回路１１からの制御により、書き込み動作、及びセルフリフレッシュ動作時に、各ソース線ＳＬに対して所定のタイミングで所定の電圧振幅のソース信号を印加する回路である。
書き込み動作時、ソースドライバ１３は、ディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃに基づき、ディジタル信号ＤＡの表わす１表示ライン分の画素値に相当する、対向電圧Ｖｃｏｍの電圧レベルに適合した電圧をソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして１水平期間（「１Ｈ期間」ともいう）毎に生成する。当該電圧は、通常表示モード及び常時表示モード共に多階調の電圧を想定しているが、本実施形態では常時表示モードの方が階調数が少ないものとし、一例として３階調（３値）の電圧とする。そして、これらのソース信号を、それぞれ対応するソース線ＳＬ１，ＳＬ２，……，ＳＬｍに印加する。
また、セルフリフレッシュ動作時には、ソースドライバ１３は、表示制御回路１１からの制御により、対象となる画素回路２に接続する全てのソース線ＳＬに対して、同一のタイミングで同一の電圧印加を行う（詳細は後述する）。
ゲートドライバ１４は、表示制御回路１１からの制御により、書き込み動作、及びセルフリフレッシュ動作時に、各ゲート線ＧＬに対して所定のタイミングで所定の電圧振幅のゲート信号を印加する回路である。なお、このゲートドライバ１４は、画素回路２と同様に、アクティブマトリクス基板１０上に形成されても構わない
書き込み動作時、ゲートドライバ１４は、走査側タイミング制御信号Ｇｔｃに基づき、ソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍを各画素回路２に書き込むために、ディジタル画像信号ＤＡの各フレーム期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎをほぼ１水平期間ずつ順次選択する。
また、セルフリフレッシュ動作時に、ゲートドライバ１４は、表示制御回路１１からの制御により、対象となる画素回路２に接続する全てのゲート線ＧＬに、同一のタイミングで同一の電圧印加を行う（詳細は後述する）。
対向電極駆動回路１２は、対向電極８０に対して対向電極配線ＣＭＬを介して対向電圧Ｖｃｏｍを印加する。本実施形態では、対向電極駆動回路１２は、通常表示モード及び常時表示モードにおいて、対向電圧Ｖｃｏｍを所定の高レベル（５Ｖ）と所定の低レベル（０Ｖ）の間で交互に切り換えて出力する。このように、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換えながら対向電極８０を駆動することを「対向ＡＣ駆動」と呼ぶ。
通常表示モードにおける「対向ＡＣ駆動」は、１水平期間毎及び１フレーム期間毎に、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換える。つまり、ある１フレーム期間では、相前後する２つの水平期間で、対向電極８０と画素電極２０間の電圧極性が変化する。また、同じ１水平期間においても、相前後する２つのフレーム期間では、対向電極８０と画素電極２０間の電圧極性が変化する。
一方、常時表示モードでは、１フレーム期間中は、同じ電圧レベルが維持されるが、相前後する２つの書き込み動作で対向電極８０と画素電極２０間の電圧極性が変化する。
対向電極８０と画素電極２０間に同一極性の電圧を印加し続けると、表示画面の焼き付き（面焼き付き）が発生するため、極性反転動作が必要となるが、「対向ＡＣ駆動」を採用することで、極性反転動作における画素電極２０に印加する電圧振幅が低減できる。
《画素回路》
次に、画素回路２の構成について図４〜図１７を参照して説明する。図４〜図６に、本発明の画素回路２の基本回路構成を示す。画素回路２は、全ての回路構成に共通して、単位液晶表示素子Ｃｌｃを含む表示素子部２１，第１スイッチ回路２２，第２スイッチ回路２３，制御回路２４，及び補助容量素子Ｃｓを備える構成である。補助容量素子Ｃｓは「第２容量素子」に対応する。
次に、画素回路２の構成について図４〜図１７を参照して説明する。図４〜図６に、本発明の画素回路２の基本回路構成を示す。画素回路２は、全ての回路構成に共通して、単位液晶表示素子Ｃｌｃを含む表示素子部２１，第１スイッチ回路２２，第２スイッチ回路２３，制御回路２４，及び補助容量素子Ｃｓを備える構成である。補助容量素子Ｃｓは「第２容量素子」に対応する。
なお、図４，図５，図６に示す基本回路構成は、それぞれ後述する第１〜第３類型に属する基本回路構成を包含した共通の回路構成を示している。単位液晶表示素子Ｃｌｃは、図２を参照して既に説明したとおりであり、説明は割愛する。
画素電極２０は、第１スイッチ回路２２、第２スイッチ回路２３、及び制御回路２４の各一端に接続して、内部ノードＮ１を形成している。内部ノードＮ１は、書き込み動作時にソース線ＳＬから供給される画素データの電圧を保持する。
補助容量素子Ｃｓは、一端が内部ノードＮ１に、他端が補助容量線ＣＳＬに接続する。この補助容量素子Ｃｓは、内部ノードＮ１が画素データの電圧を安定的に保持できるように追加的に設けられたものである。
第１スイッチ回路２２は、内部ノードＮ１を構成しない側の一端が、ソース線ＳＬと接続する。第１スイッチ回路２２は、スイッチ素子として機能するトランジスタＴ３を備えている。トランジスタＴ３は、制御端子がゲート線に接続するトランジスタを指し、「第３トランジスタ素子」に対応する。少なくともトランジスタＴ３のオフ時には、第１スイッチ回路２２は非導通状態となり、ソース線ＳＬと内部ノードＮ１間の導通が遮断される。
第２スイッチ回路２３は、内部ノードＮ１を構成しない側の一端が、ソース線ＳＬと接続する。第２スイッチ回路２３は、トランジスタＴ１とダイオードＤ１の直列回路で構成される。なお、トランジスタＴ１は、制御端子が制御回路２４の出力ノードＮ２に接続するトランジスタを指し、「第１トランジスタ素子」に対応する。また、ダイオードＤ１は、ソース線ＳＬから内部ノードＮ１に向かう方向に整流作用を有しており、「ダイオード素子」に対応する。本実施形態では、このダイオードＤ１はＰＮ接合で形成されるものとするが、ショットキー接合や、ＭＯＳＦＥＴのダイオード接続（ドレイン又はソースがゲートに接続したＭＯＳＦＥＴ）によって形成しても構わない。
この図４に示すように、第２スイッチ回路２３がトランジスタＴ１とダイオードＤ１の直列回路で構成され、トランジスタＴ４を含まない構成を、以下では第１類型と呼ぶ。
この第１類型とは異なり、図５及び図６に示すように、第２スイッチ回路２３が、トランジスタＴ１、ダイオードＤ１に加えて、トランジスタＴ４を含む直列回路で構成されても良い。このとき、トランジスタＴ４の制御端子が接続される信号線に応じて、図５と図６の２類型に分けられる。図５に示す画素回路の類型（第２類型）では、ブースト線ＢＳＴとは別の選択線ＳＥＬを備えており、この選択線ＳＥＬにトランジスタＴ４の制御端子が接続される構成である。一方、図６に示す画素回路の類型（第３類型）では、ブースト線ＢＳＴにトランジスタＴ４の制御端子が接続される構成である。なお、第１類型では当然に選択線ＳＥＬは存在しない。このトランジスタＴ４は「第４トランジスタ素子」に対応する。
第１類型の場合、トランジスタＴ１がオン時において、ダイオードＤ１の両端間にターンオン電圧以上の電位差が生じていれば、ソース線ＳＬから内部ノードＮ１に向かう方向に第２スイッチ回路２３が導通する。一方、第２及び第３類型の場合、トランジスタＴ１及びＴ３の双方がオン時において、ダイオードＤ１の両端間にターンオン電圧以上の電位差が生じていれば、ソース線ＳＬから内部ノードＮ１に向かう方向に第２スイッチ回路２３が導通する。
制御回路２４は、トランジスタＴ２とブースト容量素子Ｃｂｓｔの直列回路で構成される。トランジスタＴ２の第１端子が内部ノードＮ１に接続し、制御端子がリファレンス線ＲＥＦに接続する。また、トランジスタＴ２の第２端子は、ブースト容量素子Ｃｂｓｔの第１端子、及びトランジスタＴ１の制御端子と接続して出力ノードＮ２を形成する。ブースト容量素子Ｃｂｓｔの第２端子は、ブースト線ＢＳＴに接続する。トランジスタＴ２は、「第２トランジスタ素子」に対応する。
ところで、内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されている。符号の煩雑化を避けるべく、補助容量素子の静電容量（「補助容量」と呼ぶ）をＣｓ、液晶容量素子の静電容量（「液晶容量」と呼ぶ）をＣｌｃと表す。このとき、内部ノードＮ１に寄生する全容量、すなわち画素データを書き込んで保持すべき画素容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされる（Ｃｐ≒Ｃｌｃ＋Ｃｓ）。
このとき、ブースト容量素子Ｃｂｓｔは、当該素子の静電容量（「ブースト容量」と呼ぶ）をＣｂｓｔと記載すれば、Ｃｂｓｔ＜＜Ｃｐが成立するように設定されている。
出力ノードＮ２は、トランジスタＴ２がオン時に、内部ノードＮ１の電圧レベルに応じた電圧を保持し、トランジスタＴ２がオフ時には、内部ノードＮ１の電圧レベルが変化しても当初の保持電圧を維持する。この出力ノードＮ２の保持電圧によって、第２スイッチ回路２３のトランジスタＴ１のオンオフが制御される構成となっている。
上記４種類のトランジスタＴ１〜Ｔ４は、いずれもアクティブマトリクス基板１０上に形成される、多結晶シリコンＴＦＴや非晶質シリコンＴＦＴ等の薄膜トランジスタであり、第１及び第２端子の一方がドレイン電極、他方がソース電極、制御端子がゲート電極に相当する。更に、各トランジスタＴ１〜Ｔ４は、それぞれ単体のトランジスタ素子で構成されても良いが、オフ時のリーク電流を抑制する要請が高い場合は、複数のトランジスタを直列に接続し、制御端子を共通化して構成されても良い。以下の画素回路２の動作説明では、トランジスタＴ１〜Ｔ４が、全てＮチャネル型の多結晶シリコンＴＦＴで、閾値電圧が２Ｖ程度のものを想定する。
また、ダイオードＤ１も、上記トランジスタＴ１〜Ｔ４と同様に、アクティブマトリクス基板１０上に形成される。本実施形態では、このダイオードＤ１は多結晶シリコンによるＰＮ接合で実現されている。
＜第１類型＞
まず、第２スイッチ回路２３がトランジスタＴ１とダイオードＤ１のみの直列回路で構成される、第１類型に属する画素回路について説明する。
まず、第２スイッチ回路２３がトランジスタＴ１とダイオードＤ１のみの直列回路で構成される、第１類型に属する画素回路について説明する。
このとき、上述したように、第１スイッチ回路２２の構成に応じて、図７〜図８に示す画素回路２Ａが想定される。
図７に示す第１類型の画素回路２Ａは、第１スイッチ回路２２がトランジスタＴ３だけで構成される。
ここで、図７では、第２スイッチ回路２３が、ダイオードＤ１とトランジスタＴ１の直列回路で構成され、一例として、トランジスタＴ１の第１端子が内部ノードＮ１に接続し、トランジスタＴ１の第２端子がダイオードＤ１のカソード端子に接続し、ダイオードＤ１のアノード端子がソース線ＳＬに接続する構成例を示している。しかし、図８に示すように当該直列回路のトランジスタＴ１とダイオードＤ１の配置を入れ替えても良い。また、２つのダイオードＤ１の間にトランジスタＴ１を挟んだ回路構成とすることも可能である。
＜第２類型＞
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子が選択線ＳＥＬに接続される第２類型に属する画素回路について説明する。
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子が選択線ＳＥＬに接続される第２類型に属する画素回路について説明する。
第２類型では、第１スイッチ回路２２の構成に応じて、図９〜図１１に示す画素回路２Ｂと、図１２〜図１５に示す画素回路２Ｃが想定される。
図９に示す画素回路２Ｂは、第１スイッチ回路２２がトランジスタＴ３のみで構成されている。なお、第１類型と同様に、第２スイッチ回路２３の構成において、ダイオードＤ１の配置に応じた変形回路の実現が可能である（例えば、図１０，図１１参照）。またこれらの回路において、トランジスタＴ１とＴ４の配置を入れ換えることも可能である。
図１２に示す画素回路２Ｃは、第１スイッチ回路２２がトランジスタＴ３とトランジスタＴ４の直列回路で構成される。トランジスタＴ４の配置個所を変更することで図１３のような変形回路が実現される。また、トランジスタＴ４を複数備えることで図１４のような変形回路の実現が可能である。
更に、図１５に示すように、第１スイッチ回路２２内のトランジスタＴ４に代えて、このトランジスタＴ４と制御端子同士が接続されたトランジスタＴ５を備える変形回路の実現が可能である。
＜第３類型＞
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子がブースト線ＢＳＴに接続される第３類型に属する画素回路について説明する。
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子がブースト線ＢＳＴに接続される第３類型に属する画素回路について説明する。
第３類型の各画素回路は、第２類型の各画素回路に対して、トランジスタＴ４の制御端子の接続先をブースト線ＢＳＴとし、選択線ＳＥＬを備えない構成としたものである。従って、図９〜図１１に示す画素回路２Ｂ、図１２〜図１５に示す画素回路２Ｃに対応した画素回路がそれぞれ実現可能である。一例として、図９の画素回路２Ｂに対応する画素回路２Ｄを図１６に、図１２の画素回路２Ｃに対応する画素回路２Ｅを図１７にそれぞれ示す。
なお、上述した各類型の画素回路において、同一のトランジスタ素子或いはダイオード素子を、それぞれ複数直列に接続して実現することも可能である。
［第２実施形態］
第２実施形態では、上述した第１〜第３類型の各画素回路によるセルフリフレッシュ動作につき、図面を参照して説明する。
第２実施形態では、上述した第１〜第３類型の各画素回路によるセルフリフレッシュ動作につき、図面を参照して説明する。
セルフリフレッシュ動作とは、常時表示モードにおける動作で、複数の画素回路２に対して、第１スイッチ回路２２と第２スイッチ回路２３と制御回路２４を所定のシーケンスで作動させ、画素電極２０の電位（これは内部ノードＮ１の電位でもある）を直前の書き込み動作で書き込まれた階調の電位に復元させる動作であって、全ての階調の画素回路を対象として各階調別に同時に一括して復元される。セルフリフレッシュ動作は、上記画素回路２Ａ〜２Ｅによる本発明に特有の動作であり、従来のように通常の書き込み動作を行って画素電極２０の電位を復元させる「外部リフレッシュ動作」と比較して大幅な低消費電力化を可能とするものである。なお、上記「同時に一括して」の「同時」とは、一連のセルフリフレッシュ動作の時間幅を有する「同時」である。
ところで、従来においては、書き込み動作を行って、画素電極２０と対向電極８０の間の印加される液晶電圧Ｖｃｌの絶対値を維持しながら極性のみを反転させる動作（外部極性反転動作）が行われていた。この外部極性反転動作が行われると、極性が反転すると共に、液晶電圧Ｖｃｌの絶対値も直前の書き込み時の状態に更新される。つまり、極性反転とリフレッシュが同時に行われることとなる。このため、書き込み動作によって、極性を反転させずに液晶電圧Ｖｃｌの絶対値のみを更新させる目的でリフレッシュ動作を実行するということは通常はあまり行われないが、以下では、説明の都合上、セルフリフレッシュ動作と比較する観点から、このようなリフレッシュ動作のことを「外部リフレッシュ動作」と呼ぶこととする。
なお、外部極性反転動作によってリフレッシュ動作を実行する場合においても、書き込み動作が行われることには変わりない。つまり、この従来方法と比較した場合においても、本実施形態のセルフリフレッシュ動作によって大幅な低消費電力化が可能となるものである。
後述するように、本実施形態のセルフリフレッシュ動作では、全ての画素回路に対して、同一の電圧印加状態に設定するが、実際には、この電圧状態の下では、内部ノードＮ１が特定の一階調の電圧状態を示す画素回路のみが自動的に選択されて、内部ノードＮ１の電位が復元（リフレッシュ）される。つまり、全ての画素回路に対して電圧印加を行っているものの、実際には、その電圧印加の時点では、内部ノードＮ１の電位がリフレッシュされる画素回路とリフレッシュされない画素回路が存在することとなる。
このため、表現上混同が生じるのを避けるべく、以下では、「セルフリフレッシュ（動作）」という言葉と、「リフレッシュ（動作）」という言葉を意識的に区別して記載する。前者は、各画素回路の内部ノードＮ１の電位を復元するための一連の動作を指す広い概念で用いる。一方、後者は、実際に画素電極の電位（内部ノードの電位）を復元する動作を指す狭い概念で用いる。つまり、本実施形態における「セルフリフレッシュ動作」では、全ての画素回路に対して同一の電圧状態に設定することで特定の一階調の電圧状態を示す内部ノードのみを自動選択的に「リフレッシュする」構成である。そして、「リフレッシュする」対象となる階調を変更すべく電圧の値を変更して同様に電圧印加を行うことで、全ての階調に対して「リフレッシュ」がされる。このように、本実施形態における「セルフリフレッシュ動作」は、階調毎に「リフレッシュ動作」を行う構成である。
セルフリフレッシュ動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴ及び対向電極８０には、全て同じタイミングで電圧印加が行われる。選択線ＳＥＬを備える第２類型の画素回路の場合は、この選択線ＳＥＬに対しても同様に電圧印加が行われる。
そして、同一タイミング下では、全てのゲート線ＧＬに対して同一電圧が印加され、全てのリファレンス線ＲＥＦに対して同一電圧が印加され、全ての補助容量線ＣＳＬに対して同一電圧が印加され、全てのブースト線ＢＳＴに対して同一電圧が印加される。これらの電圧印加のタイミング制御は、図１に示す表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
本実施形態の常時表示モードにおいても、第１実施形態で上述したように、画素回路単位で３階調（３値）の画素データを保持するものとする。このとき、内部ノードＮ１に保持されている電位ＶＮ１（これは画素電極２０の電位でもある）は、第１〜第３電圧状態の３つの電圧状態を示す。本実施形態では、一例として、第１電圧状態（高電圧状態）を５Ｖ，第２電圧状態（中電圧状態）を３Ｖ，第３電圧状態（低電圧状態）を０Ｖとする。
セルフリフレッシュ動作の実行直前の状態において、画素電極２０が第１電圧状態に書き込まれている画素、第２電圧状態に書き込まれている画素、第３電圧状態に書き込まれている画素のそれぞれが混在することが想定される。しかしながら、本実施形態のセルフリフレッシュ動作によれば、画素電極２０がどのような電圧状態に書き込まれていても、同一のシーケンスに基づく電圧印加処理を行うことで、全ての画素回路に対するリフレッシュ動作を実行することができる。この内容につき、タイミング図及び回路図を参照して説明する。
なお、以下では、直前の書き込み動作で第１電圧状態の電圧（高レベル電圧）が書き込まれており、当該高レベル電圧を復元させる場合を「ケースＨ」と呼び、直前の書き込み動作で第２電圧状態（中レベル電圧）が書き込まれており、当該中レベル電圧を復元させる場合を「ケースＭ」と呼び、直前の書き込み動作で第３電圧状態（低レベル電圧）が書き込まれており、当該低レベル電圧を復元させる場合を「ケースＬ」と呼ぶ。
また、第１実施形態で上述したように、各トランジスタの閾値電圧を２Ｖとする。そして、ダイオードＤ１のターンオン電圧を０．６Ｖとする。
＜第１類型＞
まず、第２スイッチ回路２３がトランジスタＴ１とダイオードＤ１のみの直列回路で構成される、第１類型の画素回路２Ａのセルフリフレッシュ動作について説明する。ここでは図７に示す画素回路２Ａを想定する。
まず、第２スイッチ回路２３がトランジスタＴ１とダイオードＤ１のみの直列回路で構成される、第１類型の画素回路２Ａのセルフリフレッシュ動作について説明する。ここでは図７に示す画素回路２Ａを想定する。
図１８に、第１類型のセルフリフレッシュ動作のタイミング図を示す。図１８に示すように、セルフリフレッシュ動作は、２つのステップＳ１，Ｓ２に分解され、更にステップＳ１は２つのフェーズＰ１，Ｐ２を備える。図１８には、セルフリフレッシュ動作の対象となる画素回路２Ａに接続する全てのゲート線ＧＬ，ソース線ＳＬ，ブースト線ＢＳＴ，リファレンス線ＲＥＦ，補助容量線ＣＳＬ，ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。なお、本実施形態では、画素回路アレイの全画素回路が、セルフリフレッシュ動作の対象とする。
更に、図１８では、ケースＨ，Ｍ，Ｌそれぞれにおける内部ノードＮ１の電位（画素電圧）ＶＮ１、及び出力ノードＮ２の電位ＶＮ２の変化を示す波形、並びにトランジスタＴ１〜Ｔ３の各ステップ及び各フェーズにおけるオンオフ状態を示している。なお、図１８では、どのケースに該当するかを括弧付きで明記している。例えば、ＶＮ１（Ｈ）は、ケースＨにおける電位ＶＮ１の変化を示す波形である。
なお、セルフリフレッシュ動作を開始する時刻（ｔ１）より前の時点で、ケースＨでは高レベル書き込みがなされており、ケースＭでは中レベル書き込みがなされており、ケースＬでは低レベル書き込みがなされているものとする。
書き込み動作が実行された後、時間が経過すると、画素回路内の各トランジスタのリーク電流の発生に伴い、内部ノードＮ１の電位ＶＮ１は変動する。ケースＨの場合、書き込み動作直後においてはＶＮ１が５Ｖであったが、この値は時間が経過することで当初よりも低い値を示す。同様に、ケースＭの場合においても、書き込み動作直後においてはＶＮ１が３Ｖであったが、この値は時間が経過することで当初よりも低い値を示す。これらケースＨ，Ｍの場合において、内部ノードＮ１の電位が経時的に徐々に低下するのは、主としてオフ状態のトランジスタを介してリーク電流が低電位（例えば接地線）に向かって流れることによる。
また、ケースＬの場合においては、書き込み動作直後においては、電位ＶＮ１は０Ｖであったが、時間経過と共に少し上昇することがある。これは、例えば他の画素回路への書き込み動作時においてソース線ＳＬに書き込み電圧が印加されることにより、非選択の画素回路であっても、非導通のトランジスタを介してソース線ＳＬから内部ノードＮ１に向けてリーク電流が流れることによる。
図１８では、時刻ｔ１において、ＶＮ１（Ｈ）が５Ｖより少し低く、ＶＮ１（Ｍ）が３Ｖより少し低く、ＶＮ１（Ｌ）が０Ｖより少し高く表示されている。これらは上記の電位変動を考慮したものである。
本実施形態のセルフリフレッシュ動作は、大きく２つのステップＳ１，Ｓ２に分けられる。ステップＳ１は「リフレッシュステップ」に対応し、ステップＳ２は「待機ステップ」に対応する。
ステップＳ１では、パルス電圧を印加することで、ケースＨ及びケースＭに対するリフレッシュ動作を直接的に実行する。一方、ステップＳ２では、ステップＳ１より長い時間（例えば１０倍以上の時間）にわたって一定の電圧を印加することで、ケースＬに対するリフレッシュ動作を間接的に実行する。なお、「直接的に実行する」とは、内部ノードＮ１とソース線ＳＬを第２スイッチ回路２３を介して導通させることで、ソース線ＳＬに印加された電圧を内部ノードＮ１に与えて、内部ノードの電位ＶＮ１を目標値に設定することを表わしている。また、「間接的に実行する」とは、内部ノードＮ１とソース線ＳＬとは第２スイッチ回路２３を介して導通しないものの、非導通の第１スイッチ回路２２を介して内部ノードＮ１とソース線ＳＬとの間で微少に流れるリーク電流を用いることで、内部ノードＮ１の電位ＶＮ１を目標値に近づけることを表わしている。
また、ステップＳ１において、各フェーズＰ１，Ｐ２は、ケースＨとケースＭのどちらをリフレッシュするかという点に違いがある。図１８では、フェーズＰ１においてケースＨ（高電圧書き込み）の内部ノードＮ１のみをリフレッシュし、フェーズＰ２においてケースＭ（中電圧書き込み）の内部ノードＮ１のみをリフレッシュする。以下、この動作につき詳細に説明する。
《ステップＳ１／フェーズＰ１》
時刻ｔ１より開始されるフェーズＰ１では、ゲート線ＧＬにトランジスタＴ３が完全にオフ状態となるような電圧を印加する。ここでは−５Ｖとする。なお、セルフリフレッシュ動作実行中は、トランジスタＴ３は常時オフであるため、このゲート線ＧＬへの印加電圧は、セルフリフレッシュ動作実行中は不変として良い。
時刻ｔ１より開始されるフェーズＰ１では、ゲート線ＧＬにトランジスタＴ３が完全にオフ状態となるような電圧を印加する。ここでは−５Ｖとする。なお、セルフリフレッシュ動作実行中は、トランジスタＴ３は常時オフであるため、このゲート線ＧＬへの印加電圧は、セルフリフレッシュ動作実行中は不変として良い。
対向電極８０に印加する対向電圧Ｖｃｏｍ、及び補助容量線ＣＳＬに印加する電圧は、０Ｖとする。これは０Ｖに限る趣旨ではなく、時刻ｔ１より前の時点における電圧値をそのまま維持するものとして良い。なお、これらの電圧についても、セルフリフレッシュ動作実行中は不変として良い。
ソース線ＳＬには、時刻ｔ１において、リフレッシュ動作によって復元したい内部ノードＮ１の目標電圧に、ダイオードＤ１のターンオン電圧Ｖｄｎを加えた電圧を印加する。フェーズＰ１では、リフレッシュ対象がケースＨであるため、内部ノードＮ１の目標電圧は５Ｖである。従って、ダイオードＤ１のターンオン電圧Ｖｄｎを０．６Ｖとすると、ソース線ＳＬには５．６Ｖを印加する。
なお、この内部ノードＮ１の目標電圧が「リフレッシュ目標電圧」に対応し、ダイオードＤ１のターンオン電圧Ｖｄｎが「第１調整電圧」に対応し、リフレッシュステップＳ１において実際にソース線ＳＬに印加される電圧が「リフレッシュ入力電圧」に対応する。この言葉を用いると、〈リフレッシュ入力電圧＝リフレッシュ目標電圧＋第１調整電圧〉と規定される。フェーズＰ１では、リフレッシュ入力電圧が５．６Ｖである。
リファレンス線ＲＥＦには、時刻ｔ１において、内部ノードＮ１がリフレッシュ対象となっている電圧状態（階調）及びそれよりも高い電圧状態（高階調）を示す場合にはトランジスタＴ２が非導通となり、リフレッシュ対象となっている電圧状態（階調）よりも低い電圧状態（低階調）を示す場合にはトランジスタＴ２が導通となるような電圧を印加する。フェーズＰ１の場合、リフレッシュ対象はケースＨ（第１電圧状態）であり、これよりも高電圧の電圧状態はないため、リファレンス線ＲＥＦに対し、内部ノードＮ１が第１電圧状態（ケースＨ）の場合のみトランジスタＴ２が非導通状態となり、第２電圧状態（ケースＭ）及び第３電圧状態（ケースＬ）の場合にはトランジスタＴ２が導通状態となるような電圧を印加する。
より具体的には、トランジスタＴ２の閾値電圧Ｖｔ２は２Ｖであるため、５Ｖ（＝３＋２）より高い電圧をリファレンス線ＲＥＦに印加することで、ケースＭにおけるトランジスタＴ２を導通状態とすることができる。一方、７Ｖ（＝５＋２）より高い電圧をリファレンス線ＲＥＦに印加すると、フェーズＰ１における対象であるケースＨにおけるトランジスタＴ２も導通してしまう。従って、リファレンス線ＲＥＦには、５Ｖと７Ｖの間の電圧を印加すれば良い。
なお、内部ノードＮ１の電位は、上述したリーク電流の発生等によって、セルフリフレッシュ動作実行前の時点では、直前の書き込み動作によって書き込まれた電圧状態から一定レベル低下していることが想定される。つまり、ケースＭに対応する内部ノードＮ１の電位ＶＮ１が、セルフリフレッシュ動作実行前の時点で２．５Ｖ程度に低下している可能性もある。このとき、仮にリファレンス線ＲＥＦに５．１Ｖ程度の電圧を印加した場合には、内部ノードＮ１の電位低下の程度によってはケースＭの場合にもトランジスタＴ２が非導通となる可能性があるため、ここではある程度の余裕を持って６．５Ｖとした。
リファレンス線ＲＥＦに６．５Ｖを印加した場合、内部ノードＮ１の電位ＶＮ１が４．５Ｖ以上の画素回路においては、トランジスタＴ２が非導通となる。一方、ＶＮ１が４．５Ｖより低い画素回路においては、トランジスタＴ２が導通となる。直前の書き込み動作において５Ｖに書き込まれたケースＨの内部ノードＮ１は、リーク電流の発生によって０．５Ｖ以上低下しない時間内においてこのセルフリフレッシュ動作を実行することにより、ＶＮ１が４．５Ｖ以上を実現するため、トランジスタＴ２は非導通となる。一方、直前の書き込み動作によって３Ｖに書き込まれたケースＭの内部ノードＮ１、０Ｖに書き込まれたケースＬの内部ノードＮ１は、時間が経過しても４．５Ｖ以上となることはなく、これらについてはトランジスタＴ２は導通する。
以上を踏まえれば、リファレンス線ＲＥＦに印加する電圧ＶｒｅｆからトランジスタＴ２の閾値電圧Ｖｔ２を引いた値が、このフェーズでリフレッシュ動作の対象となっているケースＨにおける内部ノード電位ＶＮ１と、それよりも一段階電圧状態の低いケースＭにおける内部ノード電位ＶＮ１の間に位置している必要がある。言い換えると、このフェーズＰ１では、リファレンス線ＲＥＦへの印加電圧Ｖｒｅｆが、３Ｖ＜（Ｖｒｅｆ−Ｖｔ２）＜５Ｖの条件を満たすような値である必要がある。Ｖｒｅｆ−Ｖｔ２の電圧が「リフレッシュ分離電圧」に対応し、Ｖｔ２が「第２調整電圧」に対応し、Ｖｒｅｆが「リフレッシュ基準電圧」に対応する。これらの言葉を用いて上記の条件を記載すれば、フェーズＰ１においてリファレンス線ＲＥＦに印加する「リフレッシュ基準電圧」は、リフレッシュ動作の対象となっている電圧状態（階調）と、それよりも一段階低い電圧状態（階調）の間の中間電圧で規定される「リフレッシュ分離電圧」に、トランジスタＴ２の閾値電圧に相当する「第２調整電圧」を加えた電圧値に対応する。
ブースト線ＢＳＴには、前記のようにトランジスタＴ２が非導通とされたケースＨにおいてトランジスタＴ１を導通状態とし、トランジスタＴ２が導通しているケースＭ及びＬにおいてトランジスタＴ１を非導通状態とする範囲内の電圧を印加する。
ブースト線ＢＳＴは、ブースト容量素子Ｃｂｓｔの一端に接続されている。このため、ブースト線ＢＳＴに高レベル電圧を印加すると、ブースト容量素子Ｃｂｓｔの他端の電位、すなわち出力ノードＮ２の電位ＶＮ２が突き上げられる。このように、ブースト線ＢＳＴに印加する電圧を上昇させることで出力ノードＮ２の電位を突き上げることを、以下では、「ブースト突き上げ」と呼ぶ。
上述したように、ケースＨの場合、フェーズＰ１においてトランジスタＴ２が非導通である。このため、ブースト突き上げによるノードＮ２の電位変動量は、ブースト容量ＣｂｓｔとノードＮ２に寄生する全容量の比率によって決定する。一例として、この比率を０．７とすると、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極すなわちノードＮ２は、ほぼ０．７ΔＶｂｓｔだけ上昇することとなる。
ケースＨの場合、時刻ｔ１において内部ノードＮ１の電位ＶＮ１（Ｈ）はほぼ５Ｖを示す。トランジスタＴ１のゲート、すなわち出力ノードＮ２に、ＶＮ１（Ｈ）よりも閾値電圧２Ｖ以上高い電位を与えればトランジスタＴ１は導通する。本実施形態では、時刻ｔ１においてブースト線ＢＳＴに印加する電圧を１０Ｖとする。この場合、出力ノードＮ２の電位は７Ｖ上昇することとなる。第４実施形態で後述するように、書き込み動作においては、トランジスタＴ２は導通されているため、時刻ｔ１の直前の時点でノードＮ２はノードＮ１とほぼ同電位（５Ｖ）を示す。これにより、ブースト突き上げによって当該ノードＮ２の電位は１２Ｖ程度を示す。よって、トランジスタＴ１にはゲートとノードＮ１の間に閾値電圧以上の電位差が生じるため、当該トランジスタＴ１が導通する。
他方、フェーズＰ１においてトランジスタＴ２が非導通であるケースＭやケースＬの場合、ケースＨとは異なり、出力ノードＮ２と内部ノードＮ１が電気的に接続している。この場合、ブースト突き上げによる出力ノードＮ２の電位変動量は、ブースト容量Ｃｂｓｔ及びノードＮ２の全寄生容量に加えて、内部ノードＮ１の全寄生容量の影響を受ける。
内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されており、この内部ノードＮ１に寄生する全容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされることは上述した通りである。そして、ブースト容量Ｃｂｓｔは液晶容量Ｃｐと比べてはるかに小さい値である。従って、これらの総容量に対するブースト容量の比率は極めて小さく、例えば０．０１以下程度の値となる。この場合、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極、すなわち出力ノードＮ２は、高々０．０１ΔＶｂｓｔ程度しか上昇しない。つまり、ケースＭ及びケースＬの場合、ΔＶｂｓｔ＝１０Ｖとしても、出力ノードＮ２の電位ＶＮ２（Ｍ），ＶＮ２（Ｌ）はほとんど上昇しないこととなる。
ケースＭの場合、電位ＶＮ２（Ｍ）は時刻ｔ１の直前においてほぼ３Ｖを示している。また、ケースＬの場合、ＶＮ２（Ｌ）は時刻ｔ１の直前においてほぼ０Ｖを示している。従って、両ケース共に、時刻ｔ１でブースト突き上げを行っても、トランジスタＴ１のゲートには同トランジスタを導通させるに十分な電位が与えられない。つまり、ケースＨとは異なり、トランジスタＴ１は依然として非導通状態を示す。
なお、ケースＭ，Ｌの場合、時刻ｔ１の直前における出力ノードＮ２の電位は、必ずしもそれぞれ３Ｖ，０Ｖである必要はなく、ブースト線ＢＳＴへのパルス電圧印加に伴う微少な電位変動を考慮してもトランジスタＴ１が導通しないような電位であれば良い。同様にケースＨの場合、時刻ｔ１の直前におけるノードＮ１の電位は、必ずしも５Ｖである必要はなく、トランジスタＴ２が非導通状態の下でブースト突き上げがされることによる電位変動を考慮してトランジスタＴ１が導通するような電位であれば良い。
ケースＨの場合、ブースト突き上げがされることで、トランジスタＴ１が導通する。また、ソース線ＳＬには５．６Ｖが印加されているため、内部ノードＮ１の電位ＶＮ１（Ｈ）が５Ｖから少し低下しているとすれば、ソース線ＳＬと内部ノードＮ１の間にはダイオードＤ１のターンオン電圧Ｖｄｎ以上の電位差が生じている。よって、ソース線ＳＬから内部ノードＮ１に向かう方向にダイオードＤ１は導通し、ソース線ＳＬから内部ノードＮ１に向けて電流が流れる。これにより、内部ノードＮ１の電位ＶＮ１（Ｈ）は上昇する。なお、この電位上昇は、ソース線ＳＬと内部ノードＮ１の電位差が、ダイオードＤ１のターンオン電圧Ｖｄｎに等しくなるまで起こり、前記電位差がＶｄｎに等しくなった時点で停止する。ここでは、ソース線ＳＬの印加電圧が５．６Ｖであり、ダイオードＤ１のターンオン電圧Ｖｄｎが０．６Ｖであるので、内部ノードＮ１の電位ＶＮ１（Ｈ）は５Ｖまで上昇した時点で停止する。つまり、ケースＨにおけるリフレッシュ動作が実行される。
そして、上述したように、ケースＭ、Ｌにおいては、いずれもトランジスタＴ１が非導通であるため、ソース線ＳＬと内部ノードＮ１は導通していない。よってソース線ＳＬへの印加電圧は、内部ノードＮ１の電位ＶＮ１（Ｍ），ＶＮ１（Ｌ）の電位には影響しない。
以上をまとめると、内部ノードＮ１の電位が、リフレッシュ分離電圧以上でリフレッシュ目標電圧以下となっている画素回路に対して、リフレッシュ動作が実行されることとなる。フェーズＰ１では、リフレッシュ分離電圧を４．５Ｖ（＝６．５−２Ｖ）、リフレッシュ目標電圧を５Ｖとしたため、内部ノードＮ１の電位ＶＮ１が４．５Ｖ以上５Ｖ以下の画素回路に対してのみ、すなわちケースＨに対してのみ電位ＶＮ１を５Ｖにリフレッシュする動作が行われる。
なお、フェーズＰ１が終了後は、ソース線ＳＬ，ブースト線ＢＳＴ，リファレンス線ＲＥＦの各線への電圧印加をいったん停止する。その後、時刻ｔ２より次のフェーズＰ２へ移行する。
《ステップＳ１／フェーズＰ２》
時刻ｔ２より開始されるフェーズＰ２では、ケースＭ（中電圧書き込みノード）をリフレッシュ対象とする。
時刻ｔ２より開始されるフェーズＰ２では、ケースＭ（中電圧書き込みノード）をリフレッシュ対象とする。
具体的には、リフレッシュ入力電圧としてソース線ＳＬに３．６Ｖを印加する。この３．６Ｖは、フェーズＰ２における内部ノードＮ１のリフレッシュ目標電圧（３Ｖ）に、ダイオードＤ１のターンオン電圧Ｖｄｎを加えた値である。
そして、リファレンス線ＲＥＦには、内部ノードＮ１がリフレッシュ対象となっている電圧状態（ケースＭ）及びそれよりも高い電圧状態（ケースＨ）を示す場合にはトランジスタＴ２が非導通となり、リフレッシュ対象となっている電圧状態（ケースＭ）よりも低い電圧状態（ケースＬ）を示す場合にはトランジスタＴ２が導通となるような電圧を印加する。フェーズＰ１の場合と同様に考えれば、２Ｖより高い電圧をリファレンス線ＲＥＦに印加することで、ケースＬにおけるトランジスタＴ２を導通状態とすることができる。一方、５Ｖより高い電圧をリファレンス線ＲＥＦに印加すると、ケースＭにおけるトランジスタＴ２も導通してしまう。従って、形式的にはリファレンス線ＲＥＦには、２Ｖと５Ｖの間の電圧を印加すれば良いこととなる。しかし、フェーズＰ１と同様にある程度の余裕を持って電圧を印加する必要があるため、ここでは一例として４．５Ｖを印加するものとしている。この４．５ＶがフェーズＰ２におけるリフレッシュ基準電圧に相当し、トランジスタＴ２の閾値電圧分だけ減じた値である２．５Ｖがリフレッシュ分離電圧に相当する。
このとき、内部ノードＮ１の電位ＶＮ１が、リフレッシュ分離電圧である２．５Ｖ以上であれば、トランジスタＴ２は非導通となる。一方、ＶＮ１が２．５Ｖより低い画素回路においては、トランジスタＴ２が導通となる。つまり、直前の書き込み動作によって５Ｖに書き込まれたケースＨ，３Ｖに書き込まれたケースＭにおいては、いずれもＶＮ１が２．５Ｖ以上であるためトランジスタＴ２は非導通となる。一方、直前の書き込み動作によって０Ｖに書き込まれたケースＬは、ＶＮ１が２．５Ｖより低いためトランジスタＴ２は導通する。
ブースト線ＢＳＴには、トランジスタＴ２が非導通とされたケースＨ，ＭにおいてトランジスタＴ１を導通状態とし、トランジスタＴ２が導通しているケースＬにおいてトランジスタＴ１を非導通状態とする範囲内の電圧を印加する。ここでは、フェーズＰ１と同様に１０Ｖとする。ケースＨ，Ｍにおいてはブースト突き上げによって出力ノードＮ２の電位が突き上げられるためトランジスタＴ１が導通する一方、ケースＬにおいてはブースト突き上げを行っても出力ノードＮ２の電位ＶＮ２（Ｌ）がほとんど変化しないため、トランジスタＴ１は導通しない。この原理はフェーズＰ１と同様であり、詳細な説明を省略する。
ケースＨの場合、ブースト突き上げがされることで、トランジスタＴ１が導通する。しかし、ソース線ＳＬには３．６Ｖが印加されている。内部ノードＮ１の電位ＶＮ１（Ｈ）が５Ｖから少し低下しているとしてもその低下分は１Ｖ未満である。すると、ソース線ＳＬから内部ノードＮ１に向けて逆バイアス状態となっており、ダイオードＤ１の整流作用によってソース線ＳＬと内部ノードＮ１とが導通しない。つまり、内部ノードＮ１の電位ＶＮ１（Ｈ）が、ソース線ＳＬの印加電圧の影響を受けるということはない。
ケースＭの場合も、ブースト突き上げがされることで、トランジスタＴ１が導通する。ソース線ＳＬには３．６Ｖが印加されているため、内部ノードＮ１の電位ＶＮ１（Ｍ）が３Ｖから少し低下しているとすれば、ソース線ＳＬと内部ノードＮ１の間にはダイオードＤ１のターンオン電圧Ｖｄｎ以上の電位差が生じている。よって、ソース線ＳＬから内部ノードＮ１に向かう方向にダイオードＤ１は導通し、ソース線ＳＬから内部ノードＮ１に向けて電流が流れる。これにより、内部ノードＮ１の電位ＶＮ１（Ｍ）は、ソース線ＳＬと内部ノードＮ１の電位差がターンオン電圧Ｖｄｎ（＝０．６Ｖ）に等しくなるまで上昇する。つまり、ＶＮ１（Ｍ）は、３Ｖまで上昇した後、その電位を維持する。これにより、ケースＨにおけるリフレッシュ動作が実行される。
そして、上述したように、ケースＬにおいては、トランジスタＴ１が非導通であるため、ソース線ＳＬと内部ノードＮ１は導通していない。よってソース線ＳＬへの印加電圧は、内部ノードＮ１のＶＮ１（Ｌ）の電位には影響しない。
以上をまとめると、フェーズＰ２では、リフレッシュ分離電圧を２．５Ｖ（＝４．５−２Ｖ）、リフレッシュ目標電圧を３Ｖとしたため、内部ノードＮ１の電位ＶＮ１が２．５Ｖ以上３Ｖ以下の画素回路に対してのみ、すなわちケースＭのみが、電位ＶＮ１を３Ｖにリフレッシュする動作が行われる。
なお、フェーズＰ２が終了後は、ソース線ＳＬ，ブースト線ＢＳＴ，リファレンス線ＲＥＦの各線への電圧印加を停止し、待機ステップＳ２へと移行する。
《ステップＳ２》
時刻ｔ３より開始されるステップＳ２では、リファレンス線ＲＥＦに対し、内部ノードＮ１の電位ＶＮ１にかかわらず、常にトランジスタＴ２が導通するような電圧を印加する。ここでは１０Ｖとする。その他の信号線は、フェーズＰ２終了時点と同じ電圧状態を継続する。
時刻ｔ３より開始されるステップＳ２では、リファレンス線ＲＥＦに対し、内部ノードＮ１の電位ＶＮ１にかかわらず、常にトランジスタＴ２が導通するような電圧を印加する。ここでは１０Ｖとする。その他の信号線は、フェーズＰ２終了時点と同じ電圧状態を継続する。
このような電圧状態とするとき、全てのケースＨ，Ｍ，Ｌにおいて、トランジスタＴ２が導通し、トランジスタＴ１は非導通となる。また、ゲート線ＧＬには低レベル電圧が印加されたままであるため、依然としてトランジスタＴ３も非導通である。よって、内部ノードＮ１の電位ＶＮ１は、リフレッシュステップＳ１終了直後の状態が維持される。また、出力ノードＮ２は、内部ノードＮ１と導通するため、ＶＮ２がＶＮ１と等しくなる。
その後、時刻ｔ４において、リファレンス線ＲＥＦの印加電圧を低レベル（０Ｖ）にシフトする。これにより、トランジスタＴ２は非導通となる。
このステップＳ２は、ステップＳ１よりも十分長い時間にわたって同一の電圧状態を維持するものとする。この間、ソース線ＳＬには０Ｖが印加されているため、非導通のトランジスタＴ３を介して、内部ノードＮ１からソース線ＳＬに向かう方向にリーク電流が発生する。上述したように、時刻ｔ１の時点においてＶＮ１（Ｌ）が０Ｖより少し高い値であっても、この待機ステップＳ２の期間にわたって、ＶＮ１（Ｌ）は徐々に０Ｖに近付いていく。これによって、「間接的に」ケースＬのリフレッシュ動作が行われる。
しかしながら、このリーク電流の発生は、ケースＬの場合に限定されるものではなく、ケースＨやケースＭの場合にも発生する。このため、ケースＨやケースＭにおいても、ステップＳ１直後の時点でそれぞれ５Ｖ，３ＶにＶＮ１がリフレッシュされたが、ステップＳ２においては、少しずつＶＮ１が低下することとなる。したがって、待機ステップＳ２の電圧状態が一定時間経過した時点で、再びリフレッシュステップＳ１を実行することで、再度各ケースＨ，Ｍに対してリフレッシュ動作を実行することが望ましい。
以上のように、このリフレッシュステップＳ１と待機ステップＳ２を繰り返すことで、ケースＨ，Ｍ，Ｌのそれぞれに対し、内部ノードＮ１の電位ＶＮ１を直前の書き込み状態に復帰させることができる。
従来のように、ソース線ＳＬを介した、いわゆる「書き込み動作」によって各画素回路に対してリフレッシュ動作を行う場合、ゲート線ＧＬを１本ずつ垂直方向に走査する必要がある。このため、ゲート線ＧＬに対しゲート線の数（ｎ）だけ高レベル電圧を印加する必要がある。また、直前の書き込み動作において書き込まれた電位レベルと同一の電位レベルを、各ソース線ＳＬに印加する必要があるため、各ソース線ＳＬに対してもそれぞれ最大ｎ回の充放電動作を必要とする。
これに対し、本実施形態によれば、リフレッシュステップＳ１においては２回に分けてパルス電圧の印加を行い、その後の待機ステップにおいては一定の電圧状態を維持するのみで、内部ノードＮ１の電圧状態にかかわらず、全ての画素回路に対して、内部ノードＮ１の電位、すなわち画素電極２０の電圧を書き込み動作時の電位状態に復帰することが可能となる。つまり、１フレーム期間内において、各画素の画素電極２０の電位を復帰させるために各線に印加する印加電圧を変化させる回数を大幅に減少させることができ、更には、その制御内容も簡素化できる。このため、ゲートドライバ１４及びソースドライバ１３の消費電力量を大きく削減することができる。
なお、図１８を参照しながら説明した上記のセルフリフレッシュ動作は、図７の画素回路２Ａを想定したものであったが、図８に示す変形型の画素回路においても、全く同様の方法でセルフリフレッシュ動作が実行できることは明らかである。
また、第２スイッチ回路２３内に複数個のダイオードＤ１を備える場合には、第２スイッチ回路２３内において、ソース線ＳＬから内部ノードＮ１に向けて、ターンオン電圧ＶｄｎにダイオードＤ１の個数倍以上の電位差を有しないと、ソース線ＳＬと内部ノードＮ１が導通しない。従って、例えば第２スイッチ回路２３内にダイオードＤ１を２つ備える場合であれば、ソース線ＳＬに印加するリフレッシュ入力電圧として、各ケース毎のリフレッシュ目標電圧に、ターンオン電圧Ｖｄｎの２倍の値を第１調整電圧として加えた大きさの電圧を印加する必要がある。その他の点については、図１８と同様の方法でセルフリフレッシュ動作を実行できる。
なお、図１８に示す電圧印加方法に代えて、以下の方法によることも可能である。
１） 図１８では、フェーズＰ１でケースＨに対してリフレッシュ動作を実行し、その後にケースＭに対してリフレッシュ動作を実行した。この順序を逆転させることも可能である。
なお、ステップＳ１とステップＳ２の順序については、ステップＳ１とＳ２を繰り返すことを考えれば、あまり意味のある議論ではない。
２） ブースト線ＢＳＴには、フェーズＰ１，Ｐ２の双方において１０Ｖを印加するものとした。しかし、あくまでフェーズＰ１ではケースＨのトランジスタＴ１を導通し、フェーズＰ２ではケースＭのトランジスタＴ１を導通すれば良い。フェーズＰ２では、ソース線ＳＬに印加される電圧が３．６Ｖであり、トランジスタＴ３の閾値電圧が２Ｖであるので、ダイオードＤ１のターンオン電圧Ｖｄｎを考慮しなければ、少なくとも５．６Ｖ以上の電圧を印加すれば良い。つまり、フェーズＰ２では、ケースＭにおけるトランジスタＴ１が導通する範囲内において、フェーズＰ１よりもブースト線ＢＳＴへの印加電圧を小さくすることが可能である。
３） 待機ステップＳ２では、時刻ｔ３〜ｔ４にかけてリファレンス線ＲＥＦに高レベル電圧（１０Ｖ）を印加した。この電圧印加は、あくまで出力ノードＮ２の電位ＶＮ２を、内部ノードＮ１の電位ＶＮ１に等しくするために行われるものである。よって、ステップＳ２の期間内であれば、どのタイミングでリファレンス線ＲＥＦに高レベル電圧を印加しても良い。
４） 図１８では、リフレッシュステップＳ１において、フェーズＰ１のリフレッシュ動作の後、いったんソース線ＳＬ並びにリファレンス線ＲＥＦを低レベル（０Ｖ）に低下させてからフェーズＰ２のリフレッシュ動作を行っている。しかし、これらの線に対する印加電圧については、必ずしも低レベルに低下させなくても良い。例えば、図１９のように、フェーズＰ１とＰ２の間、すなわち、ブースト線ＢＳＴのレベルが低レベル（０Ｖ）に低下している間に、ソース線ＳＬ及びリファレンス線ＲＥＦを、フェーズＰ２で印加すべき値に設定するものとしても良い。このようにすることで、図１８の場合と比較して、ソース線ＳＬ及びリファレンス線ＲＥＦへの印加電圧の変動幅を小さくすることができる。
５） 上記実施形態では、一連のセルフリフレッシュ動作として、リフレッシュステップＳ１でケースＨとケースＭに対してリフレッシュ動作を行い、その後に待機ステップＳ２を行うという動作を繰り返し実行することを想定した。これに対し、あるタームのリフレッシュステップＳ１内においては、所定の階調に対してリフレッシュ動作を行い、その後に待機ステップＳ２を行った後、次のタームのリフレッシュステップＳ１において、別の階調に対してリフレッシュ動作を行う構成としても良い（図２０参照）。図２０では、タームＴ１のリフレッシュステップＳ１において、ケースＨのノードＮ１に対してリフレッシュ動作を行い（Ｐ１）、待機ステップＳ２を経た後、次のタームＴ２のリフレッシュステップＳ１でケースＭのノードＮ１に対してリフレッシュ動作を行っている（Ｐ２）。このように、各ターム毎にリフレッシュ動作を行う対象の階調を変更しても良い。
＜第２類型＞
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子が選択線ＳＥＬに接続される第２類型に属する画素回路について説明する。
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子が選択線ＳＥＬに接続される第２類型に属する画素回路について説明する。
まず、図９に示した第２類型の画素回路２Ｂに対するセルフリフレッシュ動作を実行する場合につき、説明する。図７に示す画素回路２Ａと比較した場合、トランジスタＴ１とダイオードＤ１に加えて、トランジスタＴ４によっても、第２スイッチ回路２３の導通状態が制御される点が異なる。
ここで、第１類型において上述したように、第２スイッチ回路２３を介してソース線ＳＬと内部ノードＮ１を導通させるのは、リフレッシュステップＳ１の間だけである。そして、各リフレッシュステップＳ１では、ダイオードＤ１又はトランジスタＴ１によって、リフレッシュ動作の対象とするケースのみが導通するように制御され、他のケースは、ダイオードＤ１が逆バイアスとなるか、トランジスタＴ１が非導通となることで、第２スイッチ回路２３が非導通とされていた。この点においては、第２類型においても変わるところはない。
第２類型の場合、トランジスタＴ４を備えているが、このトランジスタＴ４の導通状態を制御するための選択線ＳＥＬを、ブースト線ＢＳＴとは別に備えている。従って、リフレッシュステップＳ１の間にわたって、常時トランジスタＴ４が導通状態となるように選択線ＳＥＬに電圧印加を行っておけば、第１類型と全く同じ電圧状態を実現することができる。この場合のタイミング図を図２１に示す。なお、ここでは選択線ＳＥＬに対する印加電圧を１０Ｖとした。
無論、ブースト線ＢＳＴに対してブースト電圧を印加するタイミングと同じタイミングで選択線ＳＥＬにパルス状に電圧を印加しても良い。この場合のタイミング図を図２２に示す。
上記の説明は、図１０〜図１１に示す画素回路２Ｂ、図１２〜図１５に示す画素回路２Ｃにおいて当てはまるものであることは言うまでもなく、その説明を割愛する。
＜第３類型＞
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子がブースト線ＢＳＴに接続される第３類型に属する画素回路について説明する。
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子がブースト線ＢＳＴに接続される第３類型に属する画素回路について説明する。
第３類型に属する各画素回路は、第２類型に属する各画素回路に対し、トランジスタＴ４の制御端子の接続先をブースト線ＢＳＴに変更し、選択線ＳＥＬを備えなくした構成である。従って、第２類型の画素回路とは異なり、トランジスタＴ４の導通制御は、ブースト線ＢＳＴによって左右されることとなる。
しかしながら、図２２に示したように、第２類型において、ブースト線ＢＳＴと同じタイミングで選択線ＳＥＬにパルス電圧を印加しても、第１類型の各画素回路と全く同様の電圧状態を実現することができる。そして、このことは、トランジスタＴ４の制御端子をブースト線ＢＳＴに接続しても、全く同じ電圧状態を実現できることを意味するものである。
従って、図１８と同じ電圧状態とすることで、図１６の画素回路２Ｄに対してもセルフリフレッシュ動作を実行することができる。そして、このことは、図１７の画素回路２Ｅに対しても当てはまるものである。詳細な説明は割愛する。
［第３実施形態］
第３実施形態では、第２実施形態とは異なる電圧印加方法によってセルフリフレッシュ動作を実行する場合につき、図面を参照して説明する。なお、本実施形態のセルフリフレッシュ動作は、第２実施形態と同様、リフレッシュステップＳ１と待機ステップＳ２に分けられる。
第３実施形態では、第２実施形態とは異なる電圧印加方法によってセルフリフレッシュ動作を実行する場合につき、図面を参照して説明する。なお、本実施形態のセルフリフレッシュ動作は、第２実施形態と同様、リフレッシュステップＳ１と待機ステップＳ２に分けられる。
第２実施形態では、フェーズＰ１においてケースＨ（高電圧書き込み）の内部ノードＮ１のみをリフレッシュし、フェーズＰ２においてケースＭ（中電圧書き込み）の内部ノードＮ１のみをリフレッシュする動作であった。そして、ステップＳ１では、これらフェーズＰ１、フェーズＰ２において、それぞれブースト線ＢＳＴに対するパルス電圧印加を行う必要があった。
これに対し、本実施形態では、後述するように、フェーズＰ１においてケースＭ（中電圧書き込み）の内部ノードＮ１のみをリフレッシュし、フェーズＰ２においてケースＨ（高電圧書き込み）の内部ノードＮ１のみをリフレッシュする。そして、ステップＳ１では、フェーズＰ１からＰ２にかけてブースト線ＢＳＴに対して高レベル電圧を与える。これにより、ステップＳ１においてブースト線ＢＳＴに対する印加電圧の変化回数が削減され、セルフリフレッシュ動作時の電力消費量を削減できるというものである。以下、この動作につき詳細に説明する。
＜第１類型＞
第１類型の画素回路２Ａに対し、本実施形態のセルフリフレッシュ動作を行う場合につき、図２３のタイミング図を参照して説明する。画素回路２Ａとしては、第２実施形態の場合と同様、図７に示す画素回路２Ａを想定する。
第１類型の画素回路２Ａに対し、本実施形態のセルフリフレッシュ動作を行う場合につき、図２３のタイミング図を参照して説明する。画素回路２Ａとしては、第２実施形態の場合と同様、図７に示す画素回路２Ａを想定する。
《ステップＳ１／フェーズＰ１》
フェーズＰ１では、ケースＭ（中電圧状態）の書き込みノードＮ１（Ｍ）をリフレッシュ対象とする。
フェーズＰ１では、ケースＭ（中電圧状態）の書き込みノードＮ１（Ｍ）をリフレッシュ対象とする。
時刻ｔ１より開始されるステップＳ１において、ゲート線ＧＬにはトランジスタＴ３が完全にオフ状態となるような電圧を印加する。ここでは−５Ｖとする。なお、セルフリフレッシュ動作実行中は、トランジスタＴ３は常時オフであるため、このゲート線ＧＬへの印加電圧は、セルフリフレッシュ動作実行中は不変として良い。
対向電極８０に印加する対向電圧Ｖｃｏｍ、及び補助容量線ＣＳＬに印加する電圧は０Ｖとする。これは０Ｖに限る趣旨ではなく、時刻ｔ１より前の時点における電圧値をそのまま維持するものとして良い。なお、これらの電圧についても、セルフリフレッシュ動作実行中は不変として良い。
リファレンス線ＲＥＦには、時刻ｔ１において、内部ノードＮ１がリフレッシュ対象となっている電圧状態（階調）及びそれよりも高い電圧状態（高階調）を示す場合にはトランジスタＴ２が非導通となり、リフレッシュ対象となっている電圧状態（階調）よりも低い電圧状態（低階調）を示す場合にはトランジスタＴ２が導通となるような電圧を印加する。フェーズＰ１の場合、リフレッシュ対象は第２電圧状態（ケースＭ）であり、リファレンス線ＲＥＦに対し、内部ノードＮ１が第２電圧状態（ケースＭ）および第１電圧状態（ケースＨ）の場合にトランジスタＴ２が非導通状態となり、第３電圧状態（ケースＬ）の場合にはトランジスタＴ２が導通状態となるような電圧を印加する。
より具体的には、トランジスタＴ２の閾値電圧Ｖｔ２は２Ｖであるため、２Ｖより高い電圧をリファレンス線ＲＥＦに印加することで、ケースＬにおけるトランジスタＴ２を導通状態とすることができる。一方、５Ｖより高い電圧をリファレンス線ＲＥＦに印加すると、フェーズＰ１における対象であるケースＭにおけるトランジスタＴ２も導通してしまう。従って、リファレンス線ＲＥＦには、２Ｖと５Ｖの間の電圧を印加すれば良い。図２３の例ではリファレンス線ＲＥＦに４．５Ｖを印加するものとしている。
リファレンス線ＲＥＦに４．５Ｖを印加した場合、内部ノードＮ１の電位ＶＮ１が２．５Ｖ以上の画素回路においては、トランジスタＴ２が非導通となる。一方、ＶＮ１が２．５Ｖより低い画素回路においては、トランジスタＴ２が導通となる。
直前の書き込み動作において３Ｖに書き込まれたケースＭの内部ノードＮ１は、リーク電流の発生によって０．５Ｖ以上低下しない時間内においてこのセルフリフレッシュ動作を実行することにより、ＶＮ１が２．５Ｖ以上を実現するため、トランジスタＴ２は非導通となる。また、直前の書き込み動作において５Ｖに書き込まれたケースＨの内部ノードＮ１も同様の理由によりＶＮ１が２．５Ｖ以上を実現するため、トランジスタＴ２は非導通となる。一方、直前の書き込み動作によって０Ｖに書き込まれたケースＬの内部ノードＮ１は、時間が経過しても２．５Ｖ以上となることはなく、これについてはトランジスタＴ２は導通する。
ソース線ＳＬには、リフレッシュ動作によって復元したい内部ノードＮ１の目標電圧に、ダイオードＤ１のターンオン電圧Ｖｄｎを加えた電圧を印加する（時刻ｔ２）。ここで、本実施形態のフェーズＰ１では、リフレッシュ対象がケースＭであるため、内部ノードＮ１の目標電圧は３Ｖである。従って、ダイオードＤ１のターンオン電圧Ｖｄｎを０．６Ｖとすると、ソース線ＳＬには３．６Ｖを印加する。なお、リファレンス線ＲＥＦに４．５Ｖを印加する時刻ｔ１とソース線ＳＬに３．６Ｖを印加する時刻ｔ２を同時刻としても良い。
この内部ノードＮ１の目標電圧が「リフレッシュ目標電圧」に対応し、ダイオードＤ１のターンオン電圧Ｖｄｎが「第１調整電圧」に対応し、リフレッシュステップＳ１において実際にソース線ＳＬに印加される電圧が「リフレッシュ入力電圧」に対応する。フェーズＰ１では、このリフレッシュ入力電圧が３．６Ｖである。
ブースト線ＢＳＴには、前記のようにトランジスタＴ２が非導通とされたケースＭ及びケースＨにおいてトランジスタＴ１を導通状態とし、トランジスタＴ２が導通しているケースＬにおいてトランジスタＴ１を非導通状態とする範囲内の電圧を印加する（時刻ｔ３）。ブースト線ＢＳＴは、ブースト容量素子Ｃｂｓｔの一端に接続されている。このため、ブースト線ＢＳＴに高レベル電圧を印加すると、ブースト容量素子Ｃｂｓｔの他端の電位、すなわち出力ノードＮ２の電位が突き上げられる。
上述したように、ケースＭ及びケースＨの場合、フェーズＰ１においてトランジスタＴ２が非導通である。このため、ブースト突き上げによるノードＮ２の電位変動量は、ブースト容量ＣｂｓｔとノードＮ２に寄生する全容量の比率によって決定する。一例として、この比率を０．７とすると、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極すなわちノードＮ２は、ほぼ０．７ΔＶｂｓｔだけ上昇することとなる。
ケースＭの場合、時刻ｔ１において内部ノードＮ１の電位ＶＮ１（Ｍ）はほぼ３Ｖを示す。トランジスタＴ１のゲート、すなわち出力ノードＮ２に、ＶＮ１（Ｍ）よりも閾値電圧２Ｖ以上高い電位を与えればトランジスタＴ１は導通する。本実施形態では、時刻ｔ１においてブースト線ＢＳＴに印加する電圧を１０Ｖとする。この場合、出力ノードＮ２は７Ｖ上昇することとなる。書き込み動作においては、トランジスタＴ２は導通されているため、時刻ｔ１の直前の時点でノードＮ２はノードＮ１とほぼ同電位（約３Ｖ）を示す。これにより、ブースト突き上げによって当該ノードＮ２は１０Ｖ程度を示す。よって、トランジスタＴ１にはゲートとノードＮ１の間に閾値電圧以上の電位差が生じるため、当該トランジスタＴ１が導通する。
ケースＨの場合も同様に、ブースト突き上げによって当該ノードＮ２は１２Ｖ程度を示すため、トランジスタＴ１が導通する。
他方、フェーズＰ１においてトランジスタＴ２が導通であるケースＬの場合、ケースＭ及びケースＨとは異なり、出力ノードＮ２と内部ノードＮ１が電気的に接続している。この場合、ブースト突き上げによる出力ノードＮ２の電位変動量は、ブースト容量Ｃｂｓｔ及びノードＮ２の全寄生容量に加えて、内部ノードＮ１の全寄生容量の影響を受ける。
内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されており、この内部ノードＮ１に寄生する全容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされる。そして、ブースト容量Ｃｂｓｔは液晶容量Ｃｐと比べてはるかに小さい値である。従って、これらの総容量に対するブースト容量の比率は極めて小さく、例えば０．０１以下程度の値となる。この場合、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極、すなわち出力ノードＮ２は、高々０．０１ΔＶｂｓｔ程度しか上昇しない。つまり、ケースＬの場合、ΔＶｂｓｔ＝１０Ｖとしても、出力ノードＮ２の電位ＶＮ２（Ｌ）はほとんど上昇しないこととなる。
ケースＬの場合、ＶＮ２（Ｌ）は時刻ｔ１の直前においてほぼ０Ｖを示している。従って、時刻ｔ１でブースト突き上げを行っても、トランジスタＴ１のゲートには同トランジスタを導通させるに十分な電位が与えられない。つまり、ケースＭとは異なり、トランジスタＴ１は依然として非導通状態を示す。
ケースＭの場合、ブースト突き上げがされることで、トランジスタＴ１が導通する。また、ソース線ＳＬには３．６Ｖが印加されているため、内部ノードＮ１の電位ＶＮ１（Ｍ）が３Ｖから少し低下しているとすれば、ソース線ＳＬと内部ノードＮ１の間にはダイオードＤ１のターンオン電圧Ｖｄｎ以上の電位差が生じている。よって、ソース線ＳＬから内部ノードＮ１に向かう方向にダイオードＤ１は導通し、ソース線ＳＬから内部ノードＮ１に向けて電流が流れる。これにより、内部ノードＮ１の電位ＶＮ１（Ｍ）は上昇する。なお、この電位上昇は、ソース線ＳＬと内部ノードＮ１の電位差が、ダイオードＤ１のターンオン電圧Ｖｄｎに等しくなるまで起こり、前記電位差がＶｄｎに等しくなった時点で停止する。ここでは、ソース線ＳＬの印加電圧が３．６Ｖであり、ダイオードＤ１のターンオン電圧Ｖｄｎが０．６Ｖであるので、内部ノードＮ１の電位ＶＮ１（Ｍ）は３Ｖまで上昇した時点で停止する。つまり、ケースＭにおけるリフレッシュ動作が実行される。
ケースＨの場合もブースト突き上げがされることで、トランジスタＴ１が導通する。しかし、ソース線ＳＬには３．６Ｖが印加されている。内部ノードＮ１の電位ＶＮ１（Ｈ）が５Ｖから少し低下しているとしてもその低下分は１Ｖ未満である。すると、ソース線ＳＬから内部ノードＮ１に向けて逆バイアス状態となっており、ダイオードＤ１の整流作用によってソース線ＳＬと内部ノードＮ１とが導通しない。つまり、内部ノードＮ１の電位ＶＮ１（Ｈ）が、ソース線ＳＬの印加電圧の影響を受けるということはない。
ケースＬにおいてはトランジスタＴ１が非導通であるため、ソース線ＳＬと内部ノードＮ１は導通していない。よってソース線ＳＬへの印加電圧は、内部ノードＮ１の電位ＶＮ１（Ｌ）の電位には影響しない。
以上をまとめると、フェーズＰ１では、内部ノードＮ１の電位がリフレッシュ分離電圧以上でリフレッシュ目標電圧以下となっている画素回路に対して、リフレッシュ動作が実行される。フェーズＰ１では、リフレッシュ分離電圧を２．５Ｖ（＝４．５−２Ｖ）、リフレッシュ目標電圧を３Ｖとしたため、内部ノードＮ１の電位ＶＮ１が２．５Ｖ以上３Ｖ以下の画素回路に対してのみ、すなわちケースＭのみが電位ＶＮ１を３Ｖにリフレッシュする動作が行われる。
《ステップＳ１／フェーズＰ２》
フェーズＰ２では、ケースＨ（高電圧状態）の書き込みノードＮ１（Ｈ）をリフレッシュ対象とする。
フェーズＰ２では、ケースＨ（高電圧状態）の書き込みノードＮ１（Ｈ）をリフレッシュ対象とする。
ブースト線ＢＳＴへの印加電圧はフェーズＰ１から引き続き１０Ｖとする。
リファレンス線ＲＥＦには、時刻ｔ４において、内部ノードＮ１がリフレッシュ対象となっている電圧状態（ケースＨ）を示す場合にはトランジスタＴ２が非導通のままとなり、リフレッシュ対象となっている電圧状態（ケースＨ）よりも低い電圧状態（ケースＭ，Ｌ）を示す場合にはトランジスタＴ２が導通となるような電圧を印加する。
より具体的には、トランジスタＴ２の閾値電圧Ｖｔ２は２Ｖであり、ケースＭの内部ノードＮ１の電圧ＶＮ１（Ｍ）は３Ｖであるため、５Ｖ（＝２＋３）より高い電圧をリファレンス線ＲＥＦに印加することで、ケースＭにおけるトランジスタＴ２を導通状態とすることができる。このとき、当然にケースＬにおけるトランジスタＴ２も導通状態となる。
一方、７Ｖより高い電圧をリファレンス線ＲＥＦに印加すると、ケースＨにおけるトランジスタＴ２も導通してしまう。従って、形式的にはリファレンス線ＲＥＦには、５Ｖと７Ｖの間の電圧を印加すれば良いこととなる。しかし、フェーズＰ１と同様にある程度の余裕を持って電圧を印加する必要があるため、ここでは一例として６．５Ｖを印加するものとしている。この６．５ＶがフェーズＰ２におけるリフレッシュ基準電圧に相当し、トランジスタＴ２の閾値電圧分だけ減じた値である４．５Ｖがリフレッシュ分離電圧に相当する。
このとき、内部ノードＮ１の電位ＶＮ１が、リフレッシュ分離電圧である４．５Ｖ以上であれば、トランジスタＴ２は非導通となる。一方、ＶＮ１が４．５Ｖより低い画素回路においては、トランジスタＴ２が導通となる。つまり、直前の書き込み動作によって５Ｖに書き込まれたケースＨにおいては、ＶＮ１が４．５Ｖ以上であるためトランジスタＴ２は非導通となる。一方、直前の書き込み動作によって０Ｖに書き込まれたケースＬ、３Ｖに書き込まれたケースＭにおいては、ＶＮ１が４．５Ｖより低いためトランジスタＴ２は導通する。
ソース線ＳＬには、リフレッシュ動作によって復元したい内部ノードＮ１の目標電圧に、ダイオードＤ１のターンオン電圧Ｖｄｎを加えた電圧を印加する（時刻ｔ５）。ここで、本実施形態のフェーズＰ２では、リフレッシュ対象がケースＨであるため、内部ノードＮ１の目標電圧は５Ｖである。従って、ダイオードＤ１のターンオン電圧Ｖｄｎを０．６Ｖとすると、ソース線ＳＬには５．６Ｖを印加する。なお、後述するように、本フェーズＰ２では、ソース線ＳＬに５．６Ｖを印加する時刻ｔ５は、リファレンス線ＲＥＦに６．５Ｖを印加する時刻ｔ４よりも後にする必要がある。
ケースＨの場合、トランジスタＴ２がフェーズＰ１から引き続き非導通状態を維持し、内部ノードＮ２の電位がフェーズＰ１の状態を保持することで、トランジスタＴ１が導通する。この状態でソース線ＳＬに５．６Ｖを印加することにより、内部ノードＮ１の電位ＶＮ１（Ｈ）が５Ｖから少し低下しているとすれば、ソース線ＳＬと内部ノードＮ１の間にはダイオードＤ１のターンオン電圧Ｖｄｎ以上の電位差が生じる。よって、ソース線ＳＬから内部ノードＮ１に向かう方向にダイオードＤ１は導通し、ソース線ＳＬから内部ノードＮ１に向けて電流が流れる。これにより、内部ノードＮ１の電位ＶＮ１（Ｈ）は、ソース線ＳＬと内部ノードＮ１の電位差がターンオン電圧Ｖｄｎ（＝０．６Ｖ）に等しくなるまで上昇する。つまり、ＶＮ１（Ｈ）は、５Ｖまで上昇した後、その電位を維持する。これにより、ケースＨにおけるリフレッシュ動作が実行される。
ケースＭの場合につき詳述する。リファレンス線ＲＥＦに６．５Ｖが印加される時刻ｔ４の直前の段階で、ノードＮ２の電位ＶＮ２（Ｍ）は約１２Ｖであり、ＶＮ１（Ｍ）は３Ｖである。この状態で時刻ｔ４においてリファレンス線ＲＥＦに６．５Ｖが印加されると、トランジスタＴ２はノードＮ２からＮ１に向かう方向に導通し、この向きに電流が発生する。しかし、上述したように、ノードＮ２の寄生容量に比べてノードＮ１の寄生容量が遥かに大きいため、この電流発生によりノードＮ２の電位が低下する一方、ノードＮ１の電位は不変となる。ノードＮ２は、ノードＮ１と同電位（すなわち３Ｖ）になるまで電位を低下させた後、電位低下が停止する。なお、この時点では、ケースＭはフェーズＰ１において既にリフレッシュ動作が行われているため、ノードＮ２の電位ＶＮ２（Ｍ）もリフレッシュ動作後のＶＮ１（Ｍ）と同電位となる。
ノードＮ２の電位が、ノードＮ１の電位にトランジスタＴ１の閾値電圧（２Ｖ）を加えた電圧（つまり５Ｖ）を下回ると、トランジスタＴ１は非導通となる。そして、上述のようにノードＮ２はノードＮ１と同電位になって電位変化を停止させるため、その後引き続きトランジスタＴ１は非導通となる。従って、この状態の下で、ソース線ＳＬに５．６Ｖが印加されていても、この電圧がトランジスタＴ１を介してノードＮ１（Ｍ）に供給されるということはない。つまり、フェーズＰ２におけるソース線ＳＬへの印加電圧（５．６Ｖ）は、内部ノードＮ１の電位ＶＮ１（Ｍ）の電位には影響しない。
逆に言えば、時刻ｔ５においてソース線ＳＬに５．６Ｖが印加された場合に、この電圧がケースＭの内部ノードＮ１に供給されないようにするためには、時刻ｔ５の時点でトランジスタＴ１が非導通になっていることが条件となる。リファレンス線ＲＥＦに６．５Ｖを印加する直前の段階ではケースＭのトランジスタＴ１は導通されており、これを非導通とするためには、リファレンス線ＲＥＦに６．５Ｖを印加した後、ノードＮ２の電位ＶＮ２が少なくとも５Ｖを下回っていることが条件となる。このため、時刻ｔ４においてリファレンス線ＲＥＦに６．５Ｖを印加した後、ノードＮ２の電位ＶＮ２が少なくとも５Ｖを下回るまで時間が経過してからソース線ＳＬの印加電圧を５．６Ｖに変更する必要がある。従って、ソース線ＳＬに５．６Ｖを印加する時刻ｔ５は、少なくともリファレンス線ＲＥＦに６．５Ｖを印加する時刻ｔ４よりも後の時刻であることが要求される。図２３においては、トランジスタＴ１（Ｍ）がＯＮからＯＦＦに移行するタイミングを、時刻ｔ４より少し遅らせているのはこのことを表わしている。
ケースＬにおいてはフェーズＰ１から引き続きトランジスタＴ１が非導通であるため、ソース線ＳＬと内部ノードＮ１は導通していない。よってソース線ＳＬへの印加電圧は、内部ノードＮ１の電位ＶＮ１（Ｌ）の電位には影響しない。
以上をまとめると、フェーズＰ２では、内部ノードＮ１の電位がリフレッシュ分離電圧以上でリフレッシュ目標電圧以下となっている画素回路に対して、リフレッシュ動作が実行される。ここでは、リフレッシュ分離電圧を４．５Ｖ（＝６．５−２Ｖ）、リフレッシュ目標電圧を５Ｖとしたため、内部ノードＮ１の電位ＶＮ１が４．５Ｖ以上５Ｖ以下の画素回路に対してのみ、すなわちケースＨに対してのみ電位ＶＮ１を５Ｖにリフレッシュする動作が行われる。
ケースＨのリフレッシュ動作の後、ブースト線ＢＳＴへの電圧印加を停止し（時刻ｔ６）、リファレンス線ＲＥＦに高電圧（ここでは１０Ｖ）を印加して各ケースＨ，Ｍ，ＬにおいてトランジスタＴ２を導通させる（時刻ｔ７）。そして、ソース線ＳＬへの電圧印加を停止する（時刻ｔ８）。なお、時刻ｔ６〜ｔ８の順序はこの順に限られず、また、同時刻に実行しても良い。
《ステップＳ２》
時刻ｔ８以後は、そのままの電圧状態で待機するステップＳ２に移行する（時刻ｔ８〜ｔ９）。このとき、リファレンス線ＲＥＦに高電圧を印加しているため、各ケースＨ，Ｍ，Ｌ共にノードＮ１とＮ２の電位が同電位を示している。待機ステップＳ２がリファレンスステップＳ１よりも十分長い時間確保される点は第２実施形態と同様である。
時刻ｔ８以後は、そのままの電圧状態で待機するステップＳ２に移行する（時刻ｔ８〜ｔ９）。このとき、リファレンス線ＲＥＦに高電圧を印加しているため、各ケースＨ，Ｍ，Ｌ共にノードＮ１とＮ２の電位が同電位を示している。待機ステップＳ２がリファレンスステップＳ１よりも十分長い時間確保される点は第２実施形態と同様である。
以上説明したように、図２３に示す本実施形態のセルフリフレッシュ動作によれば、図１８に示す第２実施形態の場合と比較して、ブースト線ＢＳＴへの電圧変動の回数を抑制することができ、消費電力を更に削減することが可能となる。なお、上記説明は、図７の画素回路２Ａの他、図８に示す変形型の画素回路に対しても同様に当てはまることは言うまでもない。
なお、第２実施形態の場合には、ケースＨとケースＭのリフレッシュ動作の順序を入れ替えることが可能であったが、ブースト線ＢＳＴへの電圧変動回数を１回とした本実施形態の場合には、ケースＭをリフレッシュ動作を行った後にケースＨのリフレッシュ動作を行う必要があり、その逆の順序では行うことができない。なぜなら、先にケースＨのリフレッシュ動作を実行すべくブースト線ＢＳＴに１０Ｖを印加すると、ケースＭのノードＮ２の電位が突き上がらないため、ケースＭのリフレッシュ動作を実行するために再度ブースト線ＢＳＴに電圧変動を生じさせる必要が出るためである。
また、本実施形態では、時刻ｔ１の直前、並びに待機ステップＳ２においてリファレンス線ＲＥＦに１０Ｖ（ケースＨ，Ｍ，ＬによらずトランジスタＴ２が導通する電圧）を印加しているが、第２実施形態のように、リファレンス線ＲＥＦに０Ｖを印加してトランジスタＴ２をオフにしても良い。ただし、本実施形態のような電圧印加とすることで、リファレンス線ＲＥＦへの印加電圧の変動を抑制することができる。
＜第２類型＞
図９に示す第２類型の画素回路２Ｂの場合、トランジスタＴ４を備えているが、このトランジスタＴ４の導通状態を制御するための選択線ＳＥＬを、ブースト線ＢＳＴとは別に備えている。従って、リフレッシュステップＳ１の間にわたって、常時トランジスタＴ４が導通状態となるように選択線ＳＥＬに電圧印加を行っておけば、第１類型と全く同じ電圧状態を実現することができる。この場合のタイミング図を図２４に示す。なお、ここでは選択線ＳＥＬに対する印加電圧を１０Ｖとした。
図９に示す第２類型の画素回路２Ｂの場合、トランジスタＴ４を備えているが、このトランジスタＴ４の導通状態を制御するための選択線ＳＥＬを、ブースト線ＢＳＴとは別に備えている。従って、リフレッシュステップＳ１の間にわたって、常時トランジスタＴ４が導通状態となるように選択線ＳＥＬに電圧印加を行っておけば、第１類型と全く同じ電圧状態を実現することができる。この場合のタイミング図を図２４に示す。なお、ここでは選択線ＳＥＬに対する印加電圧を１０Ｖとした。
また、ブースト線ＢＳＴに対してブースト電圧を印加するタイミングと同じタイミングで選択線ＳＥＬにパルス状に電圧を印加しても良い。この場合のタイミング図を図２５に示す。
上記の説明は、図９の画素回路２Ｂの他、図１０〜図１１に示す画素回路２Ｂ，図１２〜図１５に示す画素回路２Ｃに対しても同様に当てはまることは言うまでもない。詳細な説明は割愛する。
＜第３類型＞
第３類型に属する各画素回路２Ｄ，２Ｅは、第２類型に属する各画素回路に対し、トランジスタＴ４の制御端子の接続先をブースト線ＢＳＴに変更し、選択線ＳＥＬを備えなくした構成である。従って、第２類型の画素回路とは異なり、トランジスタＴ４の導通制御は、ブースト線ＢＳＴによって左右されることとなる。
しかしながら、図２５に示したように、第２類型において、ブースト線ＢＳＴと同じタイミングで選択線ＳＥＬにパルス電圧を印加しても、第１類型の各画素回路と全く同様の電圧状態を実現することができる。そして、このことは、トランジスタＴ４の制御端子をブースト線ＢＳＴに接続しても、全く同じ電圧状態を実現できることを意味するものである。
従って、図２５と同じ電圧状態とすることで、図１６の画素回路２Ｄに対してもセルフリフレッシュ動作を実行することができる。そして、このことは、図１７の画素回路２Ｅに対しても当てはまるものである。詳細な説明は割愛する。
［第４実施形態］
第４実施形態では、常時表示モードにおける書き込み動作につき、図面を参照して説明する。
第４実施形態では、常時表示モードにおける書き込み動作につき、図面を参照して説明する。
常時表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した電圧を印加する。ここでも、第２実施形態と同様、画素データは３階調が想定されるものとする。すなわち、ソース線ＳＬには、高レベル電圧（５Ｖ）、中レベル電圧（３Ｖ）、又は低レベル電圧（０Ｖ）が印加される。そして、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する。
選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。なお、以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
＜第１類型＞
まず、第２スイッチ回路２３がトランジスタＴ１とダイオードＤ１のみの直列回路で構成される、第１類型に属する画素回路について説明する。
まず、第２スイッチ回路２３がトランジスタＴ１とダイオードＤ１のみの直列回路で構成される、第１類型に属する画素回路について説明する。
図２６に、第１類型の画素回路２Ａ（図７）を使用した書き込み動作のタイミング図を示す。図２６では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。
更に、図２６では、４つの画素回路２Ａの内部ノードＮ１の電位ＶＮ１の波形を合わせて表示している。これら４つの画素回路２Ａは、それぞれ、ゲート線ＧＬ１とソース線ＳＬ１で選択される画素回路２Ａ（ａ）、ゲート線ＧＬ１とソース線ＳＬ２で選択される画素回路２Ａ（ｂ）、ゲート線ＧＬ２とソース線ＳＬ１で選択される画素回路２Ａ（ｃ）、ゲート線ＧＬ２とソース線ＳＬ２で選択される画素回路２Ａ（ｄ）である。図中では、内部ノード電位ＶＮ１の後ろに、それぞれ（ａ）〜（ｄ）を付して区別している。
１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図２６では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖが印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖが印加され、それ以後の水平期間では、両ゲート線ＧＬ１，ＧＬ２に非選択行電圧−５Ｖが印加される。
各列のソース線ＳＬには、水平期間毎に対応する表示ラインの画素データに対応した電圧（５Ｖ，３Ｖ，０Ｖ）が印加される。図２６では、各ソース線ＳＬを代表して２本のソース線ＳＬ１，ＳＬ２を図示している。なお、図２６では、内部ノードＮ１の電位ＶＮ１の変化を説明するため、最初の２水平期間の２本のソース線ＳＬ１，ＳＬ２の電圧を５Ｖ，３Ｖ，０Ｖに分けて図示している。その後は、画素データに対応した３値の電圧が印加される。図２６では、データに依存する電圧値であることを示すべく、「Ｄ」と表示している。
図２６では、一例として、第１水平期間ｈ１において、画素回路２Ａ（ａ）に高レベル電圧を、画素回路２Ａ（ｂ）に低レベル電圧をそれぞれ書き込み、更に第２水平期間ｈ２において、画素回路２Ａ（ｃ）及び２Ａ（ｄ）に中レベル電圧を書き込む場合を示している。
以下では、一例として、書き込み動作直前の時点における各画素回路２Ａ（ａ）〜（ｄ）は、それぞれ２Ａ（ａ）がほぼ０Ｖ（低電圧状態）、２Ａ（ｂ）及び２Ａ（ｃ）がほぼ３Ｖ（中電圧状態）、２Ａ（ｄ）がほぼ５Ｖ（高電圧状態）に書き込まれていたものとする。なお、ここでいう「ほぼ」とは、第２実施形態で上述したように、リーク電流などに起因して経時的な電位変化を考慮した記載である。
つまり、本実施形態の書き込み動作によって、画素回路２Ａ（ａ）は０Ｖから５Ｖに書き込まれ、２Ａ（ｂ）は３Ｖから０Ｖに書き込まれ、２Ａ（ｃ）は引き続き３Ｖが書き込まれ、２Ａ（ｄ）は５Ｖから３Ｖに書き込まれるものとする。
書き込み動作の期間中（１フレーム期間中）、リファレンス線ＲＥＦには、トランジスタＴ２を内部ノードＮ１の電圧状態に関係なく常時オン状態とするような電圧を印加する。ここでは８Ｖとした。この電圧は、高電圧状態に書き込まれた内部ノードＮ１の電位ＶＮ１（５Ｖ）にトランジスタＴ２の閾値電圧（２Ｖ）を加えた値よりも大きい値であれば良い。これにより、出力ノードＮ２と内部ノードＮ１が電気的に接続され、内部ノードＮ１に接続する補助容量素子Ｃｓを、内部ノード電位ＶＮ１の安定化のために利用できる。
また、書き込み動作期間中、ブースト突き上げ動作を行うことはないため、ブースト線ＢＳＴには低レベル電圧（ここでは０Ｖとした）を印加する。補助容量線ＣＳＬは所定の固定電圧（例えば、０Ｖ）に固定する。対向電圧Ｖｃｏｍは、上述した対向ＡＣ駆動がなされるが、１フレーム期間の間は高レベル電圧（５Ｖ）又は低レベル電圧（０Ｖ）のいずれか一方に固定される。図２６では、対向電圧Ｖｃｏｍを０Ｖに固定した。
第１水平期間ｈ１において、ゲート線ＧＬ１に選択行電圧を印加し、各ソース線ＳＬに対して、画素データに応じた電圧を印加する。ゲート線ＧＬ１にトランジスタＴ３の制御端子が接続されている画素回路のうち、画素回路２Ａ（ａ）には５Ｖを、画素回路２Ａ（ｂ）には０Ｖをそれぞれ書き込むため、ソース線ＳＬ１に５Ｖを、ソース線ＳＬ２に０Ｖをそれぞれ印加する。その他のソース線についても、同様に画素データに応じた電圧が印加される。
第１水平期間ｈ１において、画素回路２Ａ（ａ）及び２Ａ（ｂ）では、いずれもトランジスタＴ３が導通するため、ソース線ＳＬへの印加電圧がトランジスタＴ３を介して内部ノードＮ１へと書き込まれる。
一方、第１水平期間ｈ１において、ゲート線ＧＬ１以外のゲート線ＧＬにトランジスタＴ３の制御端子が接続されている画素回路については、トランジスタＴ３が非導通であるため、ソース線ＳＬへの印加電圧が第１スイッチ回路２２を介して内部ノードＮ１に与えられるということはない。
ここで、ゲート線ＧＬ２とソース線ＳＬ１で選択される画素回路２Ａ（ｃ）に着目する。画素回路２Ａ（ｃ）は、トランジスタＴ３の制御端子がゲート線ＧＬ２に接続されているため、上述したようにトランジスタＴ３が非導通であり、第１スイッチ回路２２を介してソース線ＳＬ１への印加電圧（５Ｖ）が内部ノードＮ１に書き込まれるということはない。
そして、書き込み直前時においては、内部ノードＮ１の電位ＶＮ１（ｃ）がほぼ３Ｖを示しており、内部ノードＮ１と出力ノードＮ２は同電位を示すため、トランジスタＴ１のゲート電位もほぼ３Ｖを示す。ソース線ＳＬ１には５Ｖが印加されているため、トランジスタＴ１は非導通となる。従って、第２スイッチ回路２３を介してソース線ＳＬ１への印加電圧が内部ノードＮ１に書き込まれるということもない。
よって、第１水平期間ｈ１において、ＶＮ１（ｃ）は依然として書き込み動作直前時の電位を保持する。
次に、ゲート線ＧＬ２とソース線ＳＬ２で選択される画素回路２Ａ（ｄ）に着目する。画素回路２Ａ（ｄ）も、トランジスタＴ３の制御端子がゲート線ＧＬ２に接続されているため、画素回路２Ａ（ｃ）と同様に、トランジスタＴ３が非導通である。従って、第１スイッチ回路２２を介してソース線ＳＬ２への印加電圧（０Ｖ）が内部ノードＮ１に与えられるということはない。
そして、書き込み直前時においては、内部ノードＮ１の電位ＶＮ１（ｄ）がほぼ５Ｖを示している。ソース線ＳＬ２には０Ｖが印加されているため、ダイオードＤ１には逆バイアスの電圧が印加される。従って、第２スイッチ回路２３を介してソース線ＳＬ２への印加電圧（０Ｖ）が内部ノードＮ１に与えられるということはない。
よって、第１水平期間ｈ１において、ＶＮ１（ｄ）も依然として書き込み動作直前時の電位を保持する。
一方、第２水平期間ｈ２においては、画素回路２Ａ（ｃ）及び２Ａ（ｄ）にそれぞれ３Ｖを書き込むべく、ゲート線ＧＬ２に選択行電圧を印加し、それ以外のゲート線ＧＬには非選択行電圧を印加し、ソース線ＳＬ１及びＳＬ２にはそれぞれ３Ｖを印加し、他のソース線ＳＬにもゲート線ＧＬ２によって選択される各画素回路の画素データに応じた電圧を印加する。画素回路２Ａ（ｃ）および２Ａ（ｄ）は、第１スイッチ回路２２を介してソース線ＳＬへの印加電圧が内部ノードＮ１に与えられる。そして、画素回路２Ａ（ａ）及び２Ａ（ｂ）は、第１スイッチ回路２２が非導通であり、また、第２スイッチ回路２３においても、ダイオードＤ１が逆バイアス状態となるか、或いはトランジスタＴ１が非導通状態となることで非導通であるため、ソース線ＳＬへの印加電圧が内部ノードＮ１に与えられることはない。
このような電圧印加を行うことで、選択された画素回路に対してのみ、画素データに応じた電圧が、ソース線ＳＬから第１スイッチ回路２２を介して内部ノードＮ１に与えられる。
なお、上述の実施形態では、各画素回路が図７に示す画素回路２Ａである場合を想定して説明したが、図８に示す画素回路２Ａであっても同様に書き込み動作を実現できることは言うまでもない。
＜第２類型＞
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子が選択線ＳＥＬに接続される第２類型に属する画素回路について説明する。
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子が選択線ＳＥＬに接続される第２類型に属する画素回路について説明する。
第２類型では、第１スイッチ回路２２がトランジスタＴ３のみで構成される画素回路２Ｂ（図９〜図１１）、トランジスタＴ３とＴ４（又はＴ５）の直列回路で構成される画素回路２Ｃ（図１２〜図１５）が想定されることは上述した通りである。
第１類型で上述したように、書き込み動作時においては第２スイッチ回路２３を非導通とし、第１スイッチ回路２２を介してソース線ＳＬから内部ノードＮ１へ電圧を印加する。画素回路２Ｂにおいては、トランジスタＴ４を常に非導通としておくことで、書き込み動作時に第２スイッチ回路２３を確実に非導通とすることが可能である。また、その他については第１類型と同様の方法で書き込み動作の実現が可能である。図２７に、第２類型の画素回路２Ｂ（図９）を使用した書き込み動作のタイミング図を示す。なお、図２７では、書き込み動作期間中トランジスタＴ４を非導通とすべく、選択線ＳＥＬに−５Ｖを印加するものとした。
一方、図１２〜図１５のように、第１スイッチ回路２２がトランジスタＴ３とＴ４（又はＴ５）の直列回路で構成される場合には、書き込み動作時においては、第１スイッチ回路２２を導通すべく、トランジスタＴ３に加えてＴ４（又はＴ５）も導通させる必要がある。なお、図１５に示す画素回路２Ｃは、第１スイッチ回路２２がトランジスタＴ５を備えているが、このトランジスタＴ５はトランジスタＴ４と制御端子同士が接続されているため、他の画素回路２Ｃと同様にトランジスタＴ４の導通制御を行うことで第１スイッチ回路２２の導通制御が行われる。
以上を踏まえると、画素回路２Ｃでは、画素回路２Ｂのように全ての選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
図２８に、第２類型の画素回路２Ｃ（図１２）を使用した書き込み動作のタイミング図を示す。図２８では、最初の２水平期間における２本の選択線ＳＥＬ１，ＳＥＬ２の電圧変化を図示している。第１水平期間では、選択線ＳＥＬ１に選択用電圧８Ｖが、選択線ＳＥＬ２に非選択用電圧−５Ｖが印加され、第２水平期間では、選択線ＳＥＬ２に選択用電圧８Ｖが、選択線ＳＥＬ１に非選択用電圧−５Ｖが印加され、それ以後の水平期間では、両選択線ＳＥＬ１，ＳＥＬ２に非選択用電圧−５Ｖが印加される。その他の点は、図２６に示す第１類型の画素回路２Ａの書き込み動作のタイミング図と同じである。これによって、図２６に示す第１類型の画素回路２Ａと同じ電圧状態を実現することができる。詳細な説明は割愛する。
＜第３類型＞
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子がブースト線ＢＳＴに接続される第３類型に属する画素回路について説明する。
次に、第２スイッチ回路２３が、トランジスタＴ１，ダイオードＤ１，及びトランジスタＴ４の直列回路で構成されると共に、トランジスタＴ４の制御端子がブースト線ＢＳＴに接続される第３類型に属する画素回路について説明する。
第３類型の画素回路は、第２類型と比べて、選択線ＳＥＬを備えず、トランジスタＴ４の制御端子にブースト線ＢＳＴが接続されている点のみが異なる。従って、第２類型において選択線ＳＥＬに印加したのと同様の方法で、ブースト線ＢＳＴに電圧を印加すれば良い。図２９に第３類型の画素回路２Ｄ（図１６）を使用した書き込み動作のタイミング図を示す。
なお、このとき、リファレンス線ＲＥＦには８Ｖが印加され、トランジスタＴ２は常に導通しているため、ブースト線ＢＳＴの印加電圧が上昇しても、出力ノードＮ２の電位ＶＮ２はほとんど上昇せず、トランジスタＴ１が導通するということはない。
［第５実施形態］
第５実施形態では、常時表示モードにおけるセルフリフレッシュ動作と書き込み動作の関係について説明する。
第５実施形態では、常時表示モードにおけるセルフリフレッシュ動作と書き込み動作の関係について説明する。
常時表示モードでは、１フレーム分の画像データに対して書き込み動作を実行した後、一定期間は書き込み動作を行わずに、直前に行われた書き込み動作によって得られる表示内容を維持させる。
書き込み動作によって、ソース線ＳＬを介して各画素内の内部ノードＮ１（画素電極２０）に電圧が与えられる。その後、ゲート線ＧＬが低レベルとなり、トランジスタＴ３が非導通状態となる。しかし、直前の書き込み動作によって画素電極２０に蓄積された電荷の存在により内部ノードＮ１の電位ＶＮ１が保持される。すなわち、画素電極２０と対向電極８０との間には電圧Ｖｌｃが維持される。これにより、書き込み動作が完了した後においても、液晶容量Ｃｌｃ両端に対して画像データの表示に必要な電圧が印加された状態が継続する。
対向電極８０の電位が固定されている場合、液晶電圧Ｖｌｃは画素電極２０の電位に依存する。この電位は、画素回路２内のトランジスタのリーク電流の発生に伴って、時間経過と共に変動する。例えば、ソース線ＳＬの電位が内部ノードＮ１の電位より低い場合には、内部ノードＮ１からソース線ＳＬに向かうリーク電流が生じ、内部ノードＮ１の電位ＶＮ１は経時的に減少する。逆に、ソース線ＳＬの電位が内部ノードＮ１の電位より高い場合（特に低電圧状態の書き込みがされている場合）には、ソース線ＳＬから内部ノードＮ１に向かうリーク電流が生じ、ＶＮ１が経時的に増加する。つまり、外部からの書き込み動作を行うことなく時間が経過すると、液晶電圧Ｖｌｃが徐々に変化していき、この結果、表示画像も変化してしまう。
通常表示モードの場合、静止画像であっても１フレーム毎に全ての画素回路２に対して書き込み動作を実行する。従って、画素電極２０に蓄積された電荷量は１フレーム期間だけ維持できれば良い。高々１フレーム期間内における画素電極２０の電位変動量はごくわずかであるため、この間の電位変動は、表示される画像データに対して視覚的に確認できる程度の影響を与えるものではない。このため、通常表示モードでは、画素電極２０の電位変動はあまり問題とはならない。
これに対し、常時表示モードでは、１フレーム毎に書き込み動作を実行する構成ではない。従って、対向電極８０の電位が固定されている間、場合によって数フレームにわたって画素電極２０の電位を保持する必要がある。しかし、数フレーム期間にわたって書き込み動作を行わずに放置しておくと、前述したリーク電流の発生によって画素電極２０の電位は断続的に変動する。この結果、表示される画像データが、視覚的に確認できる程度に変化するおそれもある。
このような現象が生じるのを避けるべく、常時表示モードでは、図３０のフローチャートに示す要領で、セルフリフレッシュ動作と書き込み動作を組み合わせて実行することで、画素電極の電位変動を抑制しながらも大幅な電力消費の低減を図る。
まず、常時表示モードにおける１フレーム分の画素データの書き込み動作を、第４実施形態で上述した要領で実行する（ステップ＃１）。
ステップ＃１の書き込み動作後、第２実施形態で上述した要領によりセルフリフレッシュ動作を実行する（ステップ＃２）。上述したように、セルフリフレッシュ動作は、リフレッシュステップＳ１と待機ステップＳ２によって構成される。
ここで、待機ステップＳ２の期間中に、新たな画素データの書き込み動作（データ書き換え）、外部リフレッシュ動作、又は外部極性反転動作の要求を受け取ると（ステップ＃３のＹＥＳ）、ステップ＃１に戻り、新たな画素データまたは従前の画素データの書き込み動作を実行する。待機ステップＳ２の期間中に、当該要求を受け取らない場合（ステップ＃３のＮＯ）は、ステップ＃２に戻り再びセルフリフレッシュ動作を実行する。これにより、リーク電流の影響による表示画像の変化を抑制することができる。
セルフリフレッシュ動作を行なわずに、書き込み動作によってリフレッシュ動作を行うとすると、上述の数１に示す関係式で表わされる消費電力となるが、同じリフレッシュレートでセルフリフレッシュ動作を繰り返す場合、各画素回路が３値の画素データを保持するとすれば、第４実施形態のように全てのソース線電圧の駆動回数が２回であるため、数１中の変数ｎが２となり、表示解像度（画素数）としてＶＧＡを想定すると、ｍ＝１９２０、ｎ＝４８０であるので、２４０分の１程度の消費電力の低減が期待される。
本実施形態において、セルフリフレッシュ動作と、外部リフレッシュ動作又は外部極性反転動作を併用する理由は、仮に、当初正常に動作していた画素回路２であっても、経年変化により、第２スイッチ回路２３または制御回路２４に不具合が生じ、書き込み動作は支障なく実施できるが、セルフリフレッシュ動作を正常に実行できない状態が、一部の画素回路２に発生する場合に対処するためである。つまり、セルフリフレッシュ動作だけに依存すると、当該一部の画素回路２の表示に劣化が現れ、それが固定されるが、外部極性反転動作を併用することで、当該表示欠陥の固定化を防止することができる。
［第６実施形態］
第６実施形態では、通常表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する
第６実施形態では、通常表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する
通常表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した多階調のアナログ電圧を印加すると共に、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する動作である。選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。
なお、常時表示モードとは異なり、通常表示モードの書き込み動作では、対向電圧Ｖｃｏｍが１水平期間毎に変化する（対向ＡＣ駆動）ため、補助容量線ＣＳＬを対向電圧Ｖｃｏｍと同電圧となるように駆動する。これは、画素電極２０が、対向電極８０と液晶層を介して容量結合していると共に、補助容量素子Ｃｓを介して補助容量線ＣＳＬとも容量結合しているため、仮に補助容量素子Ｃｓの電圧を固定してしまうと、数２においてＶｃｏｍだけが変動してしまい、これによって非選択行の画素回路２の液晶電圧Ｖｌｃの変動を誘発するためである。このため、全ての補助容量線ＣＳＬを対向電圧Ｖｃｏｍと同電圧に駆動することで、対向電極８０と画素電極２０の電圧を同じ電圧方向に変化させ、対向ＡＣ駆動の影響を相殺している。
通常表示モードは、対向ＡＣ駆動を行う点、及びソース線ＳＬから常時表示モード時よりも多階調のアナログ電圧が印加される点を除けば、常時表示モードの書き込み動作と原理的に同じ動作であるため、詳細な説明を割愛する。図３１に、第１類型の画素回路２Ａ（図７）に対する常時表示モード時の書き込み動作のタイミング図を示す。なお、図３１において、ソース線ＳＬにはアナログ表示ラインの画素データに対応した多階調のアナログ電圧が印加されるため、印加電圧は最小値ＶＬと最大値ＶＨの間で一義的には特定されないため、斜線により塗りつぶすことでこれを表現している。
同様に、図３２には、第２類型の画素回路２Ｃ（図１２）を使用した書き込み動作のタイミング図を示す。
本実施形態では、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法を採用したが、これは、１フレーム単位で極性反転した場合に発生する以下に示す不都合を解消するためである。なお、このような不都合を解消する方法としては、列毎に極性反転駆動する方法や、行及び列方向同時に画素単位で極性反転駆動する方法もある。
あるフレームＦ１で全ての画素において正極性の液晶電圧Ｖｌｃを印加し、次のフレームＦ２で全ての画素において負極性の液晶電圧Ｖｌｃを印加した場合を想定する。液晶層７５に対して同一絶対値の電圧が印加された場合であっても、正極性か負極性によって光の透過率に微少な差異が生じる場合がある。高画質の静止画を表示している場合、この微少な差異の存在が、フレームＦ１とフレームＦ２で表示態様に微細な変化を生む可能性がある。また、動画表示時においても、フレーム間で同一内容の表示内容となるべき表示領域内において、その表示態様に微細な変化を生む可能性がある。高画質の静止画や動画の表示時には、このような微細な変化でも視覚的に認識することができる場合が想定される。
そして、通常表示モードは、このような高画質の静止画や動画を表示するモードであるため、上述のような微細な変化が視覚的に認識される可能性がある。このような現象を回避すべく、本実施形態では、同一フレーム内において表示ライン毎に極性を反転させている。これにより、同一フレーム内でも表示ライン間で異なる極性の液晶電圧Ｖｌｃが印加されているため、液晶電圧Ｖｌｃの極性に基づく表示画像データへの影響を抑制できる。
［第７実施形態］
第７実施形態では、セルフリフレッシュ動作並びに常時表示モードにおける書き込み動作に関し、チラツキをより防止する機能を備えた動作方法につき説明する。
第７実施形態では、セルフリフレッシュ動作並びに常時表示モードにおける書き込み動作に関し、チラツキをより防止する機能を備えた動作方法につき説明する。
《書き込み動作》
上記第４実施形態では、常時表示モードの書き込み動作において、１フレーム期間にわたって対向電圧Ｖｃｏｍの値を一定としていた。例えば、図２６では、書き込み動作が開始する時刻において、Ｖｃｏｍを５Ｖ（Ｈレベル）から０Ｖ（Ｌレベル）に移行した後、１フレームにわたってこの０Ｖの値を維持したまま、活性化するゲート線ＧＬを切り替えて各行に配置された画素回路の内部ノードＮ１に対して画素データを書き込む。そして、最終行に配置された画素回路に対する書き込みが完了した後、対向電圧Ｖｃｏｍを０Ｖ（Ｌレベル）から５Ｖ（Ｈレベル）にシフトさせた後、１フレーム期間にわたって５Ｖを維持したまま再び書き込み動作を行う。
上記第４実施形態では、常時表示モードの書き込み動作において、１フレーム期間にわたって対向電圧Ｖｃｏｍの値を一定としていた。例えば、図２６では、書き込み動作が開始する時刻において、Ｖｃｏｍを５Ｖ（Ｈレベル）から０Ｖ（Ｌレベル）に移行した後、１フレームにわたってこの０Ｖの値を維持したまま、活性化するゲート線ＧＬを切り替えて各行に配置された画素回路の内部ノードＮ１に対して画素データを書き込む。そして、最終行に配置された画素回路に対する書き込みが完了した後、対向電圧Ｖｃｏｍを０Ｖ（Ｌレベル）から５Ｖ（Ｈレベル）にシフトさせた後、１フレーム期間にわたって５Ｖを維持したまま再び書き込み動作を行う。
つまり、１フレーム期間内においては、Ｖｃｏｍの値が一定値で保持され、最終ラインまでの書き込みが完了した後、Ｖｃｏｍの値をＨ／Ｌの間で反転させ、その後、この反転したＶｃｏｍの値が１フレームの期間にわたって保持される構成であった。
しかし、このような書き込み方法によれば、チラツキが視認される場合がある。この理由につき以下説明する。
図３３は、第４実施形態で説明した方法により書き込み動作を行った場合を示す概念図である。（ａ）では、全ての画素回路におけるノードＮ１の電位ＶＮ１が、対向電圧Ｖｃｏｍに対して負極性である場合を想定している。すなわち、Ｖｃｏｍの値はＨレベル値（図２６の例によれば５Ｖ）を示しているとする。
書き込み動作の開始前において、Ｖｃｏｍの値が反転する（ｂ）。ここでは、直前において高レベル値であったため、低レベル値（０Ｖ）へと移行する。
ここで、図７の画素回路２Ａを参照すると、Ｖｃｏｍの値が５Ｖから０Ｖへ低下したとき、対向電極８０の電位が５Ｖから０Ｖに低下する。そして、これに伴って画素電極２０の電位も突き下げられる。画素電極２０の電位変動量は、液晶容量ＣｌｃとノードＮ１の全寄生容量の比率によって決定されるが、少なくとも対向電極８０の電位変動量と完全に同一になるということはなく、その値よりも少ない変動量になる。
従って、Ｖｃｏｍの（ａ）の時点に比べて、（ｂ）の時点では、液晶容量素子Ｃｌｃの両端間電圧が低下する。この結果、（ｂ）の時点において表示装置は全体的に輝度が低下する。
その後、第１行から順次画素回路に対して書き込みを行う。書き込み動作が行われると、液晶容量素子Ｃｌｃの両端間には画素データに対応した電圧が誘起され、当該画素データに対応した輝度が表示される。
しかし、このような構成の場合、最終行に位置する画素回路においては、（ｂ）の時点で輝度がひとたび低下してから、正しい輝度に復帰するまでに１フレーム分の時間（例えば１６．７ｍｓ）がかかることとなる。輝度が低下している時間が長くなると、チラツキとして視認可能な状態になってしまう。
かかる問題を解消すべく、本実施形態では、偶数行と奇数行で書き込み電圧の極性を異ならせた上で、書き込み時において１水平期間毎にＶｃｏｍを反転させる構成とする。
図３４は、本実施形態の書き込み動作のタイミング図である。また、図３５は、本実施形態の書き込み動作を行った場合の各画素の極性の変化を示す概念図である。
図３４では、本実施形態に特徴的な部分のみを抜粋して示している。また、画素ａ１，ｂ１，ｃ１のノードＮ１の電位の変化につき、夫々、ＶＮ１（ａ１），ＶＮ１（ｂ１），ＶＮ１（ｃ１）として示している。画素ａ１，ｂ１，ｃ１は、夫々ゲート線ＧＬ１，ＧＬ２，ＧＬ３によって選択される一の画素とする。また、説明のために、各画素のノードＮ１の電位と共にＶｃｏｍの値についても並べて示している。
なお、図３４及び図３５では、書き込み動作開始前のＶｃｏｍが正極性であるとして説明するが、負極性であっても同様の説明が可能である。
図３５（ａ）は、書き込み動作開始前の各画素の電圧極性を示している。図３５（ａ）において、「−」と書かれた画素は、ノードＮ１が対向電圧Ｖｃｏｍを基準として負極性となるように書き込まれており、「＋」と書かれた画素は、ノードＮ１が対向電圧Ｖｃｏｍを基準として正極性となるように書き込まれていることを示している。図３５（ａ）では、「−」と「＋」が行毎に交互になるように示されているが、これは奇数行と偶数行で、ノードＮ１の極性が交互に反転するように書き込まれることを示している。
また、図３５（ａ）では、偶数行の画素について網掛けを施すことで、偶数行の画素において輝度が低下している状態を示している。これは、図３５（ａ）の状態となる以前の時点において、対向電圧Ｖｃｏｍが「Ｌ」のタイミングで偶数行の書き込みが行われ、対向電圧Ｖｃｏｍが「Ｈ」のタイミングで奇数行の書き込みが行われることを想定した内容が示されたものである。
上述したように、対向電圧Ｖｃｏｍを「Ｈ」から「Ｌ」にシフトさせたとき、ノードＮ１の電位ＶＮ１も引き下げられるが、ＶＮ１の変化量がＶｃｏｍの変化量より少なくなるため、液晶容量素子Ｃｌｃの両端間電圧が低下し、これによって輝度が低下する。
ところが、その後、再び対向電圧Ｖｃｏｍを「Ｌ」から「Ｈ」にシフトさせると、ノードＮ１の電位ＶＮ１は、直前に対向電圧Ｖｃｏｍが「Ｈ」を示していた時点の値に復帰する。このため、液晶容量素子Ｃｌｃの両端間電圧も正しい値に復帰するため、輝度が低下していた状態は解消する。
対向電圧Ｖｃｏｍが「Ｌ」レベルの時点で奇数行の画素に対する書き込みが行われる場合、Ｖｃｏｍが「Ｈ」レベルにシフトすると当該奇数行の画素の輝度は低下するが、その後再びＶｃｏｍが「Ｌ」レベルにシフトすると、輝度の低下は解消する。同様に、対向電圧Ｖｃｏｍが「Ｈ」レベルの時点で偶数行の画素に対する書き込みが行われる場合、Ｖｃｏｍが「Ｌ」レベルにシフトすると当該偶数行の画素の輝度は低下するが、その後再びＶｃｏｍが「Ｈ」レベルにシフトすると、輝度の低下は解消する。
以上を理由として、図３５（ａ）に示す時点では、対向電圧Ｖｃｏｍが「Ｈ」であるため、奇数行の画素については所望の輝度を示している一方、偶数行の画素については輝度の低下を招いている。
なお、本実施形態においては、各水平期間毎に対向電圧Ｖｃｏｍのレベルを反転させるのみならず、書き込み動作が行われる１フレーム期間毎に各画素における対向電圧Ｖｃｏｍに対する極性も反転させる。
つまり、図３５（ａ）に示す時点（図３４に示す書き込みフェーズの開始直前の時点）では、対向電圧Ｖｃｏｍに対するノードＮ１の極性が、奇数行は負極性、偶数行は正極性となるように各画素に対して電圧が書き込まれている。この場合、図３４に示す書き込みフェーズでは、奇数行が正極性、偶数行が負極性となるように各画素に対して書き込み動作が行われる（例えば、後述の図３５（ｃ）参照）。
第１水平期間ｈ１において、まず対向電圧Ｖｃｏｍを「Ｌ」レベルに反転させる。このとき、図３５（ｂ）に示すように、奇数行の画素については輝度の低下を招来する一方、偶数行の画素については輝度の低下が解消し、所望の輝度に復帰する。
そして、ゲート線ＧＬ１を活性化し、第１行に配置された各画素回路に対し、画素データに応じた電圧をソース線ＳＬを介して書き込む。画素ａ１においても、この期間ｈ１内に書き込みが行われ、この結果、Ｖｃｏｍに対するノードＮ１（ａ１）の極性は正極性となる（極性が反転する）。図３５（ｃ）においても、第１行の各画素を「＋」と記載することで、この点を示している。
なお、図３５（ｃ）の時点において、第１行の画素は実際に書き込み動作が行われるため、所望の輝度を示す。図３５（ｃ）において第１行の画素に網掛けがされていないのは、これを理由とする。
次の第２水平期間ｈ２において、対向電圧Ｖｃｏｍを「Ｈ」レベルに反転させる。このとき、図３５（ｄ）に示すように、第１行及び偶数行の画素については輝度の低下を招来する一方、第１行を除く奇数行の画素については輝度の低下が解消し、所望の輝度に復帰する。
そして、ゲート線ＧＬ２を活性化し、第２行に配置された各画素回路に対し、画素データに応じた電圧をソース線ＳＬを介して書き込む。画素ｂ１においても、この期間ｈ２内に書き込みが行われ、この結果、Ｖｃｏｍに対するノードＮ１（ｂ１）の極性は負極性となる（極性が反転する）。図３５（ｅ）においても、第２行の各画素を「−」と記載することで、この点を示している。
次の第３水平期間ｈ３において、再び対向電圧Ｖｃｏｍを「Ｌ」レベルに反転させる。このとき、図３５（ｆ）に示すように、第２行、及び第１行を除く奇数行の画素については輝度の低下を招来する一方、第１行、及び第２行を除く偶数行の画素については輝度の低下が解消し、所望の輝度に復帰する。
そして、ゲート線ＧＬ３を活性化し、第３行に配置された各画素回路に対し、画素データに応じた電圧をソース線ＳＬを介して書き込む。画素ｃ１においても、この期間ｈ３内に書き込みが行われ、この結果、Ｖｃｏｍに対するノードＮ１（ｃ１）の極性は正極性となる（極性が反転する）。図３５（ｆ）においても、第３行の各画素を「＋」と記載することで、この点を示している。
以下同様の処理により、１水平期間内において、Ｖｃｏｍのレベルをシフトさせながら、行毎の書き込み動作を行う。
本実施形態の書き込み動作の場合、書き込み動作期間にわたり、輝度が低下している行は１水平期間（３０〜１００μｓ）で所望の輝度に復帰する。また、Ｖｃｏｍ反転動作と書き込み動作の時間間隔を狭くすれば、輝度が低下している行が複数行連続して存在することがない。輝度が低下している行が存在していても、その隣接行が所望の輝度を示している場合には、表示領域内において輝度が平均化される。これにより、図３３に示したようなチラツキが視認されるという問題点は解消される。
《セルフリフレッシュ動作》
上記第２及び第３実施形態では、セルフリフレッシュ動作において、１フレーム期間にわたって対向電圧Ｖｃｏｍの値を一定としていた。そして、第５実施形態で上述したように、適宜外部リフレッシュ動作又は外部極性反転動作を併用することで、一括して極性を反転させていた。
上記第２及び第３実施形態では、セルフリフレッシュ動作において、１フレーム期間にわたって対向電圧Ｖｃｏｍの値を一定としていた。そして、第５実施形態で上述したように、適宜外部リフレッシュ動作又は外部極性反転動作を併用することで、一括して極性を反転させていた。
しかし、本実施形態の構成の場合、奇数行と偶数行においてＶｃｏｍに対する極性が異なる。つまり、例えば高レベル書き込みがされている画素回路であっても、奇数行に存在する画素回路のノードＮ１の電位ＶＮ１と、偶数行に存在する画素回路のノードＮ１の電位ＶＮ１とは異なる値である。
つまり、画素ノードＮ１に書き込まれている電位としては、Ｖｃｏｍに対する極性が正極性である場合を「＋」，負極性である場合を「−」と表わすとすれば、リフレッシュ目標電圧としては、ＶＮ１（＋Ｈ），ＶＮ１（＋Ｍ），ＶＮ１（Ｌ），ＶＮ１（−Ｍ），ＶＮ１（−Ｈ）の５種類となる（ＶＮ１（＋Ｌ）とＶＮ１（−Ｌ）は同じとする）。そして、Ｖｃｏｍが「Ｌ」レベルの時点でＶＮ１（＋Ｈ），ＶＮ１（＋Ｍ）が書き込まれ、Ｖｃｏｍが「Ｈ」レベルの時点でＶＮ１（−Ｈ），ＶＮ１（−Ｍ）が書き込まれるとする。
上述したように、Ｖｃｏｍの値をシフトさせることで、液晶容量素子Ｃｌｃの両端間電圧が低下し、再びＶｃｏｍの値を元に戻すと、液晶容量素子Ｃｌｃの両端間電圧は書き込み時の値に復帰する（リーク電流の存在を考えなかった場合）。リフレッシュ動作は、リーク電流等の存在により内部ノードＮ１の電位が書き込み時の値から乖離が生じた場合に、この乖離を解消させるべく行われるものである。これを踏まえると、リフレッシュ動作を実行する時点においては、書き込み時とＶｃｏｍのレベルを同じにして、Ｖｃｏｍの変動による内部ノードＮ１の電位のズレを考慮しないようにすることが好ましい。
本実施形態では、奇数行については、Ｖｃｏｍが「Ｌ」レベルの時点で正極性となるように書き込みが行われ、偶数行については、Ｖｃｏｍが「Ｈ」レベルの時点で負極性となるように書き込みが行われている。このため、セルフリフレッシュ動作を行う場合においても、Ｖｃｏｍが「Ｌ」レベルの時点で奇数行に対するリフレッシュ動作を実行し、Ｖｃｏｍが「Ｈ」レベルの時点で偶数行に対するリフレッシュ動作を実行するのが好適である。
これを踏まえ、本実施形態のセルフリフレッシュ動作においては、セルフリフレッシュ動作期間中にＶｃｏｍのレベルを変化させた上で、奇数行と偶数行に対して別々にリフレッシュ動作を実行する。
このため、本実施形態のセルフリフレッシュ動作を行う前提として、ブースト線ＢＳＴを、奇数行の画素回路に接続されるブースト線ＢＳＴｏと偶勝行の画素回路に接続されるブースト線ＢＳＴｅに分ける必要がある。また、第２類型の画素回路（図５）においては、選択線ＳＥＬについても、奇数行の画素回路に接続される選択線ＳＥＬｏと偶勝行の画素回路に接続される選択線ＳＥＬｅに分ける必要がある。
以下では、図８における第１類型の画素回路２Ａを想定し、各画素回路が接続されるブースト線が、偶数行と奇数行で異なるものとして説明する。また、ベースとなるリフレッシュ動作方法は、第３実施形態で上述した方法（図２３）を想定して説明する。なお、第２実施形態で上述した方法を用いる場合、第２・第３類型の画素回路に対してセルフリフレッシュ動作を行う場合においても、以下と同様の原理を用いて偶奇別にセルフリフレッシュ動作を行えば良い。
図３６は、本実施形態のセルフリフレッシュ動作のタイミング図である。図３６では、本実施形態に特徴的な部分のみを抜粋して示している。なお、図３４の場合と同様に、ＶＮ１（ａ１）は、第１行に存在する特定の一画素ａ１の内部ノードＮ１の電位を示しており、ＶＮ１（ｂ１）は、第２行に存在する特定の一画素ｂ１の内部ノードＮ１の電位を示している。
図２３の場合と同様に、セルフリフレッシュ動作は２つのステップＳ１（リフレッシュステップ），Ｓ２（待機ステップ）に分解される。ただし、本実施形態の場合、ステップＳ１は、奇数行に対するリフレッシュ動作を行うステップＳ１＋と、偶数行に対するリフレッシュ動作を行うステップＳ１−に分けられる。なお、ここでは、図３６に示す最初のステップＳ１の開始直前の時点において、奇数行の画素回路の内部ノードＮ１には、対向電圧Ｖｃｏｍに対して正極性の電圧が書き込まれており、偶数行の画素回路の内部ノードＮ１には、対向電圧Ｖｃｏｍに対して負極性の電圧が書き込まれているものとする。また、この時点において対向電圧Ｖｃｏｍは「Ｌ」レベルを示しているものとする。
セルフリフレッシュ動作のタームが開始されると、第３実施形態と同様にリファレンス線ＲＥＦ，ソース線ＳＬに所定の電圧を印加した状態で、奇数行のブースト線ＢＳＴｏの電圧を「Ｈ」レベルとし、奇数行に配置された画素回路にのみブースト突き上げを行う。なお、偶数行のブースト線ＢＳＴｅについてはそのまま０Ｖを継続する。これにより、奇数行に配置された、所定レベルに書き込まれた画素回路に対してリフレッシュ動作が行われる。図２３にならって、リファレンス線ＲＥＦに４．５Ｖ，ソース線ＳＬに３．６Ｖを印加し、ブースト線ＢＳＴｏに１０Ｖを印加した場合には、奇数行に配置されたケースＭの画素回路に対してリフレッシュ動作が行われる。
その後、引き続きブースト線ＢＳＴｏの電圧を「Ｈ」レベルにしたままで、リファレンス線ＲＥＦ、ソース線ＳＬの印加電圧を変更し、リフレッシュ動作を行う画素回路の対象を変化させる。図２３にならって、リファレンス線ＲＥＦに６．５Ｖ，ソース線ＳＬに５．６Ｖを印加することで、奇数行に配置されたケースＨの画素回路に対してリフレッシュ動作が行われる。
なお、図３６では、画素ａ１のリフレッシュがあたかもブースト線ＢＳＴｏが「Ｈ」レベルを示す全期間にわたってリフレッシュがなされるかのように記載されているが、これはこの期間のどこかでリフレッシュされ得ることを意味するものである。図２３のリフレッシュ方法を用いる場合において、画素ａ１に「Ｍ」レベルの電圧が書き込まれているとすれば、ブースト線ＢＳＴｏが「Ｈ」レベルの電圧が印加されているうちの前半の期間でリフレッシュがされ、「Ｈ」レベルの電圧が書き込まれているとすれば、ブースト線ＢＳＴｏが「Ｈ」レベルの電圧が印加されているうちの後半の期間でリフレッシュがされることとなる。また、仮に画素ａ１が「Ｌ」レベルの電圧が書き込まれているとすれば、待機ステップＳ２において間接的にリフレッシュされる構成であるため、ステップＳ１＋の期間内にはリフレッシュ動作が行われることはない。
ケースＭとケースＨに対する奇数行のリフレッシュ動作が完了すると、奇数行のブースト線ＢＳＴｏの印加電圧を「Ｌ」レベルにした後、対向電圧Ｖｃｏｍを「Ｈ」レベルにシフトする。これにより、各画素における内部ノードＮ１の電位ＶＮ１も突き上げられる。対向電圧Ｖｃｏｍの「Ｈ」レベル時に負極性の書き込みが行われた偶数行の各画素回路は、対向電圧Ｖｃｏｍが「Ｈ」レベルにシフトすることで、内部ノードＮ１が目標とする書き込み電圧に近い値に復帰する。ただし、これはあくまで対向電圧Ｖｃｏｍの極性反転動作に依存する内部ノードＮ１の変動誤差が解消するのみであって、リーク電流の存在によって低下した電位を復帰させる必要があるため、リフレッシュ動作を行う必要がある。
そして、リファレンス線ＲＥＦ，ソース線ＳＬを所定の電圧に設定した状態で、偶数行のブースト線ＢＳＴｅの印加電圧を「Ｈ」レベルにシフトし、偶数行に配置された画素回路にのみブースト突き上げを行う。なお、奇数行のブースト線ＢＳＴｏについてはそのまま０Ｖを継続する。これにより、偶数行に配置された、所定レベルに書き込まれた画素回路に対してリフレッシュ動作が行われる。その後、リファレンス線ＲＥＦ，ソース線ＳＬの印加電圧を変更し、異なるレベルに書き込まれた偶数行の画素回路についてもリフレッシュ動作を行う。
なお、偶数行の場合、Ｖｃｏｍに対して負極性となるように書き込みが行われている。奇数行と同様に、各画素回路共に３値の書き込みがなされているとした場合、Ｖｃｏｍ＝５Ｖ（Ｈレベル）の時点において、ケースＨ（高レベル書き込み）は、ＶＮ１（Ｈ）＝０Ｖ，ケースＭ（中レベル書き込み）は、ＶＮ１（Ｍ）＝２Ｖ（＝５−３），ケースＬ（低レベル書き込み）は、ＶＮ１（Ｌ）＝５Ｖとなる。つまり、単に内部ノードＮ１の電位に着目すれば、ケースＨの場合が最も低い電位であり、ケースＭ，ケースＬの順に電位が高くなる。
従って、ステップＳ１−においては、ソース線ＳＬに２．６Ｖ，リファレンス線ＲＥＦに３．５Ｖを印加して、ブースト線ＢＳＴｏに１０Ｖを印加した場合には、偶数行に配置されたケースＭの画素回路に対してリフレッシュ動作が行われる。引き続きブースト線ＢＳＴｅの電圧を「Ｈ」レベルにしたままで、リファレンス線ＲＥＦに６．５Ｖ，ソース線ＳＬに５．６Ｖを印加することで、偶数行に配置されたケースＬの画素回路に対してリフレッシュ動作が行われる。
そして、ブースト線ＢＳＴｅの電圧を「Ｌ」レベルにシフトし、ソース線ＳＬに０Ｖを印加する。また、リファレンス線ＲＥＦには、全ての画素回路においてトランジスタＴ２がＯＮとなるような電圧を印加する。Ｖｃｏｍが「Ｈ」レベルであるため、奇数行における「Ｈ」レベル書き込みがなされた画素回路におけるＶＮ１は、約１０Ｖ（＝５＋５）を示している。よって、例えばＲＥＦに１５Ｖを印加することで、全ての画素回路についてトランジスタＴ２をＯＮにすることができる。
このような電圧状態を一定時間継続させる（ステップＳ２）。これにより、偶数行における「Ｈ」レベル書き込みがなされた画素回路については、内部ノードＮ１の電位ＶＮ１が徐々に０Ｖに近付き、間接的にリフレッシュ動作が実行される。なお、奇数行における「Ｌ」レベル書き込みがなされた画素回路については、Ｖｃｏｍが「Ｌ」レベルを示す時点で、間接的なリフレッシュ動作を行うのが好ましい。
ステップＳ２の電圧状態を一定時間継続した後は、Ｖｃｏｍが「Ｈ」レベルを示しているため、リファレンス線ＲＥＦ，ソース線ＳＬの電圧を適切な電圧値に設定した上で、ブースト線ＢＳＴｏを突き上げることで偶数行におけるリフレッシュ動作を実行する。その後、Ｖｃｏｍの値を「Ｌ」レベルにシフトさせた後、リファレンス線ＲＥＦ，ソース線ＳＬの電圧を適切な電圧値に設定した上で、ブースト線ＢＳＴｅを突き上げることで偶数行におけるリフレッシュ動作を実行する。
その後、Ｖｃｏｍが「Ｌ」レベルを示している状態で、ソース線ＳＬに０Ｖを与え、奇数行における「Ｌ」レベル書き込みがなされた画素回路に対して、間接的にリフレッシュ動作を実行する。
なお、本実施形態において、奇数行の画素回路にはブースト線ＢＳＴｏ、偶数行の画素回路にはブースト線ＢＳＴｅが夫々接続されるものとして説明したが、ブースト線ＢＳＴを列方向に延伸させる態様の場合には、奇数列の画素回路にＢＳＴｏ、偶数列の画素回路にＢＳＴｅを接続させれば良いことは言うまでもない。
［別実施形態］
以下、別実施形態につき説明する。
以下、別実施形態につき説明する。
〈１〉 上述の実施形態では、セルフリフレッシュ動作の対象となる常時表示モードは、通常表示モードに比べて表示色数が少ないものとして説明した。しかし、階調数を増加して表示色数を一定レベルに増やすことにより、常時表示モードのみによって液晶表示を実現するものとしても良い。この場合、通常表示モードのようなフルカラー表示は実現できないものの、求められる表示可能色数がそれほど多くない態様の画面に対しては、本発明の常時表示モードのみによって表示処理を行うことが可能である。
なお、階調数が増加すると、第２実施形態におけるセルフリフレッシュ動作において印加するパルス回数、すなわちリフレッシュステップＳ１におけるフェーズ数も増加する。第２実施形態では、３値の場合ににおいてフェーズＰ１及びＰ２の２フェーズで実現できたが、４階調に増加すれば当然に３フェーズ必要となり、５階調に増加すれば４フェーズ必要となる。
一方、第３実施形態の方法によれば、ブースト線ＢＳＴへの印加電圧はフェーズＰ１開始後から一定としたまま、リファレンス線ＲＥＦへの印加電圧、並びにソース線ＳＬへの印加電圧を（階調数−１）回変化させることとなる。
また、上記実施形態では、常時表示モードにおける画素データの値として、５Ｖ，３Ｖ，０Ｖを採用したが、これらの電圧値に限定されるものではないことは言うまでもない。
〈２〉 第２類型の画素回路２Ｂ（図９〜図１１）に関しては、通常表示モード及び常時表示モードの書き込み動作時において、リファレンス線ＲＥＦに低レベル電圧を与え、トランジスタＴ２をオフ状態としても良い。このようにすることで、内部ノードＮ１と出力ノードＮ２が電気的に分離される結果、画素電極２０の電位が書き込み動作前の出力ノードＮ２の電圧の影響を受けなくなる。これにより、画素電極２０の電圧は、ソース線ＳＬの印加電圧を正しく反映し、画像データを誤差なく表示することができる。
〈３〉 上記の実施形態では、アクティブマトリクス基板１０上に構成される全ての画素回路２に対し、第２スイッチ回路２３と制御回路２４を備える構成とした。これに対し、アクティブマトリクス基板１０上において、透過液晶表示を行う透過画素部と反射液晶表示を行う反射画素部の２種類の画素部を備える構成の場合には、反射画素部の画素回路にのみ第２スイッチ回路２３と制御回路２４を備え、透過表示部の画素回路には第２スイッチ回路２３と制御回路２４を備えない構成としても良い。
この場合、通常表示モード時には透過画素部によって画像表示がなされ、常時表示モード時には反射画素部によって画像表示がなされることとなる。このように構成することで、アクティブマトリクス基板１０全体に形成される素子数を削減することができる。
〈４〉 上記実施形態では、各画素回路２は、補助容量素子Ｃｓを備える構成であったが、補助容量素子Ｃｓを備えない構成であっても良い。ただし、内部ノードＮ１の電位をより安定化させ、表示画像の確実な安定化を図るためには、この補助容量素子Ｃｓを備える方が好ましい。
〈５〉 上記実施形態では、各画素回路２の表示素子部２１は、単位液晶表示素子Ｃｌｃだけで構成される場合を想定したが、図３７に示すように、内部ノードＮ１と画素電極２０の間にアナログアンプＡｍｐ（電圧増幅器）を備える構成としても良い。図３７では一例として、アナログアンプＡｍｐの電源用ラインとして、補助容量線ＣＳＬと電源線Ｖｃｃが入力される構成とした。
この場合、内部ノードＮ１に与えられた電圧は、アナログアンプＡｍｐによって設定された増幅率ηによって増幅され、増幅後の電圧が画素電極２０に供給される。よって、内部ノードＮ１の微少な電圧変化を表示画像に反映することができる構成である。
なお、この構成の場合、常時表示モードのセルフ極性反転動作では、内部ノードＮ１の電圧が、増幅率ηによって増幅され画素電極２０に供給されるため、ソース線ＳＬに印加する第１及び第２電圧状態の電圧差を調整することで、画素電極２０に供給される第１及び第２電圧状態の電圧を、対向電圧Ｖｃｏｍの高レベル及び低レベルの電圧に一致させることができる。
〈６〉 上記実施形態では、画素回路２内のトランジスタＴ１〜Ｔ４を、Ｎチャネル型の多結晶シリコンＴＦＴを想定したが、Ｐチャネル型のＴＦＴを使用した構成や、非晶質シリコンＴＦＴを使用した構成とすることも可能である。この場合、各電圧の大小関係やダイオードＤ１の整流方向を反転させる等により上記各実施形態と同様に画素回路２を動作させることが可能であり、同様の効果が得られる。
〈７〉 上記実施形態では、液晶表示装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、画素データを保持するための画素容量Ｃｐに対応する容量を有し、当該容量に保持される電圧に基づき画像を表示する表示装置であれば、本発明を適用することができる。
例えば、画素容量に相当する容量に画素データに相当する電圧を保持させて画像表示する有機ＥＬ（Electroluminescenece）表示装置の場合、特にセルフリフレッシュ動作に関して本発明を適用することができる。図３８は、このような有機ＥＬ表示装置の画素回路の一例を示す回路図である。この画素回路では、画素データとして補助容量Ｃｓに保持された電圧が、ＴＦＴで構成された駆動用トランジスタＴｄｖのゲート端子に与えられ、その電圧に応じた電流が駆動用トランジスタＴｄｖを介して発光素子ＯＬＥＤに流れる。従って、この補助容量Ｃｓが上記各実施形態における画素容量Ｃｐに相当する。
なお、図３８に示す画素回路においては、電極間に電圧を印加することで光の透過率を制御することで画像表示を行うという液晶表示装置とは異なり、素子を流れる電流によって素子そのものが発光することで画像表示を行う。このため、発光素子の整流性ゆえ、当該素子の両端に印加される電圧の極性を反転させるということができず、更にはそのような必要性もない。
〈８〉 上記第２実施形態において、第２類型の画素回路のセルフリフレッシュ動作につき、図２１及び図２２のタイミング図を参照して説明した。第２類型の画素回路２Ｂ，２Ｃ（図９〜図１５）は、トランジスタＴ４を備えると共に、このＴ４のゲートに接続される選択線ＳＥＬをブースト線ＢＳＴとは個別に備えている。よって、この類型の画素回路においては、ブースト線ＢＳＴへの電圧印加タイミングと、Ｔ４の導通タイミングを意図的に異ならせることができる。
これを利用して、第２類型の画素回路２Ｂ，２Ｃに対するセルフリフレッシュ動作を行う場合には、選択線ＳＥＬへの電圧印加タイミングを、リファレンス線ＲＥＦ及びブースト線ＢＳＴに対して電圧を印加するタイミングから少し遅らせるものとしても良い。
上述したように、リファレンス線ＲＥＦには、リフレッシュ対象となる階調よりも低い階調の画素においてはＴ２が導通するような範囲内の電圧が印加される。よって、この状態でブースト線ＢＳＴに電圧を印加しても、かかる画素のノードＮ２は電位突き上げが生じず、この結果、トランジスタＴ１が導通することはない。
しかし、トランジスタの能力やノードの寄生容量その他の要素の影響によっては、トランジスタＴ２が導通しているにもかかわらず、ブースト線ＢＳＴに電圧を印加すると、ノードＮ２の電位が一時的に突き上げられる事態が生じることも想定される。この場合、その時点においてトランジスタＴ１が導通してしまい、この結果、かかる画素が異なる階調の電圧によって書き換えられるおそれがある。
これに対し、トランジスタＴ４の導通タイミングをブースト線ＢＳＴへの電圧印加タイミングから少し遅らせることで、仮にノードＮ２の電位が一時的に上昇してトランジスタＴ１がこの間導通したとしても、トランジスタＴ４が非導通となるため、このトランジスタＴ４によってソース線ＳＬとノードＮ１の間の導通を遮断することができる。なお、ノードＮ２の電位が一時的に上昇しても、その後はノードＮ１の寄生容量に電荷が吸収されるため、Ｎ２の電位は低下する。このときトランジスタＴ１は非導通となるため、ノードＴ４を導通させても、リフレッシュ対象階調より低階調の画素回路のノードＮ１がソース線ＳＬの印加電圧によって書き換えられることはない。
以上のように、特に第２類型の画素回路においては、選択線ＳＥＬへの電圧印加タイミングを、ブースト線ＢＳＴへの電圧印加タイミングとは独立して制御できるため、ブースト線ＢＳＴへの印加タイミングから少し遅らせることで、誤った階調に書き込まれるという誤動作をより確実に防止することができる。
この方法は、第３実施形態の図２５に示すタイミング図にも応用することができる。すなわち、図２５において、選択線ＳＥＬへの電圧印加タイミングをｔ３から少し遅らせるものとすれば良い。
なお、第１類型や第３類型では、このような方法でのリフレッシュ動作は行えないが、上述した誤書き込みが招来する可能性はもともと低いため、第２実施形態で説明した方法によるリフレッシュ動作でも正しく元の階調にリフレッシュさせることができる。
１： 液晶表示装置
２： 画素回路
２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ： 画素回路
１０： アクティブマトリクス基板
１１： 表示制御回路
１２： 対向電極駆動回路
１３： ソースドライバ
１４： ゲートドライバ
２０： 画素電極
２１： 表示素子部
２２： 第１スイッチ回路
２３： 第２スイッチ回路
２４： 制御回路
７４： シール材
７５： 液晶層
８０： 対向電極
８１： 対向基板
Ａｍｐ： アナログアンプ
ＢＳＴ： ブースト線
Ｃｂｓｔ： ブースト容量素子
Ｃｌｃ： 液晶表示素子
ＣＭＬ： 対向電極配線
ＣＳＬ： 補助容量線
Ｃｓ： 補助容量素子
Ｃｔ： タイミング信号
Ｄ１： ダイオード素子
ＤＡ： ディジタル画像信号
Ｄｖ： データ信号
ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）： ゲート線
Ｇｔｃ： 走査側タイミング制御信号
Ｎ１： 内部ノード
Ｎ２： 出力ノード
ＯＬＥＤ： 発光素子
Ｐ１，Ｐ２： フェーズ
ＲＥＦ： リファレンス線
Ｓ１，Ｓ２： ステップ
Ｓｃ１，Ｓｃ２，……，Ｓｃｍ： ソース信号
ＳＥＬ： 選択線
ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）： ソース線
Ｓｔｃ： データ側タイミング制御信号
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５： トランジスタ
Ｔｄｖ： 駆動用トランジスタ
Ｖｃｏｍ： 対向電圧
Ｖｌｃ： 液晶電圧
ＶＮ１： 内部ノード電位、画素電極電位
ＶＮ２： 出力ノード電位
２： 画素回路
２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ： 画素回路
１０： アクティブマトリクス基板
１１： 表示制御回路
１２： 対向電極駆動回路
１３： ソースドライバ
１４： ゲートドライバ
２０： 画素電極
２１： 表示素子部
２２： 第１スイッチ回路
２３： 第２スイッチ回路
２４： 制御回路
７４： シール材
７５： 液晶層
８０： 対向電極
８１： 対向基板
Ａｍｐ： アナログアンプ
ＢＳＴ： ブースト線
Ｃｂｓｔ： ブースト容量素子
Ｃｌｃ： 液晶表示素子
ＣＭＬ： 対向電極配線
ＣＳＬ： 補助容量線
Ｃｓ： 補助容量素子
Ｃｔ： タイミング信号
Ｄ１： ダイオード素子
ＤＡ： ディジタル画像信号
Ｄｖ： データ信号
ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）： ゲート線
Ｇｔｃ： 走査側タイミング制御信号
Ｎ１： 内部ノード
Ｎ２： 出力ノード
ＯＬＥＤ： 発光素子
Ｐ１，Ｐ２： フェーズ
ＲＥＦ： リファレンス線
Ｓ１，Ｓ２： ステップ
Ｓｃ１，Ｓｃ２，……，Ｓｃｍ： ソース信号
ＳＥＬ： 選択線
ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）： ソース線
Ｓｔｃ： データ側タイミング制御信号
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５： トランジスタ
Ｔｄｖ： 駆動用トランジスタ
Ｖｃｏｍ： 対向電圧
Ｖｌｃ： 液晶電圧
ＶＮ１： 内部ノード電位、画素電極電位
ＶＮ２： 出力ノード電位
Claims (36)
- 単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
前記データ信号線から供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
前記第２スイッチ回路は、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第１トランジスタ素子、並びにダイオード素子の直列回路で構成され、
前記制御回路は、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第２トランジスタ素子、並びに前記第１容量素子の直列回路で構成され、
前記第１及び第２スイッチ回路の各一端が前記データ信号線に接続し、
前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
前記ダイオード素子は、前記データ信号線から前記内部ノードに向かう方向に整流作用を有しており、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続して、前記制御回路の出力ノードを形成し、
前記第２トランジスタ素子の制御端子が第１制御線に接続し、
前記第１容量素子の他端が第２制御線に接続していることを特徴とする画素回路。 - 前記所定のスイッチ素子が、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第３トランジスタ素子で構成され、
前記第３トランジスタ素子の制御端子が走査信号線に接続していることを特徴とする請求項１に記載の画素回路。 - 前記第２スイッチ回路が、前記第１トランジスタ素子、前記ダイオード素子、並びに、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子の直列回路で構成され、
前記第４トランジスタ素子の制御端子が、前記第２制御線又は第３制御線に接続していることを特徴とする請求項１又は２に記載の画素回路。 - 前記第１スイッチ回路が、前記第２スイッチ回路内の前記第４トランジスタ素子と前記所定のスイッチ素子との直列回路、又は前記第２スイッチ回路内の前記第４トランジスタ素子の制御端子に制御端子が接続する第５トランジスタ素子と前記所定のスイッチ素子との直列回路で構成されることを特徴とする請求項３に記載の画素回路。
- 一端が前記内部ノードに接続し、他端が第４制御線又は所定の固定電圧線に接続する第２容量素子を更に備えることを特徴とする請求項１又は２に記載の画素回路。
- 請求項１に記載の画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第１容量素子の前記他端が共通の前記第２制御線に接続する構成であって、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１及び第２制御線を各別に駆動する制御線駆動回路を備えていることを特徴とする表示装置。 - 前記所定のスイッチ素子が、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第３トランジスタ素子であって、制御端子が走査信号線に接続する構成であり、
前記行毎に前記走査信号線を１本ずつ備えると共に、同一行に配置される前記画素回路が共通の前記走査信号線に接続する構成であり、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを特徴とする請求項６に記載の表示装置。 - 前記第２スイッチ回路が、前記第１トランジスタ素子、前記ダイオード素子、並びに、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子の直列回路で構成され、
同一行又は同一列に配置される前記画素回路は、前記第４トランジスタ素子の制御端子が共通の前記第２制御線に接続することを特徴とする請求項７に記載の表示装置。 - 前記第２スイッチ回路が、前記第１トランジスタ素子、前記ダイオード素子、並びに、第１端子、第２端子、及び前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子の直列回路で構成され、
同一行又は同一列に配置される前記画素回路は、前記第４トランジスタ素子の制御端子が共通の第３制御線に接続し、
前記制御線駆動回路が、前記第１〜第３制御線を各別に駆動することを特徴とする請求項７に記載の表示装置。 - 前記第１スイッチ回路が、前記第２スイッチ回路内の前記第４トランジスタ素子と前記第３トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第４トランジスタ素子の制御端子に制御端子が接続する第５トランジスタ素子と前記第３トランジスタ素子との直列回路で構成されることを特徴とする請求項８に記載の表示装置。
- 前記第１スイッチ回路が、前記第２スイッチ回路内の前記第４トランジスタ素子と前記第３トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第４トランジスタ素子の制御端子に制御端子が接続する第５トランジスタ素子と前記第３トランジスタ素子との直列回路で構成されることを特徴とする請求項９に記載の表示装置。
- １つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第３トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第３トランジスタ素子を非導通状態にし、
前記データ信号線駆動回路が、前記データ信号線のそれぞれに対して、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする請求項７に記載の表示装置。 - 前記書き込み動作時に、
前記制御線駆動回路は、前記第１制御線に前記第２トランジスタ素子を導通状態とする所定の電圧を印加することを特徴とする請求項１２に記載の表示装置。 - １つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第３トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第３トランジスタ素子を非導通状態にし、
前記制御線駆動回路が、前記選択行の前記第２制御線に前記第４トランジスタ素子を導通状態にする所定の選択用電圧を印加すると共に、前記非選択行の前記第２制御線に前記第４トランジスタ素子を非導通状態にする所定の非選択用電圧を印加し、
前記データ信号線駆動回路が、前記データ信号線のそれぞれに、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする請求項１０に記載の表示装置。 - １つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第３トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第３トランジスタ素子を非導通状態にし、
前記制御線駆動回路が、前記選択行の前記第３制御線に前記第４トランジスタ素子を導通状態にする所定の選択用電圧を印加すると共に、前記非選択行の前記第３制御線に前記第４トランジスタ素子を非導通状態にする所定の非選択用電圧を印加し、
前記データ信号線駆動回路が、前記データ信号線のそれぞれに、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする請求項１１に記載の表示装置。 - 前記画素回路アレイ内の各画素回路の内部ノードは、それぞれ離散した複数の電圧状態の内の一の電圧状態を保持可能な構成であって、異なる電圧状態によって多階調が実現されており、
複数の前記画素回路に対して前記第２スイッチ回路と前記制御回路を作動させ、前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第３トランジスタ素子を非導通状態とし、
前記データ信号線駆動回路が、前記データ信号線に対して、リフレッシュ動作を実行する対象階調の電圧状態に対応するリフレッシュ目標電圧に前記第２スイッチ回路内の電圧降下分に対応する所定の第１調整電圧を加えたリフレッシュ入力電圧を印加し、
前記制御線駆動回路が、前記第１制御線に対して、前記対象階調よりも一段階低階調の電圧状態と前記対象階調の電圧状態の中間電圧で規定されるリフレッシュ分離電圧に前記第１制御線と前記内部ノードの電圧降下分に対応する所定の第２調整電圧を加えたリフレッシュ基準電圧を印加した状態で、前記第２制御線に対して所定振幅のブースト電圧を印加して、前記出力ノードに対して前記第１容量素子を介した容量結合による電圧変化を与えることで、
前記内部ノードの電圧状態が前記リフレッシュ目標電圧よりも高い場合には、前記ダイオード素子が前記データ信号線から前記内部ノードに向けて逆バイアス状態となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧よりも低い場合には、前記ブースト電圧印加による前記出力ノードの電位変動を抑制して前記第１トランジスタ素子が非導通となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧以上で前記リフレッシュ目標電圧以下の場合には、前記データ信号線から前記内部ノードに向けて前記ダイオード素子が順バイアス状態となると共に前記出力ノードの電位変動が抑制されずに前記第１トランジスタ素子が導通状態となって前記リフレッシュ目標電圧が前記内部ノードに与えられ、前記対象階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対するリフレッシュ動作を実行することを特徴とする請求項７に記載の表示装置。 - 前記画素回路アレイ内の各画素回路の内部ノードは、それぞれ離散した複数の電圧状態の内の一の電圧状態を保持可能な構成であって、異なる電圧状態によって多階調が実現されており、
複数の前記画素回路に対して前記第２スイッチ回路と前記制御回路を作動させ、前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第３トランジスタ素子を非導通状態とし、
前記データ信号線駆動回路が、前記データ信号線に対して、リフレッシュ動作を実行する対象階調の電圧状態に対応するリフレッシュ目標電圧に前記第２スイッチ回路内の電圧降下分に対応する所定の第１調整電圧を加えたリフレッシュ入力電圧を印加し、
前記制御線駆動回路が、前記第１制御線に対して、前記対象階調よりも一段階低階調の電圧状態と前記対象階調の電圧状態の中間電圧で規定されるリフレッシュ分離電圧に前記第１制御線と前記内部ノードの電圧降下分に対応する所定の第２調整電圧を加えたリフレッシュ基準電圧を印加した状態で、前記第２制御線に対して所定振幅のブースト電圧を印加して、前記出力ノードに対して前記第１容量素子を介した容量結合による電圧変化を与えることで、
前記内部ノードの電圧状態が前記リフレッシュ目標電圧よりも高い場合には、前記ダイオード素子が前記データ信号線から前記内部ノードに向けて逆バイアス状態となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧よりも低い場合には、前記ブースト電圧印加による前記出力ノードの電位変動を抑制して前記第１トランジスタ素子が非導通となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧以上で前記リフレッシュ目標電圧以下の場合には、前記データ信号線から前記内部ノードに向けて前記ダイオード素子が順バイアス状態となると共に前記出力ノードの電位変動が抑制されずに前記第１トランジスタ素子が導通状態となって前記リフレッシュ目標電圧が前記内部ノードに与えられ、前記対象階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対するリフレッシュ動作を実行することを特徴とする請求項８に記載の表示装置。 - 前記画素回路アレイ内の各画素回路の内部ノードは、それぞれ離散した複数の電圧状態の内の一の電圧状態を保持可能な構成であって、異なる電圧状態によって多階調が実現されており、
複数の前記画素回路に対して前記第２スイッチ回路と前記制御回路を作動させ、前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第３トランジスタ素子を非導通状態とし、
前記データ信号線駆動回路が、前記データ信号線に対して、リフレッシュ動作を実行する対象階調の電圧状態に対応するリフレッシュ目標電圧に前記第２スイッチ回路内の電圧降下分に対応する所定の第１調整電圧を加えたリフレッシュ入力電圧を印加し、
前記制御線駆動回路が、前記第１制御線に対して、前記対象階調よりも一段階低階調の電圧状態と前記対象階調の電圧状態の中間電圧で規定されるリフレッシュ分離電圧に前記第１制御線と前記内部ノードの電圧降下分に対応する所定の第２調整電圧を加えたリフレッシュ基準電圧を印加すると共に、前記第３制御線に対して前記第４トランジスタ素子を導通状態とする所定電圧を印加した状態で、前記第２制御線に対して所定振幅のブースト電圧を印加して、前記出力ノードに対して前記第１容量素子を介した容量結合による電圧変化を与えることで、
前記内部ノードの電圧状態が前記リフレッシュ目標電圧よりも高い場合には、前記ダイオード素子が前記データ信号線から前記内部ノードに向けて逆バイアス状態となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧よりも低い場合には、前記ブースト電圧印加による前記出力ノードの電位変動を抑制して前記第１トランジスタ素子が非導通となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧以上で前記リフレッシュ目標電圧以下の場合には、前記データ信号線から前記内部ノードに向けて前記ダイオード素子が順バイアス状態となると共に前記出力ノードの電位変動が抑制されずに前記第１トランジスタ素子が導通状態となって前記リフレッシュ目標電圧が前記内部ノードに与えられ、前記対象階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対するリフレッシュ動作を実行することを特徴とする請求項９に記載の表示装置。 - 前記第３トランジスタ素子を非導通とし、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、前記第２制御線に前記ブースト電圧を印加する動作を、前記リフレッシュ入力電圧及び前記リフレッシュ分離電圧の値をそれぞれ変更しながら複数回実行することで、異なる階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対して、リフレッシュ動作を順次実行することを特徴とする請求項１６〜１８の何れか１項に記載の表示装置。
- 前記画素回路アレイ内の各画素回路の内部ノードが保持可能な電圧状態の数である階調数に１を減じた回数だけ前記リフレッシュ入力電圧及び前記リフレッシュ分離電圧の値を変更しながら、前記ブースト電圧を印加することを特徴とする請求項１９に記載の表示装置。
- 前記第３トランジスタ素子を非導通とし、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、前記第２制御線に前記ブースト電圧を印加する動作を、前記リフレッシュ入力電圧及び前記リフレッシュ分離電圧の値をそれぞれ変更しながら複数回実行する動作を含むリフレッシュステップが終了した後に、
前記データ信号線駆動回路は、前記データ信号線に対して前記内部ノードが保持し得る電圧状態の最小値に相当する電圧を印加し、前記制御線駆動回路は、前記第２制御線に対して前記ブースト電圧を印加せず、前記第１制御線に対して、前記内部ノードの電圧状態にかかわらず前記第２トランジスタ素子を導通し得る電圧を少なくとも一定の時間にわたって印加する待機ステップを行うことを特徴とする請求項１９に記載の表示装置。 - 前記リフレッシュステップより１０倍以上長い時間にわたって前記待機ステップを実行後、再度前記リフレッシュステップを実行することを特徴とする請求項２１に記載の表示装置。
- 前記第１調整電圧が、前記ダイオード素子のターンオン電圧であることを特徴とする請求項１６〜１８のいずれか１項に記載の表示装置。
- 前記第２調整電圧が、前記第２トランジスタ素子の閾値電圧であることを特徴とする請求項１６〜１８のいずれか１項に記載の表示装置。
- 前記画素回路アレイ内の各画素回路の内部ノードは、それぞれ離散した複数の電圧状態の内の一の電圧状態を保持可能な構成であって、異なる電圧状態によって多階調が実現されており、
複数の前記画素回路に対して前記第２スイッチ回路と前記制御回路を作動させ、前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第３トランジスタ素子を非導通状態とし、
前記データ信号線駆動回路が、前記データ信号線に対して、リフレッシュ動作を実行する対象階調の電圧状態に対応するリフレッシュ目標電圧に前記第２スイッチ回路内の電圧降下分に対応する所定の第１調整電圧を加えたリフレッシュ入力電圧を印加し、
前記制御線駆動回路が、前記第１制御線に対して、前記対象階調よりも一段階低階調の電圧状態と前記対象階調の電圧状態の中間電圧で規定されるリフレッシュ分離電圧に前記第１制御線と前記内部ノードの電圧降下分に対応する所定の第２調整電圧を加えたリフレッシュ基準電圧を印加した状態で前記第２制御線に対して所定振幅のブースト電圧を印加して、前記出力ノードに対して前記第１容量素子を介した容量結合による電圧変化を与えた後、前記第３制御線に対して前記第４トランジスタ素子を導通状態とする所定電圧を印加し、
前記内部ノードの電圧状態が前記リフレッシュ目標電圧よりも高い場合には、前記ダイオード素子が前記データ信号線から前記内部ノードに向けて逆バイアス状態となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧よりも低い場合には、前記ブースト電圧印加による前記出力ノードの電位変動を抑制して前記第１トランジスタ素子が非導通となって前記データ信号線と前記内部ノードが導通せず、前記内部ノードの電圧状態が前記リフレッシュ分離電圧以上で前記リフレッシュ目標電圧以下の場合には、前記データ信号線から前記内部ノードに向けて前記ダイオード素子が順バイアス状態となると共に前記出力ノードの電位変動が抑制されずに前記第１トランジスタ素子が導通状態となって前記リフレッシュ目標電圧が前記内部ノードに与えられ、前記対象階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対するリフレッシュ動作を実行することを特徴とする請求項９、１１、１５のいずれか１項に記載の表示装置。 - 前記セルフリフレッシュ動作時において、
第１階調を前記対象階調として、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、前記第２制御線に前記ブースト電圧を印加し、
次に、前記ブースト電圧を引き続き印加したまま、前記第１階調よりも１段階高階調の第２階調を前記対象階調として、前記第１制御線に印加する前記リフレッシュ基準電圧を変化させた後、前記データ信号線に印加する前記リフレッシュ入力電圧を変化させることで、異なる階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対して、リフレッシュ動作を順次実行することを特徴とする請求項１６〜１８のいずれか１項に記載の表示装置。 - 前記第２階調よりも更に高い階調が存在する場合に、
前記第２階調に対するリフレッシュ動作の完了後、更に前記ブースト電圧を引き続き印加したまま、更に１段階高階調を前記対象階調とし、前記第１制御線に印加する前記リフレッシュ基準電圧を変化させた後、前記データ信号線に印加する前記リフレッシュ入力電圧を変化させる動作を繰り返し実行することを特徴とする請求項２６に記載の表示装置。 - 前記セルフリフレッシュ動作時において、
第１階調を前記対象階調として、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、前記第２制御線に前記ブースト電圧を印加し、前記第３制御線に前記第４トランジスタ素子を導通状態とする所定電圧を印加し、
次に、前記ブースト電圧及び前記第４トランジスタ素子を導通状態とする所定電圧を引き続き印加したまま、前記第１階調よりも１段階高階調の第２階調を前記対象階調として、前記第１制御線に印加する前記リフレッシュ基準電圧を変化させた後、前記データ信号線に印加する前記リフレッシュ入力電圧を変化させることで、異なる階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対して、リフレッシュ動作を順次実行することを特徴とする請求項１８に記載の表示装置。 - 前記セルフリフレッシュ動作時において、
第１階調を前記対象階調として、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、前記第２制御線に前記ブースト電圧を印加し、前記第３制御線に前記第４トランジスタ素子を導通状態とする所定電圧を印加し、
次に、前記ブースト電圧及び前記第４トランジスタ素子を導通状態とする所定電圧を引き続き印加したまま、前記第１階調よりも１段階高階調の第２階調を前記対象階調として、前記第１制御線に印加する前記リフレッシュ基準電圧を変化させた後、前記データ信号線に印加する前記リフレッシュ入力電圧を変化させることで、異なる階調の電圧状態を示す前記内部ノードを備えた前記画素回路に対して、リフレッシュ動作を順次実行することを特徴とする請求項２５に記載の表示装置。 - 前記第２階調よりも更に高い階調が存在する場合に、
前記第２階調に対するリフレッシュ動作の完了後、更に前記ブースト電圧と前記第４トランジスタ素子を導通状態とする所定電圧を引き続き印加したまま、更に１段階高階調を前記対象階調とし、前記第１制御線に印加する前記リフレッシュ基準電圧を変化させた後、前記データ信号線に印加する前記リフレッシュ入力電圧を変化させる動作を繰り返し実行することを特徴とする請求項２８に記載の表示装置。 - 奇数行又は奇数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士が相互に電気的に接続されており、
偶数行又は偶数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士が相互に電気的に接続されており、
奇数行又は奇数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線と、偶数行又は偶数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線とは電気的に接続されておらず、前記制御線駆動回路によって各別に駆動可能に構成されていることを特徴とする請求項１６に記載の表示装置。 - 奇数行又は奇数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士が相互に電気的に接続されており、
偶数行又は偶数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士が相互に電気的に接続されており、
奇数行又は奇数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線と、偶数行又は偶数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線とは電気的に接続されておらず、前記制御線駆動回路によって各別に駆動可能に構成されていることを特徴とする請求項１７に記載の表示装置。 - 奇数行又は奇数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士、及び前記第４トランジスタ素子の制御端子に接続されている前記第３制御線同士が、相互に電気的に接続されており、
偶数行又は偶数列に配置された前記画素回路は、前記第１容量素子の前記他端に接続されている前記第２制御線同士、及び前記第４トランジスタ素子の制御端子に接続されている前記第３制御線同士が、相互に電気的に接続されており、
奇数行又は奇数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線と、偶数行又は偶数列に配置された前記画素回路の前記第１容量素子の前記他端に接続されている前記第２制御線とは電気的に接続されておらず、前記制御線駆動回路によって各別に駆動可能に構成されており、
奇数行又は奇数列に配置された前記画素回路の前記第４トランジスタ素子の制御端子に接続されている前記第３制御線と、偶数行又は偶数列に配置された前記画素回路の前記第４トランジスタ素子の制御端子に接続されている前記第３制御線とは電気的に接続されておらず、前記制御線駆動回路によって各別に駆動可能に構成されていることを特徴とする請求項１８に記載の表示装置。 - 前記単位表示素子の端子のうち、前記内部ノードと接続する端子とは反対側の端子には共通電極が接続されており、
前記画素回路に対して前記画素データを書き込む書き込み動作時において、前記共通電極の電位を基準としたときの前記内部ノードの電位の極性が、奇数行又は奇数列に配置された前記画素回路と、偶数行又は偶数列に配置された前記画素回路とで異なるように書き込みが行われることを特徴とする請求項３１〜３３の何れか１項に記載の表示装置。 - 前記共通電極には、高低２値の電圧が印加可能に構成されており、
奇数行又は奇数列に配置された前記画素回路に対する書き込み動作を行う期間と、偶数行又は偶数列に配置された前記画素回路に対する書き込み動作を行う期間とで、前記共通電極に印加される電圧を前記高低２値の間で切り替えることを特徴とする請求項３４に記載の表示装置。 - 前記共通電極に対して前記高低２値の何れか一方の電圧を印加した状態で、前記第３トランジスタ素子を非導通とし、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、奇数行又は奇数列に接続されている前記第２制御線に前記ブースト電圧を印加することで、奇数行又は奇数列に配置された前記画素回路へのリフレッシュ動作を実行し、
前記共通電極への印加電圧を前記高低２値の間で切り替えた後、前記データ信号線に前記リフレッシュ入力電圧を、前記第１制御線に前記リフレッシュ基準電圧をそれぞれ印加した状態で、偶数行又は偶数列に接続されている前記第２制御線に前記ブースト電圧を印加することで、偶数行又は偶数列に配置された前記画素回路へのリフレッシュ動作を実行することを特徴とする請求項３５に記載の表示装置。
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| US10997901B2 (en) * | 2014-02-28 | 2021-05-04 | Ignis Innovation Inc. | Display system |
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| WO2015136571A1 (ja) | 2014-03-11 | 2015-09-17 | パナソニック液晶ディスプレイ株式会社 | 表示装置及びその駆動方法 |
| WO2015136570A1 (ja) | 2014-03-11 | 2015-09-17 | パナソニック液晶ディスプレイ株式会社 | 表示装置及びその駆動方法 |
| US10275070B2 (en) | 2015-01-05 | 2019-04-30 | Synaptics Incorporated | Time sharing of display and sensing data |
| US10394391B2 (en) | 2015-01-05 | 2019-08-27 | Synaptics Incorporated | System and method for reducing display artifacts |
| US10592022B2 (en) | 2015-12-29 | 2020-03-17 | Synaptics Incorporated | Display device with an integrated sensing device having multiple gate driver circuits |
| CN106097969B (zh) * | 2016-06-17 | 2018-11-13 | 京东方科技集团股份有限公司 | 子像素电路的校准装置、源极驱动器及数据电压补偿方法 |
| US10553173B2 (en) * | 2017-04-17 | 2020-02-04 | A.U. Vista, Inc. | Display with wireless data driving and method for making same |
| CN109671413B (zh) * | 2019-02-26 | 2020-11-13 | 合肥京东方显示技术有限公司 | 升压电路和关机电路及它们的驱动方法以及显示装置 |
| CN113380180B (zh) | 2020-02-25 | 2022-09-23 | 华为技术有限公司 | 显示模组和电子设备 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002156992A (ja) * | 2000-11-21 | 2002-05-31 | Sony Corp | モデル適応装置およびモデル適応方法、記録媒体、並びに音声認識装置 |
| JP2003122331A (ja) * | 2001-10-19 | 2003-04-25 | Sony Corp | 液晶表示装置およびこれを用いた携帯端末装置 |
| JP2010145663A (ja) * | 2008-12-17 | 2010-07-01 | Sony Corp | 液晶表示パネル及び電子機器 |
| JP2010160376A (ja) * | 2009-01-09 | 2010-07-22 | Toppoly Optoelectronics Corp | アクティブマトリクス型ディスプレイ装置及びこれを備える電子機器 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084330B2 (ja) | 1984-09-13 | 1996-01-17 | ソニー株式会社 | 液晶ディスプレイ装置 |
| JPS6174481A (ja) | 1984-09-20 | 1986-04-16 | Sony Corp | 前置増幅回路 |
| US5426447A (en) * | 1992-11-04 | 1995-06-20 | Yuen Foong Yu H.K. Co., Ltd. | Data driving circuit for LCD display |
| JP2005018088A (ja) | 1995-02-16 | 2005-01-20 | Toshiba Corp | 液晶表示装置 |
| JP3723443B2 (ja) * | 2000-11-17 | 2005-12-07 | 三洋電機株式会社 | アクティブマトリクス型表示装置 |
| JP2002229532A (ja) * | 2000-11-30 | 2002-08-16 | Toshiba Corp | 液晶表示装置及び液晶表示装置の駆動方法 |
| JP4610843B2 (ja) * | 2002-06-20 | 2011-01-12 | カシオ計算機株式会社 | 表示装置及び表示装置の駆動方法 |
| TW578124B (en) | 2003-01-03 | 2004-03-01 | Au Optronics Corp | Method and driver for reducing power consumption of an LCD panel in a standby mode |
| GB0308167D0 (en) * | 2003-04-09 | 2003-05-14 | Koninkl Philips Electronics Nv | Active matrix array device electronic device and operating method for an active matrix device |
| GB0318611D0 (en) | 2003-08-08 | 2003-09-10 | Koninkl Philips Electronics Nv | Circuit for signal amplification and use of the same in active matrix devices |
| US7595775B2 (en) * | 2003-12-19 | 2009-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting display device with reverse biasing circuit |
| KR100583126B1 (ko) | 2004-06-25 | 2006-05-23 | 삼성에스디아이 주식회사 | 발광 표시 장치 |
| US20080136795A1 (en) | 2005-03-25 | 2008-06-12 | Takaji Numao | Display Device and Driving Method Thereof |
| JP2006343563A (ja) | 2005-06-09 | 2006-12-21 | Sharp Corp | 液晶表示装置 |
| JP2007334224A (ja) | 2006-06-19 | 2007-12-27 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| WO2008093451A1 (ja) * | 2007-01-31 | 2008-08-07 | Sharp Kabushiki Kaisha | 画素回路及び表示装置 |
| US7928533B2 (en) | 2007-08-14 | 2011-04-19 | California Institute Of Technology | Nano-multiplication region avalanche photodiodes and arrays |
| WO2011052272A1 (ja) * | 2009-10-29 | 2011-05-05 | シャープ株式会社 | 画素回路及び表示装置 |
-
2010
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Patent Citations (4)
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|---|---|---|---|---|
| JP2002156992A (ja) * | 2000-11-21 | 2002-05-31 | Sony Corp | モデル適応装置およびモデル適応方法、記録媒体、並びに音声認識装置 |
| JP2003122331A (ja) * | 2001-10-19 | 2003-04-25 | Sony Corp | 液晶表示装置およびこれを用いた携帯端末装置 |
| JP2010145663A (ja) * | 2008-12-17 | 2010-07-01 | Sony Corp | 液晶表示パネル及び電子機器 |
| JP2010160376A (ja) * | 2009-01-09 | 2010-07-22 | Toppoly Optoelectronics Corp | アクティブマトリクス型ディスプレイ装置及びこれを備える電子機器 |
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