JP5351975B2 - 画素回路及び表示装置 - Google Patents
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Description
本発明は、画素回路及びこれを備えた表示装置に関し、特にアクティブマトリクス型の表示装置に関する。
携帯電話や携帯型ゲーム機等の携帯用端末は、その表示手段として液晶表示装置を用いるのが一般的である。また、携帯電話等は、バッテリで駆動されることから、消費電力の低減が強く要請される。このため、時刻や電池残量といった常時表示を必要とする情報については、反射型サブパネルに表示している。また、最近では、同一メインパネルにて、フルカラー表示による通常表示と反射型での常時表示との両立が要求されるようになってきている。
図４５に、一般的なアクティブマトリクス型の液晶表示装置の画素回路の等価回路を示す。また、図４６に、ｍ×ｎ画素のアクティブマトリクス型の液晶表示装置の回路配置例を示す。なお、ｍ，ｎはいずれも２以上の整数である。
図４６に示すように、ｍ本のソース線ＳＬ１，ＳＬ２，……，ＳＬｍと、ｎ本の走査線ＧＬ１，ＧＬ２，……，ＧＬｎの各交点に、薄膜トランジスタ（ＴＦＴ）からなるスイッチ素子を設ける。図４５では、各ソース線ＳＬ１，ＳＬ２，……，ＳＬｍを、ソース線ＳＬで代表し、同様に、各走査線ＧＬ１，ＧＬ２，……，ＧＬｎを代表してＧＬと符号を付している。
図４５に示すように、ＴＦＴを介して液晶容量素子Ｃｌｃと補助容量素子Ｃｓが並列に接続されている。液晶容量素子Ｃｌｃは画素電極２０と対向電極８０の間に液晶層を設けた積層構造で構成される。対向電極は共通（コモン）電極とも呼ばれる。
なお、図４６では、各画素回路については、簡略的にＴＦＴと画素電極（黒色の矩形部分）だけを表示している。
補助容量Ｃｓは、一端（一方の電極）が画素電極２０に、他端（他方の電極）が補助容量線ＣＳＬに接続しており、画素電極２０に保持される画素データの電圧を安定化する。補助容量Ｃｓは、ＴＦＴのリーク電流、液晶分子の有する誘電率異方性により黒表示と白表示で液晶容量素子Ｃｌｃの電気容量が変動すること、及び、画素電極と周辺配線間の寄生容量を介して生じる電圧変動等に起因して、画素電極に保持する画素データの電圧が変動するのを抑制する効果がある。走査線の電圧を順次制御することで、１本の走査線に接続するＴＦＴが導通状態となり、走査線単位で各ソース線に供給される画素データの電圧が対応する画素電極に書き込まれる。
フルカラー表示による通常表示では、表示内容が静止画の場合でも、１フレーム毎に、同じ画素に同じ表示内容が繰り返し書き込まれる。このように、画素電極に保持する画素データの電圧が更新されることで、画素データの電圧変動が最小限に抑制され、高品質な静止画の表示が担保される。
液晶表示装置を駆動するための消費電力は、ソースドライバによるソース線駆動のための消費電力にほぼ支配され、概ね、以下の数１に示す関係式によって表される。なお、数１において、Ｐは消費電力，ｆはリフレッシュレート（単位時間当たりの１フレーム分のリフレッシュ動作回数），Ｃはソースドライバによって駆動される負荷容量，Ｖはソースドライバの駆動電圧，ｎは走査線数，ｍはソース線数をそれぞれ示す。ここで、リフレッシュ動作とは、表示内容を保持しながらソース線を介して画素電極に対して電圧を印加する動作を指す。
（数１）
Ｐ∝ｆ・Ｃ・Ｖ２・ｎ・ｍ
Ｐ∝ｆ・Ｃ・Ｖ２・ｎ・ｍ
ところで、常時表示の場合は、表示内容が静止画であることから、必ずしも画素データの電圧を１フレーム毎に更新する必要はない。このため、液晶表示装置の消費電力を更に低減するために、この常時表示時のリフレッシュ周波数を下げることが行われている。しかし、リフレッシュ周波数を下げると、ＴＦＴのリーク電流により、画素電極に保持されている画素データ電圧が変動する。当該電圧変動が、各画素の表示輝度（液晶の透過率）の変動となり、フリッカとして観測されるようになる。また、各フレーム期間における平均電位も低下するので、十分なコントラストを得られない等の表示品位の低下を招くおそれもある。
ここで、電池残量や時刻表示等の静止画の常時表示において、リフレッシュ周波数の低下により表示品質が低下する問題の解決と低消費電力化とを同時に実現する方法として、例えば、下記特許文献１に記載の構成が開示されている。特許文献１に開示の構成では、透過型と反射型の両機能による液晶表示が可能であり、更に、反射型による液晶表示が可能な画素領域内の画素回路にはメモリ部を有している。このメモリ部は、反射型液晶の表示部において表示すべき情報を電圧信号として保持している。反射型による液晶表示時には、画素回路がメモリ部内に保持された電圧を読み出すことで、当該電圧に応じた情報を表示する。
特許文献１では、上記メモリ部がＳＲＡＭで構成されており、上記電圧信号が静的に保持されるため、リフレッシュ動作が不要となり、表示品質の維持と低消費電力化が同時に実現できる。
しかし、携帯電話等で使用される液晶表示装置において、上記のような構成を採用した場合には、通常動作時にアナログ情報としての各画素データの電圧を保持するための補助容量素子に加えて、画素データを記憶するためのメモリ部を画素毎或いは画素群毎に備える必要がある。これにより、液晶表示装置における表示部を構成するアレイ基板（アクティブマトリクス基板）に形成すべき素子数や信号線数が増えるため、透過モードでの開口率が低下する。また、液晶を交流駆動するための極性反転駆動回路を上記メモリ部と共に設ける場合には、更に開口率の低下を招く。このように素子数や信号線数の増加によって開口率が低下すると通常表示モードでの表示画像の輝度が低下する。
また、近年、ノートパソコンよりも一回り小型の、いわゆるネットブックと呼ばれるコンピュータの普及が目覚ましい。このような小型のコンピュータは、携帯電話よりも液晶表示領域が大きいため、ＴＦＴ基板としてアモルファスシリコン（ａ−Ｓｉ）が利用されることが主流となってくると考えられている。
しかし、アモルファスシリコンは、携帯電話の液晶基板に用いられるポリシリコンと比べて移動度が３桁程度小さく、応答速度が遅い。このため、アモルファスシリコン基板上にトランジスタ素子を設けた場合、トランジスタ素子の制御端子に接続された信号線に電圧を印加するタイミングと、同トランジスタ素子が導通するタイミングにずれが生じ、これによって書き込み後の画素電圧に影響を及ぼす可能性がある。
本発明は、上記の問題点に鑑みてなされたもので、その目的は、開口率の低下を招くことなく低消費電力で液晶の劣化及び表示品質の低下を防止できる画素回路及び表示装置を提供する点にある。特に、移動度の遅いアモルファスシリコン基板上に画素回路を構成した場合においても、書き込み後の画素電圧に影響を及ぼすことなく、当該電圧を維持することができる画素回路及び表示装置を提供することを目的とする。
上記の目的を達成すべく、本発明に係る画素回路は、以下のような構成とする点に特徴がある。
まず、本発明に係る画素回路は、
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
前記データ信号線から供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えている。
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
前記データ信号線から供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えている。
この画素回路は、第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１〜第３トランジスタ素子を備えており、これらのうち、第１及び第３トランジスタ素子を第２スイッチ回路内に、第２トランジスタ素子を制御回路内にそれぞれ備えている。第２スイッチ回路は、第１トランジスタ素子と第３トランジスタ素子の直列回路で構成されており、制御回路は、第２トランジスタ素子と第１容量素子の直列回路で構成されている。
第１スイッチ回路は、一端をデータ信号線に接続し、第２スイッチ回路は、一端を電圧供給線に接続する。これらの両スイッチ回路は、各他端をいずれも内部ノードに接続する。この内部ノードには、第２トランジスタ素子の第１端子も接続している。
第１トランジスタ素子の制御端子、第２トランジスタ素子の第２端子、第１容量素子の一端が相互に接続して制御回路の出力ノードを形成している。また、第２トランジスタ素子の制御端子が第１制御線に接続し、第３トランジスタ素子の制御端子が遅延回路を介して第２制御線に接続している。更に、第１容量素子の他端、すなわち前記出力ノードを形成しない側の端子が、前記遅延回路を介さずに第２制御線に接続している。
また、別の構成としては、前記第１容量素子の他端が、前記遅延回路を介さずに第３制御線に接続する構成とすることもできる。
ここで、前記遅延回路としては、
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１及び第２遅延用トランジスタ素子を備え、
前記第１遅延用トランジスタ素子が、第１端子を前記第３トランジスタ素子の制御端子に接続し、第２端子及び制御端子を前記第２制御線に接続し、
前記第２遅延用トランジスタ素子が、第１端子を前記第３トランジスタ素子の制御端子に接続し、第２端子を前記第２制御線に接続し、制御端子を前記第１制御線に接続する構成とすることができる。
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１及び第２遅延用トランジスタ素子を備え、
前記第１遅延用トランジスタ素子が、第１端子を前記第３トランジスタ素子の制御端子に接続し、第２端子及び制御端子を前記第２制御線に接続し、
前記第２遅延用トランジスタ素子が、第１端子を前記第３トランジスタ素子の制御端子に接続し、第２端子を前記第２制御線に接続し、制御端子を前記第１制御線に接続する構成とすることができる。
また、遅延回路の別の構成としては、
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１及び第２遅延用トランジスタ素子と、遅延用容量素子を備え、
前記第１遅延用トランジスタ素子が、第１端子を前記第３トランジスタ素子の制御端子に接続し、第２端子を前記第２制御線に接続し、
前記第２遅延用トランジスタ素子が、第１端子及び制御端子を前記第１制御線に接続し、
前記遅延用容量素子が、一端を前記第２制御線に接続し、他端を前記第１遅延用トランジスタ素子の制御端子及び前記第２遅延用トランジスタ素子の第２端子に接続する構成とすることができる。
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１及び第２遅延用トランジスタ素子と、遅延用容量素子を備え、
前記第１遅延用トランジスタ素子が、第１端子を前記第３トランジスタ素子の制御端子に接続し、第２端子を前記第２制御線に接続し、
前記第２遅延用トランジスタ素子が、第１端子及び制御端子を前記第１制御線に接続し、
前記遅延用容量素子が、一端を前記第２制御線に接続し、他端を前記第１遅延用トランジスタ素子の制御端子及び前記第２遅延用トランジスタ素子の第２端子に接続する構成とすることができる。
電圧供給線は、独立した信号線とすることもできるし、第１制御線、或いはデータ信号線によって兼ねることもできる。
この構成に加え、一端が前記内部ノードに接続し、他端が第４制御線又は所定の固定電圧線に接続する第２容量素子を更に備えるものとしても良い。このとき、第４制御線が電圧供給線を兼ねることもできる。
また、前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成され、
前記第４トランジスタ素子は、第１端子が前記内部ノードに、第２端子が前記データ信号線又は前記第３トランジスタ素子の第１端子に、制御端子が走査信号線にそれぞれ接続する構成とするのも好適である。
前記第４トランジスタ素子は、第１端子が前記内部ノードに、第２端子が前記データ信号線又は前記第３トランジスタ素子の第１端子に、制御端子が走査信号線にそれぞれ接続する構成とするのも好適である。
また、前記第１スイッチ回路が、前記所定のスイッチ素子以外のスイッチ素子を含まない構成とするのも好適である。
また、前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記所定のスイッチ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記所定のスイッチ素子との直列回路で構成されるのも好適である。
また、画素回路内の前記第１容量素子の他端が、前記遅延回路を介さずに前記第２制御線に接続している場合、
本発明に係る表示装置は、画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が、前記遅延回路を介して共通の前記第２制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第１容量素子の前記他端が前記遅延回路を介することなく共通の前記第２制御線に接続する構成であって、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１及び第２制御線を各別に駆動する制御線駆動回路を備え、
前記第１制御線が前記電圧供給線として兼用される場合、又は前記電圧供給線が独立した配線である場合は、前記制御線駆動回路が前記電圧供給線を駆動し、前記データ信号線が前記電圧供給線として兼用される場合は、前記データ信号線駆動回路が前記電圧供給線を駆動することを特徴とする。
本発明に係る表示装置は、画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が、前記遅延回路を介して共通の前記第２制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第１容量素子の前記他端が前記遅延回路を介することなく共通の前記第２制御線に接続する構成であって、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１及び第２制御線を各別に駆動する制御線駆動回路を備え、
前記第１制御線が前記電圧供給線として兼用される場合、又は前記電圧供給線が独立した配線である場合は、前記制御線駆動回路が前記電圧供給線を駆動し、前記データ信号線が前記電圧供給線として兼用される場合は、前記データ信号線駆動回路が前記電圧供給線を駆動することを特徴とする。
また、画素回路内の前記第１容量素子の他端が前記遅延回路を介さずに前記第３制御線に接続している場合には、上記構成に代えて、同一行又は同一列に配置される前記画素回路の前記第３トランジスタ素子の制御端子が、前記遅延回路を介して共通の前記第２制御線に接続することを特徴とする。
また、少なくとも第２トランジスタ素子がアモルファスＴＦＴで構成されるものとすることができる。このとき、他の第１及び第３トランジスタ素子も同様にアモルファスＴＦＴで構成しても良く、更に遅延回路内に遅延用トランジスタ素子を有する場合には、この遅延用トランジスタ素子もアモルファスＴＦＴで構成して良い。
また、本発明の表示装置は、画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成してなる表示装置であって、
前記画素回路は、
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１〜第３トランジスタ素子のうち、前記第１及び第３トランジスタ素子を前記第２スイッチ回路が、前記第２トランジスタ素子を前記制御回路がそれぞれ有し、
前記第２スイッチ回路は、前記第１トランジスタ素子と前記第３トランジスタ素子の直列回路で構成され、
前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
前記第１スイッチ回路の一端が前記データ信号線に接続し、
前記第２スイッチ回路の一端が前記電圧供給線に接続し、
前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続し、
前記第２トランジスタ素子の制御端子が第１制御線に接続し、
前記第３トランジスタ素子の制御端子が第２制御線に接続し、
前記第１容量素子の他端が第３制御線に接続する構成であり、
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が、共通の前記第２制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第１容量素子の前記他端が共通の前記第３制御線に接続し、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１〜第３制御線を各別に駆動する制御線駆動回路を備え、
前記第１制御線が前記電圧供給線として兼用される場合、又は前記電圧供給線が独立した配線である場合は、前記制御線駆動回路が前記電圧供給線を駆動し、前記データ信号線が前記電圧供給線として兼用される場合は、前記データ信号線駆動回路が前記電圧供給線を駆動する構成であり、
前記制御線駆動回路は、前記第３制御線に対して電位変動を生じさせた後、所定の遅延時間経過後に、前記第２制御線に対して同極性の電位変動を生じさせることが可能な構成であることを特徴とする。
前記画素回路は、
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１〜第３トランジスタ素子のうち、前記第１及び第３トランジスタ素子を前記第２スイッチ回路が、前記第２トランジスタ素子を前記制御回路がそれぞれ有し、
前記第２スイッチ回路は、前記第１トランジスタ素子と前記第３トランジスタ素子の直列回路で構成され、
前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
前記第１スイッチ回路の一端が前記データ信号線に接続し、
前記第２スイッチ回路の一端が前記電圧供給線に接続し、
前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続し、
前記第２トランジスタ素子の制御端子が第１制御線に接続し、
前記第３トランジスタ素子の制御端子が第２制御線に接続し、
前記第１容量素子の他端が第３制御線に接続する構成であり、
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が、共通の前記第２制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第１容量素子の前記他端が共通の前記第３制御線に接続し、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１〜第３制御線を各別に駆動する制御線駆動回路を備え、
前記第１制御線が前記電圧供給線として兼用される場合、又は前記電圧供給線が独立した配線である場合は、前記制御線駆動回路が前記電圧供給線を駆動し、前記データ信号線が前記電圧供給線として兼用される場合は、前記データ信号線駆動回路が前記電圧供給線を駆動する構成であり、
前記制御線駆動回路は、前記第３制御線に対して電位変動を生じさせた後、所定の遅延時間経過後に、前記第２制御線に対して同極性の電位変動を生じさせることが可能な構成であることを特徴とする。
また、本発明の表示装置は、上記特徴に加えて、前記第１スイッチ回路が、前記所定のスイッチ素子以外のスイッチ素子を含まない構成であると共に、前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子であって、前記制御端子が走査信号線に接続する構成であり、
前記行毎に前記走査信号線を１本ずつ備えると共に、同一行に配置される前記画素回路が共通の前記走査信号線に接続する構成であり、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを特徴とする。
前記行毎に前記走査信号線を１本ずつ備えると共に、同一行に配置される前記画素回路が共通の前記走査信号線に接続する構成であり、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを特徴とする。
また、前記電圧供給線が独立した配線である場合において、同一行又は同一列に配置される前記画素回路を、前記第２スイッチ回路の一端が共通の前記電圧供給線と接続する構成とすることも可能である。
また、本発明の表示装置は、
複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第１制御線に対し、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする所定の電圧を印加し、
前記第２制御線に対して所定の電圧振幅の電圧パルスを印加することにより、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とすると共に、前記遅延回路を介して前記電圧パルスを前記第３トランジスタ素子の制御端子に与えて前記第３トランジスタ素子を導通状態とし、
前記電圧供給線が前記第１制御線と兼用される場合又は独立した信号線である場合には、前記制御線駆動回路が、前記電圧供給線が前記データ信号線と兼用される場合には前記データ信号線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする。
複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第１制御線に対し、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする所定の電圧を印加し、
前記第２制御線に対して所定の電圧振幅の電圧パルスを印加することにより、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とすると共に、前記遅延回路を介して前記電圧パルスを前記第３トランジスタ素子の制御端子に与えて前記第３トランジスタ素子を導通状態とし、
前記電圧供給線が前記第１制御線と兼用される場合又は独立した信号線である場合には、前記制御線駆動回路が、前記電圧供給線が前記データ信号線と兼用される場合には前記データ信号線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする。
なお、前記第３トランジスタ素子の制御端子が、遅延回路を介して前記第３制御線に接続する構成である場合には、上記構成に代えて、前記制御線駆動回路が、前記第２制御線及び前記第３制御線に対して所定の電圧振幅の電圧パルスを印加することにより、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とすると共に、前記遅延回路を介して前記電圧パルスを前記第３トランジスタ素子の制御端子に与えて前記第３トランジスタ素子を導通状態とする構成とするのが好適である。
また、前記第３トランジスタ素子の制御端子が、遅延回路を介することなく前記第３制御線に接続する構成である場合には、上記構成に代えて、前記制御線駆動回路が、前記第２制御線に対して所定の電圧振幅の電圧パルスを印加することにより、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、前記第２制御線に対する電圧パルスの印加から所定の遅延時間経過後に、前記第３制御線に対して所定の電圧振幅の電圧パルスを印加して前記第３トランジスタ素子の制御端子に与えて前記第３トランジスタ素子を導通状態とするのが好適である。
また、第３トランジスタ素子の制御端子が遅延回路を介して第２制御線に接続している構成の場合、本発明の表示装置は、前記セルフリフレッシュ動作終了直後に待機状態に移行し、前記待機状態において、前記制御線駆動回路が、前記第２制御線に対する電圧パルスの印加を終了して前記第３トランジスタ素子を非導通状態にするのを別の特徴とする。
また、第３トランジスタ素子の制御端子が遅延回路を介して、若しくは遅延回路を介することなく第３制御線に接続している構成の場合、本発明の表示装置は、前記セルフリフレッシュ動作終了直後に待機状態に移行し、前記待機状態において、前記制御線駆動回路が、前記第２制御線及び前記第３制御線に対する電圧パルスの印加を終了して前記第３トランジスタ素子を非導通状態にするのを別の特徴とする。
また、上記特徴に加えて、前記セルフリフレッシュ動作を、前記セルフリフレッシュ動作期間より１０倍以上長い前記待機状態を介して繰り返すものとするのが好適である。
また、前記待機状態において、
前記データ信号線駆動回路が、前記データ信号線に固定電圧を印加する構成とするのが好適である。このとき、前記固定電圧として、前記第２電圧状態の電圧を印加するものとすることができる。
前記データ信号線駆動回路が、前記データ信号線に固定電圧を印加する構成とするのが好適である。このとき、前記固定電圧として、前記第２電圧状態の電圧を印加するものとすることができる。
また、第３トランジスタ素子の制御端子が遅延回路を介して第２制御線に接続し、画素回路を構成する前記第１スイッチ回路が、前記第４トランジスタ素子以外のスイッチ素子を含まない構成である場合において、
前記セルフリフレッシュ動作対象の複数の前記画素回路を１又は複数の列単位に区分し、
少なくとも前記第２制御線を前記区分毎に駆動可能に設け、
前記制御線駆動回路が、前記セルフリフレッシュ動作の対象でない区分に対し、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するするか、或いは、前記第１容量素子の他端に接続する前記第２制御線又は前記第３制御線に前記電圧パルスを印加せずに、
前記セルフリフレッシュ動作対象の前記区分を順次切り替えて、前記セルフリフレッシュ動作を前記区分毎に分割して実行する構成としても良い。
前記セルフリフレッシュ動作対象の複数の前記画素回路を１又は複数の列単位に区分し、
少なくとも前記第２制御線を前記区分毎に駆動可能に設け、
前記制御線駆動回路が、前記セルフリフレッシュ動作の対象でない区分に対し、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するするか、或いは、前記第１容量素子の他端に接続する前記第２制御線又は前記第３制御線に前記電圧パルスを印加せずに、
前記セルフリフレッシュ動作対象の前記区分を順次切り替えて、前記セルフリフレッシュ動作を前記区分毎に分割して実行する構成としても良い。
一方、第３トランジスタ素子の制御端子が遅延回路を介して、若しくは遅延回路を介することなく第３制御線に接続している構成の場合、少なくとも前記第２制御線及び前記第３制御線を前記区分毎に駆動可能に設け、
前記制御線駆動回路が、前記セルフリフレッシュ動作の対象でない区分については前記第２制御線及び前記第３制御線に対する電圧パルスの印加を行わず、
前記セルフリフレッシュ動作対象の前記区分を順次切り替えて、前記セルフリフレッシュ動作を前記区分毎に分割して実行する構成としても良い。
前記制御線駆動回路が、前記セルフリフレッシュ動作の対象でない区分については前記第２制御線及び前記第３制御線に対する電圧パルスの印加を行わず、
前記セルフリフレッシュ動作対象の前記区分を順次切り替えて、前記セルフリフレッシュ動作を前記区分毎に分割して実行する構成としても良い。
また、前記画素回路が、一端を前記内部ノードに接続し、他端を第４制御線に接続する第２容量素子を備えると共に、同一行又は同一列に配置される前記画素回路が、前記第２容量素子の他端を共通の前記第４制御線に接続し、
前記制御線駆動回路が、前記第４制御線を各別に駆動する構成であって、
前記電圧供給線が前記第４制御線と兼用される場合には、前記制御線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする。
前記制御線駆動回路が、前記第４制御線を各別に駆動する構成であって、
前記電圧供給線が前記第４制御線と兼用される場合には、前記制御線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする。
なお、本発明の表示装置は、アモルファスシリコン基板上に実装された画素回路を備える構成とすることができる。
本発明の構成により、通常の書き込み動作の他、書き込み動作によることなく表示素子部両端間の電圧の絶対値を直前の書き込み動作時の値に復帰させる動作（セルフリフレッシュ動作）を実行することができる。特に、本発明によれば、１回のパルス電圧の印加によって、複数の画素回路の中から対象となる階調の電圧状態に復帰させるべき内部ノードを備えた画素回路のみを自動的にリフレッシュさせることができ、内部ノードに多値レベルの電圧状態が保持される状況下でのセルフリフレッシュ動作が可能となる。
画素回路が複数配列されている場合において、通常の書き込み動作は、一般的に行毎に実行される。このため、最大で、配列された画素回路の行数分だけドライバ回路を駆動させる必要がある。これに対し、本発明の画素回路によれば、セルフリフレッシュ動作を行うことにより、配置された複数の画素に対して、保持されている電圧状態毎に一括してリフレッシュ動作を実行することができる。このため、リフレッシュ動作の開始から終了までに必要なドライバ回路の駆動回数を大きく削減することができ、低消費電力を実現できる。そして、画素回路内にＳＲＡＭ等のメモリ部を別途備える必要がないため、従来技術のように開口率を大きく低下させるということがない。
そして、特に本発明の構成によれば、セルフリフレッシュ動作時において、第２スイッチ回路を構成する第１トランジスタ素子と第３トランジスタ素子のオンオフ制御を、意図的に遅らせて実行することができる。このことは、以下の効果を生む。
セルフリフレッシュ動作時において、第２トランジスタ素子の制御端子には、内部ノードが第１電圧状態の場合には前記第１容量素子の一端から前記内部ノードに向けての電流を遮断し、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とするような電圧が印加される。そして、このような状況下において、前記第２制御線に対して所定の電圧振幅の電圧パルスを印加することにより、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与えることで、第１トランジスタ素子の制御端子が接続するノード（制御回路の出力ノード）に電位変動を与える。
ここで、内部ノードが第１電圧状態であれば、第２トランジスタ素子によって第１容量素子の一端から前記内部ノードに向けての電流が遮断されているため、前記第２制御線に対してパルス電圧が与えられると、第１容量素子の容量と制御回路の前記出力ノードに寄生する総容量の比率に応じた電位変動分が前記出力ノードに反映され、これによって同ノードの電位が大きく変動する。この結果、第１トランジスタ素子が導通する。一方で、内部ノードが第２電圧状態であれば、第２トランジスタ素子が導通しているため、前記第２制御線に対してパルス電圧が与えられても、出力ノードに寄生する容量に加えて内部ノードに寄生する容量の合計に対する第１容量素子の容量値の比率に応じた電位変動しか出力ノードには与えられず、第１電圧状態の場合と比べて出力ノードの電位変動分は大幅に低下する。つまり、出力ノードにはパルス電圧による電位変動分がほとんど反映されず、第１トランジスタ素子は非導通状態となる。
実際のところ、内部ノードが第２電圧状態であっても、第２制御線に対して与えられたパルス電圧により、第１容量素子の一端の電位、すなわち制御回路の出力ノードの電位は一瞬突き上げられる。しかし、このように出力ノードの電位が突き上げられても、導通している第２トランジスタ素子を介して内部ノードに向かう電流が瞬時に流れ、両ノードが同電位となるため、結果的に出力ノードの電位はほとんど変化しない。
ところが、第２トランジスタ素子の電子移動度が低い場合、出力ノードの電位が突き上げられてから、出力ノードから内部ノードに向かう電流が流れて両ノードが同電位になるまでに一定の時間を要する。そして、この間は、出力ノードは、第２制御線に対して与えられたパルス電圧の影響により高電位状態となる。従って、この間に第３トランジスタ素子の制御端子に高電位が与えられると、第３トランジスタ素子と第１トランジスタ素子の双方が導通することで、第２スイッチ回路が導通してしまい、この結果、電圧供給線から第２スイッチ回路を介して内部ノードに電圧が与えられ、内部ノードの電位、つまりは画素電圧が変化してしまう。
本発明のように、第３トランジスタ素子の制御端子が、遅延回路を介して第２制御線又は第３制御線に接続される構成とすることで、第２制御線に対してパルス電圧が印加されてから、第３トランジスタ素子の制御端子に対して電圧が与えられるまでの間を遅延させることができる。これにより、内部ノードが第２電圧状態である場合であっても、出力ノードの電位が内部ノードの電位と同電位になるまでの間を待機してから第３トランジスタ素子の制御端子に電圧を与えることにより、出力ノードが高電位となっている間は第３トランジスタ素子を非導通状態に、つまり第２スイッチ回路を非導通状態に設定できる。よって、電圧供給線から第２スイッチ回路を介して内部ノードに電圧供給されることがない。
同様の効果は、第３トランジスタ素子の制御端子を第３制御線に接続し、第２接続線へのパルス電圧印加から、所定の遅延時間経過後に、第３制御線に対して電圧印加を行うことによっても実現できる。
本発明の画素回路及び表示装置の各実施形態につき、以下において図面を参照して説明する。なお、図４５及び図４６と同一の構成要素については、同一の符号を付している。
［第１実施形態］
第１実施形態では、本発明の表示装置（以下、単に「表示装置」という）と本発明の画素回路（以下、単に「画素回路」という）の構成について説明する。
第１実施形態では、本発明の表示装置（以下、単に「表示装置」という）と本発明の画素回路（以下、単に「画素回路」という）の構成について説明する。
《表示装置》
図１に、表示装置１の概略構成を示す。表示装置１は、アクティブマトリクス基板１０、対向電極８０、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４、及び後述する種々の信号線を備える。アクティブマトリクス基板１０上には、画素回路２が、行及び列方向にそれぞれ複数配置され、画素回路アレイが形成されている。
図１に、表示装置１の概略構成を示す。表示装置１は、アクティブマトリクス基板１０、対向電極８０、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４、及び後述する種々の信号線を備える。アクティブマトリクス基板１０上には、画素回路２が、行及び列方向にそれぞれ複数配置され、画素回路アレイが形成されている。
なお、図１では、図面が煩雑になるのを避けるため、画素回路２はブロック化して表示している。また、アクティブマトリクス基板１０上に各種の信号線が形成されていることを明確化するために、便宜的に、アクティブマトリクス基板１０を対向電極８０の上側に図示している。
本実施形態では、表示装置１は、同じ画素回路２を用いて、通常表示モードと常時表示モードの２つの表示モードで画面表示を行うことができる構成である。通常表示モードは、動画若しくは静止画をフルカラー表示で表示する表示モードで、バックライトを利用した透過型液晶表示を利用する。一方、本実施形態の常時表示モードは、画素回路単位で２階調（白黒）表示し、３つの隣接する画素回路２を３原色（Ｒ，Ｇ，Ｂ）の各色に割り当てて、８色を表示する表示モードである。更に、常時表示モードでは、隣接する３つの画素回路を更に複数セット組み合わせて、面積階調により表示色の数を増やすことも可能である。なお、本実施形態の常時表示モードは、透過型液晶表示でも反射型液晶表示でも利用可能な技術である。
以下の説明では、便宜的に、１つの画素回路２に対応する最小表示単位を「画素」と呼び、各画素回路に書き込む「画素データ」は、３原色（Ｒ，Ｇ，Ｂ）によるカラー表示の場合には各色の階調データとなる。３原色に加えて白黒の輝度データを含めてカラー表示する場合には、当該輝度データも画素データに含まれる。
図２は、アクティブマトリクス基板１０と対向電極８０の関係を示す概略断面構造図であり、画素回路２の構成要素である表示素子部２１（図６参照）の構造を示している。アクティブマトリクス基板１０は、光透過性の透明基板であり、例えばガラスやプラスチックからなる。
図１に図示したように、アクティブマトリクス基板１０上には各信号線を含む画素回路２が形成されている。図２では、画素回路２の構成要素を代表して画素電極２０を図示している。画素電極２０は、光透過性の透明導電材料、例えばＩＴＯ（インジウムスズ酸化物）からなる。
アクティブマトリクス基板１０に対向するように、光透過性の対向基板８１が配置されており、これら両基板の間隙には液晶層７５が保持される。両基板の外表面には偏光板（不図示）が貼り付けられている。
液晶層７５は、両基板の周辺部分においてはシール材７４によって封止されている。対向基板８１には、ＩＴＯ等の光透過性の透明導電材料からなる対向電極８０が、画素電極２０と対向するように形成されている。この対向電極８０は、対向基板８１上をほぼ一面に広がるように単一膜として形成されている。ここで、１つの画素電極２０と対向電極８０とその間に挟持された液晶層７５によって単位液晶表示素子Ｃｌｃ（図６参照）が形成される。
また、バックライト装置（不図示）がアクティブマトリクス基板１０の背面側に配置されており、アクティブマトリクス基板１０から対向基板８１に向かう方向に光を放射することができる。
図１に示すように、アクティブマトリクス基板１０上には複数の信号線が縦横方向に形成されている。そして、縦方向（列方向）に延伸するｍ本のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、横方向（行方向）に延伸するｎ本のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）が交差する箇所において、画素回路２がマトリクス状に複数形成されている。ｍ，ｎはいずれも２以上の自然数である。また、各ソース線を「ソース線ＳＬ」で代表し、各ゲート線を「ゲート線ＧＬ」で代表する。
ここで、ソース線ＳＬが「データ信号線」に対応し、ゲート線ＧＬが「走査信号線」に対応する。また、ソースドライバ１３が「データ信号線駆動回路」に対応し、ゲートドライバ１４が「走査信号線駆動回路」に対応し、対向電極駆動回路１２が「対向電極電圧供給回路」に対応し、表示制御回路１１の一部が「制御線駆動回路」に対応する。
なお、図１では、表示制御回路１１，対向電極駆動回路１２が、それぞれソースドライバ１３やゲートドライバ１４とは別個独立して存在するように図示されているが、これらのドライバ内に表示制御回路１１や対向電極駆動回路１２が含まれる構成であっても構わない。
本実施形態では、画素回路２を駆動する信号線として、上述のソース線ＳＬとゲート線ＧＬ以外に、リファレンス線ＲＥＦ、選択線ＳＥＬ、補助容量線ＣＳＬ、電圧供給線ＶＳＬ、及びブースト線ＢＳＴを備える。
ブースト線ＢＳＴは、選択線ＳＥＬとは別の信号線として備えることもできるし、選択線ＳＥＬと共通化することも可能である。ブースト線ＢＳＴと選択線ＳＥＬを共通化することで、アクティブマトリクス基板１０上に配置すべき信号線の本数を低減でき、各画素の開口率を向上できる。図３に、選択線ＳＥＬとブースト線ＢＳＴが共通化した場合における表示装置の構成を示す。
更に、電圧供給線ＶＳＬは、図１及び図３のように独立した信号線とすることもできるし、補助容量線ＣＳＬ，或いはリファレンス線ＲＥＦと共通化することも可能である。図１及び図３の構成において、電圧供給線ＶＳＬが補助容量線ＣＳＬ或いはリファレンス線ＲＥＦと共通化された場合の構成を、それぞれ図４及び図５に示す。また、電圧供給線ＶＳＬをソース線ＳＬと共通化することも可能である。その場合の表示装置１の構成は図４或いは図５と同じである。
図３又は図５のように、選択線ＳＥＬとブースト線ＢＳＴを共通化させたり、図４又は図５のように、電圧供給線ＶＳＬを補助容量線ＣＳＬ或いはリファレンス線ＲＥＦと共通化させることで、アクティブマトリクス基板１０上に配置すべき信号線の本数を低減でき、各画素の開口率を向上できる。
リファレンス線ＲＥＦ，選択線ＳＥＬ，ブースト線ＢＳＴは、それぞれ「第１制御線」，「第２制御線」，「第３制御線」に対応し、表示制御回路１１によって駆動される。また、補助容量線ＣＳＬは、「第４制御線」又は「固定電圧線」に対応し、一例として表示制御回路１１によって駆動される。
図１、及び図３〜図５において、リファレンス線ＲＥＦ，選択線ＳＥＬ，及び補助容量線ＣＳＬは、いずれも行方向に延伸するように各行に設けられており、画素回路アレイの周辺部で各行の配線が相互に接続して一本化されているが、各行の配線は個別に駆動され、動作モードに応じて共通の電圧が印加可能に構成されても良い。また、後述する画素回路２の回路構成の類型によっては、リファレンス線ＲＥＦ、選択線ＳＥＬ、及び、補助容量線ＣＳＬの一部又は全てを、列方向に延伸するように各列に設けることもできる。基本的に、リファレンス線ＲＥＦ、選択線ＳＥＬ、及び補助容量線ＣＳＬのそれぞれは、複数の画素回路２で共通に使用される構成となっている。なお、ブースト線ＢＳＴを選択線ＳＥＬとは別に備える構成の場合には、選択線ＳＥＬと同様に設けられるものとして良い。
表示制御回路１１は、後述する通常表示モード及び常時表示モードにおける各書き込み動作と、常時表示モードにおけるセルフリフレッシュ動作を制御する回路である。
書き込み動作時には、表示制御回路１１は、外部の信号源から表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔを受け取り、当該信号Ｄｖ，Ｃｔに基づき、画像を画素回路アレイの表示素子部２１（図６参照）に表示させるための信号として、ソースドライバ１３に与えるディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ１４に与える走査側タイミング制御信号Ｇｔｃと、対向電極駆動回路１２に与える対向電圧制御信号Ｓｅｃと、リファレンス線ＲＥＦ，選択線ＳＥＬ，補助容量線ＣＳＬ，ブースト線ＢＳＴ，及び電圧供給線ＶＳＬにそれぞれ印加する各信号電圧を生成する。
ソースドライバ１３は、表示制御回路１１からの制御により、書き込み動作、及びセルフリフレッシュ動作時に、各ソース線ＳＬに対して所定のタイミングで所定の電圧振幅のソース信号を印加する回路である。
書き込み動作時、ソースドライバ１３は、ディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃに基づき、ディジタル信号ＤＡの表わす１表示ライン分の画素値に相当する、対向電圧Ｖｃｏｍの電圧レベルに適合した電圧をソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして１水平期間（「１Ｈ期間」ともいう）毎に生成する。当該電圧は、通常表示モードでは多階調のアナログ電圧であり、常時表示モードでは、２階調（２値）の電圧となる。そして、これらのソース信号を、それぞれ対応するソース線ＳＬ１，ＳＬ２，……，ＳＬｍに印加する。
また、セルフリフレッシュ動作時には、ソースドライバ１３は、表示制御回路１１からの制御により、対象となる画素回路２に接続する全てのソース線ＳＬに対して、同一のタイミングで同一の電圧印加を行う（詳細は後述する）。
ゲートドライバ１４は、表示制御回路１１からの制御により、書き込み動作、及びセルフリフレッシュ動作時に、各ゲート線ＧＬに対して所定のタイミングで所定の電圧振幅のゲート信号を印加する回路である。なお、このゲートドライバ１４は、画素回路２と同様に、アクティブマトリクス基板１０上に形成されても構わない。
書き込み動作時、ゲートドライバ１４は、走査側タイミング制御信号Ｇｔｃに基づき、ソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍを各画素回路２に書き込むために、ディジタル画像信号ＤＡの各フレーム期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎをほぼ１水平期間ずつ順次選択する。
また、セルフリフレッシュ動作時には、ゲートドライバ１４は、表示制御回路１１からの制御により、対象となる画素回路２に接続する全てのゲート線ＧＬに、同一のタイミングで同一の電圧印加を行う（詳細は後述する）。
対向電極駆動回路１２は、対向電極８０に対して対向電極配線ＣＭＬを介して対向電圧Ｖｃｏｍを印加する。本実施形態では、対向電極駆動回路１２は、通常表示モード及び常時表示モードにおいて、対向電圧Ｖｃｏｍを所定の高レベル（５Ｖ）と所定の低レベル（０Ｖ）の間で交互に切り換えて出力する。このように、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換えながら対向電極８０を駆動することを「対向ＡＣ駆動」と呼ぶ。
通常表示モードにおける「対向ＡＣ駆動」は、１水平期間毎及び１フレーム期間毎に、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換える。つまり、ある１フレーム期間では、相前後する２つの水平期間で、対向電極８０と画素電極２０間の電圧極性が変化する。また、同じ１水平期間においても、相前後する２つのフレーム期間では、対向電極８０と画素電極２０間の電圧極性が変化する。
一方、常時表示モードでは、１フレーム期間中は、同じ電圧レベルが維持されるが、相前後する２つの書き込み動作で対向電極８０と画素電極２０間の電圧極性が変化する。
対向電極８０と画素電極２０間に同一極性の電圧を印加し続けると、表示画面の焼き付き（面焼き付き）が発生するため、極性反転動作が必要となるが、「対向ＡＣ駆動」を採用することで、極性反転動作における画素電極２０に印加する電圧振幅が低減できる。
《画素回路》
次に、画素回路２の構成について図６〜図３０の各図を参照して説明する。
次に、画素回路２の構成について図６〜図３０の各図を参照して説明する。
図６及び図７に、本発明の画素回路２の基本回路構成を示す。画素回路２は、全ての回路構成に共通して、単位液晶表示素子Ｃｌｃを含む表示素子部２１，第１スイッチ回路２２，第２スイッチ回路２３，制御回路２４，及び補助容量素子Ｃｓを備える構成である。補助容量素子Ｃｓは「第２容量素子」に対応する。
なお、図６は後述するグループＸに属する各画素回路の基本構成に対応し、図７は後述するグループＹに属する各画素回路の基本構成に対応する。単位液晶表示素子Ｃｌｃは、図２を参照して既に説明したとおりであり、説明は割愛する。
画素電極２０は、第１スイッチ回路２２、第２スイッチ回路２３、及び制御回路２４の各一端に接続して、内部ノードＮ１を形成している。内部ノードＮ１は、書き込み動作時にソース線ＳＬから供給される画素データの電圧を保持する。
補助容量素子Ｃｓは、一端が内部ノードＮ１に、他端が補助容量線ＣＳＬに接続する。この補助容量素子Ｃｓは、内部ノードＮ１が画素データの電圧を安定的に保持できるように追加的に設けられたものである。
第１スイッチ回路２２は、内部ノードＮ１を構成しない側の一端が、ソース線ＳＬと接続する。第１スイッチ回路２２は、スイッチ素子として機能するトランジスタＴ４を備えている。トランジスタＴ４は、制御端子がゲート線に接続するトランジスタを指し、「第４トランジスタ」に対応する。少なくともトランジスタＴ４のオフ時には、第１スイッチ回路２２は非導通状態となり、ソース線ＳＬと内部ノードＮ１間の導通が遮断される。
第２スイッチ回路２３は、内部ノードＮ１を構成しない側の一端が、電圧供給線ＶＳＬと接続する。第２スイッチ回路２３は、トランジスタＴ１とトランジスタＴ３の直列回路で構成される。なお、トランジスタＴ１は、制御端子が制御回路２４の出力ノードＮ２に接続するトランジスタを指し、「第１トランジスタ素子」に対応する。また、トランジスタＴ３は、制御端子が選択線ＳＥＬに接続するトランジスタを指し、「第３トランジスタ素子」に対応する。トランジスタＴ１とトランジスタＴ３の両方がオン時に、第２スイッチ回路２１は導通状態となり、電圧供給線ＶＳＬと内部ノードＮ１間が導通状態となる。
制御回路２４は、トランジスタＴ２とブースト容量素子Ｃｂｓｔの直列回路で構成される。トランジスタＴ２の第１端子が内部ノードＮ１に接続し、制御端子がリファレンス線ＲＥＦに接続する。また、トランジスタＴ２の第２端子は、ブースト容量素子Ｃｂｓｔの第１端子、及びトランジスタＴ１の制御端子と接続して出力ノードＮ２を形成する。ブースト容量素子Ｃｂｓｔの第２端子は、図６に示すようにブースト線ＢＳＴに接続するか（グループＸ）、又は図７に示すように選択線ＳＥＬに接続する（グループＹ）。
ところで、内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されている。符号の煩雑化を避けるべく、補助容量素子の静電容量（「補助容量」と呼ぶ）をＣｓ、液晶容量素子の静電容量（「液晶容量」と呼ぶ）をＣｌｃと表す。このとき、内部ノードＮ１に寄生する全容量、すなわち画素データを書き込んで保持すべき画素容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされる（Ｃｐ≒Ｃｌｃ＋Ｃｓ）。
このとき、ブースト容量素子Ｃｂｓｔは、当該素子の静電容量（「ブースト容量」と呼ぶ）をＣｂｓｔと記載すれば、Ｃｂｓｔ＜＜Ｃｐが成立するように設定されている。
出力ノードＮ２は、トランジスタＴ２がオン時に、内部ノードＮ１の電圧レベルに応じた電圧を保持し、トランジスタＴ２がオフ時には、内部ノードＮ１の電圧レベルが変化しても当初の保持電圧を維持する。出力ノードＮ２の保持電圧によって、第２スイッチ回路２３のトランジスタＴ１のオンオフが制御される構成となっている。
上記４種類のトランジスタＴ１〜Ｔ４は、いずれもアクティブマトリクス基板１０上に形成される薄膜トランジスタであり、第１及び第２端子の一方がドレイン電極、他方がソース電極、制御端子がゲート電極に相当する。更に、各トランジスタＴ１〜Ｔ４は、それぞれ単体のトランジスタ素子で構成されても良いが、オフ時のリーク電流を抑制する要請が高い場合は、複数のトランジスタを直列に接続し、制御端子を共通化して構成されても良い。以下の画素回路２の動作説明では、トランジスタＴ１〜Ｔ４が、全てＮチャネル型のアモルファスシリコンＴＦＴで、閾値電圧が２Ｖ程度のものを想定する。
画素回路２は、後述するように多様な回路構成が可能であるが、これらは以下のようにパターン化することができる。
１）第１スイッチ回路２２の構成についてみれば、トランジスタＴ４だけで構成される場合、トランジスタＴ４と他のトランジスタ素子の直列回路で構成される場合、の２通りが可能である。後者の場合、直列回路を構成する他のトランジスタ素子としては、第２スイッチ回路２３内のトランジスタＴ３を用いることもできるし、第２スイッチ回路２３内のトランジスタＴ３と制御端子同士が接続している別のトランジスタ素子とすることもできる。
２）ブースト容量素子Ｃｂｓｔの第２端子に接続する信号線についてみれば、ブースト線ＢＳＴに接続される場合、選択線ＳＥＬに接続される場合、の２通りが可能である。後者の場合、選択線ＳＥＬがブースト線ＢＳＴを兼ねることとなる。なお、前者が図６（グループＸ）に対応し、後者が図７（グループＹ）に対応することは上述した。
３）電圧供給線ＶＳＬについてみれば、リファレンス線ＲＥＦと兼用して共通化させるか、補助容量線ＣＳＬと兼用して共通化させるか、ソース線ＳＬと兼用して共通化させるか、独立した信号線とするか、の４通りが可能である。
以下では、上記１）〜３）に基づいて、画素回路２を類型別に整理する。具体的には、ブースト容量素子Ｃｂｓｔの第２端子に接続する信号線がブースト線ＢＳＴか選択線ＳＥＬかによって２つのグループ（Ｘ，Ｙ）に分けた上で、各グループ毎に、第１スイッチ回路２２の構成並びに電圧供給線ＶＳＬの構成の組み合わせについて、８つの類型に分ける。
すなわち、第１スイッチ回路２２がトランジスタＴ４だけで構成されている場合を第１〜第４類型、第１スイッチ回路２２がトランジスタＴ４と他のトランジスタ素子の直列回路で構成されている場合を第５〜第８類型とする。このうち、第１及び第５類型は、電圧供給線ＶＳＬがリファレンス線ＲＥＦと共通化した構成であり、第２及び第６類型は、電圧供給線ＶＳＬが補助容量線ＣＳＬと共通化した構成であり、第３及び第７類型は、電圧供給線ＶＳＬがソース線ＳＬと共通化した構成であり、第４及び第８類型は、電圧供給線ＶＳＬが独立した信号線で構成されている。
なお、同一グループ内で同一類型の画素回路であっても、第２スイッチ回路２３内のトランジスタＴ３の配置箇所の相違に応じて複数の変形パターンが考えられる。
また、後述するように、本発明の画素回路は、ブースト容量素子Ｃｂｓｔの第２端子に対して電圧を印加するタイミングと、トランジスタＴ３の制御端子に対して電圧を印加するタイミングに時間差を設けることができる構成である。つまり、ブースト容量素子Ｃｂｓｔの第２端子にブースト線ＢＳＴが接続される場合、すなわち、トランジスタＴ３の制御端子に接続される選択線ＳＥＬとは異なる線が接続される場合であれば、ブースト線ＢＳＴへの電圧印加タイミングと、選択線ＳＥＬへの電圧印加タイミングをずらすことができる構成である。一方、ブースト容量素子Ｃｂｓｔの第２端子に選択線ＳＥＬが接続される場合、すなわち、トランジスタＴ３の制御端子に接続される信号線と同一の信号線が接続される場合であれば、トランジスタＴ３の制御端子は、遅延回路３１を介して選択線ＳＥＬと接続される。
図７に示すように、ブースト容量素子Ｃｂｓｔの第２端子に選択線ＳＥＬが接続される構成では、遅延回路３１を設けている。一方、選択線ＳＥＬとは別にブースト線ＢＳＴを備える図６の構成の場合は、上述したように両線への電圧印加タイミングを異ならせることで実現できるため、遅延回路３１が必ずしも必要ではない。よって、図６では遅延回路３１を備えない構成を図示している。無論、図６の構成においても遅延回路３１を備えても良い。
＜１．グループＸ＞
まず、ブースト容量素子Ｃｂｓｔの第２端子にブースト線ＢＳＴが接続される、グループＸに属する画素回路について説明する。この場合、上述したように、ブースト線ＢＳＴへの電圧印加タイミングと、選択線ＳＥＬへの電圧印加タイミングをずらすことができるものとする。
まず、ブースト容量素子Ｃｂｓｔの第２端子にブースト線ＢＳＴが接続される、グループＸに属する画素回路について説明する。この場合、上述したように、ブースト線ＢＳＴへの電圧印加タイミングと、選択線ＳＥＬへの電圧印加タイミングをずらすことができるものとする。
このとき、上述したように、電圧供給線ＶＳＬ並びに第１スイッチ回路２２の構成に応じて、図８〜図２１に示す第１〜第８類型の画素回路２Ａ〜２Ｈが想定される。
図８に示す第１類型の画素回路２Ａは、第１スイッチ回路２２がトランジスタＴ４だけで構成され、電圧供給線ＶＳＬがリファレンス線ＲＥＦと共通化している。リファレンス線ＲＥＦは、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。
ここで、図８では、第２スイッチ回路２３が、トランジスタＴ１とトランジスタＴ３の直列回路で構成され、一例として、トランジスタＴ１の第１端子が内部ノードＮ１に接続し、トランジスタＴ１の第２端子がトランジスタＴ３の第１端子に接続し、トランジスタＴ３の第２端子がソース線ＳＬに接続する構成例を示している。しかし、当該直列回路のトランジスタＴ１とトランジスタＴ３の配置は入れ替わっても良く、また、２つのトランジスタＴ３の間にトランジスタＴ１を挟んだ回路構成でも構わない。当該２つの変形回路構成例を、図９及び図１０に示す。
図１１に示す第２類型の画素回路２Ｂは、第１スイッチ回路２２がトランジスタＴ４だけで構成され、電圧供給線ＶＳＬが補助容量線ＣＳＬと共通化している。補助容量線ＣＳＬは、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。
図１２に示す第３類型の画素回路２Ｃは、第１スイッチ回路２２がトランジスタＴ４だけで構成され、電圧供給線ＶＳＬがソース線ＳＬと共通化している。
図１３に示す第４類型の画素回路２Ｄは、第１スイッチ回路２２がトランジスタＴ４だけで構成され、電圧供給線ＶＳＬが独立した信号線で構成されている。図１３では、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。
なお、第２〜第４類型においても、第１類型の場合と同様、図９や図１０に示したような、第２スイッチ回路２３の構成に応じた変形回路の実現が可能である。
図１４に示す第５類型の画素回路２Ｅは、第１スイッチ回路２２がトランジスタＴ４と他のトランジスタ素子の直列回路で構成される点を除けば、図９に示す第１類型の画素回路２Ａと共通である。
ここで、図１４では、第１スイッチ回路２２を構成するトランジスタＴ４以外のトランジスタ素子として、第２スイッチ回路２３内のトランジスタを兼用する構成が示されている。すなわち、第１スイッチ回路２２が、トランジスタＴ４とトランジスタＴ３の直列回路で構成され、第２スイッチ回路２３が、トランジスタＴ１とトランジスタＴ３の直列回路で構成される。そして、トランジスタＴ３の第１端子が内部ノードＮ１に接続し、トランジスタＴ３の第２端子がトランジスタＴ１の第１端子とトランジスタＴ４の第１端子に接続し、トランジスタＴ４の第２端子がソース線ＳＬに接続し、トランジスタＴ１の第２端子がリファレンス線ＲＥＦに接続している。
つまり、第５類型の画素回路２Ｅでは、第１スイッチ回路２２が、ゲート線ＧＬに加えて、選択線ＳＥＬによって導通制御がなされる構成である。
この第５類型の変形例として、図１５に示すように、第１スイッチ回路２２を構成するトランジスタＴ４以外のトランジスタ素子として、第２スイッチ回路２３内のトランジスタＴ３と制御端子同士が接続するトランジスタＴ５を用いる構成を実現することもできる。このトランジスタＴ５は、「第５トランジスタ素子」に対応する。
図１５に示す画素回路２Ｅにおいて、トランジスタＴ５とトランジスタＴ３の制御端子同士が接続するため、トランジスタＴ５は、トランジスタＴ３と同様に選択線ＳＥＬによってオンオフ制御がされる。第１スイッチ回路２２を構成するトランジスタＴ４以外のトランジスタ素子が、選択線ＳＥＬによってオンオフ制御がされるという点で、図１４の構成と共通する。
なお、第５類型では、トランジスタＴ３が第１スイッチ回路２２と第２スイッチ回路２３とで共有されている。このため、図１３のように、第２スイッチ回路２３内のトランジスタＴ３は内部ノードＮ１側に、トランジスタＴ３はリファレンス線ＲＥＦ側にそれぞれ位置する必要がある。つまり、図８のようにトランジスタＴ１とＴ３の配置を入れ替えることはできない。一方、図１０のようにトランジスタＴ１をトランジスタＴ３で挟むことは可能である。この場合の変形例を図１６に示す。
図１７に示す第６類型の画素回路２Ｆは、第２類型の画素回路２Ｂにおいて、第１スイッチ回路２２をトランジスタＴ４とトランジスタＴ３の直列回路で構成したものである。図１４に示す第５類型の画素回路２Ｅと同様、第２スイッチ回路２３内においてトランジスタＴ３を内部ノードＮ１側に配置する必要があるため、図１１からＴ１とＴ３の配置を入れ替えている。
図１８及び図１９に示す第７類型の画素回路２Ｇは、第３類型の画素回路２Ｃにおいて、第１スイッチ回路２２をトランジスタＴ４とトランジスタＴ３の直列回路で構成したものである。第７類型の場合、第１スイッチ回路２２と第２スイッチ回路２３は、共に一方を内部ノードＮ１に、他方をソース線ＳＬに接続する構成であるため、図１８及び図１９に示すように、第２スイッチ回路２３内のトランジスタ素子Ｔ１及びＴ３の配置は入れ替えることが可能である。更には、図２０のような変形回路も可能である。
図２１に示す第８類型の画素回路２Ｈは、第４類型の画素回路２Ｄにおいて、第１スイッチ回路２２をトランジスタＴ４とトランジスタＴ３の直列回路で構成したものである。第５，第６類型の画素回路と同様、第２スイッチ回路２３内においてトランジスタＴ３を内部ノードＮ１側に配置する必要があるため、図１３からＴ１とＴ３の配置を入れ替えている。
なお、第６〜第８類型においても、第５類型の図１５及び図１６に示すような変形回路の実現が可能である。
＜２．グループＹ＞
次に、ブースト容量素子Ｃｂｓｔの第２端子に選択線ＳＥＬが接続される、グループＹに属する画素回路について説明する。
次に、ブースト容量素子Ｃｂｓｔの第２端子に選択線ＳＥＬが接続される、グループＹに属する画素回路について説明する。
上述したように、グループＹの第１〜第８類型に属する各画素回路は、グループＸの第１〜第８類型に属する各画素回路に対して、トランジスタＴ３の制御端子に遅延回路３１を介して選択線ＳＥＬを接続することでブースト線ＢＳＴと選択線ＳＥＬを共通化させた点のみが異なる。これらの画素回路２ａ〜２ｈの回路図を、図２２〜図２９に示す。
なお、グループＸとＹとで画素回路を区別するため、グループＹの画素回路の符号を２ａ〜２ｈと小文字のアルファベットで表記している。また、第２実施形態での説明の都合上、トランジスタＴ３の制御端子に接続するノードをＮ３と表記している。
図２２〜図２９の例では、遅延回路３１として、第１端子、第２端子及び制御端子を備えた遅延用トランジスタＴＤ１及びＴＤ２で構成している。遅延用トランジスタＴＤ１の第１端子はトランジスタＴ３の制御端子に接続し、第２端子及び制御端子は選択線ＳＥＬに接続している。遅延用トランジスタＴＤ２の第１端子はトランジスタＴ３の制御端子に接続し、第２端子は選択線ＳＥＬに接続し、制御端子はリファレンス線ＲＥＦに高電圧に接続している。遅延用トランジスタＴＤ１が「第１遅延用トランジスタ」に対応し、遅延用トランジスタＴＤ２が「第２遅延用トランジスタ」に対応する。
ここで、遅延用トランジスタＴＤ１及びＴＤ２を、アモルファスシリコン基板上に形成する。アモルファスシリコンは、電子移動度が比較的低いため（ポリシリコンより３桁程度低い）、選択線ＳＥＬに電圧が印加されてから遅延用トランジスタＴＤ１が導通するまでに一定の時間がかかる。従って、選択線ＳＥＬに電圧を印加する際に、遅延用トランジスタＴＤ２を選択線ＳＥＬからトランジスタＴ３の制御端子に向かう方向に非導通としておけば、選択線ＳＥＬに電圧が印加されるタイミングから、トランジスタＴ３の制御端子に電圧が印加されるタイミングを一定時間遅らせることができる。
第２実施形態で後述するように、この遅延回路３１は、セルフリフレッシュ動作において、トランジスタＴ２の制御端子に高レベル電圧を印加した状態で、出力ノードＮ２を内部ノードＮ１よりも高電位としたときに、これら両ノードの電位をほぼ等しくするのに要する時間分だけ遅延させれば良い。そして、この時間とは、オン状態のトランジスタＴ２の一方端から他方端へ電子が流れるのに要する時間にほぼ相当する。一方、遅延回路３１によって生じる遅延時間（選択線ＳＥＬにパルス電圧を印加してからトランジスタＴ３の制御端子に同電圧が供給されるまに要する時間）は、オン状態の遅延用トランジスタＴＤ１の一方端から他方端へ電子が流れるのに要する時間にほぼ相当する。このため、トランジスタＴ２と遅延用トランジスタＴＤ１を同一の材料（アモルファスＴＦＴ）で形成しておくことで、単純な回路によって必要十分な遅延時間を確保することができる。
そして、選択線ＳＥＬへの電圧印加が終了すると、この終了時においてリファレンス線ＲＥＦに対して所定の電圧を与えておくことで、トランジスタＴ３の制御端子に与えられていた電圧は、遅延用トランジスタＴＤ２を介して選択線ＳＥＬに流れる。これによりトランジスタＴ３の制御端子の電位も低下し、選択線ＳＥＬに対するパルス電圧印加前の状態に復帰する。
なお、遅延回路３１は、図２２〜図２９に示した構成に限られず、別の構成も可能である。図３０に、グループＹの第１類型の画素回路２ａを例に挙げて一構成例を示す。選択線ＳＥＬにパルス電圧が印加されると、遅延用容量素子ＣＤを介してノードＮＤの電位が突き上げられる。前記パルス電圧印加前にノードＮＤに一定程度の電位を与えておくことで、この電位突き上げにより遅延用トランジスタＴＤ１が導通し、この遅延用トランジスタＴＤ１を介して、トランジスタＴ３の制御端子にパルス電圧が遅延して与えられる。
そして、この構成の場合、選択線ＳＥＬへのパルス電圧印加が終了すると、ノードＮＤの電位が低下し、遅延用トランジスタＴＤ１が非導通となる。一方で、予めリファレンス線ＲＥＦに所定の電圧を与えておくことで、遅延用トランジスタＴＤ２のソース−ゲート間に閾値電圧以上の電圧が生じるため、ＴＤ２が導通する。これにより、トランジスタＴ３の制御端子に与えられていた電圧は、遅延用トランジスタＴＤ２を介して選択線ＳＥＬに流れる。よって、トランジスタＴ３の制御端子の電位が低下し、選択線ＳＥＬに対するパルス電圧印加前の状態に復帰する。
なお、以下では、これらの遅延用トランジスタＴＤ１及びＴＤ２についても、トランジスタＴ１〜Ｔ４と同様、その閾値電圧を２Ｖとする。
［第２実施形態］
第２実施形態では、上述した各グループＸ，Ｙの第１〜第８類型の画素回路によるセルフリフレッシュ動作につき、図面を参照して説明する。
第２実施形態では、上述した各グループＸ，Ｙの第１〜第８類型の画素回路によるセルフリフレッシュ動作につき、図面を参照して説明する。
セルフリフレッシュ動作とは、常時表示モードにおける動作で、複数の画素回路２に対して、第１スイッチ回路２２と第２スイッチ回路２３と制御回路２４を所定のシーケンスで作動させ、画素電極２０の電位（これは内部ノードＮ１の電位でもある）を直前の書き込み動作で書き込まれた電位に同時に一括して復元させる動作である。セルフリフレッシュ動作は、上記各画素回路による本発明に特有の動作であり、従来のように通常の書き込み動作を行って画素電極２０の電位を復元させる「外部リフレッシュ動作」に対して大幅な低消費電力化を可能とするものである。なお、上記「同時に一括して」の「同時」とは、一連のセルフリフレッシュ動作の時間幅を有する「同時」である。
ところで、従来においては、書き込み動作を行って、画素電極２０と対向電極８０の間の印加される液晶電圧Ｖｃｌの絶対値を維持しながら極性のみを反転させる動作（外部極性反転動作）が行われていた。この外部極性反転動作が行われると、極性が反転すると共に、液晶電圧Ｖｃｌの絶対値も直前の書き込み時の状態に更新される。つまり、極性反転とリフレッシュが同時に行われることとなる。このため、書き込み動作によって、極性を反転させずに液晶電圧Ｖｃｌの絶対値のみを更新させる目的でリフレッシュ動作を実行するということは通常はあまり行われないが、以下では、説明の都合上、セルフリフレッシュ動作と比較する観点から、このようなリフレッシュ動作のことを「外部リフレッシュ動作」と呼ぶこととする。
なお、外部極性反転動作によってリフレッシュ動作を実行する場合においても、書き込み動作が行われることには変わりない。つまり、この従来方法と比較した場合においても、本実施形態のセルフリフレッシュ動作によって大幅な低消費電力化が可能となるものである。
セルフリフレッシュ動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴ、及び対向電極８０には、全て同じタイミングで電圧印加が行われる。電圧供給線ＶＳＬが独立した信号線として設けられている場合には、この電圧供給線ＶＳＬに対しても同じタイミングで電圧印加が行われる。そして、同一タイミング下では、全てのゲート線ＧＬに対して同一電圧が印加され、全てのリファレンス線ＲＥＦに対して同一電圧が印加され、全ての補助容量線ＣＳＬに対して同一電圧が印加され、全てのブースト線ＢＳＴに対して同一電圧が印加され、電圧供給線ＶＳＬが独立した信号線として設けられている場合には、全ての電圧供給線ＶＳＬに対して同一電圧が印加される。これらの電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
本実施形態の常時表示モードは、画素回路単位で２階調（２値）の画素データを保持するため、画素電極２０（内部ノードＮ１）に保持されている電位ＶＮ１は、第１電圧状態と第２電圧状態の２つの電圧状態を示す。本実施形態では、上述の対向電圧Ｖｃｏｍと同様に、第１電圧状態を高レベル（５Ｖ)、第２電圧状態を低レベル（０Ｖ)として説明する。
セルフリフレッシュ動作の実行直前の状態において、画素電極２０が高レベル電圧に書き込まれている画素と、低レベル電圧に書き込まれている画素の双方が混在することが想定される。しかしながら、本実施形態のセルフリフレッシュ動作によれば、画素電極２０が高低いずれの電圧に書き込まれていても、同一のシーケンスに基づく電圧印加処理を行うことで、全ての画素回路に対するリフレッシュ動作を実行することができる。この内容につき、タイミング図及び回路図を参照して説明する。
なお、以下では、直前の書き込み動作で第１電圧状態の電圧（高レベル電圧）が書き込まれており、当該高レベル電圧を復元させる場合を「ケースＨ」と呼び、直前の書き込み動作で第２電圧状態（低レベル電圧）が書き込まれており、当該低レベル電圧を復元させる場合を「ケースＬ」と呼ぶ。
＜１．グループＸ＞
まず、ブースト容量素子Ｃｂｓｔの第２端子にブースト線ＢＳＴが接続される、グループＸに属する各画素回路についてのセルフリフレッシュ動作につき説明する。
まず、ブースト容量素子Ｃｂｓｔの第２端子にブースト線ＢＳＴが接続される、グループＸに属する各画素回路についてのセルフリフレッシュ動作につき説明する。
（第１類型）
図３１に、第１類型の画素回路２Ａにおけるセルフリフレッシュ動作のタイミング図を示す。図３１に示すように、セルフリフレッシュ動作は、ブースト線ＢＳＴに対してパルス電圧が印加されているか否かによって、２つのフェーズＰ１，Ｐ２に分解される。
図３１に、第１類型の画素回路２Ａにおけるセルフリフレッシュ動作のタイミング図を示す。図３１に示すように、セルフリフレッシュ動作は、ブースト線ＢＳＴに対してパルス電圧が印加されているか否かによって、２つのフェーズＰ１，Ｐ２に分解される。
フェーズＰ１では、ブースト線ＢＳＴに対してパルス電圧の印加開始後（時刻ｔ１）、少し遅れて選択線ＳＥＬに対してパルス電圧が印加されている（時刻ｔ２）。また、フェーズＰ２の開始時刻をｔ３とする。
図３１には、セルフリフレッシュ動作の対象となる画素回路２Ａに接続する全てのゲート線ＧＬ，ソース線ＳＬ，選択線ＳＥＬ，リファレンス線ＲＥＦ，補助容量線ＣＳＬ，ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。なお、本実施形態では、画素回路アレイの全画素回路が、セルフリフレッシュ動作の対象とする。
更に、図３１では、ケースＨ，Ｌそれぞれにおける内部ノードＮ１の電位（画素電圧）ＶＮ１、及び出力ノードＮ２の電位ＶＮ２の変化を示す波形、並びにトランジスタＴ１〜Ｔ４のオンオフ状態を示している。なお、図３１では、どのケースに該当するかを括弧付きで明記している。例えば、ＶＮ１（Ｈ）は、ケースＨにおける電位ＶＮ１の変化を示す波形である。
なお、セルフリフレッシュ動作を開始する時刻（ｔ１）より前の時点で、ケースＨでは高レベル書き込みがなされており、ケースＬでは低レベル書き込みがなされているものとする。
書き込み動作が実行された後、時間が経過すると、画素回路内の各トランジスタのリーク電流の発生に伴い、内部ノードＮ１の電位ＶＮ１は変動する。ケースＨの場合、書き込み動作直後においてはＶＮ１が５Ｖであったが、この値は時間が経過することで当初よりも低い値を示す。これは、主としてオフ状態のトランジスタを介してリーク電流が低電位（例えば接地線）に向かって流れることによる。
また、ケースＬの場合においては、書き込み動作直後においては、電位ＶＮ１は０Ｖであったが、時間経過と共に少し上昇することがある。これは、例えば他の画素回路への書き込み動作時においてソース線ＳＬに書込電圧が印加されることにより、非選択の画素回路であっても、非導通のトランジスタを介してソース線ＳＬから内部ノードＮ１に向けてリーク電流が流れることによる。
図３１では、時刻ｔ１において、ＶＮ１（Ｈ）が５Ｖより少し低く、ＶＮ１（Ｌ）が０Ｖより少し高く表示されている。これらは上記の電位変動を考慮したものである。
以下、各フェーズ毎に各線に印加する電圧レベルにつき、説明する。
《フェーズＰ１》
時刻ｔ１より開始されるフェーズＰ１では、ゲート線ＧＬ１にトランジスタＴ４が完全にオフ状態となるような電圧を印加する。ここでは−５Ｖとする。
時刻ｔ１より開始されるフェーズＰ１では、ゲート線ＧＬ１にトランジスタＴ４が完全にオフ状態となるような電圧を印加する。ここでは−５Ｖとする。
また、リファレンス線ＲＥＦには、第１電圧状態に対応する電圧（５Ｖ）を印加する。この電圧は、内部ノードＮ１の電圧状態が高レベル（ケースＨ）の場合にはトランジスタＴ２が非導通状態となり、低レベル（ケースＬ）の場合にはトランジスタＴ２が導通状態となるような電圧値でもある。
ソース線ＳＬには、第２電圧状態に対応する電圧（０Ｖ）を印加する。
対向電極８０に印加する対向電圧Ｖｃｏｍ、及び補助容量線ＣＳＬに印加する電圧は、０Ｖとする。これは０Ｖに限る趣旨ではなく、時刻ｔ１より前の時点における電圧値をそのまま維持するものとして良い。
第３実施形態で後述するように、書き込み動作時にはトランジスタＴ２は導通しているため、高レベル書き込みがなされるケースＨでは、ノードＮ１及びＮ２が高レベル電位（５Ｖ）となり、低レベル書き込みがなされるケースＬでは、ノードＮ１及びＮ２が低レベル電位（０Ｖ）となる。
書き込み動作が完了すると、トランジスタＴ２は非導通状態となるが、ノードＮ１はソース線ＳＬとは遮断されるため、引き続きノードＮ１及びＮ２の電位は保持される。すなわち、時刻ｔ１の直前におけるノードＮ１及びＮ２の電位は、ケースＨではほぼ５Ｖであり、ケースＬではほぼ０Ｖである。「ほぼ」というのは、リーク電流が発生したことによる電位の変動を考慮した記載である。
そして、時刻ｔ１でリファレンス線ＲＥＦに５Ｖを印加すると、ケースＨでは、ノードＮ１及びＮ２がほぼ５Ｖであるため、トランジスタＴ２のゲート−ソース間電圧Ｖｇｓがほぼ０Ｖとなって閾値電圧の２Ｖを下回り、非導通状態となる。これに対し、ケースＬでは、トランジスタＴ２のドレイン又はソースを構成するノードＮ１及びＮ２がほぼ０Ｖであるため、トランジスタＴ２のゲート−ソース間電圧Ｖｇｓがほぼ５Ｖとなって閾値電圧の２Ｖを上回り、導通状態となる。
なお、厳密にいえば、ケースＨの場合、トランジスタＴ２は完全に非導通である必要はなく、少なくともノードＮ２からＮ１に向かって導通しないような状態であれば良い。
ブースト線ＢＳＴには、ノードＮ１の電圧状態が高レベル（ケースＨ）の場合にはトランジスタＴ１が導通状態となり、低レベル（ケースＬ）の場合にはトランジスタＴ１が非導通状態となるような高レベル電圧を印加する。
ブースト線ＢＳＴは、ブースト容量素子Ｃｂｓｔの一端に接続されている。このため、ブースト線ＢＳＴに高レベル電圧を印加すると、ブースト容量素子Ｃｂｓｔの他端の電位、すなわち出力ノードＮ２の電位が突き上げられる。このように、ブースト線ＢＳＴに印加する電圧を上昇させることで出力ノードＮ２の電位を突き上げることを、以下では、「ブースト突き上げ」と呼ぶ。
上述したように、ケースＨの場合、時刻ｔ１においてトランジスタＴ２が非導通である。このため、ブースト突き上げによるノードＮ２の電位変動量は、ブースト容量ＣｂｓｔとノードＮ２に寄生する全容量の比率によって決定する。一例として、この比率を０．７とすると、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極すなわちノードＮ２は、ほぼ０．７ΔＶｂｓｔだけ上昇することとなる。
時刻ｔ１において内部ノード電位ＶＮ１（Ｈ）はほぼ５Ｖを示すため、トランジスタＴ１のゲート、すなわち出力ノードＮ２に、ＶＮ１よりも閾値電圧２Ｖ以上高い電位を与えればトランジスタＴ１は導通する。本実施例では、時刻ｔ１においてブースト線ＢＳＴに印加する電圧を１０Ｖとする。この場合、出力ノードＮ２は７Ｖ上昇することとなる。時刻ｔ１の直前の時点で出力ノードＮ２の電位ＶＮ２（Ｈ）は、ＶＮ１（Ｈ）とほぼ同電位（５Ｖ）を示すため、ブースト突き上げによって当該ノードＮ２は１２Ｖ程度を示す。よって、トランジスタＴ１にはゲートとノードＮ１の間に閾値電圧以上の電位差が生じるため、当該トランジスタＴ１が導通する。
他方、ケースＬの場合、時刻ｔ１においてトランジスタＴ２は導通している。つまり、ケースＨとは異なり、出力ノードＮ２と内部ノードＮ１が電気的に接続している。この場合、ブースト突き上げによる出力ノードＮ２の電位ＶＮ２（Ｌ）の変動量は、ブースト容量Ｃｂｓｔ及びノードＮ２の全寄生容量に加えて、内部ノードＮ１の全寄生容量の影響を受ける。
内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されており、この内部ノードＮ１に寄生する全容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされることは上述した通りである。そして、ブースト容量Ｃｂｓｔは液晶容量Ｃｐと比べてはるかに小さい値である。従って、これらの総容量に対するブースト容量の比率は極めて小さく、例えば０．０１以下程度の値となる。この場合、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極、すなわち出力ノードＮ２は、高々０．０１ΔＶｂｓｔ程度しか上昇しない。つまり、ΔＶｂｓｔ＝１０Ｖとしても、出力ノードＮ２の電位ＶＮ２（Ｌ）は理論的にはほとんど上昇しないこととなる。
しかし、実際には、図３１に示すように、ＶＮ２（Ｌ）は、ブースト線ＢＳＴへのパルス電圧の印加が開始される時刻ｔ１から一定の短い時間の間、電位変動が生じることが想定される。これは、画素回路２ａ内のトランジスタＴ２は、電子の移動度が低いアモルファスシリコンＴＦＴで構成されていることに起因するものである。この点につき、トランジスタＴ２が電子の移動度が高いポリシリコンＴＦＴで形成されている場合と対比して説明する。
内部ノードＮ１が第２電圧状態である場合にブースト線ＢＳＴに対してパルス電圧が印加されると、トランジスタＴ２がポリシリコンＴＦＴであってもアモルファスシリコンＴＦＴであっても、極めて短い時間においては出力ノードの電位ＶＮ２は一瞬突き上げられる。
しかし、トランジスタＴ２が電子移動度の高いポリシリコンで形成されている場合、瞬時に、電位が突き上げられた出力ノードＮ２から導通しているトランジスタＴ２を介して内部ノードＮ１に向かう電流が流れ、両ノードが同電位となるため、結果的に出力ノードの電位ＶＮ２はパルス電圧印加前とほとんど変化しない。
これに対し、トランジスタＴ２の電子移動度の低いアモルファスシリコンで形成されている場合、出力ノードの電位ＶＮ２が突き上げられた後、出力ノードＮ２から内部ノードＮ１に向かう電流が流れて両ノードが同電位になるまでに一定の時間を要する。そして、この間は、出力ノードの電位ＶＮ２は、ブースト線ＢＳＴに対して与えられたパルス電圧の影響を受けて電位が上昇する。その後一定の時間が経過することで、再び内部ノードの電位ＶＮ１（Ｌ）まで低下し、パルス電圧印加前の状態に復帰する。図３１のＶＮ２（Ｌ）が、時刻ｔ１から上昇し、その後再びパルス電圧印加前の状態に復帰するような変化を示しているのは、このような理由に基づくものである。
トランジスタＴ１の導通状態は出力ノードＮ２の電位ＶＮ２に影響を受ける。ケースＨであれば、上述したように時刻ｔ１〜ｔ２の間にわたってＶＮ２（Ｈ）が高電位であるため、トランジスタＴ１は導通状態を継続する。一方、ケースＬの場合、ＶＮ２（Ｌ）が上昇している間はトランジスタＴ１が導通する可能性があるが、その後ＶＮ２（Ｌ）がパルス電圧印加前の状態に復帰するため、非導通状態を示す。このように、時刻ｔ１〜ｔ２の間にわたって継続して非導通を示すとは限らず、一定期間は導通する可能性があることを示唆すべく、図３１では、Ｔ１（Ｌ）を括弧付きで「（ＯＦＦ）」と記載し、単に「ＯＦＦ」と記載したものと区別している。
その後、時刻ｔ２で選択線ＳＥＬにパルス電圧を与える。この電圧値は、トランジスタＴ３を導通させるのに必要な値であれば良い。ここでは８Ｖとした。
なお、時刻ｔ２は、少なくともケースＬの出力ノードＮ２の電位ＶＮ２が、ブースト線ＢＳＴへのパルス電圧印加前の電位（ここでは約０Ｖ）に復帰する時刻より後である必要がある。ブースト線ＢＳＴに対してパルス電圧を印加後、ＶＮ２（Ｌ）が約０Ｖに復帰するまでに要する時間とは、出力ノードＮ２の電位が上昇後、出力ノードＮ２と内部ノードＮ１がほぼ同電位になるまでに要する時間に対応し、これは、トランジスタＴ２のソース−ドレイン間を電子が移動するのに要する時間にほぼ対応する。従って、予めトランジスタＴ２と同材料（アモルファスシリコン）で形成されたトランジスタを用いて、ソース−ドレイン間を電子が移動するのに要する時間τ１を計測しておき、時刻ｔ１から少なくともこの時間τ１以上経過した時刻をｔ２として設定すれば良い。
時刻ｔ２で選択線ＳＥＬに対して８Ｖが与えられると、ケースＨ，Ｌ共にトランジスタＴ３が導通する。ここで、ケースＨはトランジスタＴ１も導通しているため、第２スイッチ回路２３が導通する。よって、リファレンス線ＲＥＦから、この第２スイッチ回路２３を介して内部ノードＮ１に５Ｖが供給され、内部ノードＮ１の電位ＶＮ１が第１電圧状態に復帰する。図３１において、時刻ｔ２から少しだけ時間経過した時点で、ＶＮ１（Ｈ）が５Ｖに復帰しているのは、このことを示している。
一方、ケースＬの場合、時刻ｔ２の時点ではＶＮ２（Ｌ）は低電位状態であるため、トランジスタＴ１が非導通である。よって、第２スイッチ回路２３は非導通であり、リファレンス線ＲＥＦに印加された５Ｖが第２スイッチ回路２３を介してノードＮ１に与えられるということはない。つまり、ノードＮ１の電位ＶＮ１（Ｌ）は依然として時刻ｔ１の時点とほぼ同レベルの値、すなわちほぼ０Ｖを示すこととなる。
以上のように、フェーズＰ１では、第１電圧状態に書き込まれていた内部ノードＮ１（Ｈ）に対して自動選択的にリフレッシュ動作が行われる。
なお、図３１のタイミングチャートに変えて、選択線ＳＥＬへのパルス電圧の印加をブースト線ＢＳＴへの印加と同タイミングに設定すると、ケースＬにおいてＶＮ２（Ｌ）が高電位を示している間に第２スイッチ回路２３が導通し、リファレンス線ＲＥＦから５Ｖが内部ノードＮ１に供給される可能性がある。このとき、内部ノードの電位ＶＮ１（Ｌ）が第２電圧状態から第１電圧状態に変更してしまい、液晶表示に影響を与えることとなってしまう。トランジスタＴ２の電子移動度が低く、出力ノードの電位ＶＮ２と内部ノードの電位ＶＮ１がほぼ同電位になるまでに時間を要する場合には、本実施形態のように選択線ＳＥＬへのパルス電圧印加を、ブースト線ＢＳＴへのパルス電圧印加から一定時間（ｔ１からｔ２へと）ずらすことが必要となる。グループＸの各画素回路では、これを電圧印加タイミングそのものをずらすことで実現している。
《フェーズＰ２》
時刻ｔ２より開始されるフェーズＰ２では、ゲート線ＧＬ，ソース線ＳＬ，リファレンス線ＲＥＦ，補助容量線ＣＳＬに印加する電圧、並びに対向電圧Ｖｃｏｍを、フェーズＰ１と引き続き同じ値とする。
時刻ｔ２より開始されるフェーズＰ２では、ゲート線ＧＬ，ソース線ＳＬ，リファレンス線ＲＥＦ，補助容量線ＣＳＬに印加する電圧、並びに対向電圧Ｖｃｏｍを、フェーズＰ１と引き続き同じ値とする。
選択線ＳＥＬには、トランジスタＴ３が非導通状態となるような電圧を印加する。ここでは−５Ｖとする。これにより、第２スイッチ回路２３は非導通となる。
ブースト線ＢＳＴに印加する電圧を、ブースト突き上げを行う前の状態に低下させる。ここでは０Ｖとする。ブースト線ＢＳＴの電圧が低下することで、ノードＮ１の電位は突き下げされる（ＶＮ２（Ｈ））。
フェーズＰ２において、ケースＬの場合にはトランジスタＴ２が導通状態である。このため、ブースト線ＢＳＴの電圧が低下しても、ノードＮ２の電位ＶＮ２（Ｌ）にはほとんど影響せず、ほぼ０Ｖを維持する。ノードＮ１もノードＮ２と同電位を示す。
フェーズＰ２では、フェーズＰ１よりもはるかに長い時間同一の電圧状態が維持される。この間、ソース線ＳＬには低レベル電圧（０Ｖ）が印加されている。このため、この間に発生するトランジスタＴ４を介したリーク電流により、ケースＬの内部ノード電位ＶＮ１（Ｌ）は、０Ｖに接近する方向に経時的に変化する。つまり、時刻ｔ１の直前の時点において、ケースＬにおける内部ノードＮ１の電位ＶＮ１（Ｌ）が０Ｖより高い電位であっても、フェーズＰ２の期間にこの電位が０Ｖに向かう方向に変化する。
一方で、ケースＨの場合、フェーズＰ１によって内部ノード電位ＶＮ１（Ｈ）は５Ｖに復帰したが、その後のリーク電流の存在によって、時間経過と共に徐々に減少する。
以上のように、フェーズＰ２では、第２電圧状態に書き込まれていた内部ノードＮ１の電位を、徐々に０Ｖに近づける動作が行われる。いわば第２電圧状態に書き込まれていた内部ノードＮ１に対する間接的なリフレッシュ動作が行われる。
その後は、このフェーズＰ１とＰ２を繰り返すことで、ケースＨ及びＬの双方の内部ノードＮ１の電位、すなわち画素電圧を直前の書き込み状態に復帰させることができる。
従来のように、ソース線ＳＬを介した電圧印加による書き込みによってリフレッシュ動作を行う場合、ゲート線ＧＬを１本ずつ垂直方向に走査する必要がある。このため、ゲート線ＧＬに対しゲート線の数（ｎ）だけ高レベル電圧を印加する必要がある。また、直前の書き込み動作において書き込まれた電位レベルと同一の電位レベルを、各ソース線ＳＬに印加する必要があるため、各ソース線ＳＬに対してもそれぞれ最大ｎ回の充放電動作を必要とする。
これに対し、本実施形態によれば、リファレンス線ＲＥＦには一定の電圧（５Ｖ）を与えておきながら、選択線ＳＥＬ及びブースト線ＢＳＴに対してはそれぞれ１回のパルス電圧を印加し、その後に低レベル電位を維持するのみで、全ての画素に対し、内部ノード電位ＶＮ１（画素電極２０の電位）を書き込み動作時の電位状態に復帰することが可能となる。つまり、１フレーム期間内において、各画素の内部ノード電位ＶＮ１を復帰させるために各線に印加する印加電圧を変化させる回数は２ターン（時刻ｔ１〜ｔ２，ｔ２〜ｔ３）で足りる。この間、全てのゲート線ＧＬには低レベル電圧を印加し続けるのみで良い。
よって、本実施形態のセルフリフレッシュ動作によれば、通常の外部リフレッシュ動作と比べ、ゲート線ＧＬに対する電圧印加、及びソース線ＳＬに対する電圧印加の回数を大幅に削減でき、更には、その制御内容も簡素化できる。このため、ゲートドライバ１４及びソースドライバ１３の消費電力量を大きく削減することができる。
（第２類型）
図１１に示す第２類型の画素回路２Ｂは、電圧供給線ＶＳＬが補助容量線ＣＳＬと共通化した構成である。このため、第１類型と比較した場合、フェーズＰ１において補助容量線ＣＳＬに第１電圧状態の高レベル電圧（５Ｖ）を印加する点が異なる。第２類型の画素回路のセルフリフレッシュ動作時のタイミング図を図３２に示す。
図１１に示す第２類型の画素回路２Ｂは、電圧供給線ＶＳＬが補助容量線ＣＳＬと共通化した構成である。このため、第１類型と比較した場合、フェーズＰ１において補助容量線ＣＳＬに第１電圧状態の高レベル電圧（５Ｖ）を印加する点が異なる。第２類型の画素回路のセルフリフレッシュ動作時のタイミング図を図３２に示す。
第２類型の場合、後述するように、常時表示モード時における書き込み動作では、補助容量線ＣＳＬに印加する電圧は、第１電圧状態（５Ｖ）か第２電圧状態（０Ｖ）のいずれかに固定される。そして、この類型は、書き込み時に補助容量線ＣＳＬに対して５Ｖが印加されている場合において、セルフリフレッシュ動作の実行が可能である。このとき、セルフリフレッシュ動作時においても、この補助容量線ＣＳＬへの印加電圧（５Ｖ）を固定しておく。その他は、図３１に示す第１類型の場合と共通である。図３２では、補助容量線ＣＳＬへの印加電圧として０Ｖを採用できないことを明示すべく、補助容量線ＣＳＬの印加電圧の欄に「５Ｖ（限定）」と表記している。
このように構成することで、ケースＨの場合、時刻ｔ２〜ｔ３にわたってトランジスタＴ１及びＴ３の双方が導通するため、第１電圧状態の電圧（５Ｖ）が補助容量線ＣＳＬから第２スイッチ回路２３を介して内部ノードＮ１に与えられ、リフレッシュ動作が行われる。ケースＬの場合、時刻ｔ２〜ｔ３にわたってトランジスタＴ１が非導通であるため、第２スイッチ回路２３が非導通であり、これによって内部ノードＮ１が低レベル電圧が維持される。
（第３類型）
図１２に示す第３類型の画素回路２Ｃは、電圧供給線ＶＳＬがソース線ＳＬと共通化した構成である。このため、第１類型と比較した場合、時刻ｔ２〜ｔ３にわたってソース線ＳＬに第１電圧状態の高レベル電圧（５Ｖ）を供給する点が異なる。第３類型の画素回路のセルフリフレッシュ動作時のタイミング図を図３３に示す。
図１２に示す第３類型の画素回路２Ｃは、電圧供給線ＶＳＬがソース線ＳＬと共通化した構成である。このため、第１類型と比較した場合、時刻ｔ２〜ｔ３にわたってソース線ＳＬに第１電圧状態の高レベル電圧（５Ｖ）を供給する点が異なる。第３類型の画素回路のセルフリフレッシュ動作時のタイミング図を図３３に示す。
なお、図１２では、時刻ｔ２〜ｔ３にのみソース線ＳＬに５Ｖを供給したが、ｔ１〜ｔ３にかけて５Ｖを与えても良い。
ケースＨの場合、時刻ｔ２〜ｔ３にわたってトランジスタＴ１及びＴ３の双方が導通するため、第１電圧状態の電圧（５Ｖ）がソース線ＳＬから第２スイッチ回路２３を介して内部ノードＮ１に与えられ、リフレッシュ動作が行われる。ケースＬの場合、時刻ｔ２〜ｔ３にわたってトランジスタＴ１が非導通であるため、第２スイッチ回路２３が非導通であり、これによって内部ノードＮ１が低レベル電圧が維持される。
（第４類型）
図１３に示す第４類型の画素回路２Ｄは、電圧供給線ＶＳＬを他の信号線と共通化せず、個別に有する構成である。このため、第１類型と比較した場合、時刻ｔ２〜ｔ３にかけて電圧供給線ＶＳＬに第１電圧状態の高レベル電圧（５Ｖ）を印加し、フェーズＰ２において第２電圧状態の低レベル電圧（０Ｖ）を印加する点が異なる。第４類型の画素回路のセルフリフレッシュ動作時のタイミング図を図３４に示す。
図１３に示す第４類型の画素回路２Ｄは、電圧供給線ＶＳＬを他の信号線と共通化せず、個別に有する構成である。このため、第１類型と比較した場合、時刻ｔ２〜ｔ３にかけて電圧供給線ＶＳＬに第１電圧状態の高レベル電圧（５Ｖ）を印加し、フェーズＰ２において第２電圧状態の低レベル電圧（０Ｖ）を印加する点が異なる。第４類型の画素回路のセルフリフレッシュ動作時のタイミング図を図３４に示す。
なお、図３４では、時刻ｔ２〜ｔ３にのみ電圧供給線ＶＳＬに５Ｖを供給したが、ｔ１〜ｔ３にかけて５Ｖを与えても良い。また、時刻ｔ１〜ｔ４にわたって電圧供給線ＶＳＬに５Ｖを供給し続けても構わない。
ケースＨの場合、時刻ｔ２〜ｔ３にわたってトランジスタＴ１及びＴ３の双方が導通するため、第１電圧状態の電圧（５Ｖ）が電圧供給線ＶＳＬから第２スイッチ回路２３を介して内部ノードＮ１に与えられ、リフレッシュ動作が行われる。ケースＬの場合、時刻ｔ２〜ｔ３にわたってトランジスタＴ１が非導通であるため、第２スイッチ回路２３が非導通であり、これによって内部ノードＮ１が低レベル電圧が維持される。
（第５類型）
図１４に示す第５類型の画素回路２Ｅは、リファレンス線ＲＥＦが電圧供給線ＶＳＬを兼ねている点において、第１類型の画素回路２Ａと共通する。すなわち、フェーズＰ１の時刻ｔ２〜ｔ３の間において、ケースＨの場合に第２スイッチ回路２３を介してリファレンス線ＲＥＦから内部ノードＮ１に５Ｖを与えてリフレッシュ動作を実行する。一方、ケースＬの場合は、時刻ｔ２〜ｔ３の間において、トランジスタＴ１を非導通とすることで第２スイッチ回路２３を非導通とし、リファレンス線ＲＥＦから内部ノードＮ１に５Ｖが供給されないようにする。
図１４に示す第５類型の画素回路２Ｅは、リファレンス線ＲＥＦが電圧供給線ＶＳＬを兼ねている点において、第１類型の画素回路２Ａと共通する。すなわち、フェーズＰ１の時刻ｔ２〜ｔ３の間において、ケースＨの場合に第２スイッチ回路２３を介してリファレンス線ＲＥＦから内部ノードＮ１に５Ｖを与えてリフレッシュ動作を実行する。一方、ケースＬの場合は、時刻ｔ２〜ｔ３の間において、トランジスタＴ１を非導通とすることで第２スイッチ回路２３を非導通とし、リファレンス線ＲＥＦから内部ノードＮ１に５Ｖが供給されないようにする。
第５類型の場合、トランジスタＴ３は、第１スイッチ回路２２の一素子をも構成している。しかしながら、フェーズＰ１ではトランジスタＴ４を非導通としておくことで、第１スイッチ回路２２を非導通とすることができるため、このトランジスタＴ３を導通しても問題ない。このことは、図１５及び図１６に示した第５類型の画素回路の変形例においても同様である。
以上を踏まえると、第５類型の画素回路２Ｅは、図３１のタイミング図に示した第１類型の画素回路２Ａと同じ電圧印加方法によって、セルフリフレッシュ動作の実行が可能である。
（第６類型）
図１７に示す第６類型の画素回路２Ｆは、補助容量線ＣＳＬが電圧供給線ＶＳＬを兼ねている点において、第２類型の画素回路２Ｂと共通する。そして、第２類型と第６類型の画素回路の相違点は、第１類型と第５類型の画素回路の相違点と同じである。
図１７に示す第６類型の画素回路２Ｆは、補助容量線ＣＳＬが電圧供給線ＶＳＬを兼ねている点において、第２類型の画素回路２Ｂと共通する。そして、第２類型と第６類型の画素回路の相違点は、第１類型と第５類型の画素回路の相違点と同じである。
従って、第５類型の場合と同様の理屈により、第６類型の画素回路２Ｆは、図３２のタイミング図に示した第２類型の画素回路２Ｂと同じ電圧印加方法によって、セルフリフレッシュ動作の実行が可能である。
（第７類型）
図１８に示す第７類型の画素回路２Ｇは、ソース線ＳＬが電圧供給線ＶＳＬを兼ねている点において、第３類型の画素回路２Ｃと共通する。そして、第３類型と第７類型の画素回路の相違点は、第１類型と第５類型の画素回路の相違点と同じである。
図１８に示す第７類型の画素回路２Ｇは、ソース線ＳＬが電圧供給線ＶＳＬを兼ねている点において、第３類型の画素回路２Ｃと共通する。そして、第３類型と第７類型の画素回路の相違点は、第１類型と第５類型の画素回路の相違点と同じである。
従って、第５類型の場合と同様の理屈により、第７類型の画素回路２Ｆは、図３３のタイミング図に示した第３類型の画素回路２Ｃと同じ電圧印加方法によって、セルフリフレッシュ動作の実行が可能である。図１９及び図２０の回路構成においても同じである。
（第８類型）
図２１に示す第８類型の画素回路２Ｈは、電圧供給線ＶＳＬが独立した信号線で構成されている点において、第４類型の画素回路２Ｄと共通する。そして、第４類型と第８類型の画素回路の相違点は、第１類型と第５類型の画素回路の相違点と同じである。
図２１に示す第８類型の画素回路２Ｈは、電圧供給線ＶＳＬが独立した信号線で構成されている点において、第４類型の画素回路２Ｄと共通する。そして、第４類型と第８類型の画素回路の相違点は、第１類型と第５類型の画素回路の相違点と同じである。
従って、第４類型の場合と同様の理屈により、第８類型の画素回路２Ｈは、図３４のタイミング図に示した第４類型の画素回路２Ｄと同じ電圧印加方法によって、セルフリフレッシュ動作の実行が可能である。
＜２．グループＹ＞
次に、ブースト容量素子Ｃｂｓｔの第２端子に選択線ＳＥＬが接続されると共に、この選択線ＳＥＬに対して遅延回路３１を介してトランジスタＴ３の制御端子が接続される構成である、グループＹに属する各画素回路についてのセルフリフレッシュ動作につき説明する。
次に、ブースト容量素子Ｃｂｓｔの第２端子に選択線ＳＥＬが接続されると共に、この選択線ＳＥＬに対して遅延回路３１を介してトランジスタＴ３の制御端子が接続される構成である、グループＹに属する各画素回路についてのセルフリフレッシュ動作につき説明する。
図３１〜図３４に示した、グループＸの各画素回路におけるセルフリフレッシュ動作のタイミング図では、ブースト線ＢＳＴに対してパルス電圧を印加後、ＶＮ２（Ｌ）が確実に低電位に復帰するのを待ってから選択線ＳＥＬに対してパルス電圧を印加していた。これは、ブースト線ＢＳＴと選択線ＳＥＬが異なる信号線である場合にのみ実現できる方法である。
グループＹの場合、ブースト容量素子Ｃｂｓｔの第２端子と、トランジスタＴ３の制御端子が、共に選択線ＳＥＬに接続される構成である。従って、ブースト突き上げにより出力ノードの電位ＶＮ２が上昇するタイミングと、トランジスタＴ３が導通するタイミングを、信号線への電圧印加タイミングをずらすことで実現することはできない。このため、前述したように、グループＹの各画素回路は、選択線ＳＥＬとトランジスタＴ３の間に遅延回路３１を設け、選択線ＳＥＬに対してパルス電圧が印加されてから、トランジスタＴ３の制御端子にこのパルス電圧が与えられるまでに一定の遅延時間がかかるような構成としている。
つまり、選択線ＳＥＬに対して、「ブースト突き上げ」用のパルス電圧を印加する時刻をｔ１とし、この電圧が遅延回路３１を介してトランジスタＴ３の制御端子に供給され、ノードＮ３（トランジスタＴ３の制御端子が形成するノード）の電位がトランジスタＴ３を導通させるのに必要なレベルまで上昇した時点の時刻をｔ２とすれば、グループＸと同様の論理によりセルフリフレッシュ動作が実現できることが分かる。
図３５に、第１類型の画素回路２ａの場合におけるタイミング図を示す。なお、グループＸとの対比のため、図３５ではノードＮ３の電位をＶＮ３の変化についても図示している。グループＸの場合、トランジスタＴ３の制御端子に選択線ＳＥＬが直接接続する構成であるため、トランジスタＴ３の制御端子の電位の変化はそのまま選択線ＳＥＬへの印加電圧の変化に対応する。
なお、図３５では、選択線ＳＥＬへの印加電圧を時刻ｔ１において０Ｖから１０Ｖに上昇するものとした。これは、比較のためにグループＸの場合のブースト線ＢＳＴへの印加電圧の振幅（１０Ｖ）と等しくする意図であるが、必ずしも振幅を１０Ｖに設定する必要はないことは言うまでもない。グループＸの場合と同様、時刻ｔ１より前、及び時刻ｔ３より後の時点では、トランジスタＴ３を確実に非導通にすべく、選択線ＳＥＬに負電圧（−５Ｖ）を印加するものとしても良い。ただしこの場合であっても、時刻ｔ２〜ｔ３の時点ではトランジスタＴ３を導通すべく、少なくとも７Ｖ程度の電圧を印加する必要があり、この場合、出力ノードＮ１に対するブースト突き上げはグループＸの場合よりも大きくなる。
時刻ｔ１において選択線ＳＥＬに１０Ｖを印加する。このとき、遅延用トランジスタＴＤ２には制御端子にリファレンス線ＲＥＦから５Ｖが与えられているため、このＴＤ２を介して選択線ＳＥＬからノードＮ３に向かって電流が生じ、ノードＮ３の電位ＶＮ３が上昇し始める。ただし、遅延用トランジスタＴＤ２は電子移動度の低いアモルファスＴＦＴであるため、ノードＮ３の電位は時刻ｔ１から少し遅れて徐々に上昇し始める。
また、遅延用トランジスタＴＤ１は、選択線ＳＥＬからノードＮ３に向かう方向にダイオード接続を形成しているため、このＴＤ１を介してもノードＮ３の電位は上昇する。なお、ノードＮ３の電位が３Ｖ以上になると、遅延用トランジスタＴＤ２はカットオフし、専らＴＤ１を介して選択線ＳＥＬから電圧供給される。遅延用トランジスタＴＤ１も電子移動度の低いアモルファスＴＦＴであるため、選択線ＳＥＬからこのトランジスタＴＤ１を介してノードＮ３に向かう電流が発生するまでには一定の時間を要する。
このようにノードＮ３は時刻ｔ１から時間遅れで徐々にその電位を上昇させ、ある時刻ｔ２の時点においてトランジスタＴ３を導通させるのに必要な電位を超える。その後、ノードＮ３は、選択線ＳＥＬの印加電位から、遅延用トランジスタＴＤ１の閾値電圧分だけ低下した電位に達すると、その電位が維持される。
そして、グループＹの場合、選択線ＳＥＬにブースト容量素子Ｃｂｓｔの一端が接続する構成であるため、時刻ｔ１で選択線ＳＥＬにパルス電圧が印加されると、出力ノードＮ２に対してブースト突き上げが生じる。ケースＨの場合にはトランジスタＴ２が非導通であるため、ＶＮ２（Ｈ）が突き上げられ、その電位が維持される。一方、ケースＬの場合、トランジスタＴ２の低移動度に由来してＶＮ２（Ｌ）が一時的に電位上昇した後、導通状態のトランジスタＴ２を介して内部ノードＮ１と同電位（ほぼ０Ｖ）に低下し、その値を保持する。なお、ＶＮ２（Ｈ）及びＶＮ２（Ｌ）の電位変動の態様はグループＸの場合と変わりはないので、詳細な説明は省略する。
つまり、時刻ｔ１から、少なくともＶＮ２（Ｌ）がトランジスタＴ１を非導通とする電位レベルまで低下するのに要する時間が経過した後、トランジスタＴ３が導通すれば、ケースＬにおいてトランジスタＴ１とＴ３が同時に導通するということはない。従って、トランジスタＴ３を導通させるのに必要な電位までＶＮ３が上昇するのに要する時間（ｔ１〜ｔ２の時間）を、ＶＮ２（Ｌ）がトランジスタＴ１を非導通とする電位レベルまで低下するのに要する時間以上に確保することで、グループＸと同様の電圧状態を実現することが可能である。時刻ｔ１からｔ２までに要する時間は、遅延用トランジスタＴＤ１及びＴＤ２の設計値により調整することができる。
以上のように、遅延回路３１を設けることで、選択線ＳＥＬに対してパルス電圧が印加される時刻ｔ１と、ノードＮ３（トランジスタＴ３の制御端子）にトランジスタＴ３を導通させるのに必要な電位を供給する時刻ｔ２とを、意図的にずらすことができ、これによってグループＸと同様の効果を得ることができる。第２〜第８類型においても全く同様の原理により説明できるので、タイミング図のみを図示し、その説明を割愛する。図３６〜図３８に第２〜第４類型の画素回路におけるタイミング図を示す。
このとき、第３類型（図３７）の場合、グループＸにおいて上述したように、ソース線ＳＬに５Ｖを供給するタイミングを、時刻ｔ１〜ｔ３としても良い。また、第４類型（図３８）の場合、グループＸにおいて上述したように、電圧供給線ＶＳＬに５Ｖを供給するタイミングを、時刻ｔ１〜ｔ３としても構わないし、時刻ｔ１〜ｔ４としても構わない。
また、第５〜第８類型のタイミング図は、グループＸにおいて上述したのと同様の理由により、それぞれ第１〜第４類型と同一のタイミング図になり、すなわち図３５〜図３８に対応する。
なお、図３０に示すような遅延回路３１の場合においても、同様の電圧印加方法によりセルフリフレッシュ動作を実行できる。図３０に示す第１類型の画素回路２ａを例に挙げて説明する。
図３５に示すタイミング図のように、リファレンス線ＲＥＦに５Ｖを印加する。遅延用トランジスタＴＤ２は、第１端子（ノードＮＤとは反対側の端子）及び制御端子がリファレンス線ＲＥＦに接続しているため、リファレンス線ＲＥＦからノードＮＤに向かうダイオード接続が形成され、ノードＮＤには、遅延用トランジスタＴＤ２の閾値電圧分だけ低下した３Ｖ程度の電位が与えられる。
そして、時刻ｔ１において選択線ＳＥＬに１０Ｖのパルス電圧を印加する。このとき、前述したように、ノードＮ２の電位が突き上げられると共に、遅延用容量素子ＣＤを介してノードＮＤの電位も突き上げられる。ノードＮＤに寄生する全容量に対する遅延用容量素子ＣＤの容量の比率が０．８程度であるとすれば、このノードＮＤはほぼ８Ｖ程度上昇し、１１Ｖ程度の電位を示す。
これにより、ノードＮＤが制御端子に接続している遅延用トランジスタＴＤ１が導通し始める。しかし、上述したように、遅延用トランジスタＴＤ１は電子移動度が低いアモルファスＴＦＴで構成されているため、選択線ＳＥＬの電圧が直ちにはノードＮ３に供給されない。すなわち、ノードＮ３の電位ＶＮ３は経時的に電位を上昇させ、ある時刻ｔ２を超えた時点で、トランジスタＴ３を導通させ得る電位レベルに達する。その後、ノードＮ３は、ノードＮＤの電位から、遅延用トランジスタＴＤ１の閾値電圧分だけ低下した電位に達すると、その電位が維持される。
なお、図３５のタイミング図では、ＶＮ３の最高値は８Ｖ程度を示しているが、これは図２２のように選択線ＳＥＬが遅延用トランジスタＴＤ１の制御端子と接続している構成であることによるものである。図３０の構成の場合、選択線ＳＥＬに対してパルス電圧が印加されている間、ノードＮＤの電位は選択線ＳＥＬの電位よりも高電位であるため、図３５のタイミング図に示す値よりも少し高電位を示す。なお、このＶＮ３の値は、ノードＮＤに寄生する全容量に対する遅延用容量素子ＣＤの容量の比率にも依存する。例えば、この比率が前述したように０．８であり、遅延用トランジスタＴＤ１及びＴＤ２の閾値電圧が共に２Ｖであるとすれば、ＶＮ３の最高値はほぼ９Ｖを示すこととなる。
この時刻ｔ２までの間に、ケースＬのトランジスタＴ２が導通し、ノードＮ２の電位ＶＮ２（Ｌ）がノードＮ１の電位ＶＮ１（Ｌ）とほぼ等しい電位となっていれば、ケースＬにおいてトランジスタＴ１が導通することはなく、すなわち、第２スイッチ回路２３が導通することはなく、電圧供給線（ここではリファレンス線ＲＥＦ）から５Ｖが内部ノードＮ１に供給されることはない。一方、ケースＨの場合には、トランジスタＴ１及びＴ３が導通しているため、この５Ｖが内部ノードＮ１に供給され、リフレッシュ動作が実行される。
その後、時刻ｔ３において、選択線ＳＥＬへのパルス電圧印加を終了すると、ノードＮＤの電位が再び３Ｖ程度に低下する。しかし、この値は、選択線ＳＥＬの電位（０Ｖ）に閾値電圧を加えた値（２Ｖ）より高電位であるため、遅延用トランジスタＴＤ１は、ノードＮ３から選択線ＳＥＬに向かう方向に導通する。これにより、ノードＮ３から選択線ＳＥＬに向かう電流が生じ、ノードＮ３の電位は０Ｖに向けて低下を開始する。
以上のように、図３０の回路構成においても、図２２の回路構成と同様、選択線ＳＥＬにパルス電圧を印加してからトランジスタＴ３の制御端子に当該電圧を供給するまでに遅延時間を形成することができる。これにより、ケースＬにおいて選択線ＳＥＬへのパルス電圧印加直後にノードＮ２の電位ＶＮ２（Ｌ）が一時的に上昇することでトランジスタＴ１が導通しても、この間にトランジスタＴ３を非導通にできるため、電圧供給線（図３０であればリファレンス線ＲＥＦ）に印加されている第１電圧状態の電圧（５Ｖ）が内部ノードＮ１に供給されるのを防ぐことができる。第２〜第８類型の画素回路に対して、図３０に示す遅延回路３１を備える構成とした場合においても同様の効果を得ることができる。
［第３実施形態］
第３実施形態では、常時表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。
第３実施形態では、常時表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。
常時表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した２値の電圧、すなわち高レベル電圧（５Ｖ）又は低レベル電圧（０Ｖ）を印加する。そして、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する。
選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。なお、以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
＜１．グループＸ＞
まず、トランジスタＴ３の制御端子にブースト線ＢＳＴが接続される、グループＸに属する各画素回路についての常時表示モードにおける書き込み動作につき説明する。
まず、トランジスタＴ３の制御端子にブースト線ＢＳＴが接続される、グループＸに属する各画素回路についての常時表示モードにおける書き込み動作につき説明する。
（第１類型）
図３９に、第１類型の画素回路２Ａ（図８）を使用した書き込み動作のタイミング図を示す。図３９では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。更に、図３９では、２つの画素回路２Ａの内部ノードＮ１の電位ＶＮ１の変動波形を併せて表示している。２つの画素回路２Ａの一方は、ゲート線ＧＬ１とソース線ＳＬ１で選択される画素回路２Ａ（ａ）で、他方は、ゲート線ＧＬ１とソース線ＳＬ２で選択される画素回路２Ａ（ｂ）で、図中のＶＮ１の後ろに、それぞれ（ａ）と（ｂ）を付して区別している。
図３９に、第１類型の画素回路２Ａ（図８）を使用した書き込み動作のタイミング図を示す。図３９では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。更に、図３９では、２つの画素回路２Ａの内部ノードＮ１の電位ＶＮ１の変動波形を併せて表示している。２つの画素回路２Ａの一方は、ゲート線ＧＬ１とソース線ＳＬ１で選択される画素回路２Ａ（ａ）で、他方は、ゲート線ＧＬ１とソース線ＳＬ２で選択される画素回路２Ａ（ｂ）で、図中のＶＮ１の後ろに、それぞれ（ａ）と（ｂ）を付して区別している。
１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図３９では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖが印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖが印加され、それ以後の水平期間では、両ゲート線ＧＬ１，ＧＬ２に非選択行電圧−５Ｖが印加される。
各列のソース線ＳＬには、水平期間毎に対応する表示ラインの画素データに対応した電圧（５Ｖ，０Ｖ）が印加されている。図３９では、各ソース線ＳＬを代表して２本のソース線ＳＬ１，ＳＬ２を図示している。なお、図３９に示す例では、内部ノード電位ＶＮ１の変化を説明するため、最初の１水平期間の２本のソース線ＳＬ１，ＳＬ２の電圧を５Ｖと０Ｖに分けて設定している。
第１類型の画素回路２Ａは、第１スイッチ回路２２がトランジスタＴ４だけで構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４だけのオンオフ制御で十分である。また、第２スイッチ回路２３は、書き込み動作では導通状態にする必要がなく、非選択行の画素回路２Ａで第２スイッチ回路２３が導通状態となるのを防止するために、１フレーム期間の間、全ての画素回路２Ａに接続する選択線ＳＥＬに非選択用電圧０Ｖ（−５Ｖでも良い）を印加する。なお、ブースト線ＢＳＴにも選択線ＳＥＬと同一の電圧を印加する。
また、リファレンス線ＲＥＦには、１フレーム期間の間、トランジスタＴ２を内部ノードＮ１の電圧状態に関係なく常時オン状態とするために、高レベルの電圧（５Ｖ）より閾値電圧（２Ｖ程度）以上高い８Ｖを印加する。これにより、出力ノードＮ２と内部ノードＮ１が電気的に接続され、内部ノードＮ１に接続する補助容量素子Ｃｓを内部ノードの電位ＶＮ１の保持に利用することができ、この安定化に資する。また、補助容量線ＣＳＬは所定の固定電圧（例えば、０Ｖ）に固定する。対向電圧Ｖｃｏｍは、上述した対向ＡＣ駆動がなされるが、１フレーム期間の間は０Ｖ又は５Ｖに固定される。図３９では、対向電圧Ｖｃｏｍは０Ｖに固定されている。
（第２〜第４類型）
図３９に示した、第１類型の画素回路２Ａにおける書き込み動作のタイミング図を見れば、１フレーム期間にわたって選択線ＳＥＬには常に低レベル電圧が印加されている。つまり、第２スイッチ回路２３は常に非導通である。
図３９に示した、第１類型の画素回路２Ａにおける書き込み動作のタイミング図を見れば、１フレーム期間にわたって選択線ＳＥＬには常に低レベル電圧が印加されている。つまり、第２スイッチ回路２３は常に非導通である。
従って、第２スイッチ回路２３の一端が補助容量線ＣＳＬに接続する第２類型の画素回路２Ｂや、ソース線ＳＬに接続する第３類型の画素回路２Ｃ、電圧供給線ＶＳＬに接続する第４類型の画素回路２Ｄにおいても、第１類型のタイミング図と同様の電圧印加により書き込み動作が可能である。なお、第４類型の場合、電圧供給線ＶＳＬへの印加電圧は、０Ｖとすれば良い。
また、第４類型の場合、電圧供給線ＶＳＬに５Ｖ（第１電圧状態）を印加することで、選択線ＳＥＬに０Ｖを印加してトランジスタＴ３をオフ状態としなくても、トランジスタＴ１の制御端子の電圧が内部ノードＮ１と同電圧であるので、ダイオード接続状態のトランジスタＴ１が逆バイアス状態（オフ状態）となり、第２スイッチ回路２３が非導通状態となる。
（第５類型）
図１４に示す第５類型の画素回路２Ｅは、第１スイッチ回路２２がトランジスタＴ４とトランジスタＴ３の直列回路で構成されるため、書き込み時には、トランジスタＴ４のみならずＴ３をも導通させる必要がある。この点で、第１類型の画素回路２Ａとは異なるシーケンスとなる。
図１４に示す第５類型の画素回路２Ｅは、第１スイッチ回路２２がトランジスタＴ４とトランジスタＴ３の直列回路で構成されるため、書き込み時には、トランジスタＴ４のみならずＴ３をも導通させる必要がある。この点で、第１類型の画素回路２Ａとは異なるシーケンスとなる。
図４０に、第５類型の画素回路２Ｅを使用した書き込み動作のタイミング図を示す。図４０では、２本の選択線ＳＥＬ１，ＳＥＬ２を図示している点以外は、図３９と図示している項目は共通する。
ゲート線ＧＬ（ＧＬ１，ＧＬ２）、及び、ソース線ＳＬ（ＳＬ１，ＳＬ２）の電圧印加タイミング及び電圧振幅は、図３９と全く同じである。
画素回路２Ｅでは、第１スイッチ回路２２が、トランジスタＴ４とトランジスタＴ３の直列回路で構成されているので、第１スイッチ回路２２の導通／非導通を制御するに際しては、トランジスタＴ４のオンオフ制御に加え、トランジスタＴ３のオンオフ制御が必要となる。従って、本類型では、全ての選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
図４０では、最初の２水平期間における２本の選択線ＳＥＬ１，ＳＥＬ２の電圧変化を図示している。第１水平期間では、選択線ＳＥＬ１に選択用電圧８Ｖが、選択線ＳＥＬ２に非選択用電圧−５Ｖが印加され、第２水平期間では、選択線ＳＥＬ２に選択用電圧８Ｖが、選択線ＳＥＬ１に非選択用電圧−５Ｖが印加され、それ以後の水平期間では、両選択線ＳＥＬ１，ＳＥＬ２に非選択用電圧−５Ｖが印加される。
リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴへの印加電圧、並びに対向電圧Ｖｃｏｍについては、図３９に示す第１類型と同じである。なお、非選択行において、第１スイッチ回路２２を非導通状態とする場合、トランジスタＴ４が完全にオフ状態となっているので、トランジスタＴ３をオフにするための選択線ＳＥＬの非選択用電圧は、−５Ｖでなく０Ｖでも良い。
なお、本類型の画素回路の場合、書き込み時にトランジスタＴ３が導通するが、リファレンス線ＲＥＦに８Ｖが印加されているため、内部ノードＮ１が第１電圧状態であってもトランジスタＴ１がリファレンス線ＲＥＦからトランジスタＴ３に向かう方向に導通することはない。このため、リファレンス線ＲＥＦに印加された８Ｖが、第２スイッチ回路２３を介して内部ノードＮ１に与えられるということはなく、ノードＮ１にはソース線ＳＬに与えられた正しい書き込み電圧が与えられる。
（第６類型）
図１７に示す第６類型の画素回路２Ｆにおいても、第５類型の場合と同様、選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
図１７に示す第６類型の画素回路２Ｆにおいても、第５類型の場合と同様、選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
そして、本類型の構成の場合、書き込み時にトランジスタＴ３が導通するため、第２スイッチ回路２３が導通することで内部ノードＮ１の電位ＶＮ１が変動しないように、補助容量線ＣＳＬには５Ｖを与えておく必要がある。その他は第５類型の画素回路２Ｅと同様の電圧印加方法によって書き込み動作が可能である。
（第７類型）
図１８に示す第７類型の画素回路２Ｇにおいても、第５類型の場合と同様、選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
図１８に示す第７類型の画素回路２Ｇにおいても、第５類型の場合と同様、選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
なお、本類型の構成の場合、第２スイッチ回路２３は第１スイッチ回路２２と共にソース線ＳＬに接続する構成であるため、書き込み時にトランジスタＴ３が導通しても内部ノードの電位ＶＮ１が変動することがないため、そのことへの手当ては特段必要ない。図４０に示す第５類型の場合と同様の電圧印加方法によって書き込み動作が可能である。
（第８類型）
図２１に示す第８類型の画素回路２Ｈにおいても、第５類型の場合と同様、選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
図２１に示す第８類型の画素回路２Ｈにおいても、第５類型の場合と同様、選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
本類型の構成の場合、書き込み時にトランジスタＴ３が導通する可能性がある。つまり、仮に、書き込み動作中に、同時に導通状態となっている第１スイッチ回路２２と第２スイッチ回路２３の各一端に接続するソース線ＳＬと電圧供給線ＶＳＬの電圧に差があれば、ソース線ＳＬと電圧供給線ＶＳＬ間に電流経路が発生し、その中間に位置するノードの電圧が変動し、内部ノードＮ１に書き込みデータに対応した正しい電圧が書き込まれない可能性がある。
このため、電圧供給線ＶＳＬが、ソース線ＳＬと平行に縦方向（列方向）に延伸し、列単位に個別に駆動可能に設けられている場合には、第２スイッチ回路２３の一端に接続する電圧供給線ＶＳＬを、対となる第１スイッチ回路２２の一端に接続するソース線ＳＬと同電圧にする駆動することで、ソース線ＳＬと電圧供給線ＶＳＬの電位差を生じなくすることで、上記問題を解決する方法がある。
また、上記方法とは別に、選択行の第１スイッチ回路２２を非導通にすることで上記問題を解決する駆動方法がある。
リファレンス線ＲＥＦに８Ｖが印加され、トランジスタＴ２がオン状態であるため、トランジスタＴ１の制御端子の電圧が内部ノードＮ１と同電圧である。従って、電圧供給線ＶＳＬに５Ｖ（第１電圧状態）を印加することにより、ダイオード接続状態のトランジスタＴ１が逆バイアス状態（オフ状態）となり、選択行の第１スイッチ回路２２を非導通状態にすることができる。この方法によれば、電圧供給線ＶＳＬをソース線ＳＬと同電圧に駆動する必要がないため、電圧供給線ＶＳＬをゲート線ＧＬと平行に横方向（行方向）に延伸させる回路構成においても、書き込み動作が可能である。
＜２．グループＹ＞
次に、ブースト容量素子Ｃｂｓｔの第２端子に選択線ＳＥＬが接続される、グループＹに属する各画素回路についての常時表示モードにおける書き込み動作につき説明する。
次に、ブースト容量素子Ｃｂｓｔの第２端子に選択線ＳＥＬが接続される、グループＹに属する各画素回路についての常時表示モードにおける書き込み動作につき説明する。
（第１〜第４類型）
図３９に示したグループＸの第１類型の画素回路２Ａにおける書き込み動作のタイミング図を見れば、１フレーム期間にわたって選択線ＳＥＬには常に低レベル電圧が印加されている。つまり、第２スイッチ回路２３は常に非導通であり、更にはブースト容量素子Ｃｂｓｔの一端に与えられる電圧も変化しない。この点は、第２〜第４類型においても同じである。
図３９に示したグループＸの第１類型の画素回路２Ａにおける書き込み動作のタイミング図を見れば、１フレーム期間にわたって選択線ＳＥＬには常に低レベル電圧が印加されている。つまり、第２スイッチ回路２３は常に非導通であり、更にはブースト容量素子Ｃｂｓｔの一端に与えられる電圧も変化しない。この点は、第２〜第４類型においても同じである。
従って、グループＹの第１〜第４類型の画素回路２ａ〜２ｄにおいても、グループＸの第１類型のタイミング図と同様の電圧印加により書き込み動作が可能である。なお、第４類型の場合、電圧供給線ＶＳＬへの印加電圧は、固定電圧とすれば良い。ここでは、ダイオード接続を形成するトランジスタＴ１が逆バイアス状態となるよう、例えば５Ｖを印加しておくのが良い。
（第５〜第８類型）
図４０に示したグループＸの第４類型の画素回路２Ｄにおける書き込み動作のタイミング図を見れば、選択行には選択線ＳＥＬに高レベル電圧が印加され、非選択行には低レベル電圧が印加される。
図４０に示したグループＸの第４類型の画素回路２Ｄにおける書き込み動作のタイミング図を見れば、選択行には選択線ＳＥＬに高レベル電圧が印加され、非選択行には低レベル電圧が印加される。
ここで、グループＹの第５類型の画素回路２ｅの場合、選択線ＳＥＬに高レベル電圧が印加されると、ブースト容量素子Ｃｂｓｔの一端に与えられる電圧もこれに伴って上昇する。しかしながら、書き込み動作時においてリファレンス線ＲＥＦには高レベル電圧（８Ｖ）が与えられ、トランジスタＴ２がオン状態である。よって、寄生容量の大きいノードＮ１がノードＮ２と電気的に接続するため、ノードＮ２の電位はほとんど上昇しない。
一方で、グループＹの場合、遅延回路３１を備える構成であるため、選択線ＳＥＬに高レベル電圧を印加してから、トランジスタＴ３の制御端子に同トランジスタを導通させるのに必要な電圧が供給されるまでに一定程度の時間τ２がかかる。このため、１水平期間をこのτ２より短い時間で設定した場合、画素回路２Ａ（ａ）と接続するソース線ＳＬを共通にし（ソース線ＳＬ１）、接続するゲート線ＧＬを異ならせる、ある画素回路を２Ａ（ｃ）とすれば、画素回路２Ａ（ａ）に対する書き込み動作が完了していないのに、ゲート線ＧＬ１の印加電圧は低レベルとなり、ソース線ＳＬ１への印加電圧は既に画素回路２Ａ（ｃ）に対する書き込みデータに対応した電圧に変化してしまう。この結果、画素回路２Ａ（ａ）に対して正しい書き込みが実行されないということが起こり得る。
このようなことが起こらないよう、正しい書き込み動作を実行するためには、少なくとも１水平期間の長さを前記時間τ２よりも長く設定する必要がある。このように設定することで、書き込み対象となる画素回路に接続されたゲート線ＧＬに高レベル電圧が印加されいる間、当該画素回路への書き込みデータに対応する電圧がソース線ＳＬに印加されており、この印加電圧が、トランジスタＴ４及びＴ３（又はＴ５）の直列回路からなる第１スイッチ回路２２を介して内部ノードＮ１に与えられる。
第６〜第８類型においても、１水平期間の長さをτ２より長く設定することを除けば、グループＸの第６〜第８類型と同様の電圧印加方法によって書き込み動作が実現可能である。
なお、第６〜第８類型において、遅延回路が図３０の構成の場合、リファレンス線ＲＥＦに１０Ｖを印加すると、ノードＮＤの電位は８Ｖ程度を示す。この状態で、選択線ＳＥＬに対して選択行電圧８Ｖを印加すると、ノードＮＤの電位は大きく突き上がることとなる。しかし、トランジスタＴＤ２は、リファレンス線ＲＥＦからノードＮＤに向かう方向に整流するダイオード接続を形成しており、このノードＮＤの電位がリファレンス線ＲＥＦに向かって抜けることはない。トランジスタＴＤ１を介して選択線ＳＥＬから８ＶがトランジスタＴ３の制御端子に与えられ、トランジスタＴ３を導通させる。
その後、選択線ＳＥＬに対して非選択行電圧（−５Ｖ）が印加されると、ノードＮＤの電位は突き下がるが、その電位は、リファレンス線ＲＥＦに印加されている電圧（１０Ｖ）から遅延用トランジスタＴＤ２の閾値電圧（２Ｖ）だけ低下した８Ｖ程度を示す。この状態において、遅延用トランジスタＴＤ１は導通しているため、トランジスタＴ３の制御端子から選択線ＳＥＬに向かう電流が発生し、ノードＮ３の電位は選択線ＳＥＬの印加電圧（−５Ｖ）に向かって低下する。これによって、非選択行のトランジスタＴ３は非導通となる。
［第４実施形態］
第４実施形態では、常時表示モードにおけるセルフリフレッシュ動作と書き込み動作の関係について説明する。
第４実施形態では、常時表示モードにおけるセルフリフレッシュ動作と書き込み動作の関係について説明する。
常時表示モードでは、１フレーム分の画像データに対して書き込み動作を実行した後、一定期間は書き込み動作を行わずに、直前に行われた書き込み動作によって得られる表示内容を維持させる。
書き込み動作によって、ソース線ＳＬを介して各画素内の画素電極２０に電圧が与えられる。その後、ゲート線ＧＬが低レベルとなり、トランジスタＴ４が非導通状態となる。しかし、直前の書き込み動作によって画素電極２０に蓄積された電荷の存在により画素電極２０の電位が保持される。すなわち、画素電極２０と対向電極８０との間には電圧Ｖｌｃが維持される。これにより、書き込み動作が完了した後においても、液晶容量Ｃｌｃ両端に対して画像データの表示に必要な電圧が印加された状態が継続する。
対向電極８０の電位が固定されている場合、液晶電圧Ｖｌｃは画素電極２０の電位に依存する。この電位は、画素回路２内のトランジスタのリーク電流の発生に伴って、時間経過と共に変動する。例えば、ソース線ＳＬの電位が内部ノードＮ１の電位より低い場合には、内部ノードＮ１からソース線ＳＬに向かうリーク電流が生じ、内部ノードＮ１の電位ＶＮ１は経時的に減少する。逆に、ソース線ＳＬの電位が内部ノードＮ１の電位より高い場合には、ソース線ＳＬから内部ノードＮ１に向かうリーク電流が生じ、画素電極２０の電位が経時的に増加する。つまり、外部からの書き込み動作を行うことなく時間が経過すると、液晶電圧Ｖｌｃが徐々に変化していき、この結果、表示画像も変化してしまう。
通常表示モードの場合、静止画像であっても１フレーム毎に全ての画素回路２に対して書き込み動作を実行する。従って、画素電極２０に蓄積された電荷量は１フレーム期間だけ維持できれば良い。高々１フレーム期間内における画素電極２０の電位変動量はごくわずかであるため、この間の電位変動は、表示される画像データに対して視覚的に確認できる程度の影響を与えるものではない。このため、通常表示モードでは、画素電極２０の電位変動はあまり問題とはならない。
これに対し、常時表示モードでは、１フレーム毎に書き込み動作を実行する構成ではない。従って、対向電極８０の電位が固定されている間、場合によって数フレームにわたって画素電極２０の電位（内部ノード電位ＶＮ１）を保持する必要がある。しかし、数フレーム期間にわたって書き込み動作を行わずに放置しておくと、前述したリーク電流の発生によって画素電極２０の電位は断続的に変動する。この結果、表示される画像データが、視覚的に確認できる程度に変化するおそれもある。
このような現象が生じるのを避けるべく、常時表示モードでは、図４１のフローチャートに示す要領で、セルフリフレッシュ動作と書き込み動作を組み合わせて実行することで、画素電極の電位変動を抑制しながらも大幅な電力消費の低減を図る。
まず、常時表示モードにおける１フレーム分の画素データの書き込み動作を、第３実施形態で上述した要領で実行する（ステップ＃１）。
ステップ＃１の書き込み動作後、第２実施形態で上述した要領によりセルフリフレッシュ動作を実行する（ステップ＃２）。セルフリフレッシュ動作は、パルス電圧を印加するフェーズＰ１と、待機するフェーズＰ２で実現される。
ここで、セルフリフレッシュ動作期間のフェーズＰ２の期間中に、新たな画素データの書き込み動作（データ書き換え）、外部リフレッシュ動作、又は外部極性反転動作の要求を受け取ると（ステップ＃３のＹＥＳ）、ステップ＃１に戻り、新たな画素データ又は従前の画素データの書き込み動作を実行する。上記フェーズＰ２の期間中に、当該要求を受け取らない場合（ステップ＃３のＮＯ）は、ステップ＃２に戻り再びセルフリフレッシュ動作を実行する。これにより、リーク電流の影響による表示画像の変化を抑制することができる。
セルフリフレッシュ動作を行なわずに、書き込み動作によってリフレッシュ動作を行うとすると、上述の数１に示す関係式で表わされる消費電力となるが、同じリフレッシュレートでセルフリフレッシュ動作を繰り返す場合は、全てのソース線電圧の駆動回数が１回であるため、数１中の変数ｍが１となり、表示解像度（画素数）としてＶＧＡを想定すると、ｍ＝１９２０、ｎ＝４８０であるので、１９２０分の１程度の消費電力の低減が期待される。
本実施形態において、セルフリフレッシュ動作と、外部リフレッシュ動作又は外部極性反転動作を併用する理由は、仮に、当初正常に動作していた画素回路２であっても、経年変化により、第２スイッチ回路２３又は制御回路２４に不具合が生じ、書き込み動作は支障なく実施できるが、セルフリフレッシュ動作を正常に実行できない状態が、一部の画素回路２に発生する場合に対処するためである。つまり、セルフリフレッシュ動作だけに依存すると、当該一部の画素回路２の表示に劣化が現れ、それが固定されるが、外部極性反転動作を併用することで、当該表示欠陥の固定化を防止することができる。
なお、第２類型の画素回路（２Ｂ，２ｂ）及び第６類型の画素回路（２Ｆ，２ｆ）の場合、本実施形態のフローを実現するためには、ステップ＃１において補助容量線ＣＳＬを５Ｖにして書き込み動作を実行する必要がある点は第２実施形態で上述した。
［第５実施形態］
第５実施形態では、通常表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。
第５実施形態では、通常表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。
通常表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した多階調のアナログ電圧を印加すると共に、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する動作である。選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。
以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
図４２に、グループＸの第１類型の画素回路２Ａを使用した書き込み動作のタイミング図を示す。図４２では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、及びブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。
１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図４２では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖがそれぞれ印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖがそれぞれ印加され、それ以後の水平期間では、両ゲート線ＧＬ１，ＧＬ２には非選択行電圧−５Ｖが印加される。
各列のソース線ＳＬには、水平期間毎に対応する表示ラインの画素データに対応した多階調のアナログ電圧が印加されている。なお、通常表示モードではアナログ表示ラインの画素データに対応した多階調のアナログ電圧が印加され、印加電圧が一義的には特定されないため、図４２では斜線により塗りつぶすことでこれを表現している。なお、図４２では、各ソース線ＳＬ１，ＳＬ２，……ＳＬｍを代表して２本のソース線ＳＬ１，ＳＬ２を図示している。
対向電圧Ｖｃｏｍは、１水平期間毎に変化するため（対向ＡＣ駆動）、当該アナログ電圧は、同じ水平期間中の対向電圧Ｖｃｏｍに対応した電圧値となっている。つまり、対向電圧Ｖｃｏｍが５Ｖか０Ｖかによって、数２で与えられる液晶電圧Ｖｌｃの絶対値は変わらず極性のみが変わるように、ソース線ＳＬに印加されるアナログ電圧が設定される。
第１〜第４類型の画素回路は、第１スイッチ回路２２がトランジスタＴ４だけで構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４だけのオンオフ制御で十分である。また、第２スイッチ回路２３は、書き込み動作では導通状態にする必要がなく、非選択行の画素回路２Ａで第２スイッチ回路２３が導通状態となるのを防止するために、１フレーム期間の間、全ての画素回路２Ａに接続する選択線ＳＥＬに非選択用電圧−５Ｖを印加する。この非選択用電圧は負電圧に限られるものではなく、０Ｖでも良い。
また、リファレンス線ＲＥＦには、１フレーム期間の間、トランジスタＴ２を内部ノードＮ１の電圧状態に関係なく常時オン状態とする電圧を印加する。この電圧値は、多階調のアナログ電圧としてソース線ＳＬから与えられる電圧値の中での最大値よりも、トランジスタＴ２の閾値電圧以上高い電圧であれば良い。図４２では、前記最大値を５Ｖとし、閾値電圧を２Ｖとして、それらの和よりも大きい８Ｖを印加している。
対向電圧Ｖｃｏｍは１水平期間毎に対向ＡＣ駆動されるため、補助容量線ＣＳＬは、対向電圧Ｖｃｏｍと同電圧となるように駆動される。画素電極２０は、対向電極８０と液晶層を介して容量結合していると共に、補助容量素子Ｃｓを介して補助容量線ＣＳＬとも容量結合している。このため、補助容量素子Ｃ２の補助容量線ＣＳＬ側の電圧を固定すると、対向電圧Ｖｃｏｍの変化が、補助容量線ＣＳＬと補助容量素子Ｃ２間で分配されて画素電極２０に現れ、非選択行の画素回路２の液晶電圧Ｖｌｃが変動してしまう。従って、全ての補助容量線ＣＳＬを対向電圧Ｖｃｏｍと同電圧に駆動することで、対向電極８０と画素電極２０の電圧が同じ電圧方向に変化し、上記非選択行の画素回路２の液晶電圧Ｖｌｃの変動を抑制することができる。
第３実施形態で説明したように、常時表示モードの書き込み動作の場合と同様の理由により、第２〜第４類型の画素回路においても、第１類型と同様の電圧印加方法によって書き込み動作が実現できる。また、第５〜第８類型の画素回路においては、常時表示モードの書き込み動作と同様に、選択線ＳＥＬを行単位に個別に制御すれば良く、他は第１類型と同様の電圧印加方法によって書き込み動作が実現できる。なお、第３及び第６類型の場合、電圧供給線ＶＳＬへの印加電圧は、０Ｖとすれば良い。
また、グループＹの第１〜第４類型の各画素回路（２ａ〜２ｄ）は、同一類型のグループＸの各画素回路（２Ａ〜２Ｄ）と同様の電圧印加を行うことで書き込み動作が実現できる。グループＹの第５〜第８類型の画素回路（２ｅ〜２ｈ）は、第３実施形態で説明したように、１水平期間の長さを時間τ２より長く設定することを除けば、やはり同一類型のグループＸの各画素回路（２Ｅ〜２Ｈ）と同様の電圧印加を行うことで書き込み動作が実現できる。これらの点は、第３実施形態で説明した、常時表示モードの書き込み動作の場合と同様の理由により説明できるため、詳細は省略する。
なお、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法として、上述の「対向ＡＣ駆動」以外に、対向電圧Ｖｃｏｍとして所定の固定電圧を対向電極８０に印加する方法がある。この方法によれば、画素電極２０に印加される電圧は、対向電圧Ｖｃｏｍを基準として正電圧となる場合と負電圧となる場合が１水平期間毎に交替する。
この場合、当該画素電圧を、ソース線ＳＬを介して直接書き込む方法と、対向電圧Ｖｃｏｍを中心とした電圧範囲の電圧を書き込んだ後に、補助容量素子Ｃｓを用いた容量結合により、対向電圧Ｖｃｏｍを基準として正電圧又は負電圧のいずれか一方となるように電圧調整する方法もある。この場合、補助容量線ＣＳＬは対向電圧Ｖｃｏｍとは同電圧に駆動せずに、行単位で個別にパルス駆動することになる。
また、本実施形態では、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法を採用したが、これは、１フレーム単位で極性反転した場合に発生する以下に示す不都合を解消するためである。なお、このような不都合を解消する方法としては、列毎に極性反転駆動する方法や、行及び列方向同時に画素単位で極性反転駆動する方法もある。
あるフレームＦ１で全ての画素において正極性の液晶電圧Ｖｌｃを印加し、次のフレームＦ２で全ての画素において負極性の液晶電圧Ｖｌｃを印加した場合を想定する。液晶層７５に対して同一絶対値の電圧が印加された場合であっても、正極性か負極性によって光の透過率に微少な差異が生じる場合がある。高画質の静止画を表示している場合、この微少な差異の存在が、フレームＦ１とフレームＦ２で表示態様に微細な変化を生む可能性がある。また、動画表示時においても、フレーム間で同一内容の表示内容となるべき表示領域内において、その表示態様に微細な変化を生む可能性がある。高画質の静止画や動画の表示時には、このような微細な変化でも視覚的に認識することができる場合が想定される。
そして、通常表示モードは、このような高画質の静止画や動画を表示するモードであるため、上述のような微細な変化が視覚的に認識される可能性がある。このような現象を回避すべく、本実施形態では、同一フレーム内において表示ライン毎に極性を反転させている。これにより、同一フレーム内でも表示ライン間で異なる極性の液晶電圧Ｖｌｃが印加されているため、液晶電圧Ｖｌｃの極性に基づく表示画像データへの影響を抑制できる。
［別実施形態］
以下、別実施形態につき説明する。
以下、別実施形態につき説明する。
〈１〉 グループＸに属する画素回路２Ａ〜２Ｈに関しては、通常表示モード及び常時表示モードの書き込み動作時において、リファレンス線ＲＥＦに低レベル電圧を与え、トランジスタＴ２をオフ状態としても良い。このようにすることで、内部ノードＮ１と出力ノードＮ２が電気的に分離される結果、画素電極２０の電位が書き込み動作前の出力ノードＮ２の電圧の影響を受けなくなる。これにより、画素電極２０の電圧は、ソース線ＳＬの印加電圧を正しく反映し、画像データを誤差なく表示することができる。
ただし、上述したように、ノードＮ１の総寄生容量は、ノードＮ２に比べて遙かに大きく、ノードＮ２の初期状態の電位が画素電極２０の電位に影響を与えることはほとんどないため、トランジスタＴ２は常時オン状態にしておくのも好ましい。
〈２〉 上記実施形態では、アクティブマトリクス基板１０上に構成される全ての画素回路２に対し、第２スイッチ回路２３と制御回路２４を備える構成とした。これに対し、アクティブマトリクス基板１０上において、透過液晶表示を行う透過画素部と反射液晶表示を行う反射画素部の２種類の画素部を備える構成の場合には、反射画素部の画素回路にのみ第２スイッチ回路２３と制御回路２４を備え、透過表示部の画素回路には第２スイッチ回路２３と制御回路２４を備えない構成としても良い。
この場合、通常表示モード時には透過画素部によって画像表示がなされ、常時表示モード時には反射画素部によって画像表示がなされることとなる。このように構成することで、アクティブマトリクス基板１０全体に形成される素子数を削減することができる。
〈３〉 上記実施形態では、各画素回路２は、補助容量素子Ｃｓを備える構成であったが、補助容量素子Ｃｓを備えない構成であっても良い。ただし、内部ノードＮ１の電位をより安定化させ、表示画像の確実な安定化を図るためには、この補助容量素子Ｃｓを備える方が好ましい。
〈４〉 上記実施形態では、各画素回路２の表示素子部２１は、単位液晶表示素子Ｃｌｃだけで構成される場合を想定したが、図４３に示すように、内部ノードＮ１と画素電極２０の間にアナログアンプＡｍｐ（電圧増幅器）を備える構成としても良い。図４３では一例として、アナログアンプＡｍｐの電源用ラインとして、補助容量線ＣＳＬと電源線Ｖｃｃが入力される構成とした。
この場合、内部ノードＮ１に与えられた電圧は、アナログアンプＡｍｐによって設定された増幅率ηによって増幅され、増幅後の電圧が画素電極２０に供給される。よって、内部ノードＮ１の微少な電圧変化を表示画像に反映することができる構成である。
〈５〉 上記実施形態では、常時表示モードにおける内部ノードＮ１の電位ＶＮ１及び対向電圧Ｖｃｏｍの第１及び第２電圧状態の電圧値として、０Ｖと５Ｖを想定し、各信号線に印加する電圧値も、それに応じて、−５Ｖ，０Ｖ，５Ｖ，８Ｖ，１０Ｖと設定したが、これらの電圧値は、使用する液晶素子及びトランジスタ素子の特性（閾値電圧等）に応じて、適宜変更可能である。
〈６〉 上記実施形態では、液晶表示装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、画素データを保持するための画素容量Ｃｐに対応する容量を有し、当該容量に保持される電圧に基づき画像を表示する表示装置であれば、本発明を適用することができる。
例えば、画素容量に相当する容量に画素データに相当する電圧を保持させて画像表示する有機ＥＬ（Electroluminescenece）表示装置の場合、特にセルフリフレッシュ動作に関して本発明を適用することができる。図４４は、このような有機ＥＬ表示装置の画素回路の一例を示す回路図である。この画素回路では、画素データとして補助容量Ｃｓに保持された電圧が、ＴＦＴで構成された駆動用トランジスタＴｄｖのゲート端子に与えられ、その電圧に応じた電流が駆動用トランジスタＴｄｖを介して発光素子ＯＬＥＤに流れる。従って、この補助容量Ｃｓが上記各実施形態における画素容量Ｃｐに相当する。
〈７〉 上記各実施形態では、画素回路が、電子の移動度が低いアモルファスＴＦＴを有する構成である場合を想定して説明した。しかし、本発明の技術は、電子移動度が高いポリシリコンＴＦＴ等のトランジスタを備える場合には適用できないというものではなく、電子移動度の低いトランジスタを備える場合に、より高い効果を発揮するというものである。
１： 液晶表示装置
２： 画素回路
２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈ： 画素回路
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ： 画素回路
１０： アクティブマトリクス基板
１１： 表示制御回路
１２： 対向電極駆動回路
１３： ソースドライバ
１４： ゲートドライバ
２０： 画素電極
２１： 表示素子部
２２： 第１スイッチ回路
２３： 第２スイッチ回路
２４： 制御回路
３１： 遅延回路
７４： シール材
７５： 液晶層
８０： 対向電極
８１： 対向基板
Ａｍｐ： アナログアンプ
ＢＳＴ： ブースト線
Ｃｂｓｔ： ブースト容量素子
ＣＤ： 遅延用容量素子
Ｃｌｃ： 液晶表示素子
ＣＭＬ： 対向電極配線
ＣＳＬ： 補助容量線
Ｃｓ： 補助容量素子
Ｃｔ： タイミング信号
ＤＡ： ディジタル画像信号
Ｄｖ： データ信号
ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）： ゲート線
Ｇｔｃ： 走査側タイミング制御信号
Ｎ１： 内部ノード
Ｎ２： 出力ノード
ＯＬＥＤ： 発光素子
Ｐ１，Ｐ２： フェーズ
Ｐ１０，Ｐ１１，……，Ｐ１８： フェーズ
Ｐ２０，Ｐ２１，……，Ｐ２７： フェーズ
ＲＥＦ： リファレンス線
Ｓｃ１，Ｓｃ２，……，Ｓｃｍ： ソース信号
ＳＥＬ： 選択線
ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）： ソース線
Ｓｔｃ： データ側タイミング制御信号
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５： トランジスタ
ＴＤ１，ＴＤ２： 遅延用トランジスタ
Ｔｄｖ： 駆動用トランジスタ
Ｖｃｏｍ： 対向電圧
Ｖｌｃ： 液晶電圧
ＶＮ１： 内部ノード電位
ＶＮ２： 出力ノード電位
２： 画素回路
２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈ： 画素回路
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ： 画素回路
１０： アクティブマトリクス基板
１１： 表示制御回路
１２： 対向電極駆動回路
１３： ソースドライバ
１４： ゲートドライバ
２０： 画素電極
２１： 表示素子部
２２： 第１スイッチ回路
２３： 第２スイッチ回路
２４： 制御回路
３１： 遅延回路
７４： シール材
７５： 液晶層
８０： 対向電極
８１： 対向基板
Ａｍｐ： アナログアンプ
ＢＳＴ： ブースト線
Ｃｂｓｔ： ブースト容量素子
ＣＤ： 遅延用容量素子
Ｃｌｃ： 液晶表示素子
ＣＭＬ： 対向電極配線
ＣＳＬ： 補助容量線
Ｃｓ： 補助容量素子
Ｃｔ： タイミング信号
ＤＡ： ディジタル画像信号
Ｄｖ： データ信号
ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）： ゲート線
Ｇｔｃ： 走査側タイミング制御信号
Ｎ１： 内部ノード
Ｎ２： 出力ノード
ＯＬＥＤ： 発光素子
Ｐ１，Ｐ２： フェーズ
Ｐ１０，Ｐ１１，……，Ｐ１８： フェーズ
Ｐ２０，Ｐ２１，……，Ｐ２７： フェーズ
ＲＥＦ： リファレンス線
Ｓｃ１，Ｓｃ２，……，Ｓｃｍ： ソース信号
ＳＥＬ： 選択線
ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）： ソース線
Ｓｔｃ： データ側タイミング制御信号
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５： トランジスタ
ＴＤ１，ＴＤ２： 遅延用トランジスタ
Ｔｄｖ： 駆動用トランジスタ
Ｖｃｏｍ： 対向電圧
Ｖｌｃ： 液晶電圧
ＶＮ１： 内部ノード電位
ＶＮ２： 出力ノード電位
Claims (31)
- 単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１〜第３トランジスタ素子のうち、前記第１及び第３トランジスタ素子を前記第２スイッチ回路が、前記第２トランジスタ素子を前記制御回路がそれぞれ有し、
前記第２スイッチ回路は、前記第１トランジスタ素子と前記第３トランジスタ素子の直列回路で構成され、
前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
前記第１スイッチ回路の一端が前記データ信号線に接続し、
前記第２スイッチ回路の一端が前記電圧供給線に接続し、
前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続し、
前記第２トランジスタ素子の制御端子が第１制御線に接続し、
前記第３トランジスタ素子の制御端子が遅延回路を介して第２制御線に接続し、
前記第１容量素子の他端が、前記遅延回路を介さずに前記第２制御線に接続していることを特徴とする画素回路。 - 単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１〜第３トランジスタ素子のうち、前記第１及び第３トランジスタ素子を前記第２スイッチ回路が、前記第２トランジスタ素子を前記制御回路がそれぞれ有し、
前記第２スイッチ回路は、前記第１トランジスタ素子と前記第３トランジスタ素子の直列回路で構成され、
前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
前記第１スイッチ回路の一端が前記データ信号線に接続し、
前記第２スイッチ回路の一端が前記電圧供給線に接続し、
前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続し、
前記第２トランジスタ素子の制御端子が第１制御線に接続し、
前記第３トランジスタ素子の制御端子が遅延回路を介して第２制御線に接続し、
前記第１容量素子の他端が、前記遅延回路を介さずに第３制御線に接続していることを特徴とする画素回路。 - 前記遅延回路が、第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１及び第２遅延用トランジスタ素子を備え、
前記第１遅延用トランジスタ素子が、第１端子を前記第３トランジスタ素子の制御端子に接続し、第２端子及び制御端子を前記第２制御線に接続し、
前記第２遅延用トランジスタ素子が、第１端子を前記第３トランジスタ素子の制御端子に接続し、第２端子を前記第２制御線に接続し、制御端子を前記第１制御線に接続する構成であることを特徴とする請求項１又は２に記載の画素回路。 - 前記遅延回路が、第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１及び第２遅延用トランジスタ素子と、遅延用容量素子を備え、
前記第１遅延用トランジスタ素子が、第１端子を前記第３トランジスタ素子の制御端子に接続し、第２端子を前記第２制御線に接続し、
前記第２遅延用トランジスタ素子が、第１端子及び制御端子を前記第１制御線に接続し、
前記遅延用容量素子が、一端を前記第２制御線に接続し、他端を前記第１遅延用トランジスタ素子の制御端子及び前記第２遅延用トランジスタ素子の第２端子に接続する構成であることを特徴とする請求項１又は２に記載の画素回路。 - 一端が前記内部ノードに接続し、他端が第４制御線又は固定電圧線に接続する第２容量素子を更に備えることを特徴とする請求項１又は２に記載の画素回路。
- 前記第１制御線が、前記電圧供給線として兼用されることを特徴とする請求項１又は２に記載の画素回路。
- 前記データ信号線が、前記電圧供給線として兼用されることを特徴とする請求項１又は２に記載の画素回路。
- 前記第４制御線が、前記電圧供給線として兼用されることを特徴とする請求項５に記載の画素回路。
- 前記所定のスイッチ素子が、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成され、
前記第４トランジスタ素子の制御端子が走査信号線にそれぞれ接続していることを特徴とする請求項１又は２に記載の画素回路。 - 前記第１スイッチ回路が、前記所定のスイッチ素子以外のスイッチ素子を含まない構成であることを特徴とする請求項１又は２に記載の画素回路。
- 前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記所定のスイッチ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記所定のスイッチ素子との直列回路で構成されることを特徴とする請求項１又は２に記載の画素回路。
- 少なくとも前記第２トランジスタ素子がアモルファスＴＦＴであることを特徴とする請求項１又は２に記載の画素回路。
- 請求項１に記載の画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が、前記遅延回路を介して共通の前記第２制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第１容量素子の前記他端が前記遅延回路を介することなく共通の前記第２制御線に接続する構成であって、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１及び第２制御線を各別に駆動する制御線駆動回路を備え、
前記第１制御線が前記電圧供給線として兼用される場合、又は前記電圧供給線が独立した配線である場合は、前記制御線駆動回路が前記電圧供給線を駆動し、前記データ信号線が前記電圧供給線として兼用される場合は、前記データ信号線駆動回路が前記電圧供給線を駆動することを特徴とする表示装置。 - 請求項２に記載の画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が、前記遅延回路を介して共通の前記第２制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第１容量素子の前記他端が前記遅延回路を介することなく共通の前記第３制御線に接続する構成であって、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１、第２、及び第３制御線を各別に駆動する制御線駆動回路を備え、
前記第１制御線が前記電圧供給線として兼用される場合、又は前記電圧供給線が独立した配線である場合は、前記制御線駆動回路が前記電圧供給線を駆動し、前記データ信号線が前記電圧供給線として兼用される場合は、前記データ信号線駆動回路が前記電圧供給線を駆動することを特徴とする表示装置。 - 画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成してなる表示装置であって、
前記画素回路は、
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１〜第３トランジスタ素子のうち、前記第１及び第３トランジスタ素子を前記第２スイッチ回路が、前記第２トランジスタ素子を前記制御回路がそれぞれ有し、
前記第２スイッチ回路は、前記第１トランジスタ素子と前記第３トランジスタ素子の直列回路で構成され、
前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
前記第１スイッチ回路の一端が前記データ信号線に接続し、
前記第２スイッチ回路の一端が前記電圧供給線に接続し、
前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続し、
前記第２トランジスタ素子の制御端子が第１制御線に接続し、
前記第３トランジスタ素子の制御端子が第２制御線に接続し、
前記第１容量素子の他端が第３制御線に接続する構成であり、
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が、共通の前記第２制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第１容量素子の前記他端が共通の前記第３制御線に接続し、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１〜第３制御線を各別に駆動する制御線駆動回路を備え、
前記第１制御線が前記電圧供給線として兼用される場合、又は前記電圧供給線が独立した配線である場合は、前記制御線駆動回路が前記電圧供給線を駆動し、前記データ信号線が前記電圧供給線として兼用される場合は、前記データ信号線駆動回路が前記電圧供給線を駆動する構成であり、
前記制御線駆動回路は、前記第３制御線に対して電位変動を生じさせた後、所定の遅延時間経過後に、前記第２制御線に対して同極性の電位変動を生じさせることが可能な構成であることを特徴とする表示装置。 - 前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子であって、前記制御端子が走査信号線に接続する構成であり、
前記行毎に前記走査信号線を１本ずつ備えると共に、同一行に配置される前記画素回路が共通の前記走査信号線に接続する構成であり、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを特徴とする請求項１３に記載の表示装置。 - 前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子であって、前記制御端子が走査信号線に接続する構成であり、
前記行毎に前記走査信号線を１本ずつ備えると共に、同一行に配置される前記画素回路が共通の前記走査信号線に接続する構成であり、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを特徴とする請求項１４に記載の表示装置。 - 前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子であって、前記制御端子が走査信号線に接続する構成であり、
前記行毎に前記走査信号線を１本ずつ備えると共に、同一行に配置される前記画素回路が共通の前記走査信号線に接続する構成であり、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを特徴とする請求項１５に記載の表示装置。 - 前記電圧供給線が独立した配線である場合において、
同一行又は同一列に配置される前記画素回路は、前記第２スイッチ回路の一端が共通の前記電圧供給線と接続していることを特徴とする請求項１３〜１５のいずれか１項に記載の表示装置。 - 複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第１制御線に対し、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする所定の電圧を印加し、
前記第２制御線に対して所定の電圧振幅の電圧パルスを印加することにより、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とすると共に、前記遅延回路を介して前記電圧パルスを前記第３トランジスタ素子の制御端子に与えて前記第３トランジスタ素子を導通状態とし、
前記電圧供給線が前記第１制御線と兼用される場合又は独立した信号線である場合には、前記制御線駆動回路が、前記電圧供給線が前記データ信号線と兼用される場合には前記データ信号線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする請求項１６に記載の表示装置。 - 複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第１制御線に対し、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする所定の電圧を印加し、
前記第２制御線及び前記第３制御線に対して所定の電圧振幅の電圧パルスを印加することにより、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とすると共に、前記遅延回路を介して前記電圧パルスを前記第３トランジスタ素子の制御端子に与えて前記第３トランジスタ素子を導通状態とし、
前記電圧供給線が前記第１制御線と兼用される場合又は独立した信号線である場合には、前記制御線駆動回路が、前記電圧供給線が前記データ信号線と兼用される場合には前記データ信号線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする請求項１７に記載の表示装置。 - 複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第１制御線に対し、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする所定の電圧を印加し、
前記第２制御線に対して所定の電圧振幅の電圧パルスを印加することにより、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
前記第２制御線に対する電圧パルスの印加から所定の遅延時間経過後に、前記第３制御線に対して所定の電圧振幅の電圧パルスを印加して前記第３トランジスタ素子の制御端子に与えて前記第３トランジスタ素子を導通状態とし、
前記電圧供給線が前記第１制御線と兼用される場合又は独立した信号線である場合には、前記制御線駆動回路が、前記電圧供給線が前記データ信号線と兼用される場合には前記データ信号線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする請求項１８に記載の表示装置。 - 前記セルフリフレッシュ動作終了直後に待機状態に移行し、
前記待機状態において、前記制御線駆動回路が、前記第２制御線に対する電圧パルスの印加を終了して前記第３トランジスタ素子を非導通状態にすることを特徴とする請求項２０に記載の表示装置。 - 前記セルフリフレッシュ動作終了直後に待機状態に移行し、
前記待機状態において、前記制御線駆動回路が、前記第２制御線及び前記第３制御線に対する電圧パルスの印加を終了して前記第３トランジスタ素子を非導通状態にすることを特徴とする請求項２１に記載の表示装置。 - 前記セルフリフレッシュ動作を、前記セルフリフレッシュ動作期間より１０倍以上長い前記待機状態を介して繰り返すことを特徴とする請求項２３又は２４に記載の表示装置。
- 前記待機状態において、
前記データ信号線駆動回路が、前記データ信号線に固定電圧を印加することを特徴とする請求項２３に記載の表示装置。 - 前記待機状態において、
前記データ信号線駆動回路が、前記データ信号線に前記第２電圧状態の電圧を印加することを特徴とする請求項２６に記載の表示装置。 - 前記第１スイッチ回路が、前記第４トランジスタ素子以外のスイッチ素子を含まない構成である場合において、
前記セルフリフレッシュ動作対象の複数の前記画素回路を１又は複数の列単位に区分し、
少なくとも前記第２制御線を前記区分毎に駆動可能に設け、
前記制御線駆動回路が、前記セルフリフレッシュ動作の対象でない区分については前記第２制御線に対する電圧パルスの印加を行わず、
前記セルフリフレッシュ動作対象の前記区分を順次切り替えて、前記セルフリフレッシュ動作を前記区分毎に分割して実行することを特徴とする請求項２３に記載の表示装置。 - 前記第１スイッチ回路が、前記第４トランジスタ素子以外のスイッチ素子を含まない構成である場合において、
前記セルフリフレッシュ動作対象の複数の前記画素回路を１又は複数の列単位に区分し、
少なくとも前記第２制御線及び前記第３制御線を前記区分毎に駆動可能に設け、
前記制御線駆動回路が、前記セルフリフレッシュ動作の対象でない区分については前記第２制御線及び前記第３制御線に対する電圧パルスの印加を行わず、
前記セルフリフレッシュ動作対象の前記区分を順次切り替えて、前記セルフリフレッシュ動作を前記区分毎に分割して実行することを特徴とする請求項２４に記載の表示装置。 - 前記画素回路が、一端を前記内部ノードに接続し、他端を第４制御線に接続する第２容量素子を備えると共に、同一行又は同一列に配置される前記画素回路が、前記第２容量素子の他端を共通の前記第４制御線に接続し、
前記制御線駆動回路が、前記第４制御線を各別に駆動する構成であって、
前記電圧供給線が前記第４制御線と兼用される場合には、前記制御線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする請求項２０〜２２に記載の表示装置。 - 前記画素回路が、アモルファスシリコン基板上に形成されていることを特徴とする請求項１３〜１５のいずれか１項に記載の表示装置。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6169283A (ja) * | 1984-09-13 | 1986-04-09 | Sony Corp | 液晶デイスプレイ装置 |
| JPS6174481A (ja) * | 1984-09-20 | 1986-04-16 | Sony Corp | 前置増幅回路 |
| JP2004212924A (ja) * | 2003-01-03 | 2004-07-29 | Au Optronics Corp | 液晶パネルの電力消費を低める方法 |
| JP2005018088A (ja) * | 1995-02-16 | 2005-01-20 | Toshiba Corp | 液晶表示装置 |
| JP2006343563A (ja) * | 2005-06-09 | 2006-12-21 | Sharp Corp | 液晶表示装置 |
| JP2007502068A (ja) * | 2003-08-08 | 2007-02-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 信号増幅用回路、及びアクティブマトリクス装置における同回路の使用 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370286B1 (ko) * | 2000-12-29 | 2003-01-29 | 삼성에스디아이 주식회사 | 전압구동 유기발광소자의 픽셀회로 |
| GB2381643A (en) * | 2001-10-31 | 2003-05-07 | Cambridge Display Tech Ltd | Display drivers |
| GB2381644A (en) * | 2001-10-31 | 2003-05-07 | Cambridge Display Tech Ltd | Display drivers |
| WO2003067316A1 (fr) * | 2002-02-06 | 2003-08-14 | Mitsubishi Denki Kabushiki Kaisha | Unite d'affichage d'image |
| US7304674B2 (en) | 2002-11-15 | 2007-12-04 | Avago Technologies General Ip Pte Ltd | Sampling image signals generated by pixel circuits of an active pixel sensor (APS) image sensor in a sub-sampling mode |
| GB0308167D0 (en) * | 2003-04-09 | 2003-05-14 | Koninkl Philips Electronics Nv | Active matrix array device electronic device and operating method for an active matrix device |
| JP2005180888A (ja) * | 2003-12-19 | 2005-07-07 | Tsurumaki Takashi | ボルトアクション可能なケースレス方式のガスガン又はエアーガンの給弾機構 |
| KR100637458B1 (ko) * | 2004-05-25 | 2006-10-20 | 삼성에스디아이 주식회사 | 유기전계 발광 표시 패널 |
| JP4714004B2 (ja) * | 2004-11-26 | 2011-06-29 | 三星モバイルディスプレイ株式會社 | 順次走査及び飛び越し走査兼用の駆動回路 |
| CN101176141B (zh) * | 2005-05-18 | 2010-06-09 | 统宝香港控股有限公司 | 显示装置 |
| JP2007334224A (ja) | 2006-06-19 | 2007-12-27 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| JP2008170756A (ja) | 2007-01-12 | 2008-07-24 | Sony Corp | 表示装置 |
| US8102346B2 (en) | 2007-09-20 | 2012-01-24 | Sony Corporation | Electro-optical device and electronic apparatus including the same |
| GB2453372A (en) * | 2007-10-05 | 2009-04-08 | Cambridge Display Tech Ltd | A pixel driver circuit for active matrix driving of an organic light emitting diode (OLED) |
| GB0721567D0 (en) * | 2007-11-02 | 2007-12-12 | Cambridge Display Tech Ltd | Pixel driver circuits |
| GB2462296A (en) * | 2008-08-01 | 2010-02-03 | Cambridge Display Tech Ltd | Pixel driver circuits |
| BR112012010181A2 (pt) * | 2009-10-29 | 2016-04-12 | Sharp Kk | circuito de pixel e dispositivo de vídeo |
| CN102763153B (zh) * | 2009-11-06 | 2015-01-21 | 夏普株式会社 | 显示装置 |
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6169283A (ja) * | 1984-09-13 | 1986-04-09 | Sony Corp | 液晶デイスプレイ装置 |
| JPS6174481A (ja) * | 1984-09-20 | 1986-04-16 | Sony Corp | 前置増幅回路 |
| JP2005018088A (ja) * | 1995-02-16 | 2005-01-20 | Toshiba Corp | 液晶表示装置 |
| JP2004212924A (ja) * | 2003-01-03 | 2004-07-29 | Au Optronics Corp | 液晶パネルの電力消費を低める方法 |
| JP2007502068A (ja) * | 2003-08-08 | 2007-02-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 信号増幅用回路、及びアクティブマトリクス装置における同回路の使用 |
| JP2006343563A (ja) * | 2005-06-09 | 2006-12-21 | Sharp Corp | 液晶表示装置 |
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