JP4630410B2 - 液晶表示装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特に、周辺回路と液晶表示部が同一基板上に形成された周辺回路一体型の液晶表示装置に関する。
近年、液晶表示装置に対する小型化、高詳細化等の要請に伴い、周辺回路と液晶表示部を一体化できるp−SiTFT(poly-Silicone Thin Film Transistor=ポリシリコン薄膜トランジスタ)を用いた液晶表示装置が注目されている。
【0002】
【従来の技術】
図1は、従来例の液晶表示装置10の構成図である。
図1に示すように、液晶表示装置10は、信号線側駆動回路12、ゲート側駆動回路14、16、及び、液晶表示が行われる表示部18等を有する。
信号線側駆動回路12は、シフトレジスタ回路20、バファー回路22、及び、TFT(Thin Film Transistor)からなるn個のアナログスイッチ24等を含む。n個のアナログスイッチ24は、表示部18外に集中して配設されている。
【0003】
バファー回路22とアナログスイッチ24は、n本のアナログスイッチ制御線A1〜Anを介して接続されている。シフトレジスタ回路20及びバファー回路22は、図示しない制御信号発生回路から与えられるスタートパルスSP及びクロック信号CK、/CKに基づいてアナログスイッチ制御信号Vaを生成する。生成されたアナログスイッチ制御信号Vaは、バファー回路22からアナログスイッチ制御線A1〜Anを介して対応するアナログスイッチ24に供給される。アナログスイッチ24は、アナログスイッチ制御信号Vaが供給されるとオン状態となる。表示信号Vsは、ビデオ信号線D1〜Dm側からオン状態のアナログスイッチ24を介して表示部18内に供給される。また、表示部18内には、ゲート側駆動回路14、16から走査信号Vgが供給される。
【0004】
表示部18内には、マトリクス状に複数の走査線26と信号線28が配列されている。走査線26は、ゲート側駆動回路14、16に接続され、信号線28は、それぞれ対応するアナログスイッチ24に接続されている。また、走査線26と信号線28の各交点には、画素セル30が配設されている。画素セル30は、p−SiTFTである画素TFT32、液晶セル34、及び、蓄積容量36等から構成されている。画素TFT32のゲート電極は走査線26に接続され、ソース電極は信号線28に接続され、ドレイン電極は液晶セル34及び蓄積容量36に接続されている。
【0005】
液晶表示装置10は、いわゆる点順次駆動される。すなわち、液晶表示装置10の駆動時には、まず、ゲート側駆動回路14、16から各走査線26に順次走査信号Vgが与えられる。そして、走査信号Vgが表示部18内の対応する画素TFT32のゲート電極に入力することで画素TFT32がオン状態とされる。一方、信号線28には、ビデオ信号線D1〜Dmからアナログスイッチ制御信号Vaによってオン状態とされたアナログスイッチ24を介して表示信号Vsが与えられる。そして、表示信号Vsがオン状態の画素TFT32を介して液晶セル34及び蓄積容量36に供給されることで液晶表示が行なわれる。液晶セル34及び蓄積容量36に供給された表示信号Vsは、再び画素TFT32に走査信号Vgが与えられるまで保持される。
【0006】
ここで、画素セル30内の液晶セル34に対して長時間にわたって直流電圧が供給され続けると、液晶セル34の劣化を招いてしまう。そこで、従来より、液晶表示装置10は、極性を所定の周期で反転させた交流電圧によって駆動されている。具体的には、例えば、1フレームが2つのフィールド期間、すなわち、第1フィールド期間と第2フィールド期間に分割されている。そして、第1フィールド期間において正電圧の表示信号Vsが液晶セル34に供給され、第2フィールド期間において負電圧の表示信号Vsが液晶セル34に供給される。また、1フィールド期間は、走査線26の本数と等しい数の水平走査期間に分割され、1水平走査期間毎に上方の走査線26から順次走査信号Vgが供給されていく。
【0007】
【発明が解決しようとする課題】
上記従来例の液晶表示装置10では、各アナログスイッチ24に対して信号線28を介して1列分の複数の画素セル30が接続されているため、アナログスイッチ24の負荷が大きい。特に、表示部18内の走査線数が多くなるほど、各アナログスイッチ24に接続される画素セル30の数が多くなるので、アナログスイッチ24の負荷が大きくなる。このため、上記従来例の液晶表示装置10では、表示信号Vsの書き込みを短時間で行うために高い駆動能力を有するアナログスイッチ24を備える必要があった。
【0008】
通常、TFTからなるアナログスイッチの駆動能力を向上させるためには、TFTのチャネル幅Wが拡大される。上記従来例の液晶表示装置10において、表示部18外に集中して配設されているアナログスイッチ24に十分な駆動能力を発揮させるためには、そのチャネル幅Wを数mm程度まで大きくする必要があった。アナログスイッチ24のチャネル幅Wが数mmにも達すると、n個のアナログスイッチ24を含む信号線側駆動回路12のサイズが非常に大きくなってしまう。この結果、上記従来例では、額縁サイズが大きくなり、液晶表示装置10の更なる小型化、軽量化を困難としていた。
【0009】
また、アナログスイッチ24のサイズが大きいと、製造プロセス上、欠陥発生率が高くなり製造歩留りの低下を招く。更に、チャネル幅Wの大きいTFTは動作時に発熱しやすく、劣化が早い。これらは、液晶表示装置10の信頼性の向上を困難としていた。
また、上記従来例では、各アナログスイッチ24に対して信号線28を介して1列分の複数の画素セル30が接続されているため、アナログスイッチ24を構成するTFTの特性(しきい値Vth等)のバラツキが、画素セル30の列毎の表示信号Vsの有効書き込み時間のバラツキの原因となる。このため、アナログスイッチ24を構成するTFTの特性のバラツキが大きい場合、表示信号Vsの有効書き込み時間が各画素セル列で大きく異なり、いわゆる縦縞模様と呼ばれる表示不良モードが発生することがある。特に、上記従来例のように点順次駆動される液晶表示装置10では、表示信号Vsの書き込み時間が数百ns程度と短いので、アナログスイッチ24を構成するTFTの特性のバラツキの影響を受け易く、十分に液晶セル34に電圧を加えることができずに縦縞模様表示が発生してしまう可能性が高い。
【0010】
更に、上記従来例の液晶表示装置10では、表示部18のドット数が多くなるほど、ビデオ信号線D1〜Dmの本数も多くなるので、それに伴ってビデオ信号線D1〜Dmを備える信号線側駆動回路12のサイズを大きくする必要があった。これは、高詳細かつ小型の液晶表示装置10の実現を困難としていた。
本発明は、上記問題点に鑑みてなされたものであり、高画質化、高詳細化及び小型化等が可能な周辺回路一体型の液晶表示装置を提供することを課題とする。
【0011】
【課題を解決するための手段】
上記課題を解決するために、本発明では、以下の各手段を講じたことを特徴とするものである。
請求項1記載の発明は、表示部内に設けられた複数の画素セルに表示信号を与えて液晶表示を行う液晶表示装置において、前記表示部内には、マトリクス状に接続された複数の信号線及び共通信号線が設けられており、前記画素セルは、走査線を介して与えられる走査信号により制御される画素トランジスタを有し、表示信号は、前記走査信号により選択された画素セルに前記複数の信号線及び共通信号線を介して与えられる構成とされる。この構成は、後述する第8実施例に対応する。
【0026】
請求項1記載の発明は、表示部内に設けられた複数の画素セルに表示信号を与えて液晶表示を行う液晶表示装置において、走査線方向に複数のブロックに分割された前記表示部内には、マトリクス状に前記画素セル内で接続された複数の信号線及び共通信号線が設けられており、各ブロック内の前記画素セルは、走査線を介して与えられる走査信号により制御される第1のトランジスタと、ブロック制御線を介して与えられるブロック制御信号により制御され、ドレイン電極が前記第1のトランジスタのソース電極に接続されている第2のトランジスタとを有し、前記各ブロックは、前記ブロック制御信号によりブロック選択順次駆動され、表示信号は、前記走査信号及び前記ブロック制御信号により選択された画素セルに前記複数の信号線及び共通信号線を介して与えられ、前記画素セル内で、前記共通信号線は前記走査線に平行に配列され、前記信号線及び前記ブロック制御線は前記共通信号線に垂直に配列され、前記複数の共通信号線は、前記信号線との接続関係において、前記表示部を上下に2分割する前記走査線と平行な中心線に対して上下対称に設けられていることを特徴とする。
【0028】
上記請求項1記載の発明は、共通信号線を表示部内に分散して設けることにより、液晶表示装置の額縁サイズの更なる小型化や高画質化等を可能とする構成である。また、走査信号によって選択された画素セルに対して、複数の信号線及び共通信号線を介して表示信号が供給される構成とすることで、高画質化及び冗長性の確保が実現される。
【0029】
【発明の実施の形態】
以下、図2〜図34を用いて本発明の実施の形態について説明する。
本発明の原理は、複数のアナログスイッチを表示部内の画素セル毎に分散して設けることにより、液晶表示装置の高画質化、高詳細化及び小型化等を図る点にある。
【0030】
図2は、本発明の第1実施例である液晶表示装置40の構成図である。
図2に示すように、液晶表示装置40は、信号線側駆動回路42、ゲート制御回路44、46、及び、表示部48等を有する。
信号線側駆動回路42は、ブロック制御回路50及びm本のビデオ信号線(共通信号線)D1〜Dm等を含む。表示部48は、n個の第1〜第nブロックに分割されている。また、表示部48内には、マトリクス状に複数の走査線26と信号線28が配列されている。そして、走査線26と信号線28の各交点には、画素セル52が配設されている。各ブロック内の画素セル52には、それぞれ信号線28を介してビデオ信号線D1〜Dmの何れかが接続されている。例えば、第1ブロック内において第1列目に配列された画素セル52は、ビデオ信号線D1に接続されており、第2列目に配列された画素セル52は、ビデオ信号線D2に接続されており、第m列に配列された画素セル52は、ビデオ信号線Dmに接続されている。同様に、第2ブロック内において第1列目に配列された画素セル52は、ビデオ信号線D1に接続されており、第m列に配列された画素セル52は、ビデオ信号線Dmに接続されている。従って、表示部48の各行の水平画素セル数は、m×n個である。
【0031】
ブロック制御回路50と、第1〜第nブロック内の画素セル52は、それぞれブロック制御線B1〜Bnにより接続されている。例えば、第1ブロック内の画素セル52は、ブロック制御線B1を介してブロック制御回路50と接続されており、第2ブロック内の画素セル52は、ブロック制御線B2を介してブロック制御回路50と接続されており、第nブロック内の画素セル52は、ブロック制御線Bnを介してブロック制御線50と接続されている。
【0032】
ブロック制御回路50は、ブロック制御信号Vbを生成する。そして、ブロック制御線50は、所定のタイミングで順次ブロック制御線B1〜Bnを介して第1〜第nブロック内の画素セル52に対してブロック制御信号Vbを供給する。これによって、第1〜第nブロックは、順次活性化される。また、画素セル52には、所定のタイミングでゲート制御回路44、46から走査線26を介して走査信号Vgが供給され、ビデオ信号線D1〜Dmから信号線28を介して表示信号Vsが供給される。
【0033】
図3は、液晶表示装置40が備える表示部48内に設けられた画素セル52の構成図である。ここでは、表示部48の第1ブロック内に設けられた画素セル52の構成を示す。
図3に示すように、画素セル52は、画素TFT32、液晶セル34、蓄積容量36、及び、TFTで構成された画素アナログスイッチ(以下、画素aSWと称す)54等を有する。画素セル52内では、ブロック制御線B1が信号線28と平行に配設されている。そして、画素セル52が備える画素aSW54のソース電極は信号線28に接続され、ドレイン電極は画素TFT32のソース電極に接続されている。また、画素aSW54のゲート電極は、信号線28と並設されたブロック制御線B1に接続されている。
【0034】
画素セル52が備える画素TFT32、液晶セル34、及び、蓄積容量36は、上記従来例の液晶表示装置10内の画素セル30が含むものと同一であり、その説明を省略する。なお、画素セル52において、画素aSW54と画素TFT32との間に補助容量Cstを設けてもよい。
画素セル52において、図2に示すゲート制御回路44、46から与えられた走査信号Vgは、画素TFT32のゲート電極に入力して画素TFT32をオン状態とする。また、図2に示すブロック制御回路50から与えられたブロック制御信号Vbは、画素aSW54のゲート電極に入力して画素aSW54をオン状態とする。そして、図2に示すビデオ信号線D1〜Dmから与えられた表示信号Vsは、オン状態の画素aSW54及び画素TFT32を介し、画素信号Vpとして液晶セル34及び蓄積容量36に書き込まれる。この時、画素信号Vpの電圧と共通電極電位Vcomとの電位差に基づき液晶表示が行われる。
【0035】
図2及び図3を用いて説明したように、液晶表示装置40では、従来例のアナログスイッチに相当する画素aSW54が表示部48内の画素セル52毎に分散して設けられている。このため、信号線側駆動回路42内にアナログスイッチを設ける必要が無い。従って、本実施例によれば、信号線側駆動回路42のサイズ縮小による液晶表示装置40の額縁サイズの縮小化が実現される。
【0036】
また、液晶表示装置40では、各画素aSW54に対して画素TFT32が1つだけ接続されているので、各画素aSW54の負荷が小さい。このため、従来例に比して画素aSW54のチャネル幅Wを狭くすることができる。具体的には、画素aSW54のチャネル幅Wは、上記従来例の液晶表示装置10が備えるアナログスイッチ24のチャネル幅Wの数千分の一の数μmでよい。画素aSW54のチャネル幅Wを狭くすることで、液晶表示装置40の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、本実施例では、従来例に比して画素aSW54のチャネル幅Wが狭いため、液晶表示装置40の動作に伴う画素aSW54の発熱や劣化が抑制される。従って、液晶表示装置40の信頼性の向上が実現される。
【0037】
更に、本実施例の液晶表示装置40では、画素aSW54が画素セル52毎に分散して設けられているので、画素aSW54を構成するTFTの特性のバラツキに起因して、画素セル52の列毎に表示信号Vsの有効書き込み時間が異なるということがない。従って、本実施例の液晶表示装置40では、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示が行われる。
【0038】
図4は、表示信号Vs、走査信号Vg、ブロック制御信号Vb、及び、画素信号Vpの波形図である。
図3に示す画素セル52内の液晶セル34に対して長時間にわたって直流電圧が供給され続けると、液晶セル34が劣化してしまう。そこで、図4に示すように、液晶表示装置40では、1フレームが長さの等しい第1フィールドTf1及び第2フィールドTf2に分割され、第1フィールドTf1では、正電位VSHの表示信号Vsが供給され、第2フィールドTf2では、負電位VSLの表示信号Vsが供給される。
【0039】
また、液晶表示装置40では、画素セル52に与えられる走査信号Vgの電位がローレベルである電位VGLからハイレベルである電位VGHとされた時に、画素セル52内の画素TFT32はオン状態とされ、ブロック制御信号Vbの電位がローレベルである電位VGLからハイレベルである電位VGHとされた時に、画素セル52内の画素aSW54はオン状態とされる。表示信号Vsは、オン状態の画素aSW54及び画素TFT32を介し、画素信号Vpとして液晶セル34及び蓄積容量36に書き込まれる。図4において、符号Thは、1水平走査期間を示し、符号Tb(<Th)は、1ブロック制御期間を示す。また、表示信号Vs及び画素信号Vpの振幅の中心値は電位VSOである。
【0040】
続いて、図2、図3及び図5を用いて、液晶表示装置40の動作説明を行う。
図5は、液晶表示装置40の動作タイミング図である。
図5に示すように、ゲート制御回路44、46から表示部48内の第1行目の走査線26にハイレベルの走査信号Vgが供給されると、先ず、1ブロック制御期間Tbの間、第1ブロックの画素セル52内の画素aSW54に対してブロック制御回路50からハイレベルのブロック制御信号Vbが供給される。この結果、第1ブロックの第1行目の画素セル52内の画素aSW54及び画素TFT32は、オン状態とされる。この時、第1ブロックの画素セル52には、ビデオ信号線D1〜Dm側から信号線28を介してハイレベルの表示信号Vsが与えられる。そして、表示信号Vsは、第1ブロックの画素セル52内においてオン状態とされた画素aSW54及び画素TFT32を介して液晶セル34及び蓄積容量36に書き込まれる。
【0041】
次に、1ブロック制御期間Tbの間、第1ブロックの隣にある第2ブロック内の画素aSW54に対してブロック制御回路50からハイベルのブロック制御信号Vbが供給される。この結果、第2ブロックの第1行目の画素セル52内の画素aSW54及び画素TFT32は、オン状態とされる。この時、第2ブロックの画素セル52には、ビデオ信号線D1〜Dm側から信号線28を介してハイレベルの表示信号Vsが与えられる。そして、表示信号Vsは、第2ブロックの画素セル52内においてオン状態とされた画素aSW54及び画素TFT32を介して液晶セル34及び蓄積容量36に書き込まれる。
【0042】
上記のような動作が繰り返され、第nブロック内の第1行目の液晶セル34及び蓄積容量36にも表示信号Vsが書き込まれると、次に、ブランキング期間Tbkとなる。そして、ブランキング期間Tbkの開始後、時間Tbが経過すると、表示部48の第1行目に供給される走査信号Vgはロウレベルとされ、1水平走査期間Thが終了とされる。1水平走査期間Thが終了すると、次に第2行目の走査線26の走査が行なわれ、再び、第1ブロックから第nブロックまで順次表示信号Vsが与えられていく。
【0043】
ここで、図5の走査信号Vgの波形に示すTon及びToffは、それぞれ走査信号Vgの立ち上がり時間と立ち下がり時間を示す。また、ブランキング期間Tbkは、1ブロック制御期間Tbより十分に長く、Tbk>Tb+Ton+Toffとする。
上記の如く、液晶表示装置40は、ブロック選択順次方式により駆動される。
ブロック選択順次駆動される液晶表示装置40の1ブロック当たりの表示信号Vsの書き込み時間(1ブロック制御期間)Tbは、Tb=(Th−Tbk)/nである。従って、表示部48のブロック数nを少なくするほど、1ブロック当たりの表示信号Vsの書き込み時間Tbを長くすることができる。そして、1ブロック当たりの書き込み時間Tbが長くなると、画素TFT32の特性のばらつきに起因する走査信号Vgの立ち上がり時間Ton及び立ち下がり時間Toffの変動分が表示信号Vsの書き込み時間Tbに占める割合が小さくなる。この場合、各ブロックへの表示信号Vsの有効書き込み時間Tbが十分に確保され、表示信号Vsの書き込み時間Tbのばらつきに起因するレーザスキャン縞模様等の表示不良モードが防止される。
【0044】
液晶表示装置40が備えるブロック制御回路50及びゲート制御回路44、46は、例えば、以下のような構成とされる。
図6は、液晶表示装置40が備えるブロック制御回路50の構成例を示す図である。
図6に示すように、ブロック制御回路50は、シフトレジスタ回路56とバファー回路58を有する。シフトレジスタ回路56は、n個のDフリップフロップ(D−FF)60(1)、60(2)、・・・、60(n)を有し、バッファ回路44は、Dフリップフロップ60(1)、60(2)、・・・、60(n)にそれぞれ対応して設けられたインバータ62(1)、62(2)、・・・、62(n)を有する。Dフリップフロップ60(1)、60(2)、・・・、60(n)は、互いに同一の構成であり、それぞれデータ入力端子Dと、データ出力端子Qと、クロック信号CK、/CKの入力端子(CK)、(/CK)を備えている。また、インバータ62(1)、62(2)、・・・、62(n)は、互いに同一の構成であり、それぞれ直列に接続された5つのインバータ64を備えている。
【0045】
Dフリップフロップ60(1)、60(2)、・・・、60(n−1)のデータ出力端子Qは、それぞれ後段のDフリップフロップ60(2)、60(3)、・・・、60(n)のデータ入力端子Dに接続されている。また、Dフリップフロップ60(1)、60(2)、・・・、60(n)のデータ出力端子Qは、それぞれインバータ62(1)、62(2)、・・・、62(n)に接続されている。シフトレジスタ回路56には、図示しない制御信号発生回路からスタートパルスSP、クロック信号CK、/CKが供給される。そして、シフトレジスタ回路56及びバファー回路58の処理によって、インバータ62(1)、62(2)、・・・、62(n)からは、それぞれ液晶表示装置40が備える表示部48の第1〜第nブロックに対するブロック制御信号Vbが所定のタイミングで出力される。
【0046】
図7は、ブロック制御回路50が有するDフリップフロップ60(1)の構成例を示す図である。また、図8は、ブロック制御回路50が有するインバータ62(1)の構成例を示す図である。
図7に示すように、Dフリップフロップ60(1)は、トランジスタ64、65、・・・、73を備えている。また、図8に示すように、インバータ62(1)は、トランジスタ74、75、・・・、83を備えている。Dフリップフロップ60(1)が備えるトランジスタ64、66、67のソース端子には、電源電圧VDDが接続されており、トランジスタ70、71、73のソース端子は、グランド(GND)接続されている。また、トランジスタ66、71のドレイン端子には、Dフリップフロップ60(1)のデータ出力端子Qが設けられている。Dフリップフロップ60(1)が備えるトランジスタ65、69のゲート端子には、図示しない制御信号発生回路からスタートパルスSPが与えられる。また、トランジスタ64、73のゲート端子には、制御信号発生回路からクロック信号CKが与えられ、トランジスタ67、70のゲート端子には、クロック信号/CKが与えられる。
【0047】
図7に示すDフリップフロップ60(1)に対して、例えば、ロウレベルのクロック信号CK、及び、ハイレベルのクロック信号/CK、スタートパルスSPが与えられた場合、トランジスタ66、69、70がオン状態とされ、データ出力端子Qからハイレベル信号が出力される。そして、Dフリップフロップ60(1)のデータ出力端子Qから出力されたハイレベル信号は、図8に示すトランジスタ74、79のゲート端子に与えられる。
【0048】
図8に示すインバ−タ62(1)において、トランジスタ74、75、76、76、77、78のソース端子には、電源電圧VDDが接続されており、トランジスタ79、80、81、82、83のソース端子は、グランド(GND)接続されている。また、トランジスタ74、75、76、77、78は、それぞれトランジスタ79、80、81、82、83と共にインバータ64を形成している。例えば、図7に示すDフリップフロップ60(1)からインバータ62(1)に対して、ハイレベル信号が供給された場合、出力端子qからロウレベルのブロック制御信号Vbが出力される。
【0049】
図9は、液晶表示装置40が備えるゲート制御回路44、46の構成例を示す図である。
図9に示すように、ゲート制御回路44、46は、双方向スイッチ部84、シフトレジスタ部86、マルチプレクサ部88、及び、出力バファー部90を有する。
【0050】
双方向スイッチ部84は、トランジスタ91、92、93、94を有する。また、シフトレジスタ部86は、トランジスタ95、96、97、98、99、100、101、102、インバータ103、104、及び、NAND回路105を有する。更に、マルチプレクサ部88は、NAND回路106、107、108、109を有する。
【0051】
NAND回路106、107、108、109の一方の入力端子は、それぞれシフトレジスタ部86の出力部にあたるインバータ104に接続されている。また、NAND回路106、107、108、109の他方の入力端子には、それぞれ所定のタイミングで信号MP1、MP2、MP3、MP4が供給される。出力バファー部90は、インバータ110、111、112、113を有する。インバータ110、111、112、113は、それぞれマルチプレクサ部88のNAND回路106、107、108、109に接続されている。更に、インバータ110、111、112、113は、図2に示す表示部48内の走査線26に接続されている。ゲート制御回路44には、信号MP1〜MP4の他、図示しない制御信号発生回路からクロック信号CL、/CL、信号UP、DW等も供給される。
【0052】
図9に示すゲート制御回路44において、例えば、シフトレジスタ部86からハイレベルの信号が出力され、マルチプレクサ部88内のNAND回路106に対してハイレベルの信号MP1が供給された場合、ハイレベルの走査信号Vgが図2に示す表示部48内の走査線26に供給される。
ここで、液晶表示装置40は、図3に示す画素セル52に限らず、以下に示すような画素セル114を備える構成としてもよい。
【0053】
図10は、本発明の第2実施例である画素セル114の構成図である。図10に示す画素セル114は、第1ブロック内のものとする。
図10に示すように、画素セル114は、画素TFT32、液晶セル34、蓄積容量36、及び、画素aSW54a等を有する。画素aSW54aは、TFTで構成されるCMOS型のアナログスイッチである。画素セル114内では、ブロック制御線B1がブロック制御線Nとブロック制御線Pとから構成されている。ブロック制御線N、Pは、共に信号線28と平行に配列されている。そして、画素aSW54aが備えるN型TFTのゲート電極は、ブロック制御線Nに接続され、画素aSW54aが備えるP型TFTのゲート電極は、ブロック制御線Pに接続されている。ブロック制御線N,Pには、電圧極性が互いに逆のブロック制御信号Vbが与えられる。
【0054】
画素セル114が備える画素TFT32、液晶セル34、及び、蓄積容量36は、図3に示す画素セル52が含むものと同一であり、その説明を省略する。なお、画素セル114において、画素aSW54aと画素TFT32との間に補助容量Cstを設けてもよい。
上記構成の画素セル114において、図2に示すゲート制御回路44、46から与えられた走査信号Vgは、画素TFT32のゲート電極に入力して画素TFT32をオン状態とする。また、ブロック制御回路50から与えられたブロック制御信号Vbは、ブロック制御線N,Pを介して画素aSW54aの2つのゲート電極に入力して画素aSW54aをオン状態とする。そして、ビデオ信号線D1〜Dmから与えられた表示信号Vsは、オン状態の画素aSW54a及び画素TFT32を介し、画素信号Vpとして液晶セル34及び蓄積容量36に書き込まれる。この時、画素信号Vpの電圧と共通電極電位Vcomとの電位差に基づき液晶表示が行われる。
【0055】
続いて、本発明の第3実施例である液晶表示装置120について説明する。
図11は、本発明の第3実施例である液晶表示装置120の構成図である。
図11に示すように、液晶表示装置120は、ゲート制御回路44、ブロック制御回路50、及び、表示部122等を有する。なお、ゲート制御回路44及びブロック制御回路50は、本発明の第1実施例の液晶表示装置40が備えるものと同様であり、その説明を省略する。ゲート制御回路44とブロック制御回路50は、表示部122に対して同じ側に設けてもよい。
【0056】
表示部122は、n個の第1〜第nブロックに分割されている。また、表示部122内には、マトリクス状に複数の走査線26と信号線28が配列されている。そして、走査線26と信号線28の各交点には、画素セル124が配設されている。各ブロック内の画素セル124には、それぞれ信号線28を介してビデオ信号線D1〜Dmの何れかが接続されている。例えば、第1ブロック内において第1列目に配列された画素セル124は、ビデオ信号線D1に接続されており、第2列目に配列された画素セル124は、ビデオ信号線D2に接続されており、第m列目に配列された画素セル124は、ビデオ信号線Dmに接続されている。同様に、第2ブロック内において第1列目に配列された画素セル124は、ビデオ信号線D1に接続されており、第m列目に配列された画素セル124は、ビデオ信号線Dmに接続されている。従って、表示部122の各行に配設された水平画素セル124の数は、m×n個である。
【0057】
表示部122内には、ブロック制御線B1〜Bnが配設されている。このブロック制御線B1〜Bnは、表示部122の各行毎にそれぞれ配設されている。そして、ブロック制御回路50と、第1〜第nブロック内の画素セル124は、それぞれブロック制御線B1〜Bnを介して接続されている。すなわち、例えば、第1ブロックの第1行目に配設された画素セル124と第2行目に配設された画素セル124は、それぞれ異なるブロック制御線B1を介してブロック制御回路50と接続されており、第2ブロックの第1行目に配設された画素セル124と第2行目に配設された画素セル124は、それぞれ異なるブロック制御線B2を介してブロック制御回路50と接続されており、第nブロックの第1行目に配設された画素セル124と第2行目に配設された画素セル124は、それぞれ異なるブロック制御線Bnを介してブロック制御回路50と接続されている。
【0058】
上述の如く、液晶表示装置120におけるブロック制御線B1〜Bnは、それぞれ1つのブロック内の1行分の画素セル124のみに接続されているので、本実施例の液晶表示装置120が備えるブロック制御回路50の出力負荷は、第1実施例の液晶表示装置40が備えるブロック制御回路50の出力負荷に比して軽い。
【0059】
図11に示すブロック制御回路50は、ブロック制御信号Vbを生成する。そして、ブロック制御回路50は、所定のタイミングで順次ブロック制御線B1〜Bnを介して第1〜第nブロック内の画素セル124に対してブロック制御信号Vbを供給する。これによって、第1〜第nブロックは、順次活性化される。また、画素セル124には、所定のタイミングでゲート制御回路44から走査線26を介して走査信号Vgが供給され、ビデオ信号線D1〜Dmから信号線28を介して表示信号Vsが供給される。
【0060】
図12は、表示部122の第1ブロック内における画素セル124の構成図である。
図12に示すように、画素セル124は、画素TFT32、液晶セル34、蓄積容量36、及び、画素aSW54等を有する。また、画素セル124内では、ブロック制御線B1が走査線26と平行に配列されている。そして、画素セル124が備える画素aSW54のソース電極は信号線28に接続され、ドレイン電極は画素TFT32のソース電極に接続されている。また、画素aSW54のゲート電極は、走査線26と並設されたブロック制御線B1に接続されている。
【0061】
画素セル124が備える画素TFT32、液晶セル34、及び、蓄積容量36は、第1実施例の液晶表示装置40内の画素セル52が含むものと同一であり、その説明を省略する。なお、画素セル124において、画素aSW54と画素TFT32との間に補助容量Cstを設けてもよい。
上記構成の画素セル124において、ゲート制御回路44から与えられた走査信号Vgは、画素TFT32のゲート電極に入力して画素TFT32をオン状態とする。また、ブロック制御回路50から与えられたブロック制御信号Vbは、画素aSW54のゲート電極に入力して画素aSW54をオン状態とする。そして、ビデオ信号線D1〜Dmから与えられた表示信号Vsは、オン状態の画素aSW54及び画素TFT32を介し、画素信号Vpとして液晶セル34及び蓄積容量36に書き込まれる。この時、画素信号Vpの電圧と共通電極電位Vcomとの電位差に基づき液晶表示が行われる。
【0062】
なお、本実施例の液晶表示装置120の動作タイミングは、図5に示す第1実施例の液晶表示装置40の動作タイミングと同様であり、その説明を省略する。
上述の如く、本実施例の液晶表示装置120では、第1実施例の液晶表示装置40と同様に、画素aSW54が表示部122内の画素セル124毎に分散して設けられているので、表示部122の周辺にアナログスイッチを集中して設ける必要が無い。このため、液晶表示装置120の額縁サイズの縮小化が実現される。
【0063】
また、液晶表示装置120では、各画素aSW54に対して画素TFT32が1つだけ接続されているので、各画素aSW54の負荷が小さい。このため、従来例に比して画素aSW54のチャネル幅Wを狭くすることができる。画素aSW54のチャネル幅Wを狭くすることで、液晶表示装置120の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、本実施例では、従来例に比して画素aSW54のチャネル幅Wが狭いため、液晶表示装置120の動作時の画素aSW54の発熱や劣化が抑制される。従って、液晶表示装置120の信頼性の向上が実現される。
【0064】
更に、本実施例の液晶表示装置120では、画素aSW54が画素セル124毎に分散して設けられているので、画素aSW54を構成するTFTの特性のバラツキに起因して、画素セル124の列毎に表示信号Vsの有効書き込み時間が異なるということがない。従って、本実施例の液晶表示装置120では、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示が行われる。
【0065】
ここで、液晶表示装置120は、図12に示す画素セル124に限らず、以下に示すような画素セル126を備える構成としてもよい。
図13は、本発明の第4実施例である画素セル126の構成図である。図13に示す画素セル126は、液晶表示装置120が備える表示部122の第1ブロック内に設けられているものとする。
【0066】
図13に示すように、画素セル126は、画素TFT32、液晶セル34、蓄積容量36、及び、画素aSW54a等を有する。画素セル126内では、ブロック制御線B1がブロック制御線Nとブロック制御線Pとから構成される。ブロック制御線N、Pは、共に走査線26と平行に配列されている。そして、画素aSW54aが備えるN型TFTのゲート電極は、ブロック制御線Nに接続され、画素aSW54aが備えるP型TFTのゲート電極は、ブロック制御線Pに接続されている。ブロック制御線N,Pには、電圧極性が互いに逆のブロック制御信号Vbが与えられる。
【0067】
画素セル126が備える画素TFT32、液晶セル34、蓄積容量36、及び、画素aSW54aは、図10に示す画素セル114が含むものと同一であり、その説明を省略する。なお、画素セル126において、画素aSW54aと画素TFT32との間に補助容量Cstを設けてもよい。
上記構成の画素セル126において、図11に示すゲート制御回路44から与えられた走査信号Vgは、画素TFT32のゲート電極に入力して画素TFT32をオン状態とする。また、ブロック制御回路50から与えられたブロック制御信号Vbは、ブロック制御線N,Pを介して画素aSW54aの2つのゲート電極に入力して画素aSW54aをオン状態とする。そして、ビデオ信号線D1〜Dmから与えられた表示信号Vsは、オン状態の画素aSW54a及び画素TFT32を介し、画素信号Vpとして液晶セル34及び蓄積容量36に書き込まれる。この時、画素信号Vpの電圧と共通電極電位Vcomとの電位差に基づき液晶表示が行われる。
【0068】
続いて、本発明の第5実施例である液晶表示装置130について説明する。
図14は、液晶表示装置130の構成図である。
図14に示すように、液晶表示装置130は、外部ドライバLSI132、ゲート制御回路134、136、及び、表示部138等を有するSVGA(Super Video Graphics Array)型の液晶表示装置である。
【0069】
外部ドライバLSI132は、300本の共通信号線D001〜D300を介して表示部138と接続されている。外部ドライバLSI132は、周知のデジタルドライバであり、例えば、8ビットのデジタルポートを備えている。外部ドライバLSI132は、図示しない外部から与えられたシリアルデジタル信号を並列デジタル信号に変換し、更に、液晶表示(レベル調整、階調発生及び極性反転)信号に変換した後、液晶表示信号Vsを出力する。
【0070】
表示部138は、8つの第1〜第8ブロックに分割されている。第1〜第8ブロック内には、それぞれマトリクス状に600本の走査線G001〜G600と、300本の信号線d001〜d300が配列されている。従って、表示部138における1ブロックの幅は、それぞれ300ビットである。走査線G001〜G600と信号線d001〜d300の各交点には、画素セル140が配設されている。
【0071】
各ブロック内の信号線d001〜d300は、それぞれ共通信号線D001〜D300の何れかに接続されている。例えば、第1ブロック内において第1列目に配列された信号線d001は、ビデオ信号線D001に接続されており、第2列目に配列された信号線d002は、ビデオ信号線D002に接続されており、第300列目に配列された信号線d300は、ビデオ信号線D300に接続されている。従って、表示部138における水平画素数nは、n=300×8=2400である。
【0072】
液晶表示装置130の外部には、外部制御回路142が設けられている。外部制御回路142と、第1〜第8ブロック内の画素セル140は、それぞれブロック制御線B1〜B8により接続されている。すなわち、例えば、第1ブロック内の全ての画素セル140は、ブロック制御線B1を介して外部制御回路142と接続されており、第2ブロック内の全ての画素セル140は、ブロック制御線B2を介して外部制御回路142と接続されている。
【0073】
外部制御回路142は、ブロック制御信号Vbを生成する。そして、外部制御回路142は、所定のタイミングで順次ブロック制御線B1〜Bnを介して第1〜第8ブロック内の画素セル140に対してブロック制御信号Vbを供給する。これによって、第1〜第8ブロックは、順次活性化される。また、画素セル140には、所定のタイミングでゲート制御回路134、136から走査線G001〜G600を介して走査信号Vgが供給され、外部ドライバLSI132から共通信号線D001〜D300及び信号線d001〜d300を介して表示信号Vsが供給される。
【0074】
なお、ゲート制御回路134、136の構成は、図2に示すゲート制御回路44、46の構成と同様であり、その説明を省略する。
図15は、液晶表示装置130が備える表示部138内に配設された画素セル140の構成図である。ここでは、表示部138の第1ブロック内において、1行・1列目に配設された画素セル140の構成を示す。
【0075】
図15に示すように、画素セル140は、TFT1、2、液晶セル34、蓄積容量36、及び、共通容量線144等を有する。また、画素セル140内では、ブロック制御線B1が信号線d001と平行に配列されている。また、共通容量線144は、走査線G001と平行に配列されている。画素セル140内において、TFT2は、アナログスイッチとして機能する。TFT2のソース電極は信号線d001に接続され、ドレイン電極はTFT1のソース電極に接続されている。また、TFT2のゲート電極は、信号線d001と並設されたブロック制御線B1に接続されている。
【0076】
画素セル140が備える画素TFT32、液晶セル34、及び、蓄積容量36は、第1実施例の液晶表示装置40内の画素セル52が含むものと同一であり、その説明を省略する。
画素セル140において、図14に示すゲート制御回路134、136から与えられた走査信号Vgは、TFT1のゲート電極に入力してTFT1をオン状態とする。また、図14に示す外部制御回路142から与えられたブロック制御信号Vbは、TFT2のゲート電極に入力してTFT2をオン状態とする。そして、外部ドライバLSI132から与えられた表示信号Vsは、オン状態のTFT2及びTFT1を介し、画素信号Vpとして液晶セル34及び蓄積容量36に書き込まれる。この時、画素信号Vpの電圧と共通電極電位Vcomとの電位差に基づき液晶表示が行われる。
【0077】
図16は、表示部138の第1ブロック内に配設された画素セル140のレイアウト図である。また、図17は、図16に示す画素セル140のA−A’における断面図である。
図16に示すように、画素セル140は、走査線G002、信号線d001、ブロック制御線B1、共通容量線144、TFT1、2、蓄積容量36の他、画素電極146、画素コンタクト148等を含む。また、図17に示すように、画素セル140は、平坦化膜150、層間絶縁膜152、下地絶縁膜154、ゲート絶縁膜156、及び、ガラス基板158等の各層を含む。なお、図16に示すTFT1、2は、共にシングルゲート構成であるが、TFT1、2の一方、又は、両方をダブルゲート構成にしてもよい。
【0078】
図16に示すように、ブロック制御線B1は、信号線d001と平行に配列され、共通容量線144は、走査線G002と平行に配列されている。ここで、ブロック制御線B1と信号線d001は同じ金属素材で形成され、共通容量線144と走査線G002は同じ金属素材で形成されているものとする。
なお、TFT1、2のチャネル幅Wとチャネル長Lは、要求されるTFT1、2のオン電流の大きさに応じて適宜設定される。
【0079】
図17に示すように、共通容量線144の上下にそれぞれ層間絶縁膜152とゲート絶縁膜156を設けることによって、蓄積容量36が並列に形成されている。なお、図16及び図17に示す画素セル140は、画素電極146に透明電極であるITO(Indium Tin Oxide )を使用した透過型の液晶表示装置と、画素電極146にアルミニウムを使用した反射型の液晶表示装置の両方に適用可能である。
【0080】
上述の如く、液晶表示装置130では、アナログスイッチであるTFT2が表示部138内の画素セル140毎に分散して設けられているので、表示部138外にアナログスイッチを集中して設ける必要が無い。このため、第1実施例の液晶表示装置40等と同様に、液晶表示装置130の額縁サイズの縮小化が実現される。
【0081】
また、液晶表示装置130では、各TFT2に対してTFT1が1つだけ接続されているので、各TFT2の負荷が小さい。このため、従来例に比してTFT2のチャネル幅Wを狭くすることができる。TFT2のチャネル幅Wを狭くすることで、液晶表示装置130の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、本実施例は、従来例に比してTFT2のチャネル幅Wが狭いため、液晶表示装置130の動作時におけるTFT2の発熱や劣化が抑制される。従って、液晶表示装置130の信頼性の向上が実現される。
【0082】
更に、本実施例の液晶表示装置130では、アナログスイッチであるTFT2が画素セル140毎に分散して設けられているので、TFT2の特性のバラツキに起因して、画素セル140の列毎に表示信号Vsの有効書き込み時間が異なるということがない。従って、本実施例の液晶表示装置130では、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示が行われる。
【0083】
図14〜図17を用いて説明した液晶表示装置130は、例えば、以下のように動作する。
図18は、第3実施例の液晶表示装置130の動作タイミング図である。
図18に示すように、図14に示す表示部138に対してゲート制御回路134、136から走査線G001を介してハイレベルの走査信号Vgが供給されると、先ず、1ブロック制御期間Tb(例えば、2.5μs)の間、第1ブロックの画素セル140内のアナログスイッチであるTFT2に対して外部制御回路142からハイレベルのブロック制御信号Vbが供給される。この結果、第1ブロックの画素セル140内のTFT2及びTFT1は、オン状態とされる。この時、第1ブロックの画素セル140には、外部ドライバLSI132から信号線d001〜d300を介してハイレベルの表示信号Vsが与えられる。そして、表示信号Vsは、第1ブロックの画素セル140内においてオン状態とされたTFT2及びTFT1を介して液晶セル34及び蓄積容量36に書き込まれる。
【0084】
次に、1ブロック制御期間Tbの間、第1ブロックの隣にある第2ブロック内の第1行目のTFT2に対して外部制御回路142からハイベルのブロック制御信号Vbが供給される。この結果、第2ブロックの画素セル140内のTFT2及びTFT1は、オン状態とされる。この時、第2ブロックの画素セル140には、外部ドライバLSI132から信号線d001〜d300を介してハイレベルの表示信号Vsが与えられる。そして、表示信号Vsは、第2ブロックの画素セル140内においてオン状態とされたTFT2及びTFT1を介して液晶セル34及び蓄積容量36に書き込まれる。
【0085】
上記のような動作が繰り返され、第8ブロック内の第1行目の画素セル140が備える液晶セル34及び蓄積容量36にも表示信号Vsが書き込まれると、次に、ブランキング期間Tbk(例えば、5.0μs)となる。そして、ブランキング期間Tbkの開始後、時間Tbが経過すると、表示部138に供給される走査信号Vgはロウレベルとされ、1水平走査期間Th(例えば、25μs)が終了とされる。1水平走査期間Thが終了すると、次の走査線G002の走査が行なわれ、再び、第1ブロックから第8ブロックまで順次表示信号Vsが与えられていく。
【0086】
ここで、図18の走査信号Vgの波形に示すTon(<1.2μs)及びToff(<1.2μs)は、それぞれ走査信号Vgの立ち上がり時間と立ち下がり時間を示す。また、ブランキング期間Tbkは、1ブロック制御期間Tbより十分に長く、Tbk>Tb+Ton+Toffとする。
図19は、液晶表示装置130の実装例を示す図である。
【0087】
図19に示すように、液晶表示装置130は、150段のゲートドライバ(ゲート制御回路)134、136、表示部138、PT板(プリント基板)160、コモン電極162、コネクタ164、TAB−IC166、制御IC168、及び、共通信号線D001〜D300等を有する。
TAB−IC166は、図14の外部ドライバLSI132に相当するICチップである。PT板160に設けられた制御IC168は、内部に図示しないゲートアレイ、ラインメモリ、及び、タイミング回路等を含み、液晶表示装置130内の各部を制御する。PT板160は、表示部138と同一平面に設けられている。このため、液晶表示装置130の薄型化が実現されている。なお、液晶表示装置130が大型の場合、TAB−IC166を2個以上設けるようにしてもよい。例えば、液晶表示装置130が備える表示部138が画素数1600×1200のUXGA(Ultra eXtended Graphics Array) 型や、画素数2048×1536のQXGA(Quadrable eXtended Graphics Array) 型のような大型超高詳細パネルの場合、2個以上のTAB−IC166を設けることにより、TAB−IC166の駆動能力不足の解消や共通信号線D001〜D300の負荷の軽減を図ることができる。
【0088】
なお、上記第1〜第5実施例で示したアナログスイッチである画素aSW54、画素aSW54a、TFT2を点順次駆動される液晶表示装置に適用してもよい。
続いて、本発明の第6実施例である液晶表示装置180について説明する。
図20は、第6実施例の液晶表示装置180を説明するための原理図である。
【0089】
図20に示すように、第6実施例の液晶表示装置180では、1本の走査線26がn分割され、それぞれがn本のブロック制御線B1〜Bnの何れかに接続されている点に特徴を有する。このような構成では、ブロック制御線B1〜Bnを介してブロック制御信号Vbを供給し、走査線26に接続された図示しない画素セルを制御することが可能となる。すなわち、液晶表示装置180においてアナログスイッチは不要となり、液晶表示装置180の更なる小型化が可能となる。
【0090】
図21は、液晶表示装置180が備える表示部170の原理図である。
図21に示すように、表示部170は、n個の第1〜第nブロックに分割されている。また、表示部170内には、マトリクス状にn本のブロック制御線B1〜Bnと信号線28が配列されている。ブロック制御線B1〜Bnは、表示部170の各行毎にそれぞれ配列されている。また、信号線28は、各ブロックにm本ずつ配列されている。そして、ブロック制御線B1〜Bnと信号線28の各交点には、画素セル172が配設されている。従って、表示部170の1行あたりの水平画素セル数はm×n個である。
【0091】
画素セル172は、画素TFT32、画素セル34、及び、蓄積容量36を有する。画素TFT32のゲート電極は、ブロック制御線B1〜Bnの何れかに接続され、ソース電極は信号線28に接続され、ドレイン電極は画素セル34及び蓄積容量36に接続されている。より具体的には、例えば、第1ブロックの第1行目に配設された画素TFT32のゲート電極は、第1行目に配設されたブロック制御線B1に接続され、第1ブロックの第2行目に配設された画素TFT32のゲート電極は、第2行目に配設されたブロック制御線B1に接続されている。また、第2ブロックの第1行目に配設された画素TFT32のゲート電極は、第1行目に配設されたブロック制御線B2に接続され、第2ブロックの第2行目に配設された画素TFT32のゲート電極は、第2行目に配設されたブロック制御線B2に接続されている。
【0092】
図22は、第6実施例である液晶表示装置180の構成図である。
図22に示すように、液晶表示装置180は、ブロック制御回路182、184、及び、表示部170等を有する。表示部170内の信号線28には、ビデオ信号線D1〜Dmの何れかが接続されている。例えば、各ブロックの第1列目に配列された信号線28にはビデオ信号線D1が接続され、第2列目に配列された信号線28にはビデオ信号線D2が接続され、第m列目に配列された信号線28にはビデオ信号線Dmが接続されている。なお、図22に示す液晶表示装置180が備える画素セル172は、2つの画素TFT32を有するダブルゲートタイプの画素セルである。
【0093】
図22に示すブロック制御回路182、184は、ブロック制御信号Vbを生成する。そして、ブロック制御回路182、184は、所定のタイミングで順次ブロック制御線B1〜Bnを介して第1〜第nブロック内の画素セル172に対してブロック制御信号Vbを供給する。これによって、第1〜第nブロックは順次活性化される。また、画素セル172には、所定のタイミングでビデオ信号線D1〜Dmから信号線28を介して表示信号Vsが供給される。
【0094】
続いて、図22及び図23を用いて液晶表示装置180の動作説明を行う。
図23は、液晶表示装置180の動作タイミング図である。
図23に示すように、先ず、1ブロック制御期間Tbの間、図22に示すブロック制御回路182、184からブロック制御線B1を介してハイレベルのブロック制御信号Vbが供給され、第1ブロック内の画素セル170が活性化される。この時、ビデオ信号線D1〜Dmから信号線28を介してブロックB1内の画素セル172に表示信号Vsが供給される。この結果、第1ブロックに配設された画素セル172内の液晶セル34及び蓄積容量36に表示信号Vsが書き込まれる。
【0095】
次に、1ブロック制御期間Tbの間、第1ブロックの隣にある第2ブロック内の画素セル172に対してハイレベルのブロック制御信号Vbが供給され、第2ブロック内の画素セル172が活性化される。この時、ビデオ信号線D1〜Dmから信号線28を介して第2ブロック内の画素セル172に表示信号Vsが供給される。この結果、第2ブロックに配設された画素セル172内の液晶セル34及び蓄積容量36に表示信号Vsが書き込まれる。
【0096】
上記のような動作が繰り返され、第nブロック内の液晶セル34及び蓄積容量36にも表示信号Vsが書き込まれると、次に、ブランキング期間Tbkとなる。そして、ブランキング期間Tbkの開始後、時間Tbkが経過すると、1水平走査期間Thが終了とされる。1水平走査期間Thが終了すると、次の走査が行われ、再び第1ブロックから第nブロックまで順次表示信号Vsが与えられていく。
【0097】
上述の如く、液晶表示装置180では、表示部170がnブロックに分割され、各ブロック内の画素セル172は、ブロック制御線B1〜Bnを介して与えられるブロック制御信号Vbによってそれぞれ制御される。このため、液晶表示装置180内にアナログスイッチや信号線側駆動回路を設ける必要が無い。従って、液晶表示装置180の更なる小型化、軽量化が実現される。
【0098】
図24は、本発明の第7実施例の液晶表示装置190の構成図である。液晶表示装置190は、SVGA(Super Video Graphics Array)型の液晶表示装置であり、第6実施例の液晶表示装置180の具体的応用例を示す。
図24に示すように、液晶表示装置190は、表示信号供給回路192、左側ドライバ194、右側ドライバ196、及び、表示部198等を有する。表示信号供給回路192は、図14に示す外部ドライバLSI132に相当する表示信号Vsの供給回路である。表示部198は、8つの第1〜第8ブロックに分割されている。また、表示部198内には、、マトリクス状にブロック制御線B1〜B8と信号線d001〜d300が配列されている。第1〜第4ブロック内のブロック制御線B1〜B4は、左側ドライバ194に接続され、第5〜第8ブロック内のブロック制御線B5〜B8は、右側ドライバ196に接続されている。また、各ブロックに配列された信号線d001〜d300は、それぞれ表示部198外で対応するビデオ信号線(共通信号線)D001〜D300に接続されている。
【0099】
図25は、第7実施例の液晶表示装置190が備える表示部198の構成図である。
図25に示すように、表示部198は、8つの第1〜第8ブロックに分割されている。ブロック制御線B1〜B8は、表示部198の画素セル行毎にそれぞれ配設されている。ブロック制御線B1〜B8と信号線d001〜d300の各交点には、画素セル200が配設されている。表示部198における水平画素数nは、n=300×8=2400である。
【0100】
画素セル200は、画素TFT32と画素セル34、蓄積容量36を有する。画素TFT32のゲート電極は、ブロック制御線B1〜B8の何れかに接続され、ソース電極は信号線d001〜d300の何れかに接続され、ドレイン電極は画素セル34及び蓄積容量36に接続されている。より具体的には、例えば、第1ブロックの第1行目に配設された画素セル200のゲート電極は、第1行目に配設されたブロック制御線B1に接続され、第1ブロックの第2行目に配設された画素セル200のゲート電極は、第2行目に配設されたブロック制御線B1に接続されている。また、第2ブロックの第1行目に配設された画素セル200のゲート電極は、第1行目に配設されたブロック制御線B2に接続され、第2ブロックの第2行目に配設された画素セル200のゲート電極は、第2行目に配設されたブロック制御線B2に接続されている。同様に、第5ブロックの第1行目に配設された画素セル200のゲート電極は、第1行目に配設されたブロック制御線B5に接続され、第5ブロックの第2行目に配設された画素セル200のゲート電極は、第2行目に配設されたブロック制御線B5に接続されている。また、第6ブロックの第1行目に配設された画素セル200のゲート電極は、第1行目に配設されたブロック制御線B6に接続され、第2ブロックの第2行目に配設された画素セル200のゲート電極は、第2行目に配設されたブロック制御線B6に接続されている。
【0101】
また、各ブロックの第1列目に配列された画素セル200は、信号線d001に接続され、第2列目に接続された画素セル200は、信号線d002に接続されている。また、各ブロックの第300列目に接続された画素セル200は、信号線d300に接続されている。なお、画素セル200は、図22に示すようなダブルゲートタイプとしてもよい。
【0102】
上述の如く、液晶表示装置190では、表示部198が8ブロックに分割され、各ブロック内の画素セル200は、ブロック制御線B1〜B8を介して与えられるブロック制御信号Vbによってそれぞれ制御される。このため、液晶表示装置190内にアナログスイッチや信号線側駆動回路を設ける必要が無い。また、第1〜第4ブロック内の画素セル200は、ブロック制御線B1〜B4を介して左側ドライバ194により制御され、第5〜第8ブロック内の画素セル200は、ブロック制御線B5〜B8を介して右側ドライバ196によって制御される。このように、各画素セル200内には、ブロック制御線B1〜B4、又は、ブロック制御線B5〜B8の何れか一方の4本のみを配設すればよく、画素セル200の面積の縮小化が可能である。従って、第7実施例によれば、液晶表示装置の更なる小型化、軽量化が可能となる。
【0103】
次に、図24〜図26を用いて液晶表示装置190の動作説明を行う。
図26は、液晶表示装置190の動作タイミング図である。
図26に示すように、表示部198に対して左側ドライバ194からブロック制御線B1を介してハイレベルのブロック制御信号Vbが供給されると、先ず、1ブロック制御期間Tb(例えば、2.5μs)の間、第1ブロックの画素セル200が活性化される。この時、第1ブロック内の画素セル200には、表示信号供給回路192から信号線d001〜d300を介してハイレベルの表示信号Vsが与えられる。そして、表示信号Vsは、第1ブロックの画素セル200内の液晶セル34及び蓄積容量36に書き込まれる。
【0104】
次に、1ブロック制御期間Tbの間、第1ブロックの隣にある第2ブロック内の画素セル200に対して左側ドライバ194からハイベルのブロック制御信号Vbが供給される。この結果、第2ブロックの画素セル200が活性化される。この時、第2ブロックの画素セル200には、表示信号供給回路192から信号線d001〜d300を介してハイレベルの表示信号Vsが与えられる。そして、表示信号Vsは、第2ブロックの画素セル200内の液晶セル34及び蓄積容量36に書き込まれる。
【0105】
このように第1〜第4ブロック内の画素セル200は、左側ドライバ194から与えられるブロック制御信号Vbにより制御される。そして、第4ブロックの画素セル200内の液晶セル34及び蓄積容量36に表示信号Vsが書き込まれると、次の1ブロック制御期間Tbにおいて、第5ブロック内の画素セル200に対して右側ドライバ196からハイレベルのブロック制御信号Vbが供給される。この時、第5ブロック内の画素セル200には、表示信号供給回路192から信号線d001〜d300を介してハイレベルの表示信号Vsが与えられる。そして、表示信号Vsは、第5ブロックにおいてオン状態の画素セル200内の液晶セル34及び蓄積容量36に書き込まれる。このように第5〜第8ブロック内の画素セル200は、右側ドライバ196から与えられるブロック制御信号Vbにより制御される。
【0106】
上記動作が繰り返され、第8ブロック内の液晶セル34及び蓄積容量36にも表示信号Vsが書き込まれると、次に、ブランキング期間Tbk(例えば、5.0μs)となる。そして、ブランキング期間Tbkの開始後、時間Tbkが経過すると、1水平走査期間Th(例えば、25μs)が終了とされる。1水平走査期間Thが終了すると、再び、第1ブロックから第8ブロックまで順次表示信号Vsが与えられていく。
【0107】
なお、ブロック制御信号Vbが供給されるブロックの順序は、上記例に限らず、他の順序でブロックが順次活性化されるようにしてもよい。
図27は、本発明の第8実施例である液晶表示装置210の構成図である。
図27に示すように、液晶表示装置210は、ゲート側ドライバ回路212、表示部214、信号供給線C1〜Cm等を有する。
【0108】
表示部214は、第1〜第nブロックに分割されている。表示部214内には、複数の走査線26及び共通信号線D1〜Dmが互いに平行に配列されている。走査線26は、ゲート側ドライバ回路212に接続されている。また、複数の共通信号線D1〜Dmは、それぞれ対応する信号供給線C1〜Cmに接続されている。また、表示部214内には、走査線26及び共通信号線D1〜Dmに対して垂直に複数の信号線28が設けられている。更に、走査線26と信号線28の各交点には、画素セル216が設けられている。信号供給線C1〜Cmは、例えば、TAB−IC内に設けられており、所定のタイミングで表示信号Vsを表示部214内に供給する。液晶表示装置210は、例えば、図2に示す液晶表示装置40と同様にブロック選択順次駆動される。なお、図27には、各信号供給線C1〜Cmに対してそれぞれ4本の共通信号線D1〜Dmが接続されている例を示しているが、表示部214内に設けられる共通信号線D1〜Dmの本数はこれに限らず、垂直画素セル数に応じて適宜設定されるものとする。
【0109】
上述の如く、液晶表示装置210では、共通信号線D1〜Dmは、表示部214内に分散して設けられている。このため、液晶表示装置210の額縁サイズの更なる小型化が実現される。
図28は、第8実施例の液晶表示装置210が備える表示部214の構成を説明するための図である。図28には、表示部214内に設けられた4本の共通信号線D1と信号供給線C1を代表して示している。
【0110】
図28に示すように、信号供給線C1には走査線26と平行に配列された4本の共通信号線D1が接続されている。また、4本の共通信号線D1は、それぞれ各ブロックの1列目に配列された信号線28に接続されている。すなわち、1本の共通信号線D1は、各ブロック内の1列目に配列された合計n個の画素セル216と接続されている。このような構成の表示部214では、画素セル216に対して複数のルートで表示信号Vsが供給される。この結果、表示部214の配線抵抗が小さくなり、表示部214の上側と下側の抵抗値が平均化される。従って、表示部214へ供給される表示信号Vsのフレーム反転時における表示部214の上下の抵抗値の差に起因した上下傾斜表示が抑制される。また、表示部214では、画素セル216に対して、複数のルートで表示信号Vsが供給されるので冗長性が確保されている。
【0111】
図29は、第8実施例の液晶表示装置210が備える画素セル216の構成図である。ここでは、共通信号線D1に接続された画素セル216の構成を示す。
図29に示すように、画素セル216は、画素TFT218、液晶セル34、蓄積容量36等を有する。画素セル216内では、走査線26と共通信号線D1が平行に配列されており、信号線28と共通信号線D1が互いに垂直に配列されている。また、画素セル216内において、信号線28と共通信号線D1は接続されている。画素TFT218のゲート電極は走査線26に接続され、画素TFT218のソース電極は信号線28に接続され、画素TFT218のドレイン電極は液晶セル34及び蓄積容量36に接続されている。
【0112】
液晶表示装置210の駆動時に図28に示す信号供給線C1から供給された表示信号Vsは、画素セル216内において共通信号線D1に接続された信号線28から走査信号Vgによってオン状態とされた画素TFT218を介して液晶セル34及び蓄積容量36に書き込まれる。そして、書き込まれた信号電圧と共通電極電位Vcomとの電位差に基づき液晶表示が行われる。
【0113】
図30は、本発明の第9実施例の液晶表示装置220の構成図である。液晶表示装置220は、XGA(eXtended Graphics Array) 型の液晶表示装置であり、第8実施例の液晶表示装置210の具体的応用例である。
図30に示すように、液晶表示装置220は、ゲート制御回路222、表示部224等を有する。表示部224は、第1〜第8ブロックに分割されている。また、表示部224内には、マトリクス状に768本(384本×2)の走査線26、及び、3072本(384本×8ブロック)の信号線28が配列されている。また、表示部224の上半分と下半分には、それぞれ走査線26と平行に共通信号線D001〜D384が配列されている。
【0114】
表示部224の上半分に配列された共通信号線D001〜D384は、TAB−IC223に接続され、表示部224の下半分に配列された共通信号線D001〜D384は、TAB−IC225に接続されている。一方、768本の走査線26は、ゲート制御回路222に接続されている。また、ゲート制御回路222には、ゲート制御回路引き出し線221が接続されている。
【0115】
表示部224内において、走査線26と信号線28との各交点には、画素セル226が設けられている。また、各ブロック内の画素セル226には、それぞれブロック制御線B1〜B8が接続されている。例えば、第1ブロック内の画素セル226には、ブロック制御線B1が接続され、第2ブロック内の画素セル226には、ブロック制御線B2が接続され、第8ブロック内の画素セル226には、ブロック制御信号B8が接続されている。各ブロック内の画素セル226には、図示しないブロック制御回路から所定のタイミングでブロック制御線B1〜B8を介してそれぞれブロック制御信号Vsが供給される。液晶表示装置210は、例えば、図2に示す液晶表示装置40と同様にブロック選択順次駆動される。
【0116】
上述の如く、液晶表示装置220では、共通信号線D001〜D300は、表示部224内に分散して設けられている。このため、液晶表示装置220の額縁サイズの更なる小型化が実現される。
図31は、第9実施例の液晶表示装置220が備える表示部224の構成を説明するための図である。図31には、表示部224内に設けられた共通信号線D001、D384と信号供給線C001、C384を代表して示している。
【0117】
図31に示すように、表示部224は、第1〜第8ブロックに分割されている。そして、各ブロックには、信号線d001〜d384が配列されている。共通信号線D001、D384は、それぞれ信号供給線C001、C384に接続されている。また、共通信号線D001、D384は、それぞれ対応する信号線28に接続されている。
【0118】
表示部224の上半分では、上側から順に共通信号線D001、・・・、D384が配列されている。そして、共通信号線D001は、各ブロックの第1列目に配列された8本の信号線d001と接続されており、共通信号線D384は、各ブロックの第384列目に配列された8本の信号線d384と接続されている。一方、表示部224の下半分では、上側から順に共通信号線D384、・・・、D001が配列されている。そして、共通信号線D001は、各ブロックの第1列目に配列された8本の信号線d001と接続されており、共通信号線D384は、各ブロックの第384列目に配列された8本の信号線d384と接続されている。このように、表示部224では、共通信号線D001、・・・、D384が上下対称に配列されている。
【0119】
なお、表示部224内に設けられる共通信号線D001〜D384の本数は、垂直画素セル数に応じて決定される。
このような構成の表示部224では、画素セル226に対して複数のルートで表示信号Vsが供給される。この結果、表示部224の配線抵抗が小さくなり、表示部224の上側と下側の抵抗値が平均化される。従って、表示部224へ供給される表示信号Vsのフレーム反転時における表示部224の上下の抵抗値の差に起因した上下傾斜表示が抑制される。また、画素セル226に対して、複数のルートで表示信号Vsが供給されるので冗長性が確保されている。
【0120】
図32は、第9実施例の液晶表示装置220が備える画素セル226の構成図である。ここでは、表示部224の第1ブロック内の1行目に配設された画素セル226の構成を示す。
図32に示すように、画素セル226は、TFT1、2、液晶セル34、蓄積容量36等を有する。画素セル226内では、走査線26と共通信号線D1及び共通容量線228が平行に配列されており、信号線28とブロック制御線B1が共通信号線D1に対して垂直に配列されている。また、画素セル226内では、信号線28と共通信号線D1は接続されている。
【0121】
TFT1のゲート電極は走査線26に接続され、ドレイン電極は液晶セル34と蓄積容量36に接続されている。また、TFT2のゲート電極は、ブロック制御線B1に接続され、ソース電極は信号線28に接続され、ドレイン電極はTFT1に接続されている。図30に示すTAB−IC233から供給された表示信号Vsは、画素セル226内において、共通信号線D1に接続された信号線28に与えられ、更に、ブロック制御信号Vbによりオン状態とされたTFT2及び走査信号Vgによりオン状態とされたTFT1を介して液晶セル34及び蓄積容量36に書き込まれる。そして、書き込まれた信号電圧と共通電極電位Vcomとの電位差に基づき液晶表示が行われる。
【0122】
図33は、第9実施例の液晶表示装置220が備える画素セル226のレイアウト図である。ここでは、表示部224の第1行目に配列された画素セル226のレイアウトを示す。
図33に示すように、画素セル226は、走査線26、信号線28、ブロック制御線B1、共通容量線228、共通信号線D1、TFT1、2、蓄積容量36の他、反射電極232、画素コンタクト148等を含む。また、信号線28と共通信号線D1と交点には、信号線接続点230が設けられている。なお、図33に示すTFT1、2は、共にシングルゲート構成であるが、TFT1、2の一方、又は、両方をダブルゲート構成にしてもよい。
【0123】
図33に示すように、ブロック制御線B1は、信号線28と平行に配列され、共通信号線D1及び共通容量線228は、走査線26と平行に配列されている。画素セル226は、走査線26と平行に設けられた共通信号線D1を有する点に特徴がある。ここで、ブロック制御線B1と信号線28は同じ金属素材で形成され、共通容量線228と走査線26及び共通信号線D1は同じ金属素材で形成されているものとする。
【0124】
なお、TFT1、2のチャネル幅Wとチャネル長Lは、要求されるTFT1、2のオン電流の大きさに応じて適宜設定される。
図34は、第9実施例の液晶表示装置220の実装例を示す図である。
液晶表示装置220は、低温p−SiTFTを用いた反射型液晶表示装置であり、ゲート制御回路222、表示部224、TAB−IC223、225、TFT基板246、及び、対向基板248等を有する。
【0125】
液晶表示装置220の主な仕様を表1に示す。
【0126】
【表1】
Figure 0004630410
【0127】
液晶表示装置220では、従来表示部224の周辺に配設されていた図示しない共通信号線D001〜D384が表示部224内に分散して設けられている。このため、表1に示すように、上下額縁サイズ及び左右額縁サイズが非常に狭い液晶表示装220が実現されている。
なお、第6〜第9実施例で説明した本発明の原理は、従来例の液晶表示装置10のように複数のアナログスイッチ24が表示部18外に集中して設けられた液晶表示装置に適用してもよい。
【0128】
また、第1〜第9実施例で説明した本発明の原理は、液晶パネル以外のアクティブマトリクス型フラットパネルにも適用してもよい。例えば、本発明の原理は、アクティブ型有機EL(Electro Luminescent) パネル等の光電変換パネルに適用してもよい。
上記実施例において、画素TFT32、TFT1が特許請求の範囲に記載の画素トランジスタに相当し、ブロック制御線B1〜Bn、ブロック制御信号Vb、及び、画素aSW54、54aがそれぞれ特許請求の範囲に記載のアナログスイッチ制御線、アナログスイッチ制御信号、及び、アナログスイッチに相当する。また、ブロック制御線N、Pがそれぞれ特許請求の範囲に記載の第1及び第2の制御線に相当し、外部制御回路142が特許請求の範囲に記載のアナログスイッチ制御回路に相当する。
【0129】
【発明の効果】
上述の如く、請求項1〜11記載の発明では、各画素セル内にアナログスイッチが設けられているので、表示部周辺にアナログスイッチを配設する必要が無く、液晶表示装置の額縁サイズの縮小が可能となる。従って、本発明によれば、液晶表示装置の小型化、軽量化等を実現することができる。
【0130】
また、本発明の液晶表示装置では、各画素セル内にアナログスイッチが分散して設けられているので、1つのアナログスイッチに1列分の複数の画素セルが接続された上記従来例に比してアナログスイッチの負荷が小さい。このため、本発明では、従来例に比してアナログスイッチのチャネル幅Wを狭くすることができる。アナログスイッチのチャネル幅Wを狭くすることで、液晶表示装置の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、アナログスイッチのチャネル幅Wが狭いと、液晶表示装置の動作時におけるアナログスイッチの発熱や劣化が抑制される。従って、本発明によれば、液晶表示装置の信頼性の向上を実現することができる。
【0131】
更に、本発明の液晶表示装置では、アナログスイッチが画素セル毎に分散して設けられているので、アナログスイッチの特性のバラツキに起因して、画素セルの列毎に表示信号の有効書き込み時間が異なるということがない。従って、本発明の液晶表示装置によれば、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示を実現することができる。
【0132】
また、請求項12及び13記載の発明では、表示部が複数のブロックに分割され、各ブロック内の画素セルは、対応するブロック制御線を介して与えられるブロック制御信号によってそれぞれ選択的に制御される。このため、本発明の液晶表示装置内には、アナログスイッチや信号線側駆動回路を設ける必要が無い。従って、本発明によれば、液晶表示装置の更なる小型化、軽量化を実現することができる。
【0133】
また、請求項14〜19記載の発明では、従来表示部の周辺に設けられていた共通信号線が表示部内に分散して設けられているため、液晶表示装置の額縁サイズの更なる小型化が実現される。また、走査信号により選択された画素セルに対して、複数の信号線及び共通信号線を介して表示信号が供給されるので、表示内の配線抵抗が小さくなり、表示部の上側と下側の抵抗値が平均化される。この結果、表示部へ供給される表示信号のフレーム反転時における表示部の上下の抵抗値の差に起因した上下傾斜表示が防止される。
【図面の簡単な説明】
【図1】従来例の液晶表示装置の構成図である。
【図2】本発明の第1実施例である液晶表示装置の構成図である。
【図3】第1実施例の表示部の第1ブロック内に設けられた画素セルの構成図である。
【図4】表示信号Vs、走査信号Vg、ブロック制御信号Vb、及び、画素信号Vpの波形図である。
【図5】第1実施例の液晶表示装置の動作タイミング図である。
【図6】第1実施例の液晶表示装置が備えるブロック制御回路の構成例を示す図である。
【図7】ブロック制御回路が有するDフリップフロップの構成例を示す図である。
【図8】ブロック制御回路が有するインバータの構成例を示す図である。
【図9】第1実施例の液晶表示装置が備えるゲート制御回路の構成例を示す図である。
【図10】第2実施例の画素セルの構成図である。
【図11】第3実施例の液晶表示装置の構成図である。
【図12】第3実施例の表示部の第1ブロック内に設けられた画素セルの構成図である。
【図13】第4実施例の画素セルの構成図である。
【図14】第5実施例の液晶表示装置の構成図である。
【図15】第5実施例の表示部の第1ブロック内に設けられた画素セルの構成図である。
【図16】第5実施例の液晶表示装置が備える画素セルのレイアウト図である。
【図17】第5実施例の液晶表示装置が備える画素セルの断面図である。
【図18】第5実施例の液晶表示装置の動作タイミング図である。
【図19】第5実施例の液晶表示装置の実装例を示す図である。
【図20】第6実施例の液晶表示装置を説明するための原理図である。
【図21】第6実施例の液晶表示装置が備える表示部の原理図である。
【図22】第6実施例の液晶表示装置の構成図である。
【図23】第6実施例の液晶表示装置の動作タイミング図である。
【図24】第7実施例の液晶表示装置の構成図である。
【図25】第7実施例の液晶表示装置が備える表示部の構成図である。
【図26】第7実施例の液晶表示装置の動作タイミング図である。
【図27】第8実施例の液晶表示装置の構成図である。
【図28】第8実施例の液晶表示装置が備える表示部の構成を説明するための図である。
【図29】第8実施例の液晶表示装置が備える画素セルの構成図である。
【図30】第9実施例の液晶表示装置の構成図である。
【図31】第9実施例の液晶表示装置が備える表示部の構成を説明するための図である。
【図32】第9実施例の液晶表示装置が備える画素セルの構成図である。
【図33】第9実施例の液晶表示装置が備える画素セルのレイアウト図である。
【図34】第9実施例の液晶表示装置の実装例を示す図である。
【符号の説明】
10、40、120、130、180、190、210、220 液晶表示装置
12、42 信号線側駆動回路
14、16 ゲート側駆動回路
18、48 表示部
20 シフトレジスタ回路
22 バファー回路
24 アナログスイッチ
26 走査線
28 信号線
30、52 画素セル
32 画素TFT
34 液晶セル
36 蓄積容量
44、46 ゲート制御回路
50 ブロック制御回路
54、54a 画素aSW
56 シフトレジスタ回路
58 バファー回路
132 外部ドライバLSI
166、223、225 TAB−IC
B1〜Bn ブロック制御線
D1〜Dn ビデオ信号線
Va アナログスイッチ制御信号
Vb ブロック制御信号
Vg 走査信号
Vs 表示信号

Claims (1)

  1. 表示部内に設けられた複数の画素セルに表示信号を与えて液晶表示を行う液晶表示装置において、
    走査線方向に複数のブロックに分割された前記表示部内には、マトリクス状に前記画素セル内で接続された複数の信号線及び共通信号線が設けられており、
    各ブロック内の前記画素セルは、走査線を介して与えられる走査信号により制御される第1のトランジスタと、ブロック制御線を介して与えられるブロック制御信号により制御され、ドレイン電極が前記第1のトランジスタのソース電極に接続されている第2のトランジスタとを有し、
    前記各ブロックは、前記ブロック制御信号によりブロック選択順次駆動され、
    表示信号は、前記走査信号及び前記ブロック制御信号により選択された画素セルに前記複数の信号線及び共通信号線を介して与えられ、
    前記画素セル内で、前記共通信号線は前記走査線に平行に配列され、前記信号線及び前記ブロック制御線は前記共通信号線に垂直に配列され
    前記複数の共通信号線は、前記信号線との接続関係において、前記表示部を上下に2分割する前記走査線と平行な中心線に対して上下対称に設けられていることを特徴とする液晶表示装置。
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