JP4630410B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特に、周辺回路と液晶表示部が同一基板上に形成された周辺回路一体型の液晶表示装置に関する。
近年、液晶表示装置に対する小型化、高詳細化等の要請に伴い、周辺回路と液晶表示部を一体化できるｐ−ＳｉＴＦＴ（poly-Silicone Thin Film Transistor＝ポリシリコン薄膜トランジスタ）を用いた液晶表示装置が注目されている。
【０００２】
【従来の技術】
図１は、従来例の液晶表示装置１０の構成図である。
図１に示すように、液晶表示装置１０は、信号線側駆動回路１２、ゲート側駆動回路１４、１６、及び、液晶表示が行われる表示部１８等を有する。
信号線側駆動回路１２は、シフトレジスタ回路２０、バファー回路２２、及び、ＴＦＴ（Thin Film Transistor）からなるｎ個のアナログスイッチ２４等を含む。ｎ個のアナログスイッチ２４は、表示部１８外に集中して配設されている。
【０００３】
バファー回路２２とアナログスイッチ２４は、ｎ本のアナログスイッチ制御線Ａ１〜Ａｎを介して接続されている。シフトレジスタ回路２０及びバファー回路２２は、図示しない制御信号発生回路から与えられるスタートパルスＳＰ及びクロック信号ＣＫ、／ＣＫに基づいてアナログスイッチ制御信号Ｖａを生成する。生成されたアナログスイッチ制御信号Ｖａは、バファー回路２２からアナログスイッチ制御線Ａ１〜Ａｎを介して対応するアナログスイッチ２４に供給される。アナログスイッチ２４は、アナログスイッチ制御信号Ｖａが供給されるとオン状態となる。表示信号Ｖｓは、ビデオ信号線Ｄ１〜Ｄｍ側からオン状態のアナログスイッチ２４を介して表示部１８内に供給される。また、表示部１８内には、ゲート側駆動回路１４、１６から走査信号Ｖｇが供給される。
【０００４】
表示部１８内には、マトリクス状に複数の走査線２６と信号線２８が配列されている。走査線２６は、ゲート側駆動回路１４、１６に接続され、信号線２８は、それぞれ対応するアナログスイッチ２４に接続されている。また、走査線２６と信号線２８の各交点には、画素セル３０が配設されている。画素セル３０は、ｐ−ＳｉＴＦＴである画素ＴＦＴ３２、液晶セル３４、及び、蓄積容量３６等から構成されている。画素ＴＦＴ３２のゲート電極は走査線２６に接続され、ソース電極は信号線２８に接続され、ドレイン電極は液晶セル３４及び蓄積容量３６に接続されている。
【０００５】
液晶表示装置１０は、いわゆる点順次駆動される。すなわち、液晶表示装置１０の駆動時には、まず、ゲート側駆動回路１４、１６から各走査線２６に順次走査信号Ｖｇが与えられる。そして、走査信号Ｖｇが表示部１８内の対応する画素ＴＦＴ３２のゲート電極に入力することで画素ＴＦＴ３２がオン状態とされる。一方、信号線２８には、ビデオ信号線Ｄ１〜Ｄｍからアナログスイッチ制御信号Ｖａによってオン状態とされたアナログスイッチ２４を介して表示信号Ｖｓが与えられる。そして、表示信号Ｖｓがオン状態の画素ＴＦＴ３２を介して液晶セル３４及び蓄積容量３６に供給されることで液晶表示が行なわれる。液晶セル３４及び蓄積容量３６に供給された表示信号Ｖｓは、再び画素ＴＦＴ３２に走査信号Ｖｇが与えられるまで保持される。
【０００６】
ここで、画素セル３０内の液晶セル３４に対して長時間にわたって直流電圧が供給され続けると、液晶セル３４の劣化を招いてしまう。そこで、従来より、液晶表示装置１０は、極性を所定の周期で反転させた交流電圧によって駆動されている。具体的には、例えば、１フレームが２つのフィールド期間、すなわち、第１フィールド期間と第２フィールド期間に分割されている。そして、第１フィールド期間において正電圧の表示信号Ｖｓが液晶セル３４に供給され、第２フィールド期間において負電圧の表示信号Ｖｓが液晶セル３４に供給される。また、１フィールド期間は、走査線２６の本数と等しい数の水平走査期間に分割され、１水平走査期間毎に上方の走査線２６から順次走査信号Ｖｇが供給されていく。
【０００７】
【発明が解決しようとする課題】
上記従来例の液晶表示装置１０では、各アナログスイッチ２４に対して信号線２８を介して１列分の複数の画素セル３０が接続されているため、アナログスイッチ２４の負荷が大きい。特に、表示部１８内の走査線数が多くなるほど、各アナログスイッチ２４に接続される画素セル３０の数が多くなるので、アナログスイッチ２４の負荷が大きくなる。このため、上記従来例の液晶表示装置１０では、表示信号Ｖｓの書き込みを短時間で行うために高い駆動能力を有するアナログスイッチ２４を備える必要があった。
【０００８】
通常、ＴＦＴからなるアナログスイッチの駆動能力を向上させるためには、ＴＦＴのチャネル幅Ｗが拡大される。上記従来例の液晶表示装置１０において、表示部１８外に集中して配設されているアナログスイッチ２４に十分な駆動能力を発揮させるためには、そのチャネル幅Ｗを数ｍｍ程度まで大きくする必要があった。アナログスイッチ２４のチャネル幅Ｗが数ｍｍにも達すると、ｎ個のアナログスイッチ２４を含む信号線側駆動回路１２のサイズが非常に大きくなってしまう。この結果、上記従来例では、額縁サイズが大きくなり、液晶表示装置１０の更なる小型化、軽量化を困難としていた。
【０００９】
また、アナログスイッチ２４のサイズが大きいと、製造プロセス上、欠陥発生率が高くなり製造歩留りの低下を招く。更に、チャネル幅Ｗの大きいＴＦＴは動作時に発熱しやすく、劣化が早い。これらは、液晶表示装置１０の信頼性の向上を困難としていた。
また、上記従来例では、各アナログスイッチ２４に対して信号線２８を介して１列分の複数の画素セル３０が接続されているため、アナログスイッチ２４を構成するＴＦＴの特性（しきい値Ｖｔｈ等）のバラツキが、画素セル３０の列毎の表示信号Ｖｓの有効書き込み時間のバラツキの原因となる。このため、アナログスイッチ２４を構成するＴＦＴの特性のバラツキが大きい場合、表示信号Ｖｓの有効書き込み時間が各画素セル列で大きく異なり、いわゆる縦縞模様と呼ばれる表示不良モードが発生することがある。特に、上記従来例のように点順次駆動される液晶表示装置１０では、表示信号Ｖｓの書き込み時間が数百ｎｓ程度と短いので、アナログスイッチ２４を構成するＴＦＴの特性のバラツキの影響を受け易く、十分に液晶セル３４に電圧を加えることができずに縦縞模様表示が発生してしまう可能性が高い。
【００１０】
更に、上記従来例の液晶表示装置１０では、表示部１８のドット数が多くなるほど、ビデオ信号線Ｄ１〜Ｄｍの本数も多くなるので、それに伴ってビデオ信号線Ｄ１〜Ｄｍを備える信号線側駆動回路１２のサイズを大きくする必要があった。これは、高詳細かつ小型の液晶表示装置１０の実現を困難としていた。
本発明は、上記問題点に鑑みてなされたものであり、高画質化、高詳細化及び小型化等が可能な周辺回路一体型の液晶表示装置を提供することを課題とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明では、以下の各手段を講じたことを特徴とするものである。
請求項１記載の発明は、表示部内に設けられた複数の画素セルに表示信号を与えて液晶表示を行う液晶表示装置において、前記表示部内には、マトリクス状に接続された複数の信号線及び共通信号線が設けられており、前記画素セルは、走査線を介して与えられる走査信号により制御される画素トランジスタを有し、表示信号は、前記走査信号により選択された画素セルに前記複数の信号線及び共通信号線を介して与えられる構成とされる。この構成は、後述する第８実施例に対応する。
【００２６】
請求項１記載の発明は、表示部内に設けられた複数の画素セルに表示信号を与えて液晶表示を行う液晶表示装置において、走査線方向に複数のブロックに分割された前記表示部内には、マトリクス状に前記画素セル内で接続された複数の信号線及び共通信号線が設けられており、各ブロック内の前記画素セルは、走査線を介して与えられる走査信号により制御される第１のトランジスタと、ブロック制御線を介して与えられるブロック制御信号により制御され、ドレイン電極が前記第１のトランジスタのソース電極に接続されている第２のトランジスタとを有し、前記各ブロックは、前記ブロック制御信号によりブロック選択順次駆動され、表示信号は、前記走査信号及び前記ブロック制御信号により選択された画素セルに前記複数の信号線及び共通信号線を介して与えられ、前記画素セル内で、前記共通信号線は前記走査線に平行に配列され、前記信号線及び前記ブロック制御線は前記共通信号線に垂直に配列され、前記複数の共通信号線は、前記信号線との接続関係において、前記表示部を上下に２分割する前記走査線と平行な中心線に対して上下対称に設けられていることを特徴とする。
【００２８】
上記請求項１記載の発明は、共通信号線を表示部内に分散して設けることにより、液晶表示装置の額縁サイズの更なる小型化や高画質化等を可能とする構成である。また、走査信号によって選択された画素セルに対して、複数の信号線及び共通信号線を介して表示信号が供給される構成とすることで、高画質化及び冗長性の確保が実現される。
【００２９】
【発明の実施の形態】
以下、図２〜図３４を用いて本発明の実施の形態について説明する。
本発明の原理は、複数のアナログスイッチを表示部内の画素セル毎に分散して設けることにより、液晶表示装置の高画質化、高詳細化及び小型化等を図る点にある。
【００３０】
図２は、本発明の第１実施例である液晶表示装置４０の構成図である。
図２に示すように、液晶表示装置４０は、信号線側駆動回路４２、ゲート制御回路４４、４６、及び、表示部４８等を有する。
信号線側駆動回路４２は、ブロック制御回路５０及びｍ本のビデオ信号線（共通信号線）Ｄ１〜Ｄｍ等を含む。表示部４８は、ｎ個の第１〜第ｎブロックに分割されている。また、表示部４８内には、マトリクス状に複数の走査線２６と信号線２８が配列されている。そして、走査線２６と信号線２８の各交点には、画素セル５２が配設されている。各ブロック内の画素セル５２には、それぞれ信号線２８を介してビデオ信号線Ｄ１〜Ｄｍの何れかが接続されている。例えば、第１ブロック内において第１列目に配列された画素セル５２は、ビデオ信号線Ｄ１に接続されており、第２列目に配列された画素セル５２は、ビデオ信号線Ｄ２に接続されており、第ｍ列に配列された画素セル５２は、ビデオ信号線Ｄｍに接続されている。同様に、第２ブロック内において第１列目に配列された画素セル５２は、ビデオ信号線Ｄ１に接続されており、第ｍ列に配列された画素セル５２は、ビデオ信号線Ｄｍに接続されている。従って、表示部４８の各行の水平画素セル数は、ｍ×ｎ個である。
【００３１】
ブロック制御回路５０と、第１〜第ｎブロック内の画素セル５２は、それぞれブロック制御線Ｂ１〜Ｂｎにより接続されている。例えば、第１ブロック内の画素セル５２は、ブロック制御線Ｂ１を介してブロック制御回路５０と接続されており、第２ブロック内の画素セル５２は、ブロック制御線Ｂ２を介してブロック制御回路５０と接続されており、第ｎブロック内の画素セル５２は、ブロック制御線Ｂｎを介してブロック制御線５０と接続されている。
【００３２】
ブロック制御回路５０は、ブロック制御信号Ｖｂを生成する。そして、ブロック制御線５０は、所定のタイミングで順次ブロック制御線Ｂ１〜Ｂｎを介して第１〜第ｎブロック内の画素セル５２に対してブロック制御信号Ｖｂを供給する。これによって、第１〜第ｎブロックは、順次活性化される。また、画素セル５２には、所定のタイミングでゲート制御回路４４、４６から走査線２６を介して走査信号Ｖｇが供給され、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介して表示信号Ｖｓが供給される。
【００３３】
図３は、液晶表示装置４０が備える表示部４８内に設けられた画素セル５２の構成図である。ここでは、表示部４８の第１ブロック内に設けられた画素セル５２の構成を示す。
図３に示すように、画素セル５２は、画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、ＴＦＴで構成された画素アナログスイッチ（以下、画素ａＳＷと称す）５４等を有する。画素セル５２内では、ブロック制御線Ｂ１が信号線２８と平行に配設されている。そして、画素セル５２が備える画素ａＳＷ５４のソース電極は信号線２８に接続され、ドレイン電極は画素ＴＦＴ３２のソース電極に接続されている。また、画素ａＳＷ５４のゲート電極は、信号線２８と並設されたブロック制御線Ｂ１に接続されている。
【００３４】
画素セル５２が備える画素ＴＦＴ３２、液晶セル３４、及び、蓄積容量３６は、上記従来例の液晶表示装置１０内の画素セル３０が含むものと同一であり、その説明を省略する。なお、画素セル５２において、画素ａＳＷ５４と画素ＴＦＴ３２との間に補助容量Ｃｓｔを設けてもよい。
画素セル５２において、図２に示すゲート制御回路４４、４６から与えられた走査信号Ｖｇは、画素ＴＦＴ３２のゲート電極に入力して画素ＴＦＴ３２をオン状態とする。また、図２に示すブロック制御回路５０から与えられたブロック制御信号Ｖｂは、画素ａＳＷ５４のゲート電極に入力して画素ａＳＷ５４をオン状態とする。そして、図２に示すビデオ信号線Ｄ１〜Ｄｍから与えられた表示信号Ｖｓは、オン状態の画素ａＳＷ５４及び画素ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【００３５】
図２及び図３を用いて説明したように、液晶表示装置４０では、従来例のアナログスイッチに相当する画素ａＳＷ５４が表示部４８内の画素セル５２毎に分散して設けられている。このため、信号線側駆動回路４２内にアナログスイッチを設ける必要が無い。従って、本実施例によれば、信号線側駆動回路４２のサイズ縮小による液晶表示装置４０の額縁サイズの縮小化が実現される。
【００３６】
また、液晶表示装置４０では、各画素ａＳＷ５４に対して画素ＴＦＴ３２が１つだけ接続されているので、各画素ａＳＷ５４の負荷が小さい。このため、従来例に比して画素ａＳＷ５４のチャネル幅Ｗを狭くすることができる。具体的には、画素ａＳＷ５４のチャネル幅Ｗは、上記従来例の液晶表示装置１０が備えるアナログスイッチ２４のチャネル幅Ｗの数千分の一の数μｍでよい。画素ａＳＷ５４のチャネル幅Ｗを狭くすることで、液晶表示装置４０の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、本実施例では、従来例に比して画素ａＳＷ５４のチャネル幅Ｗが狭いため、液晶表示装置４０の動作に伴う画素ａＳＷ５４の発熱や劣化が抑制される。従って、液晶表示装置４０の信頼性の向上が実現される。
【００３７】
更に、本実施例の液晶表示装置４０では、画素ａＳＷ５４が画素セル５２毎に分散して設けられているので、画素ａＳＷ５４を構成するＴＦＴの特性のバラツキに起因して、画素セル５２の列毎に表示信号Ｖｓの有効書き込み時間が異なるということがない。従って、本実施例の液晶表示装置４０では、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示が行われる。
【００３８】
図４は、表示信号Ｖｓ、走査信号Ｖｇ、ブロック制御信号Ｖｂ、及び、画素信号Ｖｐの波形図である。
図３に示す画素セル５２内の液晶セル３４に対して長時間にわたって直流電圧が供給され続けると、液晶セル３４が劣化してしまう。そこで、図４に示すように、液晶表示装置４０では、１フレームが長さの等しい第１フィールドＴｆ１及び第２フィールドＴｆ２に分割され、第１フィールドＴｆ１では、正電位ＶSHの表示信号Ｖｓが供給され、第２フィールドＴｆ２では、負電位ＶSLの表示信号Ｖｓが供給される。
【００３９】
また、液晶表示装置４０では、画素セル５２に与えられる走査信号Ｖｇの電位がローレベルである電位ＶGLからハイレベルである電位ＶGHとされた時に、画素セル５２内の画素ＴＦＴ３２はオン状態とされ、ブロック制御信号Ｖｂの電位がローレベルである電位ＶGLからハイレベルである電位ＶGHとされた時に、画素セル５２内の画素ａＳＷ５４はオン状態とされる。表示信号Ｖｓは、オン状態の画素ａＳＷ５４及び画素ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。図４において、符号Ｔｈは、１水平走査期間を示し、符号Ｔｂ（＜Ｔｈ）は、１ブロック制御期間を示す。また、表示信号Ｖｓ及び画素信号Ｖｐの振幅の中心値は電位ＶSOである。
【００４０】
続いて、図２、図３及び図５を用いて、液晶表示装置４０の動作説明を行う。
図５は、液晶表示装置４０の動作タイミング図である。
図５に示すように、ゲート制御回路４４、４６から表示部４８内の第１行目の走査線２６にハイレベルの走査信号Ｖｇが供給されると、先ず、１ブロック制御期間Ｔｂの間、第１ブロックの画素セル５２内の画素ａＳＷ５４に対してブロック制御回路５０からハイレベルのブロック制御信号Ｖｂが供給される。この結果、第１ブロックの第１行目の画素セル５２内の画素ａＳＷ５４及び画素ＴＦＴ３２は、オン状態とされる。この時、第１ブロックの画素セル５２には、ビデオ信号線Ｄ１〜Ｄｍ側から信号線２８を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第１ブロックの画素セル５２内においてオン状態とされた画素ａＳＷ５４及び画素ＴＦＴ３２を介して液晶セル３４及び蓄積容量３６に書き込まれる。
【００４１】
次に、１ブロック制御期間Ｔｂの間、第１ブロックの隣にある第２ブロック内の画素ａＳＷ５４に対してブロック制御回路５０からハイベルのブロック制御信号Ｖｂが供給される。この結果、第２ブロックの第１行目の画素セル５２内の画素ａＳＷ５４及び画素ＴＦＴ３２は、オン状態とされる。この時、第２ブロックの画素セル５２には、ビデオ信号線Ｄ１〜Ｄｍ側から信号線２８を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第２ブロックの画素セル５２内においてオン状態とされた画素ａＳＷ５４及び画素ＴＦＴ３２を介して液晶セル３４及び蓄積容量３６に書き込まれる。
【００４２】
上記のような動作が繰り返され、第ｎブロック内の第１行目の液晶セル３４及び蓄積容量３６にも表示信号Ｖｓが書き込まれると、次に、ブランキング期間Ｔｂｋとなる。そして、ブランキング期間Ｔｂｋの開始後、時間Ｔｂが経過すると、表示部４８の第１行目に供給される走査信号Ｖｇはロウレベルとされ、１水平走査期間Ｔｈが終了とされる。１水平走査期間Ｔｈが終了すると、次に第２行目の走査線２６の走査が行なわれ、再び、第１ブロックから第ｎブロックまで順次表示信号Ｖｓが与えられていく。
【００４３】
ここで、図５の走査信号Ｖｇの波形に示すＴｏｎ及びＴｏｆｆは、それぞれ走査信号Ｖｇの立ち上がり時間と立ち下がり時間を示す。また、ブランキング期間Ｔｂｋは、１ブロック制御期間Ｔｂより十分に長く、Ｔｂｋ＞Ｔｂ＋Ｔｏｎ＋Ｔｏｆｆとする。
上記の如く、液晶表示装置４０は、ブロック選択順次方式により駆動される。
ブロック選択順次駆動される液晶表示装置４０の１ブロック当たりの表示信号Ｖｓの書き込み時間（１ブロック制御期間）Ｔｂは、Ｔｂ＝（Ｔｈ−Ｔｂｋ）／ｎである。従って、表示部４８のブロック数ｎを少なくするほど、１ブロック当たりの表示信号Ｖｓの書き込み時間Ｔｂを長くすることができる。そして、１ブロック当たりの書き込み時間Ｔｂが長くなると、画素ＴＦＴ３２の特性のばらつきに起因する走査信号Ｖｇの立ち上がり時間Ｔｏｎ及び立ち下がり時間Ｔｏｆｆの変動分が表示信号Ｖｓの書き込み時間Ｔｂに占める割合が小さくなる。この場合、各ブロックへの表示信号Ｖｓの有効書き込み時間Ｔｂが十分に確保され、表示信号Ｖｓの書き込み時間Ｔｂのばらつきに起因するレーザスキャン縞模様等の表示不良モードが防止される。
【００４４】
液晶表示装置４０が備えるブロック制御回路５０及びゲート制御回路４４、４６は、例えば、以下のような構成とされる。
図６は、液晶表示装置４０が備えるブロック制御回路５０の構成例を示す図である。
図６に示すように、ブロック制御回路５０は、シフトレジスタ回路５６とバファー回路５８を有する。シフトレジスタ回路５６は、ｎ個のＤフリップフロップ（Ｄ−ＦＦ）６０（１）、６０（２）、・・・、６０（ｎ）を有し、バッファ回路４４は、Ｄフリップフロップ６０（１）、６０（２）、・・・、６０（ｎ）にそれぞれ対応して設けられたインバータ６２（１）、６２（２）、・・・、６２（ｎ）を有する。Ｄフリップフロップ６０（１）、６０（２）、・・・、６０（ｎ）は、互いに同一の構成であり、それぞれデータ入力端子Ｄと、データ出力端子Ｑと、クロック信号ＣＫ、／ＣＫの入力端子（ＣＫ）、（／ＣＫ）を備えている。また、インバータ６２（１）、６２（２）、・・・、６２（ｎ）は、互いに同一の構成であり、それぞれ直列に接続された５つのインバータ６４を備えている。
【００４５】
Ｄフリップフロップ６０（１）、６０（２）、・・・、６０（ｎ−１）のデータ出力端子Ｑは、それぞれ後段のＤフリップフロップ６０（２）、６０（３）、・・・、６０（ｎ）のデータ入力端子Ｄに接続されている。また、Ｄフリップフロップ６０（１）、６０（２）、・・・、６０（ｎ）のデータ出力端子Ｑは、それぞれインバータ６２（１）、６２（２）、・・・、６２（ｎ）に接続されている。シフトレジスタ回路５６には、図示しない制御信号発生回路からスタートパルスＳＰ、クロック信号ＣＫ、／ＣＫが供給される。そして、シフトレジスタ回路５６及びバファー回路５８の処理によって、インバータ６２（１）、６２（２）、・・・、６２（ｎ）からは、それぞれ液晶表示装置４０が備える表示部４８の第１〜第ｎブロックに対するブロック制御信号Ｖｂが所定のタイミングで出力される。
【００４６】
図７は、ブロック制御回路５０が有するＤフリップフロップ６０（１）の構成例を示す図である。また、図８は、ブロック制御回路５０が有するインバータ６２（１）の構成例を示す図である。
図７に示すように、Ｄフリップフロップ６０（１）は、トランジスタ６４、６５、・・・、７３を備えている。また、図８に示すように、インバータ６２（１）は、トランジスタ７４、７５、・・・、８３を備えている。Ｄフリップフロップ６０（１）が備えるトランジスタ６４、６６、６７のソース端子には、電源電圧ＶＤＤが接続されており、トランジスタ７０、７１、７３のソース端子は、グランド（ＧＮＤ）接続されている。また、トランジスタ６６、７１のドレイン端子には、Ｄフリップフロップ６０（１）のデータ出力端子Ｑが設けられている。Ｄフリップフロップ６０（１）が備えるトランジスタ６５、６９のゲート端子には、図示しない制御信号発生回路からスタートパルスＳＰが与えられる。また、トランジスタ６４、７３のゲート端子には、制御信号発生回路からクロック信号ＣＫが与えられ、トランジスタ６７、７０のゲート端子には、クロック信号／ＣＫが与えられる。
【００４７】
図７に示すＤフリップフロップ６０（１）に対して、例えば、ロウレベルのクロック信号ＣＫ、及び、ハイレベルのクロック信号／ＣＫ、スタートパルスＳＰが与えられた場合、トランジスタ６６、６９、７０がオン状態とされ、データ出力端子Ｑからハイレベル信号が出力される。そして、Ｄフリップフロップ６０（１）のデータ出力端子Ｑから出力されたハイレベル信号は、図８に示すトランジスタ７４、７９のゲート端子に与えられる。
【００４８】
図８に示すインバ−タ６２（１）において、トランジスタ７４、７５、７６、７６、７７、７８のソース端子には、電源電圧ＶＤＤが接続されており、トランジスタ７９、８０、８１、８２、８３のソース端子は、グランド（ＧＮＤ）接続されている。また、トランジスタ７４、７５、７６、７７、７８は、それぞれトランジスタ７９、８０、８１、８２、８３と共にインバータ６４を形成している。例えば、図７に示すＤフリップフロップ６０（１）からインバータ６２（１）に対して、ハイレベル信号が供給された場合、出力端子ｑからロウレベルのブロック制御信号Ｖｂが出力される。
【００４９】
図９は、液晶表示装置４０が備えるゲート制御回路４４、４６の構成例を示す図である。
図９に示すように、ゲート制御回路４４、４６は、双方向スイッチ部８４、シフトレジスタ部８６、マルチプレクサ部８８、及び、出力バファー部９０を有する。
【００５０】
双方向スイッチ部８４は、トランジスタ９１、９２、９３、９４を有する。また、シフトレジスタ部８６は、トランジスタ９５、９６、９７、９８、９９、１００、１０１、１０２、インバータ１０３、１０４、及び、ＮＡＮＤ回路１０５を有する。更に、マルチプレクサ部８８は、ＮＡＮＤ回路１０６、１０７、１０８、１０９を有する。
【００５１】
ＮＡＮＤ回路１０６、１０７、１０８、１０９の一方の入力端子は、それぞれシフトレジスタ部８６の出力部にあたるインバータ１０４に接続されている。また、ＮＡＮＤ回路１０６、１０７、１０８、１０９の他方の入力端子には、それぞれ所定のタイミングで信号ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４が供給される。出力バファー部９０は、インバータ１１０、１１１、１１２、１１３を有する。インバータ１１０、１１１、１１２、１１３は、それぞれマルチプレクサ部８８のＮＡＮＤ回路１０６、１０７、１０８、１０９に接続されている。更に、インバータ１１０、１１１、１１２、１１３は、図２に示す表示部４８内の走査線２６に接続されている。ゲート制御回路４４には、信号ＭＰ１〜ＭＰ４の他、図示しない制御信号発生回路からクロック信号ＣＬ、／ＣＬ、信号ＵＰ、ＤＷ等も供給される。
【００５２】
図９に示すゲート制御回路４４において、例えば、シフトレジスタ部８６からハイレベルの信号が出力され、マルチプレクサ部８８内のＮＡＮＤ回路１０６に対してハイレベルの信号ＭＰ１が供給された場合、ハイレベルの走査信号Ｖｇが図２に示す表示部４８内の走査線２６に供給される。
ここで、液晶表示装置４０は、図３に示す画素セル５２に限らず、以下に示すような画素セル１１４を備える構成としてもよい。
【００５３】
図１０は、本発明の第２実施例である画素セル１１４の構成図である。図１０に示す画素セル１１４は、第１ブロック内のものとする。
図１０に示すように、画素セル１１４は、画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、画素ａＳＷ５４ａ等を有する。画素ａＳＷ５４ａは、ＴＦＴで構成されるＣＭＯＳ型のアナログスイッチである。画素セル１１４内では、ブロック制御線Ｂ１がブロック制御線Ｎとブロック制御線Ｐとから構成されている。ブロック制御線Ｎ、Ｐは、共に信号線２８と平行に配列されている。そして、画素ａＳＷ５４ａが備えるＮ型ＴＦＴのゲート電極は、ブロック制御線Ｎに接続され、画素ａＳＷ５４ａが備えるＰ型ＴＦＴのゲート電極は、ブロック制御線Ｐに接続されている。ブロック制御線Ｎ，Ｐには、電圧極性が互いに逆のブロック制御信号Ｖｂが与えられる。
【００５４】
画素セル１１４が備える画素ＴＦＴ３２、液晶セル３４、及び、蓄積容量３６は、図３に示す画素セル５２が含むものと同一であり、その説明を省略する。なお、画素セル１１４において、画素ａＳＷ５４ａと画素ＴＦＴ３２との間に補助容量Ｃｓｔを設けてもよい。
上記構成の画素セル１１４において、図２に示すゲート制御回路４４、４６から与えられた走査信号Ｖｇは、画素ＴＦＴ３２のゲート電極に入力して画素ＴＦＴ３２をオン状態とする。また、ブロック制御回路５０から与えられたブロック制御信号Ｖｂは、ブロック制御線Ｎ，Ｐを介して画素ａＳＷ５４ａの２つのゲート電極に入力して画素ａＳＷ５４ａをオン状態とする。そして、ビデオ信号線Ｄ１〜Ｄｍから与えられた表示信号Ｖｓは、オン状態の画素ａＳＷ５４ａ及び画素ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【００５５】
続いて、本発明の第３実施例である液晶表示装置１２０について説明する。
図１１は、本発明の第３実施例である液晶表示装置１２０の構成図である。
図１１に示すように、液晶表示装置１２０は、ゲート制御回路４４、ブロック制御回路５０、及び、表示部１２２等を有する。なお、ゲート制御回路４４及びブロック制御回路５０は、本発明の第１実施例の液晶表示装置４０が備えるものと同様であり、その説明を省略する。ゲート制御回路４４とブロック制御回路５０は、表示部１２２に対して同じ側に設けてもよい。
【００５６】
表示部１２２は、ｎ個の第１〜第ｎブロックに分割されている。また、表示部１２２内には、マトリクス状に複数の走査線２６と信号線２８が配列されている。そして、走査線２６と信号線２８の各交点には、画素セル１２４が配設されている。各ブロック内の画素セル１２４には、それぞれ信号線２８を介してビデオ信号線Ｄ１〜Ｄｍの何れかが接続されている。例えば、第１ブロック内において第１列目に配列された画素セル１２４は、ビデオ信号線Ｄ１に接続されており、第２列目に配列された画素セル１２４は、ビデオ信号線Ｄ２に接続されており、第ｍ列目に配列された画素セル１２４は、ビデオ信号線Ｄｍに接続されている。同様に、第２ブロック内において第１列目に配列された画素セル１２４は、ビデオ信号線Ｄ１に接続されており、第ｍ列目に配列された画素セル１２４は、ビデオ信号線Ｄｍに接続されている。従って、表示部１２２の各行に配設された水平画素セル１２４の数は、ｍ×ｎ個である。
【００５７】
表示部１２２内には、ブロック制御線Ｂ１〜Ｂｎが配設されている。このブロック制御線Ｂ１〜Ｂｎは、表示部１２２の各行毎にそれぞれ配設されている。そして、ブロック制御回路５０と、第１〜第ｎブロック内の画素セル１２４は、それぞれブロック制御線Ｂ１〜Ｂｎを介して接続されている。すなわち、例えば、第１ブロックの第１行目に配設された画素セル１２４と第２行目に配設された画素セル１２４は、それぞれ異なるブロック制御線Ｂ１を介してブロック制御回路５０と接続されており、第２ブロックの第１行目に配設された画素セル１２４と第２行目に配設された画素セル１２４は、それぞれ異なるブロック制御線Ｂ２を介してブロック制御回路５０と接続されており、第ｎブロックの第１行目に配設された画素セル１２４と第２行目に配設された画素セル１２４は、それぞれ異なるブロック制御線Ｂｎを介してブロック制御回路５０と接続されている。
【００５８】
上述の如く、液晶表示装置１２０におけるブロック制御線Ｂ１〜Ｂｎは、それぞれ１つのブロック内の１行分の画素セル１２４のみに接続されているので、本実施例の液晶表示装置１２０が備えるブロック制御回路５０の出力負荷は、第１実施例の液晶表示装置４０が備えるブロック制御回路５０の出力負荷に比して軽い。
【００５９】
図１１に示すブロック制御回路５０は、ブロック制御信号Ｖｂを生成する。そして、ブロック制御回路５０は、所定のタイミングで順次ブロック制御線Ｂ１〜Ｂｎを介して第１〜第ｎブロック内の画素セル１２４に対してブロック制御信号Ｖｂを供給する。これによって、第１〜第ｎブロックは、順次活性化される。また、画素セル１２４には、所定のタイミングでゲート制御回路４４から走査線２６を介して走査信号Ｖｇが供給され、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介して表示信号Ｖｓが供給される。
【００６０】
図１２は、表示部１２２の第１ブロック内における画素セル１２４の構成図である。
図１２に示すように、画素セル１２４は、画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、画素ａＳＷ５４等を有する。また、画素セル１２４内では、ブロック制御線Ｂ１が走査線２６と平行に配列されている。そして、画素セル１２４が備える画素ａＳＷ５４のソース電極は信号線２８に接続され、ドレイン電極は画素ＴＦＴ３２のソース電極に接続されている。また、画素ａＳＷ５４のゲート電極は、走査線２６と並設されたブロック制御線Ｂ１に接続されている。
【００６１】
画素セル１２４が備える画素ＴＦＴ３２、液晶セル３４、及び、蓄積容量３６は、第１実施例の液晶表示装置４０内の画素セル５２が含むものと同一であり、その説明を省略する。なお、画素セル１２４において、画素ａＳＷ５４と画素ＴＦＴ３２との間に補助容量Ｃｓｔを設けてもよい。
上記構成の画素セル１２４において、ゲート制御回路４４から与えられた走査信号Ｖｇは、画素ＴＦＴ３２のゲート電極に入力して画素ＴＦＴ３２をオン状態とする。また、ブロック制御回路５０から与えられたブロック制御信号Ｖｂは、画素ａＳＷ５４のゲート電極に入力して画素ａＳＷ５４をオン状態とする。そして、ビデオ信号線Ｄ１〜Ｄｍから与えられた表示信号Ｖｓは、オン状態の画素ａＳＷ５４及び画素ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【００６２】
なお、本実施例の液晶表示装置１２０の動作タイミングは、図５に示す第１実施例の液晶表示装置４０の動作タイミングと同様であり、その説明を省略する。
上述の如く、本実施例の液晶表示装置１２０では、第１実施例の液晶表示装置４０と同様に、画素ａＳＷ５４が表示部１２２内の画素セル１２４毎に分散して設けられているので、表示部１２２の周辺にアナログスイッチを集中して設ける必要が無い。このため、液晶表示装置１２０の額縁サイズの縮小化が実現される。
【００６３】
また、液晶表示装置１２０では、各画素ａＳＷ５４に対して画素ＴＦＴ３２が１つだけ接続されているので、各画素ａＳＷ５４の負荷が小さい。このため、従来例に比して画素ａＳＷ５４のチャネル幅Ｗを狭くすることができる。画素ａＳＷ５４のチャネル幅Ｗを狭くすることで、液晶表示装置１２０の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、本実施例では、従来例に比して画素ａＳＷ５４のチャネル幅Ｗが狭いため、液晶表示装置１２０の動作時の画素ａＳＷ５４の発熱や劣化が抑制される。従って、液晶表示装置１２０の信頼性の向上が実現される。
【００６４】
更に、本実施例の液晶表示装置１２０では、画素ａＳＷ５４が画素セル１２４毎に分散して設けられているので、画素ａＳＷ５４を構成するＴＦＴの特性のバラツキに起因して、画素セル１２４の列毎に表示信号Ｖｓの有効書き込み時間が異なるということがない。従って、本実施例の液晶表示装置１２０では、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示が行われる。
【００６５】
ここで、液晶表示装置１２０は、図１２に示す画素セル１２４に限らず、以下に示すような画素セル１２６を備える構成としてもよい。
図１３は、本発明の第４実施例である画素セル１２６の構成図である。図１３に示す画素セル１２６は、液晶表示装置１２０が備える表示部１２２の第１ブロック内に設けられているものとする。
【００６６】
図１３に示すように、画素セル１２６は、画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、画素ａＳＷ５４ａ等を有する。画素セル１２６内では、ブロック制御線Ｂ１がブロック制御線Ｎとブロック制御線Ｐとから構成される。ブロック制御線Ｎ、Ｐは、共に走査線２６と平行に配列されている。そして、画素ａＳＷ５４ａが備えるＮ型ＴＦＴのゲート電極は、ブロック制御線Ｎに接続され、画素ａＳＷ５４ａが備えるＰ型ＴＦＴのゲート電極は、ブロック制御線Ｐに接続されている。ブロック制御線Ｎ，Ｐには、電圧極性が互いに逆のブロック制御信号Ｖｂが与えられる。
【００６７】
画素セル１２６が備える画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、画素ａＳＷ５４ａは、図１０に示す画素セル１１４が含むものと同一であり、その説明を省略する。なお、画素セル１２６において、画素ａＳＷ５４ａと画素ＴＦＴ３２との間に補助容量Ｃｓｔを設けてもよい。
上記構成の画素セル１２６において、図１１に示すゲート制御回路４４から与えられた走査信号Ｖｇは、画素ＴＦＴ３２のゲート電極に入力して画素ＴＦＴ３２をオン状態とする。また、ブロック制御回路５０から与えられたブロック制御信号Ｖｂは、ブロック制御線Ｎ，Ｐを介して画素ａＳＷ５４ａの２つのゲート電極に入力して画素ａＳＷ５４ａをオン状態とする。そして、ビデオ信号線Ｄ１〜Ｄｍから与えられた表示信号Ｖｓは、オン状態の画素ａＳＷ５４ａ及び画素ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【００６８】
続いて、本発明の第５実施例である液晶表示装置１３０について説明する。
図１４は、液晶表示装置１３０の構成図である。
図１４に示すように、液晶表示装置１３０は、外部ドライバＬＳＩ１３２、ゲート制御回路１３４、１３６、及び、表示部１３８等を有するＳＶＧＡ(Super Video Graphics Array)型の液晶表示装置である。
【００６９】
外部ドライバＬＳＩ１３２は、３００本の共通信号線Ｄ００１〜Ｄ３００を介して表示部１３８と接続されている。外部ドライバＬＳＩ１３２は、周知のデジタルドライバであり、例えば、８ビットのデジタルポートを備えている。外部ドライバＬＳＩ１３２は、図示しない外部から与えられたシリアルデジタル信号を並列デジタル信号に変換し、更に、液晶表示（レベル調整、階調発生及び極性反転）信号に変換した後、液晶表示信号Ｖｓを出力する。
【００７０】
表示部１３８は、８つの第１〜第８ブロックに分割されている。第１〜第８ブロック内には、それぞれマトリクス状に６００本の走査線Ｇ００１〜Ｇ６００と、３００本の信号線ｄ００１〜ｄ３００が配列されている。従って、表示部１３８における１ブロックの幅は、それぞれ３００ビットである。走査線Ｇ００１〜Ｇ６００と信号線ｄ００１〜ｄ３００の各交点には、画素セル１４０が配設されている。
【００７１】
各ブロック内の信号線ｄ００１〜ｄ３００は、それぞれ共通信号線Ｄ００１〜Ｄ３００の何れかに接続されている。例えば、第１ブロック内において第１列目に配列された信号線ｄ００１は、ビデオ信号線Ｄ００１に接続されており、第２列目に配列された信号線ｄ００２は、ビデオ信号線Ｄ００２に接続されており、第３００列目に配列された信号線ｄ３００は、ビデオ信号線Ｄ３００に接続されている。従って、表示部１３８における水平画素数ｎは、ｎ＝３００×８＝２４００である。
【００７２】
液晶表示装置１３０の外部には、外部制御回路１４２が設けられている。外部制御回路１４２と、第１〜第８ブロック内の画素セル１４０は、それぞれブロック制御線Ｂ１〜Ｂ８により接続されている。すなわち、例えば、第１ブロック内の全ての画素セル１４０は、ブロック制御線Ｂ１を介して外部制御回路１４２と接続されており、第２ブロック内の全ての画素セル１４０は、ブロック制御線Ｂ２を介して外部制御回路１４２と接続されている。
【００７３】
外部制御回路１４２は、ブロック制御信号Ｖｂを生成する。そして、外部制御回路１４２は、所定のタイミングで順次ブロック制御線Ｂ１〜Ｂｎを介して第１〜第８ブロック内の画素セル１４０に対してブロック制御信号Ｖｂを供給する。これによって、第１〜第８ブロックは、順次活性化される。また、画素セル１４０には、所定のタイミングでゲート制御回路１３４、１３６から走査線Ｇ００１〜Ｇ６００を介して走査信号Ｖｇが供給され、外部ドライバＬＳＩ１３２から共通信号線Ｄ００１〜Ｄ３００及び信号線ｄ００１〜ｄ３００を介して表示信号Ｖｓが供給される。
【００７４】
なお、ゲート制御回路１３４、１３６の構成は、図２に示すゲート制御回路４４、４６の構成と同様であり、その説明を省略する。
図１５は、液晶表示装置１３０が備える表示部１３８内に配設された画素セル１４０の構成図である。ここでは、表示部１３８の第１ブロック内において、１行・１列目に配設された画素セル１４０の構成を示す。
【００７５】
図１５に示すように、画素セル１４０は、ＴＦＴ１、２、液晶セル３４、蓄積容量３６、及び、共通容量線１４４等を有する。また、画素セル１４０内では、ブロック制御線Ｂ１が信号線ｄ００１と平行に配列されている。また、共通容量線１４４は、走査線Ｇ００１と平行に配列されている。画素セル１４０内において、ＴＦＴ２は、アナログスイッチとして機能する。ＴＦＴ２のソース電極は信号線ｄ００１に接続され、ドレイン電極はＴＦＴ１のソース電極に接続されている。また、ＴＦＴ２のゲート電極は、信号線ｄ００１と並設されたブロック制御線Ｂ１に接続されている。
【００７６】
画素セル１４０が備える画素ＴＦＴ３２、液晶セル３４、及び、蓄積容量３６は、第１実施例の液晶表示装置４０内の画素セル５２が含むものと同一であり、その説明を省略する。
画素セル１４０において、図１４に示すゲート制御回路１３４、１３６から与えられた走査信号Ｖｇは、ＴＦＴ１のゲート電極に入力してＴＦＴ１をオン状態とする。また、図１４に示す外部制御回路１４２から与えられたブロック制御信号Ｖｂは、ＴＦＴ２のゲート電極に入力してＴＦＴ２をオン状態とする。そして、外部ドライバＬＳＩ１３２から与えられた表示信号Ｖｓは、オン状態のＴＦＴ２及びＴＦＴ１を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【００７７】
図１６は、表示部１３８の第１ブロック内に配設された画素セル１４０のレイアウト図である。また、図１７は、図１６に示す画素セル１４０のＡ−Ａ’における断面図である。
図１６に示すように、画素セル１４０は、走査線Ｇ００２、信号線ｄ００１、ブロック制御線Ｂ１、共通容量線１４４、ＴＦＴ１、２、蓄積容量３６の他、画素電極１４６、画素コンタクト１４８等を含む。また、図１７に示すように、画素セル１４０は、平坦化膜１５０、層間絶縁膜１５２、下地絶縁膜１５４、ゲート絶縁膜１５６、及び、ガラス基板１５８等の各層を含む。なお、図１６に示すＴＦＴ１、２は、共にシングルゲート構成であるが、ＴＦＴ１、２の一方、又は、両方をダブルゲート構成にしてもよい。
【００７８】
図１６に示すように、ブロック制御線Ｂ１は、信号線ｄ００１と平行に配列され、共通容量線１４４は、走査線Ｇ００２と平行に配列されている。ここで、ブロック制御線Ｂ１と信号線ｄ００１は同じ金属素材で形成され、共通容量線１４４と走査線Ｇ００２は同じ金属素材で形成されているものとする。
なお、ＴＦＴ１、２のチャネル幅Ｗとチャネル長Ｌは、要求されるＴＦＴ１、２のオン電流の大きさに応じて適宜設定される。
【００７９】
図１７に示すように、共通容量線１４４の上下にそれぞれ層間絶縁膜１５２とゲート絶縁膜１５６を設けることによって、蓄積容量３６が並列に形成されている。なお、図１６及び図１７に示す画素セル１４０は、画素電極１４６に透明電極であるＩＴＯ（Indium Tin Oxide ）を使用した透過型の液晶表示装置と、画素電極１４６にアルミニウムを使用した反射型の液晶表示装置の両方に適用可能である。
【００８０】
上述の如く、液晶表示装置１３０では、アナログスイッチであるＴＦＴ２が表示部１３８内の画素セル１４０毎に分散して設けられているので、表示部１３８外にアナログスイッチを集中して設ける必要が無い。このため、第１実施例の液晶表示装置４０等と同様に、液晶表示装置１３０の額縁サイズの縮小化が実現される。
【００８１】
また、液晶表示装置１３０では、各ＴＦＴ２に対してＴＦＴ１が１つだけ接続されているので、各ＴＦＴ２の負荷が小さい。このため、従来例に比してＴＦＴ２のチャネル幅Ｗを狭くすることができる。ＴＦＴ２のチャネル幅Ｗを狭くすることで、液晶表示装置１３０の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、本実施例は、従来例に比してＴＦＴ２のチャネル幅Ｗが狭いため、液晶表示装置１３０の動作時におけるＴＦＴ２の発熱や劣化が抑制される。従って、液晶表示装置１３０の信頼性の向上が実現される。
【００８２】
更に、本実施例の液晶表示装置１３０では、アナログスイッチであるＴＦＴ２が画素セル１４０毎に分散して設けられているので、ＴＦＴ２の特性のバラツキに起因して、画素セル１４０の列毎に表示信号Ｖｓの有効書き込み時間が異なるということがない。従って、本実施例の液晶表示装置１３０では、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示が行われる。
【００８３】
図１４〜図１７を用いて説明した液晶表示装置１３０は、例えば、以下のように動作する。
図１８は、第３実施例の液晶表示装置１３０の動作タイミング図である。
図１８に示すように、図１４に示す表示部１３８に対してゲート制御回路１３４、１３６から走査線Ｇ００１を介してハイレベルの走査信号Ｖｇが供給されると、先ず、１ブロック制御期間Ｔｂ（例えば、２．５μｓ）の間、第１ブロックの画素セル１４０内のアナログスイッチであるＴＦＴ２に対して外部制御回路１４２からハイレベルのブロック制御信号Ｖｂが供給される。この結果、第１ブロックの画素セル１４０内のＴＦＴ２及びＴＦＴ１は、オン状態とされる。この時、第１ブロックの画素セル１４０には、外部ドライバＬＳＩ１３２から信号線ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第１ブロックの画素セル１４０内においてオン状態とされたＴＦＴ２及びＴＦＴ１を介して液晶セル３４及び蓄積容量３６に書き込まれる。
【００８４】
次に、１ブロック制御期間Ｔｂの間、第１ブロックの隣にある第２ブロック内の第１行目のＴＦＴ２に対して外部制御回路１４２からハイベルのブロック制御信号Ｖｂが供給される。この結果、第２ブロックの画素セル１４０内のＴＦＴ２及びＴＦＴ１は、オン状態とされる。この時、第２ブロックの画素セル１４０には、外部ドライバＬＳＩ１３２から信号線ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第２ブロックの画素セル１４０内においてオン状態とされたＴＦＴ２及びＴＦＴ１を介して液晶セル３４及び蓄積容量３６に書き込まれる。
【００８５】
上記のような動作が繰り返され、第８ブロック内の第１行目の画素セル１４０が備える液晶セル３４及び蓄積容量３６にも表示信号Ｖｓが書き込まれると、次に、ブランキング期間Ｔｂｋ（例えば、５．０μｓ）となる。そして、ブランキング期間Ｔｂｋの開始後、時間Ｔｂが経過すると、表示部１３８に供給される走査信号Ｖｇはロウレベルとされ、１水平走査期間Ｔｈ（例えば、２５μｓ）が終了とされる。１水平走査期間Ｔｈが終了すると、次の走査線Ｇ００２の走査が行なわれ、再び、第１ブロックから第８ブロックまで順次表示信号Ｖｓが与えられていく。
【００８６】
ここで、図１８の走査信号Ｖｇの波形に示すＴｏｎ（＜１．２μｓ）及びＴｏｆｆ（＜１．２μｓ）は、それぞれ走査信号Ｖｇの立ち上がり時間と立ち下がり時間を示す。また、ブランキング期間Ｔｂｋは、１ブロック制御期間Ｔｂより十分に長く、Ｔｂｋ＞Ｔｂ＋Ｔｏｎ＋Ｔｏｆｆとする。
図１９は、液晶表示装置１３０の実装例を示す図である。
【００８７】
図１９に示すように、液晶表示装置１３０は、１５０段のゲートドライバ（ゲート制御回路）１３４、１３６、表示部１３８、ＰＴ板（プリント基板）１６０、コモン電極１６２、コネクタ１６４、ＴＡＢ−ＩＣ１６６、制御ＩＣ１６８、及び、共通信号線Ｄ００１〜Ｄ３００等を有する。
ＴＡＢ−ＩＣ１６６は、図１４の外部ドライバＬＳＩ１３２に相当するＩＣチップである。ＰＴ板１６０に設けられた制御ＩＣ１６８は、内部に図示しないゲートアレイ、ラインメモリ、及び、タイミング回路等を含み、液晶表示装置１３０内の各部を制御する。ＰＴ板１６０は、表示部１３８と同一平面に設けられている。このため、液晶表示装置１３０の薄型化が実現されている。なお、液晶表示装置１３０が大型の場合、ＴＡＢ−ＩＣ１６６を２個以上設けるようにしてもよい。例えば、液晶表示装置１３０が備える表示部１３８が画素数１６００×１２００のＵＸＧＡ(Ultra eXtended Graphics Array) 型や、画素数２０４８×１５３６のＱＸＧＡ(Quadrable eXtended Graphics Array) 型のような大型超高詳細パネルの場合、２個以上のＴＡＢ−ＩＣ１６６を設けることにより、ＴＡＢ−ＩＣ１６６の駆動能力不足の解消や共通信号線Ｄ００１〜Ｄ３００の負荷の軽減を図ることができる。
【００８８】
なお、上記第１〜第５実施例で示したアナログスイッチである画素ａＳＷ５４、画素ａＳＷ５４ａ、ＴＦＴ２を点順次駆動される液晶表示装置に適用してもよい。
続いて、本発明の第６実施例である液晶表示装置１８０について説明する。
図２０は、第６実施例の液晶表示装置１８０を説明するための原理図である。
【００８９】
図２０に示すように、第６実施例の液晶表示装置１８０では、１本の走査線２６がｎ分割され、それぞれがｎ本のブロック制御線Ｂ１〜Ｂｎの何れかに接続されている点に特徴を有する。このような構成では、ブロック制御線Ｂ１〜Ｂｎを介してブロック制御信号Ｖｂを供給し、走査線２６に接続された図示しない画素セルを制御することが可能となる。すなわち、液晶表示装置１８０においてアナログスイッチは不要となり、液晶表示装置１８０の更なる小型化が可能となる。
【００９０】
図２１は、液晶表示装置１８０が備える表示部１７０の原理図である。
図２１に示すように、表示部１７０は、ｎ個の第１〜第ｎブロックに分割されている。また、表示部１７０内には、マトリクス状にｎ本のブロック制御線Ｂ１〜Ｂｎと信号線２８が配列されている。ブロック制御線Ｂ１〜Ｂｎは、表示部１７０の各行毎にそれぞれ配列されている。また、信号線２８は、各ブロックにｍ本ずつ配列されている。そして、ブロック制御線Ｂ１〜Ｂｎと信号線２８の各交点には、画素セル１７２が配設されている。従って、表示部１７０の１行あたりの水平画素セル数はｍ×ｎ個である。
【００９１】
画素セル１７２は、画素ＴＦＴ３２、画素セル３４、及び、蓄積容量３６を有する。画素ＴＦＴ３２のゲート電極は、ブロック制御線Ｂ１〜Ｂｎの何れかに接続され、ソース電極は信号線２８に接続され、ドレイン電極は画素セル３４及び蓄積容量３６に接続されている。より具体的には、例えば、第１ブロックの第１行目に配設された画素ＴＦＴ３２のゲート電極は、第１行目に配設されたブロック制御線Ｂ１に接続され、第１ブロックの第２行目に配設された画素ＴＦＴ３２のゲート電極は、第２行目に配設されたブロック制御線Ｂ１に接続されている。また、第２ブロックの第１行目に配設された画素ＴＦＴ３２のゲート電極は、第１行目に配設されたブロック制御線Ｂ２に接続され、第２ブロックの第２行目に配設された画素ＴＦＴ３２のゲート電極は、第２行目に配設されたブロック制御線Ｂ２に接続されている。
【００９２】
図２２は、第６実施例である液晶表示装置１８０の構成図である。
図２２に示すように、液晶表示装置１８０は、ブロック制御回路１８２、１８４、及び、表示部１７０等を有する。表示部１７０内の信号線２８には、ビデオ信号線Ｄ１〜Ｄｍの何れかが接続されている。例えば、各ブロックの第１列目に配列された信号線２８にはビデオ信号線Ｄ１が接続され、第２列目に配列された信号線２８にはビデオ信号線Ｄ２が接続され、第ｍ列目に配列された信号線２８にはビデオ信号線Ｄｍが接続されている。なお、図２２に示す液晶表示装置１８０が備える画素セル１７２は、２つの画素ＴＦＴ３２を有するダブルゲートタイプの画素セルである。
【００９３】
図２２に示すブロック制御回路１８２、１８４は、ブロック制御信号Ｖｂを生成する。そして、ブロック制御回路１８２、１８４は、所定のタイミングで順次ブロック制御線Ｂ１〜Ｂｎを介して第１〜第ｎブロック内の画素セル１７２に対してブロック制御信号Ｖｂを供給する。これによって、第１〜第ｎブロックは順次活性化される。また、画素セル１７２には、所定のタイミングでビデオ信号線Ｄ１〜Ｄｍから信号線２８を介して表示信号Ｖｓが供給される。
【００９４】
続いて、図２２及び図２３を用いて液晶表示装置１８０の動作説明を行う。
図２３は、液晶表示装置１８０の動作タイミング図である。
図２３に示すように、先ず、１ブロック制御期間Ｔｂの間、図２２に示すブロック制御回路１８２、１８４からブロック制御線Ｂ１を介してハイレベルのブロック制御信号Ｖｂが供給され、第１ブロック内の画素セル１７０が活性化される。この時、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介してブロックＢ１内の画素セル１７２に表示信号Ｖｓが供給される。この結果、第１ブロックに配設された画素セル１７２内の液晶セル３４及び蓄積容量３６に表示信号Ｖｓが書き込まれる。
【００９５】
次に、１ブロック制御期間Ｔｂの間、第１ブロックの隣にある第２ブロック内の画素セル１７２に対してハイレベルのブロック制御信号Ｖｂが供給され、第２ブロック内の画素セル１７２が活性化される。この時、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介して第２ブロック内の画素セル１７２に表示信号Ｖｓが供給される。この結果、第２ブロックに配設された画素セル１７２内の液晶セル３４及び蓄積容量３６に表示信号Ｖｓが書き込まれる。
【００９６】
上記のような動作が繰り返され、第ｎブロック内の液晶セル３４及び蓄積容量３６にも表示信号Ｖｓが書き込まれると、次に、ブランキング期間Ｔｂｋとなる。そして、ブランキング期間Ｔｂｋの開始後、時間Ｔｂｋが経過すると、１水平走査期間Ｔｈが終了とされる。１水平走査期間Ｔｈが終了すると、次の走査が行われ、再び第１ブロックから第ｎブロックまで順次表示信号Ｖｓが与えられていく。
【００９７】
上述の如く、液晶表示装置１８０では、表示部１７０がｎブロックに分割され、各ブロック内の画素セル１７２は、ブロック制御線Ｂ１〜Ｂｎを介して与えられるブロック制御信号Ｖｂによってそれぞれ制御される。このため、液晶表示装置１８０内にアナログスイッチや信号線側駆動回路を設ける必要が無い。従って、液晶表示装置１８０の更なる小型化、軽量化が実現される。
【００９８】
図２４は、本発明の第７実施例の液晶表示装置１９０の構成図である。液晶表示装置１９０は、ＳＶＧＡ(Super Video Graphics Array)型の液晶表示装置であり、第６実施例の液晶表示装置１８０の具体的応用例を示す。
図２４に示すように、液晶表示装置１９０は、表示信号供給回路１９２、左側ドライバ１９４、右側ドライバ１９６、及び、表示部１９８等を有する。表示信号供給回路１９２は、図１４に示す外部ドライバＬＳＩ１３２に相当する表示信号Ｖｓの供給回路である。表示部１９８は、８つの第１〜第８ブロックに分割されている。また、表示部１９８内には、、マトリクス状にブロック制御線Ｂ１〜Ｂ８と信号線ｄ００１〜ｄ３００が配列されている。第１〜第４ブロック内のブロック制御線Ｂ１〜Ｂ４は、左側ドライバ１９４に接続され、第５〜第８ブロック内のブロック制御線Ｂ５〜Ｂ８は、右側ドライバ１９６に接続されている。また、各ブロックに配列された信号線ｄ００１〜ｄ３００は、それぞれ表示部１９８外で対応するビデオ信号線（共通信号線）Ｄ００１〜Ｄ３００に接続されている。
【００９９】
図２５は、第７実施例の液晶表示装置１９０が備える表示部１９８の構成図である。
図２５に示すように、表示部１９８は、８つの第１〜第８ブロックに分割されている。ブロック制御線Ｂ１〜Ｂ８は、表示部１９８の画素セル行毎にそれぞれ配設されている。ブロック制御線Ｂ１〜Ｂ８と信号線ｄ００１〜ｄ３００の各交点には、画素セル２００が配設されている。表示部１９８における水平画素数ｎは、ｎ＝３００×８＝２４００である。
【０１００】
画素セル２００は、画素ＴＦＴ３２と画素セル３４、蓄積容量３６を有する。画素ＴＦＴ３２のゲート電極は、ブロック制御線Ｂ１〜Ｂ８の何れかに接続され、ソース電極は信号線ｄ００１〜ｄ３００の何れかに接続され、ドレイン電極は画素セル３４及び蓄積容量３６に接続されている。より具体的には、例えば、第１ブロックの第１行目に配設された画素セル２００のゲート電極は、第１行目に配設されたブロック制御線Ｂ１に接続され、第１ブロックの第２行目に配設された画素セル２００のゲート電極は、第２行目に配設されたブロック制御線Ｂ１に接続されている。また、第２ブロックの第１行目に配設された画素セル２００のゲート電極は、第１行目に配設されたブロック制御線Ｂ２に接続され、第２ブロックの第２行目に配設された画素セル２００のゲート電極は、第２行目に配設されたブロック制御線Ｂ２に接続されている。同様に、第５ブロックの第１行目に配設された画素セル２００のゲート電極は、第１行目に配設されたブロック制御線Ｂ５に接続され、第５ブロックの第２行目に配設された画素セル２００のゲート電極は、第２行目に配設されたブロック制御線Ｂ５に接続されている。また、第６ブロックの第１行目に配設された画素セル２００のゲート電極は、第１行目に配設されたブロック制御線Ｂ６に接続され、第２ブロックの第２行目に配設された画素セル２００のゲート電極は、第２行目に配設されたブロック制御線Ｂ６に接続されている。
【０１０１】
また、各ブロックの第１列目に配列された画素セル２００は、信号線ｄ００１に接続され、第２列目に接続された画素セル２００は、信号線ｄ００２に接続されている。また、各ブロックの第３００列目に接続された画素セル２００は、信号線ｄ３００に接続されている。なお、画素セル２００は、図２２に示すようなダブルゲートタイプとしてもよい。
【０１０２】
上述の如く、液晶表示装置１９０では、表示部１９８が８ブロックに分割され、各ブロック内の画素セル２００は、ブロック制御線Ｂ１〜Ｂ８を介して与えられるブロック制御信号Ｖｂによってそれぞれ制御される。このため、液晶表示装置１９０内にアナログスイッチや信号線側駆動回路を設ける必要が無い。また、第１〜第４ブロック内の画素セル２００は、ブロック制御線Ｂ１〜Ｂ４を介して左側ドライバ１９４により制御され、第５〜第８ブロック内の画素セル２００は、ブロック制御線Ｂ５〜Ｂ８を介して右側ドライバ１９６によって制御される。このように、各画素セル２００内には、ブロック制御線Ｂ１〜Ｂ４、又は、ブロック制御線Ｂ５〜Ｂ８の何れか一方の４本のみを配設すればよく、画素セル２００の面積の縮小化が可能である。従って、第７実施例によれば、液晶表示装置の更なる小型化、軽量化が可能となる。
【０１０３】
次に、図２４〜図２６を用いて液晶表示装置１９０の動作説明を行う。
図２６は、液晶表示装置１９０の動作タイミング図である。
図２６に示すように、表示部１９８に対して左側ドライバ１９４からブロック制御線Ｂ１を介してハイレベルのブロック制御信号Ｖｂが供給されると、先ず、１ブロック制御期間Ｔｂ（例えば、２．５μｓ）の間、第１ブロックの画素セル２００が活性化される。この時、第１ブロック内の画素セル２００には、表示信号供給回路１９２から信号線ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第１ブロックの画素セル２００内の液晶セル３４及び蓄積容量３６に書き込まれる。
【０１０４】
次に、１ブロック制御期間Ｔｂの間、第１ブロックの隣にある第２ブロック内の画素セル２００に対して左側ドライバ１９４からハイベルのブロック制御信号Ｖｂが供給される。この結果、第２ブロックの画素セル２００が活性化される。この時、第２ブロックの画素セル２００には、表示信号供給回路１９２から信号線ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第２ブロックの画素セル２００内の液晶セル３４及び蓄積容量３６に書き込まれる。
【０１０５】
このように第１〜第４ブロック内の画素セル２００は、左側ドライバ１９４から与えられるブロック制御信号Ｖｂにより制御される。そして、第４ブロックの画素セル２００内の液晶セル３４及び蓄積容量３６に表示信号Ｖｓが書き込まれると、次の１ブロック制御期間Ｔｂにおいて、第５ブロック内の画素セル２００に対して右側ドライバ１９６からハイレベルのブロック制御信号Ｖｂが供給される。この時、第５ブロック内の画素セル２００には、表示信号供給回路１９２から信号線ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第５ブロックにおいてオン状態の画素セル２００内の液晶セル３４及び蓄積容量３６に書き込まれる。このように第５〜第８ブロック内の画素セル２００は、右側ドライバ１９６から与えられるブロック制御信号Ｖｂにより制御される。
【０１０６】
上記動作が繰り返され、第８ブロック内の液晶セル３４及び蓄積容量３６にも表示信号Ｖｓが書き込まれると、次に、ブランキング期間Ｔｂｋ（例えば、５．０μｓ）となる。そして、ブランキング期間Ｔｂｋの開始後、時間Ｔｂｋが経過すると、１水平走査期間Ｔｈ（例えば、２５μｓ）が終了とされる。１水平走査期間Ｔｈが終了すると、再び、第１ブロックから第８ブロックまで順次表示信号Ｖｓが与えられていく。
【０１０７】
なお、ブロック制御信号Ｖｂが供給されるブロックの順序は、上記例に限らず、他の順序でブロックが順次活性化されるようにしてもよい。
図２７は、本発明の第８実施例である液晶表示装置２１０の構成図である。
図２７に示すように、液晶表示装置２１０は、ゲート側ドライバ回路２１２、表示部２１４、信号供給線Ｃ１〜Ｃｍ等を有する。
【０１０８】
表示部２１４は、第１〜第ｎブロックに分割されている。表示部２１４内には、複数の走査線２６及び共通信号線Ｄ１〜Ｄｍが互いに平行に配列されている。走査線２６は、ゲート側ドライバ回路２１２に接続されている。また、複数の共通信号線Ｄ１〜Ｄｍは、それぞれ対応する信号供給線Ｃ１〜Ｃｍに接続されている。また、表示部２１４内には、走査線２６及び共通信号線Ｄ１〜Ｄｍに対して垂直に複数の信号線２８が設けられている。更に、走査線２６と信号線２８の各交点には、画素セル２１６が設けられている。信号供給線Ｃ１〜Ｃｍは、例えば、ＴＡＢ−ＩＣ内に設けられており、所定のタイミングで表示信号Ｖｓを表示部２１４内に供給する。液晶表示装置２１０は、例えば、図２に示す液晶表示装置４０と同様にブロック選択順次駆動される。なお、図２７には、各信号供給線Ｃ１〜Ｃｍに対してそれぞれ４本の共通信号線Ｄ１〜Ｄｍが接続されている例を示しているが、表示部２１４内に設けられる共通信号線Ｄ１〜Ｄｍの本数はこれに限らず、垂直画素セル数に応じて適宜設定されるものとする。
【０１０９】
上述の如く、液晶表示装置２１０では、共通信号線Ｄ１〜Ｄｍは、表示部２１４内に分散して設けられている。このため、液晶表示装置２１０の額縁サイズの更なる小型化が実現される。
図２８は、第８実施例の液晶表示装置２１０が備える表示部２１４の構成を説明するための図である。図２８には、表示部２１４内に設けられた４本の共通信号線Ｄ１と信号供給線Ｃ１を代表して示している。
【０１１０】
図２８に示すように、信号供給線Ｃ１には走査線２６と平行に配列された４本の共通信号線Ｄ１が接続されている。また、４本の共通信号線Ｄ１は、それぞれ各ブロックの１列目に配列された信号線２８に接続されている。すなわち、１本の共通信号線Ｄ１は、各ブロック内の１列目に配列された合計ｎ個の画素セル２１６と接続されている。このような構成の表示部２１４では、画素セル２１６に対して複数のルートで表示信号Ｖｓが供給される。この結果、表示部２１４の配線抵抗が小さくなり、表示部２１４の上側と下側の抵抗値が平均化される。従って、表示部２１４へ供給される表示信号Ｖｓのフレーム反転時における表示部２１４の上下の抵抗値の差に起因した上下傾斜表示が抑制される。また、表示部２１４では、画素セル２１６に対して、複数のルートで表示信号Ｖｓが供給されるので冗長性が確保されている。
【０１１１】
図２９は、第８実施例の液晶表示装置２１０が備える画素セル２１６の構成図である。ここでは、共通信号線Ｄ１に接続された画素セル２１６の構成を示す。
図２９に示すように、画素セル２１６は、画素ＴＦＴ２１８、液晶セル３４、蓄積容量３６等を有する。画素セル２１６内では、走査線２６と共通信号線Ｄ１が平行に配列されており、信号線２８と共通信号線Ｄ１が互いに垂直に配列されている。また、画素セル２１６内において、信号線２８と共通信号線Ｄ１は接続されている。画素ＴＦＴ２１８のゲート電極は走査線２６に接続され、画素ＴＦＴ２１８のソース電極は信号線２８に接続され、画素ＴＦＴ２１８のドレイン電極は液晶セル３４及び蓄積容量３６に接続されている。
【０１１２】
液晶表示装置２１０の駆動時に図２８に示す信号供給線Ｃ１から供給された表示信号Ｖｓは、画素セル２１６内において共通信号線Ｄ１に接続された信号線２８から走査信号Ｖｇによってオン状態とされた画素ＴＦＴ２１８を介して液晶セル３４及び蓄積容量３６に書き込まれる。そして、書き込まれた信号電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【０１１３】
図３０は、本発明の第９実施例の液晶表示装置２２０の構成図である。液晶表示装置２２０は、ＸＧＡ(eXtended Graphics Array) 型の液晶表示装置であり、第８実施例の液晶表示装置２１０の具体的応用例である。
図３０に示すように、液晶表示装置２２０は、ゲート制御回路２２２、表示部２２４等を有する。表示部２２４は、第１〜第８ブロックに分割されている。また、表示部２２４内には、マトリクス状に７６８本（３８４本×２）の走査線２６、及び、３０７２本（３８４本×８ブロック）の信号線２８が配列されている。また、表示部２２４の上半分と下半分には、それぞれ走査線２６と平行に共通信号線Ｄ００１〜Ｄ３８４が配列されている。
【０１１４】
表示部２２４の上半分に配列された共通信号線Ｄ００１〜Ｄ３８４は、ＴＡＢ−ＩＣ２２３に接続され、表示部２２４の下半分に配列された共通信号線Ｄ００１〜Ｄ３８４は、ＴＡＢ−ＩＣ２２５に接続されている。一方、７６８本の走査線２６は、ゲート制御回路２２２に接続されている。また、ゲート制御回路２２２には、ゲート制御回路引き出し線２２１が接続されている。
【０１１５】
表示部２２４内において、走査線２６と信号線２８との各交点には、画素セル２２６が設けられている。また、各ブロック内の画素セル２２６には、それぞれブロック制御線Ｂ１〜Ｂ８が接続されている。例えば、第１ブロック内の画素セル２２６には、ブロック制御線Ｂ１が接続され、第２ブロック内の画素セル２２６には、ブロック制御線Ｂ２が接続され、第８ブロック内の画素セル２２６には、ブロック制御信号Ｂ８が接続されている。各ブロック内の画素セル２２６には、図示しないブロック制御回路から所定のタイミングでブロック制御線Ｂ１〜Ｂ８を介してそれぞれブロック制御信号Ｖｓが供給される。液晶表示装置２１０は、例えば、図２に示す液晶表示装置４０と同様にブロック選択順次駆動される。
【０１１６】
上述の如く、液晶表示装置２２０では、共通信号線Ｄ００１〜Ｄ３００は、表示部２２４内に分散して設けられている。このため、液晶表示装置２２０の額縁サイズの更なる小型化が実現される。
図３１は、第９実施例の液晶表示装置２２０が備える表示部２２４の構成を説明するための図である。図３１には、表示部２２４内に設けられた共通信号線Ｄ００１、Ｄ３８４と信号供給線Ｃ００１、Ｃ３８４を代表して示している。
【０１１７】
図３１に示すように、表示部２２４は、第１〜第８ブロックに分割されている。そして、各ブロックには、信号線ｄ００１〜ｄ３８４が配列されている。共通信号線Ｄ００１、Ｄ３８４は、それぞれ信号供給線Ｃ００１、Ｃ３８４に接続されている。また、共通信号線Ｄ００１、Ｄ３８４は、それぞれ対応する信号線２８に接続されている。
【０１１８】
表示部２２４の上半分では、上側から順に共通信号線Ｄ００１、・・・、Ｄ３８４が配列されている。そして、共通信号線Ｄ００１は、各ブロックの第１列目に配列された８本の信号線ｄ００１と接続されており、共通信号線Ｄ３８４は、各ブロックの第３８４列目に配列された８本の信号線ｄ３８４と接続されている。一方、表示部２２４の下半分では、上側から順に共通信号線Ｄ３８４、・・・、Ｄ００１が配列されている。そして、共通信号線Ｄ００１は、各ブロックの第１列目に配列された８本の信号線ｄ００１と接続されており、共通信号線Ｄ３８４は、各ブロックの第３８４列目に配列された８本の信号線ｄ３８４と接続されている。このように、表示部２２４では、共通信号線Ｄ００１、・・・、Ｄ３８４が上下対称に配列されている。
【０１１９】
なお、表示部２２４内に設けられる共通信号線Ｄ００１〜Ｄ３８４の本数は、垂直画素セル数に応じて決定される。
このような構成の表示部２２４では、画素セル２２６に対して複数のルートで表示信号Ｖｓが供給される。この結果、表示部２２４の配線抵抗が小さくなり、表示部２２４の上側と下側の抵抗値が平均化される。従って、表示部２２４へ供給される表示信号Ｖｓのフレーム反転時における表示部２２４の上下の抵抗値の差に起因した上下傾斜表示が抑制される。また、画素セル２２６に対して、複数のルートで表示信号Ｖｓが供給されるので冗長性が確保されている。
【０１２０】
図３２は、第９実施例の液晶表示装置２２０が備える画素セル２２６の構成図である。ここでは、表示部２２４の第１ブロック内の１行目に配設された画素セル２２６の構成を示す。
図３２に示すように、画素セル２２６は、ＴＦＴ１、２、液晶セル３４、蓄積容量３６等を有する。画素セル２２６内では、走査線２６と共通信号線Ｄ１及び共通容量線２２８が平行に配列されており、信号線２８とブロック制御線Ｂ１が共通信号線Ｄ１に対して垂直に配列されている。また、画素セル２２６内では、信号線２８と共通信号線Ｄ１は接続されている。
【０１２１】
ＴＦＴ１のゲート電極は走査線２６に接続され、ドレイン電極は液晶セル３４と蓄積容量３６に接続されている。また、ＴＦＴ２のゲート電極は、ブロック制御線Ｂ１に接続され、ソース電極は信号線２８に接続され、ドレイン電極はＴＦＴ１に接続されている。図３０に示すＴＡＢ−ＩＣ２３３から供給された表示信号Ｖｓは、画素セル２２６内において、共通信号線Ｄ１に接続された信号線２８に与えられ、更に、ブロック制御信号Ｖｂによりオン状態とされたＴＦＴ２及び走査信号Ｖｇによりオン状態とされたＴＦＴ１を介して液晶セル３４及び蓄積容量３６に書き込まれる。そして、書き込まれた信号電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【０１２２】
図３３は、第９実施例の液晶表示装置２２０が備える画素セル２２６のレイアウト図である。ここでは、表示部２２４の第１行目に配列された画素セル２２６のレイアウトを示す。
図３３に示すように、画素セル２２６は、走査線２６、信号線２８、ブロック制御線Ｂ１、共通容量線２２８、共通信号線Ｄ１、ＴＦＴ１、２、蓄積容量３６の他、反射電極２３２、画素コンタクト１４８等を含む。また、信号線２８と共通信号線Ｄ１と交点には、信号線接続点２３０が設けられている。なお、図３３に示すＴＦＴ１、２は、共にシングルゲート構成であるが、ＴＦＴ１、２の一方、又は、両方をダブルゲート構成にしてもよい。
【０１２３】
図３３に示すように、ブロック制御線Ｂ１は、信号線２８と平行に配列され、共通信号線Ｄ１及び共通容量線２２８は、走査線２６と平行に配列されている。画素セル２２６は、走査線２６と平行に設けられた共通信号線Ｄ１を有する点に特徴がある。ここで、ブロック制御線Ｂ１と信号線２８は同じ金属素材で形成され、共通容量線２２８と走査線２６及び共通信号線Ｄ１は同じ金属素材で形成されているものとする。
【０１２４】
なお、ＴＦＴ１、２のチャネル幅Ｗとチャネル長Ｌは、要求されるＴＦＴ１、２のオン電流の大きさに応じて適宜設定される。
図３４は、第９実施例の液晶表示装置２２０の実装例を示す図である。
液晶表示装置２２０は、低温ｐ−ＳｉＴＦＴを用いた反射型液晶表示装置であり、ゲート制御回路２２２、表示部２２４、ＴＡＢ−ＩＣ２２３、２２５、ＴＦＴ基板２４６、及び、対向基板２４８等を有する。
【０１２５】
液晶表示装置２２０の主な仕様を表１に示す。
【０１２６】
【表１】
【０１２７】
液晶表示装置２２０では、従来表示部２２４の周辺に配設されていた図示しない共通信号線Ｄ００１〜Ｄ３８４が表示部２２４内に分散して設けられている。このため、表１に示すように、上下額縁サイズ及び左右額縁サイズが非常に狭い液晶表示装２２０が実現されている。
なお、第６〜第９実施例で説明した本発明の原理は、従来例の液晶表示装置１０のように複数のアナログスイッチ２４が表示部１８外に集中して設けられた液晶表示装置に適用してもよい。
【０１２８】
また、第１〜第９実施例で説明した本発明の原理は、液晶パネル以外のアクティブマトリクス型フラットパネルにも適用してもよい。例えば、本発明の原理は、アクティブ型有機ＥＬ(Electro Luminescent) パネル等の光電変換パネルに適用してもよい。
上記実施例において、画素ＴＦＴ３２、ＴＦＴ１が特許請求の範囲に記載の画素トランジスタに相当し、ブロック制御線Ｂ１〜Ｂｎ、ブロック制御信号Ｖｂ、及び、画素ａＳＷ５４、５４ａがそれぞれ特許請求の範囲に記載のアナログスイッチ制御線、アナログスイッチ制御信号、及び、アナログスイッチに相当する。また、ブロック制御線Ｎ、Ｐがそれぞれ特許請求の範囲に記載の第１及び第２の制御線に相当し、外部制御回路１４２が特許請求の範囲に記載のアナログスイッチ制御回路に相当する。
【０１２９】
【発明の効果】
上述の如く、請求項１〜１１記載の発明では、各画素セル内にアナログスイッチが設けられているので、表示部周辺にアナログスイッチを配設する必要が無く、液晶表示装置の額縁サイズの縮小が可能となる。従って、本発明によれば、液晶表示装置の小型化、軽量化等を実現することができる。
【０１３０】
また、本発明の液晶表示装置では、各画素セル内にアナログスイッチが分散して設けられているので、１つのアナログスイッチに１列分の複数の画素セルが接続された上記従来例に比してアナログスイッチの負荷が小さい。このため、本発明では、従来例に比してアナログスイッチのチャネル幅Ｗを狭くすることができる。アナログスイッチのチャネル幅Ｗを狭くすることで、液晶表示装置の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、アナログスイッチのチャネル幅Ｗが狭いと、液晶表示装置の動作時におけるアナログスイッチの発熱や劣化が抑制される。従って、本発明によれば、液晶表示装置の信頼性の向上を実現することができる。
【０１３１】
更に、本発明の液晶表示装置では、アナログスイッチが画素セル毎に分散して設けられているので、アナログスイッチの特性のバラツキに起因して、画素セルの列毎に表示信号の有効書き込み時間が異なるということがない。従って、本発明の液晶表示装置によれば、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示を実現することができる。
【０１３２】
また、請求項１２及び１３記載の発明では、表示部が複数のブロックに分割され、各ブロック内の画素セルは、対応するブロック制御線を介して与えられるブロック制御信号によってそれぞれ選択的に制御される。このため、本発明の液晶表示装置内には、アナログスイッチや信号線側駆動回路を設ける必要が無い。従って、本発明によれば、液晶表示装置の更なる小型化、軽量化を実現することができる。
【０１３３】
また、請求項１４〜１９記載の発明では、従来表示部の周辺に設けられていた共通信号線が表示部内に分散して設けられているため、液晶表示装置の額縁サイズの更なる小型化が実現される。また、走査信号により選択された画素セルに対して、複数の信号線及び共通信号線を介して表示信号が供給されるので、表示内の配線抵抗が小さくなり、表示部の上側と下側の抵抗値が平均化される。この結果、表示部へ供給される表示信号のフレーム反転時における表示部の上下の抵抗値の差に起因した上下傾斜表示が防止される。
【図面の簡単な説明】
【図１】従来例の液晶表示装置の構成図である。
【図２】本発明の第１実施例である液晶表示装置の構成図である。
【図３】第１実施例の表示部の第１ブロック内に設けられた画素セルの構成図である。
【図４】表示信号Ｖｓ、走査信号Ｖｇ、ブロック制御信号Ｖｂ、及び、画素信号Ｖｐの波形図である。
【図５】第１実施例の液晶表示装置の動作タイミング図である。
【図６】第１実施例の液晶表示装置が備えるブロック制御回路の構成例を示す図である。
【図７】ブロック制御回路が有するＤフリップフロップの構成例を示す図である。
【図８】ブロック制御回路が有するインバータの構成例を示す図である。
【図９】第１実施例の液晶表示装置が備えるゲート制御回路の構成例を示す図である。
【図１０】第２実施例の画素セルの構成図である。
【図１１】第３実施例の液晶表示装置の構成図である。
【図１２】第３実施例の表示部の第１ブロック内に設けられた画素セルの構成図である。
【図１３】第４実施例の画素セルの構成図である。
【図１４】第５実施例の液晶表示装置の構成図である。
【図１５】第５実施例の表示部の第１ブロック内に設けられた画素セルの構成図である。
【図１６】第５実施例の液晶表示装置が備える画素セルのレイアウト図である。
【図１７】第５実施例の液晶表示装置が備える画素セルの断面図である。
【図１８】第５実施例の液晶表示装置の動作タイミング図である。
【図１９】第５実施例の液晶表示装置の実装例を示す図である。
【図２０】第６実施例の液晶表示装置を説明するための原理図である。
【図２１】第６実施例の液晶表示装置が備える表示部の原理図である。
【図２２】第６実施例の液晶表示装置の構成図である。
【図２３】第６実施例の液晶表示装置の動作タイミング図である。
【図２４】第７実施例の液晶表示装置の構成図である。
【図２５】第７実施例の液晶表示装置が備える表示部の構成図である。
【図２６】第７実施例の液晶表示装置の動作タイミング図である。
【図２７】第８実施例の液晶表示装置の構成図である。
【図２８】第８実施例の液晶表示装置が備える表示部の構成を説明するための図である。
【図２９】第８実施例の液晶表示装置が備える画素セルの構成図である。
【図３０】第９実施例の液晶表示装置の構成図である。
【図３１】第９実施例の液晶表示装置が備える表示部の構成を説明するための図である。
【図３２】第９実施例の液晶表示装置が備える画素セルの構成図である。
【図３３】第９実施例の液晶表示装置が備える画素セルのレイアウト図である。
【図３４】第９実施例の液晶表示装置の実装例を示す図である。
【符号の説明】
１０、４０、１２０、１３０、１８０、１９０、２１０、２２０ 液晶表示装置
１２、４２ 信号線側駆動回路
１４、１６ ゲート側駆動回路
１８、４８ 表示部
２０ シフトレジスタ回路
２２ バファー回路
２４ アナログスイッチ
２６ 走査線
２８ 信号線
３０、５２ 画素セル
３２ 画素ＴＦＴ
３４ 液晶セル
３６ 蓄積容量
４４、４６ ゲート制御回路
５０ ブロック制御回路
５４、５４ａ 画素ａＳＷ
５６ シフトレジスタ回路
５８ バファー回路
１３２ 外部ドライバＬＳＩ
１６６、２２３、２２５ ＴＡＢ−ＩＣ
Ｂ１〜Ｂｎ ブロック制御線
Ｄ１〜Ｄｎ ビデオ信号線
Ｖａ アナログスイッチ制御信号
Ｖｂ ブロック制御信号
Ｖｇ 走査信号
Ｖｓ 表示信号
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特に、周辺回路と液晶表示部が同一基板上に形成された周辺回路一体型の液晶表示装置に関する。
近年、液晶表示装置に対する小型化、高詳細化等の要請に伴い、周辺回路と液晶表示部を一体化できるｐ−ＳｉＴＦＴ（poly-Silicone Thin Film Transistor＝ポリシリコン薄膜トランジスタ）を用いた液晶表示装置が注目されている。
【０００２】
【従来の技術】
図１は、従来例の液晶表示装置１０の構成図である。
図１に示すように、液晶表示装置１０は、信号線側駆動回路１２、ゲート側駆動回路１４、１６、及び、液晶表示が行われる表示部１８等を有する。
信号線側駆動回路１２は、シフトレジスタ回路２０、バファー回路２２、及び、ＴＦＴ（Thin Film Transistor）からなるｎ個のアナログスイッチ２４等を含む。ｎ個のアナログスイッチ２４は、表示部１８外に集中して配設されている。
【０００３】
バファー回路２２とアナログスイッチ２４は、ｎ本のアナログスイッチ制御線Ａ１〜Ａｎを介して接続されている。シフトレジスタ回路２０及びバファー回路２２は、図示しない制御信号発生回路から与えられるスタートパルスＳＰ及びクロック信号ＣＫ、／ＣＫに基づいてアナログスイッチ制御信号Ｖａを生成する。生成されたアナログスイッチ制御信号Ｖａは、バファー回路２２からアナログスイッチ制御線Ａ１〜Ａｎを介して対応するアナログスイッチ２４に供給される。アナログスイッチ２４は、アナログスイッチ制御信号Ｖａが供給されるとオン状態となる。表示信号Ｖｓは、ビデオ信号線Ｄ１〜Ｄｍ側からオン状態のアナログスイッチ２４を介して表示部１８内に供給される。また、表示部１８内には、ゲート側駆動回路１４、１６から走査信号Ｖｇが供給される。
【０００４】
表示部１８内には、マトリクス状に複数の走査線２６と信号線２８が配列されている。走査線２６は、ゲート側駆動回路１４、１６に接続され、信号線２８は、それぞれ対応するアナログスイッチ２４に接続されている。また、走査線２６と信号線２８の各交点には、画素セル３０が配設されている。画素セル３０は、ｐ−ＳｉＴＦＴである画素ＴＦＴ３２、液晶セル３４、及び、蓄積容量３６等から構成されている。画素ＴＦＴ３２のゲート電極は走査線２６に接続され、ソース電極は信号線２８に接続され、ドレイン電極は液晶セル３４及び蓄積容量３６に接続されている。
【０００５】
液晶表示装置１０は、いわゆる点順次駆動される。すなわち、液晶表示装置１０の駆動時には、まず、ゲート側駆動回路１４、１６から各走査線２６に順次走査信号Ｖｇが与えられる。そして、走査信号Ｖｇが表示部１８内の対応する画素ＴＦＴ３２のゲート電極に入力することで画素ＴＦＴ３２がオン状態とされる。一方、信号線２８には、ビデオ信号線Ｄ１〜Ｄｍからアナログスイッチ制御信号Ｖａによってオン状態とされたアナログスイッチ２４を介して表示信号Ｖｓが与えられる。そして、表示信号Ｖｓがオン状態の画素ＴＦＴ３２を介して液晶セル３４及び蓄積容量３６に供給されることで液晶表示が行なわれる。液晶セル３４及び蓄積容量３６に供給された表示信号Ｖｓは、再び画素ＴＦＴ３２に走査信号Ｖｇが与えられるまで保持される。
【０００６】
ここで、画素セル３０内の液晶セル３４に対して長時間にわたって直流電圧が供給され続けると、液晶セル３４の劣化を招いてしまう。そこで、従来より、液晶表示装置１０は、極性を所定の周期で反転させた交流電圧によって駆動されている。具体的には、例えば、１フレームが２つのフィールド期間、すなわち、第１フィールド期間と第２フィールド期間に分割されている。そして、第１フィールド期間において正電圧の表示信号Ｖｓが液晶セル３４に供給され、第２フィールド期間において負電圧の表示信号Ｖｓが液晶セル３４に供給される。また、１フィールド期間は、走査線２６の本数と等しい数の水平走査期間に分割され、１水平走査期間毎に上方の走査線２６から順次走査信号Ｖｇが供給されていく。
【０００７】
【発明が解決しようとする課題】
上記従来例の液晶表示装置１０では、各アナログスイッチ２４に対して信号線２８を介して１列分の複数の画素セル３０が接続されているため、アナログスイッチ２４の負荷が大きい。特に、表示部１８内の走査線数が多くなるほど、各アナログスイッチ２４に接続される画素セル３０の数が多くなるので、アナログスイッチ２４の負荷が大きくなる。このため、上記従来例の液晶表示装置１０では、表示信号Ｖｓの書き込みを短時間で行うために高い駆動能力を有するアナログスイッチ２４を備える必要があった。
【０００８】
通常、ＴＦＴからなるアナログスイッチの駆動能力を向上させるためには、ＴＦＴのチャネル幅Ｗが拡大される。上記従来例の液晶表示装置１０において、表示部１８外に集中して配設されているアナログスイッチ２４に十分な駆動能力を発揮させるためには、そのチャネル幅Ｗを数ｍｍ程度まで大きくする必要があった。アナログスイッチ２４のチャネル幅Ｗが数ｍｍにも達すると、ｎ個のアナログスイッチ２４を含む信号線側駆動回路１２のサイズが非常に大きくなってしまう。この結果、上記従来例では、額縁サイズが大きくなり、液晶表示装置１０の更なる小型化、軽量化を困難としていた。
【０００９】
また、アナログスイッチ２４のサイズが大きいと、製造プロセス上、欠陥発生率が高くなり製造歩留りの低下を招く。更に、チャネル幅Ｗの大きいＴＦＴは動作時に発熱しやすく、劣化が早い。これらは、液晶表示装置１０の信頼性の向上を困難としていた。
また、上記従来例では、各アナログスイッチ２４に対して信号線２８を介して１列分の複数の画素セル３０が接続されているため、アナログスイッチ２４を構成するＴＦＴの特性（しきい値Ｖｔｈ等）のバラツキが、画素セル３０の列毎の表示信号Ｖｓの有効書き込み時間のバラツキの原因となる。このため、アナログスイッチ２４を構成するＴＦＴの特性のバラツキが大きい場合、表示信号Ｖｓの有効書き込み時間が各画素セル列で大きく異なり、いわゆる縦縞模様と呼ばれる表示不良モードが発生することがある。特に、上記従来例のように点順次駆動される液晶表示装置１０では、表示信号Ｖｓの書き込み時間が数百ｎｓ程度と短いので、アナログスイッチ２４を構成するＴＦＴの特性のバラツキの影響を受け易く、十分に液晶セル３４に電圧を加えることができずに縦縞模様表示が発生してしまう可能性が高い。
【００１０】
更に、上記従来例の液晶表示装置１０では、表示部１８のドット数が多くなるほど、ビデオ信号線Ｄ１〜Ｄｍの本数も多くなるので、それに伴ってビデオ信号線Ｄ１〜Ｄｍを備える信号線側駆動回路１２のサイズを大きくする必要があった。これは、高詳細かつ小型の液晶表示装置１０の実現を困難としていた。
本発明は、上記問題点に鑑みてなされたものであり、高画質化、高詳細化及び小型化等が可能な周辺回路一体型の液晶表示装置を提供することを課題とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明では、以下の各手段を講じたことを特徴とするものである。
請求項１記載の発明は、表示部内に設けられた複数の画素セルに表示信号を与えて液晶表示を行う液晶表示装置において、前記表示部内には、マトリクス状に接続された複数の信号線及び共通信号線が設けられており、前記画素セルは、走査線を介して与えられる走査信号により制御される画素トランジスタを有し、表示信号は、前記走査信号により選択された画素セルに前記複数の信号線及び共通信号線を介して与えられる構成とされる。この構成は、後述する第８実施例に対応する。
【００２６】
請求項１記載の発明は、表示部内に設けられた複数の画素セルに表示信号を与えて液晶表示を行う液晶表示装置において、走査線方向に複数のブロックに分割された前記表示部内には、マトリクス状に前記画素セル内で接続された複数の信号線及び共通信号線が設けられており、各ブロック内の前記画素セルは、走査線を介して与えられる走査信号により制御される第１のトランジスタと、ブロック制御線を介して与えられるブロック制御信号により制御され、ドレイン電極が前記第１のトランジスタのソース電極に接続されている第２のトランジスタとを有し、前記各ブロックは、前記ブロック制御信号によりブロック選択順次駆動され、表示信号は、前記走査信号及び前記ブロック制御信号により選択された画素セルに前記複数の信号線及び共通信号線を介して与えられ、前記画素セル内で、前記共通信号線は前記走査線に平行に配列され、前記信号線及び前記ブロック制御線は前記共通信号線に垂直に配列され、前記複数の共通信号線は、前記信号線との接続関係において、前記表示部を上下に２分割する前記走査線と平行な中心線に対して上下対称に設けられていることを特徴とする。
【００２８】
上記請求項１記載の発明は、共通信号線を表示部内に分散して設けることにより、液晶表示装置の額縁サイズの更なる小型化や高画質化等を可能とする構成である。また、走査信号によって選択された画素セルに対して、複数の信号線及び共通信号線を介して表示信号が供給される構成とすることで、高画質化及び冗長性の確保が実現される。
【００２９】
【発明の実施の形態】
以下、図２〜図３４を用いて本発明の実施の形態について説明する。
本発明の原理は、複数のアナログスイッチを表示部内の画素セル毎に分散して設けることにより、液晶表示装置の高画質化、高詳細化及び小型化等を図る点にある。
【００３０】
図２は、本発明の第１実施例である液晶表示装置４０の構成図である。
図２に示すように、液晶表示装置４０は、信号線側駆動回路４２、ゲート制御回路４４、４６、及び、表示部４８等を有する。
信号線側駆動回路４２は、ブロック制御回路５０及びｍ本のビデオ信号線（共通信号線）Ｄ１〜Ｄｍ等を含む。表示部４８は、ｎ個の第１〜第ｎブロックに分割されている。また、表示部４８内には、マトリクス状に複数の走査線２６と信号線２８が配列されている。そして、走査線２６と信号線２８の各交点には、画素セル５２が配設されている。各ブロック内の画素セル５２には、それぞれ信号線２８を介してビデオ信号線Ｄ１〜Ｄｍの何れかが接続されている。例えば、第１ブロック内において第１列目に配列された画素セル５２は、ビデオ信号線Ｄ１に接続されており、第２列目に配列された画素セル５２は、ビデオ信号線Ｄ２に接続されており、第ｍ列に配列された画素セル５２は、ビデオ信号線Ｄｍに接続されている。同様に、第２ブロック内において第１列目に配列された画素セル５２は、ビデオ信号線Ｄ１に接続されており、第ｍ列に配列された画素セル５２は、ビデオ信号線Ｄｍに接続されている。従って、表示部４８の各行の水平画素セル数は、ｍ×ｎ個である。
【００３１】
ブロック制御回路５０と、第１〜第ｎブロック内の画素セル５２は、それぞれブロック制御線Ｂ１〜Ｂｎにより接続されている。例えば、第１ブロック内の画素セル５２は、ブロック制御線Ｂ１を介してブロック制御回路５０と接続されており、第２ブロック内の画素セル５２は、ブロック制御線Ｂ２を介してブロック制御回路５０と接続されており、第ｎブロック内の画素セル５２は、ブロック制御線Ｂｎを介してブロック制御線５０と接続されている。
【００３２】
ブロック制御回路５０は、ブロック制御信号Ｖｂを生成する。そして、ブロック制御線５０は、所定のタイミングで順次ブロック制御線Ｂ１〜Ｂｎを介して第１〜第ｎブロック内の画素セル５２に対してブロック制御信号Ｖｂを供給する。これによって、第１〜第ｎブロックは、順次活性化される。また、画素セル５２には、所定のタイミングでゲート制御回路４４、４６から走査線２６を介して走査信号Ｖｇが供給され、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介して表示信号Ｖｓが供給される。
【００３３】
図３は、液晶表示装置４０が備える表示部４８内に設けられた画素セル５２の構成図である。ここでは、表示部４８の第１ブロック内に設けられた画素セル５２の構成を示す。
図３に示すように、画素セル５２は、画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、ＴＦＴで構成された画素アナログスイッチ（以下、画素ａＳＷと称す）５４等を有する。画素セル５２内では、ブロック制御線Ｂ１が信号線２８と平行に配設されている。そして、画素セル５２が備える画素ａＳＷ５４のソース電極は信号線２８に接続され、ドレイン電極は画素ＴＦＴ３２のソース電極に接続されている。また、画素ａＳＷ５４のゲート電極は、信号線２８と並設されたブロック制御線Ｂ１に接続されている。
【００３４】
画素セル５２が備える画素ＴＦＴ３２、液晶セル３４、及び、蓄積容量３６は、上記従来例の液晶表示装置１０内の画素セル３０が含むものと同一であり、その説明を省略する。なお、画素セル５２において、画素ａＳＷ５４と画素ＴＦＴ３２との間に補助容量Ｃｓｔを設けてもよい。
画素セル５２において、図２に示すゲート制御回路４４、４６から与えられた走査信号Ｖｇは、画素ＴＦＴ３２のゲート電極に入力して画素ＴＦＴ３２をオン状態とする。また、図２に示すブロック制御回路５０から与えられたブロック制御信号Ｖｂは、画素ａＳＷ５４のゲート電極に入力して画素ａＳＷ５４をオン状態とする。そして、図２に示すビデオ信号線Ｄ１〜Ｄｍから与えられた表示信号Ｖｓは、オン状態の画素ａＳＷ５４及び画素ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【００３５】
図２及び図３を用いて説明したように、液晶表示装置４０では、従来例のアナログスイッチに相当する画素ａＳＷ５４が表示部４８内の画素セル５２毎に分散して設けられている。このため、信号線側駆動回路４２内にアナログスイッチを設ける必要が無い。従って、本実施例によれば、信号線側駆動回路４２のサイズ縮小による液晶表示装置４０の額縁サイズの縮小化が実現される。
【００３６】
また、液晶表示装置４０では、各画素ａＳＷ５４に対して画素ＴＦＴ３２が１つだけ接続されているので、各画素ａＳＷ５４の負荷が小さい。このため、従来例に比して画素ａＳＷ５４のチャネル幅Ｗを狭くすることができる。具体的には、画素ａＳＷ５４のチャネル幅Ｗは、上記従来例の液晶表示装置１０が備えるアナログスイッチ２４のチャネル幅Ｗの数千分の一の数μｍでよい。画素ａＳＷ５４のチャネル幅Ｗを狭くすることで、液晶表示装置４０の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、本実施例では、従来例に比して画素ａＳＷ５４のチャネル幅Ｗが狭いため、液晶表示装置４０の動作に伴う画素ａＳＷ５４の発熱や劣化が抑制される。従って、液晶表示装置４０の信頼性の向上が実現される。
【００３７】
更に、本実施例の液晶表示装置４０では、画素ａＳＷ５４が画素セル５２毎に分散して設けられているので、画素ａＳＷ５４を構成するＴＦＴの特性のバラツキに起因して、画素セル５２の列毎に表示信号Ｖｓの有効書き込み時間が異なるということがない。従って、本実施例の液晶表示装置４０では、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示が行われる。
【００３８】
図４は、表示信号Ｖｓ、走査信号Ｖｇ、ブロック制御信号Ｖｂ、及び、画素信号Ｖｐの波形図である。
図３に示す画素セル５２内の液晶セル３４に対して長時間にわたって直流電圧が供給され続けると、液晶セル３４が劣化してしまう。そこで、図４に示すように、液晶表示装置４０では、１フレームが長さの等しい第１フィールドＴｆ１及び第２フィールドＴｆ２に分割され、第１フィールドＴｆ１では、正電位ＶSHの表示信号Ｖｓが供給され、第２フィールドＴｆ２では、負電位ＶSLの表示信号Ｖｓが供給される。
【００３９】
また、液晶表示装置４０では、画素セル５２に与えられる走査信号Ｖｇの電位がローレベルである電位ＶGLからハイレベルである電位ＶGHとされた時に、画素セル５２内の画素ＴＦＴ３２はオン状態とされ、ブロック制御信号Ｖｂの電位がローレベルである電位ＶGLからハイレベルである電位ＶGHとされた時に、画素セル５２内の画素ａＳＷ５４はオン状態とされる。表示信号Ｖｓは、オン状態の画素ａＳＷ５４及び画素ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。図４において、符号Ｔｈは、１水平走査期間を示し、符号Ｔｂ（＜Ｔｈ）は、１ブロック制御期間を示す。また、表示信号Ｖｓ及び画素信号Ｖｐの振幅の中心値は電位ＶSOである。
【００４０】
続いて、図２、図３及び図５を用いて、液晶表示装置４０の動作説明を行う。
図５は、液晶表示装置４０の動作タイミング図である。
図５に示すように、ゲート制御回路４４、４６から表示部４８内の第１行目の走査線２６にハイレベルの走査信号Ｖｇが供給されると、先ず、１ブロック制御期間Ｔｂの間、第１ブロックの画素セル５２内の画素ａＳＷ５４に対してブロック制御回路５０からハイレベルのブロック制御信号Ｖｂが供給される。この結果、第１ブロックの第１行目の画素セル５２内の画素ａＳＷ５４及び画素ＴＦＴ３２は、オン状態とされる。この時、第１ブロックの画素セル５２には、ビデオ信号線Ｄ１〜Ｄｍ側から信号線２８を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第１ブロックの画素セル５２内においてオン状態とされた画素ａＳＷ５４及び画素ＴＦＴ３２を介して液晶セル３４及び蓄積容量３６に書き込まれる。
【００４１】
次に、１ブロック制御期間Ｔｂの間、第１ブロックの隣にある第２ブロック内の画素ａＳＷ５４に対してブロック制御回路５０からハイベルのブロック制御信号Ｖｂが供給される。この結果、第２ブロックの第１行目の画素セル５２内の画素ａＳＷ５４及び画素ＴＦＴ３２は、オン状態とされる。この時、第２ブロックの画素セル５２には、ビデオ信号線Ｄ１〜Ｄｍ側から信号線２８を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第２ブロックの画素セル５２内においてオン状態とされた画素ａＳＷ５４及び画素ＴＦＴ３２を介して液晶セル３４及び蓄積容量３６に書き込まれる。
【００４２】
上記のような動作が繰り返され、第ｎブロック内の第１行目の液晶セル３４及び蓄積容量３６にも表示信号Ｖｓが書き込まれると、次に、ブランキング期間Ｔｂｋとなる。そして、ブランキング期間Ｔｂｋの開始後、時間Ｔｂが経過すると、表示部４８の第１行目に供給される走査信号Ｖｇはロウレベルとされ、１水平走査期間Ｔｈが終了とされる。１水平走査期間Ｔｈが終了すると、次に第２行目の走査線２６の走査が行なわれ、再び、第１ブロックから第ｎブロックまで順次表示信号Ｖｓが与えられていく。
【００４３】
ここで、図５の走査信号Ｖｇの波形に示すＴｏｎ及びＴｏｆｆは、それぞれ走査信号Ｖｇの立ち上がり時間と立ち下がり時間を示す。また、ブランキング期間Ｔｂｋは、１ブロック制御期間Ｔｂより十分に長く、Ｔｂｋ＞Ｔｂ＋Ｔｏｎ＋Ｔｏｆｆとする。
上記の如く、液晶表示装置４０は、ブロック選択順次方式により駆動される。
ブロック選択順次駆動される液晶表示装置４０の１ブロック当たりの表示信号Ｖｓの書き込み時間（１ブロック制御期間）Ｔｂは、Ｔｂ＝（Ｔｈ−Ｔｂｋ）／ｎである。従って、表示部４８のブロック数ｎを少なくするほど、１ブロック当たりの表示信号Ｖｓの書き込み時間Ｔｂを長くすることができる。そして、１ブロック当たりの書き込み時間Ｔｂが長くなると、画素ＴＦＴ３２の特性のばらつきに起因する走査信号Ｖｇの立ち上がり時間Ｔｏｎ及び立ち下がり時間Ｔｏｆｆの変動分が表示信号Ｖｓの書き込み時間Ｔｂに占める割合が小さくなる。この場合、各ブロックへの表示信号Ｖｓの有効書き込み時間Ｔｂが十分に確保され、表示信号Ｖｓの書き込み時間Ｔｂのばらつきに起因するレーザスキャン縞模様等の表示不良モードが防止される。
【００４４】
液晶表示装置４０が備えるブロック制御回路５０及びゲート制御回路４４、４６は、例えば、以下のような構成とされる。
図６は、液晶表示装置４０が備えるブロック制御回路５０の構成例を示す図である。
図６に示すように、ブロック制御回路５０は、シフトレジスタ回路５６とバファー回路５８を有する。シフトレジスタ回路５６は、ｎ個のＤフリップフロップ（Ｄ−ＦＦ）６０（１）、６０（２）、・・・、６０（ｎ）を有し、バッファ回路４４は、Ｄフリップフロップ６０（１）、６０（２）、・・・、６０（ｎ）にそれぞれ対応して設けられたインバータ６２（１）、６２（２）、・・・、６２（ｎ）を有する。Ｄフリップフロップ６０（１）、６０（２）、・・・、６０（ｎ）は、互いに同一の構成であり、それぞれデータ入力端子Ｄと、データ出力端子Ｑと、クロック信号ＣＫ、／ＣＫの入力端子（ＣＫ）、（／ＣＫ）を備えている。また、インバータ６２（１）、６２（２）、・・・、６２（ｎ）は、互いに同一の構成であり、それぞれ直列に接続された５つのインバータ６４を備えている。
【００４５】
Ｄフリップフロップ６０（１）、６０（２）、・・・、６０（ｎ−１）のデータ出力端子Ｑは、それぞれ後段のＤフリップフロップ６０（２）、６０（３）、・・・、６０（ｎ）のデータ入力端子Ｄに接続されている。また、Ｄフリップフロップ６０（１）、６０（２）、・・・、６０（ｎ）のデータ出力端子Ｑは、それぞれインバータ６２（１）、６２（２）、・・・、６２（ｎ）に接続されている。シフトレジスタ回路５６には、図示しない制御信号発生回路からスタートパルスＳＰ、クロック信号ＣＫ、／ＣＫが供給される。そして、シフトレジスタ回路５６及びバファー回路５８の処理によって、インバータ６２（１）、６２（２）、・・・、６２（ｎ）からは、それぞれ液晶表示装置４０が備える表示部４８の第１〜第ｎブロックに対するブロック制御信号Ｖｂが所定のタイミングで出力される。
【００４６】
図７は、ブロック制御回路５０が有するＤフリップフロップ６０（１）の構成例を示す図である。また、図８は、ブロック制御回路５０が有するインバータ６２（１）の構成例を示す図である。
図７に示すように、Ｄフリップフロップ６０（１）は、トランジスタ６４、６５、・・・、７３を備えている。また、図８に示すように、インバータ６２（１）は、トランジスタ７４、７５、・・・、８３を備えている。Ｄフリップフロップ６０（１）が備えるトランジスタ６４、６６、６７のソース端子には、電源電圧ＶＤＤが接続されており、トランジスタ７０、７１、７３のソース端子は、グランド（ＧＮＤ）接続されている。また、トランジスタ６６、７１のドレイン端子には、Ｄフリップフロップ６０（１）のデータ出力端子Ｑが設けられている。Ｄフリップフロップ６０（１）が備えるトランジスタ６５、６９のゲート端子には、図示しない制御信号発生回路からスタートパルスＳＰが与えられる。また、トランジスタ６４、７３のゲート端子には、制御信号発生回路からクロック信号ＣＫが与えられ、トランジスタ６７、７０のゲート端子には、クロック信号／ＣＫが与えられる。
【００４７】
図７に示すＤフリップフロップ６０（１）に対して、例えば、ロウレベルのクロック信号ＣＫ、及び、ハイレベルのクロック信号／ＣＫ、スタートパルスＳＰが与えられた場合、トランジスタ６６、６９、７０がオン状態とされ、データ出力端子Ｑからハイレベル信号が出力される。そして、Ｄフリップフロップ６０（１）のデータ出力端子Ｑから出力されたハイレベル信号は、図８に示すトランジスタ７４、７９のゲート端子に与えられる。
【００４８】
図８に示すインバ−タ６２（１）において、トランジスタ７４、７５、７６、７６、７７、７８のソース端子には、電源電圧ＶＤＤが接続されており、トランジスタ７９、８０、８１、８２、８３のソース端子は、グランド（ＧＮＤ）接続されている。また、トランジスタ７４、７５、７６、７７、７８は、それぞれトランジスタ７９、８０、８１、８２、８３と共にインバータ６４を形成している。例えば、図７に示すＤフリップフロップ６０（１）からインバータ６２（１）に対して、ハイレベル信号が供給された場合、出力端子ｑからロウレベルのブロック制御信号Ｖｂが出力される。
【００４９】
図９は、液晶表示装置４０が備えるゲート制御回路４４、４６の構成例を示す図である。
図９に示すように、ゲート制御回路４４、４６は、双方向スイッチ部８４、シフトレジスタ部８６、マルチプレクサ部８８、及び、出力バファー部９０を有する。
【００５０】
双方向スイッチ部８４は、トランジスタ９１、９２、９３、９４を有する。また、シフトレジスタ部８６は、トランジスタ９５、９６、９７、９８、９９、１００、１０１、１０２、インバータ１０３、１０４、及び、ＮＡＮＤ回路１０５を有する。更に、マルチプレクサ部８８は、ＮＡＮＤ回路１０６、１０７、１０８、１０９を有する。
【００５１】
ＮＡＮＤ回路１０６、１０７、１０８、１０９の一方の入力端子は、それぞれシフトレジスタ部８６の出力部にあたるインバータ１０４に接続されている。また、ＮＡＮＤ回路１０６、１０７、１０８、１０９の他方の入力端子には、それぞれ所定のタイミングで信号ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４が供給される。出力バファー部９０は、インバータ１１０、１１１、１１２、１１３を有する。インバータ１１０、１１１、１１２、１１３は、それぞれマルチプレクサ部８８のＮＡＮＤ回路１０６、１０７、１０８、１０９に接続されている。更に、インバータ１１０、１１１、１１２、１１３は、図２に示す表示部４８内の走査線２６に接続されている。ゲート制御回路４４には、信号ＭＰ１〜ＭＰ４の他、図示しない制御信号発生回路からクロック信号ＣＬ、／ＣＬ、信号ＵＰ、ＤＷ等も供給される。
【００５２】
図９に示すゲート制御回路４４において、例えば、シフトレジスタ部８６からハイレベルの信号が出力され、マルチプレクサ部８８内のＮＡＮＤ回路１０６に対してハイレベルの信号ＭＰ１が供給された場合、ハイレベルの走査信号Ｖｇが図２に示す表示部４８内の走査線２６に供給される。
ここで、液晶表示装置４０は、図３に示す画素セル５２に限らず、以下に示すような画素セル１１４を備える構成としてもよい。
【００５３】
図１０は、本発明の第２実施例である画素セル１１４の構成図である。図１０に示す画素セル１１４は、第１ブロック内のものとする。
図１０に示すように、画素セル１１４は、画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、画素ａＳＷ５４ａ等を有する。画素ａＳＷ５４ａは、ＴＦＴで構成されるＣＭＯＳ型のアナログスイッチである。画素セル１１４内では、ブロック制御線Ｂ１がブロック制御線Ｎとブロック制御線Ｐとから構成されている。ブロック制御線Ｎ、Ｐは、共に信号線２８と平行に配列されている。そして、画素ａＳＷ５４ａが備えるＮ型ＴＦＴのゲート電極は、ブロック制御線Ｎに接続され、画素ａＳＷ５４ａが備えるＰ型ＴＦＴのゲート電極は、ブロック制御線Ｐに接続されている。ブロック制御線Ｎ，Ｐには、電圧極性が互いに逆のブロック制御信号Ｖｂが与えられる。
【００５４】
画素セル１１４が備える画素ＴＦＴ３２、液晶セル３４、及び、蓄積容量３６は、図３に示す画素セル５２が含むものと同一であり、その説明を省略する。なお、画素セル１１４において、画素ａＳＷ５４ａと画素ＴＦＴ３２との間に補助容量Ｃｓｔを設けてもよい。
上記構成の画素セル１１４において、図２に示すゲート制御回路４４、４６から与えられた走査信号Ｖｇは、画素ＴＦＴ３２のゲート電極に入力して画素ＴＦＴ３２をオン状態とする。また、ブロック制御回路５０から与えられたブロック制御信号Ｖｂは、ブロック制御線Ｎ，Ｐを介して画素ａＳＷ５４ａの２つのゲート電極に入力して画素ａＳＷ５４ａをオン状態とする。そして、ビデオ信号線Ｄ１〜Ｄｍから与えられた表示信号Ｖｓは、オン状態の画素ａＳＷ５４ａ及び画素ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【００５５】
続いて、本発明の第３実施例である液晶表示装置１２０について説明する。
図１１は、本発明の第３実施例である液晶表示装置１２０の構成図である。
図１１に示すように、液晶表示装置１２０は、ゲート制御回路４４、ブロック制御回路５０、及び、表示部１２２等を有する。なお、ゲート制御回路４４及びブロック制御回路５０は、本発明の第１実施例の液晶表示装置４０が備えるものと同様であり、その説明を省略する。ゲート制御回路４４とブロック制御回路５０は、表示部１２２に対して同じ側に設けてもよい。
【００５６】
表示部１２２は、ｎ個の第１〜第ｎブロックに分割されている。また、表示部１２２内には、マトリクス状に複数の走査線２６と信号線２８が配列されている。そして、走査線２６と信号線２８の各交点には、画素セル１２４が配設されている。各ブロック内の画素セル１２４には、それぞれ信号線２８を介してビデオ信号線Ｄ１〜Ｄｍの何れかが接続されている。例えば、第１ブロック内において第１列目に配列された画素セル１２４は、ビデオ信号線Ｄ１に接続されており、第２列目に配列された画素セル１２４は、ビデオ信号線Ｄ２に接続されており、第ｍ列目に配列された画素セル１２４は、ビデオ信号線Ｄｍに接続されている。同様に、第２ブロック内において第１列目に配列された画素セル１２４は、ビデオ信号線Ｄ１に接続されており、第ｍ列目に配列された画素セル１２４は、ビデオ信号線Ｄｍに接続されている。従って、表示部１２２の各行に配設された水平画素セル１２４の数は、ｍ×ｎ個である。
【００５７】
表示部１２２内には、ブロック制御線Ｂ１〜Ｂｎが配設されている。このブロック制御線Ｂ１〜Ｂｎは、表示部１２２の各行毎にそれぞれ配設されている。そして、ブロック制御回路５０と、第１〜第ｎブロック内の画素セル１２４は、それぞれブロック制御線Ｂ１〜Ｂｎを介して接続されている。すなわち、例えば、第１ブロックの第１行目に配設された画素セル１２４と第２行目に配設された画素セル１２４は、それぞれ異なるブロック制御線Ｂ１を介してブロック制御回路５０と接続されており、第２ブロックの第１行目に配設された画素セル１２４と第２行目に配設された画素セル１２４は、それぞれ異なるブロック制御線Ｂ２を介してブロック制御回路５０と接続されており、第ｎブロックの第１行目に配設された画素セル１２４と第２行目に配設された画素セル１２４は、それぞれ異なるブロック制御線Ｂｎを介してブロック制御回路５０と接続されている。
【００５８】
上述の如く、液晶表示装置１２０におけるブロック制御線Ｂ１〜Ｂｎは、それぞれ１つのブロック内の１行分の画素セル１２４のみに接続されているので、本実施例の液晶表示装置１２０が備えるブロック制御回路５０の出力負荷は、第１実施例の液晶表示装置４０が備えるブロック制御回路５０の出力負荷に比して軽い。
【００５９】
図１１に示すブロック制御回路５０は、ブロック制御信号Ｖｂを生成する。そして、ブロック制御回路５０は、所定のタイミングで順次ブロック制御線Ｂ１〜Ｂｎを介して第１〜第ｎブロック内の画素セル１２４に対してブロック制御信号Ｖｂを供給する。これによって、第１〜第ｎブロックは、順次活性化される。また、画素セル１２４には、所定のタイミングでゲート制御回路４４から走査線２６を介して走査信号Ｖｇが供給され、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介して表示信号Ｖｓが供給される。
【００６０】
図１２は、表示部１２２の第１ブロック内における画素セル１２４の構成図である。
図１２に示すように、画素セル１２４は、画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、画素ａＳＷ５４等を有する。また、画素セル１２４内では、ブロック制御線Ｂ１が走査線２６と平行に配列されている。そして、画素セル１２４が備える画素ａＳＷ５４のソース電極は信号線２８に接続され、ドレイン電極は画素ＴＦＴ３２のソース電極に接続されている。また、画素ａＳＷ５４のゲート電極は、走査線２６と並設されたブロック制御線Ｂ１に接続されている。
【００６１】
画素セル１２４が備える画素ＴＦＴ３２、液晶セル３４、及び、蓄積容量３６は、第１実施例の液晶表示装置４０内の画素セル５２が含むものと同一であり、その説明を省略する。なお、画素セル１２４において、画素ａＳＷ５４と画素ＴＦＴ３２との間に補助容量Ｃｓｔを設けてもよい。
上記構成の画素セル１２４において、ゲート制御回路４４から与えられた走査信号Ｖｇは、画素ＴＦＴ３２のゲート電極に入力して画素ＴＦＴ３２をオン状態とする。また、ブロック制御回路５０から与えられたブロック制御信号Ｖｂは、画素ａＳＷ５４のゲート電極に入力して画素ａＳＷ５４をオン状態とする。そして、ビデオ信号線Ｄ１〜Ｄｍから与えられた表示信号Ｖｓは、オン状態の画素ａＳＷ５４及び画素ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【００６２】
なお、本実施例の液晶表示装置１２０の動作タイミングは、図５に示す第１実施例の液晶表示装置４０の動作タイミングと同様であり、その説明を省略する。
上述の如く、本実施例の液晶表示装置１２０では、第１実施例の液晶表示装置４０と同様に、画素ａＳＷ５４が表示部１２２内の画素セル１２４毎に分散して設けられているので、表示部１２２の周辺にアナログスイッチを集中して設ける必要が無い。このため、液晶表示装置１２０の額縁サイズの縮小化が実現される。
【００６３】
また、液晶表示装置１２０では、各画素ａＳＷ５４に対して画素ＴＦＴ３２が１つだけ接続されているので、各画素ａＳＷ５４の負荷が小さい。このため、従来例に比して画素ａＳＷ５４のチャネル幅Ｗを狭くすることができる。画素ａＳＷ５４のチャネル幅Ｗを狭くすることで、液晶表示装置１２０の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、本実施例では、従来例に比して画素ａＳＷ５４のチャネル幅Ｗが狭いため、液晶表示装置１２０の動作時の画素ａＳＷ５４の発熱や劣化が抑制される。従って、液晶表示装置１２０の信頼性の向上が実現される。
【００６４】
更に、本実施例の液晶表示装置１２０では、画素ａＳＷ５４が画素セル１２４毎に分散して設けられているので、画素ａＳＷ５４を構成するＴＦＴの特性のバラツキに起因して、画素セル１２４の列毎に表示信号Ｖｓの有効書き込み時間が異なるということがない。従って、本実施例の液晶表示装置１２０では、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示が行われる。
【００６５】
ここで、液晶表示装置１２０は、図１２に示す画素セル１２４に限らず、以下に示すような画素セル１２６を備える構成としてもよい。
図１３は、本発明の第４実施例である画素セル１２６の構成図である。図１３に示す画素セル１２６は、液晶表示装置１２０が備える表示部１２２の第１ブロック内に設けられているものとする。
【００６６】
図１３に示すように、画素セル１２６は、画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、画素ａＳＷ５４ａ等を有する。画素セル１２６内では、ブロック制御線Ｂ１がブロック制御線Ｎとブロック制御線Ｐとから構成される。ブロック制御線Ｎ、Ｐは、共に走査線２６と平行に配列されている。そして、画素ａＳＷ５４ａが備えるＮ型ＴＦＴのゲート電極は、ブロック制御線Ｎに接続され、画素ａＳＷ５４ａが備えるＰ型ＴＦＴのゲート電極は、ブロック制御線Ｐに接続されている。ブロック制御線Ｎ，Ｐには、電圧極性が互いに逆のブロック制御信号Ｖｂが与えられる。
【００６７】
画素セル１２６が備える画素ＴＦＴ３２、液晶セル３４、蓄積容量３６、及び、画素ａＳＷ５４ａは、図１０に示す画素セル１１４が含むものと同一であり、その説明を省略する。なお、画素セル１２６において、画素ａＳＷ５４ａと画素ＴＦＴ３２との間に補助容量Ｃｓｔを設けてもよい。
上記構成の画素セル１２６において、図１１に示すゲート制御回路４４から与えられた走査信号Ｖｇは、画素ＴＦＴ３２のゲート電極に入力して画素ＴＦＴ３２をオン状態とする。また、ブロック制御回路５０から与えられたブロック制御信号Ｖｂは、ブロック制御線Ｎ，Ｐを介して画素ａＳＷ５４ａの２つのゲート電極に入力して画素ａＳＷ５４ａをオン状態とする。そして、ビデオ信号線Ｄ１〜Ｄｍから与えられた表示信号Ｖｓは、オン状態の画素ａＳＷ５４ａ及び画素ＴＦＴ３２を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【００６８】
続いて、本発明の第５実施例である液晶表示装置１３０について説明する。
図１４は、液晶表示装置１３０の構成図である。
図１４に示すように、液晶表示装置１３０は、外部ドライバＬＳＩ１３２、ゲート制御回路１３４、１３６、及び、表示部１３８等を有するＳＶＧＡ(Super Video Graphics Array)型の液晶表示装置である。
【００６９】
外部ドライバＬＳＩ１３２は、３００本の共通信号線Ｄ００１〜Ｄ３００を介して表示部１３８と接続されている。外部ドライバＬＳＩ１３２は、周知のデジタルドライバであり、例えば、８ビットのデジタルポートを備えている。外部ドライバＬＳＩ１３２は、図示しない外部から与えられたシリアルデジタル信号を並列デジタル信号に変換し、更に、液晶表示（レベル調整、階調発生及び極性反転）信号に変換した後、液晶表示信号Ｖｓを出力する。
【００７０】
表示部１３８は、８つの第１〜第８ブロックに分割されている。第１〜第８ブロック内には、それぞれマトリクス状に６００本の走査線Ｇ００１〜Ｇ６００と、３００本の信号線ｄ００１〜ｄ３００が配列されている。従って、表示部１３８における１ブロックの幅は、それぞれ３００ビットである。走査線Ｇ００１〜Ｇ６００と信号線ｄ００１〜ｄ３００の各交点には、画素セル１４０が配設されている。
【００７１】
各ブロック内の信号線ｄ００１〜ｄ３００は、それぞれ共通信号線Ｄ００１〜Ｄ３００の何れかに接続されている。例えば、第１ブロック内において第１列目に配列された信号線ｄ００１は、ビデオ信号線Ｄ００１に接続されており、第２列目に配列された信号線ｄ００２は、ビデオ信号線Ｄ００２に接続されており、第３００列目に配列された信号線ｄ３００は、ビデオ信号線Ｄ３００に接続されている。従って、表示部１３８における水平画素数ｎは、ｎ＝３００×８＝２４００である。
【００７２】
液晶表示装置１３０の外部には、外部制御回路１４２が設けられている。外部制御回路１４２と、第１〜第８ブロック内の画素セル１４０は、それぞれブロック制御線Ｂ１〜Ｂ８により接続されている。すなわち、例えば、第１ブロック内の全ての画素セル１４０は、ブロック制御線Ｂ１を介して外部制御回路１４２と接続されており、第２ブロック内の全ての画素セル１４０は、ブロック制御線Ｂ２を介して外部制御回路１４２と接続されている。
【００７３】
外部制御回路１４２は、ブロック制御信号Ｖｂを生成する。そして、外部制御回路１４２は、所定のタイミングで順次ブロック制御線Ｂ１〜Ｂｎを介して第１〜第８ブロック内の画素セル１４０に対してブロック制御信号Ｖｂを供給する。これによって、第１〜第８ブロックは、順次活性化される。また、画素セル１４０には、所定のタイミングでゲート制御回路１３４、１３６から走査線Ｇ００１〜Ｇ６００を介して走査信号Ｖｇが供給され、外部ドライバＬＳＩ１３２から共通信号線Ｄ００１〜Ｄ３００及び信号線ｄ００１〜ｄ３００を介して表示信号Ｖｓが供給される。
【００７４】
なお、ゲート制御回路１３４、１３６の構成は、図２に示すゲート制御回路４４、４６の構成と同様であり、その説明を省略する。
図１５は、液晶表示装置１３０が備える表示部１３８内に配設された画素セル１４０の構成図である。ここでは、表示部１３８の第１ブロック内において、１行・１列目に配設された画素セル１４０の構成を示す。
【００７５】
図１５に示すように、画素セル１４０は、ＴＦＴ１、２、液晶セル３４、蓄積容量３６、及び、共通容量線１４４等を有する。また、画素セル１４０内では、ブロック制御線Ｂ１が信号線ｄ００１と平行に配列されている。また、共通容量線１４４は、走査線Ｇ００１と平行に配列されている。画素セル１４０内において、ＴＦＴ２は、アナログスイッチとして機能する。ＴＦＴ２のソース電極は信号線ｄ００１に接続され、ドレイン電極はＴＦＴ１のソース電極に接続されている。また、ＴＦＴ２のゲート電極は、信号線ｄ００１と並設されたブロック制御線Ｂ１に接続されている。
【００７６】
画素セル１４０が備える画素ＴＦＴ３２、液晶セル３４、及び、蓄積容量３６は、第１実施例の液晶表示装置４０内の画素セル５２が含むものと同一であり、その説明を省略する。
画素セル１４０において、図１４に示すゲート制御回路１３４、１３６から与えられた走査信号Ｖｇは、ＴＦＴ１のゲート電極に入力してＴＦＴ１をオン状態とする。また、図１４に示す外部制御回路１４２から与えられたブロック制御信号Ｖｂは、ＴＦＴ２のゲート電極に入力してＴＦＴ２をオン状態とする。そして、外部ドライバＬＳＩ１３２から与えられた表示信号Ｖｓは、オン状態のＴＦＴ２及びＴＦＴ１を介し、画素信号Ｖｐとして液晶セル３４及び蓄積容量３６に書き込まれる。この時、画素信号Ｖｐの電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【００７７】
図１６は、表示部１３８の第１ブロック内に配設された画素セル１４０のレイアウト図である。また、図１７は、図１６に示す画素セル１４０のＡ−Ａ’における断面図である。
図１６に示すように、画素セル１４０は、走査線Ｇ００２、信号線ｄ００１、ブロック制御線Ｂ１、共通容量線１４４、ＴＦＴ１、２、蓄積容量３６の他、画素電極１４６、画素コンタクト１４８等を含む。また、図１７に示すように、画素セル１４０は、平坦化膜１５０、層間絶縁膜１５２、下地絶縁膜１５４、ゲート絶縁膜１５６、及び、ガラス基板１５８等の各層を含む。なお、図１６に示すＴＦＴ１、２は、共にシングルゲート構成であるが、ＴＦＴ１、２の一方、又は、両方をダブルゲート構成にしてもよい。
【００７８】
図１６に示すように、ブロック制御線Ｂ１は、信号線ｄ００１と平行に配列され、共通容量線１４４は、走査線Ｇ００２と平行に配列されている。ここで、ブロック制御線Ｂ１と信号線ｄ００１は同じ金属素材で形成され、共通容量線１４４と走査線Ｇ００２は同じ金属素材で形成されているものとする。
なお、ＴＦＴ１、２のチャネル幅Ｗとチャネル長Ｌは、要求されるＴＦＴ１、２のオン電流の大きさに応じて適宜設定される。
【００７９】
図１７に示すように、共通容量線１４４の上下にそれぞれ層間絶縁膜１５２とゲート絶縁膜１５６を設けることによって、蓄積容量３６が並列に形成されている。なお、図１６及び図１７に示す画素セル１４０は、画素電極１４６に透明電極であるＩＴＯ（Indium Tin Oxide ）を使用した透過型の液晶表示装置と、画素電極１４６にアルミニウムを使用した反射型の液晶表示装置の両方に適用可能である。
【００８０】
上述の如く、液晶表示装置１３０では、アナログスイッチであるＴＦＴ２が表示部１３８内の画素セル１４０毎に分散して設けられているので、表示部１３８外にアナログスイッチを集中して設ける必要が無い。このため、第１実施例の液晶表示装置４０等と同様に、液晶表示装置１３０の額縁サイズの縮小化が実現される。
【００８１】
また、液晶表示装置１３０では、各ＴＦＴ２に対してＴＦＴ１が１つだけ接続されているので、各ＴＦＴ２の負荷が小さい。このため、従来例に比してＴＦＴ２のチャネル幅Ｗを狭くすることができる。ＴＦＴ２のチャネル幅Ｗを狭くすることで、液晶表示装置１３０の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、本実施例は、従来例に比してＴＦＴ２のチャネル幅Ｗが狭いため、液晶表示装置１３０の動作時におけるＴＦＴ２の発熱や劣化が抑制される。従って、液晶表示装置１３０の信頼性の向上が実現される。
【００８２】
更に、本実施例の液晶表示装置１３０では、アナログスイッチであるＴＦＴ２が画素セル１４０毎に分散して設けられているので、ＴＦＴ２の特性のバラツキに起因して、画素セル１４０の列毎に表示信号Ｖｓの有効書き込み時間が異なるということがない。従って、本実施例の液晶表示装置１３０では、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示が行われる。
【００８３】
図１４〜図１７を用いて説明した液晶表示装置１３０は、例えば、以下のように動作する。
図１８は、第３実施例の液晶表示装置１３０の動作タイミング図である。
図１８に示すように、図１４に示す表示部１３８に対してゲート制御回路１３４、１３６から走査線Ｇ００１を介してハイレベルの走査信号Ｖｇが供給されると、先ず、１ブロック制御期間Ｔｂ（例えば、２．５μｓ）の間、第１ブロックの画素セル１４０内のアナログスイッチであるＴＦＴ２に対して外部制御回路１４２からハイレベルのブロック制御信号Ｖｂが供給される。この結果、第１ブロックの画素セル１４０内のＴＦＴ２及びＴＦＴ１は、オン状態とされる。この時、第１ブロックの画素セル１４０には、外部ドライバＬＳＩ１３２から信号線ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第１ブロックの画素セル１４０内においてオン状態とされたＴＦＴ２及びＴＦＴ１を介して液晶セル３４及び蓄積容量３６に書き込まれる。
【００８４】
次に、１ブロック制御期間Ｔｂの間、第１ブロックの隣にある第２ブロック内の第１行目のＴＦＴ２に対して外部制御回路１４２からハイベルのブロック制御信号Ｖｂが供給される。この結果、第２ブロックの画素セル１４０内のＴＦＴ２及びＴＦＴ１は、オン状態とされる。この時、第２ブロックの画素セル１４０には、外部ドライバＬＳＩ１３２から信号線ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第２ブロックの画素セル１４０内においてオン状態とされたＴＦＴ２及びＴＦＴ１を介して液晶セル３４及び蓄積容量３６に書き込まれる。
【００８５】
上記のような動作が繰り返され、第８ブロック内の第１行目の画素セル１４０が備える液晶セル３４及び蓄積容量３６にも表示信号Ｖｓが書き込まれると、次に、ブランキング期間Ｔｂｋ（例えば、５．０μｓ）となる。そして、ブランキング期間Ｔｂｋの開始後、時間Ｔｂが経過すると、表示部１３８に供給される走査信号Ｖｇはロウレベルとされ、１水平走査期間Ｔｈ（例えば、２５μｓ）が終了とされる。１水平走査期間Ｔｈが終了すると、次の走査線Ｇ００２の走査が行なわれ、再び、第１ブロックから第８ブロックまで順次表示信号Ｖｓが与えられていく。
【００８６】
ここで、図１８の走査信号Ｖｇの波形に示すＴｏｎ（＜１．２μｓ）及びＴｏｆｆ（＜１．２μｓ）は、それぞれ走査信号Ｖｇの立ち上がり時間と立ち下がり時間を示す。また、ブランキング期間Ｔｂｋは、１ブロック制御期間Ｔｂより十分に長く、Ｔｂｋ＞Ｔｂ＋Ｔｏｎ＋Ｔｏｆｆとする。
図１９は、液晶表示装置１３０の実装例を示す図である。
【００８７】
図１９に示すように、液晶表示装置１３０は、１５０段のゲートドライバ（ゲート制御回路）１３４、１３６、表示部１３８、ＰＴ板（プリント基板）１６０、コモン電極１６２、コネクタ１６４、ＴＡＢ−ＩＣ１６６、制御ＩＣ１６８、及び、共通信号線Ｄ００１〜Ｄ３００等を有する。
ＴＡＢ−ＩＣ１６６は、図１４の外部ドライバＬＳＩ１３２に相当するＩＣチップである。ＰＴ板１６０に設けられた制御ＩＣ１６８は、内部に図示しないゲートアレイ、ラインメモリ、及び、タイミング回路等を含み、液晶表示装置１３０内の各部を制御する。ＰＴ板１６０は、表示部１３８と同一平面に設けられている。このため、液晶表示装置１３０の薄型化が実現されている。なお、液晶表示装置１３０が大型の場合、ＴＡＢ−ＩＣ１６６を２個以上設けるようにしてもよい。例えば、液晶表示装置１３０が備える表示部１３８が画素数１６００×１２００のＵＸＧＡ(Ultra eXtended Graphics Array) 型や、画素数２０４８×１５３６のＱＸＧＡ(Quadrable eXtended Graphics Array) 型のような大型超高詳細パネルの場合、２個以上のＴＡＢ−ＩＣ１６６を設けることにより、ＴＡＢ−ＩＣ１６６の駆動能力不足の解消や共通信号線Ｄ００１〜Ｄ３００の負荷の軽減を図ることができる。
【００８８】
なお、上記第１〜第５実施例で示したアナログスイッチである画素ａＳＷ５４、画素ａＳＷ５４ａ、ＴＦＴ２を点順次駆動される液晶表示装置に適用してもよい。
続いて、本発明の第６実施例である液晶表示装置１８０について説明する。
図２０は、第６実施例の液晶表示装置１８０を説明するための原理図である。
【００８９】
図２０に示すように、第６実施例の液晶表示装置１８０では、１本の走査線２６がｎ分割され、それぞれがｎ本のブロック制御線Ｂ１〜Ｂｎの何れかに接続されている点に特徴を有する。このような構成では、ブロック制御線Ｂ１〜Ｂｎを介してブロック制御信号Ｖｂを供給し、走査線２６に接続された図示しない画素セルを制御することが可能となる。すなわち、液晶表示装置１８０においてアナログスイッチは不要となり、液晶表示装置１８０の更なる小型化が可能となる。
【００９０】
図２１は、液晶表示装置１８０が備える表示部１７０の原理図である。
図２１に示すように、表示部１７０は、ｎ個の第１〜第ｎブロックに分割されている。また、表示部１７０内には、マトリクス状にｎ本のブロック制御線Ｂ１〜Ｂｎと信号線２８が配列されている。ブロック制御線Ｂ１〜Ｂｎは、表示部１７０の各行毎にそれぞれ配列されている。また、信号線２８は、各ブロックにｍ本ずつ配列されている。そして、ブロック制御線Ｂ１〜Ｂｎと信号線２８の各交点には、画素セル１７２が配設されている。従って、表示部１７０の１行あたりの水平画素セル数はｍ×ｎ個である。
【００９１】
画素セル１７２は、画素ＴＦＴ３２、画素セル３４、及び、蓄積容量３６を有する。画素ＴＦＴ３２のゲート電極は、ブロック制御線Ｂ１〜Ｂｎの何れかに接続され、ソース電極は信号線２８に接続され、ドレイン電極は画素セル３４及び蓄積容量３６に接続されている。より具体的には、例えば、第１ブロックの第１行目に配設された画素ＴＦＴ３２のゲート電極は、第１行目に配設されたブロック制御線Ｂ１に接続され、第１ブロックの第２行目に配設された画素ＴＦＴ３２のゲート電極は、第２行目に配設されたブロック制御線Ｂ１に接続されている。また、第２ブロックの第１行目に配設された画素ＴＦＴ３２のゲート電極は、第１行目に配設されたブロック制御線Ｂ２に接続され、第２ブロックの第２行目に配設された画素ＴＦＴ３２のゲート電極は、第２行目に配設されたブロック制御線Ｂ２に接続されている。
【００９２】
図２２は、第６実施例である液晶表示装置１８０の構成図である。
図２２に示すように、液晶表示装置１８０は、ブロック制御回路１８２、１８４、及び、表示部１７０等を有する。表示部１７０内の信号線２８には、ビデオ信号線Ｄ１〜Ｄｍの何れかが接続されている。例えば、各ブロックの第１列目に配列された信号線２８にはビデオ信号線Ｄ１が接続され、第２列目に配列された信号線２８にはビデオ信号線Ｄ２が接続され、第ｍ列目に配列された信号線２８にはビデオ信号線Ｄｍが接続されている。なお、図２２に示す液晶表示装置１８０が備える画素セル１７２は、２つの画素ＴＦＴ３２を有するダブルゲートタイプの画素セルである。
【００９３】
図２２に示すブロック制御回路１８２、１８４は、ブロック制御信号Ｖｂを生成する。そして、ブロック制御回路１８２、１８４は、所定のタイミングで順次ブロック制御線Ｂ１〜Ｂｎを介して第１〜第ｎブロック内の画素セル１７２に対してブロック制御信号Ｖｂを供給する。これによって、第１〜第ｎブロックは順次活性化される。また、画素セル１７２には、所定のタイミングでビデオ信号線Ｄ１〜Ｄｍから信号線２８を介して表示信号Ｖｓが供給される。
【００９４】
続いて、図２２及び図２３を用いて液晶表示装置１８０の動作説明を行う。
図２３は、液晶表示装置１８０の動作タイミング図である。
図２３に示すように、先ず、１ブロック制御期間Ｔｂの間、図２２に示すブロック制御回路１８２、１８４からブロック制御線Ｂ１を介してハイレベルのブロック制御信号Ｖｂが供給され、第１ブロック内の画素セル１７０が活性化される。この時、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介してブロックＢ１内の画素セル１７２に表示信号Ｖｓが供給される。この結果、第１ブロックに配設された画素セル１７２内の液晶セル３４及び蓄積容量３６に表示信号Ｖｓが書き込まれる。
【００９５】
次に、１ブロック制御期間Ｔｂの間、第１ブロックの隣にある第２ブロック内の画素セル１７２に対してハイレベルのブロック制御信号Ｖｂが供給され、第２ブロック内の画素セル１７２が活性化される。この時、ビデオ信号線Ｄ１〜Ｄｍから信号線２８を介して第２ブロック内の画素セル１７２に表示信号Ｖｓが供給される。この結果、第２ブロックに配設された画素セル１７２内の液晶セル３４及び蓄積容量３６に表示信号Ｖｓが書き込まれる。
【００９６】
上記のような動作が繰り返され、第ｎブロック内の液晶セル３４及び蓄積容量３６にも表示信号Ｖｓが書き込まれると、次に、ブランキング期間Ｔｂｋとなる。そして、ブランキング期間Ｔｂｋの開始後、時間Ｔｂｋが経過すると、１水平走査期間Ｔｈが終了とされる。１水平走査期間Ｔｈが終了すると、次の走査が行われ、再び第１ブロックから第ｎブロックまで順次表示信号Ｖｓが与えられていく。
【００９７】
上述の如く、液晶表示装置１８０では、表示部１７０がｎブロックに分割され、各ブロック内の画素セル１７２は、ブロック制御線Ｂ１〜Ｂｎを介して与えられるブロック制御信号Ｖｂによってそれぞれ制御される。このため、液晶表示装置１８０内にアナログスイッチや信号線側駆動回路を設ける必要が無い。従って、液晶表示装置１８０の更なる小型化、軽量化が実現される。
【００９８】
図２４は、本発明の第７実施例の液晶表示装置１９０の構成図である。液晶表示装置１９０は、ＳＶＧＡ(Super Video Graphics Array)型の液晶表示装置であり、第６実施例の液晶表示装置１８０の具体的応用例を示す。
図２４に示すように、液晶表示装置１９０は、表示信号供給回路１９２、左側ドライバ１９４、右側ドライバ１９６、及び、表示部１９８等を有する。表示信号供給回路１９２は、図１４に示す外部ドライバＬＳＩ１３２に相当する表示信号Ｖｓの供給回路である。表示部１９８は、８つの第１〜第８ブロックに分割されている。また、表示部１９８内には、、マトリクス状にブロック制御線Ｂ１〜Ｂ８と信号線ｄ００１〜ｄ３００が配列されている。第１〜第４ブロック内のブロック制御線Ｂ１〜Ｂ４は、左側ドライバ１９４に接続され、第５〜第８ブロック内のブロック制御線Ｂ５〜Ｂ８は、右側ドライバ１９６に接続されている。また、各ブロックに配列された信号線ｄ００１〜ｄ３００は、それぞれ表示部１９８外で対応するビデオ信号線（共通信号線）Ｄ００１〜Ｄ３００に接続されている。
【００９９】
図２５は、第７実施例の液晶表示装置１９０が備える表示部１９８の構成図である。
図２５に示すように、表示部１９８は、８つの第１〜第８ブロックに分割されている。ブロック制御線Ｂ１〜Ｂ８は、表示部１９８の画素セル行毎にそれぞれ配設されている。ブロック制御線Ｂ１〜Ｂ８と信号線ｄ００１〜ｄ３００の各交点には、画素セル２００が配設されている。表示部１９８における水平画素数ｎは、ｎ＝３００×８＝２４００である。
【０１００】
画素セル２００は、画素ＴＦＴ３２と画素セル３４、蓄積容量３６を有する。画素ＴＦＴ３２のゲート電極は、ブロック制御線Ｂ１〜Ｂ８の何れかに接続され、ソース電極は信号線ｄ００１〜ｄ３００の何れかに接続され、ドレイン電極は画素セル３４及び蓄積容量３６に接続されている。より具体的には、例えば、第１ブロックの第１行目に配設された画素セル２００のゲート電極は、第１行目に配設されたブロック制御線Ｂ１に接続され、第１ブロックの第２行目に配設された画素セル２００のゲート電極は、第２行目に配設されたブロック制御線Ｂ１に接続されている。また、第２ブロックの第１行目に配設された画素セル２００のゲート電極は、第１行目に配設されたブロック制御線Ｂ２に接続され、第２ブロックの第２行目に配設された画素セル２００のゲート電極は、第２行目に配設されたブロック制御線Ｂ２に接続されている。同様に、第５ブロックの第１行目に配設された画素セル２００のゲート電極は、第１行目に配設されたブロック制御線Ｂ５に接続され、第５ブロックの第２行目に配設された画素セル２００のゲート電極は、第２行目に配設されたブロック制御線Ｂ５に接続されている。また、第６ブロックの第１行目に配設された画素セル２００のゲート電極は、第１行目に配設されたブロック制御線Ｂ６に接続され、第２ブロックの第２行目に配設された画素セル２００のゲート電極は、第２行目に配設されたブロック制御線Ｂ６に接続されている。
【０１０１】
また、各ブロックの第１列目に配列された画素セル２００は、信号線ｄ００１に接続され、第２列目に接続された画素セル２００は、信号線ｄ００２に接続されている。また、各ブロックの第３００列目に接続された画素セル２００は、信号線ｄ３００に接続されている。なお、画素セル２００は、図２２に示すようなダブルゲートタイプとしてもよい。
【０１０２】
上述の如く、液晶表示装置１９０では、表示部１９８が８ブロックに分割され、各ブロック内の画素セル２００は、ブロック制御線Ｂ１〜Ｂ８を介して与えられるブロック制御信号Ｖｂによってそれぞれ制御される。このため、液晶表示装置１９０内にアナログスイッチや信号線側駆動回路を設ける必要が無い。また、第１〜第４ブロック内の画素セル２００は、ブロック制御線Ｂ１〜Ｂ４を介して左側ドライバ１９４により制御され、第５〜第８ブロック内の画素セル２００は、ブロック制御線Ｂ５〜Ｂ８を介して右側ドライバ１９６によって制御される。このように、各画素セル２００内には、ブロック制御線Ｂ１〜Ｂ４、又は、ブロック制御線Ｂ５〜Ｂ８の何れか一方の４本のみを配設すればよく、画素セル２００の面積の縮小化が可能である。従って、第７実施例によれば、液晶表示装置の更なる小型化、軽量化が可能となる。
【０１０３】
次に、図２４〜図２６を用いて液晶表示装置１９０の動作説明を行う。
図２６は、液晶表示装置１９０の動作タイミング図である。
図２６に示すように、表示部１９８に対して左側ドライバ１９４からブロック制御線Ｂ１を介してハイレベルのブロック制御信号Ｖｂが供給されると、先ず、１ブロック制御期間Ｔｂ（例えば、２．５μｓ）の間、第１ブロックの画素セル２００が活性化される。この時、第１ブロック内の画素セル２００には、表示信号供給回路１９２から信号線ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第１ブロックの画素セル２００内の液晶セル３４及び蓄積容量３６に書き込まれる。
【０１０４】
次に、１ブロック制御期間Ｔｂの間、第１ブロックの隣にある第２ブロック内の画素セル２００に対して左側ドライバ１９４からハイベルのブロック制御信号Ｖｂが供給される。この結果、第２ブロックの画素セル２００が活性化される。この時、第２ブロックの画素セル２００には、表示信号供給回路１９２から信号線ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第２ブロックの画素セル２００内の液晶セル３４及び蓄積容量３６に書き込まれる。
【０１０５】
このように第１〜第４ブロック内の画素セル２００は、左側ドライバ１９４から与えられるブロック制御信号Ｖｂにより制御される。そして、第４ブロックの画素セル２００内の液晶セル３４及び蓄積容量３６に表示信号Ｖｓが書き込まれると、次の１ブロック制御期間Ｔｂにおいて、第５ブロック内の画素セル２００に対して右側ドライバ１９６からハイレベルのブロック制御信号Ｖｂが供給される。この時、第５ブロック内の画素セル２００には、表示信号供給回路１９２から信号線ｄ００１〜ｄ３００を介してハイレベルの表示信号Ｖｓが与えられる。そして、表示信号Ｖｓは、第５ブロックにおいてオン状態の画素セル２００内の液晶セル３４及び蓄積容量３６に書き込まれる。このように第５〜第８ブロック内の画素セル２００は、右側ドライバ１９６から与えられるブロック制御信号Ｖｂにより制御される。
【０１０６】
上記動作が繰り返され、第８ブロック内の液晶セル３４及び蓄積容量３６にも表示信号Ｖｓが書き込まれると、次に、ブランキング期間Ｔｂｋ（例えば、５．０μｓ）となる。そして、ブランキング期間Ｔｂｋの開始後、時間Ｔｂｋが経過すると、１水平走査期間Ｔｈ（例えば、２５μｓ）が終了とされる。１水平走査期間Ｔｈが終了すると、再び、第１ブロックから第８ブロックまで順次表示信号Ｖｓが与えられていく。
【０１０７】
なお、ブロック制御信号Ｖｂが供給されるブロックの順序は、上記例に限らず、他の順序でブロックが順次活性化されるようにしてもよい。
図２７は、本発明の第８実施例である液晶表示装置２１０の構成図である。
図２７に示すように、液晶表示装置２１０は、ゲート側ドライバ回路２１２、表示部２１４、信号供給線Ｃ１〜Ｃｍ等を有する。
【０１０８】
表示部２１４は、第１〜第ｎブロックに分割されている。表示部２１４内には、複数の走査線２６及び共通信号線Ｄ１〜Ｄｍが互いに平行に配列されている。走査線２６は、ゲート側ドライバ回路２１２に接続されている。また、複数の共通信号線Ｄ１〜Ｄｍは、それぞれ対応する信号供給線Ｃ１〜Ｃｍに接続されている。また、表示部２１４内には、走査線２６及び共通信号線Ｄ１〜Ｄｍに対して垂直に複数の信号線２８が設けられている。更に、走査線２６と信号線２８の各交点には、画素セル２１６が設けられている。信号供給線Ｃ１〜Ｃｍは、例えば、ＴＡＢ−ＩＣ内に設けられており、所定のタイミングで表示信号Ｖｓを表示部２１４内に供給する。液晶表示装置２１０は、例えば、図２に示す液晶表示装置４０と同様にブロック選択順次駆動される。なお、図２７には、各信号供給線Ｃ１〜Ｃｍに対してそれぞれ４本の共通信号線Ｄ１〜Ｄｍが接続されている例を示しているが、表示部２１４内に設けられる共通信号線Ｄ１〜Ｄｍの本数はこれに限らず、垂直画素セル数に応じて適宜設定されるものとする。
【０１０９】
上述の如く、液晶表示装置２１０では、共通信号線Ｄ１〜Ｄｍは、表示部２１４内に分散して設けられている。このため、液晶表示装置２１０の額縁サイズの更なる小型化が実現される。
図２８は、第８実施例の液晶表示装置２１０が備える表示部２１４の構成を説明するための図である。図２８には、表示部２１４内に設けられた４本の共通信号線Ｄ１と信号供給線Ｃ１を代表して示している。
【０１１０】
図２８に示すように、信号供給線Ｃ１には走査線２６と平行に配列された４本の共通信号線Ｄ１が接続されている。また、４本の共通信号線Ｄ１は、それぞれ各ブロックの１列目に配列された信号線２８に接続されている。すなわち、１本の共通信号線Ｄ１は、各ブロック内の１列目に配列された合計ｎ個の画素セル２１６と接続されている。このような構成の表示部２１４では、画素セル２１６に対して複数のルートで表示信号Ｖｓが供給される。この結果、表示部２１４の配線抵抗が小さくなり、表示部２１４の上側と下側の抵抗値が平均化される。従って、表示部２１４へ供給される表示信号Ｖｓのフレーム反転時における表示部２１４の上下の抵抗値の差に起因した上下傾斜表示が抑制される。また、表示部２１４では、画素セル２１６に対して、複数のルートで表示信号Ｖｓが供給されるので冗長性が確保されている。
【０１１１】
図２９は、第８実施例の液晶表示装置２１０が備える画素セル２１６の構成図である。ここでは、共通信号線Ｄ１に接続された画素セル２１６の構成を示す。
図２９に示すように、画素セル２１６は、画素ＴＦＴ２１８、液晶セル３４、蓄積容量３６等を有する。画素セル２１６内では、走査線２６と共通信号線Ｄ１が平行に配列されており、信号線２８と共通信号線Ｄ１が互いに垂直に配列されている。また、画素セル２１６内において、信号線２８と共通信号線Ｄ１は接続されている。画素ＴＦＴ２１８のゲート電極は走査線２６に接続され、画素ＴＦＴ２１８のソース電極は信号線２８に接続され、画素ＴＦＴ２１８のドレイン電極は液晶セル３４及び蓄積容量３６に接続されている。
【０１１２】
液晶表示装置２１０の駆動時に図２８に示す信号供給線Ｃ１から供給された表示信号Ｖｓは、画素セル２１６内において共通信号線Ｄ１に接続された信号線２８から走査信号Ｖｇによってオン状態とされた画素ＴＦＴ２１８を介して液晶セル３４及び蓄積容量３６に書き込まれる。そして、書き込まれた信号電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【０１１３】
図３０は、本発明の第９実施例の液晶表示装置２２０の構成図である。液晶表示装置２２０は、ＸＧＡ(eXtended Graphics Array) 型の液晶表示装置であり、第８実施例の液晶表示装置２１０の具体的応用例である。
図３０に示すように、液晶表示装置２２０は、ゲート制御回路２２２、表示部２２４等を有する。表示部２２４は、第１〜第８ブロックに分割されている。また、表示部２２４内には、マトリクス状に７６８本（３８４本×２）の走査線２６、及び、３０７２本（３８４本×８ブロック）の信号線２８が配列されている。また、表示部２２４の上半分と下半分には、それぞれ走査線２６と平行に共通信号線Ｄ００１〜Ｄ３８４が配列されている。
【０１１４】
表示部２２４の上半分に配列された共通信号線Ｄ００１〜Ｄ３８４は、ＴＡＢ−ＩＣ２２３に接続され、表示部２２４の下半分に配列された共通信号線Ｄ００１〜Ｄ３８４は、ＴＡＢ−ＩＣ２２５に接続されている。一方、７６８本の走査線２６は、ゲート制御回路２２２に接続されている。また、ゲート制御回路２２２には、ゲート制御回路引き出し線２２１が接続されている。
【０１１５】
表示部２２４内において、走査線２６と信号線２８との各交点には、画素セル２２６が設けられている。また、各ブロック内の画素セル２２６には、それぞれブロック制御線Ｂ１〜Ｂ８が接続されている。例えば、第１ブロック内の画素セル２２６には、ブロック制御線Ｂ１が接続され、第２ブロック内の画素セル２２６には、ブロック制御線Ｂ２が接続され、第８ブロック内の画素セル２２６には、ブロック制御信号Ｂ８が接続されている。各ブロック内の画素セル２２６には、図示しないブロック制御回路から所定のタイミングでブロック制御線Ｂ１〜Ｂ８を介してそれぞれブロック制御信号Ｖｓが供給される。液晶表示装置２１０は、例えば、図２に示す液晶表示装置４０と同様にブロック選択順次駆動される。
【０１１６】
上述の如く、液晶表示装置２２０では、共通信号線Ｄ００１〜Ｄ３００は、表示部２２４内に分散して設けられている。このため、液晶表示装置２２０の額縁サイズの更なる小型化が実現される。
図３１は、第９実施例の液晶表示装置２２０が備える表示部２２４の構成を説明するための図である。図３１には、表示部２２４内に設けられた共通信号線Ｄ００１、Ｄ３８４と信号供給線Ｃ００１、Ｃ３８４を代表して示している。
【０１１７】
図３１に示すように、表示部２２４は、第１〜第８ブロックに分割されている。そして、各ブロックには、信号線ｄ００１〜ｄ３８４が配列されている。共通信号線Ｄ００１、Ｄ３８４は、それぞれ信号供給線Ｃ００１、Ｃ３８４に接続されている。また、共通信号線Ｄ００１、Ｄ３８４は、それぞれ対応する信号線２８に接続されている。
【０１１８】
表示部２２４の上半分では、上側から順に共通信号線Ｄ００１、・・・、Ｄ３８４が配列されている。そして、共通信号線Ｄ００１は、各ブロックの第１列目に配列された８本の信号線ｄ００１と接続されており、共通信号線Ｄ３８４は、各ブロックの第３８４列目に配列された８本の信号線ｄ３８４と接続されている。一方、表示部２２４の下半分では、上側から順に共通信号線Ｄ３８４、・・・、Ｄ００１が配列されている。そして、共通信号線Ｄ００１は、各ブロックの第１列目に配列された８本の信号線ｄ００１と接続されており、共通信号線Ｄ３８４は、各ブロックの第３８４列目に配列された８本の信号線ｄ３８４と接続されている。このように、表示部２２４では、共通信号線Ｄ００１、・・・、Ｄ３８４が上下対称に配列されている。
【０１１９】
なお、表示部２２４内に設けられる共通信号線Ｄ００１〜Ｄ３８４の本数は、垂直画素セル数に応じて決定される。
このような構成の表示部２２４では、画素セル２２６に対して複数のルートで表示信号Ｖｓが供給される。この結果、表示部２２４の配線抵抗が小さくなり、表示部２２４の上側と下側の抵抗値が平均化される。従って、表示部２２４へ供給される表示信号Ｖｓのフレーム反転時における表示部２２４の上下の抵抗値の差に起因した上下傾斜表示が抑制される。また、画素セル２２６に対して、複数のルートで表示信号Ｖｓが供給されるので冗長性が確保されている。
【０１２０】
図３２は、第９実施例の液晶表示装置２２０が備える画素セル２２６の構成図である。ここでは、表示部２２４の第１ブロック内の１行目に配設された画素セル２２６の構成を示す。
図３２に示すように、画素セル２２６は、ＴＦＴ１、２、液晶セル３４、蓄積容量３６等を有する。画素セル２２６内では、走査線２６と共通信号線Ｄ１及び共通容量線２２８が平行に配列されており、信号線２８とブロック制御線Ｂ１が共通信号線Ｄ１に対して垂直に配列されている。また、画素セル２２６内では、信号線２８と共通信号線Ｄ１は接続されている。
【０１２１】
ＴＦＴ１のゲート電極は走査線２６に接続され、ドレイン電極は液晶セル３４と蓄積容量３６に接続されている。また、ＴＦＴ２のゲート電極は、ブロック制御線Ｂ１に接続され、ソース電極は信号線２８に接続され、ドレイン電極はＴＦＴ１に接続されている。図３０に示すＴＡＢ−ＩＣ２３３から供給された表示信号Ｖｓは、画素セル２２６内において、共通信号線Ｄ１に接続された信号線２８に与えられ、更に、ブロック制御信号Ｖｂによりオン状態とされたＴＦＴ２及び走査信号Ｖｇによりオン状態とされたＴＦＴ１を介して液晶セル３４及び蓄積容量３６に書き込まれる。そして、書き込まれた信号電圧と共通電極電位Ｖｃｏｍとの電位差に基づき液晶表示が行われる。
【０１２２】
図３３は、第９実施例の液晶表示装置２２０が備える画素セル２２６のレイアウト図である。ここでは、表示部２２４の第１行目に配列された画素セル２２６のレイアウトを示す。
図３３に示すように、画素セル２２６は、走査線２６、信号線２８、ブロック制御線Ｂ１、共通容量線２２８、共通信号線Ｄ１、ＴＦＴ１、２、蓄積容量３６の他、反射電極２３２、画素コンタクト１４８等を含む。また、信号線２８と共通信号線Ｄ１と交点には、信号線接続点２３０が設けられている。なお、図３３に示すＴＦＴ１、２は、共にシングルゲート構成であるが、ＴＦＴ１、２の一方、又は、両方をダブルゲート構成にしてもよい。
【０１２３】
図３３に示すように、ブロック制御線Ｂ１は、信号線２８と平行に配列され、共通信号線Ｄ１及び共通容量線２２８は、走査線２６と平行に配列されている。画素セル２２６は、走査線２６と平行に設けられた共通信号線Ｄ１を有する点に特徴がある。ここで、ブロック制御線Ｂ１と信号線２８は同じ金属素材で形成され、共通容量線２２８と走査線２６及び共通信号線Ｄ１は同じ金属素材で形成されているものとする。
【０１２４】
なお、ＴＦＴ１、２のチャネル幅Ｗとチャネル長Ｌは、要求されるＴＦＴ１、２のオン電流の大きさに応じて適宜設定される。
図３４は、第９実施例の液晶表示装置２２０の実装例を示す図である。
液晶表示装置２２０は、低温ｐ−ＳｉＴＦＴを用いた反射型液晶表示装置であり、ゲート制御回路２２２、表示部２２４、ＴＡＢ−ＩＣ２２３、２２５、ＴＦＴ基板２４６、及び、対向基板２４８等を有する。
【０１２５】
液晶表示装置２２０の主な仕様を表１に示す。
【０１２６】
【表１】
液晶表示装置２２０では、従来表示部２２４の周辺に配設されていた図示しない共通信号線Ｄ００１〜Ｄ３８４が表示部２２４内に分散して設けられている。このため、表１に示すように、上下額縁サイズ及び左右額縁サイズが非常に狭い液晶表示装２２０が実現されている。
なお、第６〜第９実施例で説明した本発明の原理は、従来例の液晶表示装置１０のように複数のアナログスイッチ２４が表示部１８外に集中して設けられた液晶表示装置に適用してもよい。
【０１２８】
また、第１〜第９実施例で説明した本発明の原理は、液晶パネル以外のアクティブマトリクス型フラットパネルにも適用してもよい。例えば、本発明の原理は、アクティブ型有機ＥＬ(Electro Luminescent) パネル等の光電変換パネルに適用してもよい。
上記実施例において、画素ＴＦＴ３２、ＴＦＴ１が特許請求の範囲に記載の画素トランジスタに相当し、ブロック制御線Ｂ１〜Ｂｎ、ブロック制御信号Ｖｂ、及び、画素ａＳＷ５４、５４ａがそれぞれ特許請求の範囲に記載のアナログスイッチ制御線、アナログスイッチ制御信号、及び、アナログスイッチに相当する。また、ブロック制御線Ｎ、Ｐがそれぞれ特許請求の範囲に記載の第１及び第２の制御線に相当し、外部制御回路１４２が特許請求の範囲に記載のアナログスイッチ制御回路に相当する。
【０１２９】
【発明の効果】
上述の如く、請求項１〜１１記載の発明では、各画素セル内にアナログスイッチが設けられているので、表示部周辺にアナログスイッチを配設する必要が無く、液晶表示装置の額縁サイズの縮小が可能となる。従って、本発明によれば、液晶表示装置の小型化、軽量化等を実現することができる。
【０１３０】
また、本発明の液晶表示装置では、各画素セル内にアナログスイッチが分散して設けられているので、１つのアナログスイッチに１列分の複数の画素セルが接続された上記従来例に比してアナログスイッチの負荷が小さい。このため、本発明では、従来例に比してアナログスイッチのチャネル幅Ｗを狭くすることができる。アナログスイッチのチャネル幅Ｗを狭くすることで、液晶表示装置の製造時における欠陥発生率が低減し、製造歩留りが向上する。また、アナログスイッチのチャネル幅Ｗが狭いと、液晶表示装置の動作時におけるアナログスイッチの発熱や劣化が抑制される。従って、本発明によれば、液晶表示装置の信頼性の向上を実現することができる。
【０１３１】
更に、本発明の液晶表示装置では、アナログスイッチが画素セル毎に分散して設けられているので、アナログスイッチの特性のバラツキに起因して、画素セルの列毎に表示信号の有効書き込み時間が異なるということがない。従って、本発明の液晶表示装置によれば、従来例のように画素セル列毎に液晶表示の輝度が異なる、いわゆる縦縞模様と呼ばれる表示不良モードが発生せず、高品質な液晶表示を実現することができる。
【０１３２】
また、請求項１２及び１３記載の発明では、表示部が複数のブロックに分割され、各ブロック内の画素セルは、対応するブロック制御線を介して与えられるブロック制御信号によってそれぞれ選択的に制御される。このため、本発明の液晶表示装置内には、アナログスイッチや信号線側駆動回路を設ける必要が無い。従って、本発明によれば、液晶表示装置の更なる小型化、軽量化を実現することができる。
【０１３３】
また、請求項１４〜１９記載の発明では、従来表示部の周辺に設けられていた共通信号線が表示部内に分散して設けられているため、液晶表示装置の額縁サイズの更なる小型化が実現される。また、走査信号により選択された画素セルに対して、複数の信号線及び共通信号線を介して表示信号が供給されるので、表示内の配線抵抗が小さくなり、表示部の上側と下側の抵抗値が平均化される。この結果、表示部へ供給される表示信号のフレーム反転時における表示部の上下の抵抗値の差に起因した上下傾斜表示が防止される。
【図面の簡単な説明】
【図１】従来例の液晶表示装置の構成図である。
【図２】本発明の第１実施例である液晶表示装置の構成図である。
【図３】第１実施例の表示部の第１ブロック内に設けられた画素セルの構成図である。
【図４】表示信号Ｖｓ、走査信号Ｖｇ、ブロック制御信号Ｖｂ、及び、画素信号Ｖｐの波形図である。
【図５】第１実施例の液晶表示装置の動作タイミング図である。
【図６】第１実施例の液晶表示装置が備えるブロック制御回路の構成例を示す図である。
【図７】ブロック制御回路が有するＤフリップフロップの構成例を示す図である。
【図８】ブロック制御回路が有するインバータの構成例を示す図である。
【図９】第１実施例の液晶表示装置が備えるゲート制御回路の構成例を示す図である。
【図１０】第２実施例の画素セルの構成図である。
【図１１】第３実施例の液晶表示装置の構成図である。
【図１２】第３実施例の表示部の第１ブロック内に設けられた画素セルの構成図である。
【図１３】第４実施例の画素セルの構成図である。
【図１４】第５実施例の液晶表示装置の構成図である。
【図１５】第５実施例の表示部の第１ブロック内に設けられた画素セルの構成図である。
【図１６】第５実施例の液晶表示装置が備える画素セルのレイアウト図である。
【図１７】第５実施例の液晶表示装置が備える画素セルの断面図である。
【図１８】第５実施例の液晶表示装置の動作タイミング図である。
【図１９】第５実施例の液晶表示装置の実装例を示す図である。
【図２０】第６実施例の液晶表示装置を説明するための原理図である。
【図２１】第６実施例の液晶表示装置が備える表示部の原理図である。
【図２２】第６実施例の液晶表示装置の構成図である。
【図２３】第６実施例の液晶表示装置の動作タイミング図である。
【図２４】第７実施例の液晶表示装置の構成図である。
【図２５】第７実施例の液晶表示装置が備える表示部の構成図である。
【図２６】第７実施例の液晶表示装置の動作タイミング図である。
【図２７】第８実施例の液晶表示装置の構成図である。
【図２８】第８実施例の液晶表示装置が備える表示部の構成を説明するための図である。
【図２９】第８実施例の液晶表示装置が備える画素セルの構成図である。
【図３０】第９実施例の液晶表示装置の構成図である。
【図３１】第９実施例の液晶表示装置が備える表示部の構成を説明するための図である。
【図３２】第９実施例の液晶表示装置が備える画素セルの構成図である。
【図３３】第９実施例の液晶表示装置が備える画素セルのレイアウト図である。
【図３４】第９実施例の液晶表示装置の実装例を示す図である。
【符号の説明】
１０、４０、１２０、１３０、１８０、１９０、２１０、２２０ 液晶表示装置
１２、４２ 信号線側駆動回路
１４、１６ ゲート側駆動回路
１８、４８ 表示部
２０ シフトレジスタ回路
２２ バファー回路
２４ アナログスイッチ
２６ 走査線
２８ 信号線
３０、５２ 画素セル
３２ 画素ＴＦＴ
３４ 液晶セル
３６ 蓄積容量
４４、４６ ゲート制御回路
５０ ブロック制御回路
５４、５４ａ 画素ａＳＷ
５６ シフトレジスタ回路
５８ バファー回路
１３２ 外部ドライバＬＳＩ
１６６、２２３、２２５ ＴＡＢ−ＩＣ
Ｂ１〜Ｂｎ ブロック制御線
Ｄ１〜Ｄｎ ビデオ信号線
Ｖａ アナログスイッチ制御信号
Ｖｂ ブロック制御信号
Ｖｇ 走査信号
Ｖｓ 表示信号
Claims (1)
- 表示部内に設けられた複数の画素セルに表示信号を与えて液晶表示を行う液晶表示装置において、
走査線方向に複数のブロックに分割された前記表示部内には、マトリクス状に前記画素セル内で接続された複数の信号線及び共通信号線が設けられており、
各ブロック内の前記画素セルは、走査線を介して与えられる走査信号により制御される第１のトランジスタと、ブロック制御線を介して与えられるブロック制御信号により制御され、ドレイン電極が前記第１のトランジスタのソース電極に接続されている第２のトランジスタとを有し、
前記各ブロックは、前記ブロック制御信号によりブロック選択順次駆動され、
表示信号は、前記走査信号及び前記ブロック制御信号により選択された画素セルに前記複数の信号線及び共通信号線を介して与えられ、
前記画素セル内で、前記共通信号線は前記走査線に平行に配列され、前記信号線及び前記ブロック制御線は前記共通信号線に垂直に配列され、
前記複数の共通信号線は、前記信号線との接続関係において、前記表示部を上下に２分割する前記走査線と平行な中心線に対して上下対称に設けられていることを特徴とする液晶表示装置。
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