JP2002132226A

JP2002132226A - 平面表示装置

Info

Publication number: JP2002132226A
Application number: JP2000325727A
Authority: JP
Inventors: Takashi Maeda; 孝志前田; Hiroyuki Kimura; 裕之木村; Takanori Tsunashima; 貴徳綱島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-10-25
Filing date: 2000-10-25
Publication date: 2002-05-09
Anticipated expiration: 2020-10-25
Also published as: JP4726291B2

Abstract

(57)【要約】【課題】ディジタルメモリを備えた平面表示装置にお
いて、待ち受け時のメモリの誤動作をなくして常に正常
な表示画像を可能とし、かつ高精細化と狭額縁化を実現
する。【解決手段】第２のスイッチ素子１７とメモリ制御信
号線１９ａ，１９ｂとの間に、それぞれ抵抗素子１１９
ａ，１１９ｂを接続する。メモり制御信号の電位の立ち
上がりは抵抗素子１１９ａ，１１９ｂにより遅延するた
め、デジタルメモリ１８の電源電圧降下により電位が低
下していた映像信号の電位が元に戻った時点で画素電極
１３へ取り込まれることになり、デジタルメモリ１８の
電源電圧降下の影響によるメモリの誤動作を防ぐことが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は平面表示装置に関
し、詳しくは携帯電話や電子ブック等に使用される高画
質、低消費電力な液晶表示装置に関する。

【０００２】

【従来の技術】従来、液晶表示装置に代表される平面表
示装置は、軽量、薄型、低消費電力という利点を活かし
て携帯電話や電子ブック等の小型情報端末のディスプレ
イとして使われている。このような小型情報端末は、一
般にバッテリー駆動方式が採用されていることから、低
消費電力化が重要な課題となっている。

【０００３】とくに携帯電話においては、待ち受け時間
中に低消費電力で表示できることが求められており、こ
れを実現するための技術としては、例えば特開昭５８−
２３０９１号などが挙げられる。ここに開示された画像
表示装置は、画素内にディジタルメモリを備えており、
待ち受け時（静止画表示時）には、液晶を交流駆動する
ための交流駆動回路のみを動作させ、その他の周辺駆動
回路を止めることにより、大幅な消費電力の低減を図っ
ている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記特
開昭５８−２３０９１号に代表されるようなディジタル
メモリを備えた液晶表示装置では、表示画面全体をデジ
タルメモリからの出力（又は反転出力）で交互に表示さ
せるために、通常表示時の１画素分の負荷容量を駆動す
る場合に比べて、非常に大きな容量を駆動することにな
る。このため、デジタルメモリの電源に電圧降下を生
じ、デジタルメモリの電位が元に戻らないうちに映像信
号が画素へ取り込まれる、いわゆるメモリの誤動作を引
き起こし、正常な表示画像が得られなくなるおそれがあ
る。なお、デジタルメモリの電源での電圧降下が生じな
いようにするには、電源配線を低抵抗にすればよいが、
こうすると基板上での配線幅を広くしなければならず、
画素ピッチや額縁サイズが大きくなるという難点があっ
た。

【０００５】この発明の目的は、待ち受け時のメモリの
誤動作をなくして常に正常な表示画像を得ることがで
き、かつ高精細化と狭額縁化を実現した平面表示装置を
提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、互いに交差して配置された複数
の走査線及び複数の信号線、これら両線の各交差部に配
置された画素電極、前記画素電極と電気的に並列に接続
された補助容量、前記補助容量に所定の電圧を供給する
補助容量線、前記走査線から供給される走査信号により
オン／オフ制御され、オン時に前記信号線に供給された
映像信号を前記画素電極に書き込む第１のスイッチ素
子、前記画素電極と電気的に接続され、前記信号線に供
給された映像信号を保持可能なディジタルメモリ、前記
画素電極と前記ディジタルメモリとの間に挿入され、前
記画素電極と前記ディジタルメモリ間の導通を制御する
第２のスイッチ素子、前記第２のスイッチ素子にオン／
オフ制御のためのメモリ制御信号を供給するメモリ制御
信号線を含む第１の電極基板と、前記画素電極に対し所
定間隔をもって対向配置された対向電極を含む第２の電
極基板と、前記第１の電極基板と第２の電極基板との間
に狭持された光変調層とを備え、前記第２のスイッチ素
子とメモリ制御信号線との間に、前記メモリ制御信号線
に供給されるメモリ制御信号の電位の立ち上がりを制御
する電位制御手段を接続したことを特徴とする平面表示
装置である。

【０００７】請求項２の発明は、請求項１において、前
記電位制御手段は抵抗素子により構成され、かつ前記抵
抗素子の抵抗値は前記メモリ制御信号線の電位の立ち上
がりが前記デジタルメモリの電源配線の電位の立ち上が
りも遅くなるように設定されていることを特徴とする。

【０００８】好ましい形態として、前記抵抗素子を前記
第１の電極基板上に前記走査線と並行して形成された各
メモリ制御信号線ごとに接続する。また、前記抵抗素子
を前記第１の電極基板上で走査線と並行して形成される
前のメモリ制御信号線に接続する。

【０００９】また好ましい形態として、前記電位制御手
段を前記メモリ制御信号線にメモリ制御信号を供給する
外部駆動回路側に配置する。

【００１０】請求項３の発明は、請求項１又は２におい
て、前記画素電極と前記信号線とは前記第１のスイッチ
素子を介して接続され、前記画素電極と前記ディジタル
メモリとは前記第２のスイッチ素子を介して接続される
ことを特徴とする。

【００１１】請求項４の発明は、請求項３において、前
記第２のスイッチ素子は２つ存在し、それぞれが独立し
たメモリ制御信号線に接続されることを特徴とする。

【００１２】請求項５の発明は、請求項１乃至３におい
て、前記ディジタルメモリは、２つのインバータ回路と
第３のスイッチ素子で構成されることを特徴とする。

【００１３】請求項６の発明は、請求項５において、前
記第３のスイッチ素子は前記走査線に接続されることを
特徴とする。

【００１４】請求項７の発明は、請求項６において、前
記第１のスイッチ素子と前記第３のスイッチ素子は、相
補型のＭＯＳトランジスタで構成されることを特徴とす
る。請求項８の発明は、請求項１において、前記画素電
極は金属薄膜で構成された光反射型の画素電極であるこ
とを特徴とする。

【００１５】請求項９の発明は、請求項１において、前
記光変調層は液晶層であることを特徴とする。

【００１６】請求項１０の発明は、請求項１において、
通常表示期間では、前記第２のスイッチ素子により前記
画素電極と前記ディジタルメモリ間の導通をオフし、か
つ前記第１のスイッチ素子を所定周期でオンして、前記
信号線に供給された映像信号を前記画素電極に書き込
み、静止画表示期間では、前記第２のスイッチ素子をオ
ンし、前記信号線に供給された映像信号を前記ディジタ
ルメモリに保持させた後、前記第１のスイッチ素子によ
り前記信号線と前記画素電極間の導通をオフして、前記
ディジタルメモリに保持された映像信号を前記画素電極
に書き込むことを特徴とする。

【００１７】上記構成によれば、電位制御手段によりメ
モり制御信号の電位の立ち上がりが遅くなるように制御
することで、デジタルメモリの電位が元に戻った時点で
映像信号を画素へ取り込むことができるので、デジタル
メモリの電源電圧降下の影響によりメモリの誤動作を起
こすことがなくなり、常に安定した表示画像を得ること
ができる。この場合、デジタルメモリの電源配線を低抵
抗にするために基板上での配線幅を広くする必要がない
ので、画素ピッチや額縁サイズが大きくなることがな
く、高精細化と狭額縁化を実現することができる。

【００１８】

【発明の実施の形態】以下、この発明に係わる平面表示
装置を、アクティブマトリクス型液晶表示装置に適用し
た場合の実施形態について説明する。

【００１９】図２は、本実施形態に係わるアクティブマ
トリクス型液晶表示装置の回路構成図であり、図３は図
２の概略断面図である。

【００２０】この液晶表示装置１００は、大別すると、
複数の表示画素１０が形成された表示画素部１１０、走
査線駆動回路１２０及び信号線駆動回路１３０とから構
成されている。

【００２１】本実施形態において、走査線駆動回路１２
０及び信号線駆動回路１３０は、図３に示すアレイ基板
１０１（第１の電極基板）上において、後述する信号線
１１、走査線１２及び画素電極１３などと一体に形成さ
れている。ただし、走査線駆動回路１２０及び信号線駆
動回路１３０は、図示しない外部制御回路上に実装され
ていてもよい。

【００２２】表示画素部１１０は、アレイ基板１０１上
に複数本の信号線１１及びこれと交差する複数本の走査
線１２が図示しない絶縁膜を介してマトリクス状に配置
されており、両線の各交差部には表示画素１０が配置さ
れている。

【００２３】表示画素１０は、画素電極１３、第１のス
イッチ素子１４、対向電極１５、液晶層１６、第２のス
イッチ素子１７及びディジタルメモリ１８により構成さ
れている。

【００２４】なお、表示画素１０には補助容量が含まれ
ているが、図２では説明を簡単にするために図示を省略
している。補助容量（及び補助容量線）については、図
１において説明する。

【００２５】第１のスイッチ素子１４のソースは信号線
１１に、ゲートは走査線１２に、ドレインは画素電極１
３にそれぞれ接続されている。また画素電極１３は第２
のスイッチ素子１７を介してディジタルメモリ１８に接
続されており、その第２のスイッチ素子１７のゲートは
メモリ制御信号線１９に、ソースは画素電極１３に、ド
レインはディジタルメモリ１８にそれぞれ接続されてい
る。

【００２６】なお、メモリ制御信号線１９は、後述する
ようにメモリ制御信号線１９ａ，１９ｂとして２本配置
されているが、図２では説明を簡単にするためにメモリ
制御信号線１９として示している。また後述する抵抗素
子１１９ａ，１１９ｂについても、図２では抵抗素子１
１９として示している。

【００２７】画素電極１３は図３に示すようにアレイ基
板１０１上に形成され、この画素電極１３と相対する対
向電極１５は対向基板１０２（第２の電極基板）上に形
成されている。対向電極１５には、図示しない外部駆動
回路から所定の対向電位が与えられている。さらに、図
３に示すように、画素電極１３と対向電極１５の間には
光変調層としての液晶層１６が充填され、容量Ｃｌｃを
形成している。また、アレイ基板１０１及び対向基板１
０２の周囲はシール材１０３により封止されている。な
お、図３では配向膜や偏光板などの図示は省略してい
る。

【００２８】走査線駆動回路１２０は、シフトレジスタ
１２１及び図示しないバッファ回路などで構成されてお
り、図示しない外部駆動回路から供給されるコントロー
ル信号（垂直のクロック／スタート信号）に基づいて、
上から順に走査線１２に走査信号を出力する。

【００２９】走査線駆動回路１２０では、中間調表示や
動画表示時（以下、中間調／動画表示時）には、通常の
アクティブマトリクス型液晶表示装置と同様に上から順
に走査線１２に走査信号を出力する。また静止画表示時
には、走査線１２をオフレベルとする。

【００３０】信号線駆動回路１３０は、シフトレジスタ
１３１、ＡＳＷ（アナログスイッチ）１３２などで構成
されており、図示しない外部駆動回路からコントロール
信号（水平のクロック／スタート信号）及びビデオバス
１３３を通じて映像信号が供給されている。信号線駆動
回路１３０では、水平のクロック／スタート信号に基づ
いて、シフトレジスタ１３１からＡＳＷ１３２の開閉信
号を供給することにより、ビデオバス１３３から供給さ
れる映像信号を所定のタイミングで信号線１１にサンプ
リングする。

【００３１】なお、メモリ制御信号線１９には、図示し
ない外部駆動回路からメモリ制御信号が供給されてい
る。ここでは、中間調／動画表示時には、メモリ制御信
号線１９にオフレベルのメモリ制御信号を供給し、静止
画表示時にはオンレベルのメモリ制御信号を供給してい
る。

【００３２】次に、表示画素１０の回路構成を、図１を
参照しながら、さらに詳細に説明する。

【００３３】図１は、図２に示す表示画素１０の回路構
成図である。

【００３４】第２のスイッチ素子１７は、ディジタルメ
モリ１８の出力端子２６及び反転出力端子２７と画素電
極１３との間に挿入された２つのスイッチ素子２１、２
２で構成されている。このうち、スイッチ素子２１のゲ
ートはメモリ制御信号線１９ａに接続され、スイッチ素
子２２のゲートはメモリ制御信号線１９ｂに接続されて
いる。このメモリ制御信号線１９ａ，１９ｂにオン又は
オフレベルのメモリ制御信号が供給されることで、２つ
のスイッチ素子２１、２２は独立して制御される。この
第２のスイッチ素子１７と第１のスイッチ素子１４は、
ともにＭＯＳトランジスタで構成されている。

【００３５】さらに、第２のスイッチ素子１７とメモリ
制御信号線１９ａ，１９ｂとの間には、メモリ制御信号
線１９ａ，１９ｂにそれぞれ供給されるメモリ制御信号
の電位の立ち上がりを制御する電位制御手段としての抵
抗素子１１９ａ，１１９ｂが接続されている。この抵抗
素子１１９ａ，１１９ｂの抵抗値は、メモリ制御信号線
１９ａ，１９ｂに供給されるメモリ制御信号の電位の立
ち上がりが、デジタルメモリ１８の電源配線３１に供給
される電源電位の立ち上がりよりも遅くなるように設定
されている。

【００３６】ディジタルメモリ１８は、２つのインバー
タ回路２３、２４と、第３のスイッチ素子２５で構成さ
れている。インバータ回路２３は、直列に接続されたＰ
−ｃｈＴＦＴ２３１及びＮ−ｃｈＴＦＴ２３２により構
成され、インバータ回路２４は、同じく直列に接続され
たＰ−ｃｈＴＦＴ２４１及びＮ−ｃｈＴＦＴ２４２によ
り構成されている。また、第３のスイッチ素子２５は、
第１のスイッチ素子１４とは逆チャネルのスイッチ素子
であり、第１のスイッチ素子１４と相補型のＭＯＳトラ
ンジスタで構成されている。さらに、第３のスイッチ素
子２５のゲートは、第１のスイッチ素子１４のゲートと
同じ走査線１２に接続されている。ディジタルメモリ１
８の正極性側には、正電源配線として電源配線３１が接
続され、デジタルメモリ１８の負極正側には、負電源配
線として電源配線３２が接続される。

【００３７】一方、画素電極１３には対向電極１５との
電位関係を保持するために、並列に補助容量２８が接続
されている。この補助容量２８は画素電極１３と補助容
量線２９との間に容量Ｃｓを形成している。補助容量線
２９は、すべての表示画素１０の補助容量２８と電気的
に接続されており、図示しない外部制御回路から必要な
電位が供給されている。

【００３８】次に、上記のように構成された液晶表示装
置１００において、中間調／動画表示と静止画表示を行
う場合の動作について説明する。

【００３９】まず、中間調／動画表示時（通常表示）に
は、２本のメモリ制御信号線１９ａ，１９ｂをともにオ
フレベルとし、第２のスイッチ素子１７の機能を停止す
る。そして、走査線駆動回路１２０から走査信号を出力
して、各走査線１２を上から順にオンし、これと同期し
て信号線１１に映像信号をサンプリングする。すると、
オンとなった走査線１２に接続するすべての第１のスイ
ッチ素子１４は、一水平走査期間だけオンとなり、信号
線１１にサンプリングされていた映像信号は第１のスイ
ッチ素子１４を通じて画素電極１３に書き込まれる。こ
の映像信号は画素電極１３と対向電極１５との間及び補
助容量２８に信号電圧として充電（保持）され、この信
号電圧の大きさに応じて液晶層１６が応答することで表
示画素からの透過光量が制御される。このような動作を
一フレーム期間内にすべての走査線１２について実施す
ることにより、一画面の映像が出来上がる。

【００４０】この間、図示しない外部制御回路から走査
線駆動回路１２０及び信号線駆動回路１３０に対し、そ
れぞれクロック信号、スタート信号及び映像信号を供給
して、通常のアクティブマトリクス型液晶表示装置と同
様に駆動を行うことにより、フルカラーによる高画質な
中間調／動画表示を行う。

【００４１】このように、中間調／動画表示時において
は、通常のアクティブマトリクス型液晶表示装置として
駆動する場合と同様に、表示画素部１１０で動作してい
るのは、第１のスイッチ素子１４、画素電極１３、対向
電極１５及び補助容量２８だけとなる。すなわち、中間
調／動画表示の間は、第２のスイッチ素子１７やディジ
タルメモリ１８の機能は停止しているため、補助容量線
２９には、補助容量２８を機能させるに必要な通常の電
位を供給する。

【００４２】一方、通常表示から静止画表示に切り替え
る際は、通常表示から静止画表示に移行する最後のフレ
ーム（静止画書き込みフレーム）において、メモリ制御
信号線１９ａをオンレベルとする。そして、第１のスイ
ッチ素子１４がオンしている間に、信号線１１に２値化
された映像信号をサンプリングし、これを第１のスイッ
チ素子１４及び第２のスイッチ素子１７を通じてディジ
タルメモリ１８に書き込む。この２値化された映像信号
は、静止画表示時に表示するマルチカラー画像用の映像
信号である。

【００４３】静止画表示の期間において、ディジタルメ
モリ１８に書き込まれた映像信号は、短時間であればこ
の状態で保持することもできるが、長時間保持すると直
流成分により液晶層１６が劣化するため、交流駆動する
必要がある。本実施形態では、一定の周期でメモリ制御
信号線１９ａ，１９ｂを交互にオンレベルとすることに
よって、スイッチ素子２１、２２を交互にオンし、同時
に対応電極１５の電位を反転させることで交流駆動を実
現している。このとき、第２のスイッチ素子１７がオン
すると、デジタルメモリ１８の電源配線３１は電圧降下
を生じるため、デジタルメモリ１８に書き込まれた映像
信号の電位も一時的に低下することになる。このため、
本来の電位に戻らないうちに映像信号が画素電極１３に
出力されることになり、メモリの誤動作となる。しか
し、本実施形態においては、第２のスイッチ素子１７と
メモリ制御信号線１９ａ，１９ｂとの間に抵抗素子１１
９ａ，１１９ｂが接続されているため、メモリ制御信号
線１９ａ，１９ｂに供給されるメモリ制御信号の電位
は、デジタルメモリ１８の電源配線３１に供給される電
源電位の立ち上がりよりも遅く立ち上がることになる。
したがって、デジタルメモリ１８の電源配線３１に電圧
降下が生じ、デジタルメモリ１８に書き込まれた映像信
号の電位が一時的に低下しても、第２のスイッチ素子２
１、２２は映像信号が本来の電位に戻った時点でオン状
態となるため、本来の電位に戻った映像信号が画素電極
１３へ取り込まれることになる。したがって、デジタル
メモリ１８の電源配線３１の電圧降下の影響によりメモ
リの誤動作を起こすことがなくなり、常に安定した表示
画像を得ることができる。

【００４４】このように、２つのスイッチ素子２１、２
２を交互にオンすることで、画素電極１３の電位は正電
源／負電源電位が交互に出力され、これと同期させて対
向電極１５の電位を正電源／負電源電位間でシフトする
ことにより、対向電極１５と極性が同じ表示画素１０で
は液晶層１６に電圧がかからず、逆極性の表示画素１０
では液晶層１６に電圧がかかるため、２値表示（マルチ
カラー表示）を行うことができる。このとき、表示画素
部１１０で動作しているのは、低周波数のメモリ制御信
号線１９と対向電極１５だけであるため、待ち受け時
（静止画表示時）には、低消費電力でマルチカラー表示
を行うことができる。また、この間、画素電極１３への
電位の供給はディジタルメモリ１８からとなり、補助容
量２８の電位は表示と無関係となる。このため、補助容
量線２９には、通常表示において補助容量２８に与えて
いる電位よりも低い電位を供給することができることに
なり、低消費電力で表示を行うことができる。

【００４５】なお、静止画表示から通常表示に切り替え
る際は、最後のフレーム（静止画最終フレーム）を経
て、再び２本のメモリ制御信号線１９ａ，１９ｂをとも
にオフレベルとし、走査線駆動回路１２０及び信号線駆
動回路１３０に対し、それぞれクロック信号、スタート
信号及び映像信号を供給する。

【００４６】図１に示すように、第２のスイッチ素子１
７とメモリ制御信号線１９ａ，１９ｂとの間に、メモリ
制御信号線１９ａ，１９ｂにそれぞれ供給されるメモリ
制御信号の電位の立ち上がりを遅延させるための抵抗素
子１１９ａ，１１９ｂを接続した場合には、デジタルメ
モリ１８に保持されている映像信号の電位が元に戻った
時点で画素電極１３へ取り込むことができるので、デジ
タルメモリの電源電圧降下の影響によりメモリの誤動作
を起こすことがなくなり、常に安定した表示画像を得る
ことができる。この場合、デジタルメモリ１８の電源配
線３１を低抵抗にするために基板上での配線幅を広くす
る必要がないので、画素ピッチや額縁サイズが大きくな
ることがなく、高精細化と狭額縁化を実現することがで
きる。

【００４７】なお、本実施形態では、各メモリ制御信号
線１９ａ，１９ｂに抵抗素子１１９ａ，１１９ｂを接続
した例について示したが、例えば図４に示すように、各
メモリ制御信号線１９に分岐する前段に抵抗素子１１９
を接続しても同様の効果を得ることができる。

【００４８】また、上記実施形態では、アレイ基板上に
あるメモリ制御信号線に抵抗素子を形成した例について
示したが、図示しない外部駆動回路でメモリ制御信号の
電位の立ち上がりを遅くして、アレイ基板に入力するよ
うにしてもよい。

【００４９】次に、本実施形態に係わる液晶表示装置１
００の製造方法の一例を図５を用いて説明する。図５は
液晶表示装置の概略断面図を示している。ここでは、製
造プロセスに従って説明する。なお、カッコ内の符号は
図１〜図３で使用した符号を示している。

【００５０】まず、ガラス基板や石英基板などの透明絶
縁基板６０上に、ＣＶＤ法などにより厚さ５０ｎｍ程度
のアモルファスシリコン（ａ−Ｓｉ）薄膜を被着する。
次いで、４５０℃で１時間炉アニールを行った後、Ｘｅ
Ｃｌエキシマレーザ光を照射し、ａ−Ｓｉを多結晶化す
る。その後に、多結晶Ｓｉをフォトエッチング法を用い
てパターニングし、表示画素部（１１０）に配置される
ＴＦＴ（画素ＴＦＴ）のチャネル層６１及び図示しない
駆動回路（１２０、１３０）領域のＴＦＴ（回路ＴＦ
Ｔ）のチャネル層、さらには補助容量（２８）の下部電
極６２となるポリシリコン膜を形成する。

【００５１】次に、基板６０の全面にゲート絶縁膜とな
るＳｉＯｘ膜６３を１００ｎｍ程度被着する。続いて、
このＳｉＯｘ膜６３上の全面にＴａ，Ｃｒ，Ａｌ，Ｍ
ｏ，Ｗ，Ｃｕなどの単体又はその積層膜、あるいは合金
膜を４００ｎｍ程度被着し、フォトエッチング法により
所定の形状にパターニングする。これにより、走査線
（１２）又は走査線を延在してなる画素ＴＦＴのゲート
電極５２、補助容量線５３及び補助容量線５３を延在し
てなる補助容量（２８）の図示しない上部電極及び図示
しない回路ＴＦＴのゲート電極及び駆動回路領域の各種
配線を形成する。

【００５２】その後、これらのゲート電極をマスクとし
てイオン注入やイオンドーピング法により不純物の注入
を行い、画素ＴＦＴのドレイン電極６４、ソース電極６
５、補助容量（２８）の下部電極のコンタクト領域６
６、及び図示しないＮ型の回路ＴＦＴのソース電極とド
レイン電極を形成する。不純物の注入は、例えば加速電
圧８０ＫｅＶで５×１０１５atoms/cm２のドーズ量で
ＰＨ３ /Ｈ２によりリンを高濃度注入する。

【００５３】次に、画素ＴＦＴ６７及び図示しない駆動
回路領域のＮ型の回路ＴＦＴには不純物が注入されない
ようにレジストで被覆した後、図示しないＰ型の回路Ｔ
ＦＴのゲート電極をそれぞれマスクとして、加速電圧８
０ＫｅＶで５×１０１５atoms/cm２のドーズ量でＢ２
Ｈ６ /Ｈ２によりボロンを高濃度注入して、Ｐ型の
回路ＴＦＴのソース電極とドレイン電極を形成する。そ
の後、Ｎ型ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒ
ａｉｎ）を形成するための不純物注入を行い、基板を６
０をアニールすることにより不純物を活性化する。

【００５４】さらに、例えばＰＥＣＶＤ法を用いて基板
６０の全面に層間絶縁膜ＳｉＯ２６８を５００ｎｍ程度
被着する。

【００５５】続いて、フォトエッチング法により、画素
ＴＦＴのドレイン電極６４に至るコンタクトホール６９
と、ソース電極６５に至るコンタクトホール７０と、補
助容量（２８）の下部電極のコンタクト領域６６に至る
コンタクトホール７１と、図示しない回路ＴＦＴのソー
ス電極とドレイン電極に至るコンタクトホールを形成す
る。

【００５６】次に、Ｔａ，Ｃｒ，Ａｌ，Ｍｏ，Ｗ，Ｃｕ
などの単体又はその積層膜、あるいは合金膜を５００ｎ
ｍ程度被着し、フォトエッチング法により所定の形状に
パターニングする。これにより、信号線（１１）、画素
ＴＦＴのドレイン電極６４と信号線（１１）との接続、
及びソース電極６５と画素電極（１３）とを接続する画
素電極配線８０及び、これと一体となった画素電極コン
タクト８１ａ、さらに画素電極コンタクト８１ａと一体
の補助容量電極コンタクト８１ｂ、及び図示しない駆動
回路領域内の回路ＴＦＴの各種配線を行う。

【００５７】さらに、ＰＥＣＶＤ法により基板６０の全
面にＳｉＮｘからなる保護絶縁膜８２を成膜し、フォト
エッチング法により画素電極コンタクト８１ａに至るコ
ンタクトホール８３を形成する。

【００５８】次に、例えば顔料などを分散させた着色層
８４を全面に２μｍほど塗布し、後述する画素電極５５
から画素電極コンタクト８１ａに至るコンタクトホール
８５を形成する。

【００５９】続いて、Ａｌをスパッタ法により成膜し、
フォトエッチング法により所定の形状にパターニングし
て、画素電極５５を形成し、この画素電極５５と画素Ｔ
ＦＴのソース電極６７とを接続して、アレイ基板８６を
得る。

【００６０】一方、透明絶縁基板として、例えばガラス
基板９０上に、スパッタ法により例えばＩＴＯからなる
透明性電極である対向電極９１を形成することにより、
対向基板９２を得る。

【００６１】続いて、アレイ基板８６の画素電極５５側
と、対向基板９２の対向電極９１側の全面に低温キュア
型のポリイミドからなる配向膜８７、９３を印刷塗布
し、両基板の対向時に液晶の配向軸が９０°となるよう
にラビング処理を施す。その後、両基板間が所定のギャ
ップとなるようにスペーサ９４を介して対向配置し、周
囲を図示しないシール材で封止してセル化する。そし
て、セルの隙間にネマティック液晶１００を注入し、注
入口を封止する。そして、両基板の外側に図示しない配
向板を貼り付けて液晶表示装置を得る。

【００６２】上記実施形態では、画素電極５５にＡｌを
用いた反射電極としたが、透明電極を用いた透過電極と
した場合でも、同様の効果を得ることができる。

【００６３】また、画素電極コンタクト８１ａを画素部
の上側に配置しているが、画素下部に配置した場合でも
同様の効果を得ることができる。

【００６４】また、本実施形態においては、着色層８４
をアレイ基板上に配置した場合について説明したが、有
機絶縁膜を用いた場合においても同様の効果を得ること
ができる。

【００６５】さらに、本実施形態では、半導体層として
ポリシリコン層を用いたアクティブマトリクス型液晶表
示装置について説明したが、半導体層として例えばアモ
ルファスシリコン層などの他の半導体層を用いたアクテ
ィブマトリクス型液晶表示装置についても同様の効果を
得ることができる。

【００６６】

【発明の効果】以上説明したように、この発明に係わる
平面表示装置によれば、デジタルメモリの電源電圧降下
の影響によりメモリの誤動作を起こすことがないので、
常に安定した表示画像を得ることができる。また、デジ
タルメモリの電源配線を低抵抗にするために基板上での
配線幅を広くする必要がないので、画素ピッチや額縁サ
イズが大きくなることがなく、高精細化と狭額縁化も実
現することができる。

【図面の簡単な説明】

【図１】図２に示す表示画素の回路構成図。

【図２】実施形態に係わるアクティブマトリクス型液晶
表示装置の回路構成図。

【図３】図２の概略断面図。

【図４】他の実施形態に係わるアクティブマトリクス型
液晶表示装置の回路構成図。

【図５】実施形態に係わる液晶表示装置の概略断面図。

【符号の説明】

１０…表示画素、１１…信号線、１２…走査線、１３…
画素電極、１４…第１のスイッチ素子、１５…対向電
極、１７…第２のスイッチ素子、１８…ディジタルメモ
リ、１９（ａ，ｂ）…メモリ制御信号線、２３，２４…
インバータ回路、２５…第３のスイッチ素子、２９…補
助容量線、３１，３２…電源配線、１００…液晶表示装
置、１１０…表示画素部、１１９（ａ，ｂ）…抵抗素
子、１２０…走査線駆動回路、１３０…信号線駆動回路

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６８０Ｇ０９Ｇ 3/20 ６８０Ｇ (72)発明者綱島貴徳埼玉県深谷市幡羅町一丁目９番地２号株式会社東芝深谷工場内Ｆターム(参考） 2H093 NC22 NC29 NC34 NC59 ND33 ND36 ND39 5C006 BB16 BC06 BC20 BF02 BF03 BF27 BF31 EB05 FA26 FA41 FA47 5C080 AA10 BB05 DD09 DD22 JJ02 JJ03 JJ06

Claims

【特許請求の範囲】

【請求項１】互いに交差して配置された複数の走査線
及び複数の信号線、これら両線の各交差部に配置された
画素電極、前記画素電極と電気的に並列に接続された補
助容量、前記補助容量に所定の電圧を供給する補助容量
線、前記走査線から供給される走査信号によりオン／オ
フ制御され、オン時に前記信号線に供給された映像信号
を前記画素電極に書き込む第１のスイッチ素子、前記画
素電極と電気的に接続され、前記信号線に供給された映
像信号を保持可能なディジタルメモリ、前記画素電極と
前記ディジタルメモリとの間に挿入され、前記画素電極
と前記ディジタルメモリ間の導通を制御する第２のスイ
ッチ素子、前記第２のスイッチ素子にオン／オフ制御の
ためのメモリ制御信号を供給するメモリ制御信号線を含
む第１の電極基板と、前記画素電極に対し所定間隔をも
って対向配置された対向電極を含む第２の電極基板と、
前記第１の電極基板と第２の電極基板との間に狭持され
た光変調層とを備え、前記第２のスイッチ素子とメモリ制御信号線との間に、
前記メモリ制御信号線に供給されるメモリ制御信号の電
位の立ち上がりを制御する電位制御手段を接続したこと
を特徴とする平面表示装置。
【請求項２】前記電位制御手段は抵抗素子により構成
され、かつ前記抵抗素子の抵抗値は前記メモリ制御信号
線の電位の立ち上がりが前記デジタルメモリの電源配線
の電位の立ち上がりも遅くなるように設定されているこ
とを特徴とする請求項１に記載の平面表示装置。
【請求項３】前記画素電極と前記信号線とは前記第１
のスイッチ素子を介して接続され、前記画素電極と前記
ディジタルメモリとは前記第２のスイッチ素子を介して
接続されることを特徴とする請求項１又は２に記載の平
面表示装置。
【請求項４】前記第２のスイッチ素子は２つ存在し、
それぞれが独立したメモリ制御信号線に接続されること
を特徴とする請求項３に記載の平面表示装置。
【請求項５】前記ディジタルメモリは、２つのインバ
ータ回路と第３のスイッチ素子で構成されることを特徴
とする請求項１乃至３に記載の平面表示装置。
【請求項６】前記第３のスイッチ素子は前記走査線に
接続されることを特徴とする請求項５に記載の平面表示
装置。
【請求項７】前記第１のスイッチ素子と前記第３のス
イッチ素子は、相補型のＭＯＳトランジスタで構成され
ることを特徴とする請求項６に記載の平面表示装置。
【請求項８】前記画素電極は金属薄膜で構成された光
反射型の画素電極であることを特徴とする請求項１に記
載の平面表示装置。
【請求項９】前記光変調層は液晶層であることを特徴
とする請求項１に記載の平面表示装置。
【請求項１０】通常表示期間では、前記第２のスイッ
チ素子により前記画素電極と前記ディジタルメモリ間の
導通をオフし、かつ前記第１のスイッチ素子を所定周期
でオンして、前記信号線に供給された映像信号を前記画
素電極に書き込み、静止画表示期間では、前記第２のスイッチ素子をオン
し、前記信号線に供給された映像信号を前記ディジタル
メモリに保持させた後、前記第１のスイッチ素子により
前記信号線と前記画素電極間の導通をオフして、前記デ
ィジタルメモリに保持された映像信号を前記画素電極に
書き込むことを特徴とする請求項１に記載の平面表示装
置。