JP2002207453A - 画像表示装置およびその駆動方法 - Google Patents

画像表示装置およびその駆動方法

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JP2002207453A JP2001000048A JP2001000048A JP2002207453A JP 2002207453 A JP2002207453 A JP 2002207453A JP 2001000048 A JP2001000048 A JP 2001000048A JP 2001000048 A JP2001000048 A JP 2001000048A JP 2002207453 A JP2002207453 A JP 2002207453A
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Abstract

(57)【要約】 【課題】画像表示装置の消費電力の削減と低価格化を両
立させて行くこと。 【解決手段】複数の画素により構成された表示部と、表
示部の制御を行う制御部と、画素に表示信号を入力する
表示部内に配置された信号線とを有する画像表示装置
で、各画素は、少なくとも信号線を介して入力された表
示信号を電荷の形で所定の時間以上記憶する１個以上の
スイッチと第一の容量を有し、第一の容量に記憶されて
いた表示信号を、制御部の命令に応じて信号線を介さず
に第一の容量に再書込みする手段を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は特に低消費電力で画
像表示が可能な、画像表示装置に関する。
【０００２】
【従来の技術】図２９及び図３０を用いて、２つの従来
の技術に関して説明する。
【０００３】図２９は従来の技術を用いた、ＴＦＴ液晶
表示パネルの構成図である。液晶容量２０９を有する画
素２１０が表示部にマトリクス状に配置され（図面の簡
略化のため、図２９では画素２１０は１個だけ記載し
た）、画素２１０はゲート線２１１と交流駆動信号線２
０７を介してゲート線駆動回路２１５に、及び正信号線
２１２と負信号線２１３を介して信号線駆動回路２１４
に接続されている。画素２１０にはインバータ２０３及
びインバータ２０４で構成されたＳＲＡＭ(Static Rand
om Access Memory) が設けられており、その２つのデー
タ入出力ノードはそれぞれデータ入力スイッチ２１０，
２０２を介して正信号線２１２と負信号線２１３に接続
されている。またこのデータノードは同時に液晶容量書
込みスイッチ２０５，２０６にも接続されている。前述
の液晶容量２０９はこれらの液晶容量書込みスイッチ２
０５，２０６を介して、交流駆動信号線２０７及びリセ
ット電圧線２０８に接続されている。
【０００４】以下、本従来例の動作を説明する。ゲート
線駆動回路２１５がゲート線２１１を介して所定の画素
行のデータ入力スイッチ２０１，２０２を開閉すること
によって、信号線駆動回路２１４が正信号線２１２と負
信号線２１３に出力した１ビットの相補画像データは、
画素２１０内のインバータ２０３及びインバータ204で
構成されたＳＲＡＭに入力される。電力が供給されてい
る限り、この後SRAMは入力された１ビットの画像データ
を静的に維持する。ＳＲＡＭに書き込まれた画像データ
によって、液晶容量書込みスイッチ２０５，２０６のい
ずれかがオンになり、液晶容量２０９には交流駆動信号
線２０７或いはリセット電圧線２０８の電圧が選択的に
印加される。即ちここで交流駆動信号線２０７が選択さ
れていれば液晶容量２０９には交流電圧が印加され、リ
セット電圧線２０８が選択されていれば液晶容量２０９
には常に電圧が印加されない。これによって本液晶表示
パネルは、ゲート線駆動回路２１５によるゲート線２１
１走査、及び信号線駆動回路２１４による正信号線２１
２と負信号線２１３へのデータ出力を停止しても、１ビ
ットの画像表示を継続することができる。
【０００５】このような本従来技術に関しては、例えば
公開特許広報／特開平8−286170 号等に詳しく記載され
ている。
【０００６】次に図３０を用いて、他の従来の技術を説
明する。
【０００７】図３０は他の従来の技術を用いたＴＦＴ液
晶表示パネルの構成図である。画素電極２２４と対向電
極２２５の間に液晶容量を有する画素２３０が、表示部
にマトリクス状に配置され（図面の簡略化のため、図３
０では画素２３０は１個だけ記載した）、画素２３０は
ゲート線２３１を介してゲート線駆動回路２３５に、及
び信号線２３２を介して信号線駆動回路２３４に接続さ
れている。画素２３０にはデータ入力スイッチ２２１及
び保持容量２２２で構成されたＤＲＡＭ(Dynamic Rando
m Access Memory)が設けられており、データ入力スイッ
チ２２１の他端は信号線２３２に接続されている。また
このＤＲＡＭのデータノードは画素駆動スイッチ２２３
のゲートに接続され、前述の液晶容量は画素駆動スイッ
チ２２３を介して、共通電極線２３３に接続される。な
お共通電極線２３３は共通電極駆動回路２３７に、対向
電極２２５は対向電極駆動回路２３６に接続されてい
る。
【０００８】以下、本従来例の動作を説明する。ゲート
線駆動回路２３５がゲート線２３１を介して所定の画素
行のデータ入力スイッチ２２１を開閉することによっ
て、信号線駆動回路２３４が信号線２３２に出力した１
ビットの画像データは、データ入力スイッチ２２１及び
保持容量２２２で構成されたＤＲＡＭに入力される。こ
のＤＲＡＭに書き込まれた画像データによって、画素駆
動スイッチ２２３はオンないしオフ状態に固定されるこ
とになる。ここで対向電極２２５には対向電極駆動回路
２３６から交流電圧が印加され、共通電極線２３３には
共通電極駆動回路２３７より所定の電圧が印加されてい
るため、画素駆動スイッチ２２３がオンの場合には画素
電極２２４と対向電極２２５の間の液晶容量には交流電
圧が印加され、画素駆動スイッチ２２３がオフの場合に
は液晶容量には常に電圧は印加されない。これによって
本液晶表示パネルは、ＤＲＡＭのデータがリーク電流に
よって失われるまでの期間、ゲート線駆動回路２３５に
よるゲート線２３１走査、及び信号線駆動回路２３４に
よる信号線２３２へのデータ出力を停止しても、１ビッ
トの画像表示を継続することができる。この画像データ
を静的に維持するためには、周期的に適宜ゲート線駆動
回路２３５によるゲート線２３１走査、及び信号線駆動
回路２３４による信号線２３２へのデータ出力を行って
ＤＲＡＭを再書込みすれば良い。
【０００９】このような本従来技術に関しては、例えば
公開特許広報／特開平9−258168号等に詳しく記載され
ている。
【００１０】さて以上のような従来技術によれば、ゲー
ト線走査や信号線へのデータ出力を停止、或いはその回
数を削減することができ、ＴＦＴ液晶表示パネルの消費
電力を削減することができる。
【００１１】
【発明が解決しようとする課題】上記従来技術によれ
ば、消費電力の削減と低価格化を十分に両立させること
には困難があった。
【００１２】画素内にＳＲＡＭを設ける一つ目の従来例
では、ゲート線走査や信号線へのデータ出力を完全に停
止して消費電力を大きく削減できるという長所がある反
面、ＳＲＡＭはトランジスタ数が多いために必然的に画
素構造が複雑になってしまうという問題点を有する。画
素構造が複雑化すると必然的に歩留りが低下するため、
このことは画像表示装置の価格上昇を招いてしまう。
【００１３】一方画素内にＤＲＡＭを設ける二つ目の従
来例では、ＤＲＡＭはトランジスタ数が少ないために画
素構造が単純になり、歩留りの向上による画像表示装置
の価格低減が期待できるという長所がある。しかしその
一方ＤＲＡＭは原理的に再書込み（リフレッシュ）が必
要であるために、ゲート線駆動回路２３５によるゲート
線走査や、信号線駆動回路２３４による信号線へのデー
タ出力を完全に停止することはできないという問題点を
有する。特に信号線へのデータ出力に関しては、表示部
全面の書込みには画素数の回数だけ、比較的寄生容量の
大きい信号線にデータを入力する必要があるため、より
消費電力の削減を図る上では問題になる。更に再書込み
のための画像表示データは表示部の外のどこかに保持し
ておく必要があり、そのための消費電力やコストの増加
を招いてしまう。
【００１４】更に上記従来技術は、画素毎に１ビットの
画像データ表示を前提に検討されているが、消費電力の
削減と低価格化を図りつつも、多ビットの画像データ表
示がより望ましいことは言うまでもない。
【００１５】
【課題を解決するための手段】本出願の一実施態様によ
れば、消費電力の削減と低価格化を両立させるという課
題は、複数の画素により構成された表示部と、表示部の
制御を行う制御部と、画素に表示信号を入力するために
表示部内に配置された信号線を有する画像表示装置で、
画素は少なくとも信号線を介して入力された表示信号を
電荷の形で所定の時間以上記憶するための１個以上のス
イッチと第一の容量を有し、更に第一の容量に記憶され
ていた表示信号を、制御部の命令に応じて信号線を介さ
ずに、第一の容量に再書込みする手段を有することによ
って解決することができる。
【００１６】更にこれに加えて多ビットの画像データを
表示するという課題は、上記各画素内に、ｎビットの表
示信号を電荷の形で所定の時間以上記憶するための(ｎ
＋１)個以上の複数の容量を設けることによって解決す
ることができる。
【００１７】また上記各画素に電荷転送デバイス（ＣＴ
Ｄ, Charge Transfer Device）を設けることで、画素構
造の更なる単純化を図ることにより、一層の低価格化を
図ることができる。
【００１８】また或いは消費電力の削減と低価格化を両
立させるという上記の課題は、複数の画素により構成さ
れた表示部と、外部から取り込まれた表示信号を記憶
し、更にそのデータ処理を行う表示信号処理部と、表示
部と表示信号処理部の制御を行う制御部と、画素に表示
信号を入力するために表示部内に配置された信号線を有
する画像表示装置において、画素は少なくとも、信号線
を介して入力された表示信号を電荷の形で所定の時間以
上記憶するための１個以上のスイッチと第一の容量を有
し、更に第一の容量に記憶されていた表示信号を、制御
部の命令に応じて信号線を介さずに、第一の容量に再書
込みする手段を有することによって解決することができ
る。
【００１９】また或いは消費電力の削減と低価格化を両
立させるという上記の課題は、複数の画素により構成さ
れた表示部と、表示部の制御を行う制御部と、画素に表
示信号を入力するために表示部内に配置された信号線を
有する画像表示装置において、画素は少なくとも、信号
線を介して入力された表示信号を電荷の形で所定の時間
以上記憶するための１個以上のスイッチと第一の容量を
有しており、第一の容量に記憶されていた表示信号を、
制御部の命令に応じて信号線を介さずに、第一の容量に
再書込みする駆動方法を用いることによって解決するこ
とができる。
【００２０】また或いは消費電力の削減と低価格化を両
立させるという上記の課題は、複数の画素により構成さ
れた表示部と、外部から取り込まれた表示信号を記憶
し、更にそのデータ処理を行う表示信号処理部と、表示
部と表示信号処理部の制御を行う制御部と、画素に表示
信号を入力するために表示部内に配置された信号線を有
する画像表示装置において、画素は少なくとも、信号線
を介して入力された表示信号を電荷の形で所定の時間以
上記憶するための１個以上のスイッチと第一の容量を有
しており、第一の容量に記憶されていた表示信号を、制
御部の命令に応じて信号線を介さずに、第一の容量に再
書込みする第一のモードと、第一の容量に対する上記再
書込みを停止し、その代りに第一の容量に対して信号線
を介して、アナログないし多値電圧を有する表示信号を
書込む第二のモードとを有し、上記第一のモードにおけ
る表示信号処理部の消費電力を、上記第二のモードにお
ける表示信号処理部の消費電力よりも低減させる駆動方
法を用いることによって解決することができる。
【００２１】
【発明の実施の形態】（実施例１）以下図１〜図１０を
用いて、本発明の実施例１に関して説明する。
【００２２】始めに本実施例の全体構成に関して述べ
る。
【００２３】図１は本実施例であるpoly Ｓｉ−ＴＦＴ
液晶表示パネルの構成図である。
【００２４】液晶容量５を有する画素１０が表示部にマ
トリクス状に配置され（図面の簡略化のため、図１では
画素１０は６個だけ記載した）、画素１０はゲート線１
１を介してゲート線駆動回路１５に、及び信号線１２を
介して信号線駆動回路１４に接続されている。画素１０
にはデータ入力スイッチ１及び液晶容量５で構成された
ＤＲＡＭ(Dynamic Random Access Memory)が設けられて
おり、データ入力スイッチ１の他端は信号線１２に接続
されている。またこのＤＲＡＭのデータ保持ノードは後
述するＢＢＤ(Bucket Brigade Device) ２に入力され、
更にＢＢＤの出力はインバータ３と再書込みスイッチ４
を介して、再度ＤＲＡＭのデータ保持ノードに入力して
いる。なお各画素のＢＢＤ２はＢＢＤ第１駆動線８とＢ
ＢＤ第２駆動線９に共通に接続されている。また以上の
構造はガラス基板６上に設けられている。
【００２５】以下、本実施例の動作の概要を説明する。
【００２６】ゲート線駆動回路１５がゲート線１１を介
して所定の画素行のデータ入力スイッチ１を開閉するこ
とによって、信号線駆動回路１４が信号線１２に出力し
た画像データは、１ビット毎にデータ入力スイッチ１及
び液晶容量５で構成されるＤＲＡＭに入力される。この
ＤＲＡＭに書き込まれた画像データによって、液晶容量
５は画像の表示を行うことができる。次にこのＤＲＡＭ
に書き込まれた画像データは、ＢＢＤ第１駆動線８及び
ＢＢＤ第２駆動線９によって駆動されるBBD2によって、
ＢＢＤの中に１ビット毎に読み込まれる。本実施例にお
ける各画素は画素内に設けられた複数のメモリを用いて
３ビットの表示が可能であり、後述するようにＢＢＤに
は最大３ビットの画像データを順次蓄積することが可能
である。ＢＢＤに蓄積された画像データはこの後に順
次、インバータ３及び再書込みスイッチ４を介して、液
晶容量５で構成されるＤＲＡＭに再度書き込まれる。こ
れはＤＲＡＭデータのリフレッシュに相当するが、この
ときの画像データはインバータ３の働きによって"
Ｈ"，"Ｌ"の値が反転する。そこでこの再書込みに同期
させて液晶共通電極（図示せず）を反転駆動することに
よって、液晶に対する交流駆動を実現することができ
る。
【００２７】以上のような構成及び動作を採用すること
によって、本実施例はＤＲＡＭのデータを定期的にリフ
レッシュしつつ、簡単な画素構成で３ビットの画像表示
を行うことができる。本実施例においては画素内のメモ
リとして単純なＤＲＡＭ回路を採用しているにもかかわ
らず、外部からの画像データの再書込みは不要であり、
リフレッシュのために信号線１２を駆動する必要はな
い。
【００２８】次に本実施例におけるＢＢＤを含む画素の
詳細な構造、及びその動作について説明する。
【００２９】図２は本実施例における画素１０の内部構
成図である。
【００３０】画素１０にはデータ入力スイッチ１及び液
晶容量５で構成されたＤＲＡＭが設けられており、デー
タ入力スイッチ１の他端は信号線１２に接続されてい
る。ここで３６は液晶共通電極である。このＤＲＡＭの
データ保持ノードが入力する３ビットのＢＢＤ２は、ス
イッチ２０ａ，２２ａ，２０ｂ，２２ｂ，２０ｃ，２２
ｃと容量２１ａ，２３ａ，２１ｂ，２３ｂ，２１ｃ，２
３ｃからなるデータ転送部と、出力ゲート２４及びリセ
ットスイッチ３４からなるデータ出力部で構成されてい
る。ＢＢＤ２の出力はｐＭＯＳドライバ２７とｎＭＯＳ
ドライバ２６で構成されたＣＭＯＳ(Complementary Ｍ
ＯＳ）インバータ３に入力し、更にその出力は再書込み
スイッチ４を介して、再度ＤＲＡＭのデータ保持ノード
に入力している。ＢＢＤ２の各スイッチ及び容量は、ス
イッチ２０ａ，２０ｂ，２０ｃと容量２１ａ，２１ｂ，
２１ｃがＢＢＤ第１駆動線８に、スイッチ２２ａ，２２
ｂ，２２ｃと容量２３ａ，２３ｂ，２３ｃがＢＢＤ第２
駆動線９にそれぞれ接続されている。また出力ゲート２
４とリセットスイッチ３４，再書込みスイッチ４のゲー
トはそれぞれ、出力ゲート線２５とリセットゲート線３
５，再書込みゲート線３１に接続されている。なおリセ
ットスイッチ３４のドレインとＣＭＯＳインバータ３の
高電圧側端子は１０Ｖ電源線２９に、ＣＭＯＳインバー
タ３の低電圧側端子は５Ｖ電源線２８に接続されてい
る。
【００３１】以下、本実施例における画素の動作を説明
する。
【００３２】本実施例においては、ＢＢＤを動作させな
い、即ち画素メモリを用いない状態では、動画像表示に
対応可能なリアルタイムでの多値、ないしアナログ表示
が可能であるので、まずこれについて説明する。
【００３３】前述のように、ゲート線駆動回路１５がゲ
ート線１１を介して所定の画素行のデータ入力スイッチ
１を開閉することによって、信号線駆動回路１４が信号
線１２に出力した画像データは、データ入力スイッチ１
を介して液晶容量５に入力される。言うまでもなく、こ
こでは再書き込みゲート線３１により再書込みスイッチ
４はオフのままである。この状態の画像データ書込みは
ごく一般のＴＦＴ液晶ディスプレイと同様であり、液晶
共通電極の直流駆動や交流駆動の選択にかかわらず、多
値ないしアナログの画像表示が可能である。なおこの場
合は、消費電力を低減するためには１０Ｖ電源線２９と
５Ｖ電源線２８を同電圧に落としておくことが好まし
い。またＢＢＤ第１駆動線８，ＢＢＤ第２駆動線９は常
時オフしておくことが、ＢＢＤの寄生効果を回避する上
では望ましい。
【００３４】次に画素に対する３ビットデジタル画像デ
ータの書込み動作について、図３〜図６を用いて以下に
述べる。
【００３５】図３は１ビット分のデジタル画素データを
全画素に渡って書き込む際の、画素数をｍ行としたとき
の各行のゲート線１１（ｉはゲート線の行番号を表
す）、任意の信号線１２，液晶共通電極３６，ＢＢＤ第
１駆動線８の駆動波形である。なお本明細書中の各図面
においては、駆動波形は上をオンないし高電圧、下をオ
フないし低電圧で表すものとする。１ビット分の画素デ
ータの書込みに際しては、始めにＢＢＤ第１駆動線８が
オンになり、次いでゲート線１１に走査された各行のデ
ータ入力スイッチが順次オンして行く。このとき信号線
１２には、ゲート線１１の駆動パルスより若干遅れて画
像データが入力される。以上の動作により、ゲート線１
１で走査された全画素に対する１ビット分の画素データ
の書込みが完了する。なおこのとき、液晶共通電極３６
の電圧は一定値をとる。
【００３６】次に３ビット分のデジタル画素データを書
き込む際の、画素の動作について説明する。
【００３７】図４はこの際のＢＢＤ第１駆動線８，ＢＢ
Ｄ第２駆動線９，リセットゲート線３５，再書込みゲー
ト線３１の駆動波形である。また図５及び図６は、図４
中に示したａ）〜ｇ）の各時点におけるＢＢＤのチャネ
ルポテンシャルを示したものである。ここではポテンシ
ャルは下が正である。なおスイッチ２０ａ，２２ａ，２
０ｂ，２２ｂ，２０ｃ，２２ｃ，出力ゲート２４におけ
るチャネルポテンシャルを、それぞれ２０ａｐ，２２ａ
ｐ，２０ｂｐ，２２ｂｐ，２０ｃｐ，２２ｃｐ，２４ｐ
として図示した。またＡ，Ｂ，Ｃは、それぞれ画素にお
ける３ビットの画像データを表す信号電荷（ここでは電
子）であり、データの"Ｌ"／"Ｈ"は、この信号電荷が存
在する／存在しないで区別される。但し説明のために、
図中にはＡ，Ｂ，Ｃの信号電荷は敢えて全て記入してあ
る。
【００３８】以下、図４中に示したａ）〜ｇ）の各時点
における駆動波形及びＢＢＤのチャネルポテンシャルの
変化を、図５及び図６を用いて順次説明する。なおａ)
〜ｇ)の期間を通して、３ビット分のデジタル画素デー
タを読み込む際には常に、リセットゲート線３５で駆動
されるリセットスイッチ３４はオン状態でＢＢＤから出
力される電荷をクリアし続けると同時に、再書込みゲー
ト線３１で駆動される再書込みスイッチ４はオフされて
おりインバータ３出力から液晶容量５への再書込みを遮
断する。
【００３９】始めに図４及び図５ａ）ｂ）ｃ）を用い
て、信号線１２から画素内ＢＢＤ２への１ビット分のデ
ジタル画素データの読み込みについて説明する。
【００４０】ａ）：ＢＢＤ第１駆動線８がオン、ＢＢＤ
第１駆動線９がオフであり、図３を用いて説明した各画
素への１ビット画像データの書込みタイミングに相当す
る。このときスイッチ２０ａはオンであるため、ゲート
線１１がオンした際に信号線１２からデータ入力スイッ
チ１を介して入力された信号電荷Ａは、液晶容量５の他
に容量２１ａにも入力、保持される。
【００４１】ｂ）：ＢＢＤ第１駆動線８がターンオフす
ることによってスイッチ２０ａがオフし、信号電荷Ａは
２０ａｐ，２２ａｐの２つのポテンシャル障壁間に閉じ
込められる。
【００４２】ｃ）：ＢＢＤ第２駆動線９がターンオンす
ることによって、信号電荷Ａはスイッチ２２ａを経て容
量２３ａに移動し、２２ａｐ，２０ｂｐの２つのポテン
シャル障壁間に閉じ込められる。
【００４３】次に図４及び図６ｄ）ｅ）ｆ）ｇ）を用い
て、続く２ビット分のデジタル画素データの読み込みに
ついて説明する。
【００４４】ｄ）：ＢＢＤ第１駆動線８がオン、ＢＢＤ
第２駆動線９がオフであり、再度図３を用いて説明した
各画素への１ビット画像データの書込みタイミングに相
当する。このときスイッチ２０ａはオンであるため、ゲ
ート線１１がオンした際に信号線１２からデータ入力ス
イッチ１を介して入力された信号電荷Ｂは、液晶容量５
の他に容量２１ａにも入力、保持される。同時に信号電
荷Ａはスイッチ２０ｂを経て容量２１ｂに移動し、２０
ｂｐ，２２ｂｐの２つのポテンシャル障壁間に閉じ込め
られる。
【００４５】ｅ）：ＢＢＤ第１駆動線８がオフ、ＢＢＤ
第２駆動線９がオンであり、信号電荷Ｂはスイッチ２２
ａを経て容量２３ａに移動し、２２ａｐ，２０ｂｐの２
つのポテンシャル障壁間に閉じ込められる。同時に信号
電荷Ａはスイッチ２２ｂを経て容量２３ｂに移動し、２
２ｂｐ，２０ｃｐの２つのポテンシャル障壁間に閉じ込
められる。
【００４６】ｆ）：ＢＢＤ第１駆動線８がオン、ＢＢＤ
第２駆動線９がオフであり、再度図３を用いて説明した
各画素への１ビット画像データの書込みタイミングに相
当する。このときスイッチ２０ａはオンであるため、ゲ
ート線１１がオンした際に信号線１２からデータ入力ス
イッチ１を介して入力された信号電荷Ｃは、液晶容量５
の他に容量２１ａにも入力、保持される。同時に信号電
荷Ｂはスイッチ２０ｂを経て容量２１ｂに移動し、２０
ｂｐ，２２ｂｐの２つのポテンシャル障壁間に閉じ込め
られる。同時に信号電荷Ａはスイッチ２０ｃを経て容量
２１ｃに移動し、２０ｃｐ，２２ｃｐの２つのポテンシ
ャル障壁間に閉じ込められる。
【００４７】ｇ）：ＢＢＤ第１駆動線８がオフ、ＢＢＤ
第２駆動線９がオンであり、信号電荷Ｃはスイッチ２２
ａを経て容量２３ａに移動し、２２ａｐ，２０ｂｐの２
つのポテンシャル障壁間に閉じ込められる。同時に信号
電荷Ｂはスイッチ２２ｂを経て容量２３ｂに移動し、２
２ｂｐ，２０ｃｐの２つのポテンシャル障壁間に閉じ込
められる。同時に信号電荷Ａはスイッチ２２ｃを経て容
量２３ｃに移動し、２２ｃｐ，２４ｐの２つのポテンシ
ャル障壁間に閉じ込められる。
【００４８】以上で３ビット分のデジタル画素データの
画素への読み込みが完了する。なお図５，図６では判り
難いが、容量２３ｃの容量値は他のＢＢＤ容量２１ａ，
23ａ，２１ｂ，２３ｂ，２１ｃより大きく、本実施例で
は他のＢＢＤ容量の約２倍に設計されている。これに関
しては図８の説明において再度述べる。
【００４９】次に画素における３ビットデジタル画像デ
ータの表示と再書込み動作について、図７〜図９を用い
て以下に述べる。
【００５０】図７は画素における３ビットデジタル画像
データの表示と再書込み動作の際のＢＢＤ第１駆動線
８，ＢＢＤ第２駆動線９，リセットゲート線３５，再書
込みゲート線３１の駆動波形である。また図８は、図７
中に示したｈ）〜ｌ）の各時点におけるＢＢＤのチャネ
ルポテンシャルを示したものである。ここではポテンシ
ャルは下が正である。なお図５，図６と同様に、スイッ
チ２０ａ，２２ａ，２０ｂ，２２ｂ，２０ｃ，２２ｃ，
出力ゲート２４におけるチャネルポテンシャルを、それ
ぞれ２０ａｐ，２２ａｐ，２０ｂｐ，２２ｂｐ，２０ｃ
ｐ，２２ｃｐ，２４ｐとして図示した。またＡ，Ｂ，Ｃ
は、それぞれ画素における３ビットの画像データを表す
信号電荷であり、データの"Ｌ"／"Ｈ"は、この信号電荷
が存在する／存在しないで区別される。また／ＡはＡの
反転信号を意味しているため、例えばＡに信号電荷が存
在するならば、／Ａには信号電荷が存在しないことにな
る。しかしながらここでは説明のために、図中のＡ，
Ｂ，Ｃ同様、／Ａの信号電荷も敢えて存在するかのよう
に表現してある。
【００５１】以下、ｈ）〜ｌ）の各時点における駆動波
形及びＢＢＤのチャネルポテンシャルの変化を、それぞ
れ図７及び図８を用いて順次説明する。なおｈ）〜ｌ）
の期間を通して、常にゲート線１１とこれで制御される
データ入力スイッチ１はオフされており、信号線１２に
は電力を消費しないように直流電圧が印加、或いは接地
されている。
【００５２】ｈ）：ＢＢＤ第１駆動線８がオフ、ＢＢＤ
第２駆動線９がオンであり、図６におけるｇ）の状態と
同一である。信号電荷Ｃは２２ａｐ，２０ｂｐの２つの
ポテンシャル障壁間に、信号電荷Ｂは２２ｂｐ，２０ｃ
ｐの２つのポテンシャル障壁間に、信号電荷Ａは２２ｃ
ｐ，２４ｐの２つのポテンシャル障壁間に閉じ込められ
ている。
【００５３】ｉ）：次にリセットゲート線３５によりリ
セットスイッチ３４がオフしてインバータ３の入力端子
がフローティングとなり、次いでＢＢＤ第２駆動線９が
ターンオフすることによって、信号電荷Ａは出力ゲート
２４のポテンシャル障壁２４ｐを超えてインバータ３の
入力端子に入力される。さてここで出力ゲート線２５に
は常時一定の電圧が印加されているため、ポテンシャル
障壁２４ｐも一定値を取ることに注意が必要である。ポ
テンシャル障壁２４ｐに一定値を与えておくのは、ＢＢ
Ｄの出力端における電圧値を大きくしないためである
が、この結果容量２３ｃのポテンシャル振幅は他のＢＢ
Ｄ容量のそれよりも小さくなってしまう。このとき容量
２３ｃからの信号電荷あふれを防止するため、容量２３
ｃの容量値は他のＢＢＤ容量より大きくしておく必要が
ある。本実施例ではこのため、容量２３ｃの容量値を他
のＢＢＤ容量の約２倍に設計したことは先に述べたとお
りである。さて信号電荷Ａのインバータ３への入力によ
って、インバータ３は信号電荷Ａの反転出力／Ａを出力
する。即ちＡの電荷が存在すればインバータ３の入力電
圧は約６Ｖになるので出力は１０Ｖ、Ａの電荷が存在し
なければインバータ３の入力はリセットされた状態の１
０Ｖなので出力は５Ｖである。これに引き続いて再書込
みゲート線３１により再書込みスイッチ４がオンするこ
とによって、このインバータ３の出力電圧は液晶容量５
とＢＢＤ２の入力端に印加、表示される。
【００５４】ｊ）：次にＢＢＤ第１駆動線８がターンオ
ンすることによって、このときスイッチ２０ａはオンで
あるため、インバータ３から再書込みスイッチ４を介し
て入力された信号電荷／Ａは、液晶容量５の他に容量２
１ａにも入力される。同時に信号電荷Ｃはスイッチ２０
ｂを経て容量２１ｂに移動し、２０ｂｐ，２２ｂｐの２
つのポテンシャル障壁間に閉じ込められる。同時に信号
電荷Ｂはスイッチ20ｃを経て容量２１ｃに移動し、２０
ｃｐ，２２ｃｐの２つのポテンシャル障壁間に閉じ込め
られる。
【００５５】ｋ）：ＢＢＤ第１駆動線８がオフすること
によって、スイッチ２０ａが切れて信号電荷／Ａは２０
ａｐ，２２ａｐの２つのポテンシャル障壁間に閉じ込め
られる。次いで再書込みゲート線３１により再書込みス
イッチ４がオフすることによってインバータ３の出力が
液晶容量５と切り離され、液晶容量５は信号電荷／Ａに
対応する表示出力を保持しつづける。その後リセットゲ
ート線３５によりリセットスイッチ３４がオンすること
により、信号電荷Ａがリセットされてインバータ３の入
力は再び１０Ｖに戻る。
【００５６】ｌ）：ＢＢＤ第２駆動線９がオンすること
により、信号電荷／Ａはスイッチ２２ａを経て容量２３
ａに移動し、２２ａｐ，２０ｂｐの２つのポテンシャル
障壁間に閉じ込められる。同時に信号電荷Ｃはスイッチ
２２ｂを経て容量２３ｂに移動し、２２ｂｐ，２０ｃｐ
の２つのポテンシャル障壁間に閉じ込められる。更に同
時に信号電荷Ｂはスイッチ２２ｃを経て容量２３ｃに移
動し、２２ｃｐ，２４ｐの２つのポテンシャル障壁間に
閉じ込められる。この状態は先に延べたｈ）の状態から
信号電荷が１ビットずつ進行した状態である。
【００５７】以上のｈ）〜ｌ）を繰返すことにより、本
実施例は３ビットデジタル画像データに対応する出力を
順次表示しつつ、同時にＤＲＡＭのリフレッシュに相当
する再書込み動作を、寄生容量の大きな信号線１２を介
さずに画素内で低消費電力で行うことができる。なお本
実施例においては、３ビットの信号がデータループを一
周して液晶容量５に再書込みされる度に、液晶共通電極
３６に対する印加電圧を反転させている。これによって
液晶容量５の交流駆動を実現していることは、既に図１
の説明で述べたとおりである。
【００５８】さて３ビットのデジタル画像データを単純
に一定の速度で繰り返し表示しても、４階調しか表示す
ることはできない。そこで本実施例では、３つのビット
データの表示期間を２倍ずつ変化させて時間的な重みを
つけることにより、２3＝８階調の表示を行っている。
この様子を図９を用いて説明する。
【００５９】図９は本実施例の１フレーム期間におけ
る、３ビットの画像データの表示シーケンスである。１
フレーム期間は２フィールドで構成されており、両者の
間で液晶共通電極３６に対する印加電圧が反転してい
る。さて各々のフィールド期間内では、３つのビットデ
ータがそれぞれ２倍ずつ異なる表示期間で表示される。
具体的には１ビット目（ＬＳＢ：Least Significant Bi
t）は各フィールド期間の１／７、２ビット目は２／
７、３ビット目（ＭＳＢ：Most Significant Bit）は４
／７の期間である。これをｎビット表示の際のｉビット
目の表示期間とおくと、この関係は以下の式で表され
る。
【００６０】
【数１】 Ｔｉ＝Ｔｆ×｛２(i-1)｝／（２n−１） （数式１） 但し、Ｔｉはｉビット目の表示期間、Ｔｆは１フィール
ド期間である。
【００６１】尚、１フィールド期間は１フレーム期間の
半分であり、これらの期間は液晶の交流電圧駆動や液晶
の階調表示に起因するフリッカ目につかないような周波
数に設定されることが好ましい。例えば本実施例では、
フレーム周波数は６０Ｈｚとした。
【００６２】尚、本実施例では図９に示すように液晶共
通電極３６駆動波形を１フレーム期間と整合させたが、
これは各ビット毎に反転駆動させても良い。この場合例
えば液晶共通電極３６の駆動波形は、期間Ｔ３で"Ｈ"、
Ｔ２で"Ｌ"、Ｔ１で"Ｈ"、次のＴ３で"Ｌ"、Ｔ２で"
Ｈ"、Ｔ１で"Ｌ"のように変化する。このような駆動に
よれば１フレーム期間を比較的長くとっても、よりフリ
ッカが目に付き難くなるという利点がある。
【００６３】次に本実施例における各スイッチ及びＢＢ
Ｄの具体的なデバイス構造に関して、図１０を用いて説
明する。
【００６４】図１０は本実施例における画素の一部分の
断面図である。ガラス基板６上に、バッファ膜４０を挟
んで多結晶Ｓｉ（poly−Ｓｉ）膜４１が設けられてお
り、poly−Ｓｉ膜４１上には更に電極４２，４３，４
４，４５，４６と絶縁膜４７が形成されている。ここで
電極４２はデータ入力スイッチ１のゲート電極、電極４
３はＢＢＤ２のスイッチ２０ａのゲート電極、電極４４
はＢＢＤ２の容量21ａの上部電極、電極４５はＢＢＤ２
のスイッチ２２ａのゲート電極、電極４６はＢＢＤ２の
容量２３ａの上部電極を構成している。データ入力スイ
ッチ１の両端には信号線１２と、画素電極４８とが設け
られており、これらの上には更に配向膜４９が設けられ
ている。一方対向ガラス基板５５にはカラーフィルタ５
４及び遮光膜５３が設けられ、これらの上にはＩＴＯ
（Indium Tin Oxide）を用いた透明な液晶共通電極３６
と配向膜５１が設けられている。ここでガラス基板６上
と対向ガラス基板５５の間には、液晶分子５２を含む液
晶層５０が封入されており、これにより画素電極４８と
液晶共通電極３６の間には液晶容量５が形成される。
【００６５】ここで明らかなように、データ入力スイッ
チ１はpoly−Si TFT(Thin-Film-Transistor) で構成さ
れており、データ入力スイッチ１とＢＢＤ２のチャネル
は同一のpoly−Ｓｉ薄膜で形成されている。また更にデ
ータ入力スイッチ１とBBD2の電極４２，４３，４４，４
５，４６はいずれも同一の導電電極層で形成されてい
る。本実施例ではこのようにデータ入力スイッチ１とＢ
ＢＤ２の構成要素の共通化を図ることによって、製造プ
ロセスの簡略化と低コスト化を実現している。なおデー
タ入力スイッチ１とスイッチ２０ａ，２２ａ，２０ｂ，
２２ｂ，２０ｃ，２２ｃのゲート下のチャネルには同一
の不純物導入プロセスにより同一のしきい値電圧（Ｖｔ
ｈ）が与えられており、容量２１ａ，２３ａ，２１ｂ，
２３ｂ，２１ｃ，２３ｃにおけるpoly−Ｓｉ層には空乏
化回避のために高濃度不純物を導入してある。
【００６６】なお画素電極４８がＢＢＤ２上に延在して
いるのは、画素電極４８を外光に対する反射電極として
用いるためであり、必要に応じて更にこの表面に凹凸を
形成することで入射光に対する散乱性を付与することも
できる。以上の構造を採用することにより、本実施例は
反射型の液晶表示が可能である。また図には示していな
いがこの画素電極４８は画素全面の約半分を覆ってお
り、残りの半分はＩＴＯを用いた透明電極に切り替わっ
ている。ガラス基板６の下方には所定のバックライト装
置（図示せず）が設けられており、任意にこれを点灯さ
せることにより、本装置は透過型の液晶表示も同様に可
能にしている。
【００６７】さて以上に述べた本実施例においては、本
発明の主旨を損なわない範囲でいくつもの変更が可能で
ある。例えば本実施例ではＴＦＴ基板にガラス基板６を
用いたが、これを石英基板や透明プラスチック基板等透
明絶縁基板に変更することも可能であるし、また透過型
の液晶表示を止めて反射型表示のみに特化することも可
能であり、その場合は更に不透明基板を用いることも可
能である。
【００６８】或いはＴＦＴやＢＢＤに関しても、本実施
例ではデータ入力スイッチ１等にｎＭＯＳを用いたが、
駆動信号波形に必要に応じた変更を与えれば、これらを
ｐＭＯＳやＣＭＯＳ等に変更することも明らかに可能で
ある。インバータ３に関しても、ここで用いたようなＣ
ＭＯＳインバータに限る必要がないことは言うまでもな
い。
【００６９】本実施例においては、先に述べたようにデ
ータ入力スイッチ１とＢＢＤ２のチャネルや電極をいず
れも同一のプロセスで形成し、データ入力スイッチ１と
BBD2の構成要素の共通化を図ることによって、製造プロ
セスの簡略化と低コスト化を実現している。しかしなが
ら本発明の目的とする効果を得るためには、必ずしもこ
れらの各構成要素の共通化を図らなくとも良い。
【００７０】また本実施例の説明においては、画素数や
パネルサイズ等に関しては敢えて言及していない。これ
は本発明が特にこれらのスペックないしフォーマットに
制限されるものではないためである。また今回はＤＲＡ
Ｍ画素メモリを用いた際の表示性能を３ビット８階調に
設計したが、本発明はＢＢＤ２のチャネル段数を変化さ
せさえすれば、特に特定のビット数に制限されるもので
はない。また画素部の駆動電圧に関しても、液晶材料や
駆動法、外部電圧源の設計等によって、その適当な値が
変わってくることは言うまでもない。
【００７１】以上の種々の変更は、本実施例に限らず以
下のその他の実施例においても基本的に同様である。 （実施例２）以下、図１１〜図１７を用いて、本発明の
実施例２に関して説明する。
【００７２】本実施例の全体構成及びその動作は、ＢＢ
Ｄ (Bucket Brigade Device)２の構成とその駆動方法が
異なっている点を除けば、図１を用いて説明した実施例
１と基本的には同様である。従ってここでは全体構成及
びその動作の記載は省略し、本実施例の特徴であるＢＢ
Ｄを中心に画素に関して以下説明する。
【００７３】以下本実施例におけるＢＢＤを含む画素１
０の詳細な構造、及びその動作について説明する。
【００７４】図１１は本実施例における画素の内部構成
図である。
【００７５】画素１０にはデータ入力スイッチ１及び液
晶容量５で構成されたＤＲＡＭが設けられており、デー
タ入力スイッチ１の他端は信号線１２に接続されてい
る。ここで３６は液晶共通電極である。このＤＲＡＭの
データ保持ノードが入力する３ビットデータを蓄積する
ためのＢＢＤは、スイッチ６０ａ，６２ａ，６０ｂ，６
２ｂと容量６１ａ，６３ａ，６１ｂ，６３ｂからなるデ
ータ転送部と、出力ゲート２４及びリセットスイッチ３
４からなるデータ出力部で構成されている。BBDの出力
はｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成
されたＣＭＯＳ(Complementary ＭＯＳ)インバータ３に
入力し、その出力は再書込みスイッチ４を介して、再度
ＤＲＡＭのデータ保持ノードに入力している。なおここ
でＢＢＤの各スイッチ及び容量は実施例１とは異なり、
スイッチ６０ａと容量６１ａがＢＢＤ第１相駆動線６４
に、スイッチ６２ａと容量６３ａがＢＢＤ第２相駆動線
６５に、スイッチ６０ｂと容量６１ｂがＢＢＤ第３相駆
動線６６に、スイッチ６２ｂと容量６３ｂがＢＢＤ第４
相駆動線６７に、にそれぞれ接続されている。出力ゲー
ト２４とリセットスイッチ３４，再書込みスイッチ４の
ゲートはそれぞれ、出力ゲート線２５とリセットゲート
線３５，再書込みゲート線３１に接続されている。なお
リセットスイッチ３４のドレインとＣＭＯＳインバータ
３の高電圧端子は１０Ｖ電源線２９に、ＣＭＯＳインバ
ータ３の低電圧端子は５Ｖ電源線２８に接続されてい
る。
【００７６】以下、本実施例における画素の動作を説明
する。
【００７７】本実施例においても、ＢＢＤを動作させな
い、即ち画素メモリを用いない状態では通常の多値、な
いしアナログ表示の動作は第一の実施例と同様であるの
で、ここでは説明を省略する。なお画素メモリを用いな
い場合は再書き込みゲート線３１により再書き込みスイ
ッチ４を常時オフしておけば良く、消費電力を低減する
ためには１０Ｖ電源線２９と５Ｖ電源線２８を同電圧に
落としておくことが好ましい。またＢＢＤ第１相駆動線
６４，ＢＢＤ第２相駆動線６５，ＢＢＤ第３相駆動線６
６，ＢＢＤ第４相駆動線６７は常時オフしておくこと
が、ＢＢＤの寄生効果を回避する上では望ましい。
【００７８】次に画素に対する３ビットデジタル画像デ
ータの書込み動作について、図１２〜図１５を用いて以
下に述べる。
【００７９】図１２は１ビット分のデジタル画素データ
を全画素に対して書き込む際の、画素数をｍ行としたと
きの各行のゲート線１１，任意の信号線１２，液晶共通
電極３６，ＢＢＤ第１相駆動線６４の駆動波形である。
なお本明細書中の図面においては、駆動波形は上をオン
ないし高電圧、下をオフないし低電圧で表すものとす
る。１ビット分の画素データの書込みに際しては、始め
にＢＢＤ第１相駆動線６４がオンになり、次いでゲート
線１１に走査された各行のデータ入力スイッチが順次オ
ンして行く。このとき信号線１２には、ゲート線１１の
駆動パルスより若干遅れて画像データが入力される。以
上の動作により、ゲート線１１で走査された全画素に対
する１ビット分の画素データの書込みが完了する。
【００８０】次に３ビット分のデジタル画素データを読
み込む際の、画素の動作について説明する。
【００８１】図１３はこの際の任意のゲート線１１，Ｂ
ＢＤ第１相駆動線６４，ＢＢＤ第２相駆動線６５，ＢＢ
Ｄ第３相駆動線６６，ＢＢＤ第４相駆動線６７，リセッ
トゲート線３５，再書込みゲート線３１の駆動波形であ
る。また図１４及び図１５は、図１３中に示したｉ）〜
ix）の各時点におけるＢＢＤのチャネルポテンシャルを
示したものである。ここではポテンシャルは下が正であ
る。なおスイッチ60ａ，６２ａ，６０ｂ，６２ｂ，出力
ゲート２４におけるチャネルポテンシャルを、それぞれ
６０ａｐ，６２ａｐ，６０ｂｐ，６２ｂｐ，２４ｐとし
て図示した。またＡ，Ｂ，Ｃは、それぞれ画素における
３ビットの画像データを表す信号電荷であり、データ
の"Ｌ"／"Ｈ"は、この信号電荷が存在する／存在しない
で区別される。但し説明のために、図中にはＡ，Ｂ，Ｃ
の信号電荷を敢えて全て記入してある。
【００８２】以下、図１３に示したｉ）〜ix）の各時点
における駆動波形及びＢＢＤのチャネルポテンシャルの
変化を、図１４及び図１５を用いて順次説明する。なお
ｉ）〜ix）の期間を通して、３ビット分のデジタル画素
データを読み込む際には、リセットゲート線３５で駆動
されるリセットスイッチ３４は常にオン、再書込みゲー
ト線３１で駆動される再書込みスイッチ４はオフされて
おり、ＢＢＤから出力される電荷をクリアし続けると同
時に、インバータ３出力の再書込みを遮断する。
【００８３】始めに図１３及び図１４ｉ）ii）iii)iv）
を用いて、信号線１２から画素内のＢＢＤへの１ビット
分のデジタル画素データの読み込みについて説明する。
【００８４】ｉ）：ＢＢＤ第１相駆動線６４がオン、Ｂ
ＢＤ第２，３，４相駆動線６５，６６，６７がオフであ
り、図１２を用いて説明した各画素への１ビット画像デ
ータの書込みタイミングに相当する。このときスイッチ
６０ａはオンであるため、ゲート線１１がオンした際に
信号線１２からデータ入力スイッチ１を介して入力され
た信号電荷Ａは、液晶容量５の他に容量６１ａにも入力
され、保持される。
【００８５】ii）：ＢＢＤ第１相駆動線６４がターンオ
フすることによってスイッチ６０ａがオフし、信号電荷
Ａは６０ａｐ，６２ａｐの２つのポテンシャル障壁間に
閉じ込められる。
【００８６】iii)：ＢＢＤ第２相駆動線６５がターンオ
ンすることによって、信号電荷Ａはスイッチ６２ａを経
て容量６３ａに移動し、６２ａｐ，６０ｂｐの２つのポ
テンシャル障壁間に閉じ込められる。なお実際にはこの
間にＢＢＤ第４，３相駆動線６７，６６が順次オンオフ
されているが、これはＢＢＤ内に残存する電荷の掃き出
しのためであって信号電荷Ａの読み込みには無関係であ
るため、ここではその説明は省略する。
【００８７】iv）：ＢＢＤ第２相駆動線６５がターンオ
フすることによってスイッチ６２ａがオフする。信号電
荷Ａは６２ａｐ，６０ｂｐの２つのポテンシャル障壁間
に閉じ込められたままである。
【００８８】次に図１３及び図１５ｖ）vi) vii) viii)
ix)を用いて、続く２ビット分のデジタル画素データの
読み込みについて説明する。
【００８９】ｖ）：ＢＢＤ第１相駆動線６４がオン、Ｂ
ＢＤ第２，３，４相駆動線６５，６６，６７がオフであ
り、再度図１２を用いて説明した各画素への１ビット画
像データの書込みタイミングに相当する。このときスイ
ッチ６０ａはオンであるため、ゲート線１１がオンした
際に信号線１２からデータ入力スイッチ１を介して入力
された信号電荷Ｂは、液晶容量５の他に容量６１ａにも
入力、保持される。信号電荷Ａは６２ａｐ，６０ｂｐの
２つのポテンシャル障壁間に閉じ込められたままであ
る。
【００９０】vi）：ＢＢＤ第３相駆動線６６がオンであ
り、他のＢＢＤ第１，２，４相駆動線６４，６５，６７
はオフである。このとき信号電荷Ｂは６０ａｐ，６２ａ
ｐの２つのポテンシャル障壁間に閉じ込められている。
信号電荷Ａはスイッチ６０ｂを経て容量６１ｂに移動
し、６０ｂｐ，６２ｂｐの２つのポテンシャル障壁間に
閉じ込められる。
【００９１】vii)：ＢＢＤ第２相駆動線６５がオンであ
り、他のＢＢＤ第１，３，４相駆動線６４，６６，６７
はオフである。このとき信号電荷Ｂはスイッチ６２ａを
経て容量６３ａに移動し、６２ａｐ，６０ｂｐの２つの
ポテンシャル障壁間に閉じ込められる。一方信号電荷Ａ
は、６０ｂｐ，６２ｂｐの２つのポテンシャル障壁間に
閉じ込められたままである。
【００９２】viii）：ＢＢＤ第１相駆動線６４がオン、
ＢＢＤ第２，３，４相駆動線６５，６６，６７がオフで
あり、再度図１２を用いて説明した各画素への１ビット
画像データの書込みタイミングに相当する。このときス
イッチ６０ａはオンであるため、ゲート線１１がオンし
た際に信号線１２からデータ入力スイッチ１を介して入
力された信号電荷Ｃは、液晶容量５の他に容量６１ａに
も入力、保持される。信号電荷Ｂは６２ａｐ，６０ｂｐ
の２つのポテンシャル障壁間に閉じ込められたままであ
る。信号電荷Ａは６０ｂｐ，６２ｂｐの２つのポテンシ
ャル障壁間に閉じ込められたままである。
【００９３】ix）：ＢＢＤ第４相駆動線６７がオンであ
り、他のＢＢＤ第１，２，３相駆動線６４，６５，６６
はオフである。このとき信号電荷Ｃは６０ａｐ，６２ａ
ｐの２つのポテンシャル障壁間に閉じ込められている。
信号電荷Ｂは６２ａｐ，60bpの２つのポテンシャル障壁
間に閉じ込められたままである。信号電荷Ａはスイッチ
６２ｂを経て容量６３ｂに移動し、６２ｂｐ，２４ｐの
２つのポテンシャル障壁間に閉じ込められる。
【００９４】以上で３ビット分のデジタル画素データの
画素への読み込みが完了する。なお容量６３ｂの容量値
は他のＢＢＤ容量より大きく、本実施例では他のＢＢＤ
容量の約２倍に設計されていることは、実施例１の容量
２３ｃと同様である。
【００９５】次に画素における３ビットデジタル画像デ
ータの表示と再書込み動作について、図１６，図１７を
用いて以下に説明する。
【００９６】図１６は画素における３ビットデジタル画
像データの表示と再書込み動作の際のＢＢＤ第１相駆動
線６４，ＢＢＤ第２相駆動線６５，ＢＢＤ第３相駆動線
６６，ＢＢＤ第４相駆動線６７，リセットゲート線３
５，再書込みゲート線３１の駆動波形である。また図１
７は、図１６中に示したｘ)〜xiv) の各時点におけるＢ
ＢＤのチャネルポテンシャルを示したものである。ここ
ではポテンシャルは下が正である。なお図１４，図１５
と同様に、スイッチ６０ａ，６２ａ，６０ｂ，６２ｂ，
出力ゲート２４におけるチャネルポテンシャルを、それ
ぞれ６０ａｐ，６２ａｐ，６０ｂｐ，６２ｂｐ，２４ｐ
として図示した。またＡ，Ｂ，Ｃは、それぞれ画素にお
ける３ビットの画像データを表す信号電荷であり、デー
タの"Ｌ"／"Ｈ"は、この信号電荷が存在する／存在しな
いで区別される。また／ＡはＡの反転信号を意味してい
るため、例えばＡに信号電荷が存在するならば、／Ａに
は信号電荷が存在しないことになる。しかしながらここ
では説明のために、図中のＡ，Ｂ，Ｃ同様、／Ａの信号
電荷も敢えて存在するかのように表現してある。
【００９７】以下、ｘ)〜xiv) の各時点における駆動波
形及びＢＢＤのチャネルポテンシャルの変化を、それぞ
れ図１６及び図１７を用いて順次説明する。なおｘ)〜x
iv）の期間を通して、常にゲート線１１とこれで制御さ
れるデータ入力スイッチ１はオフされており、信号線１
２には電力を消費しないように直流電圧が印加、或いは
接地されている。
【００９８】ｘ）：ＢＢＤ第４相駆動線６７がオンであ
り、他のＢＢＤ第１，２，３相駆動線６４，６５，６６
はオフ、リセットゲート線３５はオン、書込みゲート線
３１はオフであり、この状態は先に述べたix）の状態と
同一である。このとき信号電荷Ｃは６０ａｐ，６２ａｐ
の２つのポテンシャル障壁間に閉じ込められている。信
号電荷Ｂは６２ａｐ，６０ｂｐの２つのポテンシャル障
壁間に閉じ込められている。信号電荷Ａは６２ｂｐ，２
４ｐの２つのポテンシャル障壁間に閉じ込められてい
る。インバータ３の入力端は、リセットゲート線３５に
制御されるリセットスイッチ３４によって１０Ｖに固定
されている。
【００９９】xi）：次にリセットゲート線３５によりリ
セットスイッチ３４がオフしてインバータ３の入力端子
がフローティングとなり、次いでＢＢＤ第４相駆動線６
７がターンオフすることによって、信号電荷Ａは出力ゲ
ート２４のポテンシャル障壁２４ｐを超えてインバータ
３の入力端子に入力される。ここで出力ゲート線２５に
は常時一定の電圧が印加されているため、ポテンシャル
障壁２４ｐも一定値を取ること、本実施例でも容量２３
ｃの容量値を他のＢＢＤ容量の約２倍に設計したことは
先に述べたとおりである。さて信号電荷Ａのインバータ
３への入力によって、インバータ３は信号電荷Ａの反転
出力／Ａを出力する。即ちＡの電荷が存在すればインバ
ータ３の入力電圧は約６Ｖになるので出力は１０Ｖ、Ａ
の電荷が存在しなければインバータ３の入力はリセット
された状態の１０Ｖなので出力は５Ｖである。これに引
き続いて再書込みゲート線３１により再書込みスイッチ
４がオンすることによって、このインバータ３の出力電
圧は液晶容量５とＢＢＤの入力端に印加、表示される。
また再書込みスイッチ４のオンと前後してＢＢＤ第３相
駆動線６６がターンオンすることによって、信号電荷Ｂ
はスイッチ６０ｂを経て容量６１ｂに移動し、６０ｂ
ｐ，６２ｂｐの２つのポテンシャル障壁間に閉じ込めら
れる。ここで再書込みスイッチ４のオンとＢＢＤ第３相
駆動線６６のターンオンはどちらが先に動作しても構わ
ないし、また同時に動作しても良い。
【０１００】xii)：次にＢＢＤ第３相駆動線６６がター
ンオフし、次いでＢＢＤ第２相駆動線６５がターンオン
する。このとき信号電荷Ｃはスイッチ６２ａを経て容量
63ａに移動し、６２ａｐ，６０ｂｐの２つのポテンシャ
ル障壁間に閉じ込められる。信号電荷Ｂが６０ｂｐ，６
２ｂｐの２つのポテンシャル障壁間に閉じ込められてい
ることは変わらない。
【０１０１】xiii）：ＢＢＤ第２相駆動線６５がターン
オフし、次いでＢＢＤ第１相駆動線６４がターンオンす
る。このとき再書込みスイッチ４とスイッチ６０ａｐを
介して、インバータ３から信号電荷／Ａが容量６１ａに
入力される。信号電荷Ｃが６２ａｐ，６０ｂｐの２つの
ポテンシャル障壁間に閉じ込められていること、信号電
荷Ｂが６０ｂｐ，６２ｂｐの２つのポテンシャル障壁間
に閉じ込められていることは変わらない。
【０１０２】xiv)：再書込みゲート線３１により再書込
みスイッチ４がオフすることによって、次にまた再書込
みスイッチ４がオンするまで、液晶容量５は信号電荷／
Ａに対応する表示出力を保持しつづけることになる。こ
れに前後してＢＢＤ第１相駆動線６４がターンオフし、
信号電荷／Ａは６０ａｐ，６２ａｐの２つのポテンシャ
ル障壁間に閉じ込められる。このとき再書込みゲート線
３１のオフとＢＢＤ第１相駆動線６４のオフはどちらが
先に動作しても、或いは同時に動作しても構わない。Ｂ
ＢＤ第１相駆動線６４が先にオフした方が、インバータ
３の出力インピーダンスが小さい分だけ入力電荷量の安
定化には有利ではあるが、液晶容量５の値が十分に大き
ければ大きな差異はない。引き続いてＢＢＤ第４相駆動
線６７がターンオフし、信号電荷Ｂはスイッチ６２ｂを
経て容量６３ｂに移動し、62ｂｐ，２４ｐの２つのポテ
ンシャル障壁間に閉じ込められる。これと前後してリセ
ットゲート線３５によりリセットスイッチ３４がオンす
ることにより、信号電荷Ａがリセットされてインバータ
３の入力は再び１０Ｖに戻る。ここでもＢＢＤ第４相駆
動線６７のターンオフとリセットゲート線３５のオンの
前後関係は、どちらが先でも或いは同時でも構わない。
この状態は先に延べたｘ）の状態から信号電荷が１ビッ
トずつ進行した状態である。
【０１０３】以上のｘ)〜xiv）を繰返すことにより、本
実施例は３ビットデジタル画像データに対応する出力を
順次液晶容量５を用いて表示しつつ、同時にＤＲＡＭの
リフレッシュに相当する再書込み動作を、寄生容量の大
きな信号線１２を介さずに、画素内で低消費電力で行う
ことができる。本実施例においても、３ビットの信号が
データループを一周して液晶容量５に再書込みされる度
に、液晶共通電極３６に対する印加電圧を反転させてお
り、これによって液晶容量５の交流駆動を実現している
ことは、実施例１と同様である。
【０１０４】なお３つのビットデータの表示期間を２倍
ずつ変化させて時間的な重みをつけることにより、２3
＝８階調の表示を行っていることに関しても、本実施例
は実施例１と同様であるため、ここでは説明は省略す
る。
【０１０５】また各スイッチ及びＢＢＤの具体的なデバ
イス構造や、反射及び透過型の液晶表示構造に関して
も、本実施例は実施例１と同様であるため、ここではそ
の説明を省略する。 （実施例３）以下図１８〜図２１を用いて、本発明の実
施例３に関して説明する。
【０１０６】本実施例の全体構成及びその動作は、ＢＢ
Ｄ (Bucket Brigade Device)２に代えた画素内のメモリ
素子として後述するインバータラダーが用いられている
点を除けば、図１を用いて説明した実施例１と同様であ
る。従ってここでは全体構成及びその動作の記載は省略
し、本実施例の特徴であるインバータラダーを中心に画
素に関して以下説明する。但し本実施例では、各画素は
４ビットのデジタル画像データを記憶保持することが可
能であるが、これに関しては後に述べる。
【０１０７】図１８は本実施例における画素の内部構成
図である。
【０１０８】画素にはデータ入力スイッチ１及び液晶容
量５で構成されたＤＲＡＭが設けられており、データ入
力スイッチ１の他端は信号線１２に接続されている。こ
こで３６は液晶共通電極である。このＤＲＡＭのデータ
保持ノードはｐＭＯＳドライバ７１ａとｎＭＯＳドライ
バ７０ａと出力スイッチ７２ａで構成された第一インバ
ータ段、ｐＭＯＳドライバ７１ｂとｎＭＯＳドライバ７
０ｂと出力スイッチ７２ｂで構成された第二インバータ
段、ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ７０ｃ
と出力スイッチ７２ｃで構成された第三インバータ段、
ｐＭＯＳドライバ７１ｄとｎＭＯＳドライバ７０ｄと出
力スイッチ７２ｄで構成された第四インバータ段、を順
に経て、ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６
で構成されたＣＭＯＳインバータ３に入力し、その出力
は再書込みゲート線３１で制御される再書込みスイッチ
４を介して、再度ＤＲＡＭのデータ保持ノードに入力し
ている。上記各出力スイッチ７２ａ，７２ｂ，７２ｃ，
７２ｄの各ゲートは、それぞれ第１段出力スイッチゲー
ト線７３，第２段出力スイッチゲート線７４，第３段出
力スイッチゲート線７５，第４段出力スイッチゲート線
７６にそれぞれ接続されている。なお上記各ＣＭＯＳイ
ンバータの高電圧端子は１０Ｖ電源線２９に、各ＣＭＯ
Ｓインバータの低電圧端子は５Ｖ電源線２８に接続され
ている。なおここでは第一段から第四段までのインバー
タの直列構成をインバータラダーと称している。
【０１０９】以下、本実施例における画素の動作を説明
する。
【０１１０】まず本実施例においても、インバータラダ
ーを動作させない、即ち画素メモリを用いない状態では
通常の多値、ないしアナログ表示の動作は実施例１と同
様であるので、ここでは説明を省略する。なお画素メモ
リを用いない場合は再書き込みゲート線３１により再書
き込みスイッチ４を常時オフしておけば良く、消費電力
を低減するためには１０Ｖ電源線２９と５Ｖ電源線２８
を同電圧に落としておくことが好ましい。
【０１１１】次に画素に対する４ビットデジタル画像デ
ータの書込み動作について、図１９，図２０を用いて以
下に述べる。
【０１１２】図１９は１ビット分のデジタル画素データ
を全画素に対して書き込む際の、画素数をｍ行としたと
きの各行のゲート線１１，任意の信号線１２，液晶共通
電極３６，第１段出力スイッチゲート線７３の駆動波形
である。なお本明細書中の図面においては、駆動波形は
上をオンないし高電圧、下をオフないし低電圧で表すも
のとする。１ビット分の画素データの書込みに際して
は、始めに第１段出力スイッチゲート線７３がオンにな
り、次いでゲート線１１に走査された各行のデータ入力
スイッチが順次オンして行く。このとき信号線１２に
は、ゲート線１１の駆動パルスより若干遅れて画像デー
タが入力される。以上の動作により、ゲート線で走査さ
れた全画素に対する１ビット分の画素データは、ｐＭＯ
Ｓドライバ７１ａとｎＭＯＳドライバ７０ａと出力スイ
ッチ７２ａで構成された第一インバータ段を経て、ｐＭ
ＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力ス
イッチ７２ｂで構成された第二インバータ段の入力容量
に記憶される。
【０１１３】なお本実施例における各画素の１ビットデ
ータは、インバータを通る毎にその極性の"Ｌ"／"Ｈ"が
入れ替わるが、説明の簡略化のために以下の説明では特
にそれに関して個々に言及はしない。
【０１１４】次に４ビット分のデジタル画素データを順
次読み込む際の、画素の動作を説明する。
【０１１５】図２０はこの際の任意のゲート線１１，第
１段出力スイッチゲート線７３，第２段出力スイッチゲ
ート線７４，第３段出力スイッチゲート線７５，第４段
出力スイッチゲート線７６，再書込みゲート線３１の駆
動波形である。なお４ビット分のデジタル画素データを
順次読み込む際には、再書込みゲート線３１で駆動され
る再書込みスイッチ４は、インバータラダー側からの再
書込みを遮断するために常にオフされている。
【０１１６】以下図２０に示した期間１〜４の各期間毎
に、動作の説明を行う。
【０１１７】期間１：始めに信号線１２から画素内イン
バータラダーへの、最初の１ビット分のデジタル画素デ
ータの読み込みを行う。このときには前もって第４段出
力スイッチゲート線７６から各段の出力スイッチゲート
線７５，７４がオン／オフし、最後に第１段出力スイッ
チゲート線７３のオン／オフが行われる。この最後の第
１段出力スイッチゲート線７３のオン／オフが、図１９
を用いて説明した各画素への１ビット画像データの書込
みである。なお各段の出力スイッチゲート線７６，７
５，７４，７３がオン／オフを繰返す際には、図示した
ように残りの出力スイッチゲート線７６，７５，７４，
７３はオフのままである。これによってゲート線で走査
された全画素に対する１ビット分の画素データが、ｐＭ
ＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力ス
イッチ７２ｂで構成された第二インバータ段の入力容量
に記憶されることは既に述べた通りである。なおここで
第１段出力スイッチゲート線７３のオン／オフの前に、
第４段出力スイッチゲート線７６から各段の出力スイッ
チゲート線７５，７４のオン／オフを順次行っている
が、これは各出力スイッチゲート線７６，７５，７４，
７３の駆動波形を規則的にすることによって、駆動波形
形成論理の単純化を図ったためである。実際にはこのよ
うな余分な駆動が省略可能であることは明らかである。
【０１１８】期間２：次に同様に各段の出力スイッチゲ
ート線７６，７５，７４，７３がオン／オフを繰返すこ
とによって、先にｐＭＯＳドライバ７１ｂとｎＭＯＳド
ライバ７０ｂと出力スイッチ７２ｂで構成された第二イ
ンバータ段の入力容量に記憶されていた最初の１ビット
データは、ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ
７０ｃと出力スイッチ７２ｃで構成された第三インバー
タ段の入力容量に転送され、記憶される。更に最後に第
１段出力スイッチゲート線７３のオン／オフが行われる
ことによって、次の２ビット目のデータが、ゲート線１
１によって駆動されるデータ入力スイッチ１を介して信
号線１２から入力し、ｐＭＯＳドライバ７１ｂとｎＭＯ
Ｓドライバ７０ｂと出力スイッチ７２ｂで構成された第
二インバータ段の入力容量に記憶される。
【０１１９】期間３：やはり同様に各段の出力スイッチ
ゲート線７６，７５，７４，７３がオン／オフを繰返す
ことによって、ｐＭＯＳドライバ７１ｃとｎＭＯＳドラ
イバ７０ｃと出力スイッチ７２ｃで構成された第三イン
バータ段の入力容量に記憶されていた最初の１ビットデ
ータは、ｐＭＯＳドライバ７１ｄとｎＭＯＳドライバ７
０ｄと出力スイッチ７２ｄで構成された第四インバータ
段の入力容量に転送され、記憶される。またｐＭＯＳド
ライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ
７２ｂで構成された第二インバータ段の入力容量に記憶
されていた２ビット目のデータは、ｐＭＯＳドライバ７
１ｃとｎＭＯＳドライバ７０ｃと出力スイッチ７２ｃで
構成された第三インバータ段の入力容量に転送され、記
憶される。更に最後に第１段出力スイッチゲート線７３
のオン／オフが行われることによって、次の３ビット目
のデータが、ゲート線１１によって駆動されるデータ入
力スイッチ１を介して信号線１２から入力し、ｐＭＯＳ
ドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力スイッ
チ７２ｂで構成された第二インバータ段の入力容量に記
憶される。
【０１２０】期間４：最後にまた各段の出力スイッチゲ
ート線７６，７５，７４，７３がオン／オフを繰返すこ
とによって、ｐＭＯＳドライバ７１ｄとｎＭＯＳドライ
バ７０ｄと出力スイッチ７２ｄで構成された第四インバ
ータ段の入力容量に記憶されていた最初の１ビットデー
タは、ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で
構成されたインバータ３の入力容量に転送され、記憶さ
れる。ｐＭＯＳドライバ７１ｃとｎＭＯＳドライバ７０
ｃと出力スイッチ７２ｃで構成された第三インバータ段
の入力容量に記憶されていた２ビット目のデータは、ｐ
ＭＯＳドライバ７１ｄとｎＭＯＳドライバ７０ｄと出力
スイッチ７２ｄで構成された第四インバータ段の入力容
量に転送され、記憶される。またｐＭＯＳドライバ７１
ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで構
成された第二インバータ段の入力容量に記憶されていた
３ビット目のデータは、ｐＭＯＳドライバ７１ｃとｎＭ
ＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された
第三インバータ段の入力容量に転送され、記憶される。
更に最後に第１段出力スイッチゲート線７３のオン／オ
フが行われることによって、次の４ビット目のデータ
が、ゲート線１１によって駆動されるデータ入力スイッ
チ１を介して信号線１２から入力し、ｐＭＯＳドライバ
７１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂ
で構成された第二インバータ段の入力容量に記憶され
る。以上で、画素における４ビット分のデジタル画素デ
ータの読み込みが完了する。なおここでは各１ビットの
データを各インバータの入力容量に保持している。ここ
で必要に応じて各インバータの入力端子に付加容量を形
成すれば、回路の面積は増加するものの、画素における
データの保持特性はより安定する。
【０１２１】次に画素における４ビットデジタル画像デ
ータの表示と再書込み動作について、図２１を用いて以
下に説明する。
【０１２２】図２１は画素における４ビットデジタル画
像データの表示と再書込み動作の際の任意のゲート線１
１，第１段出力スイッチゲート線７３，第２段出力スイ
ッチゲート線７４，第３段出力スイッチゲート線７５，
第４段出力スイッチゲート線７６，再書込みゲート線３
１の駆動波形である。なお４４ビットデジタル画像デー
タの表示と再書込み動作の際には、ゲート線１１とこれ
で制御されるデータ入力スイッチ１はオフされており、
信号線１２には電力を消費しないように直流電圧が印
加、或いは接地されている。
【０１２３】始めに再書込みゲート線３１により再書込
みスイッチ４がオン／オフする。これによってｐＭＯＳ
ドライバ２７とｎＭＯＳドライバ２６で構成されたイン
バータ３の入力容量に記憶されていた最初の１ビットデ
ータは、液晶容量５に転送され、記憶及び表示される。
同時にこのデータはｐＭＯＳドライバ７１ａとnMOSドラ
イバ７０ａと出力スイッチ７２ａで構成された第一イン
バータ段の入力容量にも記憶されることになる。ここで
注意すべき点は、再度第一インバータ段の入力容量に入
力された時点で、この最初の１ビットのデータは、最初
に画素に入力されたデータに対して反転している、即ち
その極性の"Ｌ"／"Ｈ"が入れ替わっているということで
ある。これは本実施例におけるメモリのデータ再書込み
ループ中に、奇数段（５段）のインバータを設けてある
ためである。
【０１２４】次いで第４段出力スイッチゲート線７６が
オン／オフすることによって、pMOSドライバ７１ｄとｎ
ＭＯＳドライバ７０ｄと出力スイッチ７２ｄで構成され
た第四インバータ段の入力容量に記憶されていた２ビッ
ト目のデータは、ｐＭＯＳドライバ２７とｎＭＯＳドラ
イバ２６で構成されたインバータ３の入力容量に転送さ
れ、記憶される。
【０１２５】次に第３段出力スイッチゲート線７５がオ
ン／オフすることによって、pMOSドライバ７１ｃとｎＭ
ＯＳドライバ７０ｃと出力スイッチ７２ｃで構成された
第三インバータ段の入力容量に記憶されていた３ビット
目のデータは、ｐＭＯＳドライバ７１ｄとｎＭＯＳドラ
イバ７０ｄと出力スイッチ７２ｄで構成された第四イン
バータ段の入力容量に転送され、記憶される。
【０１２６】更に第２段出力スイッチゲート線７４がオ
ン／オフすることによって、pMOSドライバ７１ｂとｎＭ
ＯＳドライバ７０ｂと出力スイッチ７２ｂで構成された
第二インバータ段の入力容量に記憶されていた４ビット
目のデータは、ｐＭＯＳドライバ７１ｃとｎＭＯＳドラ
イバ７０ｃと出力スイッチ７２ｃで構成された第三イン
バータ段の入力容量に転送され、記憶される。
【０１２７】最後に第１段出力スイッチゲート線７３が
オン／オフすることによって、pMOSドライバ７１ａとｎ
ＭＯＳドライバ７０ａと出力スイッチ７２ａで構成され
た第一インバータ段の入力容量に記憶されていた最初の
１ビットの「反転」データは、再度ｐＭＯＳドライバ７
１ｂとｎＭＯＳドライバ７０ｂと出力スイッチ７２ｂで
構成された第二インバータ段の入力容量に転送され、再
び記憶される。
【０１２８】以上の動作を繰返すことにより、本実施例
は４ビットデジタル画像データに対応する出力を順次画
像表示しつつ、同時にＤＲＡＭのリフレッシュに相当す
る再書込み動作を、寄生容量の大きな信号線１２を介さ
ずに、画素内で低消費電力で行うことができる。既に述
べたように本実施例においても、４ビットの信号がデー
タループを一周して液晶容量５に再書込みされる度に、
液晶共通電極３６に対する印加電圧を反転させており、
これによって液晶容量５の交流駆動を実現していること
は、実施例１と同様である。
【０１２９】なお４つのビットデータの表示期間を２倍
ずつ変化させて時間的な重みをつけることにより、２4
＝１６ 階調の表示を行っていること、また反射及び透
過型の液晶表示構造に関しても、本実施例は実施例１と
同様であるため、ここではその説明を省略する。
【０１３０】本実施例における各トランジスタは、実施
例１と同様にpoly−Si TFTを用いているが、本実施例で
はＢＢＤが不要なため、容量形成用の不純物導入プロセ
スを省けるという利点がある。
【０１３１】なお本実施例では４ビットの画像データを
用いたが、本実施例の構造がビット数に限らず適用可能
であることは言うまでもない。但しその場合はデータル
ープを一周した後におけるデータの反転を実現するた
め、必要に応じてデータ反転のためのインバータ回路を
適宜追加ないし削除する必要がある。例えば本実施例に
おいても反転駆動を考慮しなければ、ｐＭＯＳドライバ
７１ａとｎＭＯＳドライバ７０ａで構成されたインバー
タ回路を省くことも可能であるため、もしも３ビットの
画像データを扱うならば各画素が有するインバータ回路
を３段に設計することも可能である。 （実施例４）以下図２２〜図２４を用いて、本発明の実
施例４に関して説明する。
【０１３２】本実施例は上記実施例３において、画素に
記憶される画像データを１ビットとした場合に相当する
ものである。その全体構成及びその動作は、ＢＢＤ(Buc
ketBrigade Device) ２に代えたメモリ素子としてスイ
ッチが用いられている点を除けば、図１を用いて説明し
た実施例１と同様である。従ってここでは全体構成及び
その動作の記載は省略し、本実施例の特徴である画素に
関して以下説明する。
【０１３３】図２２は本実施例における画素の内部構成
図である。
【０１３４】画素にはデータ入力スイッチ１及び液晶容
量５で構成されたＤＲＡＭが設けられており、データ入
力スイッチ１の他端は信号線１２に接続されている。こ
こで３６は液晶共通電極である。このＤＲＡＭのデータ
保持ノードはアンプ入力スイッチ８０を介してｐＭＯＳ
ドライバ２７とｎＭＯＳドライバ２６で構成されたＣＭ
ＯＳインバータ３に入力し、その出力は再書込みスイッ
チ４を介して、再度ＤＲＡＭのデータ保持ノードに入力
している。上記アンプ入力スイッチ８０のゲートは、ア
ンプ入力スイッチゲート線８１に接続されている。なお
上記ＣＭＯＳインバータ３の高電圧端子は１０Ｖ電源線
２９に、各ＣＭＯＳインバータの低電圧端子は５Ｖ電源
線２８に接続されている。
【０１３５】以下、本実施例における画素の動作を説明
する。
【０１３６】まず本実施例においてもインバータ３を用
いない、即ち画素メモリを用いない状態での通常の多
値、ないしアナログ表示の動作は実施例１と同様である
ので、ここでは説明を省略する。なお画素メモリを用い
ない場合は再書き込みゲート線３１により再書き込みス
イッチ４を常時オフしておけば良く、消費電力を低減す
るためには１０Ｖ電源線２９と５Ｖ電源線２８を同電圧
に落としておくことが好ましい。
【０１３７】次に画素に対する１ビットデジタル画像デ
ータの書込み（リフレッシュ）動作について、図２３を
用いて以下に説明する。
【０１３８】図２３は１ビット分のデジタル画素データ
を全画素に対して書き込む際の、画素数をｍ行としたと
きの各行のゲート線１１，任意の信号線１２，液晶共通
電極３６，アンプ入力スイッチゲート線８１，再書込み
ゲート線３１の駆動波形である。なお本明細書中の図面
においては、駆動波形は上をオンないし高電圧、下をオ
フないし低電圧で表すものとする。１ビット分の画素デ
ータの書込みに際しては、始めにアンプ入力スイッチゲ
ート線８１によりアンプ入力スイッチ８０がオンにな
り、次いでゲート線１１に走査された各行のデータ入力
スイッチ１が順次オンして行く。このとき信号線１２に
は、ゲート線１１の駆動パルスより若干遅れて画像デー
タが入力される。以上の動作により、ゲート線１１で走
査された全画素に対する１ビット分の画素入力データ
は、アンプ入力スイッチ８０を介してｐＭＯＳドライバ
２７とｎＭＯＳドライバ２６で構成されたＣＭＯＳイン
バータ３に入力し、その入力容量に記憶される。ここで
液晶共通電極３６は定電圧を保持しており、また再書込
みゲート線３１は再書込みスイッチ４をオフに固定して
ＣＭＯＳインバータ３からの再書込みを禁止している。
【０１３９】なお本実施例における１ビット画素データ
は、インバータ３を通る毎にその極性の"Ｌ"／"Ｈ"が入
れ替わるが、説明の簡略化のために以下の説明では特に
それに関して個々に言及はしない。なおここでは上記１
ビットの画像データはCMOSインバータ３の入力容量に保
持されており、言い換えればアンプ入力スイッチ８０と
ＣＭＯＳインバータ３の入力容量は、もう一つのＤＲＡ
Ｍを構成している訳である。ここで必要に応じて各イン
バータの入力端子に付加容量を形成すれば、回路面積は
増加するものの、画素におけるデータの保持特性をより
安定させることができる。
【０１４０】次に上記１ビット画素データの表示と再書
込み動作について、図２４を用いて以下に説明する。
【０１４１】図２４は画素における１ビット画素データ
の表示と再書込み動作の際の、アンプ入力スイッチゲー
ト線８１，再書込みゲート線３１，液晶共通電極３６の
駆動波形である。なお１ビット画素データの表示と再書
込み動作の際には、ゲート線１１とこれで制御されるデ
ータ入力スイッチ１はオフされており、信号線１２には
電力を消費しないように直流電圧が印加、或いは接地さ
れている。
【０１４２】始めにアンプ入力スイッチゲート線８１に
よりアンプ入力スイッチ８０がオフするが、これは図２
３で説明したデータを画素に書き込む時の波形と同じで
ある。次に再書込みゲート線３１により再書込みスイッ
チ４がオン／オフし、これと同時に液晶共通電極３６
が"Ｌ"から"Ｈ"レベルに反転する。これによってpMOSド
ライバ２７とｎＭＯＳドライバ２６で構成されたインバ
ータ３の入力容量に記憶されていた１ビットデータは、
液晶容量５に転送され、記憶及び表示される。ここで注
意すべき点は、この時点でこの１ビットのデータは、最
初に画素に入力されたデータに対して反転している、即
ちその極性の"Ｌ"／"Ｈ"が入れ替わっているということ
である。
【０１４３】次いでアンプ入力スイッチゲート線８１が
オン／オフすることによって、液晶容量５に記憶されて
いたこの１ビットの反転画素データは、ｐＭＯＳドライ
バ２７とｎＭＯＳドライバ２６で構成されたインバータ
３の入力容量に再び転送され、記憶される。
【０１４４】次にまた再書込みゲート線３１により再書
込みスイッチ４がオン／オフし、これと同時に液晶共通
電極３６が"Ｌ"レベルに反転する。これによってｐＭＯ
Ｓドライバ２７とｎＭＯＳドライバ２６で構成されたイ
ンバータ３の入力容量に記憶されていた１ビットの反転
画素データは、再度液晶容量５に転送され、記憶及び表
示される。再度ここで注意すべき点は、この時点におけ
るこの１ビットのデータは、最初に画素に入力されたデ
ータと同じものである、即ちその極性の"Ｌ"／"Ｈ"が元
に戻っているということである。このとき液晶共通電極
３６は再び反転しているため、これによって液晶の交流
電圧駆動が実現されていることがわかる。
【０１４５】この後またアンプ入力スイッチゲート線８
１がオン／オフすることによって、液晶容量５に記憶さ
れていたこの１ビットの画素データは、ｐＭＯＳドライ
バ２７とｎＭＯＳドライバ２６で構成されたインバータ
３の入力容量に転送され、記憶される。
【０１４６】以上の動作を繰返すことにより、本実施例
は１ビット画像データに対応する出力を反転表示しつ
つ、同時にＤＲＡＭのリフレッシュに相当する再書込み
動作を寄生容量の大きな信号線１２を介さずに、画素内
で低消費電力で行うことができる。
【０１４７】なお本実施例においては、反射及び透過の
両画像表示が可能である、所謂部分透過型の液晶表示構
造を採用している。これに関して、以下図３１を用いて
説明する。
【０１４８】図３１は、本実施例における画素８３の平
面図であり、図中に示すように多結晶Ｓｉアイランド、
ゲート配線、Ａｌ配線層と、コンタクトホールのレイア
ウトを示したものである。
【０１４９】Ａｌで配線された信号線１２は、ゲート線
１１をゲート電極とするデータ入力スイッチ１と、アン
プ入力スイッチゲート線８１をゲート電極とするアンプ
入力スイッチ８０とを介してＡｌ反射電極８４ｅに入力
している。Ａｌ反射電極84ｅはｐＭＯＳドライバ２７と
ｎＭＯＳドライバ２６のゲート電極に接続され、pMOSド
ライバ２７とｎＭＯＳドライバ２６はそれぞれゲート配
線層で構成される１０Ｖ電源線２９と５Ｖ電源線２８
に、Ａｌ反射電極８４ｃ及びＡｌ反射電極８４ｄを介し
て接続されている。ｐＭＯＳドライバ２７とｎＭＯＳド
ライバ２６で構成されるＣＭＯＳインバータの出力は、
Ａｌ反射電極８４ｂを経て再書込みゲート線３１をゲー
ト電極とする再書込みスイッチ４に入力し、その出力は
Ａｌ反射電極８４ａを介してデータ入力スイッチ１の出
力に接続される。ここでＡｌ反射電極８４ａにはＩＴＯ
コンタクト８２が設けており、画素８３全面を覆うＩＴ
Ｏ電極（図中では省略）を介して液晶容量５に接続され
る。
【０１５０】上記画素の電気的動作は既に図２２を用い
て述べたとおりであるので、ここでは画素の光学的な構
造に関して説明する。画素８３を覆うＡｌ反射電極８４
ａ，ｂ，ｃ，ｄ，ｅは、液晶表示パネル外部から入射し
た外光を反射する役割を有するため、本実施例は外光の
みによる反射型の液晶表示が可能である。また上記Ａｌ
反射電極８４ａ，ｂ，ｃ，ｄ，ｅや信号線１２等の存在
しない領域８５は、液晶表示パネル後方に設けられたバ
ックライトの光をパネル全面に透過させるための開口で
ある。本実施例においては画素にメモリ機能を付与する
ための回路規模が小さいため、このように透過型の液晶
表示を行うための開口を十分に確保できるという利点が
ある。ちなみに本実施例における画素の大きさは２５２
ｕｍ×８４ｕｍであり、最小寸法４ｕｍのレイアウトル
ールを用いても３０％を超える透過開口率を有してい
る。
【０１５１】本実施例における各トランジスタは、第一
の実施例と同様にpoly−Ｓi ＴＦＴを用いているが、本
実施例ではＢＢＤが不要なため、容量形成用の不純物導
入プロセルを省けるという利点がある。
【０１５２】なお本実施例ではアンプ入力スイッチ８０
をインバータ３とデータ入力スイッチ１の間に設けた
が、このスイッチは液晶容量５とデータ入力スイッチ１
の間に設けることも可能である。これはデータループに
対して、その中にデータを入力するノードの位置を変更
するだけのことに相当する。なおこれと類似の回路構造
の変更や、種々の回路変形が他の実施例でも適宜可能な
ことは言うまでもない。
【０１５３】また本実施例では再書込みスイッチ４のオ
ン期間を、アンプ入力スイッチ８０のオン期間よりも長
めに設定しているが、これは適宜その長さを変更可能で
ある。例えば液晶容量５における電荷保持時定数と、イ
ンバータ３の入力容量における電荷保持時定数とを比較
して、両者が同等の電荷保持マージンを有するように各
スイッチのオン期間を定めることなどが設計としては望
ましい。なお本実施例でも他の実施例と同様に、フレー
ム周波数の低下に伴い、液晶の交流駆動に起因するフリ
ッカが目に付き易くなる。しかしフレーム周波数を低減
する方が消費電力は低減されるため、最適なフレーム周
波数は用途によって、或いは使い方によって随時変更さ
れることが望ましい。 （実施例５）以下図２５，図２６を用いて、本発明の実
施例５に関して説明する。
【０１５４】本実施例の基本的な構造や動作は、図３０
を用いて説明した従来例の構造や動作と同様である。図
３０を用いて説明した従来例と本実施例との最大の差異
は、各画素が信号線を介さずに画素内で１ビットの画像
データをリフレッシュ可能な構造を有することであるた
め、ここでは全体構成及びその動作の記載は省略し、本
実施例の特徴である画素に関して以下説明する。
【０１５５】図２５は本実施例における画素の内部構成
図である。
【０１５６】各画素にはデータ入力スイッチ１及び保持
容量８６で構成されたＤＲＡＭが設けられており、デー
タ入力スイッチ１の他端は信号線１２に接続されてい
る。またこのデータノードは画素駆動スイッチ９３のゲ
ートに接続され、前述の液晶容量５の一端は対向電極９
６に、他端は画素駆動スイッチ９３を介して、共通電極
線９４に接続される。以上までの構造は、図３０を用い
て説明した従来例と同様のものである。しかし本実施例
においては、新たに以下の構造が付与されている。前記
のデータノードは更に再書込みスイッチ８７のゲートに
接続されており、再書込みスイッチ８７のドレインは再
書込みスイッチドレイン線９２に接続されている。また
再書込みスイッチ８７のソースは第１再書込みダイオー
ド８９，再書込み容量９０，第２再書込みダイオード９
１を経て、再び前記のデータノードに帰還している。ま
た前記のデータノードと再書込みスイッチ８７のソース
の間には、ブートストラップ容量８８が設けられてい
る。
【０１５７】以下、本従来例の動作を説明する。ゲート
線１１がデータ入力スイッチ１を開閉することによっ
て、信号線１２上の１ビットの画像データは、所定の画
素行のデータ入力スイッチ１及び保持容量８６で構成さ
れたＤＲＡＭに入力される。このＤＲＡＭに書き込まれ
た画像データによって、画素駆動スイッチ９３はオンな
いしオフ状態に固定されることになる。ここで対向電極
９６には交流電圧が印加され、共通電極線９４には所定
の電圧が印加されているため、画素駆動スイッチ９３が
オンの場合には液晶容量５には交流電圧が印加され、画
素駆動スイッチ９３がオフの場合には液晶容量５には常
に電圧は印加されない。これによって本液晶表示パネル
が、ＤＲＡＭのデータがリーク電流によって失われるま
での期間、ゲート線１１走査、及び信号線１２へのデー
タ出力を停止しても、１ビットの画像表示を継続するこ
とができる。以上のところまでは、図３０を用いて説明
した従来例と同様である。
【０１５８】しかしながら本実施例においては、以下の
動作によって各画素は信号線を介さずに画素内で１ビッ
トの画像データをリフレッシュ可能である。この動作に
ついて次に図２６を用いて説明する。
【０１５９】図２６は上記リフレッシュ動作における、
再書込みスイッチ８７のドレイン，ゲート，ソース電圧
波形と、再書込み容量９０における再書込みダイオード
に接続された側の端子の電圧波形である。リフレッシュ
動作においては、再書込みスイッチドレイン線９２に正
のパルスが印加される。この電圧はそのまま再書込みス
イッチ８７のドレイン電圧になるが、このときＤＲＡＭ
の記憶データが"Ｌ"であれば再書込みスイッチ８７のゲ
ート電圧は−５Ｖであって、再書込みスイッチ８７がオ
ンすることはなく、画素内部の電圧は変化しない（図示
せず）。しかしながら一方ＤＲＡＭの記憶データが"Ｈ"
であれば、再書込みスイッチ８７のゲート電圧は＋５Ｖ
である。実際にはここでは、ＤＲＡＭのリークによって
このゲート電圧は＋２Ｖ程度まで低下したものと仮定す
るが、この場合にも再書込みスイッチ８７はオンし、図
示したようにソース電圧はドレインと同じ５Ｖまで上昇
する。これはソースとゲート間に設けられたブートスト
ラップ容量８８によって、ゲートの電圧が１０Ｖ前後ま
で上昇するからである。さてこのとき図示した再書込み
容量９０の電圧は、ほぼ５Ｖまで上昇する。これは再書
込み容量９０と再書込みスイッチ８７のソースとの間に
順方向に接続された第１再書込みダイオード８９が設け
られているためであり、再書込み容量９０はその電圧が
殆ど５Ｖになるまで充電される。なおこのとき第２再書
込みダイオード９１には逆方向電圧が印加されており、
ＤＲＡＭの記憶ノードから第２再書込みダイオード９１
への電荷リークは無視できる。
【０１６０】この後に再書込みスイッチドレイン線９２
のパルスが再び元の−５Ｖに戻る。この電圧はそのまま
再書込みスイッチ８７のドレイン電圧になるが、やはり
このとき仮にＤＲＡＭの記憶データが"Ｌ"であれば、再
書込みスイッチ８７のゲート電圧は−５Ｖであって、再
書込みスイッチ８７は常にオンすることはなく、画素内
部の電圧は変化しない（図示せず）。しかしながらＤＲ
ＡＭの記憶データが前述のように"Ｈ"であった場合は、
再書込みスイッチ８７のゲート電圧は元の＋２Ｖに戻
り、ゲートがオンであるからソース電圧もドレイン電圧
と等しい−５Ｖに戻る。さてこのとき図示した再書込み
容量９０の電圧は、ほぼ５Ｖまで上昇していたが、この
電荷は次にＤＲＡＭの記憶ノードである再書込みスイッ
チ８７のゲート端子へと流入することになる。これは５
Ｖに充電されていた再書込み容量９０と、再書込みスイ
ッチ８７のゲートとの間の第２再書込みダイオード９１
が、再書込み容量９０の電圧である５Ｖと再書込みスイ
ッチ８７のゲート電圧である＋２Ｖとで順方向にバイア
スされるためであり、再書込み容量９０と再書込みスイ
ッチ８７のゲートとが同電位になるまでこの電荷注入は
継続する。このような電荷注入は再書込みスイッチ８７
のゲート電圧が"Ｈ"でありながら５Ｖ以下のときには必
然的に生じ、これが本実施例におけるＤＲＡＭのリフレ
ッシュ動作に相当する。なおこのとき第１再書込みダイ
オード８９には逆方向電圧が印加されており、再書込み
容量９０から再書込みスイッチドレイン線９２への電荷
リークは無視できる。このように所定のタイミングで再
書込みスイッチドレイン線９２にパルス電圧を印加する
ことにより、本実施例ではＤＲＡＭのリフレッシュに相
当する再書込み動作を寄生容量の大きな信号線１２を介
さずに、画素内で低消費電力で行うことができる。
【０１６１】なお反射及び透過型の液晶表示構造に関し
ては、本実施例は実施例１と同様であるため、ここでは
その説明を省略する。
【０１６２】本実施例では再書込みスイッチドレイン線
９２は全画素で共通接続されているが、これを行毎或い
は列毎に共通にすれば、駆動回路の複雑度は増すもの
の、リフレッシュ動作時のピーク時消費電力の低減が可
能である。
【０１６３】本実施例における各トランジスタは、実施
例１と同様にpoly−Si TFTを用いているが、本実施例で
は余計なプロセス工程数増加を回避するため、第１再書
込みダイオード８９及び第２再書込みダイオード９１を
poly−Ｓｉのｎ＋／ｉ／ｐ＋ラテラル接合で構成した。
なお本実施例では再書込み用の信号電荷を一方向に転送
するために、上記のようにダイオードを採用したが、こ
れは適当な駆動信号パルスを有するＴＦＴスイッチ等で
代用することもできる。この場合はこれらのＴＦＴスイ
ッチに所定の駆動信号を与えるために、画素の複雑さは
増加してしまうものの、ＴＦＴのみで画素を構成できる
点で製造プロセスはより容易になる。
【０１６４】また本実施例では保持容量８６，再書込み
容量９０に対する反対電極への接地電位印加方法に関し
ては説明を省略した。これはこれらの接地電圧印加方法
が発明の本質ではないためであるが、実際には両者のた
めの共通配線を別途設ける、或いは隣接行画素のゲート
線１１を利用する等、種々の実現方法があることは言う
までもない。 （実施例６）以下図２７を用いて、本発明の実施例６に
関して説明する。
【０１６５】本実施例の構成及びその動作は、インバー
タラダーの段数が１段少なく、蓄積される画素データが
３ビットであることと、液晶容量５と液晶共通電極３６
に代えて発光駆動スイッチ９６と発光素子９７及びこれ
に発光電流を供給するための低電圧電源線９８と高電圧
電源線９９が設けられていることを除けば、図１８〜図
２１を用いて説明した実施例３とほぼ同様である。従っ
てここでは全体構成及びその動作の記載は省略し、本実
施例の特徴である発光素子９７を中心に画素に関して以
下説明する。
【０１６６】図２７は本実施例における画素の内部構成
図である。
【０１６７】画素にはデータ入力スイッチ１及び発光駆
動スイッチ９６のゲート容量で構成されたＤＲＡＭが設
けられており、データ入力スイッチ１の他端は信号線１
２に接続されている。このＤＲＡＭのデータ保持ノード
はｐＭＯＳドライバ７１ａとｎＭＯＳドライバ７０ａと
出力スイッチ７２ａで構成された第一インバータ段、ｐ
ＭＯＳドライバ７１ｂとｎＭＯＳドライバ７０ｂと出力
スイッチ７２ｂで構成された第二インバータ段、ｐＭＯ
Ｓドライバ７１ｃとｎＭＯＳドライバ７０ｃと出力スイ
ッチ７２ｃで構成された第三インバータ段を順に経て、
ｐＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成さ
れたＣＭＯＳインバータ３に入力し、その出力は再書込
みゲート線３１で駆動される再書込みスイッチ４を介し
て、再度ＤＲＡＭのデータ保持ノードに入力している。
上記各出力スイッチ７２ａ，72ｂ，７２ｃの各ゲート
は、それぞれ第１段出力スイッチゲート線７３，第２段
出力スイッチゲート線７４，第３段出力スイッチゲート
線７５に接続されている。なお上記各ＣＭＯＳインバー
タの高電圧端子は１０Ｖ電源線２９に、各ＣＭＯＳイン
バータの低電圧端子は５Ｖ電源線２８に接続されてい
る。更に本実施例においては、発光駆動スイッチ９６の
ソースは低電圧電源線９８に接続され、発光駆動スイッ
チ９６のドレインは発光素子９７を経て高電圧電源線９
９に接続されている。ここで低電圧電源線９８には５
Ｖ、高電圧電源線９９には１０Ｖが印加されるため、両
者はそれぞれ同一の画素内で５Ｖ電源線２８，１０Ｖ電
源線２９に接続されているが、図面の簡略化のためにこ
れは図示していない。
【０１６８】以下、本実施例における画素の動作を説明
する。
【０１６９】まず本実施例においても、インバータラダ
ーを動作させない、即ち画素メモリを用いない状態では
通常の多値、ないしアナログ表示の動作は実施例３と同
様であるので、ここでは説明を省略する。但し本実施例
では表示に発光素子９７を用いているため、実施例３の
ようにデータの交流駆動を行う必要はない。
【０１７０】次に画素に対する３ビットデジタル画像デ
ータの書込み動作、及び表示と再書込み動作であるが、
これに関しても基本的には４ビットが３ビットになった
他は実施例３と同様であるため、ここでは詳細な説明は
省略し、本実施例における実施例３との差異に関して説
明するに留める。
【０１７１】本実施例においては、再書込みゲート線３
１により再書込みスイッチ４がオン／オフした際に、ｐ
ＭＯＳドライバ２７とｎＭＯＳドライバ２６で構成され
たインバータ３の入力容量に記憶されていた１ビットの
データが転送、記憶されるのは発光駆動スイッチ９６の
ゲート容量と第一インバータ段の入力容量である。ここ
で注意すべき点は、本実施例におけるデータループ上の
インバータの数は偶数個（４個）であるため、この１ビ
ットのデータは再度第一インバータ段の入力容量に入力
しても、最初に画素に入力されたデータから反転するこ
とはなく、その極性の"Ｌ"／"Ｈ"は変更されないという
ことである。これは本実施例が表示に発光素子９７を用
いているため、実施例３のような交流駆動を行う必要は
ないことにその理由がある。
【０１７２】発光駆動スイッチ９６は１ビットデータが
ゲートに入力されると、データの値の"Ｌ"／"Ｈ"によっ
て、スイッチをオフ／オンさせる。ここでオフならば発
光素子９７には電流が流れることはなく発光は生じない
が、オンならば発光素子９７には所定の電流が流れて発
光が生じる。なおここで発光素子９７の発光輝度を最適
化させるためには、発光素子９７の構造で対応しても良
いし、或いは電源電圧線９８，９９を５Ｖ電源線２８，
１０Ｖ電源線２９から分離して電圧を調整する、発光駆
動スイッチ９６と低電圧電源線９８の間に所定の抵抗を
poly−Ｓｉ等で設けて挿入する等の様々な手法が可能で
ある。なおこれらの３つの手法には、それぞれ画素の構
造が簡単になる、後から電圧の微調整が可能、製造プロ
セスを変えずに内部に自由度の高い電圧を作り込める等
の長所がある。
【０１７３】本実施例においては、発光素子９７として
有機発光ダイオード（ＯＬＥＤ，Organic Light Emitti
ng Diode)を用いたが、これに無機発光ダイオード、電
界発光効果（Electro−luminescence）素子等のその他
の２端子発光素子を用いることも可能であることは言う
までもない。また発光素子によって発光に必要な電圧は
異なるが、この場合には５Ｖ電源線２８，１０Ｖ電源線
２９ごと低電圧電源線９８，高電圧電源線９９の印加電
圧を変えることで対応することも可能である。
【０１７４】本実施例では、以上のように画素内に発光
素子９７を形成することにより、他の照明がない場合で
も、信号線１２を用いずにより低消費電力で画像を自発
光表示することが可能であるという長所がある。
【０１７５】なお本実施例においても、３つのビットデ
ータの表示期間を２倍ずつ変化させて時間的な重みをつ
けることにより、２3 ＝８階調の表示を行っていること
に関しては実施例１と同様であるため、ここではその説
明は省略する。
【０１７６】また本実施例では３ビットの画像データを
表示に用いたが、本実施例の構造がビット数に限らず適
用可能であることは言うまでもない。但しその場合はデ
ータループを一周した後のデータを反転させないため、
必要に応じてデータ反転調整のためのインバータ回路を
適宜追加ないし削除する、或いはデータの反転しないア
ンプを用いる等の工夫が必要である。 （実施例７）以下図２８を用いて、本発明における実施
例７に関して説明する。
【０１７７】図２８は実施例７である画像表示端末(Ｐ
ＤＡ:Personal Digital Assistants)１００の構成図で
ある。
【０１７８】無線インターフェース（Ｉ／Ｆ）回路１０
１には、圧縮された画像データ等が外部からbluetooth
規格に基づく無線データとして入力し、無線Ｉ／Ｆ回路
１０１の出力はＩ／Ｏ（Input／Output）回路１０２を
介してデータバス１０３に接続される。データバス１０
３にはこの他にマイクロプロセサ１０４，表示パネルコ
ントローラ１０５，フレームメモリ１０６等が接続され
ている。更に表示パネルコントローラ１０５の出力は反
射／透過表示poly−Si TFT液晶表示パネル110に入力し
ており、反射／透過表示poly−Si TFT液晶表示パネル１
１０には画素マトリクス１１１，ゲート線駆動回路１
５，信号線駆動回路１４等が設けられている。なお画像
表示端末１００には更に、電源１０７および画素マトリ
クス照明１０８が設けられており、画素マトリクス照明
１０８はＩ／Ｏ回路１０２により制御されている。なお
ここで反射／透過表示poly−Si TFT液晶表示パネル１１
０は、先に延べた実施例１と同一の構成および動作を有
しているので、その内部の構成及び動作の記載はここで
は省略する。
【０１７９】以下に本実施例７の動作を説明する。始め
に無線Ｉ／Ｆ回路１０１は命令に応じて圧縮された画像
データを外部から取り込み、この画像データをＩ／Ｏ回
路１０２を介してマイクロプロセサ１０４及びフレーム
メモリ１０６に転送する。マイクロプロセサ１０４はユ
ーザからの命令操作を受けて、必要に応じて画像表示端
末１００を駆動し、圧縮された画像データのデコードや
信号処理、情報表示を行う。ここで信号処理された画像
データは、フレームメモリ１０６に一時的に蓄積され
る。
【０１８０】ここでマイクロプロセサ１０４が「照明表
示モード」による情報表示を命令された場合には、マイ
クロプロセサ１０４の指示に従ってフレームメモリ１０
６から表示パネルコントローラ１０５を介して反射／透
過表示poly−Si TFT液晶表示パネル１１０に画像データ
が入力され、画素マトリクス１１１は入力された画像デ
ータをリアルタイムで表示する。このとき表示パネルコ
ントローラ１０５は、同時に画像を表示するために必要
な所定のタイミングパルスを出力する。なお反射／透過
表示poly−Si TFT液晶表示パネル１１０が、これらの信
号を用いて、画素マトリクス１１１に６ビット画像デー
タから生成された６４階調の多値データをリアルタイム
で表示することに関しては、実施例１で述べたとおりで
ある。なおこのときＩ／Ｏ回路１０２は画素マトリクス
照明１０８を点灯させ、画像表示端末１００は動画を含
む高品位画像表示を行うことができる。なおここで電源
１０７には二次電池が含まれており、これらの画像表示
端末１００全体を駆動する電力を供給する。
【０１８１】次にマイクロプロセサ１０４が「反射表示
モード」による情報表示を命令された場合には、マイク
ロプロセサ１０４の指示に従ってフレームメモリ１０６
から表示パネルコントローラ１０５を介して反射／透過
表示poly−Si TFT液晶表示パネル１１０に所定の画像デ
ータが送られた後に、フレームメモリ１０６，画素マト
リクス照明１０８等の所定の構成要素の電源は遮断さ
れ、またマイクロプロセサ１０４は低消費電力動作モー
ドで動作して、画像表示端末１００における消費電力の
削減が行われる。この時に反射／透過表示poly−Si TFT
液晶表示パネル１１０が、各画素に書き込まれた３ビッ
トの画像データを用いて、信号線１２を用いないで低消
費電力の画像表示を行うことに関しては、既に実施例１
で述べたとおりである。なお先の「照明表示モード」の
際の６ビット、６４階調の多値データ表示と比較して、
「反射表示モード」の際は３ビットと表示画像のデータ
量が少ないため、フレームメモリ１０６から反射／透過
表示poly−Si TFT液晶表示パネル１１０への画像データ
転送に際しては、マイクロプロセサ１０４の指示により
所定のデータ量の削減が行われている。なお反射／透過
表示poly−Si TFT液晶表示パネル１１０が表示している
３ビットの画像データは、マイクロプロセサ１０４の命
令に従って適宜書き換えることが可能である。
【０１８２】本実施例によれば、「照明表示モード」に
よる高品位画像表示と、「反射表示モード」による低消
費電力画像表示とを両立させた画像表示端末１００を提
供することができる。
【０１８３】なお本実施例では画像表示に、実施例１で
説明した反射／透過表示poly−SiTFT 液晶表示パネル１
１０を用い、「照明表示モード」／「反射表示モード」
とで画素マトリクス照明１０８をオン／オフさせたが、
表示デバイスとしてはこの他にも、その他の本発明の実
施例に記載されたような種々の表示パネルを用いること
が可能である。これはまた反射／透過表示を両立させる
表示パネルには限らない。反射表示のみを用いる表示パ
ネルの場合でも同様な画像表示端末を構成することは可
能であるし、発光素子を用いる表示パネルの場合でも、
「高輝度モード」／「低輝度モード」のように高消費電
力で高品位画像表示することを重視したモードと低消費
電力での画像表示を重視したモードを用いることは可能
である。また本実施例では、「照明表示モード」／「反
射表示モード」とで、リアルタイムな多値データ画像表
示／画素に記憶された３ビットの画像データ表示を自動
的に切替えたが、両表示の切替えは任意に選択すること
も可能である。例えば動画と静止画で両表示を切替えて
も良いし、多値データ画像表示は行わずに常に、一旦は
画素に記憶させた画像データを用いて表示するようにし
ても良い。或いはこのとき表示画像データのビット数を
任意に変更することなども選択肢である。
【０１８４】
【発明の効果】本発明によれば、画像表示装置における
消費電力の削減と低価格化とを両立させることができ
る。更にこれに加えて多ビットの画像データを表示する
ことも可能である。
【図面の簡単な説明】
【図１】実施例１であるpoly Ｓｉ−ＴＦＴ液晶表示パ
ネルの構成図。
【図２】実施例１における画素の内部構成図。
【図３】実施例１における１ビット画素データを書き込
む際の駆動波形図。
【図４】実施例１における３ビット画素データを書き込
む際の駆動波形図。
【図５】実施例１における１ビット画素データを書き込
む際のポテンシャル図。
【図６】実施例１における残り２ビット画素データを書
き込む際のポテンシャル図。
【図７】実施例１における画像データの表示と再書込み
動作の際の駆動波形図。
【図８】実施例１における画像データの表示と再書込み
動作の際のポテンシャル図。
【図９】実施例１における３ビット画像データの表示シ
ーケンス図。
【図１０】実施例１における画素の一部分の断面図。
【図１１】実施例２における画素の内部構成図。
【図１２】実施例２における１ビット画素データを書き
込む際の駆動波形図。
【図１３】実施例２における３ビット画素データを書き
込む際の駆動波形図。
【図１４】実施例２における１ビット画素データを書き
込む際のポテンシャル図。
【図１５】実施例２における残り２ビット画素データを
書き込む際のポテンシャル図。
【図１６】実施例２における画像データの表示と再書込
み動作の際の駆動波形図。
【図１７】実施例２における画像データの表示と再書込
み動作の際のポテンシャル図。
【図１８】実施例３における画素の内部構成図。
【図１９】実施例３における１ビット画素データを書き
込む際の駆動波形図。
【図２０】実施例３における３ビット画素データを書き
込む際の駆動波形図。
【図２１】実施例３における画像データの表示と再書込
み動作の際の駆動波形図。
【図２２】実施例４における画素の内部構成図。
【図２３】実施例４における１ビット画素データを書き
込む際の駆動波形図。
【図２４】実施例４における画像データの表示と再書込
み動作の際の駆動波形図。
【図２５】実施例５における画素の内部構成図。
【図２６】実施例５におけるリフレッシュ動作の端子電
圧波形図。
【図２７】実施例６における画素の内部構成図。
【図２８】実施例７における画像表示端末の構成図。
【図２９】従来の技術を用いたＴＦＴ液晶表示パネルの
構成図。
【図３０】他の従来の技術を用いたＴＦＴ液晶表示パネ
ルの構成図。
【図３１】第４実施例における画素の平面図である。
【符号の説明】
１…データ入力スイッチ、２…ＢＢＤ(Bucket Brigade
Device)、３…インバータ、４…再書込みスイッチ、５
…液晶容量、６…ガラス基板、８…ＢＢＤ第１駆動線、
９…ＢＢＤ第２駆動線、１０…画素、１２…信号線、１
４…信号線駆動回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６１１ Ｇ０９Ｇ 3/20 ６２４Ｂ ６２４ 3/30 Ｊ 3/30 Ｇ０２Ｆ 1/136 ５００ (72)発明者 三上 佳朗 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小村 真一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2H092 JA24 JB42 JB67 NA26 PA06 2H093 NA16 NC34 NC40 ND39 ND54 ND60 NE10 5C006 AA16 AC11 AF11 AF42 AF43 BB16 BC06 FA47 5C080 AA06 AA10 BB05 DD26 EE29 FF11 GG12 JJ02 JJ03 JJ04 JJ05 5C094 AA07 AA22 AA43 AA44 AA53 AA56 BA03 BA23 BA27 BA43 CA19 CA25 DA09 DA13 DB01 DB04 EA04 EA10 FA01 FA02 FB01 FB02 FB12 FB14 FB15 GA10 GB10

Claims (50)

    【特許請求の範囲】
  1. 【請求項１】複数の画素により構成された表示部と、該
    表示部の制御を行う制御部と、該画素に表示信号を入力
    するために該表示部内に配置された信号線とを有する画
    像表示装置において、 前記画素は、少なくとも前記信号線を介して入力された
    表示信号を電荷の形で所定の時間以上記憶する１個以上
    のスイッチと第一の容量を有し、 該第一の容量に記憶されていた表示信号を、前記制御部
    の命令に応じて前記信号線を介さずに前記第一の容量に
    再書込みする手段を有することを特徴とする画像表示装
    置。
  2. 【請求項２】前記画素内に電荷の形で記憶される表示信
    号は１ビットであることを特徴とする請求項１に記載の
    画像表示装置。
  3. 【請求項３】前記第一の容量の一端は、前記画素内に設
    けられた第一の電界効果トランジスタのゲートに接続さ
    れていることを特徴とする請求項１に記載の画像表示装
    置。
  4. 【請求項４】前記第一の電界効果トランジスタは、ドレ
    イン接地接続されていることを特徴とする請求項３に記
    載の画像表示装置。
  5. 【請求項５】前記第一の容量の一端は、前記画素内に設
    けられた第二の電界効果トランジスタのゲートに接続さ
    れており、 該第二の電界効果トランジスタの一端は、液晶で構成さ
    れた容量に接続されていることを特徴とする請求項３に
    記載の画像表示装置。
  6. 【請求項６】前記第一の容量は、液晶で構成された容量
    を含むことを特徴とする請求項１に記載の画像表示装
    置。
  7. 【請求項７】前記第一の容量に再書込みされる表示信号
    が、再書込みの度に２つの電圧値を交互にとるようにす
    るための手段を前記画素内に有することを特徴とする請
    求項６に記載の画像表示装置。
  8. 【請求項８】前記第一の容量は、前記画素内に設けられ
    た第一のスイッチを介して前記画素内に設けられたイン
    バータ回路の出力に接続されていることを特徴とする請
    求項７に記載の画像表示装置。
  9. 【請求項９】前記第一の容量は、前記画素内に設けられ
    た第二のスイッチを介して前記画素内に設けられたイン
    バータ回路の入力に接続されていることを特徴とする請
    求項７に記載の画像表示装置。
  10. 【請求項１０】前記インバータ回路は、ＣＭＯＳ(Compl
    ementary Metal Oxide Semiconductor)回路構成であることを特徴とする請求項
    ８又は請求項９に記載の画像表示装置。
  11. 【請求項１１】前記各画素には、ｎビットの表示信号を
    電荷の形で所定の時間以上記憶するための（ｎ＋１）個
    以上の複数の容量を有することを特徴とする請求項１に
    記載の画像表示装置。
  12. 【請求項１２】前記複数の容量の内に含まれる前記第一
    の容量は、液晶で構成された容量を含むことを特徴とす
    る請求項１１に記載の画像表示装置。
  13. 【請求項１３】前記第一の容量に対してｎビットの表示
    信号を電荷の形で順次入力する手段を前記画素内に有す
    ることを特徴とする請求項１２に記載の画像表示装置。
  14. 【請求項１４】前記第一の容量に対して電荷の形で順次
    入力されるｎビットの表示信号を、（ｎ＋１）番目には
    １番目の表示信号の反転信号であるようにするための手
    段を前記画素内に有することを特徴とする請求項１３に
    記載の画像表示装置。
  15. 【請求項１５】前記画素内には前記複数の容量と同数の
    複数のアンプ回路を有することを特徴とする請求項１１
    に記載の画像表示装置。
  16. 【請求項１６】前記複数のアンプ回路はインバータ回路
    であることを特徴とする請求項１５に記載の画像表示装
    置。
  17. 【請求項１７】前記複数のインバータ回路はＣＭＯＳ回
    路構成であることを特徴とする請求項１６に記載の画像
    表示装置。
  18. 【請求項１８】前記各画素には、電荷転送デバイス（Ｃ
    ＴＤ，Charge Transfer Device）を有することを特徴と
    する請求項１に記載の画像表示装置。
  19. 【請求項１９】前記電荷転送デバイスは、ＢＢＤ（Buck
    et Brigade Device)であることを請求項１８に記載の画
    像表示装置。
  20. 【請求項２０】前記電荷転送デバイスは複数の転送ゲー
    トを有し、 前記制御部は該複数の転送ゲートをそれぞれ独立に駆動
    する手段を有することを特徴とする請求項１８又は請求
    項１９に記載の画像表示装置。
  21. 【請求項２１】前記電荷転送デバイスは複数の転送ゲー
    トを有し、 前記制御部は該複数の転送ゲートを２相のクロックで駆
    動する手段を有することを特徴とする請求項１８又は請
    求項１９に記載の画像表示装置。
  22. 【請求項２２】前記各画素における前記複数の転送ゲー
    トは、複数の画素間で共通に接続されていることを特徴
    とする請求項２０又は請求項２１記載の画像表示装置。
  23. 【請求項２３】前記各画素における前記複数の転送ゲー
    トは、表示部における実質的に全ての画素間で共通に接
    続されていることを特徴とする請求項２２に記載の画像
    表示装置。
  24. 【請求項２４】前記第一の容量は液晶で構成された容量
    を含むことを特徴とする請求項１８に記載の画像表示装
    置。
  25. 【請求項２５】前記第一の容量に対して、ｎビットの表
    示信号を電荷の形で順次入力する手段を前記画素内に有
    することを特徴とする請求項２４に記載の画像表示装
    置。
  26. 【請求項２６】前記第一の容量に対して電荷の形で順次
    入力されるｎビットの表示信号を（ｎ＋１）番目には１
    番目の表示信号の反転信号であるようにするための手段
    を上記画素内に有することを特徴とする請求項２５に記
    載の画像表示装置。
  27. 【請求項２７】前記第一の容量は、前記電荷転送デバイ
    スに入力していることを特徴とする請求項２４に記載の
    画像表示装置。
  28. 【請求項２８】前記電荷転送デバイスの出力にはアンプ
    回路を有することを特徴とする請求項１８に記載の画像
    表示装置。
  29. 【請求項２９】前記アンプ回路はインバータ回路である
    ことを特徴とする請求項２８に記載の画像表示装置。
  30. 【請求項３０】前記インバータ回路は、ＣＭＯＳ回路構
    成であることを特徴とする請求項２９に記載の画像表示
    装置。
  31. 【請求項３１】前記第一の容量の一端は、前記画素内に
    設けられた発光素子にその電流端子の一端が接続された
    第三の電界効果トランジスタのゲートに接続されている
    ことを特徴とする請求項１に記載の画像表示装置。
  32. 【請求項３２】前記発光素子は、有機発光ダイオード
    （ＯＬＥＤ，Organic Light EmittingDiode)であること
    を特徴とする請求項３１に記載の画像表示装置。
  33. 【請求項３３】複数の画素により構成された表示部と、
    外部から取り込まれた表示信号を記憶し更にそのデータ
    処理を行う表示信号処理部と、該表示部と該表示信号処
    理部の制御を行う制御部と、該画素に表示信号を入力す
    るために該表示部内に配置された信号線を有する画像表
    示装置において、 前記画素は、少なくとも前記信号線を介して入力された
    表示信号を電荷の形で所定の時間以上記憶する１個以上
    のスイッチと第一の容量を有し、 該第一の容量に記憶されていた表示信号を前記制御部の
    命令に応じて前記信号線を介さずに前記第一の容量に再
    書込みする手段を有することを特徴とする画像表示装
    置。
  34. 【請求項３４】前記画素は外光を利用した反射型の画像
    表示手段を有することを特徴とする請求項３３に記載の
    画像表示装置。
  35. 【請求項３５】前記画素は、 外光を利用した反射型の画像表示手段と、画像表示装置
    内に設けられた照明手段を用いた透過型ないし反射型の
    画像表示手段を有し、 前記制御部によって両者の選択が可能であることを特徴
    とする請求項３４に記載の画像表示装置。
  36. 【請求項３６】前記スイッチは、ＴＦＴ（Thin−Film−
    Transistor）で構成されていることを特徴とする請求項
    １に記載の画像表示装置。
  37. 【請求項３７】前記ＴＦＴのチャネル膜は、多結晶Si T
    FT（poly−Si TFT）で形成されていることを特徴とする
    請求項３６に記載の画像表示装置。
  38. 【請求項３８】前記画素には、多結晶Ｓｉをチャネル膜
    とした電荷転送デバイスが設けられていることを特徴と
    する請求項３７に記載の画像表示装置。
  39. 【請求項３９】前記電荷転送デバイスは、ＢＢＤ(Bucke
    t Brigade Device）であることを特徴とする請求項３８
    に記載の画像表示装置。
  40. 【請求項４０】前記ＴＦＴと前記ＢＢＤのチャネル膜は
    同一プロセスで形成されたものであることを特徴とする
    請求項３９に記載の画像表示装置。
  41. 【請求項４１】前記ＴＦＴと前記ＢＢＤのゲート電極は
    同一プロセスで形成されたものであることを特徴とする
    請求項３９に記載の画像表示装置。
  42. 【請求項４２】複数の画素により構成された表示部と、
    該表示部の制御を行う制御部と、該画素に表示信号を入
    力するために該表示部内に配置された信号線を有し、前
    記画素が、少なくとも前記信号線を介して入力された表
    示信号を電荷の形で所定の時間以上記憶する１個以上の
    スイッチと第一の容量を有している画像表示装置の駆動
    方法であって、 前記第一の容量に記憶されていた表示信号を、前記制御
    部の命令に応じて該信号線を介さずに前記第一の容量に
    再書込みすることを特徴とする画像表示装置の駆動方
    法。
  43. 【請求項４３】前記第一の容量は表示部共通電極との間
    に液晶を挟んで構成された容量を含んでおり、 前記第一の容量への表示信号の再書込みは毎回、前回の
    データに対する反転データを書込み、 この反転データ書込みに実質的に同期して共通電極も反
    転駆動させることを特徴とする請求項４２に記載の画像
    表示装置の駆動方法。
  44. 【請求項４４】前記各画素には複数の容量と１個以上の
    アンプ回路を有し、 前記複数の容量に記憶されている複数の表示信号を順番
    に該アンプ回路に入力することを特徴とする請求項４２
    に記載の画像表示装置の駆動方法。
  45. 【請求項４５】前記第一の容量は表示部共通電極との間
    に液晶を挟んで構成された容量を含んでおり、 前記アンプ回路の出力を、前記スイッチを介して所定の
    間隔で上記第一の容量に入力させることを特徴とする請
    求項４４に記載の画像表示装置の駆動方法。
  46. 【請求項４６】前記アンプ回路が上記スイッチを介し
    て、前記第一の容量に表示信号を入力する際の時間間隔
    は、各表示信号毎に実質的に２倍ずつ異なっていること
    を特徴とする請求項４５に記載の画像表示装置の駆動方
    法。
  47. 【請求項４７】前記アンプ回路が上記スイッチを介し
    て、前記第一の容量に表示信号を一通り入力することと
    実質的に同期して、前記共通電極も反転駆動させること
    を特徴とする請求項４５に記載の画像表示装置の駆動方
    法。
  48. 【請求項４８】前記信号線を介した前記複数の容量への
    複数の表示信号の書込みは、書込みがなされる複数の画
    素全体に対して、表示信号各１ビットずつなされること
    を特徴とする請求項４４に記載の画像表示装置の駆動方
    法。
  49. 【請求項４９】前記画素における前記第一の容量に対す
    る再書込みを停止し、その代りに前記第一の容量に対し
    て信号線を介して、アナログないし多値電圧を有する表
    示信号の書込みを行うことを特徴とする請求項４２に記
    載の画像表示装置の駆動方法。
  50. 【請求項５０】複数の画素により構成された表示部と、
    外部から取り込まれた表示信号を記憶し、更にそのデー
    タ処理を行う表示信号処理部と、該表示部と該表示信号
    処理部の制御を行う制御部と、該画素に表示信号を入力
    するために該表示部内に配置された信号線を有し、前記
    画素は、少なくとも前記信号線を介して入力された表示
    信号を電荷の形で所定の時間以上記憶するための１個以
    上のスイッチと第一の容量を有した画像表示装置の駆動
    方法であって、 前記第一の容量に記憶されていた表示信号を、前記制御
    部の命令に応じて前記信号線を介さずに、前記第一の容
    量に再書込みする第一のモードと、 前記第一の容量に対する前記再書込みを停止し、その代
    りに該第一の容量に対して該信号線を介して、アナログ
    ないし多値電圧を有する表示信号を書込む第二のモード
    とを有し、 前記第一のモードにおける表示信号処理部の消費電力
    を、前記第二のモードにおける表示信号処理部の消費電
    力よりも低減させることを特徴とする画像表示装置の駆
    動方法。
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