JP2010511185A - アクティブ・マトリックス・アレイ装置 - Google Patents

Abstract

アクティブ・マトリックス・アレイ装置は、装置素子を有し、各装置素子は関連付けられた回路を有する。各回路は、アドレッシング・スイッチ（１４）、及びアドレッシング・スイッチ（１４）を通じて装置素子（１６）に印加される電圧を維持するストレージ・キャパシタ（２０）を有する。各回路は、利得素子（３６）と関連付けられ、ストレージ・キャパシタ（２０）は利得素子の帰還経路内にある。利得素子（３６）は、ストレージ・キャパシタの実効値を増大させる方法として用いられ、アクティブ・マトリックス装置の性能を向上させる。

Description

本発明は、例えばアクティブ・マトリックス・ディスプレイのようなアクティブ・マトリックス・アレイ装置に関する。

アクティブ・マトリックス・アレイ装置は、屡々、一時的に情報を蓄積するために、装置のアレイ素子内のキャパシタを用いる。例えば、液晶ディスプレイ（ＬＣＤ）の場合には、各ディスプレイ画素の明るさを設定するために必要な電圧は、画素のキャパシタンスに蓄積される。このキャパシタンスは、標準的に、液晶セルのキャパシタンスと追加ストレージ・キャパシタを有する。ストレージ・キャパシタは、画素の総キャパシタンスを増大させ、例えばアクティブ・マトリックス・アレイのトランジスタ内の漏れ電流の効果を低減することにより、ディスプレイの動作を改善する。

ＬＣＤのようなアクティブ・マトリックス・ディスプレイの性能は、一般的に、各画素内のストレージ・キャパシタの値を増大させることにより向上する。しかしながら、ストレージ・キャパシタは、通常、少なくとも１つの不透明体層を用いて形成される。従って、ストレージ・キャパシタの面積を増大させると、画素の開口、従ってディスプレイを通して透過できる光量が減少してしまう。

本発明は、アクティブ・マトリックス・アレイ装置を提供する。当該装置は、装置素子のアレイを有し、各装置素子は関連付けられた回路を有し、各回路は：
−アドレッシング・スイッチ；
−前記アドレッシング・スイッチを通じて前記装置素子に印加される電圧を維持するストレージ・キャパシタ；を有し、
利得素子は、各回路と関連付けられ、
前記ストレージ・キャパシタは前記利得素子の帰還経路内にある。

本発明は、利得素子を、ストレージ・キャパシタの実効値を増大させる方法として用い、アクティブ・マトリックス装置の性能を向上させる。利得素子は、望ましくは反転増幅器を有する。この場合、ストレージ・キャパシタは、反転利得素子の負帰還ループの一部として用いられる。

装置素子回路では、ストレージ・キャパシタの片側は入力ノードと接続される。入力ノードには、電圧レベル、例えばディスプレイ素子の駆動電圧が蓄積される。利得素子は、次に、ストレージ・キャパシタの第２の側に電圧変化を適用する。当該電圧変化は、反転され増幅された形式で、ストレージ・キャパシタの第１の側に生じる電圧変化を表す。

装置素子は、望ましくは、前記アドレッシング・スイッチの出力と共通端子との間に結合され、前記ストレージ・キャパシタは、前記アドレッシング・スイッチの出力と前記利得素子の出力との間に結合される。アドレッシング・スイッチの出力と接続された利得素子の入力により、帰還経路内のストレージ・キャパシタを特徴付ける。

前記利得素子は、ＣＭＯＳインバータを有し、電源線間に直列に接続されたｐ型トランジスタとｎ型トランジスタとを有する。

ある実施例では、前記利得素子の両端に短絡トランジスタが設けられ、前記利得素子の入力は結合キャパシタを介して前記アドレッシング・スイッチの出力と結合される。これらの追加素子は、アドレス指定中に利得素子をリセットすることにより、利得素子のダイナミック・レンジを有効に使う。

別の実施例では、前記利得素子の両端に短絡トランジスタが設けられ、結合トランジスタが前記利得素子の出力とストレージ・キャパシタとの間に接続される。これは、利得素子をディスエーブルするために用いられる。

装置は、ディスプレイ装置、例えば液晶ディスプレイ装置を有し、各装置素子はディスプレイ画素を有する。

本発明は、装置素子のアレイを有するアクティブ・マトリックス・アレイ装置をアドレス指定する方法を提供する。前記方法は、装置素子毎に：
−駆動電圧を前記装置素子に印加する段階；及び
−前記駆動電圧を、利得素子の帰還経路内にストレージ・キャパシタを有するキャパシタ装置に蓄積する段階；を有する。

添付の図面を参照し本発明の例を詳細に説明する。

知られている、アクティブ・マトリックス液晶ディスプレイの画素構成の一例を示す。 行及び列ドライバ回路を有するディスプレイ装置を示す。 本発明の画素回路の概略回路図を示す。 図３の回路の実装を詳細に示す。 本発明の画素回路の第２の回路の実装を概略回路図と共に示す。 本発明の画素回路の第３の回路の実装を概略回路図と共に示す。

図１は、従来の、アクティブ・マトリックス液晶ディスプレイの画素構成を示す。ディスプレイは、行と列に、画素のアレイとして配置される。各画素行は、共通行導線１０を共有し、各画素列は、共通列導線１２を共有する。各画素は、列導線１２と共通電極１８との間に直列に配置された、薄膜トランジスタ１４と液晶セル１６とを有する。トランジスタ１４は、行導線１０に供給される信号によりオンとオフを切り替えられる。行導線１０は、関連する画素列の各トランジスタ１４のゲート１４ａと接続される。各画素は、一端２２が次の行電極、前の行電極、又は別個のキャパシタ電極と接続されたストレージ・キャパシタ２０を更に有する。キャパシタ２０は、駆動電圧を蓄積し、トランジスタ１４がオフに切り替わった後にも信号が液晶セル１６に維持されるようにする。

液晶セル１６を所望の電圧に駆動し所望のグレイ・レベルを得るため、行導線１０の行アドレス・パルスと同期して、適切な信号が列導線１２に供給される。この行アドレス・パルスは、薄膜トランジスタ１４をオフに切り替える。それにより、列導線１２に、液晶セル１６を所望の電圧まで充電させ、ストレージ・キャパシタ２０を同一の電圧まで充電する。行アドレス・パルスの終わりに、トランジスタ１４はオフに切り替わり、他の行がアドレス指定されたとき、ストレージ・キャパシタ２０がセル１６の電圧を維持する。ストレージ・キャパシタ２０は、液晶の漏れ電流を減少させ、液晶セル・キャパシタンスの電圧依存に起因する画素キャパシタンスの百分率変化を低減させる。

行は順次アドレス指定され、全ての行が１つのフレーム周期中にアドレス指定され、次のフレーム周期でリフレッシュされる。

図２に示すように、行アドレス信号は行駆動回路３０により、画素駆動信号は列アドレス回路３２により、ディスプレイ画素のアレイ３４に供給される。

図３は、本発明の方法を用いて動作する、本発明のアクティブ・マトリックス液晶ディスプレイの画素回路の簡単な表現である。

液晶画像素子１６は、キャパシタＣ_ＬＣにより表される。アドレッシング・トランジスタ１４はスイッチにより表され、画素ストレージ・キャパシタ２０はキャパシタＣ_Ｓにより表される。画素は、利得−Ｇを有する反転増幅器３６を有する。液晶キャパシタンス１６の第１の端子、ストレージ・キャパシタ２０の第１の端子、及び増幅器の入力端子は、画素電極を表す共有ノード３８と接続される。ノード３８は、アドレッシング・スイッチ１４の出力にある。反転増幅器３６の出力は、ストレージ・キャパシタ２０の第２の端子と接続される。このように、ストレージ・キャパシタは、増幅素子の入力と出力との間の帰還経路中にある。

画素がアドレス指定されるとき、スイッチ１４が閉じられ、液晶キャパシタンスは駆動電圧Ｖに充電される。増幅器の出力の電圧は−ＧＶになり、ストレージ・キャパシタは電圧（１＋Ｇ）Ｖに充電される。次にスイッチ１４が開かれ、画素電極の電圧はキャパシタＣ_ＬＣとＣ_Ｓにより維持される。

時間が経つと、画素の明るさが変化している場合、画素電極の電圧は、スイッチ素子１４を通じた漏れ電流により、又は液晶キャパシタンスの変化により、変化する。画素電極の電圧がΔＶだけ変化した場合、この変化は増幅器により増幅され、反転され、ストレージ・キャパシタの第２の端子の電圧を−ＧΔＶだけ変化させる。ストレージ・キャパシタの実効値は、ストレージ・キャパシタに供給される電荷を画素電極の電圧変化で割った比により与えられる。

画素電極の電圧変化はΔＶであり、増幅器の出力の変化は−ＧΔＶである。従ってキャパシタＣ_Ｓの総電圧変化は（１＋Ｇ）ΔＶである。

実行キャパシタンスＣ_ＳＥはΔＱ／ΔＶにより与えられる。従って、次式を得る。
Ｃ_ＳＥ＝（Ｃ_Ｓ（１＋Ｇ）ΔＶ）／ΔＶ＝（１＋Ｇ）Ｃ_Ｓ
従って、画素電極のキャパシタンスの実効値は、次式の通りである。
Ｃ_ＬＣ＋（１＋Ｇ）Ｃ_Ｓ
ストレージ・キャパシタへ負帰還を行うことにより、ストレージ・キャパシタの実効値は、因子（１＋Ｇ）により増大する。

図４は、図３の回路が実装される一例を詳細に示す図である。

ｐ型ＴＦＴ４０とｎ型ＴＦＴ４２とを用いて形成されるＣＭＯＳインバータは、反転利得機能を提供する。インバータの電源電圧、ＶＤＤとＶＳＳは、追加水平電極により供給される。

この簡易な回路構成の不利点は、ストレージ・キャパシタンスの値がブーストされる画素電圧の範囲が、増幅器が非ゼロの負利得を有する入力電圧の範囲により制限されることである。高利得増幅器では、この電圧範囲は、非常に限定され、ストレージ・キャパシタンスのブーストの効率を低下させる。

図５は、この制限を解決する画素回路の更なる変形を、概略回路図と共に示す。低い値のキャパシタ５０が、画素電極５１と増幅器の入力ノード５２との間に挿入される。トランジスタ・スイッチ５４は、増幅器の入力ノード５２と出力ノード５６との間に（つまり増幅器の両端に）接続される。トランジスタ５４のゲートは、行信号により制御される。画素がアドレス指定されると、所望の画素電圧が列電極に印加され、行電極が高い電圧になる。これは、列電極と画素電極との間に接続されているアドレッシング・トランジスタ１４をオンに切り替え、ＣＭＯＳインバータの両端に接続されているトランジスタ５４をオンに切り替える。

キャパシタ５０は、増幅器の入力閾電圧と所望の画素電圧との間の差分を蓄積する。これは、増幅器の入力をバイアスし、画素電圧に拘わらず、増幅器が高利得領域で動作するようにする。

この回路は、画素電極の電圧を所望のレベルまで充電し、同時に増幅器の入力ノードと出力ノードの電圧を閾電圧を表す値か又は増幅器の入力オフセット電圧と等しくする。画素のアドレス指定が完了すると、行電圧は、画素ホールド期間の始めに対応する低レベルに戻り、２つのスイッチング・トランジスタがオフに切り替えられる。増幅器の入力の電圧は、当初は増幅器の閾電圧に近くであり、高利得動作領域にバイアスされる。

この時点の後に生じる画素電圧の変化は、結合キャパシタ５０により増幅器の入力と結合される。結合キャパシタ５０の第１の端子は画素電極と接続され、第２の端子は増幅器の入力と接続される。対応する反転され増幅された電圧変化は、増幅器の出力に生じ、ストレージ・キャパシタ２０の第２の端子に印加される。この変形された画素回路は、増幅回路のダイナミック・レンジを利用し、ストレージ・キャパシタの値のブーストを、広範な画素電圧レベルで実現する。特に、利得素子の初期状態が制御され、結果として生じる画素電圧の変化が利得素子の正常動作領域内になるようにする。

図５は、同一の信号が２つのスイッチング・トランジスタを制御するために用いられる例を示す。実際には、例えば、トランジスタをオフに切り替えている間に画素アドレッシング・トランジスタをオンに切り替えたままにするために、増幅器の両端に接続されたスイッチに印加する信号のタイミングを変更する必要があるだろう。これは、２つのスイッチのために別個の制御信号を必要とする。

増幅回路を通じて、２つの電源電圧線ＶＤＤとＶＳＳとの間のバイアス電流が流れる。個々の増幅器により消費される電流は比較的少ないが、増幅器がディスプレイの全ての画素に設けられる場合、総消費電力は大きくなる。この問題は、連続するアドレス指定周期同士の間の特定の時間期間中、増幅器をイネーブルするだけで回避できる。増幅器は、電源線の電圧を等しくすることによりディスエーブルされる。これは、増幅器のバイアス電流を除去するが、増幅器の出力の電圧が完全に定まらなくなってしまう。

画素電極の電圧の乱れを防ぐため、図６に示すように、追加トランジスタ・スイッチ６０を、ストレージ・キャパシタと直列に、例えば増幅器５６の出力とストレージ・キャパシタの第２の端子との間に挿入する。トランジスタ６０は、信号「Ｄｒｉｖｅ_ＣＳ」により制御され、増幅器がディスエーブルされたときにオフに切り替わる。

このトランジスタがオフにされるとき、ストレージ・キャパシタの第２の端子の電圧は、増幅器がディスエーブルされる前に存在していた電圧のままである。増幅器が再びイネーブルされると、このトランジスタは再びオンに切り替わり、増幅器の出力は再びストレージ・キャパシタに接続される。

増幅器がディスエーブルされると、画素は、ストレージ・キャパシタが存在しないかのように動作し、液晶のキャパシタンスに依存して、画素電圧を維持する。しかしながら、増幅器が再びイネーブルされると、画素電圧は、増幅器がディスエーブルされなかった場合に存在していた電圧に戻る。画素電極からの漏れ電荷による画素電圧の変化、又はホールド周期中に生じる液晶キャパシタンスの変化の大きさを低減するため、増幅器は、画素のホールド周期中に多数回イネーブルされる。以上の記載は、アクティブ・マトリックス液晶ディスプレイの画素にどのように適用するかを説明するために提案した技術の単純な実施を包含する。増幅器を実施し、電源及び制御信号を画素回路に供給する他の方法も存在する。

更に、本発明は、装置の素子電圧を蓄積するためにストレージ・キャパシタを用いる他のアクティブ・マトリックス・アレイ装置にも適用されうる。本発明は、ディスプレイのような出力装置だけでなく、センサーのような入力装置にも適用されうる。

利得素子のある基本的な実施例が、２つのＴＦＴ ＣＭＯＳ回路として以上に記載された。これは、構成部品の数が少なく、アドレッシング・トランジスタに同一のＦＴＦ技術を用いて簡単に実施できるという利点を有する。しかしながら、より複雑な利得回路が使用され、画素内の実効キャパシタンスを増大させる思想を適用してもよい。

増幅回路は画素内で面積を占めるので、多数の画素の間で単一の増幅器を共有することが望ましい。これは、画素間で増幅器を時分割多重化することにより、又は増幅器を全ての画素に同時に接続することにより達成される。後者の場合、全ての画素のＣ_Ｓ及びＣ_Ｃキャパシタの第２の端子は、共通ノードと接続され、帰還により画素電極の電圧変化の平均を低減する。

ある可能性は、画素アレイの外部のディスプレイの端に、画素行毎に１つの利得素子を設けることである。図５を参照する。キャパシタンスＣ_Ｓの第２の端子の共通ノード５６は、画素行のストレージ・キャパシタの線を表す。また、キャパシタＣ_Ｃの第２の端子の共通ノード５２は、画素行と関連付けられた結合キャパシタを表す。次に、画素行のストレージ・キャパシタの線（ノード５６）は、アレイの端にある利得素子の出力と接続される。また、結合キャパシタの線（ノード５２）は、利得素子の入力と接続される。

更なる可能性は、利得素子により実効値の増大したストレージ・キャパシタに加え、第２の画素ストレージ・キャパシタを設けることである。これは、電力を節約するためにディスエーブルされるべき増幅器をイネーブルするのに役立つ。この場合、第１のストレージ・キャパシタは、電気的に浮いた１つの端子を有するので、もはや画素電圧を維持しない。

本発明は、共通電極駆動方式又は容量結合駆動方式を含む多くの異なる駆動方式に適用されうる。このような駆動方式では、ストレージ・キャパシタの第２の端子の電圧は、２以上の電圧レベルの間で切り替わる。

これらの駆動方式を、ストレージ・キャパシタの実効値を増大する方法と組み合わせて適用するために、例えば、ストレージ・キャパシタの第２の端子に、以下の合計を表す信号を印加することができる。
（ｉ）共通電極又は容量結合駆動方式の従来のディスプレイのストレージ・キャパシタの第２の端子に印加される電圧の遷移。
（ｉｉ）実際の画素電圧と理想値との間の差分を、反転され増幅された形式で表した信号。 これは、増幅回路をいくらか複雑にする必要があるが、増幅器が画素アレイの端に配置される場合には適切な手法である。

以上の説明から、各画素が利得素子を含むか、又は複数の画素が画素領域内の若しくは画素領域の外側の利得素子を共有することが明らかである。しかしながら、全ての場合に、各画素は、関連付けられた利得素子の帰還経路内にキャパシタを有する。この利得素子は、他の画素と関連付けられたものと同一であってもよい。以上の説明から、本発明が異なる知られた駆動方式にも適用されうることが明らかである。

開示された実施例の他の変形は、図面、詳細な説明、及び請求項を読むことにより、当業者に理解され請求項に記載された発明を実施する際に実施されうる。

請求項の中の用語「有する」は他の要素又は段階を排除しない。単数を表す語は複数を排除しない。特定の手段が相互に異なる従属請求項で引用されることは、これら手段の組み合わせが効果的に利用できないことを示すものではない。請求項の如何なる参照符号も、本発明の範囲を制限しない。

Claims (14)

1. アクティブ・マトリックス・アレイ装置であって、
   装置素子のアレイを有し、各装置素子は関連付けられた回路を有し、各回路は：
   −アドレッシング・スイッチ；
   −前記アドレッシング・スイッチを通じて前記装置素子に印加される電圧を維持するストレージ・キャパシタ；を有し、
   利得素子は、各回路と関連付けられ、
   前記ストレージ・キャパシタは前記利得素子の帰還経路内にある、装置。
2. 前記利得素子は反転増幅器を有する、請求項１記載の装置。
3. 前記利得素子は、ＣＭＯＳインバータを有し、電源線間に直列に接続されたｐ型トランジスタとｎ型トランジスタとを有する、請求項１又は２記載の装置。
4. 前記装置素子は、前記アドレッシング・スイッチの出力と共通端子との間に結合され、前記ストレージ・キャパシタは、前記アドレッシング・スイッチの出力と前記利得素子の出力との間に結合される、請求項１乃至３のいずれか一項記載の装置。
5. 前記利得素子の入力は、前記アドレッシング・スイッチの出力と結合される、請求項１乃至４のいずれか一項記載の装置。
6. 前記利得素子の両端に短絡スイッチが設けられ、前記利得素子の入力は結合キャパシタを介して前記アドレッシング・スイッチの出力と結合される、請求項１乃至４のいずれか一項記載の装置。
7. 結合トランジスタは、前記利得素子の出力とストレージ・キャパシタとの間に結合される、請求項６記載の装置。
8. 前記アドレッシング・スイッチは、薄膜トランジスタを有する、請求項１乃至７のいずれか一項記載の装置。
9. ディスプレイ装置を有し、各装置素子はディスプレイ画素を有する、請求項１乃至８のいずれか一項記載の装置。
10. 液晶ディスプレイ装置を有する、請求項９記載の装置。
11. 装置素子のアレイを有するアクティブ・マトリックス・アレイ装置をアドレス指定する方法であって、前記方法は、装置素子毎に：
    −駆動電圧を前記装置素子に印加する段階；及び
    −前記駆動電圧を、利得素子の帰還経路内にストレージ・キャパシタを有するキャパシタ装置に蓄積する段階；を有する、方法。
12. 前記キャパシタ装置は前記装置素子のキャパシタンスを有する、請求項１１記載の方法。
13. 前記駆動電圧を前記装置素子に印加するときに、前記利得素子の入力と出力とを短絡する段階、を更に有する請求項１１又は１２記載の方法。
14. アクティブ・マトリックス液晶ディスプレイ装置をアドレス指定する、請求項１１、１２、又は１３記載の方法。

Images