JP2015088198A - 記憶回路、電気光学装置、半導体記憶装置、及び電子機器 - Google Patents

Abstract

【課題】高速動作が可能な記憶回路を実現する事。【解決手段】記憶回路１０は、第一スイッチＳｗ１と、第一容量第一電極Ｃ１１と第一容量第二電極Ｃ１２とを有する第一容量素子Ｃ１と、第二容量第一電極Ｃ２１と第二容量第二電極Ｃ２２とを有する第二容量素子Ｃ２と、論理部ＬＧＣと、を備える。第一スイッチＳｗ１の他端と第一容量第一電極Ｃ１１と第二容量第二電極Ｃ２２と論理部ＬＧＣの入力とが接続され、論理部ＬＧＣの出力と第二容量第一電極Ｃ２１が接続される。第一ノードｎ１に情報を記憶させる際に、第一容量素子Ｃ１と第二容量素子Ｃ２との容量結合によって、第一ノードｎ１の電位を素早く変化させ得るので、高速動作が可能な記憶回路１０を実現する事ができる。【選択図】図１

Description

本発明は、記憶回路、電気光学装置、半導体記憶装置、及び電子機器に関する。

表示機能が付いた電子機器では、透過型電気光学装置や反射型電気光学装置が使用されている。これらの電気光学装置に光が照射され、電気光学装置により変調された透過光や反射光が表示画像となったり、或いはスクリーンに投影されて投射画像となったりしている。この様な電子機器に使用される電気光学装置としては液晶装置が知られており、これは液晶の誘電異方性と液晶層における光の旋光性とを利用して画像を形成するものである。

電気光学装置をデジタル駆動する際には、各種の記憶回路が利用される。記憶回路の一例は特許文献１に記載されている。特許文献１の図３では、一つのトランジスターと一つの容量素子とから構成されるダイナミックランダムアクセスメモリー型の記憶回路が液晶装置で利用されている。

特開２００５−３０１２９１号公報

しかしながら、特許文献１に記載の記憶回路では、低電圧駆動と高速動作とを両立し難いと言う課題があった。記憶回路は高電位信号と低電位信号とを記憶するが、高電位信号を短時間に記憶させるには、記憶回路を構成するトランジスターのゲート電位を高電位信号よりも著しく高くする必要性がある。即ち、記憶回路を高速動作させるには、論理に用いる高電位信号よりも著しく高い電位が必要になっていた。又、液晶装置では、表示画像の高精細化に伴いデータ量が増加しており、更に、動画表示特性の改善や三次元表示駆動の面から高速駆動が必要となっている為に、記憶回路の高速動作が強く求められている。換言すると、従来の記憶回路では、低電圧で（低消費電力で）、高品位画像を表示可能な高速動作を行う事が困難であるという課題があった。

本発明は、前述の課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現する事が可能である。

（適用例１） 本適用例に係わる記憶回路は、一端が入力部に電気的に接続された第一スイッチと、第一容量第一電極と第一容量第二電極とを有する第一容量素子と、第二容量第一電極と第二容量第二電極とを有する第二容量素子と、論理部と、を備え、第一スイッチの他端と第一容量第一電極と第二容量第二電極と論理部の入力とが電気的に接続され（第一ノードと称する）、論理部の出力と第二容量第一電極とが電気的に接続される（第二ノードと称する）事を特徴とする。
この構成によれば、第一ノードに情報を記憶させる際に、第一容量素子と第二容量素子との容量結合によって、第一ノードの電位を素早く変化させ得るので、高速動作が可能な記憶回路を実現する事ができる。又、第一ノードに書き込まれる電位が論理回路の論理閾値電位を僅かでも上回るか下回れば良いので、第一スイッチの動作電圧を高くする必要がない。即ち、低電圧で、従って低消費電力で、高速動作可能な記憶回路を実現する事ができる。

（適用例２） 上記適用例１に記載の記憶回路に於いて、論理部はバッファー回路を有する事が好ましい。
この構成によれば、論理回路に入力された論理と同じ論理が、短時間の遅延を伴って第二容量第一電極に出力されるので、第一容量素子と第二容量素子との容量結合によって第一ノードの電位を素早く変化させる事ができる。

（適用例３） 上記適用例１又は２に記載の記憶回路に於いて、第二スイッチを備え、第二スイッチの一端は第一ノードに電気的に接続され、第二スイッチの他端は第二ノードに電気的に接続される事が好ましい。
第二スイッチがオフ状態の際には論理回路はバッファー回路として機能し、第二スイッチがオン状態の際には論理回路は静的記憶装置として機能する。従って、この構成によれば、記憶回路への書き換えを低消費電力で高速に行う事ができると共に、記憶された論理を安定的に維持する事ができる。

（適用例４） 上記適用例３に記載の記憶回路に於いて、第二スイッチがオフ状態にある期間に第一スイッチはオン状態とされる事が好ましい。
第二スイッチがオフ状態の際には論理回路はバッファー回路として機能しているので、この構成によれば、記憶回路への書き換えを低消費電力で高速に行う事ができる。

（適用例５） 上記適用例３又は４に記載の記憶回路に於いて、第一スイッチがオフ状態にある期間に第二スイッチはオン状態とされる事が好ましい。
第二スイッチがオン状態の際には論理回路は静的記憶装置として機能するので、この構成によれば、記憶された論理を安定的に維持する事ができる。

（適用例６） 上記適用例１乃至５のいずれか一項に記載の記憶回路を備えた事を特徴とする電気光学装置。
この構成によれば、低消費電力で、高品位表示が可能な電気光学装置を実現する事ができる。

（適用例７） 上記適用例６に記載の電気光学装置を備えた事を特徴とする電子機器。
この構成によれば、低消費電力で、高品位表示が可能な電気光学装置を備えた電子機器を実現する事ができる。

（適用例８） 上記適用例１乃至５のいずれか一項に記載の記憶回路を備えた事を特徴とする半導体記憶装置。
この構成によれば、低消費電力で、高速動作が可能な半導体記憶装置を実現する事ができる。

（適用例９） 上記適用例８に記載の半導体記憶装置を備えた事を特徴とする電子機器。
この構成によれば、低消費電力で、高速動作が可能な半導体記憶装置を備えた電子機器を実現する事ができる。

実施形態１に係わる記憶回路を説明した図。 実施形態１に係わる記憶回路の動作原理を説明した図。 実施形態１に係わる記憶回路の機能を検証した図。 実施形態１に係わる電気光学装置の回路構成を説明する図。 液晶装置の模式断面図。 液晶装置の表示領域の電気的な構成を示す等価回路図。 実施形態１に係わる電子機器を説明する図。 実施形態２に係わる記憶回路の構成を説明した図。 実施形態２に係わる記憶回路の動作原理を説明した図。 変形例１に係わる半導体記憶回路のメモリーセル構成を説明した図。

以下、本発明の実施形態について、図面を参照して説明する。尚、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。

（実施形態１）
「記憶回路の構成」
図１は、実施形態１に係わる記憶回路を説明した図である。先ず、実施形態１に係わる記憶回路１０を、図１を参照して、説明する。

図１に示す様に、本実施形態に係わる記憶回路１０は、入力信号が入力される入力部ＩＮと、第一スイッチＳｗ１と、第一容量素子Ｃ１と、第二容量素子Ｃ２と、論理部ＬＧＣと、第一出力ＯＵＴ１と、を備えている。第一スイッチＳｗ１はトランジスターで、一端（ソースとドレインとの一方）が入力部ＩＮに電気的に接続されており、第一スイッチＳｗ１のゲートＧｔ１には選択信号か非選択信号かが供給される。本実施形態では、第一スイッチＳｗ１はＮ型トランジスターであり、選択信号は高電位Ｈであり、非選択信号は低電位Ｌである。

第一容量素子Ｃ１は、第一容量第一電極Ｃ１１と第一容量第二電極Ｃ１２とこれらの電極に挟まれた誘電体膜とを有する。第二容量素子Ｃ２は、第二容量第一電極Ｃ２１と第二容量第二電極Ｃ２２とこれらの電極に挟まれた誘電体膜とを有する。第一スイッチＳｗ１の他端（ソースとドレインとの他方）と第一容量第一電極Ｃ１１と第二容量第二電極Ｃ２２と論理部ＬＧＣの入力とが電気的に接続されている。この接続点を第一ノードｎ１と称する。又、論理部ＬＧＣの出力と第二容量第一電極Ｃ２１とが電気的に接続されている。この接続点を第二ノードｎ２と称する。第一容量第二電極Ｃ１２には、負電源電位ＶＳＳなどの固定電位が供給される。

記憶回路１０への入力信号は、論理１に対応する電位と論理０に対応する電位とである。本実施形態では、論理１に対応する電位を高電位Ｈとし、これを正電源電位ＶＤＤとしている。又、論理０に対応する電位を低電位Ｌとし、これを負電源電位ＶＳＳとしている。尚、厳密には、論理０に対応する電位は負電源電位ＶＳＳであるか、或いは負電源電位ＶＳＳに近い電位であり、少なくとも負電源電位ＶＳＳと正電源電位ＶＤＤとの平均電位よりも負電源電位ＶＳＳ側の値を取る電位であるが、本明細書では、簡便の為に、論理０に対応する電位を低電位Ｌと記述する。同様に、厳密には、論理１に対応する電位は正電源電位ＶＤＤであるか、或いは正電源電位ＶＤＤに近い電位であり、少なくとも負電源電位ＶＳＳと正電源電位ＶＤＤとの平均電位よりも正電源電位ＶＤＤ側の値を取る電位であるが、本明細書では、簡便の為に、論理１に対応する電位を高電位Ｈと記述する。

論理部ＬＧＣはバッファー回路を有する事が好ましい。バッファー回路は論理閾値電位Ｖｔｒｉｐを有し、論理閾値電位Ｖｔｒｉｐよりも低電位Ｌ側の値を取る入力信号をより低電位Ｌに近づけて出力すると共に、論理閾値電位Ｖｔｒｉｐよりも高電位Ｈ側の値を取る入力信号をより高電位Ｈに近づけて出力する機能を有する回路である。バッファー回路の一例は、偶数個のインバーター回路を直列に接続する物である。本実施形態では、バッファー回路は、第一インバーターＩＮＶ１と第二インバーターＩＮＶ２とが、バッファー回路の入力（第一ノードｎ１）とバッファー回路の出力（第二ノードｎ２）との間に、直列に電気的に接続されている。こうすると、インバーターが二個との簡単な構成でバッファー回路を構成する事ができる。

上述の構成の場合、バッファー回路の論理閾値電位Ｖｔｒｉｐは第一インバーターＩＮＶ１の論理閾値電位Ｖｔｒｉｐとなる。インバーターの論理閾値電位Ｖｔｒｉｐとは、インバーターが論理１と論理０とを区別する電位である。即ち、インバーターへの入力が論理閾値電位Ｖｔｒｉｐよりも高ければ、インバーターからの出力を論理閾値電位Ｖｔｒｉｐよりも低い電位とし、インバーターへの入力が論理閾値電位Ｖｔｒｉｐよりも低ければ、インバーターからの出力を論理閾値電位Ｖｔｒｉｐよりも高い電位とする電位がインバーターの論理閾値電位Ｖｔｒｉｐである。

論理部ＬＧＣをバッファー回路にて構成すると、論理回路に入力された（第一ノードｎ１の）論理と同じ論理が、短時間の遅延を伴って第二容量第一電極Ｃ２１（第二ノードｎ２）に出力される。その結果、第一容量素子Ｃ１と第二容量素子Ｃ２との容量結合によって第一ノードｎ１の電位を素早く変化させる事ができる。即ち、記憶回路の第一容量素子Ｃ１が記憶する論理に対応する第一ノードｎ１の電位は、自己の格納論理が変化した場合に、第一容量素子Ｃ１と第二容量素子Ｃ２との容量結合によってブーストされる。ブースト動作の結果、第一容量第一電極Ｃ１１の電位は規定電位（正電源電位ＶＤＤ又は負電源電位ＶＳＳ）により短期間で近づき、記憶回路へのデータ書き換えを高速に行う事ができる。

更に、記憶回路の誤動作を抑制する事が可能となる。一般にダイナミックランダムアクセスメモリー型の記憶回路では、論理保持は容量素子（本実施形態の第一容量素子Ｃ１に相当）への充電量と電荷保持能力に依存する。記憶回路の動作速度が高まるにつれ、容量素子への充電が不十分なままデータラッチ動作が終了してしまう事態が発生する様になる。上記の事態は、図１の回路のように第一スイッチＳｗ１が片方の導電型、つまりＮ型のトランジスターで構成されているのであれば、高電位Ｈ（論理１）を格納する際には常に生じる状態である。例えば３．３Ｖ系の電源を用いる記憶回路で高電位を記憶しようとしても、２Ｖ程度の電位で論理１を記憶する事になる。その後のデータ維持期間に、電荷漏れによって容量素子の電位が変化すると記憶回路が保持すべき論理が反転する事もあり得る。即ち従来のダイナミックランダムアクセスメモリー型の記憶回路では、記憶回路の動作速度が高まるにつれ誤動作する確率が増大していた。これに対して、本実施形態の記憶回路では、自己の格納論理が変化した場合に、第一容量素子Ｃ１と第二容量素子Ｃ２との容量結合によって第一ノードｎ１の電位がブーストされるので、第一容量第一電極Ｃ１１の電位は規定電位（正電源電位ＶＤＤ又は負電源電位ＶＳＳ）により近づき、電荷漏れによって論理反転する誤動作の危険性が低減されている。

尚、バッファー回路の構成は偶数個のインバーターに限られることなく、上述のバッファー部としての機能を果たす物であれば、いかなる形態であっても良い。又、本実施形態では、第二ノードｎ２の後段に第三インバーターＩＮＶ３と第四インバーターＩＮＶ４とから構成される第二のバッファー回路を設け、第二のバッファー回路の出力を記憶回路１０からの第二出力ＯＵＴ２としている。この様に、第二ノードｎ２の後段に更に幾つかのバッファーを備えていても良い。

尚、本明細書にて、端子１と端子２とが電気的に接続されているとは、端子１と端子２とが配線により直に接続されている場合の他に、抵抗素子やスイッチング素子を介して接続されている場合を含む。即ち、端子１での電位と端子２での電位とが多少異なっていても、回路上で同じ意味を持たせる場合、端子１と端子２とは電気的に接続されている事になる。従って、例えば、第一出力ＯＵＴ１の電位を出力させたり遮断させたりする為のスイッチング素子を第二ノードｎ２と第二出力ＯＵＴ２との間に設けた場合も、そのスイッチング素子がオン状態では、第二ノードｎ２の論理が第二出力ＯＵＴ２に供給されるので、両者は電気的に接続されている事になる。

「原理及び検証」
図２は本実施形態に係わる記憶回路の動作原理を説明した図である。図３は本実施形態に係わる記憶回路の機能を検証した図である。次に、図２乃至３を参照して、本実施形態に係わる記憶回路１０の動作原理を説明すると共に、その機能を検証すると共に、その原理を説明する。

図２は、入力論理が低電位Ｌから高電位Ｈへと変化する第一サンプリングＳＭＰ１と、入力論理が高電位Ｈから高電位Ｈへと変化する第二サンプリングＳＭＰ２と、入力論理が高電位Ｈから低電位Ｌへと変化する第三サンプリングＳＭＰ３と、入力論理が低電位Ｌから低電位Ｌへと変化する第四サンプリングＳＭＰ４と、の４通りに変化する場合について動作を説明している。

第一サンプリングＳＭＰ１では、時刻Ｔ１に第一スイッチＳｗ１がオンする。この際に、入力論理は低電位Ｌであり、第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌである。時刻Ｔ２に入力論理が低電位Ｌから高電位Ｈに遷移を開始する。第一ノードｎ１の電位ＶＣは、論理閾値電位Ｖｔｒｉｐに達していないので、第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌである。時刻Ｔ３に第一ノードｎ１の電位ＶＣが充電され、論理閾値電位Ｖｔｒｉｐに到達する。第一出力ＯＵＴ１（第二ノードｎ２）の論理は反転し、第二ノードｎ２の電位は高電位Ｈに遷移する。第一出力ＯＵＴ１（第二ノードｎ２）が低電位Ｌから高電位Ｈに遷移したので、第一容量素子Ｃ１と第二容量素子Ｃ２との容量結合によって第一ノードｎ１の電位ＶＣの電位は高電位Ｈ側に更に変化する。大凡の変化量ΔＶは、第一ノードｎ１の全寄生容量をＣａｌｌとすれば、ΔＶ＝Ｃ２／Ｃａｌｌ×（ＶＤＤ−ＶＳＳ）である。このブースティングの効果によって、第一ノードｎ１の電位は論理閾値電位Ｖｔｒｉｐをより超えた記憶電位に達する事ができ、記憶回路の動作安定性が高まると共に高速動作が可能となる。又、より短期間内に論理閾値電位Ｖｔｒｉｐを充分超えた記憶電位に達するので、第一インバーターＩＮＶ１の貫通電流を抑制でき、消費電流の低減を図る事が可能である。時刻Ｔ４に第一スイッチＳｗ１がオフし、サンプリング動作が終了する。第一サンプリングＳＭＰ１の期間で第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌから高電位Ｈへと反転する。

第二サンプリングＳＭＰ２では、時刻Ｔ５に第一スイッチＳｗ１がオンする。入力論理は高電位Ｈであり、第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈである。時刻Ｔ６に第一ノードｎ１の電位ＶＣは充電され、論理閾値電位Ｖｔｒｉｐを充分超えた電位にある。従って第一出力ＯＵＴ１（第二ノードｎ２）の変化はなく、容量結合によるブースティング動作は発生しない。時刻Ｔ７に第一スイッチＳｗ１がオフし、サンプリング動作が終了する。第二サンプリングＳＭＰ２の期間で第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈを維持する。

第三サンプリングＳＭＰ３では、時刻Ｔ８に第一スイッチＳｗ１がオンする。この際に、入力論理は高電位Ｈであり、第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈである。時刻Ｔ９に入力論理が高電位Ｈから低電位Ｌに遷移を開始する。第一ノードｎ１の電位ＶＣは論理閾値電位Ｖｔｒｉｐに達していないので、第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈのままである。時刻Ｔ１０に第一ノードｎ１の電位ＶＣが放電され、論理閾値電位Ｖｔｒｉｐに到達する。第一出力ＯＵＴ１（第二ノードｎ２）の論理は反転し、第二ノードｎ２の電位は低電位Ｌに遷移する。第一出力ＯＵＴ１（第二ノードｎ２）が高電位Ｈから低電位Ｌに遷移したので、容量結合によって第一ノードｎ１の電位ＶＣの電位は低電位Ｌ側に更に変化する。大凡の変化量ΔＶは、第一ノードｎ１の全寄生容量をＣａｌｌとすれば、ΔＶ＝Ｃ２／Ｃａｌｌ×（ＶＳＳ−ＶＤＤ）である。このブースティングの効果によって、第一ノードｎ１の電位は論理閾値電位Ｖｔｒｉｐをより下回った記憶電位に達する事ができ、記憶回路の動作安定性が高まると共に高速動作が可能となる。又、より短期間内に論理閾値電位Ｖｔｒｉｐを充分下回った記憶電位に達するので、第一インバーターＩＮＶ１の貫通電流を抑制でき、消費電流の低減を図る事が可能である。時刻Ｔ１１に第一スイッチＳｗ１がオフし、サンプリング動作が終了する。第三サンプリングＳＭＰ３の期間で第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈから低電位Ｌへと反転する。

第四サンプリングＳＭＰ４では、時刻Ｔ１２に第一スイッチＳｗ１がオンする。入力論理は低電位Ｌであり、第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌである。時刻Ｔ１３に第一ノードｎ１の電位ＶＣは放電され、論理閾値電位Ｖｔｒｉｐを充分下回った電位にある。従って第一出力ＯＵＴ１（第二ノードｎ２）の変化はなく、容量結合によるブースティング動作は発生しない。時刻Ｔ１４に第一スイッチＳｗ１がオフし、サンプリング動作が終了する。第四サンプリングＳＭＰ４の期間で第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌを維持する。この様にして、記憶すべき論理の書き換えがなされる。

図３は記憶回路１０の機能を検証しており、横軸は時間を表し、縦軸は電位を示している。入力信号は１０Ｖの振幅を有する矩形波で、図３では「ＩＮ」にて示されている。第一スイッチのゲートＧｔ１に供給される信号は１０Ｖの振幅を有する矩形波で、図３では「Ｇｔ１」にて示されている。又、本実施形態に係わる記憶回路１０の第一ノードｎ１での電位ＶＣは、図３では「本実施形態ＶＣ」にて示されている。更に、従来技術に相当する比較例の記憶回路の第一ノードｎ１での電位ＶＣも図３に「比較例ＶＣ」にて示されている。比較例の記憶回路とは、一つのトランジスターと一つの容量素子とから構成されるダイナミックランダムアクセスメモリー型の記憶回路である。

図３に示される様に、比較例の記憶回路では、トランジスター（本実施形態の第一スイッチＳｗ１に相当）がＮ型であるので、高電位Ｈを記憶する際に、記憶素子のノード（本実施形態の第一ノードｎ１に相当）の電位（本実施形態のＶＣに相当）が十分に上がらず、７Ｖ程度となっている。これに対して、本実施形態の第一ノードｎ１での電位ＶＣは素早く１０Ｖ近傍に到達している事が判る。この様に、本実施形態の記憶回路では高速動作が可能で、記憶された論理を従来の記憶回路よりも長い時間維持する事ができる。

「電気光学装置の回路全体構成」
図４は、実施形態１に係わる電気光学装置の回路の全体構成を説明する図である。以下、図４を参照して電気光学装置の回路構成を説明する。

上述の記憶回路１０は電気光学装置等に使用される。電気光学装置の一例は液晶装置１００であり、薄膜トランジスター素子（ＴＦＴ素子）４６を画素４５のスイッチング素子として用いたアクティブマトリックス方式の電気光学装置である。図４に示す様に、液晶装置１００は表示領域４０と信号線駆動回路３０と走査線駆動回路２０とを少なくとも備えている。

表示領域４０内には、画素４５がｍ行ｎ列の行列状に設けられている。本実施形態では、一例として８００行（ｍ＝８００）×１２８０列（ｎ＝１２８０）の行列に画素４５が配置されている。画素４５は、交差する走査線１６と信号線１７とによって特定される領域で、一つの画素４５は一本の走査線１６からその隣の走査線１６まで、且つ、一本の信号線１７からその隣の信号線１７までの領域である。表示領域４０の外側の領域には、信号線駆動回路３０及び走査線駆動回路２０が形成されている。

走査線駆動回路２０は画素４５を行方向に選択又は非選択する走査信号を各走査線１６に出力し、走査線１６はこの走査信号を画素４５に伝える。走査線駆動回路２０はＹ側シフトレジスター回路２１を備えており、Ｙ側シフトレジスター回路２１をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて走査信号が形成される。尚、各走査線１６に供給される走査信号を区別する際には、これらをＧ１、Ｇ２、…、Ｇｍと記述する。

信号線駆動回路３０は、走査信号に同期して信号線１７の各々に画像信号ＤＡＴを供給する。画像信号ＤＡＴは論理１又は論理０となるデジタル信号である。この為に、信号線駆動回路３０はＸ側シフトレジスター回路３１と一次ラッチ回路３２と二次ラッチ回路３３とデータ線３４とを有している。Ｘ側シフトレジスター回路３１は、水平走査期間の最初に供給されるスタートパルス信号ＳＰＸを、クロック信号ＣＫＸの立ち下がり及び立ち上がりで順次シフトして、サンプリング信号を一次ラッチ回路３２に順次出力する。一次ラッチ回路３２はサンプリング信号に応じて、データ線に供給される画像信号ＤＡＴを記憶する。一次ラッチ回路３２に記憶された画像信号ＤＡＴは、ラッチ信号ＬＡＴに応じて、水平走査の帰還期間（ある水平期間が終わり次の水平走査が始まる迄の期間、即ち最初の水平走査を行うスタートパルス信号ＳＰＸがＸ側シフトレジスター回路３１の最終出力段を出てから、次の水平走査を行うスタートパルス信号ＳＰＸがＸ側シフトレジスター回路３１の第１段の出力段に現れる前）に一斉に二次ラッチ回路３３に転送される。二次ラッチ回路３３に転送された画像信号ＤＡＴは、次の水平走査期間が終了する迄、一斉に各信号線１７へと供給される。二次ラッチ回路３３には画像信号ＤＡＴと極性信号（図示せず）とに応じて３個の電圧値のうちひとつを出力する電圧セレクターを内包する。尚、各信号線１７に供給される画像信号ＤＡＴを区別する際には、これらをＳ１、Ｓ２、…、Ｓｎと記述する。

記憶回路１０は一次ラッチ回路３２に利用されている。一次ラッチ回路３２では、画像信号ＤＡＴを記憶する時間が、非常に短い。本実施形態の電気光学装置はデジタル駆動となるので、１フィールドを多数のサブフィールドで構成された表示を行う。サブフィールド数をＮｓｆとし、画像信号ＤＡＴの相展開数をＮｓとすれば、一次ラッチ回路３２を構成する各記憶回路が画像信号ＤＡＴを記憶する時間は、１／６０／Ｎｓｆ／８００／１２８０×Ｎｓである。この様な短期間内に画像信号ＤＡＴを正確に記憶せねばならないので、一次ラッチ回路３２には、高速動作に適した本実施形態の記憶回路１０が用いられる。具体的な構成としては、第一スイッチＳｗ１のゲートＧｔ１はＸ側シフトレジスター回路３１の出力段に電気的に接続され、ゲートＧｔ１にはＸ側シフトレジスター回路３１をシフトするシフト出力信号が供給される。記憶回路１０の入力部ＩＮはデータ線３４に電気的に接続され、入力部ＩＮには画像信号ＤＡＴが供給される。記憶回路１０の第二出力ＯＵＴ２は、二次ラッチ回路３３の入力に電気的に接続され、一次ラッチ回路３２に記憶された画像信号ＤＡＴを二次ラッチ回路３３に出力する。

「液晶装置の構造」
図５は液晶装置の模式断面図である。以下、液晶装置の断面構造を、図５を参照して説明する。尚、以下の形態において、「○○上に」と記載された場合、○○の上に接する様に配置される場合、又は、○○の上に他の構成物を介して配置される場合、又は、○○の上に一部が接する様に配置され一部が他の構成物を介して配置される場合、を表すものとする。

液晶装置１００では、一対の基板を構成する素子基板６２と対向基板６３とが、平面視で略矩形枠状に配置されたシール材１４にて貼り合わされている。液晶装置１００は、シール材１４に囲まれた領域内に液晶層１５が封入された構成になっている。液晶層１５としては、例えば、正の誘電率異方性を有する液晶材料が用いられる。液晶装置１００は、シール材１４の内周近傍に沿って遮光性材料からなる平面視矩形枠状の遮光膜４１が対向基板６３に形成されており、この遮光膜４１の内側の領域が表示領域４０となっている。遮光膜４１は、例えば、遮光性材料であるアルミニウム（Ａｌ）で形成されており、対向基板６３側の表示領域４０の外周を区画する様に、更に、上記した様に、表示領域４０内で走査線１６と信号線１７に対向して設けられている。

図５に示す様に、素子基板６２の液晶層１５側には、複数の画素電極４２が形成されており、これら画素電極４２を覆う様に第１配向膜４３が形成されている。画素電極４２は、インジウム錫酸化物（ＩＴＯ）等の透明導電材料からなる導電膜である。一方、対向基板６３の液晶層１５側には、格子状の遮光膜４１が形成され、その上に平面ベタ状の共通電極６７が形成されている。そして、共通電極６７上には、第２配向膜４４が形成されている。共通電極６７は、ＩＴＯ等の透明導電材料からなる導電膜である。

液晶装置１００は透過型であって、素子基板６２及び対向基板６３における光の入射側と出射側とにそれぞれ偏光板（図示せず）等が配置されて用いられる。なお、液晶装置１００の構成は、これに限定されず、反射型や半透過型の構成であってもよい。

「画素回路」
図６は、液晶装置の表示領域の電気的な構成を示す等価回路図である。以下、液晶装置の電気的な構成を、図６を参照しながら説明する。

図６に示す様に、液晶装置１００は、表示領域４０を構成する複数の画素４５を有している。各画素４５には、それぞれ画素電極４２が配置されている。又、画素４５には、ＴＦＴ素子４６が形成されている。

ＴＦＴ素子４６は、画素電極４２へ通電制御を行うスイッチング素子である。ＴＦＴ素子４６のソース側には、信号線１７が電気的に接続されている。各信号線１７には、例えば、信号線駆動回路３０から画像信号Ｓ１、Ｓ２、…、Ｓｎが供給される様になっている。

又、ＴＦＴ素子４６のゲート側には、走査線１６が電気的に接続されている。走査線１６には、例えば、走査線駆動回路２０から所定のタイミングでパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍが供給される様になっている。又、ＴＦＴ素子４６のドレイン側には、画素電極４２が電気的に接続されている。

走査線１６から供給された走査信号Ｇ１、Ｇ２、…、Ｇｍにより、スイッチング素子であるＴＦＴ素子４６が一定期間だけオン状態となることで、信号線１７から供給された画像信号Ｓ１、Ｓ２、…、Ｓｎが、画素電極４２を介して画素４５に所定のタイミングで書き込まれる様になっている。

画素４５に書き込まれた所定電位の画像信号Ｓ１、Ｓ２、…、Ｓｎは、画素電極４２と共通電極６７（図５参照）との間で形成される液晶容量で一定期間保持される。尚、保持された画像信号Ｓ１、Ｓ２、…、Ｓｎの電位が、漏れ電流により、低下する事を抑制すべく、画素電極４２と容量線４７とで保持容量４８が形成されている。

液晶層１５に電圧信号が印加されると、印加された電圧レベルにより、液晶分子の配向状態が変化する。これにより、液晶層１５に入射した光が変調されて、画像光が生成される。

尚、本実施形態では、電気光学装置として液晶装置１００を用いて説明したが、この他に電気光学装置としては、電気泳動表示装置や有機ＥＬ装置なども対象となる。又、本実施形態では、記憶回路１０をＴＦＴ素子４６と同様に薄膜トランジスターにて構成したが、記憶回路１０は半導体基板に形成された半導体集積回路（ＩＣ回路）で構成されても良い。記憶回路に適した半導体基板としては、シリコン基板の他にシリコンオンインシュレーター基板などが挙げられる。

「電子機器」
図７は本実施形態に係わる電子機器を説明する図である。次に、本実施形態の電子機器について、図７を参照して説明する。図７（ａ）乃至（ｃ）は、上記した液晶装置を備えた電子機器の構成を示す斜視図である。

図７（ａ）に示す様に、液晶装置１００を備えたモバイル型のパーソナルコンピューター２０００は、液晶装置１００と本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１及びキーボード２００２が設けられている。

続いて、図７（ｂ）に示す様に、液晶装置１００を備えた携帯電話機３０００は、複数の操作ボタン３００１及びスクロールボタン３００２、並びに表示ユニットとしての液晶装置１００を備える。スクロールボタン３００２を操作する事によって、液晶装置１００に表示される画面がスクロールされる。

続いて、図７（ｃ）に示す様に、液晶装置１００を備えた情報携帯端末（ＰＤＡにＰｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）４０００は、複数の操作ボタン４００１及び電源スイッチ４００２、並びに表示ユニットとしての液晶装置１００を備える。操作ボタン４００１を操作すると、住所録やスケジュール帳といった各種の情報が液晶装置１００に表示される。

尚、液晶装置１００が搭載される電子機器としては、図７に示す物の他に、ピコプロジェクター、ヘッドアップディスプレイ、スマートフォン、ヘッドマウントディスプレイ、ＥＶＦ（Ｅｌｅｃｔｒｉｃａｌ Ｖｉｅｗ Ｆｉｎｄｅｒ）、小型プロジェクター、モバイルコンピューター、デジタルカメラ、デジタルビデオカメラ、ディスプレイ、車載機器、オーディオ機器、露光装置や照明機器等、各種電子機器に用いる事ができる。

以上詳述した様に、本実施形態によれば、以下に示す効果が得られる。まず、第一ノードｎ１に情報を記憶させる際に、第一容量素子Ｃ１と第二容量素子Ｃ２との容量結合によって、第一ノードｎ１の電位を素早く変化させ得るので、高速動作が可能な記憶回路１０を実現する事ができる。又、第一ノードｎ１に書き込まれる電位が論理回路の論理閾値電位Ｖｔｒｉｐを僅かでも上回るか下回れば良いので、第一スイッチＳｗ１のゲート電圧を高くする必要がない。即ち、低電圧で、従って低消費電力で、高速動作可能な記憶回路１０を実現する事ができる。その結果、低消費電力で、高品位表示が可能な電気光学装置を実現する事ができる。更に、高速動作が可能であることから、単位時間あたりの情報量を多く取り扱えることになり、高精細な表示に対応させることが可能となる。又、低消費電力で、高品位表示が可能な電気光学装置を備えた電子機器を実現する事ができる。

（実施形態２）
図８は、実施形態２に係わる記憶回路の構成を説明した図である。図９は実施形態２に係わる記憶回路の動作原理を説明した図である。次に、図８乃至９を参照して、実施形態２に係わる記憶回路１０の構成及び動作原理を説明する。尚、実施形態１と同一の構成部位については、同一の符号を附し、重複する説明は省略する。

本実施形態（図８）は実施形態１（図１）と比べて、第二スイッチＳｗ２を備えている点が異なっている。それ以外の構成は、実施形態１とほぼ同様である。本実施形態では、第一ノードｎ１と第二ノードｎ２との間に第二スイッチＳｗ２が配置されている。即ち、第二スイッチＳｗ２の一端（ソースとドレインとの一方）は第一ノードｎ１に電気的に接続され、第二スイッチＳｗ２の他端（ソースとドレインとの他方）は第二ノードｎ２に電気的に接続されている。第二スイッチＳｗ２のゲートＧｔ２には第二スイッチＳｗ２に対する制御信号が供給される。

第一スイッチＳｗ１と第二スイッチＳｗ２とは、第二スイッチＳｗ２がオフ状態にある期間に第一スイッチＳｗ１はオン状態とされる事が好ましい。第二スイッチＳｗ２がオフ状態の際には論理回路はバッファー回路として機能しているので、斯うする事で、記憶回路１０へのデータの書き換えを低消費電力で高速に行う事ができる。

又、第一スイッチＳｗ１と第二スイッチＳｗ２とは、第一スイッチＳｗ１がオフ状態にある期間に第二スイッチＳｗ２はオン状態とされる事が好ましい。即ち、第二スイッチＳｗ２は、記憶回路１０のサンプリング動作（記憶すべき論理の書き換え動作）以外の一部の期間にオン状態となっている。第二スイッチＳｗ２がオン状態の際には論理回路は静的記憶装置として機能するので、この構成によれば、記憶された論理を安定的に維持する事ができる。更に、記憶回路１０のサンプリング終了時に、サンプリングされた論理は正常であるが第一容量素子Ｃ１への書き込み電位が規定よりも不十分であった場合（第一ノードｎ１に於ける書き込み終了時の電位が正電源電位ＶＤＤや負電源電位ＶＳＳに極めて近い、とは言えない状態の場合）、第二スイッチＳｗ２に対する制御信号によって自己の格納論理状態（第一ノードｎ１に於ける電位）を正電源電位ＶＤＤ又は負電源電位ＶＳＳへと再書き込みする動作が行われる。この作用によって、第一ノードｎ１に記憶された論理に相当する電位は規定電位（正電源電位ＶＤＤ又は負電源電位ＶＳＳ）に近づき、電荷漏れによって論理閾値電位Ｖｔｒｉｐを超える危険性が低減される。即ち、記憶された論理を安定的に保つ事ができる。

図８に示す本実施形態の記憶回路１０を電気光学装置の一次ラッチ回路３２に使用する場合、第一スイッチＳｗ１のゲートＧｔ１はＸ側シフトレジスター回路３１の出力段に電気的に接続され、ゲートＧｔ１にはＸ側シフトレジスター回路３１をシフトするシフト出力信号が供給される。第二スイッチＳｗ２のゲートＧｔ２はＸ側シフトレジスター回路３１の出力段で、第一スイッチＳｗ１のゲートＧｔ１が接続した出力段のシフト方向に後方の出力段に電気的に接続される。具体的には、シフト出力信号がｉ段目の出力段から（ｉ＋１）段目の出力段へとシフトされており、第一スイッチＳｗ１のゲートＧｔ１がｊ段目の出力段に電気的に接続されている場合、第二スイッチＳｗ２のゲートＧｔ２は（ｊ＋ｋ）段目の出力段に電気的に接続される。ｋは１以上の整数である。斯うすると、第二スイッチＳｗ２に対する制御信号を別途追加する必要がないので好都合である。記憶回路１０の入力部ＩＮはデータ線３４に電気的に接続され、入力部ＩＮには画像信号ＤＡＴが供給される。記憶回路１０の第二出力ＯＵＴ２は、二次ラッチ回路３３の入力に電気的に接続され、一次ラッチ回路３２に記憶された画像信号ＤＡＴを二次ラッチ回路３３に出力する。

図９は、入力論理が低電位Ｌから高電位Ｈへと変化する第一サンプリングＳＭＰ１と、入力論理が高電位Ｈから高電位Ｈへと変化する第二サンプリングＳＭＰ２と、入力論理が高電位Ｈから低電位Ｌへと変化する第三サンプリングＳＭＰ３と、入力論理が低電位Ｌから低電位Ｌへと変化する第四サンプリングＳＭＰ４と、の４通りに変化する場合について動作を説明している。

第一サンプリングＳＭＰ１では、時刻Ｔ１に第一スイッチＳｗ１がオンする。入力論理は低電位Ｌであり、第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌである。時刻Ｔ２に入力論理が低電位Ｌから高電位Ｈに遷移を開始する。第一ノードｎ１の電位ＶＣは論理閾値電位Ｖｔｒｉｐに達していないので、第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌである。時刻Ｔ３に第一ノードｎ１の電位ＶＣが充電され、論理閾値電位Ｖｔｒｉｐに到達する。第一出力ＯＵＴ１（第二ノードｎ２）の論理は反転し、第二ノードｎ２の電位は高電位Ｈに遷移する。第一出力ＯＵＴ１（第二ノードｎ２）が低電位Ｌから高電位Ｈに遷移したので、第一容量素子Ｃ１と第二容量素子Ｃ２との容量結合によって第一ノードｎ１の電位ＶＣの電位は高電位Ｈ側に更に変化する。大凡の変化量ΔＶは第一ノードｎ１の全寄生容量をＣａｌｌとすれば、ΔＶ＝Ｃ２／Ｃａｌｌ×（ＶＤＤ−ＶＳＳ）である。このブースティングの効果によって、論理閾値電位Ｖｔｒｉｐをより超えた記憶電位に達する事ができ、記憶回路の動作安定性が高まると共に高速動作が可能となる。又、より短期間内に論理閾値電位Ｖｔｒｉｐを充分超えた記憶電位に達するので、第一インバーターＩＮＶ１の貫通電流を抑制でき、消費電流の低減を図る事が可能である。時刻Ｔ４に第一スイッチＳｗ１がオフし、サンプリング動作が終了する。第一サンプリングＳＭＰ１の期間で第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌから高電位Ｈへと反転する。続いて第二スイッチＳｗ２に対する制御信号によって以下の動作が行われる。時刻Ｔ５に第二スイッチＳｗ２がオンする。第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈなので、第一ノードｎ１の電位ＶＣは正電源電位ＶＤＤから第二スイッチＳｗ２の閾値電圧Ｖｔｈを減じた電位値（ＶＤＤ−Ｖｔｈ）に達する様に再充電が行われる。その結果、第一ノードｎ１の電位ＶＣはより規定電位（この場合、正電源電位ＶＤＤ）に近づく事になり記憶回路の動作がより安定する。時刻Ｔ６に第二スイッチＳｗ２がオフする。

第二サンプリングＳＭＰ２では、時刻Ｔ７に第一スイッチＳｗ１がオンする。入力論理は高電位Ｈであり、第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈである。第一ノードｎ１の電位ＶＣは充電され、論理閾値電位Ｖｔｒｉｐを充分超えた電位にある。従って、第一出力ＯＵＴ１（第二ノードｎ２）に変化はなく、容量結合によるブースティング動作は発生しない。時刻Ｔ８に第一スイッチＳｗ１がオフし、サンプリング動作が終了する。第二サンプリングＳＭＰ２の期間で第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈを維持する。続いて第二スイッチＳｗ２に対する制御信号によって以下の動作が行われる。時刻Ｔ９に第二スイッチＳｗ２がオンする。第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈなので、第一ノードｎ１の電位ＶＣは正電源電位ＶＤＤから第二スイッチＳｗ２の閾値電圧Ｖｔｈを減じた電位値（ＶＤＤ−Ｖｔｈ）に達する様に再充電が行われる。その結果、第一ノードｎ１の電位ＶＣはより規定電位（この場合、正電源電位ＶＤＤ）に近づく事になり記憶回路の動作がより安定する。既に第一ノードｎ１の電位ＶＣがＶＤＤ−Ｖｔｈの電位であれば特に再充電の動作とはならない。時刻Ｔ１０に第二スイッチＳｗ２がオフする。

第三サンプリングＳＭＰ３では、時刻Ｔ１１に第一スイッチＳｗ１がオンする。入力論理は高電位Ｈであり、第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈである。時刻Ｔ１２に入力論理が高電位Ｈから低電位Ｌに遷移を開始する。第一ノードｎ１の電位ＶＣは論理閾値電位Ｖｔｒｉｐに達していないので、第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈのままである。時刻Ｔ１３に第一ノードｎ１の電位ＶＣが放電され、論理閾値電位Ｖｔｒｉｐに到達する。第一出力ＯＵＴ１（第二ノードｎ２）の論理は反転し、第二ノードｎ２の電位は低電位Ｌに遷移する。第一出力ＯＵＴ１（第二ノードｎ２）が高電位Ｈから低電位Ｌに遷移したので、容量結合によって第一ノードｎ１の電位ＶＣの電位は低電位Ｌ側に更に変化する。大凡の変化量ΔＶは、第一ノードｎ１の全寄生容量をＣａｌｌとすれば、ΔＶ＝Ｃ２／Ｃａｌｌ×（ＶＳＳ−ＶＤＤ）である。このブースティングの効果によって第一ノードｎ１の電位ＶＣは論理閾値電位Ｖｔｒｉｐをより下回った記憶電位に達する事ができ、記憶回路の動作安定性が高まると共に高速動作が可能となる。又、より短期間内に論理閾値電位Ｖｔｒｉｐを充分下回った記憶電位に達するので、第一インバーターＩＮＶ１の貫通電流を抑制でき、消費電流の低減を図る事が可能である。時刻Ｔ１４に第一スイッチＳｗ１がオフし、サンプリング動作が終了する。第三サンプリングＳＭＰ３の期間で第一出力ＯＵＴ１（第二ノードｎ２）は高電位Ｈから低電位Ｌへと反転する。続いて第二スイッチＳｗ２に対する制御信号によって以下の動作が行われる。時刻Ｔ１５に第二スイッチＳｗ２がオンする。第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌなので、第一ノードｎ１の電位ＶＣは負電源電位ＶＳＳに達する様に再放電が行われる。その結果、第一ノードｎ１の電位ＶＣはより規定電位（この場合、負電源電位ＶＳＳ）に近づく事になり記憶回路の動作がより安定する。既に第一ノードｎ１の電位ＶＣが負電源電位ＶＳＳの電位であれば特に再放電の動作とはならない。時刻Ｔ１６に第二スイッチＳｗ２がオフする。

第四サンプリングＳＭＰ４では、時刻Ｔ１７に第一スイッチＳｗ１がオンする。入力論理は低電位Ｌであり、第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌである。時刻Ｔ１３に第一ノードｎ１の電位ＶＣは放電され、論理閾値電位Ｖｔｒｉｐを充分下回った電位にある。従って、第一出力ＯＵＴ１（第二ノードｎ２）に変化はなく、容量結合によるブースティング動作は発生しない。時刻Ｔ１８に第一スイッチＳｗ１がオフし、サンプリング動作が終了する。第四サンプリングＳＭＰ４の期間で第一出力ＯＵＴ１（第二ノードｎ２）は低電位Ｌを維持する。

上述の構成としても、実施形態１と同じ効果が得られる。

尚、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に説明する。

（変形例１）
「半導体記憶装置の形態」
図１０は、変形例１に係わる半導体記憶回路のメモリーセル構成を説明した図である。次に、本変形例における半導体記憶回路及び電子機器を説明する。尚、実施形態１乃至２と同一の構成部位については、同一の符号を附し、重複する説明は省略する。

実施形態１乃至２では記憶回路１０は電気光学装置に適応されていた。これに対して、本変形例では、記憶回路１０は半導体記憶回路に用いられている点が異なっている。それ以外の構成は、実施形態１とほぼ同様である。半導体記憶装置は、メモリーセルＭＣが多数配列されたメモリーセルアレイと、メモリーセルアレイ内の一行分のメモリーセルＭＣを選択するワード線選択回路（行デコーダー）、メモリーセルアレイの一列を選択するビット線選択回路（列デコーダー）、選択されたメモリーセルＭＣから出力される微小信号（データ）を増幅／複合するセンスアンプ回路等を含んでいる。

図１０に示す様に、メモリーセルＭＣには、実施形態１乃至２にて詳述した記憶回路１０が配置されている。具体的には、メモリーセルＭＣを選択する選択トランジスターとして第一スイッチＳｗ１が設けられ、データを記憶する記憶容量として第一容量素子Ｃ１が含まれている。選択トランジスターのゲートはワード線ＷＬに電気的に接続され、ソースとドレインとの一方はビット線ＢＬに電気的に接続され、ソースとドレインとの他方は第一容量第一電極Ｃ１１（第一ノードｎ１）に電気的に接続されている。第一容量第二電極Ｃ１２は負電源電位ＶＳＳ等の固定電位が供給される電源線に電気的に接続されている。更に、メモリーセルＭＣには、論理部ＬＧＣと第二容量素子Ｃ２とが含まれており、これらの接続関係も実施形態１乃至２と同様である。斯うする事で、低消費電力で、高速動作が可能な半導体記憶装置を実現する事ができる。又、上述の半導体記憶装置を電子機器が備えていても良い。これにより、低消費電力で、高速動作が可能な半導体記憶装置を備えた電子機器が実現される。

ＢＬ…ビット線、Ｃ１…第一容量素子、Ｃ１１…第一容量第一電極、Ｃ１２…第一容量第二電極、Ｃ２…第二容量素子、Ｃ２１…第二容量第一電極、Ｃ２２…第二容量第二電極、ＩＮ…入力部、ＩＮＶ１…第一インバーター、ＩＮＶ２…第二インバーター、ＩＮＶ３…第三インバーター、ＩＮＶ４…第四インバーター、ＭＣ…メモリーセル、ＷＬ…ワード線、ＯＵＴ１…第一出力、ＯＵＴ２…第二出力、Ｓｗ１…第一スイッチ、Ｓｗ２…第二スイッチ、１０…記憶回路、１４…シール材、１５…液晶層、１６…走査線、１７…信号線、２０…走査線駆動回路、２１…Ｙ側シフトレジスター回路、３０…信号線駆動回路、３１…Ｘ側シフトレジスター回路、３２…一次ラッチ回路、３３…二次ラッチ回路、３４…データ線、４０…表示領域、４１…遮光膜、４２…画素電極、４３…第１配向膜、４４…第２配向膜、４５…画素、４６…ＴＦＴ素子、４７…容量線、４８…保持容量、６２…素子基板、６３…対向基板、６７…共通電極、１００…液晶装置、２０００…モバイル型のパーソナルコンピューター、２００１…電源スイッチ、２００２…キーボード、２０１０…本体部、３０００…携帯電話機、３００１…操作ボタン、３００２…スクロールボタン、４０００…情報携帯端末、４００１…複数の操作ボタン、４００２…電源スイッチ。

Claims (9)

1. 一端が入力部に電気的に接続された第一スイッチと、第一容量第一電極と第一容量第二電極とを有する第一容量素子と、第二容量第一電極と第二容量第二電極とを有する第二容量素子と、論理部と、を備え、
   前記第一スイッチの他端と前記第一容量第一電極と前記第二容量第二電極と前記論理部の入力とが電気的に接続され（第一ノードと称する）、
   前記論理部の出力と前記第二容量第一電極とが電気的に接続される（第二ノードと称する）事を特徴とする記憶回路。
2. 前記論理部はバッファー回路を有する事を特徴とする請求項１に記載の記憶回路。
3. 第二スイッチを備え、
   前記第二スイッチの一端は前記第一ノードに電気的に接続され、
   前記第二スイッチの他端は前記第二ノードに電気的に接続される事を特徴とする請求項１又は２に記載の記憶回路。
4. 前記第二スイッチがオフ状態にある期間に前記第一スイッチはオン状態とされる事を特徴とする請求項３に記載の記憶回路。
5. 前記第一スイッチがオフ状態にある期間に前記第二スイッチはオン状態とされる事を特徴とする請求項３又は４に記載の記憶回路。
6. 請求項１乃至５のいずれか一項に記載の記憶回路を備えた事を特徴とする電気光学装置。
7. 請求項６に記載の電気光学装置を備えた事を特徴とする電子機器。
8. 請求項１乃至５のいずれか一項に記載の記憶回路を備えた事を特徴とする半導体記憶装置。
9. 請求項８に記載の半導体記憶装置を備えた事を特徴とする電子機器。

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