JP5329670B2 - メモリ装置およびメモリ装置を備えた液晶表示装置 - Google Patents

Description

本発明は、データの保持が可能なメモリ装置に関する。

液晶表示装置には、一旦、画素に書き込まれた画像データを保持して、該画像データの極性を反転させながらリフレッシュ動作を行って表示（メモリ動作モード）を行うメモリ型の液晶表示装置がある。多色（多階調）表示を行う通常動作（通常動作モード、多色表示モード）においては、データ信号線を通して画素に１フレームごとに新しい画像データに書き換える一方、メモリ動作モードにおいては、メモリ回路（画素メモリ）に保持した画像データを用いることから、リフレッシュ動作を行う間はデータ信号線に書き換え用の画像データを供給する必要がない。

従って、メモリ動作モードにおいては、走査信号線およびデータ信号線を駆動する回路の動作を停止させることができるため消費電力を削減することが可能となり、また、大きな容量を有するデータ信号線の充放電回数の削減や、メモリ動作期間に対応する画像データをコントローラに伝送せずに済むことによる、消費電力の低減も可能となる。

従って、当該メモリ動作モードは、携帯電話の待ち受け画面表示などの低消費電力化の要求が強い画像表示によく用いられる。

図２４は、このようなメモリ型の液晶表示装置における各画素の構成において、メモリ回路部分のみを抽出して示すものである。上記画素構成を液晶表示装置の画素としても機能させる場合には、図２４に破線で示すように液晶容量Ｃｌｃが付加された状態を想定すればよい。このような画素構成は例えば特許文献１に開示されているものと同等である。

上記メモリ回路部分としてのメモリ回路ＭＲ１００は、スイッチ回路ＳＷ１００、第１データ保持部ＤＳ１０１、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を備えている。

スイッチ回路ＳＷ１００は、Ｎチャネル型のＴＦＴであるトランジスタＮ１００からなる。第１データ保持部ＤＳ１０１は容量Ｃａ１００からなる。データ転送部ＴＳ１００はＮチャネル型のＴＦＴであるトランジスタＮ１０１からなる。第２データ保持部ＤＳ１０２は容量Ｃｂ１００からなる。リフレッシュ出力制御部ＲＳ１００は、インバータＩＮＶ１００とＮチャネル型のＴＦＴであるトランジスタＮ１０３とからなる。インバータＩＮＶ１００は、Ｐチャネル型のＴＦＴであるトランジスタＰ１００とＮチャネル型のＴＦＴであるトランジスタＮ１０２とからなる。

また、各メモリ回路ＭＲ１００を駆動する信号線として、画素マトリクスの行ごとに、データ転送制御線ＤＴ１００、スイッチ制御線ＳＣ１００、Ｈｉｇｈ電源線ＰＨ１００、Ｌｏｗ電源線ＰＬ１００、リフレッシュ出力制御線ＲＣ１００、および、容量用配線ＣＬ１００が設けられているとともに、画素マトリクスの列ごとに、データ入力線ＩＮ１００が設けられている。

また、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。但し、第１のドレイン／ソース端子と第２のドレイン／ソース端子との間において電流が流れ得る向きに基づいてドレイン端子とソース端子とが一定に確定するものについてはそれぞれ、ドレイン端子、ソース端子と呼ぶものとする。トランジスタＮ１００のゲート端子はスイッチ制御線ＳＣ１００に、トランジスタＮ１００の第１のドレイン／ソース端子はデータ入力線ＩＮ１００に、トランジスタＮ１００の第２のドレイン／ソース端子は容量Ｃａ１００の一端であるノードＰＩＸに、それぞれ接続されている。容量Ｃａ１００の他端は容量用配線ＣＬ１００に接続されている。

トランジスタＮ１０１のゲート端子はデータ転送制御線ＤＴ１００に、トランジスタＮ１０１の第１のドレイン／ソース端子はノードＰＩＸに、トランジスタＮ１０１の第２のドレイン／ソース端子は容量Ｃｂ１００の一端であるノードＭＲＹに、それぞれ接続されている。容量Ｃｂ１００の他端は容量用配線ＣＬ１００に接続されている。

インバータＩＮＶ１００の入力端子ＩＰはノードＭＲＹに接続されている。トランジスタＰ１００のゲート端子はインバータＩＮＶ１００の入力端子ＩＰに、トランジスタＰ１００のソース端子はＨｉｇｈ電源線ＰＨ１００に、トランジスタＰ１００のドレイン端子はインバータＩＮＶ１００の出力端子ＯＰに、それぞれ接続されている。トランジスタＮ１０２のゲート端子はインバータＩＮＶ１００の入力端子ＩＰに、トランジスタＮ１０２のドレイン端子はインバータＩＮＶ１００の出力端子ＯＰに、トランジスタＮ１０２のソース端子はＬｏｗ電源線ＰＬ１００に、それぞれ接続されている。トランジスタＮ１０３のゲート端子はリフレッシュ出力制御線ＲＣ１００に、トランジスタＮ１０３の第１のドレイン／ソース端子はインバータＩＮＶ１００の出力端子ＯＰに、トランジスタＮ１０３の第２のドレイン／ソース端子はノードＰＩＸに、それぞれ接続されている。

なお、メモリ回路ＭＲ１００に液晶容量Ｃｌｃを付加して画素として構成する場合には、ノードＰＩＸとコモン電極ＣＯＭとの間に液晶容量Ｃｌｃが接続される。

次に、図２５を用いて、上記メモリ回路ＭＲ１００の動作について説明する。

図２５においては、メモリ回路ＭＲ１００は、携帯電話の待ち受け時などのメモリ動作モードにあるものとする。また、データ転送制御線ＤＴ１００、スイッチ制御線ＳＣ１００、および、リフレッシュ出力制御線ＲＣ１００には、図示しない駆動回路からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルの電圧のＨｉｇｈおよびＬｏｗのレベルは、上記の各線に個別に設定されてもよい。データ入力線ＩＮ１００には、図示しない駆動回路からＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。Ｈｉｇｈ電源線ＰＨ１００が供給する電位は上記２値論理レベルのＨｉｇｈに等しく、Ｌｏｗ電源線ＰＬ１００が供給する電位は上記２値論理レベルのＬｏｗに等しい。また、容量用配線ＣＬ１００が供給する電位は一定であってもよいし、所定のタイミングで変化してもよいが、ここでは説明を簡単にするため、一定であるとする。

メモリ動作モードにおいては、書き込み期間Ｔ１０１とリフレッシュ期間Ｔ１０２とが設けられている。書き込み期間Ｔ１０１は、メモリ回路ＭＲ１００に保持させようとするデータを書き込む期間であり、順に連続する期間ｔ１０１および期間ｔ１０２からなる。書き込み期間Ｔ１０１ではメモリ回路ＭＲ１００に線順次で書き込みを行うので、期間ｔ１０１の終了タイミングは、行ごとに、対応する書き込みデータが出力されている期間内に設けられる。また、期間ｔ１０２の終了タイミングすなわち書き込み期間Ｔ１０１の終了タイミングは全行とも同じとなる。リフレッシュ期間Ｔ１０２は、書き込み期間Ｔ１０１でメモリ回路ＭＲ１００に書き込んだデータをリフレッシュしながら保持する期間であり、全行で一斉に開始されるとともに順に連続する期間ｔ１０３〜期間ｔ１１０を有している。

書き込み期間Ｔ１０１において、期間ｔ１０１ではスイッチ制御線ＳＣ１００の電位がＨｉｇｈとなる。データ転送制御線ＤＴ１００およびリフレッシュ出力制御線ＲＣ１００の電位はＬｏｗである。これによりトランジスタＮ１００がＯＮ状態になるため、ノードＰＩＸにデータ入力線ＩＮ１００に供給されたデータ電位（ここではＨｉｇｈとする）が書き込まれる。期間ｔ１０２ではスイッチ制御線ＳＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１００がＯＦＦ状態になるため、容量Ｃａ１００に、書き込まれたデータ電位に対応する電荷が保持される。

ここで、メモリ回路ＭＲ１００が容量Ｃａ１００とトランジスタＮ１００とのみからなるとした場合に、トランジスタＮ１００がＯＦＦ状態にある間は、ノードＰＩＸはフローティングになる。このとき理想状態ではノードＰＩＸの電位がＨｉｇｈに維持されるように容量Ｃａ１００に電荷が保持される。しかし、実際にはトランジスタＮ１００にオフリーク電流が発生するため、容量Ｃａ１００の電荷は徐々にメモリ回路ＭＲ１００の外部に漏洩していく。容量Ｃａ１００の電荷が漏洩するとノードＰＩＸの電位が変化するため、電荷が長時間漏洩すると、書き込まれたデータ電位が本来の意味を失う程度にまでノードＰＩＸの電位が変化してしまう。

そこで、データ転送部ＴＳ１００、第２データ保持部ＤＳ１０２、および、リフレッシュ出力制御部ＲＳ１００を、ノードＰＩＸの電位をリフレッシュして書き込んだデータが失われないように機能させる。

このために、次いでリフレッシュ期間Ｔ１０２となる。期間ｔ１０３ではデータ転送制御線ＤＴ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０１がＯＮ状態となるため、トランジスタＮ１０１を介して容量Ｃａ１００と容量Ｃｂ１００とが並列に接続される。容量Ｃａ１００は容量Ｃｂ１００よりも容量値が大きく設定されている。従って、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによってノードＭＲＹの電位がＨｉｇｈとなる。容量Ｃａ１００からは、ノードＰＩＸの電位がノードＭＲＹの電位に等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃｂ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０２のものよりも若干の電圧ΔＶ１だけ低下するが、Ｈｉｇｈの電位範囲内にある。

期間ｔ１０４ではデータ転送制御線ＤＴ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＨｉｇｈに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＨｉｇｈに維持されるように容量Ｃｂ１００に電荷が保持される。

期間ｔ１０５では、リフレッシュ出力制御線ＲＣ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＬｏｗ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。期間ｔ１０６では、リフレッシュ出力制御線ＲＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように容量Ｃａ１００に電荷が保持される。

期間ｔ１０７では、データ転送制御線ＤＴ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０１がＯＮ状態となるため、トランジスタＮ１０１を介して容量Ｃａ１００と容量Ｃｂ１００とが並列に接続される。従って、容量Ｃａ１００と容量Ｃｂ１００との間で電荷が移動することによってノードＭＲＹの電位がＬｏｗとなる。容量Ｃｂ１００からは、ノードＭＲＹの電位がノードＰＩＸの電位に等しくなるまで、正電荷がトランジスタＮ１０１を介して容量Ｃａ１００に移動する。これにより、ノードＰＩＸの電位は期間ｔ１０６のものよりも若干の電圧ΔＶ２だけ上昇するが、Ｌｏｗの電位範囲内にある。

期間ｔ１０８ではデータ転送制御線ＤＴ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０１がＯＦＦ状態となるため、ノードＰＩＸの電位がＬｏｗに維持されるように容量Ｃａ１００に電荷が保持されるとともに、ノードＭＲＹの電位がＬｏｗに維持されるように容量Ｃｂ１００に電荷が保持される。

期間ｔ１０９ではリフレッシュ出力制御線ＲＣ１００の電位がＨｉｇｈとなる。これによりトランジスタＮ１０３がＯＮ状態となるため、インバータＩＮＶ１００の出力端子ＯＰがノードＰＩＸに接続される。出力端子ＯＰにはノードＭＲＹの電位の反転電位（ここではＨｉｇｈ）が出力されているので、ノードＰＩＸは当該反転電位に充電される。期間ｔ１１０ではリフレッシュ出力制御線ＲＣ１００の電位がＬｏｗとなる。これによりトランジスタＮ１０３がＯＦＦ状態となるため、ノードＰＩＸの電位が上記反転電位に維持されるように容量Ｃａ１００に電荷が保持される。

リフレッシュ期間Ｔ１０２は、この後、次の書き込み期間Ｔ１０１になるまで上記期間ｔ１０３〜期間ｔ１１０を繰り返す。ノードＰＩＸの電位が期間ｔ１０５で反転電位にリフレッシュされ、期間ｔ１０９で書き込み時の電位にリフレッシュされる。なお、書き込み期間Ｔ１０１の期間ｔ１０１においてＬｏｗのデータ電位がノードＰＩＸに書き込まれる場合には、ノードＰＩＸの電位波形は図２５の電位波形を反転させたものとなる。

このように、メモリ回路ＭＲ１００ではデータ反転方式により、書き込まれたデータがリフレッシュされながら保持される。メモリ回路ＭＲ１００に液晶容量Ｃｌｃが付加された場合には、データがリフレッシュされるタイミングでコモン電極ＣＯＭの電位がＨｉｇｈとＬｏｗとの間で反転されるようにすれば、黒表示のデータあるいは白表示のデータを極性反転させながらリフレッシュすることができる。

日本国公開特許公報「特開２００２−２２９５３２号公報（２００２年８月１６日公開）」

しかしながら、上記従来のメモリ回路ＭＲ１００では、データのリフレッシュを行う回路にトランジスタＮ１０１からなるデータ転送部ＴＳ１００が設けられているため、リフレッシュ期間Ｔ１０２においてデータ転送制御線ＤＴ１００の電位が非アクティブ（ここではＬｏｗ）となっている期間ｔ１０４〜期間ｔ１０６および期間ｔ１０８〜期間ｔ１１０では、ノードＭＲＹはノードＰＩＸから切り離され、フローティングの状態となる。特に、期間ｔ１０５〜期間ｔ１０６では、ノードＰＩＸがＬｏｗに相当する電位である場合には、ノードＭＲＹはＨｉｇｈに相当する電位になっており、また、期間ｔ１０９〜期間ｔ１１０では、ノードＰＩＸがＨｉｇｈに相当する電位である場合には、ノードＭＲＹはＬｏｗに相当する電位になっている。この期間ではデータ転送部ＴＳ１００のトランジスタＮ１０１がＯＦＦ状態にあるものの、トランジスタＮ１０１のオフリーク電流によって、ノードＭＲＹの電位が時間経過とともに徐々に変動することになる。

なお、フローティング時の各ノードはトランジスタや配線等の寄生容量による電位変動の影響も受けるが、本明細書では、説明を簡略化するために、便宜上、寄生容量による電位変動を考慮から外している。

オフリーク電流によるノードＭＲＹの電位変動分をαとすると、期間ｔ１０３〜期間ｔ１０４のノードＭＲＹの電位は（Ｈｉｇｈ電位−ΔＶ１−α）となり、電荷の分配による電位変動ΔＶ１に加えて更なる電位変動を招き、合わせて（ΔＶ１＋α）の電位変動を引き起こす。また、期間ｔ１０７〜期間ｔ１０８のノードＭＲＹの電位は、（Ｌｏｗ電位＋ΔＶ２＋α）となり、電荷の分配による電位変動ΔＶ２に加えて更なる電位変動を招き、合わせて（ΔＶ２＋α）の電位変動を引き起こす。

インバータＩＮＶ１００を構成するトランジスタＰ１００の閾値電圧、および、トランジスタＮ１０２の閾値電圧をＶｔｈとすると、ノードＭＲＹの電位（Ｈｉｇｈ電位−ΔＶ１−α）が（Ｈｉｇｈ電位−Ｖｔｈ）を下回る電位になると、トランジスタＰ１００が徐々にＯＮ状態となる。このとき、トランジスタＮ１０２がＯＮ状態にあるため、Ｈｉｇｈ電源線ＰＨ１００からトランジスタＰ１００およびトランジスタＮ１０２を通してＬｏｗ電源線ＰＬ１００に貫通電流が流れ、大きな消費電流が発生するという問題が起こる。

また、このような貫通電流が流れる状態では、インバータＩＮＶ１００の出力が徐々にＨｉｇｈとＬｏｗとの間の電位となる。このとき、ノードＰＩＸの電位もＨｉｇｈとＬｏｗとの間の電位となる。ノードＰＩＸの電位がＨｇｉｈともＬｏｗとも判別できない電位になると、メモリ回路ＭＲ１００は誤動作してしまう。

同様に、ノードＭＲＹの電位（Ｌｏｗ電位＋ΔＶ２＋α）が（Ｌｏｗ電位＋Ｖｔｈ）を上回る電位になると、トランジスタＮ１０２が徐々にＯＮ状態となる。このとき、トランジスタＰ１００がＯＮ状態にあるため、Ｈｉｇｈ電源線ＰＨ１００からトランジスタＰ１００およびトランジスタＮ１０２を通してＬｏｗ電源線ＰＬ１００に貫通電流が流れ、大きな消費電流が発生するという問題が起こる。また、このような貫通電流が流れる状態では、インバータＩＮＶ１００の出力が徐々にＨｉｇｈとＬｏｗとの間の電位となる。このとき、ノードＰＩＸの電位もＨｉｇｈとＬｏｗとの間の電位となる。ノードＰＩＸの電位がＨｇｉｈともＬｏｗとも判別できない電位になると、メモリ回路ＭＲ１００は誤動作してしまう。

このように、従来のメモリ装置には、データ電位が書き込まれる第１のノード（上記例ではノードＰＩＸ）と、当該第１のノードにおけるデータのリフレッシュを行うために当該第１のノードからデータが転送される第２のノード（上記例ではノードＭＲＹ）と、第１のノードと第２のノードとの間に設けられるデータ転送素子とを備えるメモリ回路において、当該データ転送素子にオフリーク電流が存在することに起因して、第２のノードの電位に基づいてリフレッシュ動作を行う回路に本来の動作を適切に行わせることができないという問題があった。

本発明では、上記問題点に鑑み、データ信号電位の書き込み後のデータ保持期間におけるリフレッシュ動作を行うメモリ装置において、消費電力を削減するとともに、リフレッシュ動作を適切に行うことができる構成を提案する。

本発明のメモリ装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ装置であって、
第１〜第４トランジスタと、該第１トランジスタをオン／オフする第１信号線と、該第２トランジスタをオン／オフする第２信号線と、該第４トランジスタをオン／オフする第３信号線と、データ信号電位を供給する第４信号線と、データ信号電位を保持する容量を形成するための第５信号線とを備え、
上記第１トランジスタは、制御端子が上記第１信号線に接続されるとともに、第１導通端子が上記第４信号線に接続され、
上記第２トランジスタは、制御端子が上記第２信号線に接続されるとともに、第１導通端子が第１接続点において上記第１トランジスタの第２導通端子に接続され、
上記第３トランジスタは、制御端子が第２接続点において上記第２トランジスタの第２導通端子に接続されるとともに、第１導通端子が上記第２信号線に接続され、
上記第４トランジスタは、制御端子が上記第３信号線に接続されるとともに、第１導通端子が上記第３トランジスタの第２導通端子に接続され、かつ、第２導通端子が上記第１接続点に接続され、
上記第１接続点と上記第５信号線との間に第１容量が形成され、上記第２接続点と上記第５信号線との間に第２容量が形成され、上記第３トランジスタの第１導通端子と上記第２接続点との間に第３容量が形成されていることを特徴としている。

上記構成によれば、データ保持期間では、上記第４信号線に、上記第３トランジスタをＯＮにする定電位を与え、上記第２信号線を非アクティブにしながら、上記第１信号線を一旦アクティブにした後に上記第３信号線をアクティブにすることにより、適切にリフレッシュ動作を行うことができる。そのため、リフレッシュ動作を行うためのインバータ（図２４）が不要になるため、消費電力を従来よりも大幅に削減することができる。

また、上記構成では、上記第３トランジスタの第１導通端子と上記第２接続点との間に第３容量が形成されている。詳細は後述（図１３参照）するが、この構成により、第１および第２接続点の電位を安定させることができるため、メモリ装置のリフレッシュ動作を適切に行うことができる。

本発明のメモリ装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ装置であって、
第１〜第４トランジスタと、該第１トランジスタをオン／オフする第１信号線と、該第２トランジスタをオン／オフする第２信号線と、該第４トランジスタをオン／オフする第３信号線と、データ信号電位を供給する第４信号線と、データ信号電位を保持する容量を形成するための第５信号線と、第６信号線とを備え、
上記第１トランジスタは、制御端子が上記第１信号線に接続されるとともに、第１導通端子が上記第４信号線に接続され、
上記第２トランジスタは、制御端子が上記第２信号線に接続されるとともに、第１導通端子が第１接続点において上記第１トランジスタの第２導通端子に接続され、
上記第３トランジスタは、制御端子が第２接続点において上記第２トランジスタの第２導通端子に接続されるとともに、第１導通端子が上記第２信号線に接続され、
上記第４トランジスタは、制御端子が上記第３信号線に接続されるとともに、第１導通端子が上記第３トランジスタの第２導通端子に接続され、かつ、第２導通端子が上記第１接続点に接続され、
上記第１接続点と上記第５信号線との間に第１容量が形成され、上記第２接続点と上記第５信号線との間に第２容量が形成され、上記第２接続点と上記第６信号線との間に第３容量が形成されていることを特徴としている。

上記構成によれば、データ保持期間では、上記第４信号線に、上記第３トランジスタをＯＮにする定電位を与え、上記第２信号線を非アクティブにしながら、上記第１信号線を一旦アクティブにした後に上記第３信号線をアクティブにすることにより、適切にリフレッシュ動作を行うことができる。そのため、リフレッシュ動作を行うためのインバータ（図２４）が不要になるため、消費電力を従来よりも大幅に削減することができる。

また、上記構成では、上記第２接続点と上記第６信号線との間に第３容量が形成されている。詳細は後述（図２０参照）するが、この構成により、第１および第２接続点の電位を安定させることができるため、メモリ装置のリフレッシュ動作を適切に行うことができる。

本発明の液晶表示装置は、上記課題を解決するために、
上記何れかに記載のメモリ装置を備えており、また、画素電極と対向電極とを備えるとともに、上記画素電極は上記第１接続点に接続され、上記第１信号線が走査信号線を兼ねるとともに、上記第４信号線がデータ信号線を兼ねることを特徴としている。

本発明の液晶表示装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、該画素電極に接続された第１容量と、該第２トランジスタを介して該画素電極に接続された第２容量と、を備え、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第４トランジスタおよび第３トランジスタを介して上記データ転送線に接続され、
上記第３トランジスタにおける上記データ転送線に接続される導通端子と、該第３トランジスタの制御端子との間に第３容量が形成されていることを特徴としている。

以上のように、本発明のメモリ装置および液晶表示装置では、第１〜第４トランジスタと、該第１トランジスタをオン／オフする第１信号線と、該第２トランジスタをオン／オフする第２信号線と、該第４トランジスタをオン／オフする第３信号線と、データ信号電位を供給する第４信号線と、データ信号電位を保持する容量を形成するための第５信号線とを備え、上記第１トランジスタは、制御端子が上記第１信号線に接続されるとともに、第１導通端子が上記第４信号線に接続され、上記第２トランジスタは、制御端子が上記第２信号線に接続されるとともに、第１導通端子が上記第１トランジスタの第２導通端子との第１接続点に接続され、上記第３トランジスタは、制御端子が上記第２トランジスタの第２導通端子との第２接続点に接続されるとともに、第１導通端子が上記第２信号線に接続され、上記第４トランジスタは、制御端子が上記第３信号線に接続されるとともに、第１導通端子が上記第３トランジスタの第２導通端子に接続され、かつ、第２導通端子が上記第１接続点に接続され、上記第１接続点と上記第５信号線との間に第１容量が形成され、上記第２接続点と上記第５信号線との間に第２容量が形成され、上記第３トランジスタの第１導通端子と上記第２接続点との間に第３容量が形成されている構成である。

これにより、データ信号電位の書き込み後のデータ保持期間におけるリフレッシュ動作を行うメモリ装置において、消費電力を削減するとともに、リフレッシュ動作を適切に行うことができる。

本発明の実施形態を示すものであり、メモリ装置の構成を示すブロック図である。 図１のメモリ装置が備えるメモリセルと配線との配置構成を示すブロック図である。 図２のメモリセルの構成を示すブロック図である。 図３のメモリセルの動作を示す図であり、（ａ）ないし（ｈ）は、各動作を示している。 本発明の実施形態を示すものであり、メモリ回路の構成を示す回路図である。 図５のメモリ回路の書き込み動作を示すタイミングチャートである。 図５のメモリ回路の他の書き込み動作を示すタイミングチャートである。 図５のメモリ回路の読み出し動作を示すタイミングチャートである。 本発明の実施形態を示すものであり、データの極性を説明する図である。 図５のメモリ回路において、ノードＭＲＹの電位変動による誤動作が生じる場合の動作を示すタイミングチャートである。 図２５の従来のメモリ回路において、ノードＭＲＹの電位変動による誤動作が生じる場合の動作を示すタイミングチャートである。 本発明の実施形態を示すものであり、実施例１のメモリ回路の構成を示す回路図である。 図１２のメモリ回路の書き込み動作を示すタイミングチャートである。 本発明の実施形態を示すものであり、液晶表示装置の構成を示すブロック図である。 図１４の液晶表示装置が備える画素の構成を示す回路図である。 図１５の画素回路の動作を示すタイミングチャートである。 図１４の液晶表示装置が備える、実施例１に係る液晶パネルの１画素の平面図である。 図１７のＡ−Ｂ−Ｃ断面図である。 本発明の実施形態を示すものであり、実施例２のメモリ回路の構成を示す回路図である。 図１９のメモリ回路の書き込み動作を示すタイミングチャートである。 図１９のメモリ回路の他の書き込み動作を示すタイミングチャートである。 実施例２に係る液晶パネルの１画素の平面図である。 図２２のＡ−Ｂ−Ｃ断面図である。 従来技術を示すものであり、メモリ回路の構成を示す回路図である。 図２４のメモリ回路の書き込み動作を示す信号図である。 図２２に示す液晶パネルの１画素の構成を示す回路図である。

本発明の一実施形態を、図１〜図２３、および図２６を用いて説明する。

本実施形態では、データの書き込みおよび読み出しが可能なメモリ装置について説明する。

図１に、本実施形態のメモリ装置１の構成を示す。

メモリ装置１は、メモリアレイ２、入出力インターフェース３、命令デコーダ４、タイミング生成回路５、ワード線制御回路６、および、書き込み／読み出し回路７を備えている。

メモリアレイ２は、図２に示すように、メモリセル８がｎ行ｍ列のマトリクス状に配置された構成である。各メモリセル８はデータを独立に保持する。ｉ番目（ｉは整数、１≦ｉ≦ｎ）のロウ（Ｒｏｗ）とｊ番目（ｊは整数、１≦ｊ≦ｍ）のコラム（Ｃｏｌｕｍｎ）との交点に位置するメモリセル８に対するデータの書き込みおよび読み出しは、ｉ番目のロウに接続された第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）と、ｊ番目のコラムに接続されたビット線Ｙｊによって制御される。

入出力インターフェース３は、メモリ装置１とメモリ装置１の外部との間のデータの入出力を制御するインターフェースであって、例えば４線式シリアルインタフェースを用いる場合には、図１に示すように、シリアルチップセレクト信号ＳＣＳ、シリアルクロック信号ＳＣＬＫ、シリアルデータ入力信号ＳＤＩ、および、シリアルデータ出力信号ＳＤＯの伝送を制御する。これにより、外部から書き込み／読み出しの命令やアドレス／データを取り込んだり、メモリアレイ２から読み出したデータを外部へ出力したりする。入出力インターフェース３としては、４線シリアル方式に限らず、例えばパラレル方式であってもよい。

命令デコーダ４は、入出力インターフェース３およびタイミング生成回路５のそれぞれと接続されている。命令デコーダ４は、入出力インターフェース３から取り込んだ命令を解釈して、その解釈に従った動作モードを選択してタイミング生成回路５に伝達する回路である。

タイミング生成回路５は、入出力インターフェース３、命令デコーダ４、ワード線制御回路６、および、書き込み／読み出し回路７のそれぞれと接続されている。タイミング生成回路５は、命令デコーダ４によって決定されたモードに従って、各動作に必要な内部タイミング信号を生成する回路である。タイミングの基底となるクロック信号は、外部システムから入出力インターフェース３を介して入力されてもよいし、発振器等によってメモリ装置１の内部あるいはタイミング生成回路５の内部で発生させてもよい。

ワード線制御回路（ロウドライバ）６は、メモリアレイ２、入出力インターフェース３、および、タイミング生成回路５のそれぞれと接続されている。ワード線制御回路６は、入出力インターフェース３から入力される書き込み／読み出しアドレスに従って、メモリアレイ２の各ロウに接続された第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）（ｉはロウ番号）という複数種類のワード線の中から適宜選択したものを、タイミング生成回路５によって生成された内部タイミング信号に従って制御する。

書き込み／読み出し回路（コラムドライバ）７は、メモリアレイ２、入出力インターフェース３、および、タイミング生成回路５のそれぞれと接続されている。書き込み／読み出し回路７は、タイミング生成回路５によって生成された内部タイミング信号に従って、メモリアレイ２の各コラムに接続されたビット線Ｙｊ（ｊはコラム番号）を制御する回路である。書き込み／読み出し回路７は、データの書き込み時には入出力インターフェース３から入力される書き込みデータに従った２値論理レベルをビット線に印加し、データの読み出し時には各ビット線の電位をセンスし、センス値に従ったデータを入出力インターフェース３に出力する。２値論理レベルは第１の電位レベルと第２の電位レベルとで表される。例えば、第１の電位レベルと第２の電位レベルとのうちの一方がＨｉｇｈ電位で表され、他方がＬｏｗ電位で表される。第１の電位レベルと第２の電位レベルとは論理レベルであるので、それぞれが取り得る電位にはある範囲が存在してもよい。

図３に、各メモリセル８の構成の概念を示す。

メモリセル８は、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、リフレッシュ出力制御部ＲＳ１、および、供給源ＶＳ１を備えている。

また、メモリアレイ２には、データ入力線ＩＮ１、スイッチ制御線ＳＣ１、データ転送制御線ＤＴ１、および、リフレッシュ出力制御線ＲＣ１（リフレッシュ線）が設けられており、図２では、ビット線Ｙｊがデータ入力線ＩＮ１に、第１ワード線Ｘｉ（１）がスイッチ制御線ＳＣ１に、第２ワード線Ｘｉ（２）がデータ転送制御線ＤＴ１に、第３ワード線Ｘｉ（３）がリフレッシュ出力制御線ＲＣ１に、それぞれ相当している。

スイッチ回路ＳＷ１は、ワード線制御回路６によりスイッチ制御線ＳＣ１（第１信号線）を介して駆動されることによって、データ入力線ＩＮ１（第４信号線）と第１データ保持部ＤＳ１との間の導通と遮断とを選択的に行う。

第１データ保持部ＤＳ１は、第１データ保持部ＤＳ１に入力される２値論理レベルを保持する。

データ転送部ＴＳ１は、ワード線制御回路６によりデータ転送制御線ＤＴ１（データ転送線、第２信号線）を介して駆動されることによって、第１データ保持部ＤＳ１に保持されている２値論理レベルを第１データ保持部ＤＳ１が保持したまま第２データ保持部ＤＳ２へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行う。なお、データ転送制御線ＤＴ１に供給される信号は全メモリセル８に共通であるので、データ転送制御線ＤＴ１は必ずしもロウごとに設けられてワード線制御回路６によって駆動される必要はなく、書き込み／読み出し回路７やその他のものによって駆動されてもよい。

第２データ保持部ＤＳ２は、第２データ保持部ＤＳ２に入力される２値論理レベルを保持する。

リフレッシュ出力制御部ＲＳ１（第１制御部）は、ワード線制御回路６によりリフレッシュ出力制御線ＲＣ１（リフレッシュ線、第３信号線）を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御される。なお、リフレッシュ出力制御線ＲＣ１に供給される信号は全メモリセル８に共通であるので、リフレッシュ出力制御線ＲＣ１は必ずしもロウごとに設けられてワード線制御回路６によって駆動される必要はなく、書き込み／読み出し回路７やその他のものによって駆動されてもよい。

第１の動作は、第２データ保持部ＤＳ２に保持されている２値論理レベルが第１の電位レベルであるか第２の電位レベルであるかという制御情報に応じて、リフレッシュ出力制御部への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給するアクティブ状態、および、リフレッシュ出力制御部ＲＳ１の出力を停止する非アクティブ状態のいずれかを選択する動作である。

第２の動作は、上記制御情報に関わらずリフレッシュ出力制御部ＲＳ１の出力を停止する動作である。

供給源ＶＳ１は、リフレッシュ出力制御部ＲＳ１の入力に、設定された電位の供給を行う。

次に、上記メモリセル８の状態の遷移について、図４の（ａ）〜（ｈ）を用いて説明する。ここでは、第１の電位レベルをＨｉｇｈとして「Ｈ」を、第２の電位レベルをＬｏｗとして「Ｌ」を、それぞれ図に示してある。また、上下に「Ｈ」および「Ｌ」が並んで記載されている箇所は、上段がメモリセル８に「Ｈ」を書き込む場合の電位レベルの遷移状態を、下段がメモリセル８に「Ｌ」を書き込む場合の電位レベルの遷移状態をそれぞれ示す。

データの書き込みモードにおいては、まず、データの書き込み期間Ｔ１が設けられる。

書き込み期間Ｔ１においては、図４の（ａ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、データに対応した第１の電位レベルと第２の電位レベルとのいずれかで表される保持対象の２値論理レベルが入力される。

第１データ保持部ＤＳ１に２値論理レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。またこのとき、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１がＯＮ状態すなわち転送動作する状態とされ、第１データ保持部ＤＳ１に入力された２値論理レベルは保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に２値論理レベルが転送される。第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。

また、書き込み期間Ｔ１に続いてリフレッシュ期間Ｔ２（データ保持期間）が設けられる。

図４の（ｂ）に示すように、リフレッシュ期間Ｔ２においては、まず、書き込み／読み出し回路７からデータ入力線ＩＮ１に、第１の電位レベル（データ信号電位）を出力しておく。

そして、図４の（ｃ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。

次いで、図４の（ｄ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御される。リフレッシュ出力制御部ＲＳ１の第１の動作は、このときに第２データ保持部ＤＳ２に２値論理レベルとして第１の電位レベルと第２の電位レベル（データ信号電位）とのうちのいずれが保持されているかを表す制御情報に応じて異なる。

すなわち、第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は、第２データ保持部ＤＳ２に第１の電位レベルが保持されていることを示す第１の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることによりアクティブ状態となり、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給する動作を行う。リフレッシュ出力制御部ＲＳ１がこの第１の動作を行うとき、供給源ＶＳ１の電位は、第１の制御情報がリフレッシュ出力制御部ＲＳ１に伝達されている期間において少なくとも最終的にはリフレッシュ出力制御部ＲＳ１の入力に第２の電位レベルを供給することができるように設定されている。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。

一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、第２データ保持部ＤＳ２に第２の電位レベルが保持されていることを示す第２の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることにより、出力を停止した状態（図中「×」で示す）となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。

その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。

リフレッシュ期間Ｔ２では、次いで、図４の（ｅ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理データは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。

次いで、図４の（ｆ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。

次いで、図４の（ｇ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態に制御される。第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、供給源ＶＳ１から供給される第２の電位レベルを第１データ保持部ＤＳ１に供給する動作を行う。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態に制御され、出力を停止した状態となる。

次いで、図４の（ｈ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理レベルは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。

上記の一連の動作により、図４の（ｈ）では、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２において、図４の（ａ）の書き込み期間Ｔ１で書き込んだ２値論理レベルが復元される。従って、図４の（ｈ）の後に図４の（ｂ）〜（ｈ）までの動作を任意数繰り返しても書き込み期間Ｔ１で書き込んだデータが同様に復元される。

ここで、書き込み期間Ｔ１に第１の電位レベル（ここではＨｉｇｈ）が書き込まれた場合には、図４の（ｄ）と図４の（ｆ）とで１回ずつレベル反転されてリフレッシュされることにより、第１の電位レベルに復元され、書き込み期間Ｔ１に第２の電位レベル（ここではＬｏｗ）が書き込まれた場合には、図４の（ｃ）と図４の（ｇ）とで１回ずつ反転されてリフレッシュされることにより、第２の電位レベルに復元される。

なお、第１の電位レベルをＬｏｗ、第２の電位レベルをＨｉｇｈとする場合には、上述の動作論理を反転させればよい。

リフレッシュ期間Ｔ２において、図４の（ｃ）・（ｆ）のようにデータ入力線ＩＮ１から第１データ保持部ＤＳ１に第１の電位レベルを供給するとともに、図４の（ｄ）・（ｇ）のようにリフレッシュ出力制御部ＲＳ１が供給源ＶＳ１から第１データ保持部ＤＳ１に第２の電位レベルを供給するようにしたので、リフレッシュ動作を行うのに従来のようなインバータを備える必要がない。

このように、メモリ装置１によれば、各メモリセル８に対して、第１データ保持部Ｄｓ１に２値論理データを書き込んだ後に、インバータを用いることなく、第１の電位レベルおよび第２の電位レベルのうちの一方をデータ入力線ＩＮ１から供給し、他方を供給源ＶＳ１から供給することによって、メモリセル８に書き込んだ２値論理データに対応する２値論理レベルを、レベル反転させながらリフレッシュすることができる。そして、リフレッシュされた状態では第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との２値論理レベルが互いに等しいため、データ転送部ＴＳ１に転送動作を行わせても第１データ保持部ＤＳ１および第２データ保持部ＤＳ２の電位レベルに変化がない。これにより、リフレッシュした２値論理レベルを、データ転送部ＴＳ１を転送動作する状態にしながら第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方で長時間保持することが可能になる。このとき、第１データ保持部ＤＳ１と第２データ保持部ＤＳ２とがデータ転送部ＴＳ１を介して接続されているので、データ転送部ＴＳ１の転送素子にオフリーク電流が存在することは２値論理レベルの保持とは無関係になる。また、２値論理レベルは、全体として第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との和で表される大きな電気容量に保持されている状態となり、外部からのノイズの影響によっても２値論理レベルの電位は変動しにくい。

従って、データ転送部ＴＳ１に用いられる転送素子にオフリーク電流が存在しても、第２データ保持部ＤＳ２の２値論理レベルを保持する保持ノードの電位は、第１データ保持部ＤＳ１の保持ノードの電位とともに長時間保持されるために変動しにくい。従来のメモリセルでは、図２５に期間ｔ１０５および期間ｔ１０９で示すように、リフレッシュされた状態では、第１データ保持部ＤＳ１０１と第２データ保持部ＤＳ１０２とがデータ転送部ＴＳ１００の転送素子（トランジスタＮ１０１）によって電気的に分離された状態で互いに異なる２値論理レベルを保持する時間が長かったため、転送素子のオフリーク電流が第２データ保持部ＤＳ１０２の電位に大きな影響を与えていた。

また、第２データ保持部ＤＳ２の保持ノードの電位が変動したとしても、第１の動作を行っているリフレッシュ制御部ＲＳ１に対する制御情報がアクティブレベルと非アクティブレベルとの間で入れ替わってしまうほど変動時間は長くない。

また、仮にリフレッシュ制御部ＲＳ１にインバータが存在していると仮定した場合には、インバータが動作するアクティブレベルとしてＨｉｇｈレベルとＬｏｗレベルという２つの相補的なレベルが存在するため、第２データ保持部ＤＳ２の電位がインバータに同じ動作を安定に維持させるレベルとして存在し得る範囲は狭い。例えば、第２データ保持部ＤＳ２の電位をＬｏｗレベルとして、Ｐチャネル型トランジスタがＯＮ状態、Ｎチャネル型トランジスタがＯＦＦ状態となるようにインバータを動作させているときに、Ｐチャネル型トランジスタのゲート電位が少し上昇すると、Ｎチャネル型トランジスタが導通する危険性がある。しかし、この状況を回避するためにＮチャネル型トランジスタの閾値電圧を大きく設計すると、Ｐチャネル型トランジスタがＯＦＦ状態、Ｎチャネル型トランジスタがＯＮ状態となるように動作させたいときにＨｉｇｈレベルがアクティブレベルとして機能する範囲が狭くなってしまう。

これに対して、本実施形態では、リフレッシュ制御部ＲＳ１のアクティブレベルは第１の電位レベルと第２の電位レベルとのいずれか一方であるので、リフレッシュ制御部ＲＳ１に対する制御情報が非アクティブレベルとして存在する範囲を広く取ることにより、非アクティブレベルがアクティブレベルへ変動する危険性は小さくなる。一方、アクティブレベルはリフレッシュ制御部ＲＳ１の第１の動作におけるアクティブ状態の初期に機能すれば、供給部ＶＳ１から第１データ保持部ＤＳ１への出力の目的は容易に達成されるため、最終的に非アクティブレベルへ変動したとしても、リフレッシュ制御部ＲＳ１の誤動作を招来しにくい。従って、第２データ保持部ＤＳ２の保持ノードの電位が変動したとしても、リフレッシュ制御部ＲＳ１が誤動作してしまわないようなマージンの大きい設計を容易に行うことができる。これは例えば、リフレッシュ制御部ＲＳ１への制御情報がトランジスタのゲートに入力される場合を挙げると、当該トランジスタの閾値電圧を大きくして、非アクティブレベルとなるべき第２データ保持部ＤＳ２の電位が変動しても、ゲート・ソース間電圧がトランジスタの閾値電圧を越えにくいような設計を行うことに相当する。

さらに、第２データ保持部ＤＳ２の保持ノードの電位が変動しても、リフレッシュ出力制御部ＲＳ１が第２の動作を行っていれば、誤動作は起こらない。

従って、２つの保持部の間で２値論理データの転送を行う転送部に用いられる転送素子にオフリーク電流が存在しても、一方の保持部が保持する２値論理レベルに基づいてリフレッシュ動作を行う回路に、消費電流の増加や誤動作のない本来の動作を適切に行わせることができるメモリ装置を実現することができる。

次に、当該メモリセル８の具体的な構成および動作を説明する。

図５に、メモリセル８の構成を、等価回路としてのメモリ回路ＭＲ１で示す。

メモリ回路ＭＲ１は、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。

スイッチ回路ＳＷ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ１からなる。第１データ保持部ＤＳ１は容量（第１容量）Ｃａ１からなる。データ転送部ＴＳ１は転送素子としてのＮチャネル型のＴＦＴであるトランジスタＮ２からなる。第２データ保持部ＤＳ２は容量（第２容量）Ｃｂ１からなる。リフレッシュ出力制御部ＲＳ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ３と、Ｎチャネル型のＴＦＴであるトランジスタＮ４とからなる。容量Ｃａ１は容量Ｃｂ１よりも容量値が大きい。

すなわち、図５では、メモリ回路を構成する全てのトランジスタがＮチャネル型のＴＦＴ（電界効果トランジスタ）からなる。従って、メモリ回路ＭＲ１はアモルファスシリコン中にも作り込みやすい。

また、各メモリ回路ＭＲ１を駆動する配線として、前述の第１ワード線Ｘｉ（１）（第１信号線）、第２ワード線Ｘｉ（２）（第２信号線）、第３ワード線Ｘｉ（３）（第３信号線）、および、ビット線Ｙｊ（第４信号線）の他に、基準電位配線ＲＬ１（第５信号線）がメモリ装置１に備えられている。

また、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子を第１のドレイン／ソース端子（第１導通端子）、他方のドレイン／ソース端子を第２のドレイン／ソース端子（第２導通端子）と呼ぶものとする。このことについては他の実施例でも同様とする。

トランジスタＮ１のゲート端子（制御端子）は第１ワード線Ｘｉ（１）、トランジスタＮ１の第１のドレイン／ソース端子はビット線Ｙｊに、トランジスタＮ１の第２のドレイン／ソース端子は容量Ｃａ１の一端であるノード（保持ノード）ＰＩＸ（第１接続点）に、それぞれ接続されている。容量Ｃａ１の他端は基準電位配線ＲＬ１に接続されている。トランジスタＮ１がＯＮ状態であるときはスイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がＯＦＦ状態であるときはスイッチ回路ＳＷ１は遮断状態となる。

トランジスタＮ２のゲート端子は第２ワード線Ｘｉ（２）、トランジスタＮ２の第１のドレイン／ソース端子はノードＰＩＸ（第１接続点）に、トランジスタＮ２の第２のドレイン／ソース端子は容量Ｃｂ１の一端であるノード（保持ノード）ＭＲＹ（第２接続点）に、それぞれ接続されている。容量Ｃｂ１の他端は基準電位配線ＲＬ１に接続されている。トランジスタＮ２がＯＮ状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＮ２がＯＦＦ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。

トランジスタＮ３のゲート端子はリフレッシュ出力制御部ＲＳ１の制御端子ＣＮＴ１としてノードＭＲＹに、トランジスタＮ３の第１のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１として第２ワード線Ｘｉ（２）に、トランジスタＮ３の第２のドレイン／ソース端子はトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＮ４のゲート端子は第３ワード線Ｘｉ（３）に、トランジスタＮ４の第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力端子ＯＵＴ１としてノードＰＩＸに、それぞれ接続されている。すなわち、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に、トランジスタＮ３がリフレッシュ出力制御部ＲＳ１の入力側に配置されるように、互いに直列に接続されている。なお、トランジスタＮ３とトランジスタＮ４との互いの接続位置は、上記例の場合と入れ替わってもよく、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間に互いに直列に接続されていればよい。

トランジスタＮ４がＯＮ状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ４がＯＦＦ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ３はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。

次に、上記の構成のメモリ回路ＭＲ１の動作について説明する。

まず、メモリ回路ＭＲ１の書き込み動作について説明する。

書き込み動作は、メモリ装置１の外部から伝送ラインを介して入出力インターフェース３に書き込み命令と書き込みアドレスとが入力され、命令デコーダ４が命令を解釈して書き込みモードとなることにより行われる。命令デコーダ４の書き込みモードを示す信号に従い、タイミング生成回路５は書き込み動作の内部タイミング信号を生成する。ワード線制御回路６は入出力インターフェース３から入力される書き込みアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を制御する。また、書き込み／読み出し回路７は全てのビット線Ｙｊを制御する。以下では、書き込みアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を、それぞれ、第１ワード線Ｘｉｗ（１）、第２ワード線Ｘｉｗ（２）、および、第３ワード線Ｘｉｗ（３）と表記する。

図６および図７に、メモリ回路ＭＲ１のデータの書き込み動作を示す。本実施例では、互いに異なるロウのメモリ回路ＭＲ１に対して任意のデータを書き込む場合に、メモリアレイ２の書き込みアドレスに対応する各ロウを線順次に駆動する。従って、書き込み期間Ｔ１はロウごとに決められており、ｉ番目のロウの書き込み期間Ｔ１をＴ１ｉと表記する。図６では書き込み期間Ｔ１ｉに第１の電位レベルとしてのＨｉｇｈが書き込まれる場合を示し、図７では書き込み期間Ｔ１ｉに第２の電位レベルとしてのＬｏｗが書き込まれる場合を示している。また、図６および図７の下方に、図４の（ａ）〜（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。

図６においては、第１ワード線Ｘｉｗ（１）、第２ワード線Ｘｉｗ（２）、および、第３ワード線Ｘｉｗ（３）には、ワード線制御回路６からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルのＨｉｇｈ電位およびＬｏｗ電位については、上記の各線に個別に設定されてもよい。ビット線Ｙｊには、書き込み／読み出し回路７から第１ワード線Ｘｉｗ（１）のＨｉｇｈ電位より低いＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。第２ワード線Ｘｉｗ（２）のＨｉｇｈ電位は、ビット線ＹｊのＨｉｇｈ電位と第１ワード線Ｘｉ（１）のＨｉｇｈ電位とのいずれかに等しく、第２ワード線Ｘｉｗ（２）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しい。また、基準電位配線ＲＬ１が供給する電位は一定である。

データの書き込み動作に対しては、書き込み期間Ｔ１ｉとリフレッシュ期間Ｔ２とが設けられている。書き込み期間Ｔ１ｉはロウごとに決められた時刻ｔｗｉから開始される。リフレッシュ期間Ｔ２は書き込みアドレスに対応するロウのメモリ回路ＭＲ１へのデータ書き込みが終了した後に、書き込みアドレスに対応しないロウをも含む全ロウに対して時刻ｔｒから一斉に開始される。書き込み期間Ｔ１ｉは、メモリ回路ＭＲ１に保持させようとするデータに対応する２値論理レベルを書き込む期間であり、順に連続する期間ｔ１ｉおよび期間ｔ２ｉからなる。リフレッシュ期間Ｔ２は、メモリ回路ＭＲ１に書き込んだ２値論理レベルをリフレッシュしながら保持する期間であり、順に連続する期間ｔ３〜期間ｔ１４を有している。

書き込み期間Ｔ１ｉにおいて、期間ｔ１ｉでは第１ワード線Ｘｉｗ（１）および第２ワード線Ｘｉｗ（２）の電位がともにＨｉｇｈとなる。第３ワード線Ｘｉｗ（３）の電位はＬｏｗである。これによりトランジスタＮ１・Ｎ２がＯＮ状態になるため、スイッチ回路ＳＷ１は導通状態、データ転送部ＴＳ１は転送動作する状態となり、ノードＰＩＸにビット線Ｙｊに供給された第１の電位レベル（ここではＨｉｇｈとする）が書き込まれる。期間ｔ２ｉでは第１ワード線Ｘｉｗ（１）の電位がＬｏｗとなる一方、第２ワード線Ｘｉｗ（２）の電位はＨｉｇｈを持続する。第３ワード線Ｘｉｗ（３）の電位はＬｏｗである。これによりトランジスタＮ１がＯＦＦ状態になるため、スイッチ回路ＳＷ１は遮断状態になる。また、トランジスタＮ２がＯＮ状態を持続するためデータ転送部ＴＳ１は転送動作する状態を維持する。従って、ノードＰＩＸからノードＭＲＹに第１の電位レベルが転送されるとともに、ノードＰＩＸ・ＭＲＹはビット線Ｙｊから切り離される。上記過程は、図４の（ａ）の状態に相当する。

次にリフレッシュ期間Ｔ２が開始される。リフレッシュ期間Ｔ２では、ビット線Ｙｊの電位は、第１の電位レベルであるＨｉｇｈとされる。また、第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）については、１≦ｉ≦ｎの全てのｉについて以下に説明する駆動が行われる、すなわち、全メモリセル８について一斉にリフレッシュ動作を行う（以下、これを「全リフレッシュ動作」と呼ぶことがある）。

リフレッシュ期間Ｔ２において、期間ｔ３では、第１ワード線Ｘｉ（１）の電位がＬｏｗとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗとなり、第３ワード線Ｘｉ（３）の電位がＬｏｗとなる。これによりトランジスタＮ２がＯＦＦ状態となるためデータ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨｉｇｈが保持される。上記過程は図４の（ｂ）の状態に相当する。

期間ｔ４では、第１ワード線Ｘｉ（１）の電位がＨｉｇｈとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるためスイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。

期間ｔ５では、第１ワード線Ｘｉ（１）の電位がＬｏｗとなり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるためスイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ビット線Ｙｊから切り離されてＨｉｇｈを保持する。

期間ｔ４〜期間ｔ５の過程は図４の（ｃ）の状態に相当する。

期間ｔ６では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、第２ワード線Ｘｉ（２）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位が供給される。第２ワード線Ｘｉ（２）は図３における供給源ＶＳ１を兼ねている。

期間ｔ７では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗになる。これによりトランジスタＮ４がＯＦＦ状態になるのでリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、第２ワード線Ｘｉ（２）から切り離されてＬｏｗを保持する。

期間ｔ６〜期間ｔ７の過程は図４の（ｄ）の状態に相当する。

期間ｔ８では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈになり、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるためデータ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、若干の電圧ΔＶｘだけ上昇するが、Ｌｏｗの電位範囲内にある。

この期間ｔ８はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施例および実施形態でも同様である。

期間ｔ９では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗになり、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＦＦ状態となるためデータ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。期間ｔ８〜期間ｔ９の上記過程は図４の（ｅ）の状態に相当する。

期間ｔ１０では、第１ワード線Ｘｉ（１）の電位がＨｉｇｈになり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＮ状態となるためスイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。

期間ｔ１１では、第１ワード線Ｘｉ（１）の電位がＬｏｗになり、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ１がＯＦＦ状態となるためスイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ビット線Ｙｊから切り離されてＨｉｇｈを保持する。

期間ｔ１０〜期間ｔ１１の過程は図４の（ｆ）の状態に相当する。

期間ｔ１２では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＨｉｇｈになる。これによりトランジスタＮ４がＯＮ状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨｉｇｈを保持したままとなる。

期間ｔ１３では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＬｏｗを持続し、第３ワード線Ｘｉ（３）の電位がＬｏｗになる。これによりトランジスタＮ４はＯＦＦ状態となるためリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＨｉｇｈを保持する。

期間ｔ１２〜期間ｔ１３の上記過程は図４の（ｇ）の状態に相当する。

期間ｔ１４では、第１ワード線Ｘｉ（１）の電位がＬｏｗを持続し、第２ワード線Ｘｉ（２）の電位がＨｉｇｈになり、第３ワード線Ｘｉ（３）の電位がＬｏｗを持続する。これによりトランジスタＮ２がＯＮ状態となるためデータ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、若干の電圧ΔＶｙだけ低下するが、Ｈｉｇｈの電位範囲内にある。上記過程は図４の（ｈ）の状態に相当する。

この期間ｔ１４はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施例でも同様である。

以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ５および期間ｔ１０〜期間ｔ１４でＨｉｇｈ、期間ｔ６〜期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８〜期間ｔ１３でＬｏｗとなる。

この後、リフレッシュ期間Ｔ２を継続する場合には、命令デコーダ４は期間ｔ３〜期間ｔ１４の動作を繰り返す。新たなデータを書き込む、あるいは、データの読み出しを行う場合には、命令デコーダ４はリフレッシュ期間Ｔ２を終了して全リフレッシュ動作モードを解除する。

以上が、図６についての説明である。

なお、全リフレッシュ動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。本実施例によるメモリセル８を用いたダイナミックメモリ回路においては、全リフレッシュ動作を、ワード線ごとにスキャンすることによって行う必要がなく、アレイ全体に一括で行うことができるため、一般の従来のダイナミックメモリ回路においてビット線Ｙｊの電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。

次に、図７についての説明を行う。

図７では、書き込み期間Ｔ１ｉにメモリセル８に第２の電位レベルとしてのＬｏｗを書き込むが、書き込み期間Ｔ１ｉにビット線Ｙｊの電位をＬｏｗとする他は、各期間における第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）の電位変化は図６と同様である。

これにより、ノードＰＩＸの電位は、期間ｔ１ｉ〜期間ｔ３および期間ｔ１２〜期間ｔ１４でＬｏｗ、期間ｔ４〜期間ｔ１１でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ〜期間ｔ７および期間ｔ１４でＬｏｗ、期間ｔ８〜期間ｔ１３でＨｉｇｈとなる。

なお、図４の（ａ）〜（ｈ）はメモリセル８の状態遷移を表すものであったが、図６および図７におけるメモリ回路ＭＲ１の動作ステップとしては、以下のように区分することができる。

（１）第１のステップ（期間ｔ１ｉ〜期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
第１のステップでは、書き込み／読み出し回路７からビット線Ｙｊにデータに対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることによりメモリセル８に上記２値論理レベルを書き込み、メモリセル８に上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。

（２）第２のステップ（期間ｔ３〜期間ｔ４と期間ｔ９〜期間ｔ１０とのそれぞれ）
第２のステップでは、第１ステップに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルを、ビット線Ｙｊを介して第１データ保持部ＤＳ１に入力する。

（３）第３のステップ（期間ｔ５〜期間ｔ６と期間ｔ１１〜期間ｔ１２とのそれぞれ）
第３のステップでは、第２ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。

（４）第４のステップ（期間ｔ７〜期間ｔ８と期間ｔ１３〜期間ｔ１４とのそれぞれ）
第４のステップでは、第３ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。

そして、書き込み動作全体としては、まず第１ステップを実行し、第１のステップに続いて、第２のステップの開始から第４のステップの終了までの一連の動作（期間ｔ３〜期間ｔ８）を１回以上実行する動作となる。

次に、メモリ回路ＭＲ１の読み出し動作について説明する。

読み出し動作は、メモリ装置１の外部から伝送ラインを介して入出力インターフェース３に読み出し命令と読み出しアドレスとが入力され、命令デコーダ４が命令を解釈して読み出しモードとなることにより行われる。命令デコーダ４の読み出しモードを示す信号に従い、タイミング生成回路５は読み出し動作の内部タイミング信号を生成する。ワード線制御回路６は入出力インターフェース３から入力される読み出しアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を制御する。また、書き込み／読み出し回路７は全てのビット線Ｙｊを制御する。以下では、読み出しアドレスによって選択される第１ワード線Ｘｉ（１）、第２ワード線Ｘｉ（２）、および、第３ワード線Ｘｉ（３）を、それぞれ、第１ワード線Ｘｉｒ（１）、第２ワード線Ｘｉｒ（２）、および、第３ワード線Ｘｉｒ（３）と表記する。

メモリセル８の動作を図８を用いて説明する。

図８には、第１ワード線Ｘｉｒ（１）、第２ワード線Ｘｉｒ（２）、第３ワード線Ｘｉｒ（３）、各ビット線Ｙｊ、ノードＰＩＸ、および、ノードＭＲＹの各電位波形と、極性信号ＰＯＬの波形とを示す。

極性信号ＰＯＬはノードＰＩＸに保持されているデータの極性を表す内部信号である。本実施形態のメモリセル８においては、ノードＰＩＸの電位がリフレッシュ動作を行う度にＨｉｇｈからＬｏｗへ、または、ＬｏｗからＨｉｇｈへとレベル反転するため、メモリセル８の現在のデータがいずれの極性であるかを極性信号ＰＯＬを用いて保持しておく。すなわち、リフレッシュ動作ごとに極性信号ＰＯＬの極性を反転させる。このようにすれば、リフレッシュごとにデータ極性が反転しても、任意のタイミングで書き込まれたデータが「０」であるのか「１」であるのかを正しく読み出すことが可能である。極性信号ＰＯＬは書き込み／読み出し回路７によって制御されてもよいし、タイミング生成回路５によって制御されてもよい。

図９に、極性信号ＰＯＬとデータとビット線Ｙｊの電位との対応関係の一例を示す。メモリセル８に保持されてリフレッシュされるごとに極性信号ＰＯＬが「０」と「１」との間で切り替わる。例えば、極性信号ＰＯＬが０であるときにメモリセル８に書き込んだデータが「０」、それに対応して供給した２値論理レベルが「Ｌ」であった場合に、メモリセル８中では、極性信号ＰＯＬが「０」のときに２値論理レベルが「Ｌ」となって保持されており、極性信号ＰＯＬが「１」のときに２値論理レベルが「Ｈ」となって保持されている。

読み出しモードでは、順に、第１セット期間ｔ２１、プリチャージ期間ｔ２２、センス期間ｔ２３、第２セット期間ｔ２４、および、リフレッシュ期間Ｔ２０が設けられている。読み出しアドレスに対応する各ロウについて、第１セット期間ｔ２１→プリチャージ期間ｔ２２→センス期間ｔ２３→第２セット期間ｔ２４と連続する動作が順次行われた後に、読み出しアドレスに対応する全てのロウについて一斉にリフレッシュ期間Ｔ２０が実行されてもよいし、読み出しアドレスに対応するロウごとに、第１セット期間ｔ２１→プリチャージ期間ｔ２２→センス期間ｔ２３→第２セット期間ｔ２４→リフレッシュ期間Ｔ２０と連続する動作が順次行われるようにしてもよい。

読み出しモードが開始されるとまず第１セット期間ｔ２１になり、極性信号ＰＯＬを反転し、その後、第２ワード線Ｘｉｒ（２）の電位をＬｏｗにする。

次に、プリチャージ期間ｔ２２となり、第１ワード線Ｘｉｒ（１）の電位をＨｉｇｈにして全ビット線Ｙｊの電位をＨｉｇｈ（リフレッシュ制御部ＲＳ１を第１の動作時のアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベル）にする。また、書き込み／読み出し回路７によって全ビット線Ｙｊを高インピーダンス状態とする。

次いで、センス期間ｔ２３となり、第３ワード線Ｘｉｒ（３）の電位をＨｉｇｈとするとトランジスタＮ４がＯＮ状態となるため、リフレッシュ出力制御部ＲＳ１が第１の動作を行う状態となる。このとき、図８中の破線に示すように、ノードＭＲＹに保持されている電位がＨｉｇｈであればリフレッシュ出力制御部ＲＳ１はアクティブ状態となり、トランジスタＮ３がＯＮ状態となることでビット線Ｙｊの正電荷が第２ワード線Ｘｉｒ（２）にディスチャージされ、ビット線ＹｊがＬｏｗとなる。一方、このとき、図８中の実線に示すように、ノードＭＲＹに保持されている電位がＬｏｗであればリフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、トランジスタＮ３がＯＦＦ状態となることで、ビット線ＹｊはＨｉｇｈ電位を保つ。

従って、このときの各ビット線Ｙｊの電位を書き込み／読み出し回路７によってセンスし、図９のように極性信号ＰＯＬに従って出力データを決定することにより、選択されたアドレスのデータを読み出すことができる。読み出したデータは入出力インターフェース３によって外部に出力される。センス期間ｔ２３の終了時に第３ワード線Ｘｉｒ（３）の電位をＬｏｗとし、トランジスタＮ４をＯＦＦ状態としてリフレッシュ出力制御部ＲＳ１を第２の動作を行う状態にする。

次いで第２セット期間ｔ２４となり、まず第１ワード線Ｘｉｒ（１）の電位をＬｏｗとしてトランジスタＮ１をＯＦＦ状態にする、すなわちスイッチ回路ＳＷ１を遮断状態にする。次いでこの状態で第２ワード線Ｘｉｒ（２）の電位をＨｉｇｈとしてトランジスタＮ２をＯＮ状態にする。これによりデータ転送部ＴＳ１が転送動作する状態となってノードＰＩＸとノードＭＲＹとが互いに接続されるので、ノードＰＩＸからノードＭＲＹに２値論理レベルが転送され、ノードＭＲＹのデータ極性がノードＰＩＸのデータ極性と同じになる。この結果、読み出し前にノードＰＩＸ・ＭＲＹに保持されていたデータの極性が反転された状態となる。その後、各ビット線Ｙｊの電位が書き込み／読み出し回路７によってＬｏｗとされる。第２セット期間ｔ２４の終了前に極性信号ＰＯＬを反転させる。

次いでリフレッシュ期間Ｔ２０となり、読み出し動作によって、極性の反転されたノードＰＩＸ・ＭＲＹの極性を元に戻すために、選択されたアドレスのワード線のみを制御して、１アドレスのみのリフレッシュ動作を行う。リフレッシュ期間Ｔ２０では、図６および図７で説明した書き込みモードでのリフレッシュ動作と同様の動作を行う。

まず、期間ｔ２５となり、第２ワード線Ｘｉｒ（２）の電位がＬｏｗとなる。これによりトランジスタＮ２がＯＦＦ状態となるのでデータ転送部ＴＳ１は非転送動作を行う状態となる。次いで第１ワード線Ｘｉｒ（１）の電位がＨｉｇｈになるとともに、各ビット線Ｙｊの電位が書き込み／読み出し回路７によってＨｉｇｈとされる。このビット線Ｙｊの電位変化は図６および図７と同様にリフレッシュ期間ｔ２５の最初から行われてもよい。これにより、トランジスタＮ１がＯＮ状態すなわちスイッチ回路ＳＷ１が導通状態となってノードＰＩＸの電位がＨｉｇｈとなる。

次いで期間ｔ２６となり、第３ワード線Ｘｉｒ（３）の電位がＨｉｇｈとなり、トランジスタＮ４がＯＮ状態、すなわちリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態となる。このとき、ノードＭＲＹの電位がＨｉｇｈであればトランジスタＮ３がＯＮ状態であるのでリフレッシュ出力制御部ＲＳ１がアクティブ状態となり、ノードＰＩＸが第２ワード線Ｘｉｒ（２）の電位であるＬｏｗに充電される。一方、ノードＭＲＹの電位がＬｏｗであればトランジスタＮ３がＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１が非アクティブ状態となり、ノードＰＩＸはＨｉｇｈの電位を保持する。

次いで期間ｔ２７となり、第３ワード線Ｘｉｒ（３）の電位がＬｏｗとなり、トランジスタＮ４がＯＦＦ状態、すなわちリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態となる。その後、第２ワード線Ｘｉｒ（２）の電位がＨｉｇｈとなってトランジスタＮ２がＯＮ状態、すなわちデータ転送部ＴＳ１が転送動作する状態となる。これにより、ノードＭＲＹにノードＰＩＸのデータが転送され、ノードＰＩＸ・ＭＲＹは、読み出し直前の電位と同じ極性にリフレッシュされる。各ビット線Ｙｊの電位はＬｏｗに戻される。期間ｔ２７の終了前に極性信号ＰＯＬを反転させる。

この期間ｔ２７における第２ワード線Ｘｉｒ（２）の電位がＨｉｇｈとなっている期間は、リフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、書き込み動作の場合と同様に長く設定することが可能である。これにより、ノードＰＩＸ・ＭＲＹの電位は安定化され、メモリセル８は誤動作しにくくなる。

読み出しアドレスに対応するメモリセル８のリフレッシュ動作は期間Ｔ２０で実行される１回の動作で終了してもよいし、その後、期間Ｔ２０で実行される動作と同じリフレッシュ動作を繰り返してもよい。同じリフレッシュ動作を繰り返す場合には、リフレッシュ動作を１回行う度に、ノードＰＩＸ・ＭＲＹの電位極性は１回ずつ反転されていく。

上記の読み出しモードでは、データを読み出したときは、ビット線Ｙｊの容量に十分な充電が行われている状態であるので、読み出し後のデータ復元に際して、一般の従来のダイナミックメモリ回路においてビット線の電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。

図８におけるメモリ回路ＭＲ１の動作ステップとしては、以下のように区分することができる。

（１）第５のステップ（期間ｔ２１〜期間ｔ２２）
第５のステップでは、書き込み／読み出し回路７からビット線Ｙｊにリフレッシュ出力制御部ＲＳ１をアクティブ状態とする上記制御情報に相当するレベルと同じ２値論理レベルを供給した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、スイッチ回路ＳＷ１を導通させることによりメモリセル８に上記２値論理レベルを書き込む。

（２）第６のステップ（期間ｔ２３）
第６のステップでは、第５のステップに続いて、スイッチ回路ＳＷ１を導通させた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態として、リフレッシュ出力制御部ＲＳ１に第１の動作を行わせる。

（３）第７のステップ（期間ｔ２３）
第７のステップでは、第６のステップに続いて、スイッチ回路ＳＷ１を導通させた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態として、ビット線Ｙｊの電位を書き込み／読み出し回路７によってセンスすることにより、メモリセル８に保持されていたデータを判定する。

（４）第８のステップ（期間ｔ２４）
第８のステップでは、第７のステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、データ転送部ＴＳ１に転送動作を行わせる。

（５）第９のステップ（期間ｔ２５）
第９のステップでは、第８のステップに続いて、データ転送部ＴＳ１に非転送動作を行わせた状態、かつ、書き込み／読み出し回路７からビット線Ｙｊにリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、スイッチ回路ＳＷ１を導通させる。

（６）第１０のステップ（期間ｔ２６）
第１０のステップでは、第９のステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態として、リフレッシュ出力制御部ＲＳ１に第１の動作を行わせる。

（７）第１１のステップ（期間ｔ２７）
第１１のステップでは、第１０のステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態として、データ転送部ＴＳ１に転送動作を行わせる。

そして、読み出し動作全体としては、まず第５のステップから第８のステップまでを実行し、第８のステップに続いて、第９のステップの開始から第１１のステップの終了までの一連の動作（期間ｔ２５〜期間ｔ２７（リフレッシュ期間Ｔ２０））を１回以上実行する動作となる。

ここで、上記メモリ回路ＭＲ１の構成では、図６等に示すように、ノードＰＩＸおよびノードＭＲＹの電位は、Ｈｉｇｈ／Ｌｏｗが安定して遷移することが理想であるが、現実には、ノイズやリーク電流による電位変動により誤動作が生じるおそれがある。図１０には、図５において、ノードＰＩＸおよびノードＭＲＹの電位変動による誤動作が生じる場合の動作波形を示している。なお、図１０のノードＰＩＸおよびノードＭＲＹの点線は、図６の理想的な波形を示したものである。

図１０に示すように、ノードＭＲＹにおいて、第２ワード線Ｘｉ（２）の電位がＨｉｇｈの期間（ｔ８）は、トランジスタＮ２がＯＮすることにより、ノードＰＩＸとノードＭＲＹとが接続され、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＭＲＹの電位がＬｏｗになる。続いて、第２ワード線Ｘｉ（２）の電位がＬｏｗになると（期間ｔ９）、トランジスタＮ２がＯＦＦ状態になり、ノードＰＩＸとノードＭＲＹとが互いに切り離され、ノードＭＲＹはフローティング状態になる。フローティング状態では電位変動を受け易くなるため、基準電位配線ＲＬ１からのリークやノイズが発生すると、ノードＭＲＹの電位は上昇することになる。

その後、第１ワード線Ｘｉ（１）の電位がＨｉｇｈ（期間ｔ１０）になると、トランジスタＮ１がＯＮ状態となるためスイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにビット線Ｙｊから再びＨｉｇｈ電位が書き込まれる。

次に、第３ワード線Ｘｉ（３）の電位がＨｉｇｈ（期間ｔ１２）になると、トランジスタＮ４がＯＮ状態になる。このとき、ノードＭＲＹは依然としてフローティング状態であり電位が上昇しているため、トランジスタＮ３が、本来ＯＦＦ状態であるべきところがＯＮ状態になってしまう。すると、ノードＰＩＸが、トランジスタＮ４・Ｎ３を介して第２ワード線Ｘｉ（２）に接続され、ノードＰＩＸの電位がＨｉｇｈから低下し、Ｌｏｗに変化することになる。

続いて、第２ワード線Ｘｉ（２）の電位がＨｉｇｈになると（期間ｔ１４）、トランジスタＮ２がＯＮ状態になり、ノードＰＩＸおよびノードＭＲＹがトランジスタＮ２を介して接続され、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こる。ここで、ノードＰＩＸの電位は、期間ｔ１２において、Ｈｉｇｈから低下しているため、正常なＨｉｇｈ電位（図１０の点線部）がノードＭＲＹに伝わらず、ノードＰＩＸおよびノードＭＲＹの両方の電位が、ＨｇｉｈともＬｏｗとも判別できない電位になる。これにより、メモリ回路ＭＲ１が誤動作を引き起こす。このようなメモリ回路ＭＲ１を備えるメモリ装置を液晶表示装置に適用すると、表示品位の劣化を招くことになる。

このような誤動作は、従来のメモリ回路ＭＲ１００でも生じ得る。図１１には、図２５において、ノードＭＲＹの電位変動による誤動作が生じる場合の動作波形を示している。図１１に示すように、期間ｔ１０５において、ノードＭＲＹが、容量Ｃｂ１００によりＨｉｇｈ電位を保持している状態において、容量用配線ＣＬ１００からのリークやノイズが発生すると、ノードＭＲＹの電位が低くなり、トランジスタＮ１０２がＯＮからＯＦＦ状態に変化するとともに、トランジスタＰ１００がＯＦＦからＯＮ状態に変化する（図２４参照）。それに伴い、出力端子ＯＰに繋がるノードＰＩＸの電位はＬｏｗから上昇する。このとき、ノードＭＲＹおよびノードＰＩＸの電位は、Ｈｉｇｈ電位とＬｏｗ電位との中間電位になり、ＨｇｉｈともＬｏｗとも判別できず、メモリ回路ＭＲ１００が誤動作を引き起こす。また、一旦中間電位に保持された電位は、再度トランジスタＮ１００をＯＮして、データ入力線ＩＮ１００から電位を書き込んで、容量Ｃａ１００に電位を書き込まない限り正常動作に戻ることができなくなる。

図１０および図１１に示したような誤動作を回避すべく、本メモリ回路ＭＲ１では、上記構成に加えて、ノードＭＲＹがフローティング状態のときのノードＭＲＹの電位を、Ｌｏｗに安定させて上昇を防ぎ、ノードＰＩＸの電位変動を防ぐ構成を有している。以下、実施例を挙げて説明する。

（実施例１）
本メモリ回路ＭＲ１では、トランジスタＮ３の、ゲート電極（制御端子）と、第２ワード線Ｘｉ（２）に接続されるソース電極（第１導通端子）との間に、容量Ｃａｐ１が形成されている。図１２は、容量Ｃａｐ１を備えるメモリ回路ＭＲ１の回路図であり、図１３は、このメモリ回路ＭＲ１の動作を示すタイミングチャートである。図１３に示すように、第２ワード線Ｘｉ（２）の電位がＨｉｇｈからＬｏｗに切り替わると、容量Ｃａｐ１に起因した引き込み電圧による電位変動により、ノードＭＲＹの電位が突き下げられる（図１３の矢印）。突き下げられる電位の値は、容量Ｃａｐ１の大きさに応じて変化するため、ここでは、容量Ｃａｐ１は、第３ワード線Ｘｉ（３）の電位がＨｉｇｈの期間（期間ｔ１２）において、ノードＭＲＹの電位が、トランジスタＮ３をＯＮ状態にする電位に達しない程度に設定される。

上記のように設定された容量Ｃａｐ１によりノードＭＲＹの電位が突き下げられると、期間ｔ１２において第３ワード線Ｘｉ（３）の電位がＨｉｇｈになりトランジスタＮ４がオン状態になったとき、ノードＭＲＹの電位はトランジスタＮ３をＯＮする程度まで上昇していないため、トランジスタＮ３はＯＦＦ状態を維持する。すると、ノードＰＩＸは、トランジスタＮ３を介して第２ワード線Ｘｉ（２）と導通しないため、ノードＰＩＸの電位はＨｉｇｈを維持することができる。そのため、期間ｔ１４において、第２ワード線Ｘｉ（２）の電位がＨｉｇｈになりトランジスタＮ２がＯＮ状態になると、容量Ｃａ１と容量Ｃｂ１との間で適正な電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。これにより、メモリ回路ＭＲ１の誤動作を防ぐことができる。

ここで、上記メモリ装置１を備える液晶表示装置について説明する。

図１４に、本実施形態における液晶表示装置９の構成を示す。この液晶表示装置９は、携帯電話の動作時の画面表示に用いられるような多色表示モードと、携帯電話の待ち受け時の画面表示に用いられるようなメモリ回路動作モードとを切り替えて動作する。

液晶表示装置９は、画素アレイ３１、ゲートドライバ／ＣＳドライバ３２、制御信号バッファ回路３３、駆動信号発生回路／映像信号発生回路３４、デマルチプレクサ３５、ゲートライン（走査信号線）ＧＬ（ｉ）、ＣＳライン（補助容量配線）ＣＳＬ（ｉ）、データ転送制御線ＤＴ１（ｉ）、リフレッシュ出力制御線ＲＣ１（ｉ）、ソースライン（データ信号線）ＳＬ（ｊ）、および、出力信号線ｖｄ（ｋ）を備えている。但し、ｉは１≦ｉ≦ｎの整数、ｊは１≦ｊ≦ｍの整数、ｋは１≦ｋ≦ｌ＜ｍの整数とする。

画素アレイ３１は、画素回路ＭＲ９を含む画素４０がｎ行ｍ列のマトリクス状に配置されたものであり、画像表示を行う。各画素４０は上記メモリセル８（図２参照）を含んでいる。従って、画素アレイ３１はメモリアレイ２を含んでいる。

ゲートドライバ／ＣＳドライバ３２は、ゲートラインＧＬ（ｉ）および補助容量配線ＣＳＬ（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。ゲートラインＧＬ（ｉ）および補助容量配線ＣＳＬ（ｉ）は、ｉ行目の各画素４０に接続されている。ゲートラインＧＬ（ｉ）は、上述のスイッチ制御線ＳＣ１（図３）すなわち第１ワード線Ｘｉ（１）を兼ねており、補助容量配線ＣＳＬ（ｉ）は、基準電位配線ＲＬ１を兼ねている。

制御信号バッファ回路３３は、データ転送制御線ＤＴ１（ｉ）およびリフレッシュ出力制御線ＲＣ１（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。データ転送制御線ＤＴ１（ｉ）は、上述のデータ転送制御線ＤＴ１（図３）すなわち第２ワード線Ｘｉ（２）であり、リフレッシュ出力制御線ＲＣ１（ｉ）は、リフレッシュ出力制御線ＲＣ１すなわち第３ワード線Ｘｉ（３）である。

駆動信号発生回路／映像信号発生回路３４は、画像表示およびメモリ動作を行うための制御駆動回路であり、表示データの処理回路の他に、図１における入出力インターフェース３、命令デコーダ４、タイミング制御回路１３、および、書き込み／読み出し回路７を含んでいる。タイミング制御回路１３は、メモリ動作に用いられるタイミングのみならず、表示動作に用いられるゲートスタートパルス、ゲートクロック、ソーススタートパルス、および、ソースクロックなどのタイミングを生成する回路を兼ねることができる。

駆動信号発生回路／映像信号発生回路３４は、多色表示モード（メモリ回路非動作）時にビデオ出力端子から多階調ビデオ信号を出力し、出力信号線ｖｄ（ｋ）およびデマルチプレクサ３５を介してソースラインＳＬ（ｊ）を駆動する。また、駆動信号発生回路／映像信号発生回路３４は、同時に、ゲートドライバ／ＣＳドライバ３２を駆動・制御する信号ｓ１を出力する。これによって各画素４０に表示データを書き込み、多階調の動画・静止画表示を行う。

また、駆動信号発生回路／映像信号発生回路３４は、メモリ回路動作モード時に、ビデオ出力端子から画素４０内に保持するデータを出力信号線ｖｄ（ｋ）およびデマルチプレクサ３５を介してソースラインＳＬ（ｊ）に送出するとともに、ゲートドライバ／ＣＳドライバ３２を駆動・制御する信号ｓ２および制御信号バッファ回路３３を駆動・制御する信号ｓ３を出力する。これによって、画素４０にデータを書き込んで表示および保持したり、画素４０に保持されたデータを読み出したりする。

但し、画素４０に書き込んでメモリ回路に保持したデータは表示に用いられるだけでもよいので、画素４０からの読み出し動作は必ずしも行われなくてよい。駆動信号発生回路／映像信号発生回路３４がメモリ回路動作モードにおいてビデオ出力端子から出力信号線ｖｄ（ｋ）に出力するデータは、第１の電位レベルと第２の電位レベルとで表される２値論理レベルである。画素４０が、カラー表示の各絵素に対応する場合には、２に対して絵素の色数だけ累乗した色数での表示が可能になる。例えば、絵素がＲＧＢの３色分ある場合には、２の３乗＝８色の表示モードでの表示が可能になる。デマルチプレクサ３５は、出力信号線ｖｄ（ｋ）に出力されたデータを、対応するソースラインＳＬ（ｊ）に振り分けて出力する。

以上の説明から分かるように、ゲートドライバ／ＣＳドライバ３２および制御信号バッファ回路３３はロウドライバを構成している。また、駆動信号発生回路／映像信号発生回路３４およびデマルチプレクサ３５はコラムドライバを構成している。

次に、図１５に、画素４０の構成の一例を、等価回路としての画素回路ＭＲ９で示す。

画素回路ＭＲ９は、図１２のメモリ回路ＭＲ１において、液晶容量Ｃｌｃを付加した構成である。なお、図１２における第１ワード線Ｘｉ（１）はゲートラインＧＬ（ｉ）として、第２ワード線Ｘｉ（２）はデータ転送制御線ＤＴ（ｉ）として、第３ワード線Ｘｉ（３）はリフレッシュ出力制御線ＲＣ（ｉ）として、ビット線ＹｊはソースラインＳＬ（ｊ
）として、それぞれ表記してある。

液晶容量ＣｌｃはノードＰＩＸと共通電極ＣＯＭとの間に液晶層が配置されてなる容量である。すなわち、ノードＰＩＸは画素電極に接続されている。このとき、容量Ｃａ１は画素４０の補助容量（保持容量）としても機能する。また、スイッチ回路ＳＷ１を構成するトランジスタＮ１は画素４０の選択素子としても機能する。共通電極ＣＯＭは、図１４の回路が形成されるマトリクス基板に対向する共通電極基板上に設けられる。但し、共通電極ＣＯＭはマトリクス基板と同一基板上にあってもよい。

なお、画素回路ＭＲ９が備えるメモリ回路としては、上述した全てのメモリ回路が可能である。

画素回路ＭＲ９において、多階調表示モードでは、画素４０に２値レベルよりも電位レベル数の多いデータ信号を供給して、リフレッシュ制御部ＲＳ１にアクティブ状態となる第１の動作を行わせない状態で表示を行えばよい。多階調表示モードでは、データ転送制御線ＤＴ（ｉ）の電位をＬｏｗに固定することにより容量Ｃａ１のみを補助容量として機能させてもよいし、データ転送制御線ＤＴ（ｉ）の電位をＨｉｇｈに固定することにより、容量Ｃａ１と容量Ｃｂ１とを合わせて補助容量として機能させてもよい。また、リフレッシュ出力制御線ＲＣ（ｉ）の電位をＬｏｗに固定してトランジスタＮ４をＯＦＦ状態に保持することにより、もしくはデータ転送制御線ＤＴ（ｉ）の電位をトランジスタＮ３がＯＦＦ状態となるように高く設定することにより、データ転送制御線ＤＴ（ｉ）の電位が第１データ保持部ＤＳ１に蓄積された電荷によって決められる液晶容量Ｃｌｃの表示階調に影響を与えないようにすることができ、メモリ機能を持たない液晶表示装置と同一の表示性能を実現することができる。

また、図１６に、画素回路ＭＲ９のメモリ回路動作モード時における動作を示す。図１６のメモリ回路動作モードでは、図１３の電位波形に共通電極ＣＯＭの電位波形が加わる。このように、メモリ回路動作モードは、メモリ装置１にとってのメモリセル８への書き込み動作を用いて実行される。

なお、図１６における画素回路ＭＲ９の動作ステップとしては、以下のように区分することができる。

（１）ステップＡ（期間ｔ１ｉ〜期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
ステップＡでは、駆動信号発生回路／映像信号発生回路３４およびデマルチプレクサ３５からソースラインＳＬ（ｊ）にデータ信号に対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより画素４０に上記２値論理レベルを書き込み、メモリセル８に上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。

（２）ステップＢ（期間ｔ３〜期間ｔ４と期間ｔ９〜期間ｔ１０とのそれぞれ）
ステップＢでは、ステップＡに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルを、ソースラインＳＬ（ｊ）を介して第１データ保持部ＤＳ１に入力する。

（３）ステップＣ（期間ｔ５〜期間ｔ６と期間ｔ１１〜期間ｔ１２とのそれぞれ）
ステップＣでは、ステップＢに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。

（４）ステップＤ（期間ｔ７〜期間ｔ８と期間ｔ１３〜期間ｔ１４とのそれぞれ）
ステップＤでは、ステップＣに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。

そして、メモリ回路動作モード時の動作全体としては、まずステップＡを実行し、ステップＡに続いて、ステップＢの開始からステップＤの終了までの一連の動作（期間ｔ３〜期間ｔ８）を１回以上実行する動作となる。

また、共通電極（対向電極）ＣＯＭの電位は、トランジスタＮ１がＯＮ状態となるごとにＨｉｇｈとＬｏｗとの間で反転するように駆動される。このように、液晶容量の共通電極を２値レベルに反転交流駆動することにより、液晶容量を正極性と負極性とに交流駆動しながら、明暗を表示することができる。

また、ここでは、一例として、共通電極ＣＯＭに供給される２値レベルは第１の電位レベルと第２の電位レベルとからなるようにする。これによれば、正極性と負極性とのそれぞれの液晶印加電圧について、黒表示および白表示を第１の電位レベルおよび第２の電位レベルのみによって容易に実現することができる。例えば、共通電極ＣＯＭのＨｉｇｈ電位は上記２値論理レベルのＨｉｇｈ電位に等しく、共通電極ＣＯＭのＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しいとすると、共通電極ＣＯＭの電位がＬｏｗであるときに、ノードＰＩＸの電位がＬｏｗならば正極性の黒表示、ノードＰＩＸの電位がＨｉｇｈならば正極性の白表示となり、共通電極ＣＯＭの電位がＨｉｇｈであるときに、ノードＰＩＸの電位がＬｏｗならば負極性の白表示、ノードＰＩＸの電位がＨｉｇｈならば負極性の黒表示となる。従って、ノードＰＩＸの電位がリフレッシュされるごとに、表示階調をほぼ維持したまま液晶印加電圧の向きが反転するように液晶が駆動されることになり、液晶印加電圧の実効値が正負で一定となる液晶の交流駆動が可能になる。また、共通電極ＣＯＭの電位（２値）はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さい構成とすることもできる。

また、ここでは、一例として、図１６に示すように、共通電極ＣＯＭに供給される２値レベルを、スイッチ回路ＳＷ１が導通している期間にのみ反転させる。これによれば、共通電極ＣＯＭに供給される２値レベルが、画素電極がスイッチ回路ＳＷ１を介してソースラインＳＬ（ｊ）に接続されている期間にのみ反転するので、画素電極電位がソースラインＳＬ（ｊ）の電位に固定された状態で共通電極電位が反転する。従って、保持中の画素電極電位、特にリフレッシュ期間における画素電極電位が、ノードＰＩＸがフローティングの際に共通電極電位の反転によって受けるような変動を受けずに済む。

以上のように、本液晶表示装置によれば、表示装置に多階調表示モード（第２の表示モード）とメモリ回路動作モード（第１の表示モード）との両方の機能を持たせることができる。メモリ回路動作モード時には、静止画など時間変化の少ない画像を表示することで、映像信号発生回路で多階調画像を表示するためのアンプ等の回路やデータ供給動作を停止させることができるため、低消費電力を実現することができる。さらに、メモリ回路動作モード時には、画素４０内で電位をリフレッシュすることができるため、再度ソースラインＳＬ（ｊ）を充放電しながら画素４０のデータを書き換える必要がないため、消費電力を削減することができる。また、画素４０内でデータ極性を反転することができるため、極性反転時に反転した表示データをソースラインＳＬ（ｊ）に充放電しながらデータを書き換える必要がないため、消費電力を削減することができる。

そして、メモリ回路としての画素回路ＭＲ９には、リフレッシュ動作を行うためのインバータの貫通電流などといった消費電力が莫大に増加する要素が存在しないため、メモリ回路動作モード自体の消費電力を従来よりも大幅に削減することができる。

なお、上記メモリ回路ＭＲ１を表示装置のＣＳドライバ内などの駆動回路内に配置されるようにメモリ装置１を備えた表示装置も構成可能である。このような場合に、例えば保持したデータの２値論理レベルをメモリセルから直接出力として用いるなどの使用例が挙げられる。図１２のメモリ回路ＭＲ１を用いれば、トランジスタが全てＮチャネル型のＴＦＴからなるので、アモルファスシリコンで作製された表示パネルにモノリシックで作り込まれる駆動回路内に当該メモリセルを形成することができる。

なお、上記メモリ回路ＭＲ１は、該メモリ回路を構成する全てのトランジスタがＰチャネル型のＴＦＴ（電界効果トランジスタ）であってもよい。

次に、上記画素回路ＭＲ９を備える表示パネル（液晶パネル）における、画素４０の構成の具体例について説明する。

図１７に、本液晶パネルの１画素の平面図を示す。図１７の液晶パネルでは、画素４０に沿うように列方向にソースラインＳＬ（ｊ）が設けられ、ＣＳラインＣＳＬ（ｉ）、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、及びリフレッシュ出力制御線ＲＣ（ｉ）が行方向に設けられ画素４０を横切っている。画素電極１０は、ＣＳラインＣＳＬ（ｉ）およびゲートラインＧＬ（ｉ）と重なるように長方形状に形成されている。

画素４０では、ゲートラインＧＬ（ｉ）にゲート電極７ａが形成され、これに対応するトランジスタＮ１（第１トランジスタ）のソース電極８ａおよびドレイン電極９ａが形成されている。ソース電極８ａはコンタクトホール１１を介してソースラインＳＬ（ｊ）に接続される。ドレイン電極９ａは引き出し配線９ａａに接続され、引き出し配線９ａａはコンタクトホール１２を介して中継配線３３に接続され、中継配線３３はコンタクトホール１３を介して画素電極１０に接続される。また、引き出し配線９ａａは、容量電極３７ａ（第１容量電極）に接続され、容量電極３７ａはゲート絶縁膜を介してＣＳラインＣＳＬ（ｉ）と重なり、これによって保持容量Ｃａ１（第１容量）（図１５参照）が形成される。

中継配線３３は、さらに列方向に延伸して、コンタクトホール１４を介してトランジスタＮ２（第２トランジスタ）のソース電極８ｂに接続されるとともに、トランジスタＮ４（第４トランジスタ）のドレイン電極９ｃに接続される。トランジスタＮ２のゲート電極７ｂはデータ転送制御線ＤＴ（ｉ）に接続され、トランジスタＮ２のドレイン電極９ｂは引き出し配線９ｂｂに接続され、引き出し配線９ｂｂは容量電極３７ｂ（第２容量電極）に接続される。容量電極３７ｂはゲート絶縁膜を介してＣＳ延伸部１０ｂｂ（保持容量配線延伸部）と重なり、ＣＳ延伸部１０ｂｂはコンタクトホール１６・１７を介してＣＳラインＣＳＬ（ｉ）に接続される。これにより、保持容量Ｃｂ１（第２容量）（図１５参照）が形成される。

トランジスタＮ２のドレイン電極９ｂに接続される引き出し配線９ｂｂは、さらに、コンタクトホール１８・１９を介してトランジスタＮ３（第３トランジスタ）のゲート電極７ｄに接続され、トランジスタＮ３のソース電極８ｄがコンタクトホール２０・２１を介してデータ転送制御線ＤＴ（ｉ）に接続される。トランジスタＮ３のドレイン電極９ｄはコンタクトホール２２を介して中継配線３４に接続され、中継配線３４はコンタクトホール２３を介してトランジスタＮ４のソース電極８ｃに接続される。トランジスタＮ４のゲート電極は、リフレッシュ出力制御線ＲＣ（ｉ）に接続される。

トランジスタＮ２のドレイン電極９ｂに接続される引き出し配線９ｂｂは、さらに、容量電極３７ｃ（第３容量電極）に接続され、容量電極３７ｃはゲート絶縁膜を介してデータ転送制御線ＤＴ（ｉ）と重なり、これによって、保持容量Ｃａｐ１（第３容量）（図１５参照）が形成される。

図１８は図１７のＡ−Ｂ−Ｃ断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板３０と、これに対向するカラーフィルタ基板６０（対向基板）と、両基板３０・６０間に配される液晶層７０とを備えている。

アクティブマトリクス基板３０では、ガラス基板３１上に半導体層３７（ｉ層およびｎ＋層）、ｎ＋層に接するソース電極８ａ・８ｂ・８ｃ・８ｄ（図１７参照）、ドレイン電極９ａ・９ｂ・９ｃ・９ｄ（図１７参照）、ドレイン電極９ａ・９ｂ・９ｃ・９ｄから引き出された引き出し配線９ａａ・９ｂｂ・９ｃｃ・９ｄｄ（図１７参照）、容量電極３７ａ・３７ｂ・３７ｃが形成され、これらを覆うように無機ゲート絶縁膜４１が形成されている。無機ゲート絶縁膜４１上には、ＣＳラインＣＳＬ（ｉ）、ゲートラインＧＬ（ｉ）、ＣＳ延伸部１０ｂｂ、データ転送制御線ＤＴ（ｉ）、及び、リフレッシュ出力制御線ＲＣ（ｉ）（図１７参照）が形成され、これらを覆うように無機層間絶縁膜４２が形成されている。無機層間絶縁膜４２上には、中継配線３３・３４（図１７参照）が形成され、これらを覆うように有機層間絶縁膜４３が形成されている。有機層間絶縁膜４３上には画素電極１０が形成され、さらに、画素電極１０を覆うように配向膜（図示せず）が形成されている。

ここで、コンタクトホール１３では、有機層間絶縁膜４３が刳り貫かれており、これによって、画素電極１０と中継配線３３とが接続される。また、コンタクトホール１２では、無機ゲート絶縁膜４１及び無機層間絶縁膜４２が刳り貫かれており、これによって、トランジスタＮ１のドレイン電極９ａ（図１７参照）から引き出された引き出し配線９ａａと、中継配線３３とが接続される。引き出し配線９ａａに繋がる容量電極３７ａは無機ゲート絶縁膜４１を介してＣＳラインＣＳＬ（ｉ）と重なり、これによって、保持容量Ｃａ１（図１５参照）が形成される。

コンタクトホール１８では、無機ゲート絶縁膜４１及び無機層間絶縁膜４２が刳り貫かれており、これによって、トランジスタＮ２のソース電極８ｂ（図１７参照）から引き出された引き出し配線８ｂｂと、中継配線３３とが接続される。トランジスタＮ２のドレイン電極９ｂ（図１７参照）から引き出された引き出し配線９ｂｂに繋がる容量電極３７ｂは、無機ゲート絶縁膜４１を介してＣＳ延伸部１０ｂｂと重なり、ＣＳ延伸部１０ｂｂは、コンタクトホール１６・１７を介してＣＳラインＣＳＬ（ｉ）に接続される。これによって、容量電極３７ｂと、ＣＳ延伸部１０ｂｂとの間に保持容量Ｃｂ１（図１５参照）が形成される。また、引き出し配線９ｂｂに繋がる容量電極３７ｃは、無機ゲート絶縁膜４１を介してデータ転送制御線ＤＴ（ｉ）と重なり、これによって、容量電極３７ｃと、データ転送制御線ＤＴ（ｉ）との間に容量Ｃａｐ１（図１５参照）が形成される。

一方、カラーフィルタ基板６０では、ガラス基板６１上にブラックマトリクス６２および着色層６３が形成され、その上層に共通電極（ｃｏｍ）６４が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。

（実施例２）
実施例２に係るメモリ回路ＭＲ２では、実施例１のメモリ回路ＭＲ１に第４ワード線Ｘｉ（４）（第６信号線）が新たに設けられ、ノードＭＲＹ（第２接続点）と第４ワード線Ｘｉ（４）との間に、容量Ｃａｐ１が形成されている。図１９は、容量Ｃａｐ１を備えるメモリ回路ＭＲ２の回路図であり、図２０は、このメモリ回路ＭＲ２の動作を示すタイミングチャートである。図２０に示すように、第４ワード線Ｘｉ（４）の電位がＨｉｇｈからＬｏｗに切り替わると、容量Ｃａｐ１に起因した引き込み電圧による電位変動により、ノードＭＲＹの電位が突き下げられる。突き下げられる電位の値は、容量Ｃａｐ１の大きさに応じて変化するため、容量Ｃａｐ１は、実施例１と同様、第３ワード線Ｘｉ（３）の電位がＨｉｇｈの期間（期間ｔ１２）において、ノードＭＲＹの電位が、トランジスタＮ３をＯＮ状態にする電位に達しないように設定される。

上記のように設定された容量Ｃａｐ１により、ノードＭＲＹの電位が突き下げられると、期間ｔ１２において第３ワード線Ｘｉ（３）の電位がＨｉｇｈになりトランジスタＮ４がオン状態になったとき、ノードＭＲＹの電位はトランジスタＮ３をＯＮする程度まで上昇していないため、トランジスタＮ３はＯＦＦ状態を維持する。すると、ノードＰＩＸは、トランジスタＮ３を介して第２ワード線Ｘｉ（２）と導通しないため、ノードＰＩＸの電位はＨｉｇｈを維持することができる。そのため、期間ｔ１４において、第２ワード線Ｘｉ（２）の電位がＨｉｇｈになりトランジスタＮ２がＯＮ状態になると、容量Ｃａ１と容量Ｃｂ１との間で適正な電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。これにより、メモリ回路ＭＲ２の誤動作を防ぐことができる。

本実施例２の構成では、メモリ回路ＭＲ２の誤動作を防止できるという効果に加えて、容量Ｃａｐ１を形成するための信号線（第４ワード線Ｘｉ（４））を、第２ワード線Ｘｉ（２）とは独立に設けているため、第４ワード線Ｘｉ（４）に供給する信号の出力タイミングを、第２ワード線Ｘｉ（２）に供給する信号とは独立に調整することができるという効果が得られる。そのため、消費電力を考慮しながら信号振幅電圧を調整することができる。また、容量Ｃａｐ１でノードＭＲＹの電位を保持することができれば、保持容量Ｃｂ１を削除することも可能となる。

ここで、図２０では、第４ワード線Ｘｉ（４）の電位と、第２ワード線Ｘｉ（２）の電位とは、同じタイミングで変化しているが、例えば、期間ｔ９〜ｔ１１の間（図２１では期間ｔ１０）に、第４ワード線Ｘｉ（４）の電位をＨｉｇｈからＬｏｗに変化させてもよい。すなわち、期間ｔ１２において、第３ワード線Ｘｉ（３）の電位がＨｉｇｈになりトランジスタＮ４がオン状態になる前に、第４ワード線Ｘｉ（４）の電位をＨｉｇｈからＬｏｗに変化させて、ノードＭＲＹの電位を、トランジスタＮ３がＯＮしない電位まで突き下げる構成とすればよい。

次に、本実施例２に係る液晶表示装置について説明する。本液晶表示装置では、実施例１に係る液晶表示装置９の構成に、第４ワード線Ｘｉ（４）に対応する容量線ＣａｐＬ（ｉ）が追加されており、その他の構成は液晶表示装置９と同一であるため、以下では、容量Ｃａｐ１を形成するための画素４１の構成の具体例について説明する。

図２２に、本液晶パネルの１画素の平面図を示し、図２６に、該画素に含まれる、メモリ回路ＭＲ２に対応する画素回路ＭＲ１０の回路図を示す。図２２の液晶パネルでは、画素４１に沿うように列方向にソースラインＳＬ（ｊ）が設けられ、ＣＳラインＣＳＬ（ｉ）、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、容量線ＣａｐＬ（ｉ）及びリフレッシュ出力制御線ＲＣ（ｉ）が行方向に設けられ画素４０を横切っている。画素電極１０は、ＣＳラインＣＳＬ（ｉ）およびゲートラインＧＬ（ｉ）と重なるように長方形状に形成されている。

画素４１では、ゲートラインＧＬ（ｉ）にゲート電極７ａが形成され、これに対応するトランジスタＮ１（第１トランジスタ）のソース電極８ａおよびドレイン電極９ａが形成されている。ソース電極８ａはコンタクトホール１１を介してソースラインＳＬ（ｊ）に接続される。ドレイン電極９ａは引き出し配線９ａａに接続され、引き出し配線９ａａはコンタクトホール１２を介して中継配線３３に接続され、中継配線３３はコンタクトホール１３を介して画素電極１０に接続される。また、引き出し配線９ａａは、容量電極３７ａに接続され、容量電極３７ａはゲート絶縁膜を介してＣＳラインＣＳＬ（ｉ）と重なり、これによって保持容量Ｃａ１（第１容量）（図２６参照）が形成される。

中継配線３３は、さらに列方向に延伸して、コンタクトホール１４を介してトランジスタＮ２（第２トランジスタ）のソース電極８ｂに接続されるとともに、トランジスタＮ４（第４トランジスタ）のドレイン電極９ｃに接続される。トランジスタＮ２のゲート電極７ｂはデータ転送制御線ＤＴ（ｉ）に接続され、トランジスタＮ２のドレイン電極９ｂは引き出し配線９ｂｂに接続され、引き出し配線９ｂｂは容量電極３７ｂに接続される。容量電極３７ｂはゲート絶縁膜を介してＣＳ延伸部１０ｂｂと重なり、ＣＳ延伸部１０ｂｂはコンタクトホール１６・１７を介してＣＳラインＣＳＬ（ｉ）に接続される。これにより、保持容量Ｃｂ１（第２容量）（図２６参照）が形成される。また、容量電極３７ｂに接続された引き出し配線９ｂｂは、容量電極３７ｃに接続され、容量電極３７ｃはゲート絶縁膜を介して容量線ＣａｐＬ（ｉ）と重なり、これによって、容量Ｃａｐ１（第３容量）（図２６参照）が形成される。

トランジスタＮ２のドレイン電極９ｂに接続される引き出し配線９ｂｂは、さらに、コンタクトホール１８・１９を介してトランジスタＮ３（第３トランジスタ）のゲート電極７ｄに接続され、トランジスタＮ３のソース電極８ｄがコンタクトホール２０・２１を介してデータ転送制御線ＤＴ（ｉ）に接続される。トランジスタＮ３のドレイン電極９ｄはコンタクトホール２２を介して中継配線３４に接続され、中継配線３４はコンタクトホール２３を介してトランジスタＮ４のソース電極８ｃに接続される。トランジスタＮ４のゲート電極は、リフレッシュ出力制御線ＲＣ（ｉ）に接続される。

図２３は図２２のＡ−Ｂ−Ｃ断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板３０と、これに対向するカラーフィルタ基板６０（対向基板）と、両基板３０・６０間に配される液晶層７０とを備えている。

アクティブマトリクス基板３０では、ガラス基板３１上に半導体層３７（ｉ層およびｎ＋層）、ｎ＋層に接するソース電極８ａ・８ｂ・８ｃ・８ｄ（図２２参照）、ドレイン電極９ａ・９ｂ・９ｃ・９ｄ（図２２参照）、ドレイン電極９ａ・９ｂ・９ｃ・９ｄから引き出された引き出し配線９ａａ・９ｂｂ・９ｃｃ・９ｄｄ（図２２参照）、容量電極３７ａ・３７ｂ・３７ｃが形成され、これらを覆うように無機ゲート絶縁膜４１が形成されている。無機ゲート絶縁膜４１上には、ＣＳラインＣＳＬ（ｉ）、ゲートラインＧＬ（ｉ）、容量線ＣａｐＬ（ｉ）、ＣＳ延伸部１０ｂｂ、データ転送制御線ＤＴ（ｉ）、及び、リフレッシュ出力制御線ＲＣ（ｉ）（図２２参照）が形成され、これらを覆うように無機層間絶縁膜４２が形成されている。無機層間絶縁膜４２上には、中継配線３３・３４（図２２参照）が形成され、これらを覆うように有機層間絶縁膜４３が形成されている。有機層間絶縁膜４３上には画素電極１０が形成され、さらに、画素電極１０を覆うように配向膜（図示せず）が形成されている。

ここで、コンタクトホール１３では、有機層間絶縁膜４３が刳り貫かれており、これによって、画素電極１０と中継配線３３とが接続される。また、コンタクトホール１２では、無機ゲート絶縁膜４１及び無機層間絶縁膜４２が刳り貫かれており、これによって、トランジスタＮ１のドレイン電極９ａ（図２２参照）から引き出された引き出し配線９ａａと、中継配線３３とが接続される。引き出し配線９ａａに繋がる容量電極３７ａは無機ゲート絶縁膜４１を介してＣＳラインＣＳＬ（ｉ）と重なり、これによって、保持容量Ｃａ１（図２６参照）が形成される。

コンタクトホール１４では、無機ゲート絶縁膜４１及び無機層間絶縁膜４２が刳り貫かれており、これによって、トランジスタＮ２のソース電極８ｂ（図２２参照）から引き出された引き出し配線８ｂｂと、中継配線３３とが接続される。トランジスタＮ２のドレイン電極９ｂ（図２２参照）から引き出された引き出し配線９ｂｂに繋がる容量電極３７ｂは、無機ゲート絶縁膜４１を介してＣＳ延伸部１０ｂｂと重なり、ＣＳ延伸部１０ｂｂは、コンタクトホール１６・１７を介してＣＳラインＣＳＬ（ｉ）に接続される。これによって、容量電極３７ｂと、ＣＳ延伸部１０ｂｂとの間に保持容量Ｃｂ１（図２６参照）が形成される。また、引き出し配線９ｂｂに繋がる容量電極３７ｃは、無機ゲート絶縁膜４１を介して容量線Ｃａｐ１（ｉ）と重なり、これによって、容量電極３７ｃと、容量線Ｃａｐ１（ｉ）との間に容量Ｃａｐ１（図２６参照）が形成される。

一方、カラーフィルタ基板６０では、ガラス基板６１上にブラックマトリクス６２および着色層６３が形成され、その上層に共通電極（ｃｏｍ）６４が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。

本発明のメモリ装置は、以下のように表すこともできる。

すなわち、本発明のメモリ装置は、メモリセルがマトリクス状に配置されたメモリアレイと、上記メモリアレイの各ロウを駆動するロウドライバと、上記メモリアレイの各コラムを駆動するコラムドライバと、
上記メモリアレイのロウごとに設けられるとともに同じロウの各上記メモリセルに接続された第１信号線（スイッチ制御線ＳＣ１）と、
上記メモリセルに接続された、第２信号線（データ転送制御線ＤＴ１）および第３信号線（リフレッシュ出力制御線ＲＣ１）と、
上記メモリアレイのコラムごとに設けられるとともに同じコラムの各上記メモリセルに接続されて、上記コラムドライバによって２値論理レベルを表す第１の電位レベルと第２の電位レベルとのそれぞれが供給されるように駆動される第４信号線（データ入力線ＩＮ１）とを備えており、
上記メモリセルは、スイッチ回路、第１保持部（第１データ保持部ＤＳ１）、転送部（データ転送部ＴＳ１）、第２保持部（第２データ保持部ＤＳ２）、および、第１制御部（リフレッシュ出力制御部）を備えており、
上記スイッチ回路は、上記ロウドライバにより上記第１信号線を介して駆動されることによって、上記第４信号線と上記第１保持部との間の導通と遮断とを選択的に行い、
上記第１保持部は、上記第１保持部に入力される上記２値論理レベルを保持し、
上記転送部は、上記第２信号線を介して駆動されることによって、上記第１保持部に保持されている上記２値論理レベルを第１保持部が保持したまま上記第２保持部へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行い、
上記第２保持部は、上記第２保持部に入力される上記２値論理レベルを保持し、
上記第１制御部は、上記第３信号線を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御され、
上記第１の動作は、上記第２保持部に保持されている上記２値論理レベルが上記第１の電位レベルであるか上記第２の電位レベルであるかという制御情報に応じて、上記第１制御部への入力を取り込んで上記第１制御部の出力として上記第１保持部に供給するアクティブ状態となるか、上記第１制御部の出力を停止する非アクティブ状態となるかを選択して行う動作であり、
上記第２の動作は、上記制御情報に関わらず上記第１制御部の出力を停止する動作であり、
上記第１制御部の入力に設定された電位の供給を行う供給源を備えている構成である。

上記の構成によれば、例えばメモリセルにデータの書き込みを行いたい場合に、書き込むデータに対応する第１電位レベルまたは第２電位レベルの２値論理レベルをコラムドライバから第４信号線に供給する。そして、第４信号線からスイッチ回路を介して第１保持部に当該２値論理レベルを保持させれば、転送部の転送動作によって第２保持部にも同じ２値論理レベルを保持させることができる。第１制御部は、第２保持部に第１の電位レベルが保持されているときにアクティブ状態となる構成と、第２保持部に第２の電位レベルが保持されているときにアクティブ状態となる構成との２通りを取り得るが、いずれの場合にも、供給源の電位が、第１制御部が第１の動作を行う期間の終了時には第１制御部のアクティブレベルの反転レベルを供給するように設定されていれば、転送部に非転送動作を行わせた状態で、第１制御部にアクティブ状態となる第１の動作を行わせると、第１保持部はそれまで保持していた２値論理レベルの反転レベルを保持するとともに第２保持部はそれまで保持していた２値論理レベルを保持する状態となる。一方、転送部に非転送動作を行わせた状態で、第１制御部に非アクティブ状態となる第２の動作を行わせる場合には、第１保持部も第２保持部もそれまで保持していた２値論理レベルを保持する状態となる。

ここで、コラムドライバから第４信号線に第１制御部のアクティブレベルを供給し、スイッチ回路を介して第１保持部を上記アクティブレベルに書き換えれば、その後に転送部に転送動作を行わせることにより、第１保持部と第２保持部との両方が、書き込み時の反転レベルの２値論理レベルを保持する状態となる。これにより、メモリセルはリフレッシュを行うことができる。このリフレッシュは上記と同様の動作を繰り返すことで繰り返すことが可能である。このリフレッシュによれば、コラムドライバから供給された同じ書き込みデータに対して、リフレッシュが行われる度に、保持される２値論理レベルは反転していく。

このように、本構成によれば、各メモリセルに対して、第１保持部に２値論理データを書き込んだ後に、インバータを用いることなく、第１の電位レベルと第２の電位レベルとうちの一方を第４信号線から供給し、他方を供給源から供給することによって、メモリセルに書き込んだ２値論理データに対応する２値論理レベルを、レベル反転させながらリフレッシュすることができる。そして、リフレッシュされた状態では第１保持部と第２保持部との２値論理レベルが互いに等しいため、転送部に転送動作を行わせても第１保持部および第２保持部の電位レベルに変化がない。これにより、リフレッシュした２値論理レベルを、転送部を転送動作する状態にしながら第１保持部と第２保持部との両方で長時間保持することが可能になる。このとき、第１保持部と第２保持部とが転送部を介して接続されているので、転送部の転送素子にオフリーク電流が存在することは２値論理レベルの保持とは無関係になる。また、２値論理レベルは、全体として第１保持部と第２保持部との和で表される大きな電気容量に保持されている状態となり、外部からのノイズの影響によっても２値論理レベルの電位は変動しにくい。

従って、転送部に用いられる転送素子にオフリーク電流が存在しても、第２データ保持部の２値論理レベルを保持する保持ノードの電位は、第１保持部の保持ノードの電位とともに長時間保持されるために変動しにくい。従来のメモリセルでは、リフレッシュされた状態では、第１保持部と第２保持部とが転送部の転送素子によって電気的に分離された状態で互いに異なる２値論理レベルを保持する時間が長かったため、転送素子のオフリーク電流が第２保持部の電位に大きな影響を与えていた。

また、第２保持部の保持ノードの電位が変動したとしても、第１の動作を行っている第１制御部に対する制御情報がアクティブレベルと非アクティブレベルとの間で入れ替わってしまうほど変動時間は長くない。

また、仮に第１制御部にインバータが存在していると仮定した場合には、インバータが動作するアクティブレベルとしてＨｉｇｈレベルとＬｏｗレベルという２つの相補的なレベルが存在するため、第２保持部の電位がインバータに同じ動作を安定に維持させるレベルとして存在し得る範囲は狭い。例えば、第２保持部の電位をＬｏｗレベルとして、Ｐチャネル型トランジスタがＯＮ状態、Ｎチャネル型トランジスタがＯＦＦ状態となるようにインバータを動作させているときに、Ｐチャネル型トランジスタのゲート電位が少し上昇すると、Ｎチャネル型トランジスタが導通する危険性がある。しかし、この状況を回避するためにＮチャネル型トランジスタの閾値電圧を大きく設計すると、Ｐチャネル型トランジスタがＯＦＦ状態、Ｎチャネル型トランジスタがＯＮ状態となるように動作させたいときにＨｉｇｈレベルがアクティブレベルとして機能する範囲が狭くなってしまう。これに対して、上記の発明では第１制御部のアクティブレベルは第１の電位レベルと第２の電位レベルとのいずれか一方であるので、第１制御部に対する制御情報が非アクティブレベルとして存在する範囲を広く取ることにより、非アクティブレベルがアクティブレベルへ変動する危険性は小さくなる。一方、アクティブレベルは第１制御部の第１の動作におけるアクティブ状態の初期に機能すれば、供給部から第１保持部への出力の目的は容易に達成されるため、最終的に非アクティブレベルへ変動したとしても、第１制御部の誤動作を招来しにくい。従って、第２保持部の保持ノードの電位が変動したとしても、第１制御部が誤動作してしまわないようなマージンの大きい設計を容易に行うことができる。これは例えば、第１制御部への制御情報がトランジスタのゲートに入力される場合を挙げると、当該トランジスタの閾値電圧を大きくして、非アクティブレベルとなるべき第２保持部の電位が変動しても、ゲート・ソース間電圧がトランジスタの閾値電圧を越えにくいような設計を行うことに相当する。

さらに、第２保持部の保持ノードの電位が変動しても、第１制御部が第２の動作を行っていれば、誤動作は起こらない。

従って、２つの保持部の間で２値論理データの転送を行う転送部に用いられる転送素子にオフリーク電流が存在しても、一方の保持部が保持する２値論理レベルに基づいてリフレッシュ動作を行う回路に、消費電流の増加や誤動作のない本来の動作を適切に行わせることができるメモリ装置を実現することができるという効果を奏する。

本発明のメモリ装置では、上記構成に加えて、上記第１制御部の入力と第２信号線との間に接続された第３保持部を備えている。

これにより、図２０に示したように、ノードＰＩＸはＨｉｇｈ電位を維持することができるため、メモリ装置の誤動作を防ぐことができる。

本発明のメモリ装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ装置であって、
第１〜第４トランジスタと、該第１トランジスタをオン／オフする第１信号線と、該第２トランジスタをオン／オフする第２信号線と、該第４トランジスタをオン／オフする第３信号線と、データ信号電位を供給する第４信号線と、データ信号電位を保持する容量を形成するための第５信号線とを備え、
上記第１トランジスタは、制御端子が上記第１信号線に接続されるとともに、第１導通端子が上記第４信号線に接続され、
上記第２トランジスタは、制御端子が上記第２信号線に接続されるとともに、第１導通端子が第１接続点において上記第１トランジスタの第２導通端子に接続され、
上記第３トランジスタは、制御端子が第２接続点において上記第２トランジスタの第２導通端子に接続されるとともに、第１導通端子が上記第２信号線に接続され、
上記第４トランジスタは、制御端子が上記第３信号線に接続されるとともに、第１導通端子が上記第３トランジスタの第２導通端子に接続され、かつ、第２導通端子が上記第１接続点に接続され、
上記第１接続点と上記第５信号線との間に第１容量が形成され、上記第２接続点と上記第５信号線との間に第２容量が形成され、上記第３トランジスタの第１導通端子と上記第２接続点との間に第３容量が形成されていることを特徴としている。

上記構成によれば、データ保持期間では、上記第４信号線に、上記第３トランジスタをＯＮにする定電位を与え、上記第２信号線を非アクティブにしながら、上記第１信号線を一旦アクティブにした後に上記第３信号線をアクティブにすることにより、適切にリフレッシュ動作を行うことができる。そのため、リフレッシュ動作を行うためのインバータ（図２４）が不要になるため、消費電力を従来よりも大幅に削減することができる。

また、上記構成では、上記第３トランジスタの第１導通端子と上記第２接続点との間に第３容量が形成されている。詳細は後述（図１３参照）するが、この構成により、第１および第２接続点の電位を安定させることができるため、メモリ装置のリフレッシュ動作を適切に行うことができる。

上記メモリ装置では、データ信号電位の書き込み期間では、上記第２信号線をアクティブにしておき、上記第４信号線にデータ信号電位を出力しながら上記第１信号線を選択する構成とすることもできる。

上記メモリ装置では、上記データ保持期間では、上記第４信号線に、上記第３トランジスタをＯＮにする定電位を与える構成とすることもできる。

上記メモリ装置では、上記データ保持期間では、上記第２信号線を非アクティブにしながら、上記第１信号線を一旦アクティブにした後に上記第３信号線をアクティブにすることによりリフレッシュ動作を行う構成とすることもできる。

上記メモリ装置では、上記第２信号線をアクティブから非アクティブにしたときの上記第３容量に起因する電位変動により、上記第２接続点の電位を引き下げる構成とすることもできる。

本発明のメモリ装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ装置であって、
第１〜第４トランジスタと、該第１トランジスタをオン／オフする第１信号線と、該第２トランジスタをオン／オフする第２信号線と、該第４トランジスタをオン／オフする第３信号線と、データ信号電位を供給する第４信号線と、データ信号電位を保持する容量を形成するための第５信号線と、第６信号線とを備え、
上記第１トランジスタは、制御端子が上記第１信号線に接続されるとともに、第１導通端子が上記第４信号線に接続され、
上記第２トランジスタは、制御端子が上記第２信号線に接続されるとともに、第１導通端子が第１接続点において上記第１トランジスタの第２導通端子に接続され、
上記第３トランジスタは、制御端子が第２接続点において上記第２トランジスタの第２導通端子に接続されるとともに、第１導通端子が上記第２信号線に接続され、
上記第４トランジスタは、制御端子が上記第３信号線に接続されるとともに、第１導通端子が上記第３トランジスタの第２導通端子に接続され、かつ、第２導通端子が上記第１接続点に接続され、
上記第１接続点と上記第５信号線との間に第１容量が形成され、上記第２接続点と上記第５信号線との間に第２容量が形成され、上記第２接続点と上記第６信号線との間に第３容量が形成されていることを特徴としている。

上記構成によれば、データ保持期間では、上記第４信号線に、上記第３トランジスタをＯＮにする定電位を与え、上記第２信号線を非アクティブにしながら、上記第１信号線を一旦アクティブにした後に上記第３信号線をアクティブにすることにより、適切にリフレッシュ動作を行うことができる。そのため、リフレッシュ動作を行うためのインバータ（図２４）が不要になるため、消費電力を従来よりも大幅に削減することができる。

また、上記構成では、上記第２接続点と上記第６信号線との間に第３容量が形成されている。詳細は後述（図２０参照）するが、この構成により、第１および第２接続点の電位を安定させることができるため、メモリ装置のリフレッシュ動作を適切に行うことができる。

上記メモリ装置では、データ信号電位の書き込み期間では、上記第２信号線をアクティブにしておき、上記第４信号線にデータ信号電位を出力しながら上記第１信号線を選択し、上記データ保持期間では、上記第４信号線に、上記第３トランジスタをＯＮにする定電位を与え、上記第２信号線を非アクティブにしながら、上記第１信号線を一旦アクティブにした後に上記第３信号線をアクティブにすることによりリフレッシュ動作を行うとともに、上記第２信号線を非アクティブにした後、上記第３信号線をアクティブにする前に、上記第６信号線をアクティブから非アクティブにする構成とすることもできる。

本発明の液晶表示装置は、上記課題を解決するために、
上記何れかに記載のメモリ装置を備えており、また、画素電極と対向電極とを備えるとともに、上記画素電極は上記第１接続点に接続され、上記第１信号線が走査信号線を兼ねるとともに、上記第４信号線がデータ信号線を兼ねることを特徴としている。

本発明の液晶表示装置は、上記課題を解決するために、
データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極と、対向電極と、制御端子が該走査信号線に接続された第１トランジスタと、制御端子が該データ転送線に接続された第２トランジスタと、制御端子が該第２トランジスタを介して該画素電極に接続された第３トランジスタと、制御端子が該リフレッシュ線に接続された第４トランジスタと、該画素電極に接続された第１容量と、該第２トランジスタを介して該画素電極に接続された第２容量と、を備え、
上記画素電極は、上記第１トランジスタを介して上記データ信号線に接続されるとともに、上記第４トランジスタおよび第３トランジスタを介して上記データ転送線に接続され、
上記第３トランジスタにおける上記データ転送線に接続される導通端子と、該第３トランジスタの制御端子との間に第３容量が形成されていることを特徴としている。

上記液晶表示装置では、データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択する構成とすることもできる。

上記液晶表示装置では、上記データ保持期間では、上記データ信号線に、上記第３トランジスタをＯＮにする定電位を与える構成とすることもできる。

上記液晶表示装置では、上記データ保持期間では、上記データ転送線を非アクティブにしながら、上記各走査信号線を一旦同時にアクティブにした後に上記各リフレッシュ線を同時にアクティブにすることによりリフレッシュ動作を行う構成とすることもできる。

上記液晶表示装置では、上記データ転送線をアクティブから非アクティブにしたときの上記第３容量に起因する電位変動により、上記第２トランジスタの導通端子と上記第３トランジスタの制御端子との接続点の電位を引き下げる構成とすることもできる。

上記液晶表示装置では、上記対向電極の電位を、リフレッシュ動作ごとに２値間で入れ替える構成とすることもできる。

上記液晶表示装置では、上記２値はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さい構成とすることもできる。

上記液晶表示装置では、上記画素電極に接続された第１〜第３容量電極と、上記保持容量配線に接続された保持容量配線延伸部とをさらに備え、
上記第１容量電極と上記保持容量配線とが絶縁膜を介して重なることによって上記第１容量が形成され、上記第２容量電極と上記保持容量配線延伸部とが絶縁膜を介して重なることによって上記第２容量が形成され、上記第３容量電極と上記データ転送線とが絶縁膜を介して重なることによって上記第３容量が形成されている構成とすることもできる。

本発明は上述した各実施形態に限定されるものではなく、各実施形態を組み合わせて得られる形態や請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、携帯電話のディスプレイなどに好適に使用することができる。

１ メモリ装置
２ メモリアレイ
６ ワード線制御回路（ロウドライバ）
７ 書き込み／読み出し回路（コラムドライバ）
８ メモリセル
９ 液晶表示装置（表示装置）
１０ 画素電極
４０ 画素（メモリセル）
３７ａ 容量電極（第１容量電極）
３７ｂ 容量電極（第２容量電極）
３７ｃ 容量電極（第３容量電極）
１０ｂｂ ＣＳ延伸部（保持容量配線延伸部）
ＳＣ１ スイッチ制御線（第１信号線）
ＤＴ１、ＤＴ（ｉ） データ転送制御線（データ転送線、第２信号線）
ＲＣ１、ＲＣ（ｉ） リフレッシュ出力制御線（リフレッシュ線、第３信号線）
ＩＮ１ データ入力線（第４信号線）
ＲＬ１ 基準電位配線（第５信号線）
Ｘｉ（１）（１≦ｉ≦ｎ） 第１ワード線（第１信号線）
Ｘｉ（２）（１≦ｉ≦ｎ） 第２ワード線（第２信号線）
Ｘｉ（３）（１≦ｉ≦ｎ） 第３ワード線（第３信号線）
Ｘｉ（４）（１≦ｉ≦ｎ） 第６ワード線（第６信号線）
Ｙｊ（１≦ｊ≦ｍ） ビット線（第４信号線）
ＳＷ１ スイッチ回路
ＤＳ１ 第１データ保持部
ＤＳ２ 第２データ保持部
ＴＳ１ データ転送部
ＲＳ１ リフレッシュ出力制御部
ＶＳ１ 供給源
Ｎ１〜Ｎ４ トランジスタ（Ｎチャネル型の電界効果トランジスタ）
Ｐ１ トランジスタ（Ｐチャネル型の電界効果トランジスタ、第５トランジスタ）
Ｎ１ トランジスタ（第１トランジスタ）
Ｎ２ トランジスタ（第２トランジスタ）
Ｎ３ トランジスタ（第３トランジスタ）
Ｎ４ トランジスタ（第４トランジスタ）
Ｃａ１ 容量（第１容量）
Ｃｂ１ 容量（第２容量）
Ｃａｐ１ 容量（第３容量）
ＰＩＸ ノード（第１接続点）
ＭＲＹ ノード（第２接続点）
ＧＬ（ｉ）（１≦ｉ≦ｎ） ゲートライン（走査信号線）
ＳＬ（ｊ）（１≦ｊ≦ｍ） ソースライン（データ信号線）
ＣＳＬ（ｉ）（１≦ｊ≦ｍ） ＣＳライン（補助容量配線）
ＭＲ１、ＭＲ２ メモリ回路
ＭＲ９、ＭＲ１０ 画素回路

Claims (8)

1. データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ装置であって、
   第１〜第４トランジスタと、該第１トランジスタをオン／オフする第１信号線と、該第２トランジスタをオン／オフする第２信号線と、該第４トランジスタをオン／オフする第３信号線と、データ信号電位を供給する第４信号線と、データ信号電位を保持する容量を形成するための第５信号線とを備え、
   上記第１トランジスタは、制御端子が上記第１信号線に接続されるとともに、第１導通端子が上記第４信号線に接続され、
   上記第２トランジスタは、制御端子が上記第２信号線に接続されるとともに、第１導通端子が第１接続点において上記第１トランジスタの第２導通端子に接続され、
   上記第３トランジスタは、制御端子が第２接続点において上記第２トランジスタの第２導通端子に接続されるとともに、第１導通端子が上記第２信号線に接続され、
   上記第４トランジスタは、制御端子が上記第３信号線に接続されるとともに、第１導通端子が上記第３トランジスタの第２導通端子に接続され、かつ、第２導通端子が上記第１接続点に接続され、
   上記第１接続点と上記第５信号線との間に第１容量が形成され、上記第２接続点と上記第５信号線との間に第２容量が形成され、上記第３トランジスタの第１導通端子と上記第２接続点との間に第３容量が形成されていることを特徴とするメモリ装置。
2. データ信号電位の書き込み期間では、上記第２信号線をアクティブにしておき、上記第４信号線にデータ信号電位を出力しながら上記第１信号線を選択することを特徴とする請求項１に記載のメモリ装置。
3. 上記データ保持期間では、上記第４信号線に、上記第３トランジスタをＯＮにする定電位を与えることを特徴とする請求項２に記載のメモリ装置。
4. 上記データ保持期間では、上記第２信号線を非アクティブにしながら、上記第１信号線を一旦アクティブにした後に上記第３信号線をアクティブにすることによりリフレッシュ動作を行うことを特徴とする請求項３に記載のメモリ装置。
5. 上記第２信号線をアクティブから非アクティブにしたときの上記第３容量に起因する電位変動により、上記第２接続点の電位を引き下げることを特徴とする請求項４に記載のメモリ装置。
6. データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ装置であって、
   第１〜第４トランジスタと、該第１トランジスタをオン／オフする第１信号線と、該第２トランジスタをオン／オフする第２信号線と、該第４トランジスタをオン／オフする第３信号線と、データ信号電位を供給する第４信号線と、データ信号電位を保持する容量を形成するための第５信号線と、第６信号線とを備え、
   上記第１トランジスタは、制御端子が上記第１信号線に接続されるとともに、第１導通端子が上記第４信号線に接続され、
   上記第２トランジスタは、制御端子が上記第２信号線に接続されるとともに、第１導通端子が第１接続点において上記第１トランジスタの第２導通端子に接続され、
   上記第３トランジスタは、制御端子が第２接続点において上記第２トランジスタの第２導通端子に接続されるとともに、第１導通端子が上記第２信号線に接続され、
   上記第４トランジスタは、制御端子が上記第３信号線に接続されるとともに、第１導通端子が上記第３トランジスタの第２導通端子に接続され、かつ、第２導通端子が上記第１接続点に接続され、
   上記第１接続点と上記第５信号線との間に第１容量が形成され、上記第２接続点と上記第５信号線との間に第２容量が形成され、上記第２接続点と上記第６信号線との間に第３容量が形成されていることを特徴とするメモリ装置。
7. データ信号電位の書き込み期間では、上記第２信号線をアクティブにしておき、上記第４信号線にデータ信号電位を出力しながら上記第１信号線を選択し、
   上記データ保持期間では、上記第４信号線に、上記第３トランジスタをＯＮにする定電位を与え、上記第２信号線を非アクティブにしながら、上記第１信号線を一旦アクティブにした後に上記第３信号線をアクティブにすることによりリフレッシュ動作を行うとともに、
   上記第２信号線を非アクティブにした後、上記第３信号線をアクティブにする前に、上記第６信号線をアクティブから非アクティブにすることを特徴とする請求項６に記載のメモリ装置。
8. 請求項１から７の何れか１項に記載のメモリ装置を備えた液晶表示装置であって、
   画素電極と対向電極とを備えるとともに、上記画素電極は上記第１接続点に接続され、
   上記第１信号線が走査信号線を兼ねるとともに、上記第４信号線がデータ信号線を兼ねることを特徴とする液晶表示装置。

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