JP2004163903A - メモリ回路、表示回路、および表示装置 - Google Patents

メモリ回路、表示回路、および表示装置 Download PDF

Info

Publication number
JP2004163903A
JP2004163903A JP2003322503A JP2003322503A JP2004163903A JP 2004163903 A JP2004163903 A JP 2004163903A JP 2003322503 A JP2003322503 A JP 2003322503A JP 2003322503 A JP2003322503 A JP 2003322503A JP 2004163903 A JP2004163903 A JP 2004163903A
Authority
JP
Japan
Prior art keywords
transistor
positive
negative
transistors
liquid crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003322503A
Other languages
English (en)
Other versions
JP4474138B2 (ja
Inventor
Masakiyo Matsumura
正清 松村
Takahiro Korenari
貴弘 是成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced LCD Technologies Development Center Co Ltd
Original Assignee
Advanced LCD Technologies Development Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced LCD Technologies Development Center Co Ltd filed Critical Advanced LCD Technologies Development Center Co Ltd
Priority to JP2003322503A priority Critical patent/JP4474138B2/ja
Publication of JP2004163903A publication Critical patent/JP2004163903A/ja
Application granted granted Critical
Publication of JP4474138B2 publication Critical patent/JP4474138B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

【課題】データ信号を正極性および負極性のアナログ駆動電圧として保持することが可能なメモリ回路、表示回路、および表示装置を提供する。
【解決手段】液晶表示装置の画素駆動部PXは信号線20にゲートを接続したトランジスタT1、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタT1のソースおよびドレインにそれぞれ接続される第1および第2の保持容量C1,C2を持つメモリ回路を含む。
【選択図】図3

Description

本発明は、一般に液晶表示装置やEL(Electro Luminescence)表示装置等の表示装置に関し、例えば画素に対するデータ信号を保持するように構成されたメモリ回路、表示回路、および表示装置に関する。
液晶表示装置では、複数の画素がパソコン等の外部信号源から入力される1フレーム分の映像信号に対応する画像を表示するためにマトリクス状に配置される。映像信号は各行の画素に対するデータ信号に直並列変換される。映像信号がデジタル形式である場合には、DAC(Digital-Analog Converter)が画素にアナログ駆動電圧として印加されるデータ信号を得るために用いられる。これらデータ信号はそれぞれ複数の信号線を介して各行の画素に供給される。各画素の画素容量はデータ信号のアナログ駆動電圧により充放電され、データ信号の更新まで駆動電圧を電荷として保持する。
データ信号は通常フレーム期間毎に更新され、その都度信号線を介して画素に供給される。データ信号の送出をこのように頻繁に行うと、消費電力を低く抑えることが難しい。
例えば静止画表示や、全画素の輝度が隣接フレーム間で維持されるような動画表示では、全データ信号を常にフレーム期間単位に画素に送出する必要がない。このようなことから長時間に渡って駆動電圧を保持する画素メモリを各画素に付加し、輝度を変化させる必要が生じた場合や、輝度を変化させずに駆動電圧の極性を反転する必要が生じた場合のみデータ信号を更新するようにしてその送出頻度を低下させる手法が提案されている。ただし、従来、画素メモリは一般に1bit程度であり、フルカラー画像を表示するための中間階調を得るには不十分である。
中間階調は、画素メモリを次のような構成と組み合わせれば得ることができる。
(1)各画素の画素メモリを複数bitの構成にしてADC(Analog-Digital Converter)およびDACを画素メモリに付加する。
(2)各画素を複数の副画素により構成して白表示面積の比を変化させる。
(3)各画素に対して時分割変調を行って白表示期間の割合を変化させる。
(1)、(2)の構成は小さな画素サイズで実現することが困難であり、(3)の構成はフリッカ(ちらつき)が生じやすいなど多階調化に際して多くの問題がある。これを解決するには画素メモリにアナログ駆動電圧を保持する機能を持たせればよい。
一般的には任意のアナログ駆動電圧はキャパシタを用いて保持することが可能である。
画素内にこのキャパシタを導入する場合には、キャパシタ内の電荷をキャンセルせずにアナログ駆動電圧を出力するような回路構成が必要となる。また、液晶表示装置では、同極性の電圧が長時間に渡って液晶層に印加されると、例えば抵抗率が減少するような液晶材料の劣化現象が起きる。従って、液晶寿命の観点から極性反転駆動が必要になり、信号線を介して供給されるデータ信号の電圧(Vdata)に対して、逆極性の電圧(-Vdata)も保持し画素電極にフレーム期間毎に交互に供給することが望ましい。
解決しようとする問題点は、フルカラー画像を表示するための中間階調を得るには画素メモリにアナログ駆動電圧を保持しなければならない点である。
また、液晶寿命の観点から極性反転駆動が必要になり、データ信号の電圧(Vdata)に対して、逆極性の電圧(-Vdata)も保持し、それらを画素電極にフレーム期間毎に交互に供給しなければならない点である。
本発明の第1アスペクトによれば、データ信号を入力するようにゲートを接続したトランジスタと、データ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタのソースおよびドレインにそれぞれ接続される第1および第2の保持容量(storage capacitances)を備えるメモリ回路が提供される。
本発明の第2アスペクトによれば、液晶材料が一対の電極間に挟持される構造を有する液晶表示素子と、データ信号を入力するようにゲートを接続したトランジスタ、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタのソースおよびドレインにそれぞれ接続される第1および第2の保持容量を持つメモリ回路と、第1および第2の保持容量に保持された正極性および負極性のアナログ駆動電圧を交互に液晶表示素子に印加する出力回路とを備える表示回路が提供される。
本発明の第3アスペクトによれば、マトリクス状に配置される複数の画素と、複数の画素の行に沿って配置される複数の走査線と、複数の画素の列に沿って配置される複数の信号線と、これら走査線および信号線の交差位置近傍にそれぞれ配置され各々少なくとも1走査線からの制御よって1信号線からデータ信号を取り込み、このデータ信号を1画素に出力する複数の画素駆動部とを備え、各画素駆動部は1信号線にゲートを接続したトランジスタ、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタのソースおよびドレインにそれぞれ接続される第1および第2の保持容量を持つメモリ回路を含む表示装置が提供される。
本発明のメモリ回路、表示回路、および表示装置では、トランジスタのソースおよびドレインを第1および第2の保持容量にそれぞれ接続されたときに、第1および第2の保持容量内の電荷が再配分されて、データ信号を正極性および負極性のアナログ駆動電圧として得ることができる。これら正極性および負極性のアナログ駆動電圧は、データ信号を更新する必要がないあいだ、第1および第2の保持容量に継続的に保持される。従って、消費電力を低減するためにデータ信号の更新をサスペンドしても中間階調を得ることが可能である。
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。
図1はこの液晶表示装置100の概略的な回路構成を示し、図2はこの液晶表示装置100の概略的な断面構造を示す。
この液晶表示装置100は、液晶表示パネル101およびこの液晶表示パネル101を制御する液晶コントローラ102を備える。液晶表示パネル101は、例えば液晶層LQがアレイ基板ARおよび対向基板CT間に保持される構造を有し、液晶コントローラ102は液晶表示パネル101から独立した駆動回路基板PCB上に配置される。
アレイ基板ARは、ガラス板GL上の表示領域DPにおいてマトリクス状に配置される複数の画素電極PE、複数の画素電極PEの行に沿って配置される複数の走査線12、複数の画素電極PEの列に沿って配置される複数の信号線20、信号線20および走査線12の交差位置近傍にそれぞれ配置され各々対応走査線12からの走査信号に応答して対応信号線20からのデータ信号の電圧Vdataを取り込みこのデータ信号電圧Vdataを対応画素電極PEに出力する画素駆動部PX、複数の走査線12を駆動する走査線駆動回路103、並びに複数の信号線20を駆動する信号線駆動回路104を備える。
対向基板CTは複数の画素電極PEに対向して配置され接地電位GNDに設定される単一の対向電極CEおよび図示しないカラーフィルタ等を含む。
液晶コントローラ102は、例えば外部から供給されるデジタル映像信号VIDEOおよび同期信号を受取り、垂直走査制御信号YCT、水平走査制御信号XCT、極性制御信号POL等を発生する。垂直走査制御信号YCTは走査線駆動回路103に供給される。
水平走査制御信号XCTは映像信号と共に信号線駆動回路104に供給される。極性制御信号POLは複数の画素駆動部PXに共通に供給される。
走査線駆動回路103は垂直走査制御信号YCTによって制御され、1垂直走査(フレーム)期間において正極性および負極性の走査信号を複数の走査線12に順次供給する。
走査信号は各走査線12に1水平走査期間(1H)だけ供給される。
信号線駆動回路104は水平走査制御信号XCTによって制御され、1走査線12が走査信号により駆動される各水平走査期間において入力される映像信号VIDEOの直並列変換およびデジタルアナログ変換を行って1行分のデータ信号Vdataを複数の信号線20にそれぞれ供給する。
図3は図1に示す画素駆動部PXの等価回路を示す。図3において、Pは画素電極PE、対向電極CE、およびこれら電極PE,CE間に挟持された液晶層LQの液晶材料により構成される液晶表示素子、すなわち液晶画素を表す。各画素駆動部PXは画素に対するデータ信号を正極性および負極性のアナログ駆動電圧として保持する画素メモリ回路を含む。
アレイ基板AR上で、各走査線12は互いに平行して行方向に伸びるように配置された正極性および負極性の第1副走査線11+、11-、第2副走査線12+、12-により構成される。また、極性制御線13、正極性および負極性の電源線14+、14-、接地線15が互いに平行して行方向に伸びるように配置されている。
メモリ回路は、正負2電源、トランジスタT1〜T9、第1および第2の保持容量C1、C2を組み合わせて構成され、負荷となる画素電極PEに接続する。図3において、T1、T3、T5、T7、T9はPチャネルトランジスタ、T2、T4、T6、T8はNチャネルトランジスタである。このメモリ回路では、トランジスタT2〜T5が、第1および第2の保持容量C1、C2を正および負の電源電圧を供給する正極性および負極性電源線14+、14-にそれぞれ接続し、続いて第1および第2の保持容量C1、C2をトランジスタT1のソースおよびドレインにそれぞれ接続するスイッチ回路を構成する。また、トランジスタT6〜T9が第1および第2の保持容量C1、C2に保持された正極性および負極性のアナログ駆動電圧を出力する出力回路を構成する。
トランジスタT1〜T5のゲートはそれぞれ信号線20、正極性および負極性の第1副走査線11+、11-、第2副走査線12+、12-に接続される。トランジスタT2のソースは正極性電源線14+に接続され、トランジスタT2のドレインは第1の保持容量C1とトランジスタT4のソースに接続される。トランジスタT3のドレインは負極性電源線14-に接続され、トランジスタT2のソースは第2の保持容量C2とトランジスタT5のドレインに接続される。第1および第2の保持容量C1、C2は、接地側端子においてそれぞれ接地線15と隣接行の接地線15に接続される。トランジスタT1のソースおよびドレインはトランジスタT4、T5のドレインおよびソースにそれぞれ接続される。トランジスタT6〜T9のゲートはそれぞれ第1および第2の保持容量C1、C2と極性制御線13に接続される。トランジスタT6のソースおよびドレインはそれぞれ正極性電源線14+とトランジスタT8のソースに接続され、トランジスタT8のドレインは画素電極PEに接続される。トランジスタT7のドレインおよびソースはそれぞれ負極性電源線14-およびトランジスタT9のドレインに接続され、トランジスタT9はソースを画素電極PEに接続される。
次に、上述した構成の画素駆動部PXの動作について図4に示すタイムチャートを参照して説明する。液晶表示パネル101では、最初に1行前の水平走査期間においてトランジスタT2、T3のゲートに正極性および負極性の第1副走査線11+、11-を介して正極性および負極性パルスP1+、P1-を加え、トランジスタT2、T3をオンにする。これにより、第1および第2の保持容量C1、C2が正極性および負極性電源線14+、14-に接続され、第1および第2の保持容量C1、C2に正極性および負極性の初期電圧+Vpi、-Vmiが保持される。
トランジスタT2、T3のゲートに電源電圧+VDD、-VDDと同じ電圧を加えるとゲート-ソース間の電圧が0となり、ドレインに飽和電流が流れる。これにより、第1および第2の保持容量C1、C2の初期電圧+Vpi、-VmiはトランジスタT2、T3のしきい値電圧分だけ下がり、+Vpi=+VDD-VTn、-Vmi=-VDD+VTpとなる。そのため、第1および第2の保持容量C1、C2に電源電圧と同じ初期電圧+Vpi=+VDD、-Vmi=-VDDを保持するには、ゲートに加える電圧を電源電圧よりしきい値電圧分だけ大きい+VDD+VTn、-VDD-VTp以上にする必要がある。
ここで、VTnをNチャネルトランジスタ、VTpをPチャネルトランジスタのしきい値電圧とする。トランジスタがNチャネルの場合、ゲート電位をソースより高くすればオンとなり、Pチャネルの場合、ゲート電位をソースより低くすればオンとなる。そのため、ゲート電圧を+VDD+VTn、-VDD-VTp以上にすると、トランジスタT2、T3はオンになるが、このときのゲート電位がソースより高い(または低い)ので、トランジスタT2、T3のソース電位はゲート電位より高く(または低く)なろうとするが、電源電圧以上(または以下)にはならないので、このときの初期電圧は+Vpi=+VDD、-Vmi=-VDDとなる。
ここで正極性および負極性パルスP1+、P1-を0にすると、トランジスタT2、T3はオフになり、第1および第2の保持容量C1、C2の電荷はどこにも逃げる経路がなくなり、第1および第2の保持容量C1、C2には正極性および負極性パルスP1+、P1-が0になった瞬間の初期電圧+Vpi、-Vmiが保持される。実際にはトランジスタT2、T3や第1および第2の保持容量C1、C2の漏れ電流のために、徐々にではあるが第1および第2の保持容量C1、C2の初期電圧+Vpi、-Vmiは変化する。
次に、今回走査する行に対する水平走査期間においてトランジスタT4、T5のゲートに正極性および負極性の第2副走査線12+、12-を介してそれぞれ正極性および負極性パルスP2+、P2-を加え、トランジスタT4、T5をオンにする。このとき、同時にトランジスタT1のゲートに信号線20を介してデータ信号電圧+Vdataが供給される。これにより、第1および第2の保持容量C1、C2がトランジスタT1のソースとドレインに接続されて初期電圧+Vpi、-Vmiが印加され、第1および第2の保持容量C1、C2に正極性および負極性の駆動電圧+Vp、-Vmが保持される。
トランジスタT1のソースとドレインに初期電圧+Vpi、-Vmiを保持した状態でゲートにデータ信号電圧+Vdataを加えると、ソース電位はゲートよりトランジスタT1のしきい値電圧VTp分高くなり、ドレイン電位はソースと逆相になるので、このときの駆動電圧は+Vp=+Vdata+VTp、-Vm=-Vdata-VTp+Vpi-Vmiとなる。ここで正極性および負極性パルスP2+、P2-を0にすると、トランジスタT4、T5はオフになり、第1および第2の保持容量C1、C2には正極性および負極性パルスP2+、P2-が0になった瞬間の駆動電圧+Vp、-Vmが保持される。同時に、トランジスタT1がアイソレーションされて以降の信号線20からのデータ入力がカットオフされる。
初期電圧が電源電圧より小さい+Vpi=+VDD-VTn、-Vmi=-VDD+VTpの場合、駆動電圧は+Vp=+Vdata+VTp、-Vm=-Vdata-VTp+Vpi-Vmi=-Vdata-VTp+VDD-VTn-VDD+VTp=-Vdata-VTnとなる。初期電圧が電源電圧と同じ+Vpi=+VDD、-Vmi=-VDDの場合、駆動電圧は+Vp=+Vdata+VTp、-Vm=-Vdata-VTp+Vpi-Vmi=-Vdata-VTp+VDD-VDD=-Vdata-VTpとなる。
従って、初期電圧+Vpi、-Vmiの値によって駆動電圧+Vp、-Vmが異なり、NチャネルトランジスタとPチャネルトランジスタのしきい値電圧VTn、VTpの絶対値が等しければ問題はないが、異なる場合は整合させるための対策が必要になる。なお、第1および第2の保持容量C1、C2に保持する駆動電圧をデータ信号電圧と同じ+Vp=+Vdata、-Vm=-Vdataとしたい場合はトランジスタT1のゲートに+Vdataよりしきい値電圧VTp分だけ小さい電圧+Vdata-VTpを加えればよい。また、トランジスタT1にNチャネルトランジスタを用いる場合は、ゲートに負極性のデータ信号電圧-Vdataを加えることで同様の結果が得られる。
第1および第2の保持容量C1、C2に保持された駆動電圧+Vp、-Vmは、トランジスタT6、T7のゲートに入力され、読み取りの際に破壊されることなくトランジスタT8、T9のソースとドレインに送られる。このときトランジスタT6、T7は電圧利得1の増幅器として働き、ソース電位は一定の電位差を保ちながらゲート電位に追従する。
前述したように、初期電圧が電源電圧と同じ+Vpi=+VDD、-Vmi=-VDDの場合、第1および第2の保持容量C1、C2に保持される駆動電圧は+Vp=+Vdata+VTp、-Vm=-Vdata-VTpとなる。
この駆動電圧は、トランジスタT6、T7の後段でしきい値電圧VTn、VTp分だけ電圧が降下し、+Vp=+Vdata+VTp-VTn、-Vm=-Vdata-VTp+VTp=-Vdataとなる。従って、NチャネルトランジスタとPチャネルトランジスタのしきい値電圧VTn、VTpを等しく設計してVTn=VTpとすると、駆動電圧+Vp=+Vdata、-Vm=-Vdataとなり、データ信号電圧と絶対値が等しい正極性および負極性の駆動電圧が得られる。
次に、トランジスタT8、T9のゲートに極性制御線13を介してフレーム毎に正極性および負極性パルスP3+、P3-を交互に加える。トランジスタT8、T9のゲートに正極性パルスP3+が加わると、トランジスタT8がオン、トランジスタT9がオフになる。これにより、第1の保持容量C1とトランジスタT6が画素電極PEに接続され、第1の保持容量C1に保持された正極性の駆動電圧+VpがトランジスタT6によって読み出され、画素電極PEに書き込まれる。トランジスタT8、T9のゲートに負極性パルスP3-が加わると、トランジスタT8がオフ、トランジスタT9がオンになる。これにより、第2の保持容量C2とトランジスタT7が画素電極PEに接続され、第2の保持容量C2に保持された負極性の駆動電圧-VmがトランジスタT7によって読み出され、画素電極PEに書き込まれる。以上により、フレーム期間毎に極性反転された駆動電圧+Vp、-Vmが交互に送られ、画素電極PEと対向電極CEに供給される電圧が反転駆動される。
その結果、画素電極PEと対向電極CEに挟持された液晶層LQを形成する液晶材料の劣化を防止することができる。
前述したように、NチャネルトランジスタとPチャネルトランジスタのしきい値電圧VTn、VTpを等しくすると、データ信号電圧と絶対値が等しい正極性および負極性の駆動電圧+Vp=+Vdata、-Vm=-Vdataが得られる。
第1変形例:
図5は図3に示す画素駆動部PXの第1変形例の等価回路を示す。図3と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。NチャネルトランジスタとPチャネルトランジスタのしきい値電圧VTn、VTpが異なる場合には、図5に示すように、図3の回路構成にNチャネルトランジスタT10、T12の回路とPチャネルトランジスタT11の回路を接続することにより同様の結果が得られる。トランジスタT10はソースがトランジスタT4のドレインに接続され、トランジスタT10のゲートとドレインがトランジスタT2のドレインに接続されている。トランジスタT12はソースがトランジスタT7のドレインに接続され、トランジスタT12のゲートとドレインがトランジスタT9のドレインに接続されている。トランジスタT11はソースがトランジスタT6のソースに接続され、トランジスタT11のゲートとドレインがトランジスタT8のソースに接続されている。
すなわち、トランジスタT2、T3のゲートに電源電圧よりしきい値電圧以上大きい電圧を加えて第1および第2の保持容量C1、C2に初期電圧+Vpi=+VDD、-Vmi=-VDDを保持した状態でトランジスタT4、T5をオン・オフすると、NチャネルトランジスタT10の後段でしきい値電圧VTn分だけ昇圧し、第1および第2の保持容量C1、C2に駆動電圧+Vp=+Vdata+VTp+VTn、-Vm=-Vdata-VTp-VTnが保持される。
次に、駆動電圧はNチャネルトランジスタT6とPチャネルトランジスタT7の後段でしきい値電圧VTn、VTp分だけ降圧し、それぞれ+Vp=+Vdata+VTp、-Vm=-Vdata-VTnとなる。
次に、駆動電圧はPチャネルトランジスタT11とNチャネルトランジスタT12の後段でしきい値電圧VTp、VTn分だけ降圧し、それぞれ+Vp=+Vdata、-Vm=-Vdataとなる。以上により、データ信号電圧と絶対値が等しい正極性および負極性の駆動電圧が得られる。
液晶表示パネル101では、水平走査方向に正極性および負極性の第1副走査線11+、11-、第2副走査線12+、12-、極性制御線13、正極性および負極性の電源線14+、14-、接地線15など多数の配線を必要とするが、これらの配線が困難な場合は、次の第2〜第4変形例のようにすることで配線数を減らすことができる。
第2変形例:
図6は図3に示す画素駆動部PXの第2変形例の等価回路を示す。図3と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。今回走査する行に正極性および負極性パルスP2+、P2-を供給するタイミングが次に走査する行に正極性および負極性パルスP1+、P1-を供給するタイミングと同じなので、図6に示すように、トランジスタT4、T5のゲートに接続する正極性および負極性の第2副走査線12+、12-は、次に走査する行の正極性および負極性の第1副走査線11+、11-で代用することにより省略できる。
第3変形例:
図7は図3に示す画素駆動部PXの第3変形例の等価回路を示す。図3と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。1行前の正極性および負極性の第1副走査線11+、11-は、次の画素データの書き換え時期がくるまで使用されることがないので、図7に示すように、第1および第2の保持容量C1、C2を接地する接地線15は、1行前の正極性および負極性の第1副走査線11+、11-で代用することにより省略できる。
第4変形例:
図8は図3に示す画素駆動部PXの第4変形例の等価回路を示す。図3と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。図8に示すように、正極性のパルスP1+を負極性のパルスP1-に変換するインバータ回路とクランプ回路で構成するパルス整形部30を設けることにより、トランジスタT3のゲートに接続する負極性の第1副走査線11-は、パルス整形部30の出力側配線11´-で代用することにより省略できる。
図3の回路構成を回路シミュレータに入力した結果、図9に示すような駆動電圧波形が得られた。図9より、NチャネルトランジスタとPチャネルトランジスタのしきい値電圧VTn、VTpがVTn=1.0、VTp=-2.0と異なる場合でも、トランジスタT1のゲートに入力したデータ信号電圧+Vdataと絶対値が等しい正極性および負極性の駆動電圧+Vp=+Vdata、-Vm=-Vdataがフレーム期間毎に交互に出力されることが確認できた。
画素メモリにアナログ駆動電圧を保持することによって、低消費電力のフルカラー液晶表示装置などのメモリ回路、表示回路、および表示装置に適用できる。
また、両極性の駆動電圧を画素メモリに保持してそれを画素電極にフレーム期間毎に交互に供給することによって、長寿命の液晶表示装置などのメモリ回路、表示回路、および表示装置に適用できる。
本発明の一実施形態に係る液晶表示装置の回路構成を示す図である。 図1に示す液晶表示装置の断面構造を概略的に示す図である。 図1に示す画素駆動部の等価回路である。 図3に示す画素駆動部の動作を説明するためのタイムチャートである。 図3に示す画素駆動部において電圧降下用のトランジスタを付加した第1変形例の等価回路である。 図3に示す画素駆動部において第2走査線を省略した第2変形例の等価回路である。 図3に示す画素駆動部において接地線を省略した第3変形例の等価回路である。 図3に示す画素駆動部において負側の第1走査線を省略した第4変形例の等価回路である。 図3に示す画素駆動部の回路構成をシュミレートする回路シミュレータから得られた駆動電圧波形図である。
符号の説明
11+、11- 第1副走査線
12+、12- 第2副走査線
12 走査線
13 極性制御線
14 電源線
15 接地線
20 信号線
30 パルス整形部
100 液晶表示装置
101 液晶表示パネル
102 液晶コントローラ
103 走査線駆動回路
104 信号線駆動回路
AR アレイ基板
C1、C2 保持容量
CE 対向電極
CT 対向基板
DP 表示領域
GL ガラス板
LQ 液晶層
P 液晶表示素子
P1〜P3 パルス
PCB 駆動回路基板
PE 画素電極
PX 画素駆動部
T1〜T12 トランジスタ

Claims (23)

  1. データ信号を入力するようにゲートを接続した第1のトランジスタと、データ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージして前記第1のトランジスタのソースおよびドレインにそれぞれ接続される第1および第2の保持容量を備えるメモリ回路。
  2. 前記第1および第2の保持容量を前記正および負の電源電圧を供給する正極性および負極性電源線にそれぞれ接続し、続いて前記第1および第2の保持容量を前記トランジスタのソースおよびドレインにそれぞれ接続するスイッチ回路を備える請求項1に記載のメモリ回路。
  3. 前記第1および第2の保持容量に保持された前記正極性および負極性のアナログ駆動電圧を出力する出力回路を備える請求項1に記載のメモリ回路。
  4. 前記第1のトランジスタはPチャネルトランジスタまたはNチャネルトランジスタのいずれかである請求項1に記載のメモリ回路。
  5. 前記スイッチ回路は前記正極性電源線と前記第1の保持容量との間に接続された第2のトランジスタ、前記負極性電源線と前記第2の保持容量との間に接続された第3のトランジスタ、前記第1のトランジスタのソースと前記第1の保持容量との間に接続された第4のトランジスタ、前記第1のトランジスタのドレインと前記第2の保持容量との間に接続された第5のトランジスタを含み、前記第2および第3のトランジスタは前記正および負の電源電圧を前記第1および第2の保持容量にそれぞれ設定するために一時的に導通するように制御され、前記第4および第5のトランジスタは前記データ信号を正極性および負極性のアナログ駆動電圧として前記第1および第2の保持容量にそれぞれ保持させるために前記第2および第3のトランジスタよりも遅れて一時的に導通するように制御される請求項2に記載のメモリ回路。
  6. 前記出力回路は前記第1および第2の保持容量にそれぞれゲートを接続した第6および第7のトランジスタ、一端において前記第6のトランジスタを介して前記正極性電源線に接続され他端において第1の負荷に接続される第8のトランジスタ、および一端において前記第7のトランジスタを介して前記負極性電源線に接続され他端において第2の負荷に接続される第9のトランジスタを含み、前記第8および第9のトランジスタの導通が制御される請求項3に記載のメモリ回路。
  7. 請求項5に記載の第1、第3、および第5のトランジスタ、および請求項6に記載の第7および第9のトランジスタはPチャネルトランジスタであり、請求項5に記載の第2および第4のトランジスタ、および請求項6に記載の第6および第8のトランジスタはNチャネルトランジスタであるメモリ回路。
  8. 請求項7に記載のPチャネルトランジスタの閾値電圧とNチャネルトランジスタの閾値電圧とは絶対値において異なり、請求項5に記載のスイッチ回路がさらに第1の保持容量および第4のトランジスタ間に接続される第10のトランジスタを含み、請求項6に記載の出力回路が第6のトランジスタおよび第8のトランジスタ間に接続される第11のトランジスタ、および第7のトランジスタおよび第9のトランジスタ間に接続される第12のトランジスタを含み、前記第10、第11および第12のトランジスタは前記正極性の駆動電圧と前記負極性の駆動電圧とを絶対値において等しくするように前記閾値の絶対値の差を補償する電圧降下用に設けられたNチャネルトランジスタ、Pチャネルトランジスタ、およびNチャネルトランジスタであるメモリ回路。
  9. 前記第1および第2の負荷は液晶材料が一対の電極間に挟持される構造を有する共通の液晶表示素子である請求項6に記載のメモリ回路。
  10. 液晶材料が一対の電極間に挟持される構造を有する液晶表示素子と、データ信号を入力するようにゲートを接続した第1のトランジスタ、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージして前記第1のトランジスタのソースおよびドレインにそれぞれ接続される第1および第2の保持容量を持つメモリ回路と、第1および第2の保持容量に保持された正極性および負極性のアナログ駆動電圧を交互に前記液晶表示素子に印加する出力回路とを備える表示回路。
  11. 前記メモリ回路は前記第1および第2の保持容量を前記正および負の電源電圧を供給する正極性および負極性電源線にそれぞれ接続し、続いて前記第1および第2の保持容量を前記第1のトランジスタのソースおよびドレインにそれぞれ接続するスイッチ回路を含む請求項10に記載の表示回路。
  12. マトリクス状に配置される複数の液晶表示素子と、複数の液晶表示素子の行に沿って配置される複数の走査線と、複数の液晶表示素子の列に沿って配置される複数の信号線と、これら走査線および信号線の交差位置近傍にそれぞれ配置され各々少なくとも1走査線からの制御よって1信号線からデータ信号を取り込み、このデータ信号を1液晶表示素子に出力する複数の画素駆動部とを備え、各画素駆動部は1信号線にゲートを接続した第1のトランジスタ、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージして前記第1のトランジスタのソースおよびドレインにそれぞれ接続される第1および第2の保持容量を持つメモリ回路を含む表示装置。
  13. 前記メモリ回路は前記第1および第2の保持容量を前記正および負の電源電圧を供給する正極性および負極性電源線にそれぞれ接続し、続いて前記第1および第2の保持容量を前記第1のトランジスタのソースおよびドレインにそれぞれ接続するスイッチ回路を含む請求項12に記載の表示装置。
  14. 前記メモリ回路はさらに前記第1および第2の保持容量に保持された前記正極性および負極性のアナログ駆動電圧を出力する出力回路を含む請求項12に記載の表示装置。
  15. 前記スイッチ回路は前記正極性電源線と前記第1の保持容量との間に接続された第2のトランジスタ、前記負極性電源線と前記第2の保持容量との間に接続された第3のトランジスタ、前記第1のトランジスタのソースと前記第1の保持容量との間に接続された第4のトランジスタ、前記第1のトランジスタのドレインと前記第2の保持容量との間に接続された第5のトランジスタを含み、前記第2および第3のトランジスタは前記正および負の電源電圧を前記第1および第2の保持容量にそれぞれ設定するために一時的に導通するように制御され、前記第4および第5のトランジスタは前記データ信号を正極性および負極性のアナログ駆動電圧として前記第1および第2の保持容量にそれぞれ保持させるために前記第2および第3のトランジスタよりも遅れて一時的に導通するように制御される請求項13に記載の表示装置。
  16. 請求項12に記載の各走査線は1水平走査期間において請求項15に記載の第2および第3のトランジスタを導通させる正極性パルスおよび負極性パルスを走査信号として供給する正極性および負極性の第1副走査線と、前記1水平走査期間に続く1水平走査期間において前記第4および第5のトランジスタを導通させる正極性パルスおよび負極性パルスを走査信号として供給する正極性および負極性の第2副走査線を含む表示装置。
  17. 前記正極性および負極性の第2副走査線は次行の液晶表示素子に対する正極性および負極性の第1副走査線と共通である請求項16に記載の表示装置。
  18. 請求項16記載の正極性および負極性の第1副走査線は次行の液晶表示素子に対する請求項13に記載の各メモリ回路の第1および第2の保持容量に接地線としてそれぞれ接続される表示装置。
  19. 前記スイッチ回路は前記第2および第3のトランジスタの一方のゲートに印加されるゲートパルスの極性を反転して前記第2および第3のトランジスタの他方のゲートに印加するパルス整形回路を含む請求項15に記載の表示装置。
  20. 前記出力回路は前記第1および第2の保持容量にそれぞれゲートを接続した第6および第7のトランジスタ、一端において前記第6のトランジスタを介して前記正極性電源線に接続され他端において第1の負荷に接続される第8のトランジスタ、および一端において前記第7のトランジスタを介して前記負極性電源線に接続され他端において第2の負荷に接続される第9のトランジスタを含み、前記第8および第9のトランジスタの導通が制御される請求項14に記載の表示装置。
  21. 請求項15に記載の第1、第3、および第5のトランジスタ、および請求項20に記載の第7および第9のトランジスタはPチャネルトランジスタであり、請求項15に記載の第2および第4のトランジスタ、および請求項20に記載の第6および第8のトランジスタはNチャネルトランジスタである表示装置。
  22. 請求項21に記載のPチャネルトランジスタの閾値電圧とNチャネルトランジスタの閾値電圧とは絶対値において異なり、請求項15に記載のスイッチ回路がさらに前記第1の保持容量および第4のトランジスタ間に接続される第10のトランジスタを含み、請求項20に記載の出力回路が第6のトランジスタおよび第8のトランジスタ間に接続される第11のトランジスタ、および第7のトランジスタおよび第9のトランジスタ間に接続される第12のトランジスタを含み、前記第10、第11および第12のトランジスタは前記正極性の駆動電圧と前記負極性の駆動電圧とを絶対値において等しくするように前記閾値の絶対値の差を補償する電圧降下用に設けられたNチャネルトランジスタ、Pチャネルトランジスタ、およびNチャネルトランジスタである表示装置。
  23. 請求項12に記載の各液晶表示素子は液晶材料が一対の電極間に挟持される構造を有する液晶画素であり、請求項20に記載の第1および第2の負荷は共通の液晶表示素子である表示装置。
JP2003322503A 2002-09-17 2003-09-16 表示装置用画素駆動部、表示回路および表示装置 Expired - Lifetime JP4474138B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003322503A JP4474138B2 (ja) 2002-09-17 2003-09-16 表示装置用画素駆動部、表示回路および表示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002270665 2002-09-17
JP2003322503A JP4474138B2 (ja) 2002-09-17 2003-09-16 表示装置用画素駆動部、表示回路および表示装置

Publications (2)

Publication Number Publication Date
JP2004163903A true JP2004163903A (ja) 2004-06-10
JP4474138B2 JP4474138B2 (ja) 2010-06-02

Family

ID=32827599

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003322503A Expired - Lifetime JP4474138B2 (ja) 2002-09-17 2003-09-16 表示装置用画素駆動部、表示回路および表示装置

Country Status (1)

Country Link
JP (1) JP4474138B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006112421A1 (en) * 2005-04-18 2006-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device having the same and electronic appliance
US7521095B2 (en) * 2005-02-07 2009-04-21 Lg Display Co., Ltd. Method of forming alignment layer for liquid crystal display device
JP5329670B2 (ja) * 2009-09-16 2013-10-30 シャープ株式会社 メモリ装置およびメモリ装置を備えた液晶表示装置
WO2019220894A1 (ja) * 2018-05-15 2019-11-21 ソニー株式会社 液晶表示装置及び電子機器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521095B2 (en) * 2005-02-07 2009-04-21 Lg Display Co., Ltd. Method of forming alignment layer for liquid crystal display device
WO2006112421A1 (en) * 2005-04-18 2006-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device having the same and electronic appliance
US7755581B2 (en) 2005-04-18 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device having the same and electronic appliance
JP5329670B2 (ja) * 2009-09-16 2013-10-30 シャープ株式会社 メモリ装置およびメモリ装置を備えた液晶表示装置
WO2019220894A1 (ja) * 2018-05-15 2019-11-21 ソニー株式会社 液晶表示装置及び電子機器
US11615757B2 (en) 2018-05-15 2023-03-28 Sony Corporation Liquid crystal display device and electronic apparatus for preventing liquid crystal drive voltage from lowering

Also Published As

Publication number Publication date
JP4474138B2 (ja) 2010-06-02

Similar Documents

Publication Publication Date Title
CN109841193B (zh) Oled显示面板及包括该oled显示面板的oled显示装置
JP4744075B2 (ja) 表示装置、その駆動回路およびその駆動方法
JP4887657B2 (ja) アクティブマトリクス型表示装置及びその駆動方法
JP4154611B2 (ja) シフトレジスタ及び液晶表示装置
US5598180A (en) Active matrix type display apparatus
KR100519468B1 (ko) 평면표시장치
JP2007034305A (ja) 表示装置
JP2008116556A (ja) 液晶表示装置の駆動方法およびそのデータ側駆動回路
KR20030067578A (ko) 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준전압 발생 방법
KR101022566B1 (ko) 액정 표시 장치
JP2008152227A (ja) 表示装置及びその駆動方法
US7173593B2 (en) Memory circuit, display circuit, and display device
KR20190079855A (ko) 시프트 레지스터 및 이를 포함하는 표시 장치
KR100432289B1 (ko) 화상 표시 장치 및 그 구동 방법
US7728805B2 (en) Liquid crystal display capable of making flicker difficult to be observed and reducing power consumption
TW201443863A (zh) 顯示裝置
KR20050101175A (ko) 전류원 회로, 신호선 구동회로 및 그 구동방법과, 발광장치
US10770022B2 (en) Source driver and a display driver integrated circuit
JP4525343B2 (ja) 表示駆動装置、表示装置及び表示駆動装置の駆動制御方法
KR20140093547A (ko) 게이트 구동회로 및 이를 포함하는 액정표시장치
JP4474138B2 (ja) 表示装置用画素駆動部、表示回路および表示装置
WO2012123995A1 (ja) 階調電圧発生回路及び表示装置
US7898516B2 (en) Liquid crystal display device and mobile terminal
JP3968925B2 (ja) 表示駆動装置
JP6699298B2 (ja) 電気光学装置、電気光学装置の制御方法および電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091006

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100104

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100302

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100308

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150