JP2004163903A - メモリ回路、表示回路、および表示装置 - Google Patents

Abstract

【課題】データ信号を正極性および負極性のアナログ駆動電圧として保持することが可能なメモリ回路、表示回路、および表示装置を提供する。
【解決手段】液晶表示装置の画素駆動部ＰＸは信号線２０にゲートを接続したトランジスタＴ１、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタＴ１のソースおよびドレインにそれぞれ接続される第１および第２の保持容量Ｃ１，Ｃ２を持つメモリ回路を含む。
【選択図】図３

Description

本発明は、一般に液晶表示装置やＥＬ（Electro Luminescence）表示装置等の表示装置に関し、例えば画素に対するデータ信号を保持するように構成されたメモリ回路、表示回路、および表示装置に関する。

液晶表示装置では、複数の画素がパソコン等の外部信号源から入力される１フレーム分の映像信号に対応する画像を表示するためにマトリクス状に配置される。映像信号は各行の画素に対するデータ信号に直並列変換される。映像信号がデジタル形式である場合には、ＤＡＣ（Digital-Analog Converter）が画素にアナログ駆動電圧として印加されるデータ信号を得るために用いられる。これらデータ信号はそれぞれ複数の信号線を介して各行の画素に供給される。各画素の画素容量はデータ信号のアナログ駆動電圧により充放電され、データ信号の更新まで駆動電圧を電荷として保持する。

データ信号は通常フレーム期間毎に更新され、その都度信号線を介して画素に供給される。データ信号の送出をこのように頻繁に行うと、消費電力を低く抑えることが難しい。
例えば静止画表示や、全画素の輝度が隣接フレーム間で維持されるような動画表示では、全データ信号を常にフレーム期間単位に画素に送出する必要がない。このようなことから長時間に渡って駆動電圧を保持する画素メモリを各画素に付加し、輝度を変化させる必要が生じた場合や、輝度を変化させずに駆動電圧の極性を反転する必要が生じた場合のみデータ信号を更新するようにしてその送出頻度を低下させる手法が提案されている。ただし、従来、画素メモリは一般に１bit程度であり、フルカラー画像を表示するための中間階調を得るには不十分である。

中間階調は、画素メモリを次のような構成と組み合わせれば得ることができる。
(1)各画素の画素メモリを複数bitの構成にしてＡＤＣ（Analog-Digital Converter）およびＤＡＣを画素メモリに付加する。
(2)各画素を複数の副画素により構成して白表示面積の比を変化させる。
(3)各画素に対して時分割変調を行って白表示期間の割合を変化させる。
(1)、(2)の構成は小さな画素サイズで実現することが困難であり、(3)の構成はフリッカ（ちらつき）が生じやすいなど多階調化に際して多くの問題がある。これを解決するには画素メモリにアナログ駆動電圧を保持する機能を持たせればよい。

一般的には任意のアナログ駆動電圧はキャパシタを用いて保持することが可能である。
画素内にこのキャパシタを導入する場合には、キャパシタ内の電荷をキャンセルせずにアナログ駆動電圧を出力するような回路構成が必要となる。また、液晶表示装置では、同極性の電圧が長時間に渡って液晶層に印加されると、例えば抵抗率が減少するような液晶材料の劣化現象が起きる。従って、液晶寿命の観点から極性反転駆動が必要になり、信号線を介して供給されるデータ信号の電圧（Ｖdata）に対して、逆極性の電圧（-Ｖdata）も保持し画素電極にフレーム期間毎に交互に供給することが望ましい。

解決しようとする問題点は、フルカラー画像を表示するための中間階調を得るには画素メモリにアナログ駆動電圧を保持しなければならない点である。
また、液晶寿命の観点から極性反転駆動が必要になり、データ信号の電圧（Ｖdata）に対して、逆極性の電圧（-Ｖdata）も保持し、それらを画素電極にフレーム期間毎に交互に供給しなければならない点である。

本発明の第１アスペクトによれば、データ信号を入力するようにゲートを接続したトランジスタと、データ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタのソースおよびドレインにそれぞれ接続される第１および第２の保持容量（storage capacitances）を備えるメモリ回路が提供される。

本発明の第２アスペクトによれば、液晶材料が一対の電極間に挟持される構造を有する液晶表示素子と、データ信号を入力するようにゲートを接続したトランジスタ、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタのソースおよびドレインにそれぞれ接続される第１および第２の保持容量を持つメモリ回路と、第１および第２の保持容量に保持された正極性および負極性のアナログ駆動電圧を交互に液晶表示素子に印加する出力回路とを備える表示回路が提供される。

本発明の第３アスペクトによれば、マトリクス状に配置される複数の画素と、複数の画素の行に沿って配置される複数の走査線と、複数の画素の列に沿って配置される複数の信号線と、これら走査線および信号線の交差位置近傍にそれぞれ配置され各々少なくとも１走査線からの制御よって１信号線からデータ信号を取り込み、このデータ信号を１画素に出力する複数の画素駆動部とを備え、各画素駆動部は１信号線にゲートを接続したトランジスタ、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタのソースおよびドレインにそれぞれ接続される第１および第２の保持容量を持つメモリ回路を含む表示装置が提供される。

本発明のメモリ回路、表示回路、および表示装置では、トランジスタのソースおよびドレインを第１および第２の保持容量にそれぞれ接続されたときに、第１および第２の保持容量内の電荷が再配分されて、データ信号を正極性および負極性のアナログ駆動電圧として得ることができる。これら正極性および負極性のアナログ駆動電圧は、データ信号を更新する必要がないあいだ、第１および第２の保持容量に継続的に保持される。従って、消費電力を低減するためにデータ信号の更新をサスペンドしても中間階調を得ることが可能である。

以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。
図１はこの液晶表示装置１００の概略的な回路構成を示し、図２はこの液晶表示装置１００の概略的な断面構造を示す。
この液晶表示装置１００は、液晶表示パネル１０１およびこの液晶表示パネル１０１を制御する液晶コントローラ１０２を備える。液晶表示パネル１０１は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１０１から独立した駆動回路基板ＰＣＢ上に配置される。

アレイ基板ＡＲは、ガラス板ＧＬ上の表示領域ＤＰにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置される複数の走査線１２、複数の画素電極ＰＥの列に沿って配置される複数の信号線２０、信号線２０および走査線１２の交差位置近傍にそれぞれ配置され各々対応走査線１２からの走査信号に応答して対応信号線２０からのデータ信号の電圧Ｖdataを取り込みこのデータ信号電圧Ｖdataを対応画素電極ＰＥに出力する画素駆動部ＰＸ、複数の走査線１２を駆動する走査線駆動回路１０３、並びに複数の信号線２０を駆動する信号線駆動回路１０４を備える。

対向基板ＣＴは複数の画素電極ＰＥに対向して配置され接地電位ＧＮＤに設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を含む。
液晶コントローラ１０２は、例えば外部から供給されるデジタル映像信号ＶＩＤＥＯおよび同期信号を受取り、垂直走査制御信号ＹＣＴ、水平走査制御信号ＸＣＴ、極性制御信号ＰＯＬ等を発生する。垂直走査制御信号ＹＣＴは走査線駆動回路１０３に供給される。
水平走査制御信号ＸＣＴは映像信号と共に信号線駆動回路１０４に供給される。極性制御信号ＰＯＬは複数の画素駆動部ＰＸに共通に供給される。

走査線駆動回路１０３は垂直走査制御信号ＹＣＴによって制御され、１垂直走査（フレーム）期間において正極性および負極性の走査信号を複数の走査線１２に順次供給する。
走査信号は各走査線１２に１水平走査期間（１Ｈ）だけ供給される。
信号線駆動回路１０４は水平走査制御信号ＸＣＴによって制御され、１走査線１２が走査信号により駆動される各水平走査期間において入力される映像信号ＶＩＤＥＯの直並列変換およびデジタルアナログ変換を行って１行分のデータ信号Ｖdataを複数の信号線２０にそれぞれ供給する。

図３は図１に示す画素駆動部ＰＸの等価回路を示す。図３において、Ｐは画素電極ＰＥ、対向電極ＣＥ、およびこれら電極ＰＥ，ＣＥ間に挟持された液晶層ＬＱの液晶材料により構成される液晶表示素子、すなわち液晶画素を表す。各画素駆動部ＰＸは画素に対するデータ信号を正極性および負極性のアナログ駆動電圧として保持する画素メモリ回路を含む。
アレイ基板ＡＲ上で、各走査線１２は互いに平行して行方向に伸びるように配置された正極性および負極性の第１副走査線１１+、１１-、第２副走査線１２+、１２-により構成される。また、極性制御線１３、正極性および負極性の電源線１４+、１４-、接地線15が互いに平行して行方向に伸びるように配置されている。

メモリ回路は、正負２電源、トランジスタＴ1〜Ｔ9、第１および第２の保持容量Ｃ1、Ｃ2を組み合わせて構成され、負荷となる画素電極ＰＥに接続する。図３において、Ｔ1、Ｔ3、Ｔ5、Ｔ7、Ｔ9はＰチャネルトランジスタ、Ｔ2、Ｔ4、Ｔ6、Ｔ8はＮチャネルトランジスタである。このメモリ回路では、トランジスタＴ2〜Ｔ5が、第１および第２の保持容量Ｃ1、Ｃ2を正および負の電源電圧を供給する正極性および負極性電源線１４+、１４-にそれぞれ接続し、続いて第１および第２の保持容量Ｃ1、Ｃ2をトランジスタＴ1のソースおよびドレインにそれぞれ接続するスイッチ回路を構成する。また、トランジスタＴ6〜Ｔ9が第１および第２の保持容量Ｃ1、Ｃ2に保持された正極性および負極性のアナログ駆動電圧を出力する出力回路を構成する。

トランジスタＴ1〜Ｔ5のゲートはそれぞれ信号線２０、正極性および負極性の第１副走査線１１+、１１-、第２副走査線１２+、１２-に接続される。トランジスタＴ2のソースは正極性電源線１４+に接続され、トランジスタＴ2のドレインは第１の保持容量Ｃ1とトランジスタＴ4のソースに接続される。トランジスタＴ3のドレインは負極性電源線１４-に接続され、トランジスタＴ2のソースは第２の保持容量Ｃ2とトランジスタＴ5のドレインに接続される。第１および第２の保持容量Ｃ1、Ｃ2は、接地側端子においてそれぞれ接地線15と隣接行の接地線15に接続される。トランジスタＴ1のソースおよびドレインはトランジスタＴ4、Ｔ5のドレインおよびソースにそれぞれ接続される。トランジスタＴ6〜Ｔ9のゲートはそれぞれ第１および第２の保持容量Ｃ1、Ｃ2と極性制御線１３に接続される。トランジスタＴ6のソースおよびドレインはそれぞれ正極性電源線１４+とトランジスタＴ8のソースに接続され、トランジスタＴ8のドレインは画素電極PEに接続される。トランジスタＴ7のドレインおよびソースはそれぞれ負極性電源線１４-およびトランジスタＴ9のドレインに接続され、トランジスタＴ9はソースを画素電極PEに接続される。

次に、上述した構成の画素駆動部ＰＸの動作について図４に示すタイムチャートを参照して説明する。液晶表示パネル１０１では、最初に１行前の水平走査期間においてトランジスタＴ2、Ｔ3のゲートに正極性および負極性の第１副走査線１１+、１１-を介して正極性および負極性パルスP1+、P1-を加え、トランジスタＴ2、Ｔ3をオンにする。これにより、第１および第２の保持容量Ｃ1、Ｃ2が正極性および負極性電源線１４+、１４-に接続され、第１および第２の保持容量Ｃ1、Ｃ2に正極性および負極性の初期電圧+Vpi、-Vmiが保持される。

トランジスタＴ2、Ｔ3のゲートに電源電圧+VDD、-VDDと同じ電圧を加えるとゲート-ソース間の電圧が0となり、ドレインに飽和電流が流れる。これにより、第１および第２の保持容量Ｃ1、Ｃ2の初期電圧+Vpi、-VmiはトランジスタＴ2、Ｔ3のしきい値電圧分だけ下がり、+Vpi=+VDD-VTn、-Vmi=-VDD+VTpとなる。そのため、第１および第２の保持容量Ｃ1、Ｃ2に電源電圧と同じ初期電圧+Vpi=+VDD、-Vmi=-VDDを保持するには、ゲートに加える電圧を電源電圧よりしきい値電圧分だけ大きい+VDD+VTn、-VDD-VTp以上にする必要がある。
ここで、VTnをＮチャネルトランジスタ、VTpをＰチャネルトランジスタのしきい値電圧とする。トランジスタがＮチャネルの場合、ゲート電位をソースより高くすればオンとなり、Ｐチャネルの場合、ゲート電位をソースより低くすればオンとなる。そのため、ゲート電圧を+VDD+VTn、-VDD-VTp以上にすると、トランジスタＴ2、Ｔ3はオンになるが、このときのゲート電位がソースより高い（または低い）ので、トランジスタＴ2、Ｔ3のソース電位はゲート電位より高く（または低く）なろうとするが、電源電圧以上（または以下）にはならないので、このときの初期電圧は+Vpi=+VDD、-Vmi=-VDDとなる。

ここで正極性および負極性パルスP1+、P1-を0にすると、トランジスタＴ2、Ｔ3はオフになり、第１および第２の保持容量Ｃ1、Ｃ2の電荷はどこにも逃げる経路がなくなり、第１および第２の保持容量Ｃ1、Ｃ2には正極性および負極性パルスP1+、P1-が0になった瞬間の初期電圧+Vpi、-Vmiが保持される。実際にはトランジスタＴ2、Ｔ3や第１および第２の保持容量Ｃ1、Ｃ2の漏れ電流のために、徐々にではあるが第１および第２の保持容量Ｃ1、Ｃ2の初期電圧+Vpi、-Vmiは変化する。

次に、今回走査する行に対する水平走査期間においてトランジスタＴ4、Ｔ5のゲートに正極性および負極性の第２副走査線１２+、１２-を介してそれぞれ正極性および負極性パルスP2+、P2-を加え、トランジスタＴ4、Ｔ5をオンにする。このとき、同時にトランジスタＴ1のゲートに信号線２０を介してデータ信号電圧+Vdataが供給される。これにより、第１および第２の保持容量Ｃ1、Ｃ2がトランジスタＴ1のソースとドレインに接続されて初期電圧+Vpi、-Vmiが印加され、第１および第２の保持容量Ｃ1、Ｃ2に正極性および負極性の駆動電圧+Vp、-Vmが保持される。

トランジスタＴ1のソースとドレインに初期電圧+Vpi、-Vmiを保持した状態でゲートにデータ信号電圧+Vdataを加えると、ソース電位はゲートよりトランジスタＴ1のしきい値電圧VTp分高くなり、ドレイン電位はソースと逆相になるので、このときの駆動電圧は+Vp=+Vdata+VTp、-Vm=-Vdata-VTp+Vpi-Vmiとなる。ここで正極性および負極性パルスP2+、P2-を0にすると、トランジスタＴ4、Ｔ5はオフになり、第１および第２の保持容量Ｃ1、Ｃ2には正極性および負極性パルスP2+、P2-が0になった瞬間の駆動電圧+Vp、-Vmが保持される。同時に、トランジスタＴ1がアイソレーションされて以降の信号線２０からのデータ入力がカットオフされる。

初期電圧が電源電圧より小さい+Vpi=+VDD-VTn、-Vmi=-VDD+VTpの場合、駆動電圧は+Vp=+Vdata+VTp、-Vm=-Vdata-VTp+Vpi-Vmi=-Vdata-VTp+VDD-VTn-VDD+VTp=-Vdata-VTnとなる。初期電圧が電源電圧と同じ+Vpi=+VDD、-Vmi=-VDDの場合、駆動電圧は+Vp=+Vdata+VTp、-Vm=-Vdata-VTp+Vpi-Vmi=-Vdata-VTp+VDD-VDD=-Vdata-VTpとなる。
従って、初期電圧+Vpi、-Vmiの値によって駆動電圧+Vp、-Vmが異なり、ＮチャネルトランジスタとＰチャネルトランジスタのしきい値電圧VTn、VTpの絶対値が等しければ問題はないが、異なる場合は整合させるための対策が必要になる。なお、第１および第２の保持容量Ｃ1、Ｃ2に保持する駆動電圧をデータ信号電圧と同じ+Vp=+Vdata、-Vm=-Vdataとしたい場合はトランジスタＴ1のゲートに+Vdataよりしきい値電圧VTp分だけ小さい電圧+Vdata-VTpを加えればよい。また、トランジスタＴ1にＮチャネルトランジスタを用いる場合は、ゲートに負極性のデータ信号電圧-Vdataを加えることで同様の結果が得られる。

第１および第２の保持容量Ｃ1、Ｃ2に保持された駆動電圧+Vp、-Vmは、トランジスタＴ6、Ｔ7のゲートに入力され、読み取りの際に破壊されることなくトランジスタＴ8、Ｔ9のソースとドレインに送られる。このときトランジスタＴ6、Ｔ7は電圧利得１の増幅器として働き、ソース電位は一定の電位差を保ちながらゲート電位に追従する。

前述したように、初期電圧が電源電圧と同じ+Vpi=+VDD、-Vmi=-VDDの場合、第１および第２の保持容量Ｃ1、Ｃ2に保持される駆動電圧は+Vp=+Vdata+VTp、-Vm=-Vdata-VTpとなる。
この駆動電圧は、トランジスタＴ6、Ｔ7の後段でしきい値電圧VTn、VTp分だけ電圧が降下し、+Vp=+Vdata+VTp-VTn、-Vm=-Vdata-VTp+VTp=-Vdataとなる。従って、ＮチャネルトランジスタとＰチャネルトランジスタのしきい値電圧VTn、VTpを等しく設計してVTn=VTpとすると、駆動電圧+Vp=+Vdata、-Vm=-Vdataとなり、データ信号電圧と絶対値が等しい正極性および負極性の駆動電圧が得られる。

次に、トランジスタＴ8、Ｔ9のゲートに極性制御線１３を介してフレーム毎に正極性および負極性パルスP3+、P3-を交互に加える。トランジスタＴ8、Ｔ9のゲートに正極性パルスP3+が加わると、トランジスタＴ8がオン、トランジスタＴ9がオフになる。これにより、第１の保持容量Ｃ1とトランジスタＴ6が画素電極PEに接続され、第１の保持容量Ｃ1に保持された正極性の駆動電圧+VpがトランジスタＴ6によって読み出され、画素電極PEに書き込まれる。トランジスタＴ8、Ｔ9のゲートに負極性パルスP3-が加わると、トランジスタＴ8がオフ、トランジスタＴ9がオンになる。これにより、第２の保持容量Ｃ2とトランジスタＴ7が画素電極PEに接続され、第２の保持容量Ｃ2に保持された負極性の駆動電圧-VmがトランジスタＴ7によって読み出され、画素電極PEに書き込まれる。以上により、フレーム期間毎に極性反転された駆動電圧+Vp、-Vmが交互に送られ、画素電極PEと対向電極CEに供給される電圧が反転駆動される。
その結果、画素電極PEと対向電極CEに挟持された液晶層ＬＱを形成する液晶材料の劣化を防止することができる。

前述したように、ＮチャネルトランジスタとＰチャネルトランジスタのしきい値電圧VTn、VTpを等しくすると、データ信号電圧と絶対値が等しい正極性および負極性の駆動電圧+Vp=+Vdata、-Vm=-Vdataが得られる。

第１変形例：
図５は図３に示す画素駆動部ＰＸの第１変形例の等価回路を示す。図３と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。ＮチャネルトランジスタとＰチャネルトランジスタのしきい値電圧VTn、VTpが異なる場合には、図５に示すように、図３の回路構成にＮチャネルトランジスタＴ10、Ｔ12の回路とＰチャネルトランジスタＴ11の回路を接続することにより同様の結果が得られる。トランジスタＴ10はソースがトランジスタＴ4のドレインに接続され、トランジスタＴ10のゲートとドレインがトランジスタＴ2のドレインに接続されている。トランジスタＴ12はソースがトランジスタＴ７のドレインに接続され、トランジスタＴ12のゲートとドレインがトランジスタＴ9のドレインに接続されている。トランジスタＴ11はソースがトランジスタＴ6のソースに接続され、トランジスタＴ11のゲートとドレインがトランジスタＴ8のソースに接続されている。
すなわち、トランジスタＴ2、Ｔ3のゲートに電源電圧よりしきい値電圧以上大きい電圧を加えて第１および第２の保持容量Ｃ1、Ｃ2に初期電圧+Vpi=+VDD、-Vmi=-VDDを保持した状態でトランジスタＴ4、Ｔ5をオン・オフすると、ＮチャネルトランジスタＴ10の後段でしきい値電圧VTn分だけ昇圧し、第１および第２の保持容量Ｃ1、Ｃ2に駆動電圧+Vp=+Vdata+VTp+VTn、-Vm=-Vdata-VTp-VTnが保持される。
次に、駆動電圧はＮチャネルトランジスタＴ6とＰチャネルトランジスタＴ7の後段でしきい値電圧VTn、VTp分だけ降圧し、それぞれ+Vp=+Vdata+VTp、-Vm=-Vdata-VTnとなる。
次に、駆動電圧はＰチャネルトランジスタＴ11とＮチャネルトランジスタＴ12の後段でしきい値電圧VTp、VTn分だけ降圧し、それぞれ+Vp=+Vdata、-Vm=-Vdataとなる。以上により、データ信号電圧と絶対値が等しい正極性および負極性の駆動電圧が得られる。

液晶表示パネル１０１では、水平走査方向に正極性および負極性の第１副走査線１１+、１１-、第２副走査線１２+、１２-、極性制御線１３、正極性および負極性の電源線１４+、１４-、接地線15など多数の配線を必要とするが、これらの配線が困難な場合は、次の第２〜第４変形例のようにすることで配線数を減らすことができる。

第２変形例：
図６は図３に示す画素駆動部ＰＸの第２変形例の等価回路を示す。図３と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。今回走査する行に正極性および負極性パルスP2+、P2-を供給するタイミングが次に走査する行に正極性および負極性パルスP1+、P1-を供給するタイミングと同じなので、図６に示すように、トランジスタＴ4、Ｔ5のゲートに接続する正極性および負極性の第２副走査線１２+、１２-は、次に走査する行の正極性および負極性の第１副走査線１１+、１１-で代用することにより省略できる。

第３変形例：
図７は図３に示す画素駆動部ＰＸの第３変形例の等価回路を示す。図３と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。１行前の正極性および負極性の第１副走査線１１+、１１-は、次の画素データの書き換え時期がくるまで使用されることがないので、図７に示すように、第１および第２の保持容量Ｃ1、Ｃ2を接地する接地線15は、１行前の正極性および負極性の第１副走査線１１+、１１-で代用することにより省略できる。

第４変形例：
図８は図３に示す画素駆動部ＰＸの第４変形例の等価回路を示す。図３と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。図８に示すように、正極性のパルスP1+を負極性のパルスP1-に変換するインバータ回路とクランプ回路で構成するパルス整形部３０を設けることにより、トランジスタＴ3のゲートに接続する負極性の第１副走査線１１-は、パルス整形部３０の出力側配線１１´-で代用することにより省略できる。

図３の回路構成を回路シミュレータに入力した結果、図９に示すような駆動電圧波形が得られた。図９より、ＮチャネルトランジスタとＰチャネルトランジスタのしきい値電圧VTn、VTpがVTn=1.0、VTp=-2.0と異なる場合でも、トランジスタＴ1のゲートに入力したデータ信号電圧+Vdataと絶対値が等しい正極性および負極性の駆動電圧+Vp=+Vdata、-Vm=-Vdataがフレーム期間毎に交互に出力されることが確認できた。

画素メモリにアナログ駆動電圧を保持することによって、低消費電力のフルカラー液晶表示装置などのメモリ回路、表示回路、および表示装置に適用できる。
また、両極性の駆動電圧を画素メモリに保持してそれを画素電極にフレーム期間毎に交互に供給することによって、長寿命の液晶表示装置などのメモリ回路、表示回路、および表示装置に適用できる。

本発明の一実施形態に係る液晶表示装置の回路構成を示す図である。 図１に示す液晶表示装置の断面構造を概略的に示す図である。 図１に示す画素駆動部の等価回路である。 図３に示す画素駆動部の動作を説明するためのタイムチャートである。 図３に示す画素駆動部において電圧降下用のトランジスタを付加した第１変形例の等価回路である。 図３に示す画素駆動部において第２走査線を省略した第２変形例の等価回路である。 図３に示す画素駆動部において接地線を省略した第３変形例の等価回路である。 図３に示す画素駆動部において負側の第１走査線を省略した第４変形例の等価回路である。 図３に示す画素駆動部の回路構成をシュミレートする回路シミュレータから得られた駆動電圧波形図である。

符号の説明

１１+、１１- 第１副走査線
１２+、１２- 第２副走査線
１２ 走査線
１３ 極性制御線
１４ 電源線
１５ 接地線
２０ 信号線
３０ パルス整形部
１００ 液晶表示装置
１０１ 液晶表示パネル
１０２ 液晶コントローラ
１０３ 走査線駆動回路
１０４ 信号線駆動回路
ＡＲ アレイ基板
Ｃ１、Ｃ２ 保持容量
ＣＥ 対向電極
ＣＴ 対向基板
ＤＰ 表示領域
ＧＬ ガラス板
ＬＱ 液晶層
Ｐ 液晶表示素子
Ｐ１〜Ｐ３ パルス
ＰＣＢ 駆動回路基板
ＰＥ 画素電極
ＰＸ 画素駆動部
Ｔ１〜Ｔ１２ トランジスタ

Claims (23)

1. データ信号を入力するようにゲートを接続した第１のトランジスタと、データ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージして前記第１のトランジスタのソースおよびドレインにそれぞれ接続される第１および第２の保持容量を備えるメモリ回路。
2. 前記第１および第２の保持容量を前記正および負の電源電圧を供給する正極性および負極性電源線にそれぞれ接続し、続いて前記第１および第２の保持容量を前記トランジスタのソースおよびドレインにそれぞれ接続するスイッチ回路を備える請求項１に記載のメモリ回路。
3. 前記第１および第２の保持容量に保持された前記正極性および負極性のアナログ駆動電圧を出力する出力回路を備える請求項１に記載のメモリ回路。
4. 前記第１のトランジスタはＰチャネルトランジスタまたはＮチャネルトランジスタのいずれかである請求項１に記載のメモリ回路。
5. 前記スイッチ回路は前記正極性電源線と前記第１の保持容量との間に接続された第２のトランジスタ、前記負極性電源線と前記第２の保持容量との間に接続された第３のトランジスタ、前記第１のトランジスタのソースと前記第１の保持容量との間に接続された第４のトランジスタ、前記第１のトランジスタのドレインと前記第２の保持容量との間に接続された第５のトランジスタを含み、前記第２および第３のトランジスタは前記正および負の電源電圧を前記第１および第２の保持容量にそれぞれ設定するために一時的に導通するように制御され、前記第４および第５のトランジスタは前記データ信号を正極性および負極性のアナログ駆動電圧として前記第１および第２の保持容量にそれぞれ保持させるために前記第２および第３のトランジスタよりも遅れて一時的に導通するように制御される請求項２に記載のメモリ回路。
6. 前記出力回路は前記第１および第２の保持容量にそれぞれゲートを接続した第６および第７のトランジスタ、一端において前記第６のトランジスタを介して前記正極性電源線に接続され他端において第１の負荷に接続される第８のトランジスタ、および一端において前記第７のトランジスタを介して前記負極性電源線に接続され他端において第２の負荷に接続される第９のトランジスタを含み、前記第８および第９のトランジスタの導通が制御される請求項３に記載のメモリ回路。
7. 請求項５に記載の第１、第３、および第５のトランジスタ、および請求項６に記載の第７および第９のトランジスタはＰチャネルトランジスタであり、請求項５に記載の第２および第４のトランジスタ、および請求項６に記載の第６および第８のトランジスタはＮチャネルトランジスタであるメモリ回路。
8. 請求項７に記載のＰチャネルトランジスタの閾値電圧とＮチャネルトランジスタの閾値電圧とは絶対値において異なり、請求項５に記載のスイッチ回路がさらに第１の保持容量および第４のトランジスタ間に接続される第１０のトランジスタを含み、請求項６に記載の出力回路が第６のトランジスタおよび第８のトランジスタ間に接続される第１１のトランジスタ、および第７のトランジスタおよび第９のトランジスタ間に接続される第１２のトランジスタを含み、前記第１０、第１１および第１２のトランジスタは前記正極性の駆動電圧と前記負極性の駆動電圧とを絶対値において等しくするように前記閾値の絶対値の差を補償する電圧降下用に設けられたＮチャネルトランジスタ、Ｐチャネルトランジスタ、およびＮチャネルトランジスタであるメモリ回路。
9. 前記第１および第２の負荷は液晶材料が一対の電極間に挟持される構造を有する共通の液晶表示素子である請求項６に記載のメモリ回路。
10. 液晶材料が一対の電極間に挟持される構造を有する液晶表示素子と、データ信号を入力するようにゲートを接続した第１のトランジスタ、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージして前記第１のトランジスタのソースおよびドレインにそれぞれ接続される第１および第２の保持容量を持つメモリ回路と、第１および第２の保持容量に保持された正極性および負極性のアナログ駆動電圧を交互に前記液晶表示素子に印加する出力回路とを備える表示回路。
11. 前記メモリ回路は前記第１および第２の保持容量を前記正および負の電源電圧を供給する正極性および負極性電源線にそれぞれ接続し、続いて前記第１および第２の保持容量を前記第１のトランジスタのソースおよびドレインにそれぞれ接続するスイッチ回路を含む請求項１０に記載の表示回路。
12. マトリクス状に配置される複数の液晶表示素子と、複数の液晶表示素子の行に沿って配置される複数の走査線と、複数の液晶表示素子の列に沿って配置される複数の信号線と、これら走査線および信号線の交差位置近傍にそれぞれ配置され各々少なくとも１走査線からの制御よって１信号線からデータ信号を取り込み、このデータ信号を１液晶表示素子に出力する複数の画素駆動部とを備え、各画素駆動部は１信号線にゲートを接続した第１のトランジスタ、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージして前記第１のトランジスタのソースおよびドレインにそれぞれ接続される第１および第２の保持容量を持つメモリ回路を含む表示装置。
13. 前記メモリ回路は前記第１および第２の保持容量を前記正および負の電源電圧を供給する正極性および負極性電源線にそれぞれ接続し、続いて前記第１および第２の保持容量を前記第１のトランジスタのソースおよびドレインにそれぞれ接続するスイッチ回路を含む請求項１２に記載の表示装置。
14. 前記メモリ回路はさらに前記第１および第２の保持容量に保持された前記正極性および負極性のアナログ駆動電圧を出力する出力回路を含む請求項１２に記載の表示装置。
15. 前記スイッチ回路は前記正極性電源線と前記第１の保持容量との間に接続された第２のトランジスタ、前記負極性電源線と前記第２の保持容量との間に接続された第３のトランジスタ、前記第１のトランジスタのソースと前記第１の保持容量との間に接続された第４のトランジスタ、前記第１のトランジスタのドレインと前記第２の保持容量との間に接続された第５のトランジスタを含み、前記第２および第３のトランジスタは前記正および負の電源電圧を前記第１および第２の保持容量にそれぞれ設定するために一時的に導通するように制御され、前記第４および第５のトランジスタは前記データ信号を正極性および負極性のアナログ駆動電圧として前記第１および第２の保持容量にそれぞれ保持させるために前記第２および第３のトランジスタよりも遅れて一時的に導通するように制御される請求項１３に記載の表示装置。
16. 請求項１２に記載の各走査線は１水平走査期間において請求項１５に記載の第２および第３のトランジスタを導通させる正極性パルスおよび負極性パルスを走査信号として供給する正極性および負極性の第１副走査線と、前記１水平走査期間に続く１水平走査期間において前記第４および第５のトランジスタを導通させる正極性パルスおよび負極性パルスを走査信号として供給する正極性および負極性の第２副走査線を含む表示装置。
17. 前記正極性および負極性の第２副走査線は次行の液晶表示素子に対する正極性および負極性の第１副走査線と共通である請求項１６に記載の表示装置。
18. 請求項１６記載の正極性および負極性の第１副走査線は次行の液晶表示素子に対する請求項１３に記載の各メモリ回路の第１および第２の保持容量に接地線としてそれぞれ接続される表示装置。
19. 前記スイッチ回路は前記第２および第３のトランジスタの一方のゲートに印加されるゲートパルスの極性を反転して前記第２および第３のトランジスタの他方のゲートに印加するパルス整形回路を含む請求項１５に記載の表示装置。
20. 前記出力回路は前記第１および第２の保持容量にそれぞれゲートを接続した第６および第７のトランジスタ、一端において前記第６のトランジスタを介して前記正極性電源線に接続され他端において第１の負荷に接続される第８のトランジスタ、および一端において前記第７のトランジスタを介して前記負極性電源線に接続され他端において第２の負荷に接続される第９のトランジスタを含み、前記第８および第９のトランジスタの導通が制御される請求項１４に記載の表示装置。
21. 請求項１５に記載の第１、第３、および第５のトランジスタ、および請求項２０に記載の第７および第９のトランジスタはＰチャネルトランジスタであり、請求項１５に記載の第２および第４のトランジスタ、および請求項２０に記載の第６および第８のトランジスタはＮチャネルトランジスタである表示装置。
22. 請求項２１に記載のＰチャネルトランジスタの閾値電圧とＮチャネルトランジスタの閾値電圧とは絶対値において異なり、請求項１５に記載のスイッチ回路がさらに前記第１の保持容量および第４のトランジスタ間に接続される第１０のトランジスタを含み、請求項２０に記載の出力回路が第６のトランジスタおよび第８のトランジスタ間に接続される第１１のトランジスタ、および第７のトランジスタおよび第９のトランジスタ間に接続される第１２のトランジスタを含み、前記第１０、第１１および第１２のトランジスタは前記正極性の駆動電圧と前記負極性の駆動電圧とを絶対値において等しくするように前記閾値の絶対値の差を補償する電圧降下用に設けられたＮチャネルトランジスタ、Ｐチャネルトランジスタ、およびＮチャネルトランジスタである表示装置。
23. 請求項１２に記載の各液晶表示素子は液晶材料が一対の電極間に挟持される構造を有する液晶画素であり、請求項２０に記載の第１および第２の負荷は共通の液晶表示素子である表示装置。

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