JP2004163903A - メモリ回路、表示回路、および表示装置 - Google Patents
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Abstract
【解決手段】液晶表示装置の画素駆動部PXは信号線20にゲートを接続したトランジスタT1、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタT1のソースおよびドレインにそれぞれ接続される第1および第2の保持容量C1,C2を持つメモリ回路を含む。
【選択図】図3
Description
例えば静止画表示や、全画素の輝度が隣接フレーム間で維持されるような動画表示では、全データ信号を常にフレーム期間単位に画素に送出する必要がない。このようなことから長時間に渡って駆動電圧を保持する画素メモリを各画素に付加し、輝度を変化させる必要が生じた場合や、輝度を変化させずに駆動電圧の極性を反転する必要が生じた場合のみデータ信号を更新するようにしてその送出頻度を低下させる手法が提案されている。ただし、従来、画素メモリは一般に1bit程度であり、フルカラー画像を表示するための中間階調を得るには不十分である。
(1)各画素の画素メモリを複数bitの構成にしてADC(Analog-Digital Converter)およびDACを画素メモリに付加する。
(2)各画素を複数の副画素により構成して白表示面積の比を変化させる。
(3)各画素に対して時分割変調を行って白表示期間の割合を変化させる。
(1)、(2)の構成は小さな画素サイズで実現することが困難であり、(3)の構成はフリッカ(ちらつき)が生じやすいなど多階調化に際して多くの問題がある。これを解決するには画素メモリにアナログ駆動電圧を保持する機能を持たせればよい。
画素内にこのキャパシタを導入する場合には、キャパシタ内の電荷をキャンセルせずにアナログ駆動電圧を出力するような回路構成が必要となる。また、液晶表示装置では、同極性の電圧が長時間に渡って液晶層に印加されると、例えば抵抗率が減少するような液晶材料の劣化現象が起きる。従って、液晶寿命の観点から極性反転駆動が必要になり、信号線を介して供給されるデータ信号の電圧(Vdata)に対して、逆極性の電圧(-Vdata)も保持し画素電極にフレーム期間毎に交互に供給することが望ましい。
また、液晶寿命の観点から極性反転駆動が必要になり、データ信号の電圧(Vdata)に対して、逆極性の電圧(-Vdata)も保持し、それらを画素電極にフレーム期間毎に交互に供給しなければならない点である。
図1はこの液晶表示装置100の概略的な回路構成を示し、図2はこの液晶表示装置100の概略的な断面構造を示す。
この液晶表示装置100は、液晶表示パネル101およびこの液晶表示パネル101を制御する液晶コントローラ102を備える。液晶表示パネル101は、例えば液晶層LQがアレイ基板ARおよび対向基板CT間に保持される構造を有し、液晶コントローラ102は液晶表示パネル101から独立した駆動回路基板PCB上に配置される。
液晶コントローラ102は、例えば外部から供給されるデジタル映像信号VIDEOおよび同期信号を受取り、垂直走査制御信号YCT、水平走査制御信号XCT、極性制御信号POL等を発生する。垂直走査制御信号YCTは走査線駆動回路103に供給される。
水平走査制御信号XCTは映像信号と共に信号線駆動回路104に供給される。極性制御信号POLは複数の画素駆動部PXに共通に供給される。
走査信号は各走査線12に1水平走査期間(1H)だけ供給される。
信号線駆動回路104は水平走査制御信号XCTによって制御され、1走査線12が走査信号により駆動される各水平走査期間において入力される映像信号VIDEOの直並列変換およびデジタルアナログ変換を行って1行分のデータ信号Vdataを複数の信号線20にそれぞれ供給する。
アレイ基板AR上で、各走査線12は互いに平行して行方向に伸びるように配置された正極性および負極性の第1副走査線11+、11-、第2副走査線12+、12-により構成される。また、極性制御線13、正極性および負極性の電源線14+、14-、接地線15が互いに平行して行方向に伸びるように配置されている。
ここで、VTnをNチャネルトランジスタ、VTpをPチャネルトランジスタのしきい値電圧とする。トランジスタがNチャネルの場合、ゲート電位をソースより高くすればオンとなり、Pチャネルの場合、ゲート電位をソースより低くすればオンとなる。そのため、ゲート電圧を+VDD+VTn、-VDD-VTp以上にすると、トランジスタT2、T3はオンになるが、このときのゲート電位がソースより高い(または低い)ので、トランジスタT2、T3のソース電位はゲート電位より高く(または低く)なろうとするが、電源電圧以上(または以下)にはならないので、このときの初期電圧は+Vpi=+VDD、-Vmi=-VDDとなる。
従って、初期電圧+Vpi、-Vmiの値によって駆動電圧+Vp、-Vmが異なり、NチャネルトランジスタとPチャネルトランジスタのしきい値電圧VTn、VTpの絶対値が等しければ問題はないが、異なる場合は整合させるための対策が必要になる。なお、第1および第2の保持容量C1、C2に保持する駆動電圧をデータ信号電圧と同じ+Vp=+Vdata、-Vm=-Vdataとしたい場合はトランジスタT1のゲートに+Vdataよりしきい値電圧VTp分だけ小さい電圧+Vdata-VTpを加えればよい。また、トランジスタT1にNチャネルトランジスタを用いる場合は、ゲートに負極性のデータ信号電圧-Vdataを加えることで同様の結果が得られる。
この駆動電圧は、トランジスタT6、T7の後段でしきい値電圧VTn、VTp分だけ電圧が降下し、+Vp=+Vdata+VTp-VTn、-Vm=-Vdata-VTp+VTp=-Vdataとなる。従って、NチャネルトランジスタとPチャネルトランジスタのしきい値電圧VTn、VTpを等しく設計してVTn=VTpとすると、駆動電圧+Vp=+Vdata、-Vm=-Vdataとなり、データ信号電圧と絶対値が等しい正極性および負極性の駆動電圧が得られる。
その結果、画素電極PEと対向電極CEに挟持された液晶層LQを形成する液晶材料の劣化を防止することができる。
図5は図3に示す画素駆動部PXの第1変形例の等価回路を示す。図3と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。NチャネルトランジスタとPチャネルトランジスタのしきい値電圧VTn、VTpが異なる場合には、図5に示すように、図3の回路構成にNチャネルトランジスタT10、T12の回路とPチャネルトランジスタT11の回路を接続することにより同様の結果が得られる。トランジスタT10はソースがトランジスタT4のドレインに接続され、トランジスタT10のゲートとドレインがトランジスタT2のドレインに接続されている。トランジスタT12はソースがトランジスタT7のドレインに接続され、トランジスタT12のゲートとドレインがトランジスタT9のドレインに接続されている。トランジスタT11はソースがトランジスタT6のソースに接続され、トランジスタT11のゲートとドレインがトランジスタT8のソースに接続されている。
すなわち、トランジスタT2、T3のゲートに電源電圧よりしきい値電圧以上大きい電圧を加えて第1および第2の保持容量C1、C2に初期電圧+Vpi=+VDD、-Vmi=-VDDを保持した状態でトランジスタT4、T5をオン・オフすると、NチャネルトランジスタT10の後段でしきい値電圧VTn分だけ昇圧し、第1および第2の保持容量C1、C2に駆動電圧+Vp=+Vdata+VTp+VTn、-Vm=-Vdata-VTp-VTnが保持される。
次に、駆動電圧はNチャネルトランジスタT6とPチャネルトランジスタT7の後段でしきい値電圧VTn、VTp分だけ降圧し、それぞれ+Vp=+Vdata+VTp、-Vm=-Vdata-VTnとなる。
次に、駆動電圧はPチャネルトランジスタT11とNチャネルトランジスタT12の後段でしきい値電圧VTp、VTn分だけ降圧し、それぞれ+Vp=+Vdata、-Vm=-Vdataとなる。以上により、データ信号電圧と絶対値が等しい正極性および負極性の駆動電圧が得られる。
図6は図3に示す画素駆動部PXの第2変形例の等価回路を示す。図3と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。今回走査する行に正極性および負極性パルスP2+、P2-を供給するタイミングが次に走査する行に正極性および負極性パルスP1+、P1-を供給するタイミングと同じなので、図6に示すように、トランジスタT4、T5のゲートに接続する正極性および負極性の第2副走査線12+、12-は、次に走査する行の正極性および負極性の第1副走査線11+、11-で代用することにより省略できる。
図7は図3に示す画素駆動部PXの第3変形例の等価回路を示す。図3と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。1行前の正極性および負極性の第1副走査線11+、11-は、次の画素データの書き換え時期がくるまで使用されることがないので、図7に示すように、第1および第2の保持容量C1、C2を接地する接地線15は、1行前の正極性および負極性の第1副走査線11+、11-で代用することにより省略できる。
図8は図3に示す画素駆動部PXの第4変形例の等価回路を示す。図3と同一部分には、同一参照符号を付与し、重複する詳細な説明を省略する。図8に示すように、正極性のパルスP1+を負極性のパルスP1-に変換するインバータ回路とクランプ回路で構成するパルス整形部30を設けることにより、トランジスタT3のゲートに接続する負極性の第1副走査線11-は、パルス整形部30の出力側配線11´-で代用することにより省略できる。
また、両極性の駆動電圧を画素メモリに保持してそれを画素電極にフレーム期間毎に交互に供給することによって、長寿命の液晶表示装置などのメモリ回路、表示回路、および表示装置に適用できる。
12+、12- 第2副走査線
12 走査線
13 極性制御線
14 電源線
15 接地線
20 信号線
30 パルス整形部
100 液晶表示装置
101 液晶表示パネル
102 液晶コントローラ
103 走査線駆動回路
104 信号線駆動回路
AR アレイ基板
C1、C2 保持容量
CE 対向電極
CT 対向基板
DP 表示領域
GL ガラス板
LQ 液晶層
P 液晶表示素子
P1〜P3 パルス
PCB 駆動回路基板
PE 画素電極
PX 画素駆動部
T1〜T12 トランジスタ
Claims (23)
- データ信号を入力するようにゲートを接続した第1のトランジスタと、データ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージして前記第1のトランジスタのソースおよびドレインにそれぞれ接続される第1および第2の保持容量を備えるメモリ回路。
- 前記第1および第2の保持容量を前記正および負の電源電圧を供給する正極性および負極性電源線にそれぞれ接続し、続いて前記第1および第2の保持容量を前記トランジスタのソースおよびドレインにそれぞれ接続するスイッチ回路を備える請求項1に記載のメモリ回路。
- 前記第1および第2の保持容量に保持された前記正極性および負極性のアナログ駆動電圧を出力する出力回路を備える請求項1に記載のメモリ回路。
- 前記第1のトランジスタはPチャネルトランジスタまたはNチャネルトランジスタのいずれかである請求項1に記載のメモリ回路。
- 前記スイッチ回路は前記正極性電源線と前記第1の保持容量との間に接続された第2のトランジスタ、前記負極性電源線と前記第2の保持容量との間に接続された第3のトランジスタ、前記第1のトランジスタのソースと前記第1の保持容量との間に接続された第4のトランジスタ、前記第1のトランジスタのドレインと前記第2の保持容量との間に接続された第5のトランジスタを含み、前記第2および第3のトランジスタは前記正および負の電源電圧を前記第1および第2の保持容量にそれぞれ設定するために一時的に導通するように制御され、前記第4および第5のトランジスタは前記データ信号を正極性および負極性のアナログ駆動電圧として前記第1および第2の保持容量にそれぞれ保持させるために前記第2および第3のトランジスタよりも遅れて一時的に導通するように制御される請求項2に記載のメモリ回路。
- 前記出力回路は前記第1および第2の保持容量にそれぞれゲートを接続した第6および第7のトランジスタ、一端において前記第6のトランジスタを介して前記正極性電源線に接続され他端において第1の負荷に接続される第8のトランジスタ、および一端において前記第7のトランジスタを介して前記負極性電源線に接続され他端において第2の負荷に接続される第9のトランジスタを含み、前記第8および第9のトランジスタの導通が制御される請求項3に記載のメモリ回路。
- 請求項5に記載の第1、第3、および第5のトランジスタ、および請求項6に記載の第7および第9のトランジスタはPチャネルトランジスタであり、請求項5に記載の第2および第4のトランジスタ、および請求項6に記載の第6および第8のトランジスタはNチャネルトランジスタであるメモリ回路。
- 請求項7に記載のPチャネルトランジスタの閾値電圧とNチャネルトランジスタの閾値電圧とは絶対値において異なり、請求項5に記載のスイッチ回路がさらに第1の保持容量および第4のトランジスタ間に接続される第10のトランジスタを含み、請求項6に記載の出力回路が第6のトランジスタおよび第8のトランジスタ間に接続される第11のトランジスタ、および第7のトランジスタおよび第9のトランジスタ間に接続される第12のトランジスタを含み、前記第10、第11および第12のトランジスタは前記正極性の駆動電圧と前記負極性の駆動電圧とを絶対値において等しくするように前記閾値の絶対値の差を補償する電圧降下用に設けられたNチャネルトランジスタ、Pチャネルトランジスタ、およびNチャネルトランジスタであるメモリ回路。
- 前記第1および第2の負荷は液晶材料が一対の電極間に挟持される構造を有する共通の液晶表示素子である請求項6に記載のメモリ回路。
- 液晶材料が一対の電極間に挟持される構造を有する液晶表示素子と、データ信号を入力するようにゲートを接続した第1のトランジスタ、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージして前記第1のトランジスタのソースおよびドレインにそれぞれ接続される第1および第2の保持容量を持つメモリ回路と、第1および第2の保持容量に保持された正極性および負極性のアナログ駆動電圧を交互に前記液晶表示素子に印加する出力回路とを備える表示回路。
- 前記メモリ回路は前記第1および第2の保持容量を前記正および負の電源電圧を供給する正極性および負極性電源線にそれぞれ接続し、続いて前記第1および第2の保持容量を前記第1のトランジスタのソースおよびドレインにそれぞれ接続するスイッチ回路を含む請求項10に記載の表示回路。
- マトリクス状に配置される複数の液晶表示素子と、複数の液晶表示素子の行に沿って配置される複数の走査線と、複数の液晶表示素子の列に沿って配置される複数の信号線と、これら走査線および信号線の交差位置近傍にそれぞれ配置され各々少なくとも1走査線からの制御よって1信号線からデータ信号を取り込み、このデータ信号を1液晶表示素子に出力する複数の画素駆動部とを備え、各画素駆動部は1信号線にゲートを接続した第1のトランジスタ、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージして前記第1のトランジスタのソースおよびドレインにそれぞれ接続される第1および第2の保持容量を持つメモリ回路を含む表示装置。
- 前記メモリ回路は前記第1および第2の保持容量を前記正および負の電源電圧を供給する正極性および負極性電源線にそれぞれ接続し、続いて前記第1および第2の保持容量を前記第1のトランジスタのソースおよびドレインにそれぞれ接続するスイッチ回路を含む請求項12に記載の表示装置。
- 前記メモリ回路はさらに前記第1および第2の保持容量に保持された前記正極性および負極性のアナログ駆動電圧を出力する出力回路を含む請求項12に記載の表示装置。
- 前記スイッチ回路は前記正極性電源線と前記第1の保持容量との間に接続された第2のトランジスタ、前記負極性電源線と前記第2の保持容量との間に接続された第3のトランジスタ、前記第1のトランジスタのソースと前記第1の保持容量との間に接続された第4のトランジスタ、前記第1のトランジスタのドレインと前記第2の保持容量との間に接続された第5のトランジスタを含み、前記第2および第3のトランジスタは前記正および負の電源電圧を前記第1および第2の保持容量にそれぞれ設定するために一時的に導通するように制御され、前記第4および第5のトランジスタは前記データ信号を正極性および負極性のアナログ駆動電圧として前記第1および第2の保持容量にそれぞれ保持させるために前記第2および第3のトランジスタよりも遅れて一時的に導通するように制御される請求項13に記載の表示装置。
- 請求項12に記載の各走査線は1水平走査期間において請求項15に記載の第2および第3のトランジスタを導通させる正極性パルスおよび負極性パルスを走査信号として供給する正極性および負極性の第1副走査線と、前記1水平走査期間に続く1水平走査期間において前記第4および第5のトランジスタを導通させる正極性パルスおよび負極性パルスを走査信号として供給する正極性および負極性の第2副走査線を含む表示装置。
- 前記正極性および負極性の第2副走査線は次行の液晶表示素子に対する正極性および負極性の第1副走査線と共通である請求項16に記載の表示装置。
- 請求項16記載の正極性および負極性の第1副走査線は次行の液晶表示素子に対する請求項13に記載の各メモリ回路の第1および第2の保持容量に接地線としてそれぞれ接続される表示装置。
- 前記スイッチ回路は前記第2および第3のトランジスタの一方のゲートに印加されるゲートパルスの極性を反転して前記第2および第3のトランジスタの他方のゲートに印加するパルス整形回路を含む請求項15に記載の表示装置。
- 前記出力回路は前記第1および第2の保持容量にそれぞれゲートを接続した第6および第7のトランジスタ、一端において前記第6のトランジスタを介して前記正極性電源線に接続され他端において第1の負荷に接続される第8のトランジスタ、および一端において前記第7のトランジスタを介して前記負極性電源線に接続され他端において第2の負荷に接続される第9のトランジスタを含み、前記第8および第9のトランジスタの導通が制御される請求項14に記載の表示装置。
- 請求項15に記載の第1、第3、および第5のトランジスタ、および請求項20に記載の第7および第9のトランジスタはPチャネルトランジスタであり、請求項15に記載の第2および第4のトランジスタ、および請求項20に記載の第6および第8のトランジスタはNチャネルトランジスタである表示装置。
- 請求項21に記載のPチャネルトランジスタの閾値電圧とNチャネルトランジスタの閾値電圧とは絶対値において異なり、請求項15に記載のスイッチ回路がさらに前記第1の保持容量および第4のトランジスタ間に接続される第10のトランジスタを含み、請求項20に記載の出力回路が第6のトランジスタおよび第8のトランジスタ間に接続される第11のトランジスタ、および第7のトランジスタおよび第9のトランジスタ間に接続される第12のトランジスタを含み、前記第10、第11および第12のトランジスタは前記正極性の駆動電圧と前記負極性の駆動電圧とを絶対値において等しくするように前記閾値の絶対値の差を補償する電圧降下用に設けられたNチャネルトランジスタ、Pチャネルトランジスタ、およびNチャネルトランジスタである表示装置。
- 請求項12に記載の各液晶表示素子は液晶材料が一対の電極間に挟持される構造を有する液晶画素であり、請求項20に記載の第1および第2の負荷は共通の液晶表示素子である表示装置。
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