以下、本発明の実施の形態について図面を参照して説明する。
<1:第1実施形態>
はじめに、本発明の第1実施形態に係る電気光学装置について説明する。この電気光学装置は、電気光学物質として液晶を用いて、その電気光学的な変化により所定のカラー表示を行う透過型の液晶表示装置である。
<1−1:全体構成>
まず、この電気光学装置の全体構成について、図1(a)および図1(b)を参照して説明する。ここで、図1(a)は、この電気光学装置の構成を示す斜視図であり、図1(b)は、図1(a)におけるA−A´線の断面図である。
これらの図に示されるように、電気光学装置100は、各種素子や画素電極118等が形成された素子基板101と、対向電極108等が設けられた対向基板102とが、スペーサ103を含むシール材104によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に電気光学物質として例えばTN(Twisted Nematic)型の液晶105が封入された構成となっている。
なお、素子基板101には、本実施形態では、ガラスや、半導体、石英などが用いられるが、不透明な基板を用いても良い。ただし、素子基板101に、不透明な基板を用いる場合には、透過型ではなく反射型として用いる必要がある。また、シール材104は、対向基板102の周辺に沿って形成されるが、液晶105を封入するために一部が開口している。このため、液晶105の封入後に、その開口部分が封止材106によって封止されている。
次に、素子基板101の対向面であって、シール材104の外側一辺に位置する領域150aには、階調データを列方向に供給するための回路が後述するように形成されている。さらに、この一辺の外周部分には、複数の実装端子107が形成されて、外部回路から各種信号を入力する構成となっている。
また、この一辺に隣接する2辺に位置する領域130aには、それぞれ書込制御信号や、サブフィールドを特定するための信号など出力する回路が形成されて、行方向の両側から画素に供給する構成となっている。なお、行方向に供給される各種信号の遅延が問題にならないのであれば、これらの信号を出力する回路を片側1個の領域130aのみに形成する構成でも良い。また、残りの一辺には、2個の領域130aに形成される回路において共用される配線(図示省略)などが設けられる。
一方、対向基板102に設けられる対向電極108は、素子基板101との貼合部分における4隅のうち、少なくとも1箇所に設けられた銀ペースト等などの導通材によって、素子基板101に形成された実装端子107と電気的に接続されて、電圧LCcomが印加される構成となっている。
ほかに、対向基板102には、特に図示はしないが、画素電極118と対向する領域に、必要に応じて着色層(カラーフィルタ)が設けられる。ただし、後述するプロジェクタのように色光変調の用途に適用する場合、対向基板102に着色層を形成する必要はない。また、着色層を設けると否かとにかかわらず、光のリークによるコントラスト比の低下を防止するために、画素電極118と対向する領域以外の部分には遮光膜が設けられている(図示省略)。
また、素子基板101および対向基板102の対向面には、液晶105における分子の長軸方向が両基板間で約90度連続的に捻れるようにラビング処理された配向膜が設けられる一方、その各背面側には配向方向に沿った方向に吸収軸が設定された偏光子がそれぞれ設けられる。これにより、液晶容量(画素電極118と対向電極108との間において液晶105を挟持してなる容量)に印加される電圧実効値がゼロであれば、透過率が最大になる一方、電圧実効値が大きくなるにつれて、透過率が徐々に減少して、ついには透過率が最小になる(ノーマリーホワイトモード)。
なお、配向膜や偏光子などについては、本件とは直接関係しないので、その図示については省略することにする。また、図1(b)においては、対向電極108や、画素電極118、実装端子107などには厚みを持たせているが、これは、位置関係を示すための便宜的な措置であり、実際には、基板の厚みに対して無視できるほどに薄い。
<1−2:電気的構成>
次に、本実施形態に係る電気光学装置の電気的な構成について説明する。図2は、この電気的な構成を示すブロック図である。
この図に示されるように、R(赤)、G(緑)、B(青)の画素120が、X(行)方向およびY(列)方向にわたって、マトリクス状に配列している。これのうち、列方向において相隣接するR、G、Bの画素(サブ画素と呼ぶ場合もある)120の3個が略正方形状の1ドット(画素と呼ぶ場合もある)を構成している。なお、この電気光学装置の解像度は、説明の便宜上、縦mドット×横nドットとする。また、この電気光学装置にあって、ひとつの色の画素120は、6ビットの階調データにしたがって64(=26)階調の表示を行うものとする。したがって、この電気光学装置では、1ドットについてみれば、26万色(=26×3)のカラー表示が行われることになる。
さて、画素120の各々は、行方向および列方向に形成されている種々の信号線の交差部分に対応して、それぞれ設けられている。そこで次に、これらの信号線に供給される各種信号について説明する。
まず、行方向に延在する信号線に供給される信号について説明する。
第1に、書込制御信号GWRT1、GWRT2、…、GWRTmは、垂直走査期間の最初に供給される転送開始パルスYspを、行毎に設けられるシフトレジスタ(SR)130によって、図6に示されるように、クロック信号Yclkの立ち下がりおよび立ち上がりで順次シフトしたものである。
第2に、サブフィールド選択信号GSEL1〜GSEL6は、現時点におけるサブフィールドを示すデータsfcを、デコーダ(sf−D)132によってデコードしたものであって、図7に示されるように、当該時点におけるサブフィールドに応じて、いずれか1つのみが排他的にHレベルになるものである。そして、サブフィールド選択信号GSEL1〜GSEL6は、本実施形態では、各行について共通に供給されている。
ここで、サブフィールドとは、図7に示されるように、1フィールド(フレーム)を、階調データのビット数である「6」つに分割するとともに、該階調データのビット重みに対応した期間に設定したものである。すなわち、サブフィールドsf6、sf4、sf3、sf2、sf2およびsf1は、それぞれ階調データの最上位ビット、2位ビット、3位ビット、4位ビット、5位ビットおよび最下位ビットに対応するものである。
したがって、現時点におけるサブフィールドが、例えば階調データの3位ビットに対応するサブフィールドsf3であれば、サブフィールド選択信号GSEL3のみがHレベルになり、他のサブフィールド選択信号GSEL1、GSEL2およびGSEL4〜GSEL6はLレベルになる。
第3に、スイッチング制御信号GFBは、各行について共通に供給される信号であり、例えば図7に示されるように、サブフィールドsf1〜sf6の先頭タイミングにおいてのみLレベルになるものである。
第4に、定電位信号STGは、後述する保持素子C1〜C6(図3参照)の共通接地線に供給される信号であり、時間的に一定の電位の信号である。
第5に、オフ表示信号Vwtは、この信号が画素120における画素電極118に印加されると、該画素120がオフ表示になる、という時間的に一定電位の電圧の信号である。上述したように、本実施形態では、ある画素において液晶容量に印加される電圧実効値がゼロであれば、該画素は最大透過率のオフ表示になるので、オフ表示信号Vwtの電圧は、対向電極108に印加される電圧LCcomと略等しい関係にある。
第6に、VddおよびVssは、それぞれ電源の高位側電位Vddおよび低位側電位Vssであり、後述する画素120におけるインバータの電源電位として用いられるため、各行について共通に供給される。
第7に、オン表示信号Vbkは、この信号が画素120における画素電極118に印加されると、該画素120が最小透過率のオン表示になる電圧の信号である。このオン表示信号Vbkは、オフ表示信号Vwtに対して互いに電圧差が等しく、かつ、オフ表示信号Vwtによりも高位側(正極側)のオン表示信号Vbk(+)および低位側(負極側)のオン表示信号Vbk(-)を、図7に示されるように1フィールドの開始タイミングにおいて、1フィールド毎に交互に、図2におけるVbkセレクタ134によって選択したものである。すなわち、Vbkセレクタ134は、1フィールド毎にレベル反転する信号FLDにしたがって、高位側のオン表示信号Vbk(+)、または、低位側のオン表示信号Vbk(-)のいずれかを選択して、オン表示信号Vbkとして出力するものである。
続いて、列方向に延在する信号線に供給される信号について説明する。画素120に対し、列方向には、階調データのビットDT1〜DT6が供給されるので、このための構成について詳述することにする。
まず、図2において、シフトレジスタ(SR)150は、1ドットを構成する3列毎に設けられ、水平走査期間の最初に供給される転送開始パルスXspを、クロック信号Xclkの立ち下がりおよび立ち上がりで順次シフトして、サンプリング信号Xs1、Xs2、…、Xsnとして出力するものである。ここで、サンプリング信号Xs1、Xs2、…、Xsnは、図6に示されるように、互いにパルス幅が重複しないように出力される。
さて、シフトレジスタ150の出力側には、RGBの各々に対応するスイッチ152が設けられている。そして、一般的にサンプリング信号Xsj(jは、1≦j≦nを満たす整数)がHレベルになると、対応する3個のスイッチ152がオンして、それぞれ階調データDR、DG、DBをサンプリングする構成となっている。ここで、階調データDR、DG、DBは、それぞれR、G、Bの画素120の濃度を指示する6ビットのデータであって、外部から所定のタイミングで順次供給されるものである。
次に、スイッチ152の出力側には、第1ラッチ回路(L)154が設けられている。この第1ラッチ回路154は、それに対応するスイッチ152によってサンプリングされた階調データをラッチするものである。さらに、第1ラッチ回路154の出力側には、各列に対応してスイッチ156が設けられて、第1ラッチ回路152によってラッチされた階調データを、ラッチパルスLPにしたがって一斉にサンプリングする。
そして、スイッチ156によってサンプリングされた階調データは、各列に対応して設けられる第2ラッチ回路(L)158によりラッチされて、このラッチされた階調データのビットDT1〜DT6が、画素120に対して列方向に供給される構成となっている。
<1−2−1:画素構成>
次に、画素120の詳細について説明する。ここで、図3は、i行j列に位置するドットのうち、ある1つの色に対応する画素の構成を示す回路図である。なお、i、jは、RGBの画素120により構成されるドットの位置を、m行n列のマトリクスにおいて一般的に表記するためのものであり、iは、1≦i≦mを満たす整数であり、jは、1≦j≦nを満たす整数である。
さて、画素120には、i行に対応する書込制御信号GWRTiが供給される信号線と、j列目のドットのうち、着目した1つの色に対応する階調データのビットDT1〜DT6が供給される信号線との交差部分に、第1転送スイッチと保持素子とからなるメモリ(DRAM)が、それぞれ設けられる。
詳細には、書込制御信号GWRTiが供給される信号線と、階調データのビットDT1が供給される信号線との交差部分には、第1転送スイッチとしてのnチャネル型の薄膜トランジスタ(Thin Film Transistor:以下「TFT」と称する)1211が設けられ、そのゲートが、書込制御信号GWRTiが供給される信号線に接続され、そのソースが、階調データのビットDT1が供給される信号線に接続され、さらに、そのドレインが、保持素子C1の一端に接続されている。同様に、書込制御信号GWRTiが供給される信号線と、階調データのビットDT2〜DT6が供給される信号線との交差部分には、TFT1212〜1216が設けられ、それらのゲートが、書込制御信号GWRTiが供給される信号線にそれぞれ接続され、それらのソースが、階調データのビットDT2〜DT6が供給される信号線にそれぞれ接続され、さらに、そのドレインが、保持素子C2〜C6の一端にそれぞれ接続されている。なお、保持素子C1〜C6の他端は、定電位信号STGが印加される接地線に共通接続されている。
すなわち、書込制御信号GWRTiがHレベルになると、TFT1211〜1216がオンして、それぞれ階調データのビットDT1〜DT6に対応した電荷(電圧)が、それぞれ保持素子C1〜C6に充電される構成となっている。したがって、書込制御信号GWRTiがLレベルになって、TFT1211〜1216がオフしても、保持素子C1〜C6の一端には、ビットDT1〜DT6に対応する電圧が保持され続けるので、一種のメモリとして機能することになる。
次に、保持素子C1の一端は、サブフィールド選択信号GSEL1がHレベルになるとオンするスイッチとしてのnチャネル型TFT1221を介して、ノードAに接続されている。同様に、保持素子C2〜C6の一端は、それぞれサブフィールド選択信号GSEL2〜GSEL6がHレベルになるとオンするTFT1222〜1226を介して、ノードAに共通接続されている。
したがって、TFT1211〜1216は、現時点におけるサブフィールドに対応するものだけがオンするので、保持素子C1〜C6のうち、該サブフィールドに対応するビットを保持するもの1つのみを、選択するセレクタ1220として機能することになる。
さて、ノードAは、インバータ1241の入力端に接続され、さらに、その出力端は、インバータ1243の入力端に接続されている。そして、インバータ1243の出力端は、スイッチング制御信号GFBがHレベルになるとオンする再書込禁止スイッチとしてのnチャネル型TFT1230を介して、ノードAにフィードバックされている。
ここで、スイッチング制御信号GFBは、上述したように、サブフィールドsf5〜sf1の先頭タイミングにおいてのみLレベルになり、それ以外の期間ではHレベルになる信号である。したがって、サブフィールドsf6〜sf1の先頭タイミングでは、TFT1230がオフするので、インバータ1243の出力は、それ以前における出力内容と競合することなく確定し、その直後、TFT1230がオンするので、インバータ1241→インバータ1243→TFT1230という閉ループによってラッチ回路が形成される結果、ノードAにおける論理レベルは、インバータ1243により確定した状態に保持されることになる。
さらに、ノードAにおいて保持された論理レベルの電圧は、TFT1211〜1216のうち、オンしているものを介して、保持素子に再充電される。すなわち、サブフィールドsf6〜sf1の先頭タイミングにおいて、保持素子C1〜C6のいずかから、セレクタ1220を介して読み出されたメモリの内容は、その直後におけるTFT1230のオンによって保持された出力状態に、再ライトされることになる。
一方、インバータ1241の出力端は、また、相補型スイッチ(トランスミッションゲート)1251を構成するnチャネル型TFTのゲート、および、相補型スイッチ1253を構成するpチャネル型TFTのゲートにそれぞれ接続されている。さらに、インバータ1243の出力端は、相補型スイッチ1251を構成するpチャネル型TFTのゲート、および、相補型スイッチ1253を構成するnチャネル型TFTのゲートにそれぞれ接続されている。
ここで、相補型スイッチ1251の入力端は、オフ表示信号Vwtが供給される信号線に接続され、相補型スイッチ1253の入力端は、オン表示信号Vbkが供給される信号線に接続される一方、相補型スイッチ1251、1253の出力端は、画素電極118に共通接続されている。これにより、ノードAがLレベルであれば、相補型スイッチ1251のみがオンするので、画素電極118にはオフ表示信号Vwtが印加される一方、ノードAがHレベルであれば、相補型スイッチ1253のみがオンするので、画素電極118にはオン表示信号Vbkが印加されることになる。
なお、画素電極118は、ITO(Indium Tin Oxide:インジウム錫酸化物)などの透明薄膜金属などからなる。また、上述したように画素電極118と、電圧LCcomが印加される対向電極108との間には、電気光学物質たる液晶105が挟持されて、これにより液晶容量が形成されている。
<1−2−2:実際の画素構成>
続いて、上述した画素120の実際的な構成について説明する。ここで、図4は、素子基板101の対向面にあって画素120の構成を示す平面図であり、図5は、図4に示される構成の等価回路を示す図である。
まず、図4において、最下層は、例えばTFTの半導体層である。また、第2層は、例えばアルミニウムなどの導電層であり、TFTのゲート電極と、X方向に延在して形成される信号線とに大別される。すなわち、最下層の半導体層と、第2層の導電層とが交差する部分が、TFTのチャネル領域となる。続いて、第3層は、例えばアルミニウム層であり、TFTのソース、ドレインに接続するための配線と、列方向に延在して形成される信号線とに大別される。なお、互いに異なる層からなる配線同士の接続、または、TFTのソース/ドレインと配線との接続は、図4において「×」印で示されるコンタクトホールを介して行われる。
また、各メモリを構成する保持素子C1〜C6は、それぞれTFT1211〜1216の半導体層のうち、ドレイン領域を、定電位信号STGが供給される信号線と交差する部分下方において拡大して、低抵抗化するとともに、その表面を二酸化珪素などの絶縁膜で覆うことにより形成されている。すなわち、保持素子C1〜C6は、TFT1211〜1216の半導体層におけるドレイン領域の低抵抗化部分を一端の電極とし、定電位信号STGが供給される信号線を他端の電極として、両電極の間において該絶縁膜を挟持した構成となっている。
ここで、本実施形態に係る電気光学装置は、上述したように透過型の液晶表示装置であるので、図4において、配線や半導体層が形成されていない部分が、光の透過領域として機能することになる。なお、図4において、配線層のうち、最上層に位置する画素電極118については、説明の便宜上、図示を省略しているが、相補型スイッチ1251、1253において共通な出力配線に設けられるコンタクトホール1260を介して接続される構成となっている。また、図3におけるインバータ1241、1243は、実際には、図4または図5に示されるように、電源の高位側電位Vddと低位側電位Vssとの間において、pチャネル型TFTとnチャネル型TFTとを直列接続した相補型の構成となっている。
なお、画素120におけるTFTは、図1における領域130aや、領域150aに形成される回路の構成素子と共通のプロセスで形成される。このように形成すると、周辺回路を別基板上に形成して外付けするタイプの電気光学装置と比較して、装置全体の小型化や低コスト化を図る上で有利となる。
<1−3:動作>
次に、上述した構成に係る電気光学装置の動作について説明する。この電気光学装置は、画素120のメモリに階調データのビットを書き込む動作と、メモリに記憶されたビットに応じて画素電極118にオン表示信号Vbkまたはオフ表示信号Vwtの電圧を印加するとともに、メモリに再ライトする動作とに大別される。ここで、両動作は、後述するように同期していても構わないが、必ずしも同期する必要はなく、各々独立しても実行可能である。そこで以下、両動作を分けて説明することにする。
<1−3−1:書込動作>
まず、画素120におけるメモリの各々に、対応する階調データのビットをそれぞれ書き込む書込動作について説明する。図6は、この書込動作を説明するためのタイミングチャートである。
この図に示されるように、垂直走査期間の最初に供給される転送開始パルスYspが、シフトレジスタ130(図2参照)により、クロック信号Yclkの立ち上がりおよび立ち下がりにしたがってシフトされて、水平走査期間1H毎に、排他的にHレベルになる書込制御信号GWRT1、GWRT2、…、GWRTmとして出力される。なお、書込制御信号GWRT1、GWRT2、…、GWRTmのいずれかがHレベルになる期間において、スイッチング制御信号GFBは、強制的にLレベルにされる(図示省略)。
ここで、1行目の書込制御信号GWRT1がHレベルになる期間について着目すると、該期間に先んじて、1行1列、1行2列、…、1行n列のドットに対応する階調データDR、DG、DBが順番に供給される。このうち、1行1列のドットに対応する階調データDR、DG、DBが供給されるタイミングにおいて、シフトレジスタ150から出力されるサンプリング信号Xs1がHレベルになると、1列目のドットに対応する3個のスイッチ152のオンにより、当該階調データが、同じく1列目のドットに対応する3個の第1ラッチ回路154にそれぞれラッチされる。
次に、1行2列のドットに対応する階調データDR、DG、DBが供給されるタイミングにおいて、サンプリング信号Xs2がHレベルになると、2列目のドットに対応する3個のスイッチ152のオンにより、当該階調データが、同じく2列目のドットに対応する3個の第1ラッチ回路154にそれぞれラッチされ、以下同様にして、1行n列のドットに対応する階調データDR、DG、DBが、n列目のドットに対応する3個の第1ラッチ回路154にそれぞれラッチされる。これにより、1行目に位置するn個のドットに対応する階調データが、それぞれ1列目、2列目、…、n列目に対応する第1ラッチ回路154に、RGBの色毎にそれぞれラッチされることになる。
続いて、ラッチパルスLPが出力されると、それぞれ1列目、2列目、…、n列目に対応する第1ラッチ回路154にそれぞれラッチされた階調データが、スイッチ156のオンにより、それぞれに対応する第2ラッチ回路158に、一斉にラッチされて、RGBの色毎に、ビットDT1〜DT6として出力されることになる。
そして、この出力タイミングに一致して、書込制御信号GRTW1がHレベルになるので、1行目に位置する画素120にあっては、TFT1211〜1216がオンする結果、保持素子C1〜C6には、それぞれビットDT1〜DT6に応じた電荷(電圧)が充電されることになる。以下同様な動作が、2行目、3行目、…、m行目に位置する画素120に対して線順次的に行われる。これにより、すべての画素120における保持素子C1〜C6には、それぞれ該画素に対応する階調データのビットDT1〜DT6に応じた電荷が充電されて、各メモリに、ビットDT1〜DT6がそれぞれ書き込まれることになる。
<1−3−2:表示リフレッシュ動作>
次に、上述した書込動作によって画素120の各メモリにそれぞれ保持されたビットDT1〜DT6のうち、現時点におけるサブフィールドに対応するビットを読み出して、該ビットに応じた電圧を画素電極118に印加するとともに、該ビットを、読み出したメモリに再ライトする表示リフレッシュ動作について説明する。図7は、この表示リフレッシュ動作を説明するためのタイミングチャートである。
まず、1フィールドのうち、最初のサブフィールドsf6では、サブフィールド選択信号GSEL6のみがHレベルになる。このため、各画素120のセレクタ1220においては、TFT1216(図3参照)のみがオンするので、ノードAは、保持素子C6の一端に保持された電圧と略等しくなる。
ここで、サブフィールドsf6の先頭タイミングでは、スイッチング制御信号GFBがLレベルになるので、インバータ1243の出力は、以前における出力状態とは無関係に、ノードAと同一の論理レベルになる。また、画素電極118には、ノードAがLレベルであれば、相補型スイッチ1251のオンによりオフ表示信号Vwtの電圧が印加される一方、ノードAがHレベルであれば、相補型スイッチ1253のオンによりオン表示信号Vbkの電圧が印加されることになる。
この後、一定の時間が経過して、スイッチング制御信号GFBがHレベルになると、インバータ1243の出力が、ノードAたるインバータ1241の入力にフィードバックされるので、ノードAの論理レベルは、インバータ1243により確定した出力状態に保持されることになる。すなわち、インバータ1243の出力は、ノードAの論理レベルをラッチしたものとなる。そして、ラッチされた論理レベルは、TFT1216を介して保持素子C6に再充電される一方、引き続き画素電極118には、ラッチされた論理レベルに応じてオフ表示信号Vwtまたはオン表示信号Vbkの電圧が印加されることになる。
続いて、1フィールドのうち、2番目のサブフィールドsf5では、サブフィールド選択信号GSEL5のみがHレベルになるので、各画素120のセレクタ1220においては、TFT1215のみがオンする結果、ノードAは、保持素子C5の一端に保持された電圧と略等しくなる。以降の動作はサブフィールドsf6における動作と全く同一であり、画素電極118には、保持素子C5の一端電圧、すなわちビットDT5に応じた論理レベルに応じてオフ表示信号Vwtまたはオン表示信号Vbkの電圧が印加されるとともに、保持素子C5の再充電が行われることになる。
以降同様な動作がサブフィールドsf4、sf3、sf2およびsf1において、すべての画素120にて一斉に行われる。すなわち、サブフィールドsf4〜sf1において、各画素120の画素電極118には、保持素子C4〜C1の一端電圧、すなわちビットDT4〜DT1に応じた論理レベルに応じてオフ表示信号Vwtまたはオン表示信号Vbkの電圧が印加されるとともに、保持素子C4〜C1の再充電が行われることになる。
したがって、ある1つの画素120の液晶容量に印加される電圧実効値は、1フィールドを1周期としてみれば、サブフィールドsf6〜sf1毎に印加されるオン表示信号Vbkの電圧を時間的に累算した値になるので、当該値に応じた階調表示が行われることになる。
例えば、ある画素120の保持素子C6〜C1の一端に保持された電圧が、図7に示されるように、それぞれH、H、L、L、H、Lレベルであれば、画素電極118には、同図においてPixで示されるように、サブフィールドsf6、sf5にわたってオン表示信号Vbkが印加され、続くサブフィールドsf4、sf3にわたってオフ表示信号Vwtが印加され、さらに、サブフィールドsf2においてオン表示信号Vbkが印加された後、サブフィールドsf1においてオフ表示信号Vwtが印加されるので、当該液晶容量には6ビットの階調データ(110010)に対応する電圧実効値が印加される結果、当該値に対応する階調表示が行われることになる。さらに、次の1フィールドでは、オン表示信号Vbkとして選択される電圧が、Vbkセレクタ134(図2参照)によって、オフ表示信号Vwtの電位を基準として極性反転したものとされるので、画素120の液晶容量は、2フィールドにて交流駆動されることになる。なお、図7において、画素電極118に印加される電圧Pixについてのハッチングは、オン表示信号Vbkの電圧印加期間を示している。
ところで、セレクタ1220におけるTFT1211〜1216のオン直後にあっては、ラッチ回路の閉ループに位置するTFT1230がオフであるので、保持素子C1〜C6の一端における電位は、インバータ1241への入力に際するチャージシュアリングにより、図7に示されるように、若干降下(上昇)する。ただし、直後に、TFT1230がオンすることにより、インバータ1243の出力(ノードA)の論理レベルに再充電されるので、元のレベルに戻ることになる。
<1−4:第1実施形態のまとめ>
このように、第1実施形態に係る電気光学装置によれば、サブフィールドsf6〜sf1毎に、各画素120におけるメモリに記憶されたビットDT1〜DT6に応じてオフ表示信号Vwtまたはオン表示信号Vbkの電圧が画素電極118に印加され、これにより、1フィールドにわたって液晶容量に印加される電圧実効値が制御されて、階調表示が行われることになる。このため、サブフィールド毎に、画素120のオンまたはオフを指示するビット信号を供給しないで済む。さらに、画素120における各メモリは、転送スイッチとしてTFTと保持素子との組からなるDRAMの構成であるが、1フィールド毎に、対応するサブフィールドにおいて、画素電極118に印加する電圧の選択動作とともに、再ライト(リフレッシュ)が行われる。したがって、静止画を表示する場合には、最初に、当該静止画に対応する階調データを、各画素120におけるメモリに書き込んでしまえば、以降、書込動作を行う必要がなくなるので、書き込みに伴う電力消費を抑えることが可能となる。
なお、第1実施形態では、各行に供給されるオン表示信号Vbkを共通とする構成であったが、この構成では、書込極性が、すべての画素120において同一になるので、いわゆるフリッカが発生する可能性がある。したがって、実際には、Vbkセレクタ134を、奇数行用と偶数行用とに分けるとともに、両者が互いに反対極性のオン表示信号Vbkを出力する構成や、行毎にVbkセレクタを備える構成が望ましい、と考える。
<2:第2実施形態>
さて、上述した第1実施形態にあっては、書込動作において、一般的にi行に対応する書込制御信号GWRTiがHレベルになると、i行に位置する画素120におけるすべてのTFT1211〜1216がオンになる。すなわち、書込制御信号GWRTiがHレベルになると、表示内容を変更する必要のない画素120のTFT1211〜1216についてもオンしてしまうので、この意味において、無駄な書込動作が発生する。
また、上述した第1実施形態では、表示リフレッシュ動作が、サブフィールドsf6〜sf1毎に、各画素120において一斉に行われるので、同時にスイッチングする素子が非常に多くなる。このため、消費電力のピーク値が大きくなるので、第1実施形態に係る電気光学装置では、電源回路の駆動負荷が増大して消費電力が大きくなる傾向にある。
そこで、メモリ内容を変更する必要があるドットに対してのみ階調データを選択的に供給するとともに、電源回路の複雑化を防止した第2実施形態について説明することにする。なお、この第2実施形態に係る電気光学装置の全体構成については、図1に示される第1実施形態と同様であるので、その説明を省略して、電気的な構成から説明することにする。
<2−1:電気的構成>
図8は、本発明の第2実施形態に係る電気光学装置の電気的な構成を示すブロック図である。なお、この第2実施形態については、図2に示される第1実施形態との相違点を中心にして説明し、共通点については説明を省略することにする。
さて、第2実施形態にあって、階調データDR、DG、DBは、第1実施形態のように、すべての画素120について順番に供給されるのではなく、表示内容を変更すべきドットに対応する階調データのみが、行アドレスyADおよび列アドレスxADで特定されて供給される構成となっている。
このため、図8に示されるように、行アドレスデコーダ(yAd−D)140が、ドットの1行毎に設けられる一方、列アドレスデコーダ(xAd−D)160が、ドットの1列毎に設けられている。このうち、一般的にi行に対応する行アドレスデコーダ140は、行アドレスyADが当該i行を示すものであれば、Hレベルになる書込制御信号GWRTiを出力するものである。すなわち、第2実施形態において、書込制御信号GWRTiは、i行に対応するシフトレジスタ130から出力されるのではなく、i行に対応する行アドレスデコーダ140から出力される構成となっている。
一方、本実施形態において、デコーダ(sf−D)132およびVbkセレクタ134は、それぞれ行毎に設けられている。このうち、一般的にi行に対応するデコーダ132は、スイッチ142によってサンプリングされたデータsfcをデコードして、サブフィールドに対応するサブフィールド選択信号GSEL1〜GSEL6を当該行に出力する。
また、i行に対応するVbkセレクタ134は、スイッチ144によってサンプリングされた信号FLDの論理レベルにしたがって、オン表示信号Vbkを選択する。詳細には、i行に対応するVbkセレクタ134は、サンプリングされた信号FLDがHレベルであれば、高位側のオン表示信号Vbk(+)または低位側のオン表示信号Vbk(-)の一方を選択し、サンプリングされた信号FLDがLレベルであれば、他方を選択する。ただし、当該i行に隣接する(i−1)行および(i+1)行に対応するVbkセレクタ134は、サンプリングされた信号FLDがHレベルであれば、高位側のオン表示信号Vbk(+)または低位側のオン表示信号Vbk(-)の他方を選択し、サンプリングされた信号FLDがLレベルであれば、一方を選択する。すなわち、相隣接する行に対応するVbkセレクタ134において選択されるオン表示信号Vbkの極性は、互いに反転した関係となるように設定されている。
なお、スイッチ142、144は、ともにi行に対応するシフトレジスタ130による転送信号YsiがHレベルになるとオンするものであって、前者のスイッチ142は、現時点におけるサブフィールドを示すデータsfcをサンプリングする一方、後者のスイッチ144は、オン表示信号を選択する際の基準となる信号FLDをサンプリングするものである。
また、この第2実施形態にあっては、行毎に、ANDゲート146が設けられる。ここで、一般的にi行に対応するANDゲート146は、同じくi行に対応するシフトレジスタ130による転送信号Ysiと制御信号FBとの論理積信号を、スイッチング制御信号GFBとして当該i行に出力するものである。ここで、制御信号FBは、図11に示されるように、シフトレジスタ130による転送信号Ys1、Ys2、…、Ysmの出力期間であって、クロック信号Yclkの立ち上がりおよび立ち下がり時において一瞬Lレベルになる信号である。
次に、一般的にドットのj列に対応する列アドレスデコーダ160は、列アドレスxADが当該j列を示すものであれば、Hレベルになるサンプリング信号Xsjを出力するものである。すなわち、第2実施形態において、サンプリング信号Xsjは、第1実施形態のようにシフトレジスタ150(図2参照)から出力されるのではなく、j列に対応する列アドレスデコーダ160から出力される構成となっている。
また、本実施形態にあっては、ドットの列毎に、フリップフロップ(FF)162が設けられる。ここで、一般的にj列に対応するフリップフロップ162により出力される信号ffjは、同じくj列に対応して出力されるサンプリング信号Xsjをセットしたものであって、リセット信号RSTによりLレベルにリセットしたものである。
さらに、本実施形態にあっては、ドットの列毎に、ANDゲート164が設けられる。ここで、一般的にj列に対応するANDゲート164は、同じくj列に対応して出力される信号ffjと制御信号TRSとの論理積信号を出力するものであり、本実施形態では、該論理積信号がHレベルであるときに、j列目のドットに対応して設けられる3個のスイッチ156がオンする構成となっている。
一方、j列に対応して出力される信号ffjは、制御信号TRSがHレベルであるときにオンするスイッチ166によってサンプリングされ、さらに、スイッチ166によってサンプリングされた信号ffjが、第3ラッチ回路(L)168によりラッチされて、このラッチされた信号が、書込許可信号DTWjとして、j列目のドットに供給される構成となっている。すなわち、本実施形態にあっては、書込許可信号DTWjが、RGBの画素120の3列毎に(ドットの列毎に)供給される構成となっている。
<2−1−1:画素構成>
次に、第2実施形態における画素120の詳細について説明する。ここで、図9は、i行j列に位置するドットのうち、R(赤)に対応する画素120の構成を示す回路図である。
この図に示されるように、本実施形態におけるRの画素120には、第1実施形態と同様に、i行に対応する書込制御信号GWRTiが供給される信号線と、j列目のドットのうち、Rに対応する階調データDRのビットDT1〜DT6が供給される信号線との交差部分に、第1転送スイッチと保持素子とからなるメモリ(DRAM)が、それぞれ設けられる。
ただし、本実施形態において、書込制御信号GWRTiが供給される信号線と、書込許可信号DTWjが供給される信号線との交差部分には、第2転送スイッチとしてのnチャネル型TFT1270が設けられている。ここで、TFT1270のゲートは、書込制御信号GWRTiが供給される信号線に接続され、そのソースは、書込許可信号DTWjが供給される信号線に接続され、そのドレインは、第1転送スイッチとしてのnチャネル型TFT1281〜1286の共通ゲートになっている。
さらに、TFT1281のソースは、階調データのビットDT1が供給される信号線に接続され、さらに、そのドレインが、保持素子C1の一端に接続されている。同様に、TFT1282〜1286のソースは、階調データのビットDT2〜DT6が供給される信号線にそれぞれ接続され、さらに、そのドレインが、保持素子C2〜C6の一端にそれぞれ接続されている。すなわち、本実施形態においては、TFT1281〜1286と保持素子C1〜C6との各組により、ビットDT1〜DT6を保持するメモリが構成されている。
なお、TFT1270のドレイン、すなわち、TFT1281〜1286の共通ゲートは、i行j列のドットを構成するRGBの3個の画素120において共通である(図8参照)。また、その他については、図3に示される第1実施形態の画素120と同一構成である。
さて、図9に示される画素120において、書込制御信号GWRTiがHレベルになると、TFT1270がオンして、書込許可信号DTWjが、TFT1281〜1286のゲートに転送される。この際、書込制御信号GWRTiがHレベルであっても、書込許可信号DTWjがLレベルであれば、TFT1281〜1286はオフであるので、保持素子C1〜C6に、ビットDT1〜DT6に対応する電荷が充電されることはない。換言すれば、本実施形態における画素120にあっては、書込制御信号GWRTiおよび書込許可信号DTWjがともにHレベルになったときに限って、i行j列のドットを構成するRGBの3個の画素120において、当該ドットに対応する各色の階調データDR、DG、DB(の各ビット)が書き込まれることになる。
<2−2:動作>
次に、第2実施形態に係る電気光学装置の動作について説明する。この電気光学装置についても、第1実施形態と同様に、画素120のメモリに階調データのビットを書き込む動作と、メモリに記憶されたビットに応じた電圧を画素電極118に印加するとともに、該ビットをメモリに再ライトする動作とに大別されて、両動作は、各々独立して実行可能である。そこで第1実施形態と同様に、両動作を分けて説明することにする。
<2−2−1:書込動作>
まず、各画素120におけるメモリの各々に、階調データのビットをそれぞれ書き込む書込動作について説明する。図10は、この書込動作を説明するためのタイミングチャートである。
この図に示されるように、行アドレスyADを共通とする階調データDR、DG、DBが、列アドレスxADに同期して供給された後に、当該行アドレスyADが供給される構成となっている。この際、ある行に対応する行アドレスyADが供給される期間においては、一定の空白期間の後に、列アドレスxADが供給される。さらに、この空白期間は前半期間・後半期間に分割されるとともに、この前半期間において、制御信号TRSがHレベルになる一方、この後半期間において、リセット信号RSTがHレベルになる。
このような空白期間において、リセット信号RSTがHレベルになると、ドットの列毎に設けられるフリップフロップ162の出力信号ff1、ff2、…、ffnが、すべてLレベルにリセットされる。この後、図10に示されるように、例えば13行1列のドットに対応する階調データDR、DG、DBが、1列目を示す「X001」の列アドレスxADに同期して供給されると、1列目に対応する列アドレスデコーダ160(図8参照)が、その列アドレスxADをデコードする結果、その供給期間においてのみサンプリング信号Xs1がHレベルになる。これにより、ドットの1列目に対応するフリップフロップ162の出力信号ff1はHレベルになる一方、1列目のドットに対応する3個の第1ラッチ回路154は、当該階調データDR、DG、DBをそれぞれラッチすることになる。
続いて、13行2列のドットに対応する階調データDR、DG、DBが、2列目を示す「X002」の列アドレスxADに同期して供給されると、同様にして、その供給期間においてのみサンプリング信号Xs2がHレベルとなり、これにより、2列目に対応するフリップフロップ162の出力信号ff2はHレベルになる一方、2列目のドットに対応する3個の第1ラッチ回路154は、当該階調データDR、DG、DBをそれぞれラッチすることになる。
以下同様に、13行3列、13行4列のドットに対応する階調データDR、DG、DBが、それぞれ「X003」、「X004」の列アドレスxADに同期して供給されると、その供給期間においてサンプリング信号Xs3、Xs4がそれぞれHレベルになる結果、それぞれ信号ff3、ff4がHレベルになる一方、3列目のドットに対応する3個の第1ラッチ回路154は、13行3列の階調データDR、DG、DBをそれぞれラッチし、4列目のドットに対応する3個の第1ラッチ回路154は、13行4列の階調データDR、DG、DBをそれぞれラッチすることになる。ここで、13行目に位置するドットのうち、表示内容が変更されるドットがほかに存在しなければ、空白期間に至るとともに、13行目を示す「Y013」の行アドレスyADが供給されることになる。
次に、空白期間の前半期間においては、制御信号TRSがHレベルになる。この際、フリップフロップ162の出力信号ff1、ff2、…、ffnのうち、Hレベルになっているのは、ff1〜ff4だけである。このため、スイッチ166のオンによってラッチされる書込許可信号DTW1、DTW2、…、DTwnのうち、Hレベルになるのは、DTW1〜DTW4のみであり、他はLレベルになる。なお、この際、1列目〜4列目のドットに対応するANDゲート164のみがオンになるので、13行1列〜13行4列の階調データDR、DG、DB(の各ビットDT1〜DT6)が、それぞれドットの1列〜4列に、RGBの色毎に供給される。
一方、13行目に対応する行アドレスデコーダ140が、13行目を示す「Y013」の行アドレスyADをデコードする結果、その供給期間において書込許可信号GWRT13のみがHレベルになる。
したがって、書込制御信号GWRT13がHレベルになることにより、メモリ内容が書き換えられるドットは、13行1列〜13行4列のドットのみであり、他のドットについてのメモリ内容は書き換えられないことになる。なおこの際、ドットの5列〜n列にあっては、以前にラッチされた階調データが継続して画素120に供給されることになるが、書込許可信号DTW5〜DTWnはLレベルであるので、第1実施形態とは異なり、記憶されたメモリ内容が変更されることはない。
続いて、空白期間の後半期間においては、制御信号TRSがLレベルになるので、すべてのスイッチ164、166がオフになる一方、リセット信号RSTがHレベルになるので、フリップフロップ162の出力信号ff1、ff2、…、ffnが、再びすべてLレベルにリセットされる。この後、例えば図10に示されるように、58行3列、58行4列のドットに対応する階調データDR、DG、DBが、それぞれ「X003」、「X004」の列アドレスxADに同期して供給されると、その供給期間においてサンプリング信号Xs3、Xs4がそれぞれHレベルになる結果、それぞれ信号ff3、ff4がHレベルになる一方、3列目のドットに対応する3個の第1ラッチ回路154は、58行3列の階調データDR、DG、DBをそれぞれラッチし、4列目のドットに対応する3個の第1ラッチ回路154は、58行4列の階調データDR、DG、DBをそれぞれラッチすることになる。ここで、58行目に位置するドットのうち、ほかに表示内容が変更されるドットが存在しなければ、空白期間に至るとともに、58行目を示す「Y058」の行アドレスyADが供給される。
そして、空白期間の前半期間においては、制御信号TRSがHレベルになるが、この際、信号ff3、ff4だけがHレベルであるので、書込許可信号DTW3、DTW4のみがHレベルになる一方、3列目、4列目のドットに対応するANDゲート164のみがオンになるので、58行3列、58行4列の階調データDR、DG、DB(の各ビットDT1〜DT6)が、それぞれドットの3列、4列に、RGBの色毎に供給される。一方、58行目に対応する行アドレスデコーダ140が、58行目を示す「Y058」の行アドレスyADをデコードする結果、その供給期間において書込許可信号GWRT58のみがHレベルになる。
したがって、書込制御信号GWRT58がHレベルになることにより、メモリ内容が書き換えられるドットは、58行3列、58行4列のドットのみであり、他のドットについてのメモリ内容は書き換えられないことになる。以降同様な動作が、列アドレスyADおよび行アドレスyADで特定されたドットに対してのみ行われることになる。
<2−2−2:表示リフレッシュ動作>
次に、上述した書込動作によって画素120の各メモリにそれぞれ保持されたビットDT1〜DT6のうち、現時点におけるサブフィールドに対応するビットを読み出して、該ビットに応じた電圧を画素電極118に印加するとともに、該ビットを、読み出したメモリに再ライトする表示リフレッシュ動作について説明する。図11は、この表示リフレッシュ動作を説明するためのタイミングチャートである。
この図に示されるように、1フィールドのうち、最初のサブフィールドsf6においては、転送開始パルスYspが、シフトレジスタ130(図8参照)により、クロック信号Yclkにしたがってシフトされて、転送信号Ys1、Ys2、…、Ysmとして、互いのパルス幅が重複しないように出力される。なお、転送開始パルスYspおよびクロック信号Yclkは、第1実施形態にあっては、それぞれ書込動作の際に用いられたが、本実施形態にあっては、表示リフレッシュ動作に用いられている。このため、転送開始パルスYspおよびクロック信号Yclkは、第1実施形態と第2実施形態とでは、その性格が異なっている点に留意されたい。
さて、転送信号Ys1がHレベルになると、図8において1行目に対応するスイッチ142がオンになるので、データsfcがサンプリングされて、同じく1行目に対応するデコーダ132によってデコードされる。この時点では、サブフィールドsf6であるので、1行目に対応するデコーダ132は、サブフィールド選択信号GSEL6をHレベルにする。
また、転送信号Ys1がHレベルになると、図8において1行目に対応するスイッチ144がオンになるので、信号FLDがサンプリングされて、同じく1行目に対応するVbkセレクタ134において選択の基準とされる。なお、1行目に対応するVbkセレクタ134は、サンプリングされた信号FLDによって、低位側のオン表示信号Vbk(-)を選択するものとする。
さらに、制御信号FBは、クロック信号Yclkの立ち下がり直後においてLレベルになるので、1行目に対応するANDゲート146は閉じる。このため、1行目に対応するスイッチング制御信号GFBは、Lレベルになる。
よって、転送信号Ys1がHレベルになって、かつ、制御信号FBがLレベルである期間において、1行目に位置する画素120では、図9に示される保持素子C6の一端における論理レベルに応じてオン表示信号Vbkまたはオフ表示信号Vwtの電圧が、画素電極118に印加されることになる。この直後に、制御信号FBがHレベルになると、1行目に対応するANDゲート146が開くため、1行目に対応するスイッチング制御信号GFBがHレベルになる結果、1行目に位置する画素120では、TFT1230がオンする。このため、ノードAの論理レベルがラッチされるとともに、保持素子C6に再充電されることになる。
次に、転送信号Ys2がHレベルになると、2行目に対応するスイッチ142がオンになるので、データsfcがサンプリングされて、同じく2行目に対応するデコーダ132によってデコードされる。これにより、2行目に対応するデコーダ132は、サブフィールド選択信号GSEL6をHレベルにする。
また、転送信号Ys2がHレベルになると、2行目に対応するスイッチ144がオンになるので、信号FLDがサンプリングされて、同じく2行目に対応するVbkセレクタ134において選択の基準とされる。ここで、2行目に対応するVbkセレクタ134は、1行目に対応するVbkセレクタ134とは、信号FLDの論理レベルに対応する選択の基準が反対であるので、サンプリングされた信号FLDによって、高位側のオン表示信号Vbk(+)を選択する。
さらに、制御信号FBは、クロック信号Yclkの立ち上がり直後においてもLレベルになるので、2行目に対応するANDゲート146は閉じる。このため、2行目に対応するスイッチング制御信号GFBは、Lレベルになる。
よって、転送信号Ys2がHレベルになって、かつ、制御信号FBがLレベルである期間において、2行目に位置する画素120では、保持素子C6の一端における論理レベルに応じてオン表示信号Vbkまたはオフ表示信号Vwtの電圧が、画素電極118に印加されることになる。この直後に、制御信号FBがHレベルになると、2行目に対応するANDゲート146が開くため、2行目に対応するスイッチング制御信号GFBがHレベルになる結果、2行目に位置する画素120では、TFT1230がオンする。このため、ノードAの論理レベルがラッチされるとともに、保持素子C6に再充電されることになる。
そして、以降同様に、転送信号Ys3、Ys4、…、Ysmが、順次排他的にHレベルなる毎に、3、4、…、m行目に位置する画素120において、保持素子C6の一端における論理レベルに応じた電圧が画素電極118に印加される動作と、該保持素子C6の再充電とが、線順次的に行われることになる。
続いて、サブフィールドsf5に至って、転送信号Ys1、Ys2、…、Ysmが順次Hレベルになる毎に、同様に、1、2、…、m行目に位置する画素120において、保持素子C5の一端における論理レベルに応じた電圧が画素電極118に印加される動作と、該保持素子C5の再充電とが線順次的に行われる。
さらに、サブフィールドsf4〜sf1においても、同様に、保持素子C4〜C1の一端における論理レベルに応じた電圧が画素電極118に印加される動作と、該保持素子C4〜C1の再充電とが線順次的に行われる。
<2−3:第2実施形態のまとめ>
このように第2実施形態では、第1実施形態と同様に、ある1つの画素120の液晶容量に印加される電圧実効値は、1フィールドを1周期としてみれば、サブフィールドsf6〜sf1毎に印加されるオン表示信号Vbkの電圧を時間的に累算した値になるので、当該値に応じた階調表示が行われることになる。
ただし、第2実施形態では、保持素子C6〜C1の一端における論理レベルに応じた電圧が画素電極118に印加される動作と、保持素子C6〜C1の再充電とが第1実施形態のように一斉に(面順次的に)ではなく、線順次的に行われる。したがって、これらの動作に伴って同時にスイッチングする素子数は、第1実施形態と比較して減少するので(注:第1および第2実施形態において、単位時間当たりにスイッチングする素子数については互いに同一である)、消費電力のピーク値が下がる結果、電源回路の複雑化を防止することが可能となる。ただし、第1実施形態と比較すると、デコーダ132およびVbkセレクタ134が行毎に設けられるので、線順次的動作のための構成が複雑化する。
なお、上述した第2実施形態は、書込動作と表示リフレッシュ動作とをそれぞれ独立に実行する構成としたが、両者を同期させて実行しても良い。ここで、書込動作と表示リフレッシュ動作と同期して実行する場合、書込動作において制御信号をHレベルにするタイミングと、表示リフレッシュ動作において制御信号FBをLレベルにするタイミングとを一致させれば良い。このような構成を採用すると、ビットDT1〜DT6の書き込み時には、TFT1230(図9参照)がオフであるので、ビット化けの発生が防止される。
<3:応用、変形>
次に、上述した第1および第2実施形態にあっては、種々の応用・変形が可能である。例えば、画素120におけるセレクタ1220や、液晶容量を交流駆動するための構成については、次のように変形可能である。
<3−1:セレクタの別例>
まず、第1および第2実施形態にあっては、現時点におけるサブフィールドを示すデータsfcは、デコーダ132によってデコードされて、サブフィールド選択信号GSEL1〜GSEL6として、画素120に供給される構成となっていたが、データsfcを、画素120に対して行方向に供給して、各画素120においてデコードする構成としても良い。
この構成では、セレクタ1220において、保持素子C1〜C6の一端とノードAとの間をそれぞれ結ぶ経路のうち、データsfcで示されるサブフィールドに対応する経路のみがオンするように、データsfcの各ビットに応じてオンオフするスイッチング素子(例えばTFT)を配設すれば良い。例えば、データsfcの各ビットとサブフィールドsf1〜sf6との対応が、図12の下方に示される関係にある場合には、セレクタ1220を同図に示される構成とすれば良い。
この図に示される構成において、例えばデータsfcの最上位ビット(MSB)、次位ビット(2SB)、最下ビット(LSB)が、それぞれL、H、Hレベルであって、サブフィールドsf4を示す場合には、保持素子C4の一端とノードAとの経路のみがオンして、保持素子C4の一端における論理レベルにしたがったオン表示信号Vbkまたはオフ表示信号Vwtの電圧が画素電極118に印加されることになる。
このような構成では、セレクタ1220によって選択される保持素子の一端と、ラッチ回路の入出力端たるノードAとの間における経路長が、図3に示した構成と比較して短くなるので、当該経路において寄生する容量を減少させることができる。このため、図12に示されるセレクタ1220によれば、階調データのビットを保持素子のいずれかからラッチ回路に転送する際に、チャージシュアリングで失われる電荷量を抑えることができるので、その分、ビットの転送を、より確実にすることが可能になる。
なお、図12は、このようなセレクタ1220を第1実施形態に適用した場合の構成であるが、第2実施形態にも適用可能である。第2実施形態に適用する場合には、i行のシフトレジスタ130による転送信号Ysiにしたがってサンプリングされたデータsfcを、i行の画素120に供給すれば良い。
<3−2:交流駆動のための別例>
また、第1および第2実施形態にあっては、高位側のオン表示信号Vbk(+)、または、低位側のオン表示信号Vbk(-)のいずれかを、Vbkセレクタ134により信号FLDにしたがって選択することにより、液晶容量の交流駆動を行う構成となっていたが、信号FLD(の反転信号)を直接画素120に供給して、これにしたがって、オン表示信号を選択する構成としても良い。
詳細には、信号FLDの反転信号、高位側のオン表示信号Vbk(+)、および、低位側のオン表示信号Vbk(-)を、画素120に対して行方向に共通に供給するとともに、図3における相補型スイッチ1251を、図13に示されるように、相補型スイッチ1255に置き換えた構成とすれば良い。ここで、相補型スイッチ1255は、高位側のオン表示信号Vbk(+)および低位側のオン表示信号Vbk(-)の間において、インバータ1241の出力をゲートとする第1のpチャネル型TFTと、信号FLDの反転信号をゲートとする第2のpチャネル型TFTと、同じく信号FLDの反転信号をゲートとする第1のnチャネル型TFTと、インバータ1243の出力をゲートとする第2のnチャネル型TFTとを直接接続してなり、第2のpチャネル型TFTおよび第1のnチャネル型TFTの共通出力端を、画素電極118に接続したものである。
この構成によれば、画素電極118には、ノードAがLレベルであれば、相補型スイッチ1251がオンすることによって、オフ表示信号Vwtが印加される一方、ノードAがHレベルであって、信号FLDの反転信号がLレベルであれば、相補型スイッチ1255により選択された高位側のオン表示信号Vbk(+)が印加され、また、ノードAがHレベルであって、信号FLDの反転信号がHレベルであれば、相補型スイッチ1255により選択された低位側のオン表示信号Vbk(-)が印加されることになる。
なお、図13は、このような相補型スイッチ1255を、第1実施形態に適用した場合の構成であるが、第2実施形態にも適用可能である。第2実施形態に適用する場合には、i行のシフトレジスタ130による転送信号Ysiにしたがってサンプリングされた信号FLDの反転信号が、i行の画素120に供給されることになる。
さらに、これに隣接する(i−1)行および(i+1)行に、それぞれ転送信号Ys(i−1)、Ys(i+1)にしたがってサンプリングされた、信号FLDの正転信号を供給する構成にすると、相隣接する行同士の書込極性が互いに反転の関係になるので、フリッカを防止することもできる。
<3−3:その他>
なお、上述した第1および第2実施形態にあっては、1色当たり6ビットの階調データを用いた64階調表示を、RGBの各々について行うことによって26万色のカラー表示を可能とするものであったが、本発明はこれに限られない。例えば、ビット数を多くして、より多階調のカラー表示を行うとしても良いし、また、階調データのビット数をRGBの色毎に異ならせても良いし、さらに、単なる白黒の階調表示であっても良い。
くわえて、実施形態にあっては、透過型としたが、反射型としても良いし、両者を併用した半透過・半反射型としても良い。
上述した実施形態にあっては、液晶容量の書込極性を、1フィールド毎に反転して交流駆動したが、本発明は、これに限られず、例えば、2フィールド以上の周期で反転駆動する構成としても良いし、サブフィールド単位で反転駆動する構成としても良い。また、上述した実施形態にあっては、液晶容量の電圧無印加状態において最大透過率となるノーマリーホワイトモードとして説明したが、同状態において最小透過率となるノーマリーブラックモードとしても良い。
さらに、実施形態にあって、素子基板101には、ガラス基板を用いたが、SOI(Silicon On Insulator)の技術を適用し、サファイヤや、石英、ガラスなどの絶縁性基板にシリコン単結晶膜を形成して、ここに各種素子を作り込んで素子基板101としても良い。また、素子基板101として、シリコン基板などを用いるとともに、ここに各種の素子を形成しても良い。このような場合には、スイッチング素子として、高速な電界効果型トランジスタを用いることができるので、TFTよりも高速動作が容易となる。ただし、素子基板101が透明性を有しない場合、画素電極118をアルミニウムで形成したり、別途反射層を形成したりするなどして、反射型として用いる必要がある。
さらに、上述した実施形態では、液晶としてTN型を用いたが、BTN(Bi-stable Twisted Nematic)型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料(ゲスト)を一定の分子配列の液晶(ホスト)に溶解して、染料分子を液晶分子と平行に配列させたGH(ゲストホスト)型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向(ホメオトロピック配向)の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行(水平)配向(ホモジニアス配向)の構成としても良い。このように、本発明では、液晶や配向方式として、種々のものに適用することが可能である。
くわえて、電気光学装置としては、液晶表示装置のほかに、エレクトロルミネッセンス(EL)や、プラズマ発光や電子放出による蛍光などを用いて、その電気光学効果により表示を行う種々の電気光学装置に適用可能である。この際、電気光学物質としては、EL、ミラーデバイス、ガス、蛍光体などになる。なお、電気光学物質としてELを用いる場合、素子基板101においてELが画素電極118と透明導電膜の対向電極との間に介在することになるので、液晶表示装置としてみれば必要であった対向基板102が不要となる。このように、本発明は、上述した構成と類似の構成を有する電気光学装置のすべてに適用可能である。
<4:電子機器>
次に、上述した実施形態に係る電気光学装置を用いた電子機器のいくつかについて説明する。
<4−1:プロジェクタ>
まず、上述した電気光学装置100をライトバルブとして用いたプロジェクタについて説明する。図14は、このプロジェクタの構成を示す平面図である。
この図に示されるように、プロジェクタ2100内部には、ハロゲンランプ等の白色光源からなるランプユニット2102が設けられている。このランプユニット2102から射出された投射光は、内部に配置された3枚のミラー2106および2枚のダイクロイックミラー2108によってRGBの3原色に分離されて、各原色に対応するライトバルブ100R、100Gおよび100Bにそれぞれ導かれる。
ここで、ライトバルブ100R、100Gおよび100Bは、上述した実施形態に係る電気光学装置100と基本的には同様であるが、RGBの3画素で1ドットを構成するのではなく、1画素で原色の1ドットを構成したものとなる。すなわち、ライトバルブ100RはRの画像データDRで、ライトバルブ100GはGの画像データDGで、ライトバルブ100BはBの画像データDBで、それぞれ駆動されて、RGBの各原色画像を生成する光変調器として機能するものである。
また、Bの光は、他のRやGの光と比較すると、光路が長いので、その損失を防ぐために、入射レンズ2122、リレーレンズ2123および出射レンズ2124からなるリレーレンズ系2121を介して導かれる。
さて、ライトバルブ100R、100G、100Bによってそれぞれ変調された光は、ダイクロイックプリズム2112に3方向から入射する。そして、このダイクロイックプリズム2112において、RおよびBの光は90度に屈折する一方、Gの光は直進する。これにより、各原色画像の合成したカラー画像が、投射レンズ2114を介して、スクリーン2120に投射されることになる。
なお、ライトバルブ100R、100Gおよび100Bには、ダイクロイックミラー2108によって、RGBの各原色に対応する光が入射するので、上述したようにカラーフィルタを設ける必要はない。
<4−2:モバイル型コンピュータ>
次に、上述した電気光学装置100を、モバイル型のパーソナルコンピュータに適用した例について説明する。図15は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ2200は、キーボード2202を備えた本体部2204と、表示部として用いられる電気光学装置100とを備えている。なお、電気光学装置100として液晶表示装置が用いられる場合、背面には、暗所での視認性を確保するためのバックライトユニット(図示省略)が設けられる。
<4−3:携帯電話>
さらに、上述した電気光学装置100を、携帯電話の表示部に適用した例について説明する。図16は、この携帯電話の構成を示す斜視図である。図において、携帯電話2300は、複数の操作ボタン2302のほか、受話口2304、送話口2306とともに、上述した電気光学装置100を備えるものである。なお、電気光学装置100として液晶表示装置が用いられる場合、上述したパーソナルコンピュータと同様に、背面には、暗所での視認性を確保するためのバックライトユニット(図示省略)が設けられる。
<4−4:電子機器のまとめ>
なお、電子機器としては、図14、図15および図16を参照して説明した他にも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、実施形態や応用形態に係る電気光学装置が適用可能なのは言うまでもない。
(発明の効果)
以上説明したように本発明によれば、各種の素子特性や配線抵抗などの不均一性に起因する表示ムラの発生を抑えた高品位な表示が、低い消費電力で可能になる。