JP2010152384A - 電気光学装置及び電子機器 - Google Patents

Abstract

【課題】表示ムラを抑えて、高品位な表示を得る。
【解決手段】Ｘ方向に延在形成される３ｍ本の走査線１１２とＹ方向に延在形成されるｎ本のディジタルデータ線１１４およびアナログデータ線の組線との交差に対応してサブ画素１２０ａ、１２０ｂ、１２０ｃを配設し、Ｙ方向に相隣接するもの同士まとめて１画素１２０として駆動する。この場合に、第１のモードでは、１画素を構成するサブ画素の各々を、当該画素の階調を指示する階調データに応じて、それぞれオンまたはオフさせる一方、第２のモードでは、１画素を構成するサブ画素に対し、当該画素の階調を指示する電圧信号を共通に印加する。さらに、第２のモードのうち、第１のケースでは、第１のデータ線駆動回路１８０により電圧信号を線順次的に供給する一方、第２のケースでは、第２のデータ線駆動回路１９０により電圧信号を点順次的に供給する。
【選択図】図２

Description

本発明は、高品位な階調表示が可能な電気光学装置の駆動方法、電気光学装置の駆動回路、電気光学装置および電子機器に関する。

一般に、電気光学装置とは、電気光学材料の電気光学変化を用いて表示等を行うものであり、例えば、電気光学材料として液晶を用いた液晶装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器の表示部や壁掛けテレビなどに広く用いられている。

ここで、液晶装置は、次のような構成となっている。すなわち、従来の液晶装置は、マトリクス状に配列した画素電極や、この画素電極に接続されたスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板との間に挟持された電気光学材料たる液晶とから構成される。

そして、このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して画素電極に、階調に応じた電圧信号を印加すると、当該画素電極および対向電極の間の液晶層に電圧信号に応じた電荷が蓄積される。そして、電荷蓄積後、当該スイッチング素子をオフ状態にしても、当該液晶層における電荷の蓄積は、液晶層自身の容量性や蓄積容量などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、液晶の配向状態が変化するので、画素毎に濃度が変化することになって、階調表示が可能となる。

しかしながら、データ線に印加される電圧信号は、階調に対応する電圧、すなわちアナログ信号であるので、各種の素子特性や配線抵抗などの不均一性に起因して、表示ムラが発生しやすい。

一方、１画素を複数のサブ画素に分割し、これらのサブ画素のオンオフを変化させることで階調を実現する面積階調法が知られている。この面積階調法では、サブ画素をオンオフさせるだけで良いので、データ線に印加される電圧信号が２値的で済む結果、各種の素子特性や配線抵抗などの不均一性に起因した表示ムラが発生しにくくなる。しかしながら、この面積階調法では、１画素の分割数をｋとした場合、その階調数は２^kとなり、それよりも多階調の表示を実現することができない。

本発明は、このような事情に鑑みてなされたものであり、その目的とするところは、面積階調法による表示と、１画素の分割数で規定される階調数よりも多階調の表示とを適宜切り替えて、各種条件に応じた適切な表示を選択可能とする電気光学装置の駆動方法、電気光学装置の駆動回路、電気光学装置および電子機器を提供することにある。

上記目的を達成するために、本件の第１の発明にあっては、行方向に形成される走査線と、列方向に形成される第１および第２データ線の組線との交差に対応して配設されるサブ画素を、相隣接するもの同士まとめて１画素として駆動する電気光学装置の駆動方法であって、所定の第１のモードでは、前記１画素を構成するサブ画素の各々に対し、当該画素の階調を指示する階調データのうちの対応するビットであって、対応する第１データ線を介して供給されるビットにしたがってそれぞれオンまたはオフさせる一方、所定の第２のモードでは、前記１画素を構成するサブ画素に対し、当該画素の階調に応じた電圧信号であって、対応する第２データ線を介して供給される電圧信号を共通に印加することを特徴としている。

この方法によれば、第１のモードでは、サブ画素のオンオフに応じた面積階調法による表示が画素毎に行われることになる。この際、データ線に供給される信号は、サブ画素のオンまたはオフを指示するビット、すなわち２値的な信号で済むので、素子特性や配線抵抗等の不均一性の影響を受けにくい。このため、動きのない又は少ない画像を表示する場合や、同一階調の画素を広範囲で表示する場合などにおいて、第１のモードを選択すると、表示ムラのない高品位な表示が可能となる。

一方、第２のモードでは、サブ画素によりまとめられる１画素に対して、当該画素の階調データに対応する電圧信号が共通に印加されるので、１画素を構成するサブ画素が互いに同一濃度になる階調表示が行われることになる。このため、第２のモードでは、１画素を構成するサブ画素の個数、すなわち、１画素の分割数に依存しない、より高い階調度数の表示を行うことが可能となる。このため、動きのある画像を表示する場合などにおいて、第２のモードを選択すると、より豊かな多階調表示が可能となる。

なお、本発明において、第１または第２のモードについては、別途に設けられる判断機構より種々の条件（画像の質や、電池の残量、動作の状態など）を考慮して選択する構成として良いし、ユーザが手動で選択する構成としても良い。

ここで、第１の発明において、前記サブ画素毎に、前記階調データのうち、対応するビットを保持する保持素子を持たせて、前記第１のモードでは、前記保持素子の保持内容によらずにサブ画素を一旦オフさせ、その後、前記保持素子に予め保持された階調データのビットにしたがってサブ画素をオンまたはオフさせることが好ましい。この方法によれば、一旦、サブ画素の表示内容がオフ状態にリセットされた後に、保持素子により保持されたビットにしたがってサブ画素がオンまたはオフされる。このため、オンオフ状態に変更が生じていないサブ画素に対しては、保持素子の保持内容を書き換えないで済む。このため、第１データ線にビットを所定の周期で供給する必要がなくなるので、その分、高品位な表示を低消費電力で実現することが可能となる。

また、本発明にあっては、前記第２のモードにおいて、選択した行のサブ画素に対し、前記第２データ線を所定の順番で選択して、選択した第２データ線に電圧信号を印加する方法が好ましい。この方法によれば、電圧信号を第２データ線に供給するための回路を単純化することが可能となる。

一方、本発明にあっては、前記第２のモードにおいて、選択した行のサブ画素に対し、前記第２データ線の各々を介して一斉に電圧信号を印加する方法も好ましい。この方法によれば、階調に応じた電圧信号が第２データ線に線順次的に印加されるので、サブ画素に電圧信号を印加する時間を十分に確保することができる。

次に、上記目的を達成するために、本件の第２の発明にあっては、行方向に形成される走査線と、列方向に形成される第１および第２データ線の組線との交差に対応して配設されるサブ画素を、列方向に相隣接するもの同士まとめて１画素として駆動する電気光学装置の駆動回路であって、所定の第１のモードでは、前記走査線を１本毎に選択する走査信号を、各走査線に出力する一方、所定の第２のモードでは、前記走査線を、１画素を構成するサブ画素の個数に相当する本数毎に選択する走査信号を、各走査線に出力する走査線駆動回路と、前記第１のモードでは、前記走査線駆動回路によって選択された走査線との交差に対応するサブ画素に対して、当該サブ画素を含む画素の階調を示す階調データの対応するビットを、対応する第１データ線に出力する一方、前記第２のモードでは、当該選択走査線との交差に対応し、１画素としてまとめられるサブ画素に対して、当該画素の階調に応じた電圧信号を、対応する第２データ線に出力するデータ線駆動回路とを具備することを特徴としている。この第２の発明によれば、上記第１の発明と同様に、第１のモードを選択することにより、表示ムラのない高品位な表示が可能となる一方、第２のモードを選択することにより、より豊かな階調表示が可能となる。

ここで、第２の発明において、前記データ線駆動回路は、第１駆動回路と第２駆動回路とを備え、前記第１のモードでは、第１駆動回路がビットを前記第１データ線に出力し、前記第２のモードでは、第１駆動回路または前記第２駆動回路のいずれか一方が電圧信号を前記第２データ線に出力する構成が好ましい。この構成によれば、第１のモードおよび第２のモードにおいても第１駆動回路が動作する場合と、第１のモードにおいては第１駆動回路が動作し、第２のモードにおいては第２駆動回路が動作する場合との２通りが存在することになる。すなわち、第２の発明では、第２のモードが、第１駆動回路で駆動する場合と、第２駆動回路で駆動する場合とに分けることができる。

さて、第１駆動回路としては、前記第１のモードである場合に、選択された走査線に位置する一のサブ画素に対して、当該サブ画素を含む画素の階調データの対応するビットを、対応する第１データ線に出力する第１の回路と、前記第２のモードである場合であって、前記第２駆動回路が電圧信号を第２データ線に出力しない場合に、選択された走査線に位置する一のサブ画素に対して、当該サブ画素を含む画素の階調データをアナログ変換して、対応する第２データ線に出力する第２の回路とを備える構成が考えられる。この構成によれば、第１のモードでは、階調データのうち対応するビットが出力される一方、第２のモードでは、階調データをアナログ変換した電圧信号が出力されるので、いずれもディジタルの階調データを直接入力することが可能となる。

また、第２駆動回路としては、前記第２のモードであって、前記第１駆動回路が電圧信号を前記第２データ線に出力しない場合に、選択された走査線に位置する一のサブ画素に対し、当該サブ画素を含む画素の階調に応じた電圧信号を、対応する第２データ線に順次サンプリングする回路である構成が考えられる。この構成によれば、第１のモードにおいてディジタルの階調データを入力するほかに、第２のモードにおいて従来のアナログ信号を入力することが可能となる。

続いて、上記目的を達成するために、本件の第３の発明にあっては、行方向に形成される走査線と、列方向に形成される第１および第２データ線の組線との交差に対応して配設されるサブ画素を、列方向に相隣接するもの同士まとめて１画素として駆動する電気光学装置であって、所定の第１のモードでは、前記走査線を１本毎に選択する走査信号を、各走査線に出力する一方、所定の第２のモードでは、前記走査線を、１画素を構成するサブ画素の個数に相当する本数毎に選択する走査信号を、各走査線に出力する走査線駆動回路と、前記第１のモードでは、前記走査線駆動回路によって選択された走査線との交差に対応するサブ画素に対して、当該サブ画素を含む画素の階調を示す階調データの対応するビットを、対応する第１データ線に出力する一方、前記第２のモードでは、当該選択走査線との交差に対応し、１画素としてまとめられるサブ画素に対して、当該画素の階調に応じた電圧信号を、対応する第２データ線に出力するデータ線駆動回路とを具備することを特徴としている。この第３の発明によれば、上記第１および第２の発明と同様に、第１のモードを選択することにより、表示ムラのない高品位な表示が可能となる一方、第２のモードを選択することにより、より豊かな多階調表示が可能となる。

この第３の発明において、前記サブ画素は、前記第１のモードである場合に、前記走査線毎に設けられた書込制御線に供給される信号に応じてオンオフする第１スイッチと、前記第１のモードである場合に前記第１スイッチがオンしたときに、対応する第１データ線に供給されているビットに応じた内容を保持する保持素子と、前記第１のモードである場合、前記保持素子の保持内容にかかわらず、当該サブ画素をオフさせる信号を選択した後、前記保持素子の保持内容に応じて当該サブ画素をオンまたはオフさせる信号を選択する第２スイッチと、前記第２のモードである場合に、対応する走査線に供給される走査信号に応じてオンオフして、対応する第２データ線に供給される電圧信号をサンプリングする第３スイッチと、前記第２または第３スイッチにより選択された信号が印加されるサブ画素電極とを含む構成が好ましい。この構成によれば、第１のモードでは、一旦、サブ画素の表示内容がオフ状態にリセットされた後に、保持素子により保持されたビットにしたがってサブ画素がオンまたはオフされる。このため、オンオフ状態に変更が生じていないサブ画素に対しては、保持素子の保持内容を書き換える必要がない。このため、第１データ線にビットを供給する必要がなくなるので、その分、高品位な表示を低消費電力で実現することが可能となる。なお、この構成において第２のモードでは、第３のスイッチによって第２データ線に供給された電圧信号がサブ画素電極にサンプリングされることになる。

また、第３の発明において、前記サブ画素毎に、対応するサブ画素電極に印加される電圧を保持する蓄積容量を備える構成が好ましい。この構成によれば、第２のモードにおいて、サブ画素電極に印加された電圧のリークが抑えられる。

このように蓄積容量が備えられる場合において、前記蓄積容量の一端が当該サブ画素電極に接続され、他端が定電位の信号線に接続される構成が望ましい。この構成によれば、蓄積容量は、モードにかかわらず定電位の信号線と画素電極との間で電圧を保持することになる。

また、上述したように、第２のモードでは、サブ画素のオンオフによる面積階調法による階調表示が行われるので、同一の画素に含まれるサブ画素の蓄積容量であっても、要求される保持特性は異なる。このため、蓄積容量は、対応するサブ画素電極の面積に応じたものである構成が望ましい。

そして、本発明に係る電子機器は、上記電気光学装置を備えるので、第１のモードを選択することにより、表示ムラのない高品位な表示が可能となる一方、第２のモードを選択することにより、より豊かな多階調表示が可能となる。

（ａ）は、本発明に実施形態に係る電気光学装置の外観構成を示す斜視図であり、（ｂ）は、その線Ａ−Ａ’についての断面図である。 同電気光学装置の電気的な構成を示すブロック図である。 同電気光学装置におけるサブ画素の配列を示す平面図である。 同電気光学装置における１画素分の構成を示す回路図である。 （ａ）、（ｂ）および（ｃ）は、それぞれ信号ＭｏｄｅがＬレベルである場合におけるサブ画素の動作を説明するための図である。 （ａ）、（ｂ）および（ｃ）は、それぞれ信号ＭｏｄｅがＬレベルである場合におけるサブ画素の動作を説明するための図である。 （ａ）および（ｂ）は、それぞれ信号ＭｏｄｅがＨレベルである場合におけるサブ画素の動作を説明するための図である。 同走査線駆動回路における走査信号セレクタの構成を示す回路図である。 同走査線駆動回路の動作を説明するためのタイミングチャートである。 同電気光学装置におけるＶＬＣセレクタの構成を示す回路図である。 同ＶＬＣセレクタの動作を説明するためのタイミングチャートである。 同電気光学装置における第１のデータ線駆動回路の構成を示すブロック図である。 同第１のデータ線駆動回路における第２ラッチ回路のうち、１列分の構成を示すブロック図である。 同電気光学装置における第２のデータ線駆動回路の構成を示すブロック図である。 同電気光学装置において、信号ＭｏｄｅがＬレベルである場合のデータ書込動作を説明するためのタイミングチャートである。 信号ＭｏｄｅがＬレベルである場合におけるサブ画素の表示動作を説明するためのタイミングチャートである。 同電気光学装置において、信号ＭｏｄｅがＨレベルであって、信号ＤＤＳがＬレベルである場合の動作を説明するためのタイミングチャートである。 同電気光学装置において、信号ＭｏｄｅがＨレベルであって、信号ＤＤＳがＨレベルである場合の動作を説明するためのタイミングチャートである。 信号ＭｏｄｅがＨレベルである場合におけるサブ画素の表示動作を説明するためのタイミングチャートである。 同電気光学装置における画素の配列例を示す平面図である。 同電気光学装置における１画素分の構成例を示す回路である。 実施形態に係る電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す図である。 実施形態に係る電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。 同電気光学装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。

以下、本発明の実施の形態について図面を参照して説明する。

＜電気光学装置の構成＞
まず、本実施形態に係る電気光学装置について説明する。この電気光学装置は、電気光学物質として液晶を用いて、その電気光学的な変化により所定の表示を行う透過型液晶装置である。さらに、この電気光学装置では、１画素が３つのサブ画素から構成されており、後述するように、これら３つのサブ画素による面積階調法による表示が第１のモードにより行われ、また、３つのサブ画素が共通の濃度となる表示が第２のモードにより行われる構成となっている。さらに、この電気光学装置では、第２のモードが、ディジタルの階調データを入力し、これをアナログ変換して用いる場合と、アナログの画像信号を入力して、これをそのまま用いる場合との２つの場合に分けられる。

ここで、図１（ａ）は、この電気光学装置１００の構成を示す斜視図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’線の断面図である。これらの図に示されるように、電気光学装置１００は、各種素子やサブ画素電極１２１８等が形成された素子基板１０１と、対向電極１０８等が設けられた対向基板１０２とが、スペーサ１０３を含むシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に電気光学物質として例えばＴＮ（Twisted Nematic）型の液晶１０５が封入された構成となっている。ここで、サブ画素電極１２１８の３つが１画素に対応するものとなるが、第１のモードにおいて面積階調法による表示を行うこととの関係上、後述するように、３つのサブ画素電極１２１８の面積比は、およそ１：２：４となるように設定されている。

なお、素子基板１０１には、本実施形態では、ガラスや、半導体、石英などが用いられるが、不透明な基板を用いても良い。ただし、素子基板１０１に、不透明な基板を用いる場合には、透過型ではなく反射型として用いることとなる。また、シール材１０４は、対向基板１０２の周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。

次に、素子基板１０１の対向面であって、シール材１０４の外側一辺には、後述するデータ線駆動回路のうち、第１のデータ線駆動回路１８０が形成されている。さらに、この一辺の外周部分には、複数の実装端子１０７が形成されて、外部回路から各種信号を入力する構成となっている。また、この一辺に隣接する２辺には、それぞれ走査線駆動回路１３０が形成されて、表示走査線および書込走査線を両側から駆動する構成となっている。さらに、残りの一辺には、データ線駆動回路のうち、第２のデータ線駆動回路１９０のほか、２個の走査線駆動回路１３０において共用される配線（図示省略）などが形成されている。なお、走査線に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路１３０を、片側１個だけに形成する構成でも良い。

このような走査線駆動回路１３０や、第１のデータ線駆動回路１８０、第２のデータ線駆動回路１９０など、素子基板１０１の周辺に形成される回路の構成素子は、サブ画素を構成する薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）と共通の例えば低温ポリシリコンプロセスで形成される。このように周辺回路を素子基板１０１に内蔵させ、かつ、その構成素子を共通のプロセスで形成すると、周辺回路を別基板上に形成して外付けするタイプの電気光学装置と比較して、装置全体の小型化や低コスト化を図る上で有利となる。

一方、対向基板１０２に設けられる対向電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所に設けられた導通材によって、素子基板１０１に形成された実装端子１０７と電気的に接続される構成となっている。

ほかに、対向基板１０２には、特に図示はしないが、画素電極１２１８と対向する領域に、必要に応じて着色層（カラーフィルタ）が設けられる。ただし、後述するプロジェクタのように色光変調の用途に適用する場合には、対向基板１０２に着色層を形成する必要はない。また、着色層を設けると否かとにかかわらず、光のリークによるコントラスト比の低下を防止するために、サブ画素電極１２１８と対向する領域以外の部分に遮光膜が設けられている（図示省略）。

また、素子基板１０１および対向基板１０２の対向面には、後述するように、液晶１０５における分子の長軸方向が両基板間で約９０度連続的に捻れるようにラビング処理された配向膜が設けられる一方、その各背面側には配向方向に応じた偏光子がそれぞれ設けられるが、本件とは直接関係しないので、その図示については省略することとする。なお、図１（ｂ）においては、対向電極１０８や、画素電極１２１８、実装端子１０７等には厚みを持たせているが、これは、位置関係を示すための便宜的な措置であり、実際には、基板に対して充分に無視できるほど薄い。

＜電気光学装置の電気的な構成＞
続いて、本実施形態に係る電気光学装置の電気的な構成について説明する。図２は、この電気的な構成を示すブロック図である。この図に示されるように、本実施形態では、表示走査線１１２および書込走査線１１３からなる走査線の組線が、それぞれ３ｍ本、Ｘ（行）方向に延在して形成される一方、ディジタルデータ線（第１データ線）１１４およびアナログデータ線（第２データ線）１１５のデータ線の組線が、それぞれｎ本、Ｙ（列）方向に延在して形成されている（ここで、ｍ、ｎはいずれも整数）。さらに、これらの走査線の組線とデータ線の組線との交差に対応して、サブ画素１２０ａ、１２０ｂ、１２０ｃが配列している。そして、列方向において相隣接する３つのサブ画素１２０ａ、１２０ｂ、１２０ｃがまとめられて１つの画素１２０となっている。したがって、本実施形態では、画素１２０は、ｍ行ｎ列のマトリクス状に配列することになる。

また、信号線１１８と容量線１１９とが、走査線の組線に沿った方向に１行毎に形成されている。なお、図２において、表示走査線１１２、書込走査線１１３、信号線１１８および容量線１１９は、等間隔で配列しているが、実際には、サブ画素１２０ａ、１２０ｂ、１２０ｃの面積比が約１：２：４にて形成されることとの関係上、実際には、図３に示されるように、これらの比に応じた間隔で配列することになる。

ここで、本実施形態に係る電気光学装置では、動作モードが第１のモードと第２のモードとに分けられ、さらに後者の第２のモードでは、第１のケースと第２のケースとに分けられる。このうち、第１のモードでは、１画素について３ビットの階調データＤａｔａで指示される８階調の表示が行われる一方、第２のモードのうち、第１のケースでは、１画素について４ビットの階調データＤａｔａで指示される１６階調の表示が行われ、また、第２のケースであれば、外部回路から供給されるアナログ信号にしたがって表示が行われる。

詳細には、本実施形態に係る電気光学装置は、第１のモードであれば、画像信号線１８１を介して供給される階調データＤａｔａの最下位ビット、２位ビット、最上位ビットの値にしたがって、サブ画素１２０ａ、１２０ｂ、１２０ｃをそれぞれオンオフさせることにより、８階調の面積階調表示を行う一方、第２のモードのうち、第１のケースであれば、１画素を構成する３つのサブ画素に対し、４ビットの階調データをアナログ変換した電圧信号をサンプリングすることにより、１６階調表示を行い、また、第２のモードのうち、第２のケースであれば、画像信号線１９１を介して外部回路から供給されるアナログ画像信号をサンプリングすることにより、階調表示を行うものである。なお、第２のモードでは、第１および第２のケースのいずれにおいても、１画素を構成する３つのサブ画素が共通の濃度となる表示が行われる。

次に、走査線駆動回路１３０は、（３ｍ＋２）段のシフトレジスタ１３２と、走査信号セレクタ１３４とを備えて、表示走査線１１２および書込走査線１１３の各々に対して走査信号を所定の順番で供給するものである。ここで、説明の便宜上、図２において、上から数えてｉ行目に位置する任意の画素１２０を構成する３つのサブ画素１２０ａ、１２０ｂ、１２０ｃに対し、表示走査線１１２を介して供給される走査信号をそれぞれＹｃｉ−ａ、Ｙｃｉ−ｂ、Ｙｃｉ−ｃと表記し、書込走査線１１３を介して供給される走査信号を、それぞれＹｉ−ａ、Ｙｉ−ｂ、Ｙｉ−ｃと表記することにする。なお、ｉは、原則的に、１〜ｍのいずれかの整数であるが、例外的に、書込走査線１１３に供給される走査信号については、０行目を仮想的に規定する関係上、Ｙ０−ｃなるものが存在する。

そして、走査線駆動回路１３０は、第１のモードであれば、表示走査線１１２に対し、アクティブ期間が互いに重複せずに、かつ、アクティブ期間が１水平走査期間の１／３に相当する期間である走査信号を、図２において上から下方向に１本毎に順番に出力して供給し、同様な走査信号を、書込走査線１１３の各々に対応して出力する。ただし、第１のモードにおいて、同一行に対応する表示走査線１１２に供給される走査信号は、当該行に対応する書込走査線１１３に供給される走査信号よりも、１水平走査期間の１／３に相当する期間だけ先行したタイミングで出力される。また、書込走査線１１３に実際に供給される走査信号は、後述するＡＮＤゲート１５２を介したものとなる。

一方、走査線駆動回路１３０は、第２のモードであれば、第１および第２のケースとで共通に、表示走査線１１２に対し、アクティブ期間が互いに重複せずに、かつ、アクティブ期間が１水平走査期間に相当する期間である走査信号を、上から下方向に１画素を構成する３つのサブ画素に対応して３本毎に順番に供給する一方、書込走査線１１３に対しては、常にアクティブレベルとなる走査信号を出力する。なお、この走査線駆動回路１３０の詳細な構成については後述することにする。

続いて、ＶＬＣセレクタ１４０は、１行毎に設けられ、別途外部電源により生成された電圧信号Ｖbk（＋）、Ｖwt、Ｖbk（−）のいずれかを選択して信号線１１８に出力するものである。ここで、電圧信号Ｖbk（＋）は、この信号が仮にサブ画素電極１２１８（図４参照）に印加されると、当該サブ画素がオンする正極側信号であり、また、電圧信号Ｖwtは、この信号が仮にサブ画素電極１２１８に印加されると、当該サブ画素がオフする信号であり、さらに、電圧信号Ｖbk（−）は、この信号が仮にサブ画素電極１２１８に印加されると、当該サブ画素がオンする負極側信号である。詳述すると、本実施形態では、上述したようにサブ画素電極１２１８と対向電極１０８とによって液晶１０５が挟持されるので、サブ画素がオフする信号の電圧は、対向電極１０８に印加される電圧に略等しい。また、サブ画素がオンする正極側信号とは、対向電極１０８に印加される電圧に対して高位側のオン電圧信号をいい、サブ画素がオンする負極側信号とは、対向電極１０８に印加される電圧に対して低位側のオン電圧信号をいう。

そして、ＶＬＣセレクタ１４０は、電圧信号Ｖbk（＋）、Ｖwt、Ｖbk（−）のいずれかを次のように選択する。すなわち、ＶＬＣセレクタ１４０は、第１のモードにおいて、仮に電圧信号Ｖbk（＋）を選択していた場合、対応する表示走査線１１２への走査信号がアクティブレベルとなったときに（対応する書込走査線１１３よりも１行上の書込走査線１１３の走査信号がアクティブレベルとなったときに）電圧信号Ｖwtを選択し、次に、当該選択前に選択していた極性とは反対極性の電圧信号Ｖbk（−）を選択する。

反対に、ＶＬＣセレクタ１４０は、第１のモードにおいて、電圧信号Ｖbk（−）を選択していた場合、対応する表示走査線１１２への走査信号がアクティブレベルとなったときに電圧信号Ｖwtを選択し、次に、当該選択前に選択していた極性とは反対極性の電圧信号Ｖbk（＋）を選択する。なお、ＶＬＣセレクタ１４０は、第２のモードであれば、常に同一の電圧信号を、例えば本実施形態では電圧信号Ｖbk（−）を選択する。

ここで、説明の便宜上、サブ画素１２０ａ、１２０ｂ、１２０ｃに対応する行を特定するために、一般的に、ｉ行目に位置する画素１２０のうち、サブ画素１２０ａに対応する１行をｉ−ａ行目と表記し、サブ画素１２０ｂに対応する１行をｉ−ｂ行目と表記し、サブ画素１２０ａに対応する１行をｉ−ｃ行目と表記することにする。なお、この場合、ｉ−ａ行目、ｉ−ｂ行目、ｉ−ｃ行目における３行分のサブ画素が、ｉ行目の画素１行分を構成することになる。

また、ｉ−ａ行目、ｉ−ｂ行目、ｉ−ｃ行目に対応するＶＬＣセレクタ１４０により選択される電圧信号の各々を、それぞれＶＬＣｉ−ａ、ＶＬＣｉ−ｂ、ＶＬＣｉ−ｃと表記することにする。なお、このＶＬＣセレクタ１４０の詳細な構成についても後述することにする。

次に、イネーブル回路１５０は、書込走査線１１３の１本に対応するＡＮＤゲート１５２から構成される。ここで、ＡＮＤゲート１５２の入力端のうち一方には、走査線駆動回路１３０により書込走査線１１３に対応して出力される走査信号が供給され、他方には、信号ＥＮＢが共通に供給されている。このため、信号ＥＮＢがＨレベルであれば、各ＡＮＤゲート１５２が開くので、走査線駆動回路１３０からの走査信号がそのまま出力される一方、信号ＥＮＢがＬレベルであれば、ＡＮＤゲート１５２がすべて閉じるので、当該走査信号の出力が禁止される構成となっている。ここで、説明の便宜上、ｉ−ａ行目、ｉ−ｂ行目、ｉ−ｃ行目に対応する書込走査線１１３に最終的に供給される走査信号を、それぞれＧｉ−ａ、Ｇｉ−ｂ、Ｇｉ−ｃと表記することにする。

ところで、本実施形態は、データ線駆動回路として、第１のデータ線駆動回路１８０と第２のデータ線駆動回路１９０との２つを備えるが、表示動作において両者が同時に用いられることはなく、第１のモードである場合、および、第２のモードのうち第１のケースである場合に、前者の第１のデータ線駆動回路１８０が用いられる一方、第２のモードのうち、第２のケースである場合に、後者の第２のデータ線駆動回路１９０が用いられる構成となっている。

ここで、本実施形態において、第１のモードまたは第２のモードのいずれかとするかについては、例えば外部の制御回路によって出力される信号Ｍｏｄｅのレベルにしたがって規定される構成となっている。すなわち、信号ＭｏｄｅがＬレベルであれば、第１のモードが指定される一方、信号ＭｏｄｅがＨレベルであれば、第２のモードが指定される構成となっている。このため、信号Ｍｏｄｅは、第１のデータ線駆動回路１８０のほか、ＶＬＣセレクタ１４０や、走査線駆動回路１３０（走査信号セレクタ１３４）にも供給されている。

また、第２のモードのうち、第１のケースまたは第２のケースのいずれかとするかについては、同様に例えば外部の制御回路によって出力される信号ＤＤＳのレベルにしたがって規定される構成となっている。すなわち、信号ＤＤＳがＬレベルであれば、第１のケースが指定される一方、信号ＤＤＳがＨレベルであれば、第２のケースが指定される構成となっている。このため、信号ＤＤＳは、第１のデータ線駆動回路１８０および第２のデータ線駆動回路１９０に供給されている。なお、信号ＤＤＳは、信号ＭｏｄｅがＨレベルとなる第２のモードの場合に有効となるものであるが、信号ＭｏｄｅがＬレベルとなる第１のモードの場合では、本実施形態ではレベルであるものとする。

さて、第１のデータ線駆動回路１８０は、第１のモードである場合、書込走査線１１３の走査信号がアクティブレベルとなっている行に位置するサブ画素に対し、当該サブ画素でまとめられる１画素の階調データＤａｔａのうち、当該サブ画素に対応するビットを、対応するディジタルデータ線１１４に供給し、また、すべてのアナログデータ線１１５に電圧信号Ｖwtを供給する。

一方、第１のデータ線駆動回路１８０は、第２のモードのうち、第１のケースである場合、すべてのディジタルデータ線１１４にＬレベルの信号を供給し、また、表示走査線１１２の走査信号がアクティブレベルとなっている３行に位置する３つのサブ画素（すなわち、１画素を構成する３つのサブ画素）に対し、当該画素の階調データＤａｔａをアナログ変換した電圧信号を、対応するアナログデータ線１１５に供給する。

また、第２のデータ線駆動回路は、第２のモードのうち、第２のケースである場合に、１水平走査期間においてアナログデータ線１１５を順番に選択するとともに、選択したアナログデータ線１１５に、外部回路から供給されるアナログの画像信号Ｖｉｄをサンプリングして供給するものである。

なお、これらの第１のデータ線駆動回路１８０および第２のデータ線駆動回路１９０の詳細については後述するものとする。また、説明の便宜上、左から数えてｊ列目のディジタルデータ線１１４に供給されるデータ信号をＤｊと表記し、同様にｊ列目のアナログデータ線１１５に供給されるデータ信号をＡｊと表記することにする（ただし、ｊは１〜ｎのいずれかの整数である）。さらに、図２における走査線駆動回路１３０は、図１とは異なり、走査線の一端片側に設けられている構成となっているが、これは、電気的な構成を説明するための便宜上の措置に過ぎない。

＜サブ画素の詳細＞
続いて、電気光学装置におけるサブ画素１２０ａ、１２０ｂ、１２０ｃの詳細構成について説明する。ここで、図４は、サブ画素１２０ａ、１２０ｂ、１２０ｃの構成を示す回路図である。なお、この図で示されるサブ画素１２０ａ、１２０ｂ、１２０ｃの３個は、一般的にｉ行ｊ列に位置する画素１２０の１個分に相当するものであり、電気的には互いに同一構成となっている（ただし、面積が互いに異なるのは上述した通りである）。そこで、第１のモードにおいて、階調データの最下位ビットに対応してオンオフするサブ画素１２０ａを例にとって説明することにする。

まず、このサブ画素１２０ａは、３つのスイッチ１２０１、１２０２、１２０３を備えている。このうち、スイッチ１２０１（第１スイッチ）は、走査信号Ｇｉ−ａがアクティブレベル（Ｈレベル）になると、オンするものであり、その一端は、データ信号Ｄｊが供給されるディジタルデータ線１１４に接続される一方、その他端は、保持素子である容量Ｃｍ−ａの一方の電極と、スイッチ１２０２の制御入力端に接続されている。一方、容量Ｃｍ−ａの他方の電極は、定電位Ｖsgが印加される容量線１１９に接続されている。ここで、容量線１１９は、図２に示されるように、すべてのサブ画素にわたって共通接続されるものである。

次に、スイッチ１２０２（第２スイッチ）は、容量Ｃｍ−ａにおける一方の電極電圧がＨレベルであればオンして、信号線１１８を介して供給される電圧信号ＶＬＣｉ−ａを、サブ画素電極１２１８に印加するものである。

また、スイッチ１２０３（第３スイッチ）は、走査信号Ｙｃｉ−ａがアクティブレベルになると、オンするものであり、その一端は、データ信号Ａｊが供給されるアナログデータ線１１５に接続される一方、その他端は、サブ画素電極１２１８に接続されている。したがって、スイッチ１２０３がオンすると、データ信号Ａｊがサブ画素電極１２１８に印加されることになる。なお、蓄積容量Ｃｓ−ａが、サブ画素電極１２１８および対向電極１０８により液晶１０５を挟持してなる液晶容量に対して並列に設けられている。

なお、サブ画素１２０ｂ、１２０ｃの詳細構成についても、電気的には同一構成となっている。ただし、サブ画素１２０ａ、１２０ｂ、１２０ｃの液晶容量は、サブ画素電極１２１８の面積比に応じて約１：２：４となるので、便宜上、サブ画素１２０ｂにおける蓄積容量についてはＣｓ−ｂと、サブ画素１２０ｃにおける蓄積容量については、Ｃｓ−ｃと、それぞれ表記すると、蓄積容量Ｃｓ−ａ、Ｃｓ−ｂ、Ｃｓ−ｃについても、サブ画素電極１２１８の面積比に応じた容量比となるように設定されている。

次に、このような構成によるサブ画素の動作について、サブ画素１２０ａを例にとって簡単に説明することとする。なお、本実施形態は、電圧無印加状態で白色表示を行うノーマリーホワイトモードで動作するものとする。

はじめに、第１のモードである場合におけるサブ画素１２０ａの動作について説明する。この場合に、書込走査線１１３を介して供給される走査信号Ｇｉ−ａがアクティブレベルになって、スイッチ１２０１がオンすると、容量Ｃｍ−ａにおける一方の電極には、ディジタルデータ線１１４を介して供給されるデータ信号Ｄｊのビットレベルが保持されることになる。この際、当該サブ画素１２０ａを白表示とするときには、図５（ａ）に示されるようにデータ信号ＤｊのビットレベルがＬレベルとなる一方、当該サブ画素１２０ａを黒表示とするときには、図６（ａ）に示されるようにデータ信号ＤｊのビットレベルがＨレベルとなる。

続いて、走査信号Ｇｉ−ａが非アクティブレベル（Ｌレベル）になって、スイッチ１２０１がオフすると、容量Ｃｍ−ａにおける一方の電極電圧にしたがって、スイッチ１２０２がオンオフすることになる。この際、信号線１１８には、対応するＶＬＣセレクタ１４０によって選択された電圧信号Ｖbk（＋）またはＶbk（−）、すなわち、サブ画素を黒表示させる電圧信号が供給されている。

いま、当該サブ画素１２０ａを白表示とするとき、容量Ｃｍ−ａにおける一方の電極電圧がＬレベルに保持されているので、スイッチ１２０２がオフする。このため、図５（ｃ）に示されるように、サブ画素電極１２１８には、黒表示の電圧信号Ｖbk（＋）またはＶbk（−）が印加されないので、当該サブ画素１２０ａが白表示となる。一方、当該サブ画素１２０ａを黒表示とするとき、容量Ｃｍ−ａにおける一方の電極電圧がＨレベルに保持されているので、スイッチ１２０２がオンする。このため、図６（ｃ）に示されるように、サブ画素電極１２１８には、黒表示の電圧信号Ｖbk（＋）またはＶbk（−）が印加されるので、当該サブ画素１２０ａが黒表示となる。

一方、第１のモードにおいて、サブ画素の表示状態に変更が生じない場合、信号ＥＮＢ（図２参照）がＬレベルとなるので、書込走査線１１３を介して供給される走査信号Ｇｉ−ａはアクティブレベルとならずに、非アクティブレベルを維持する。ここで、液晶容量を交流駆動するために、電圧信号Ｖbk（＋）、Ｖbk（−）は、後述するようにＶＬＣセレクタ１４０によって１垂直走査期間毎に交互に切り替わる構成となっている。そして、この切り替わりの際に、各サブ画素においては、次に説明するような表示リフレッシュ動作が行われることになる。

すなわち、表示走査線１１２を介して供給される走査信号Ｙｃｉ−ａがアクティブレベルとなると、スイッチ１２０３がオンして、サブ画素電極１２１８に、アナログデータ線１１５を介して供給されるデータ信号Ａｊのレベルが書き込まれることになる。

ここで、第１のモードにおいて、各アナログデータ線１１５には、上述したように（詳細については後述するように）白表示の電圧信号Ｖwtが供給されている。一方、走査信号Ｙｃｉ−ａがアクティブレベルとなるとき、これに対応する信号線１１８に供給される電圧信号ＶＬＣｉ−ａとして、後述するように電圧信号Ｖwtが選択される。

したがって、当該サブ画素１２０ａを白表示すべきときも、黒表示すべきときも、スイッチ１２０３がオンしたときにサブ画素電極１２１８に印加される電圧は、図５（ｂ）または図６（ｂ）に示されるように、白表示の電圧信号Ｖwtとなる。ただし、走査信号Ｙｃｉ−ａが非アクティブレベルとなって、スイッチ１２０３がオフすれば、白表示とすべきときにあっては、図５（ｃ）に示されるようにスイッチ１２０２がオフするので、白表示状態が維持する一方、黒表示とすべきときにあっては、図６（ｃ）に示されるようにスイッチ１２０２がオンして、極性反転した黒表示の電圧信号Ｖbk（＋）またはＶbk（−）が、信号線１１８を介して供給されるので、再度黒表示に変化して、これにより交流駆動が行われることになる。

このようなデータ信号Ｄｊの保持と、保持された電圧にしたがった表示動作と、表示リフレッシュ動作とは、第１のモードにおいて、サブ画素１２０ｂ、１２０ｃに対しても個別に行われる。このため、１つの画素としてみれば、サブ画素の面積比率に応じた階調表示が行われることになる。

次に、第２のモードである場合におけるサブ画素１２０ａの動作について説明する。この場合、書込走査線１１３に供給される走査信号は、すべてアクティブレベルとなるが、ディジタルデータ線１１４に供給されるデータ信号は、すべて非アクティブレベルとなる。このため、着目しているｉ行ｊ列の画素１２０のうち、サブ画素１２０ａにおいては、図７（ａ）に示されるように、容量Ｃｍ−ａにおける一方の電極電圧はＬレベルとなるので、スイッチ１２０２は常時オフすることになる。

一方、第２のモードにおいて、アナログデータ線１１５には、階調に応じた電圧信号が、第１のケースであれば、第１のデータ線駆動回路１８０により線順次的に、また、第２のケースであれば、第２のデータ線駆動回路１９０により点順次的に、いずれかで供給される。このため、当該サブ画素１２０ａにおいて、表示走査線１１２に供給される走査信号Ｙｃｉ−ａがアクティブレベルになって、スイッチ１２０３がオンすると、アナログデータ線１１５に供給されるデータ信号Ａｊが、サブ画素電極１２１８に直接書き込まれることになる。

ここで、第２のモードにおいては、３本の表示走査線１１２に供給される走査信号Ｙｃｉ−ａ、Ｙｃｉ−ｂ、Ｙｃｉ−ｃが同時にアクティブレベルとなる。このため、１つの画素１２０を構成する３つのサブ画素１２０ａ、１２０ｂ、１２０ｃでは、それぞれアナログデータ線１１５に供給されるデータ信号Ａｊが、そのサブ画素電極１２１８に共通に書き込まれるので、これら３つのサブ画素は、結局同一の濃度になり、１つの画素としてみても、その濃度に対応した階調表示が行われることになる。

＜走査線駆動回路の詳細＞
次に、表示走査線１１２および書込走査線１１３のそれぞれに走査信号を供給する走査線駆動回路１３０の詳細について説明する。

まず、シフトレジスタ１３２は、所定のクロック信号にしたがってパルス信号をシフトして出力するラッチ回路を、サブ画素の行数３ｍよりも２段多い（３ｍ＋２）段接続したものである。ここで、各段のラッチ回路から出力されるパルス信号のうち、０−ｃ行目、１−ａ行目、１−ｂ行目、１−ｃ行目、２−ａ行の５行に対応して出力されるパルス信号Ｙｓ０−ｃ、Ｙｓ１−ａ、Ｙｓ１−ｂ、Ｙｓ１−ｃ、Ｙｓ２−ａは、図９（ａ）または図９（ｂ）に示されるように、互いにアクティブレベルとなる期間が半分（クロック信号の半周期）ずつ重複して出力される。なお、０−ｃ行目のサブ画素は、仮想的なものであり、図２に示されるように存在しないか、または、実際には表示に寄与しないダミー的なものである。

続いて、走査信号セレクタ１３４の詳細構成について説明する。図８は、この構成を示す回路図である。この図において、ＯＲゲート１３４１およびＡＮＤゲート１３４２は、一般的に、ｉ−ｂ行目およびｉ−ｃ行目に対応して設けられるのものであり、このうち、ＯＲゲート１３４１は、これらの行に対応するラッチ回路（シフトレジスタ１３２におけるラッチ回路）から出力される信号Ｙｓｉ−ｂ、Ｙｓｉ−ｃの論理和信号を出力し、ＡＮＤゲート１３４２は、対応するＯＲゲート１３４１による論理和信号と信号Ｍｏｄｅとの論理積信号を、ｉ行目の画素１２０に対応する信号Ｍｏｄｉとして出力するものである。

また、ＡＮＤゲート１３４３は、各行毎に対応して設けられ、シフトレジスタ１３２において相隣接するラッチ回路から出力されるパルス信号同士の論理積信号を出力するものである。ここで、説明の便宜上、各ＡＮＤゲート１３４３の出力信号のうち、一般的に、ｉ−ａ行目、ｉ−ｂ行目、ｉ−ｃ行目に対応して出力される論理積信号を、それぞれＹｐｉ−ａ、Ｙｐｉ−ｂ、Ｙｐｉ−ｃと表記することにする。

次に、ＯＲゲート１３４４は、書込走査線１１３の各行に対応して設けられるものであり、対応するＡＮＤゲート１３４３による論理積信号と信号Ｍｏｄｅとの論理和信号を、対応する書込走査線１１３への走査信号として出力するものである。ただし、書込走査線１１３に実際に出力される走査信号は、さらに、イネーブル回路１５０におけるＡＮＤゲート１５２を介した信号である。また、後述するように、仮想的な０−ｃ行目に対応する走査信号Ｙ０−ｃについては、１行目に対応するＶＬＣセレクタ１４０にのみ供給される構成となっている。

一方、ＯＲゲート１３４５は、表示走査線１１２の各行に対応して設けられ、また、スイッチ１３４６、１３４７およびインバータ１３４８は、それぞれｉ−ａ行目に対応して設けられるものである。このうち、スイッチ１３４６は、論理レベルの低位側電圧（すなわちＬレベル）の給電線と、ｉ−ａ行目に対応するＯＲゲート１３４５の一方の入力端との間に介挿されて、信号ＭｏｄｅがＨレベルである場合にオンするものである。さらに、スイッチ１３４７は、１行前の（ｉ−１）−ｃ行目に対応するＡＮＤゲート１３４３の出力線と、ｉ−ａ行目に対応するＯＲゲート１３４５の一方の入力端との間に介挿されて、インバータ１３４８による信号Ｍｏｄｅの反転結果がＨレベルである場合（すなわち、信号ＭｏｄｅがＬレベルである場合）にオンするものである。

また、ｉ−ｃ行目に対応するＯＲゲート１３４５の一方の入力端には、その１行上のｉ−ｂ行目に対応するＡＮＤゲート１３４３の論理積信号が供給され、同様に、ｉ−ｂ行目に対応するＯＲゲート１３４５の一方の入力端には、その１行上のｉ−ａ行目に対応するＡＮＤゲート１３４３の論理積信号が供給されている。一方、ｉ−ａ行目、ｉ−ｂ行目、ｉ−ｃ行目に対応にそれぞれ対応するＯＲゲート１３４５の他方の入力端には、これらのｉ行に対応するＡＮＤゲート１３４２の論理積信号Ｍｏｄｉが共通に供給されている。そして、ＯＲゲート１３４５の論理和信号が、対応する表示走査線１１２への走査信号として出力される構成となっている。

このような構成において、信号ＭｏｄｅがＬレベルとなる第１のモードでは、ＡＮＤゲート１３４３による論理積信号がＯＲゲート１３４４を素通りして、これがそのまま書込走査線１１３への走査信号として出力される一方、ＡＮＤゲート１３４２が閉じ、かつ、スイッチ１３４６がオフし、スイッチ１３４７がオンするので、１行上のＡＮＤゲート１３４３による論理積信号がＯＲゲート１３４５を素通りして、これがそのまま表示走査線１１２に対応する走査信号として出力される。

したがって、第１のモードでは、図９（ａ）に示されるように、第１に、シフトレジスタ１３２において相隣接するラッチ回路からパルス信号Ｙｓ０−ｃ、Ｙｓ１−ａ、Ｙｓ１−ｂ、Ｙｓ１−ｃ、Ｙｓ２−ａ、…、が出力されると、第２に、これらの重複部分が、ＡＮＤゲート１３４３により、論理積信号Ｙｐ０−ｃ、Ｙｐ１−ａ、Ｙｐ１−ｂ、Ｙｐ１−ｃ、…として求められ、第３に、これらの論理積信号が、そのまま書込走査線１１３への走査信号Ｙ０−ｃ、Ｙ１−ａ、Ｙ１−ｂ、Ｙ１−ｃ、…として出力される一方、１行下の表示走査線１１２への走査信号Ｙｃ１−ａ、Ｙｃ１−ｂ、Ｙｃ１−ｃ、Ｙｃ２−ａ、…として出力されることになる。

すなわち、第１のモードにおいては、ある１行の書込走査線１１３と、その１行下の表示走査線１１２とを対として考えると、アクティブ期間が互いに重複しない走査信号が、これらの１対毎に、上から下方向に順番に供給されることになる。

一方、信号ＭｏｄｅがＨレベルとなる第２のモードでは、ＯＲゲート１３４４による論理和信号がＨレベルとなるので、すべての書込走査線１１３への走査信号は、常時Ｈレベルとなる。また、ＡＮＤゲート１３４２が開くので、その出力たる論理積信号Ｍｏｄｉは、ＯＲゲート１３４１の出力に依存する。ここで、ＯＲゲート１３４１がＨレベルとなるのは、シフトレジスタ１３２におけるラッチ回路から出力される信号のうち、一般的にｉ−ｂ行目およびｉ−ｃ行目に対応するラッチ回路から出力される信号Ｙｓｉ−ｂまたはＹｓｉ−ｃがアクティブレベルとなる期間である。すなわち、この期間とは、第１のモードとの関連で言えば、画素単位でみるとｉ行目、サブ画素単位でみるとｉ−ａ行目、ｉ−ｂ行目およびｉ−ｃ行目に対応する表示走査線１１２への走査信号がアクティブレベルになるであろう期間である。そして、ＯＲゲート１３４１がＨレベルとなる期間では、これに対応する３つのＯＲゲート１３４４がＨレベルとなるので、これらに対応する表示走査線１１２への走査信号も共通にＨレベルとなる。

したがって、第２のモードでは、図９（ｂ）に示されるように、第１に、シフトレジスタ１３２において相隣接するラッチ回路からパルス信号Ｙｓ０−ｃ、Ｙｓ１−ａ、Ｙｓ１−ｂ、Ｙｓ１−ｃ、Ｙｓ２−ａ、…、が出力されると、第２に、これらの重複部分が、ＡＮＤゲート１３４３により、論理積信号Ｙｐ０−ｃ、Ｙｐ１−ａ、Ｙｐ１−ｂ、Ｙｐ１−ｃ、…として求められる点については第１のモードと同様であるが、第３に、書込走査線１１３への走査信号Ｙ０−ｃ、Ｙ１−ａ、Ｙ１−ｂ、Ｙ１−ｃ、…は、常時Ｈレベルで出力される一方、ラッチ回路によるパルス信号Ｙｓｉ−ｂまたはＹｓｉ−ｃがＨレベルとなる期間にだけ、ｉ−ａ行目、ｉ−ｂ行目およびｉ−ｃ行目に対応する表示走査線１１２への走査信号Ｙｃｉ−ａ、Ｙｃｉ−ｂ、Ｙｃｉ−ｃが共通にＨレベルとなる。

すなわち、第２のモードにおいては、アクティブ期間が互いに重複しない走査信号が、表示走査線１１２の３本毎に、すなわち、１画素を構成するサブ画素の個数に相当する本数毎に、上から下方向に順番に供給されることになる。なお、第２のモードにおいて、走査信号のアクティブレベルとなる期間は、パルス信号Ｙｓｉ−ｂまたはＹｓｉ−ｃがＨレベルとなる期間と等しくなるから、第１のモードにおけるアクティブ期間の３倍となる。

＜ＶＬＣセレクタの詳細＞
続いて、ＶＬＣセレクタ１４０の詳細について説明する。図１０は、ＶＬＣセレクタ１４０の構成を示す回路図である。なお、この図に示されるＶＬＣセレクタ１４０は、１−ａ行目、１−ｂ行目、１−ｃ行目の各々に対応するものであるが、互いに同一構成であるので、ここでは、１−ａ行目に対応するＶＬＣセレクタ１４０を例にとって説明する。

この図において、スイッチ１４１２は、走査線駆動回路１３０により、当該行に対応して出力される走査信号Ｙ１−ａがアクティブレベル（Ｈレベル）である場合にオンするものであり、その一端は、信号ＦＩＥＬＤが供給される信号線に接続される一方、その他端は、容量１４２２の一端、スイッチ１４１４の制御入力端、および、インバータ１４２４の入力端にそれぞれ接続されている。

このうち、容量１４２２の他端は、論理レベルの低位側電圧の給電線に接地され、また、インバータ１４２４の出力端は、スイッチ１４１６の制御入力端に接続されている。さらに、スイッチ１４１４の一端は、電圧信号Ｖbk（＋）の給電線に接続され、また、スイッチ１４１６の一端は、電圧信号Ｖbk（−）の給電線に接続されて、両スイッチの他端は、スイッチ１４１３の一端に共通接続されている。

ここで、スイッチ１４１４、１４１６は、それぞれ、制御入力端がＨレベルである場合にオンするものであるが、両者の制御入力端は、それぞれインバータ１４２４の入力端、出力端に接続されているため、両スイッチは互いに排他的にオンオフすることになる。すなわち、容量１４２２の一端に保持された電圧に応じて、電圧信号Ｖbk（＋）、Ｖbk（−）のいずれかが選択されて、スイッチ１４４３の一端に供給される構成となっている。

一方、ＡＮＤゲート１４３２は、１行上の０−ｃ行目に対応する走査信号Ｙ０−ｃと、信号Ｍｏｄｅをインバータ１４２により反転した信号との論理積信号を求めて、スイッチ１４４１の制御入力端と、インバータ１４３４を介してスイッチ１４４３の制御入力端とにそれぞれ供給するものである。なお、ここでは１行目に対応するＶＬＣセレクタ１４０について着目しているため、ＡＮＤゲート１４３２には、仮想的な０−ｃ行目の書込走査線１１３に対応する走査信号Ｙ０−ｃが供給される構成となっているが、２行目以降に対応するＶＬＣセレクタ１４０については、実際に１行上の書込走査線１１３に対応し、かつ、イネーブル回路１５０におけるＡＮＤゲート１５２に供給される走査信号がＡＮＤゲート１４３２に供給される構成となる。

また、スイッチ１４４１の一端は、電圧信号Ｖwtの給電線に接続される一方、スイッチ１４４１、１４４３の他端は、信号線１１８に共通接続されている。ここで、スイッチ１４４１、１４４３は、それぞれ、制御入力端がＨレベルである場合にオンするものであるが、両者の制御入力端は、それぞれインバータ１４３４の入力端、出力端に接続されているため、両スイッチは互いに排他的にオンオフすることになる。すなわち、ＡＮＤゲート１４３２による論理積信号のレベルに応じて、電圧信号Ｖwt、または、Ｖbk（＋）もしくはＶbk（−）のいずれかが選択されて、このＶＬＣセレクタ１４０による電圧信号ＶＬＣ１−ａとして、信号線１１８に供給される構成となっている。

ここで、信号ＦＩＥＬＤは、信号ＭｏｄｅがＬレベルである第１のモードの場合、図１１（ａ）に示されるように、１水平走査期間１Ｈ（３本の表示走査線１１２の選択に要する期間）毎に、論理レベルが反転する信号であって、かつ、１垂直走査期間１Ｖ経過後、同じ３本の表示走査線１１２が選択される１水平走査期間１Ｈでみても、論理レベルが反転する信号である。

一方、このような構成において、第１のモードの場合に、１行上の走査信号Ｙ０−ｃがアクティブレベル（Ｈレベル）になると、ＡＮＤゲート１４３２の論理積信号がＨレベルとなるので、スイッチ１４４１がオンし、スイッチ１４４３がオフする。このため、電圧信号Ｖwtが、ＶＬＣ１−ａとして出力される。

続いて、信号ＦＩＥＬＤがＨレベルとなる１水平走査期間において、対応する行の走査信号Ｙ１−ａがＨレベルになると、スイッチ１４１２がオンするので、信号ＦＩＥＬＤのＨレベルにしたがってスイッチ１４１４がオンし、スイッチ１４１６がオフする。さらに、ＡＮＤゲート１４３２の論理積信号がＬレベルとなるので、スイッチ１４４１がオフし、スイッチ１４４３がオンする。このため、電圧信号Ｖbk（＋）が、ＶＬＣ１−ａとして出力されることになる。

この後、走査信号Ｙ１−ａがＬレベルになって、スイッチ１４１２がオフしても、容量１４２２の一端には、信号ＦＩＥＬＤのＨレベルが保持されているので、電圧信号Ｖbk（＋）がＶＬＣ１−ａとして出力される状態は、１垂直走査期間１Ｖ経過して再び１行上の走査信号Ｙ０−ｃがＨレベルとなるまで、維持されることになる。

そして再び、１行上の走査信号Ｙ０−ｃがＨレベルとなると、電圧信号Ｖwtが選択され、続いて、対応する行の走査信号Ｙ１−ａがＨレベルになると、今度、信号ＦＩＥＬＤはＬレベルとなるので、電圧信号Ｖbk（−）が選択されて、ＶＬＣ１−ａとして出力されることになる。

このような動作は、サブ画素の総行数に相当する３ｍ個のＶＬＣセレクタ１４０毎に行われる。すなわち、第１のモードである場合に、ある行のＶＬＣセレクタ１４０によって選択される電圧は、その１行上の書込走査線１１３に対応する走査信号がＨレベルになると、電圧信号Ｖwtとなり、続いて、同一行の書込走査線１１３に対応する走査信号がＨレベルとなると、信号ＦＩＥＬＤがＨレベルであれば、１垂直走査期間１Ｖ経過して再び１行上の走査信号がＨレベルとなるまで、電圧信号Ｖbk（＋）を選択し続ける一方、信号ＦＩＥＬＤがＬレベルであれば、１垂直走査期間１Ｖ経過して再び１行上の走査信号がＨレベルとなるまで、電圧信号Ｖbk（−）を選択し続けることになる。

ここで、上述したように第１のモードにおいて、ある行の表示走査線１１２に供給される走査信号は、当該行と同一行の書込走査線１１３に供給される走査信号よりも、１水平走査期間の１／３に相当する期間だけ先行したタイミングで出力されるから、ある行のＶＬＣセレクタ１４０において、その１行上の書込走査線１１３に対応する走査信号がＨレベルになる期間とは、当該ＶＬＣセレクタ１４０と同一行の表示走査線１１２に対応する走査信号がＨレベルとなる期間である。

したがって、第１のモードにおいて、ある行のＶＬＣセレクタ１４０により電圧信号Ｖwtが選択される期間とは、当該行と同一行の表示走査線１１２に供給される走査信号がＨレベルとなる期間であり、この期間では、図５（ｂ）または図６（ｂ）に示されるように、サブ画素において表示リフレッシュ動作が実行される期間である。また、第１のモードにおいて、ある行のＶＬＣセレクタ１４０により電圧信号Ｖwtが選択されない期間では、図５（ｃ）または図６（ｃ）に示したように、サブ画素における容量Ｃｍの保持電圧にしたがって表示動作が実行されることになる。

この際、非選択期間に信号線１１８に印加される黒表示の電圧信号が、１垂直走査期間１Ｖ毎に極性反転されるので、ディジタルデータ線１１４へのデータ信号Ｄｊを変更することなく、サブ画素の交流駆動が実行されることになる。さらに、第１のモードでは、１つの画素１２０を構成する３つのサブ画素１２０ａ、１２０ｂ、１２０ｃに対応する３行が選択される１水平走査期間１Ｈ毎に、信号ＦＩＥＬＤの論理レベルが反転するので、画素単位でみて１行毎に、書き込み極性が反転することになる。

一方、信号ＭｏｄｅがＨレベルとなる第２のモードにおいて、信号ＦＩＥＬＤは、図１１（ｂ）に示されるように、常時Ｌレベルとなるので、スイッチ１４１４がオフとなり、スイッチ１４１６がオンとなる。また、ＡＮＤゲート１４３２の論理積信号は常にＬレベルとなるので、スイッチ１４４１がオフとなり、スイッチ１４１６がオンとなる。したがって、第２のモードにおいて、各ＶＬＣセレクタ１４０により選択される電圧信号は、同図に示されるように、走査信号のレベルにかかわらず、電圧信号Ｖbk（−）となる。なお、第２のモードでは、書込走査線１１３に対応する走査信号が、常にＨレベルとなる点は、走査線駆動回路１３０の詳細について説明した通りである。

＜データ線駆動回路の詳細＞
次に、本実施形態において、第１のモードおよび第２のモードのうち、第１のケースで動作する第１のデータ線駆動回路１８０と、第２のモードのうち、第２のケースで動作する第２のデータ線駆動回路１９０について説明する。

＜第１のデータ線駆動回路の詳細＞
まず、第１のデータ線駆動回路１８０の詳細な構成について説明する。図１２は、この詳細な構成を示すブロック図である。

この図において、シフトレジスタ１８３は、１水平走査期間１Ｈにおいて、互いにアクティブレベルが重複しない信号Ｘｓ１、Ｘｓ２、…、Ｘｓｎを順次出力するものである。この構成は、走査線駆動回路１３０におけるシフトレジスタ１３２と同様であるが、ラッチ回路の接続段数は（ｎ＋１）段であり、また、実際には、互いに隣接するラッチ回路から出力される信号同士の論理積を求めるＡＮＤゲートが、例えば走査信号セレクタ１３２におけるＡＮＤゲート１３４３（図８参照）と同様に設けられるが、ここでは説明・図示を省略することにする。

さて、シフトレジスタ１８３の出力側には、画素１２０の列数に等しいｎ個のスイッチ１８４が設けられている。そして、一般的にｊ列目に対応する信号Ｘｓｊがアクティブレベル（Ｈレベル）になると、対応するスイッチ１８４がオンして、画像信号線１８１を介して順次供給される階調データＤａｔａを、サンプリングする構成となっている。

ここで、階調データＤａｔａは、画素１２０の濃度を指示するものであって、外部から所定のタイミングで供給されるものである。説明の便宜上、階調データＤａｔａの各ビットを、最下位ビット（LSB）から順番に、ａ、ｂ、ｃ、ｄと表記することにする。上述したように本実施形態に係る電気光学装置は、第１のモードである場合に８階調表示を行う一方、第２のモードのうち、第１のケースである場合に１６階調表示を行うので、第１のモードにおいて、階調データＤａｔａは、ａ、ｂ、ｃの３ビットから構成される一方、第２のモードのうち、第１のケースにおいては、階調データＤａｔａは、ａ、ｂ、ｃ、ｄの４ビットから構成されることになる。したがって、いずれのモードにおいてもビットａが最下位ビットとなり、また、ビットｄは、第１のモードにおいては用いられないことになる。

次に、第１ラッチ回路１８５は、ｎ個の１ラッチ−１、１ラッチ−２、…、１ラッチ−ｎを備えるものである。そして、一般的にｊ列目に対応する１ラッチ−ｊは、信号Ｘｓｊがアクティブレベルになったときに、対応するスイッチ１８４によってサンプリングされた階調データＤａｔａを１水平走査期間１Ｈに相当する期間だけ保持するものである。

また、第２ラッチ回路１８６は、ｎ個の単位回路１８６０を備えて、第１のモードにおいては、ラッチした３ビットの階調データのビットａ、ｂ、ｃを、１水平走査期間１Ｈにおいて順次シフトして、データ信号Ｄｊとしてディジタルデータ線１１４に出力する一方、第２のモードにおいては、ラッチした４ビットの階調データをアナログ変換した電圧信号を、１水平走査期間１Ｈにおいて、データ信号Ａｊとしてアナログデータ線１１５の側に出力するものである。なお、単位回路１８６０の詳細構成については、さらに後述することにする。

そして、ｎ個のスイッチ１８８が、アナログデータ線１１５に１対１に対応して設けられている。このスイッチは、信号ＤＤＳをインバータ１８７によりレベル反転した信号がＨレベルである場合（すなわち、信号ＤＤＳがＬレベルである場合）にオンするものである。したがって、信号ＤＤＳがＨレベルとなる場合、すなわち、第２のモードのうち、第２のケースとなる場合、アナログデータ線１１５は、第２ラッチ回路１８６から電気的に切り離されることになる。

＜単位回路の詳細構成＞
続いて、第２ラッチ回路１８６における単位回路１８６０の１個分の詳細構成について、一般的にｊ列目に対応するものを例にとって説明する。図１３は、この構成を示すブロック図である。

この図において、符号１８６１で示される２ラッチ−ｊは、第１ラッチ回路１８５における１ラッチ−ｊによってラッチされた階調データの各ビットａ、ｂ、ｃ、ｄを、１水平走査期間１Ｈの最初に出力されるラッチパルスＬＰにしたがって再度ラッチするものである。

この２ラッチ−ｊによりラッチされた階調データのうち、ビットａ、ｂ、ｃは、それぞれａ−ラッチ１８６２、ｂ−ラッチ１８６３およびｃ−ラッチ１８６４に供給される。ここで、ａ−ラッチ１８６２、ｂ−ラッチ１８６３およびｃ−ラッチ１８６４は、ビットａ、ｂ、ｃの順番で、１水平走査期間１Ｈを３分割した期間毎に出力されるクロック信号ＣＬＫｓにしたがって、シフトして出力するものである。したがって、これらのラッチにより第１の回路が構成される。

そして、セレクタ１８６７は、信号ＭｏｄｅがＬレベルである第１のモードの場合には、ａ−ラッチ１８６２、ｂ−ラッチ１８６３およびｃ−ラッチ１８６４により出力される信号を選択する一方、信号ＭｏｄｅがＨレベルである第２のモードの場合には、論理レベルの低位側電圧（すなわちＬレベル）の給電線を選択して、データ信号Ｄｊとして出力するものである。したがって、ｊ列目のディジタルデータ線１１４に供給されるデータ信号Ｄｊは、第１のモードであれば、１水平走査期間１Ｈを３分割した期間毎に階調データのビットａ、ｂ、ｃの順番となる一方、第２のモードであれば、常にＬレベルとなる。

一方、２ラッチ−ｊにより再度ラッチされた階調データの全ビットａ、ｂ、ｃ、ｄは、Ｄ／Ａ変換器（第２の回路）１８６５に供給されている。ここで、Ｄ／Ａ変換器１８６５は、４ビットの階調データをアナログ変換した電圧信号を、ラッチパルスＬＰのタイミングで出力するものである。このアナログ変換の際、Ｄ／Ａ変換器１８６５は、対向電極１０８の印加電圧を基準として１水平走査期間１Ｈ毎に、かつ、１垂直走査期間１Ｖ毎に、電圧信号を極性反転して出力する。

そして、セレクタ１８６８は、信号ＭｏｄｅがＬレベルである第１のモードの場合には、白表示の電圧信号Ｖwtを選択する一方、信号ＭｏｄｅがＨレベルである第２のモードの場合には、Ｄ／Ａ変換器１８６５により出力される電圧信号を選択するものである。これにより、ｊ列目に対応するデータ信号Ａｊは、第１のモードであれば、電圧信号Ｖwtとなる一方、第２のモードであれば、Ｄ／Ａ変換器１８６５により出力される電圧信号となる。ただし、アナログデータ線１１５の各々には、それぞれスイッチ１８８（図１２参照）が設けられるので、第２のモードのうち、第２のケースでは、Ｄ／Ａ変換器１８６５による電圧信号は、アナログデータ線１１５に供給されない構成となっている。

なお、ａ−ラッチ１８６２、ｂ−ラッチ１８６３およびｃ−ラッチ１８６４は、第１のモードにおいて用いられるものであり、また、Ｄ／Ａ変換器１８６５は、第２のモードのうち、第１のケースにおいて用いられるものであるため、信号Ｍｏｄｅにしたがって両者のいずれか一方のみを動作させ、他方を停止させる構成としても良いのは、もちろんである。

＜第２のデータ線駆動回路の詳細＞
次に、第２のモードのうち、第２のケースで動作する第２のデータ線駆動回路１９０の詳細について説明する。図１４は、この詳細な構成を示すブロック図である。

この図において、シフトレジスタ１９３は、１水平走査期間１Ｈにおいて、互いにアクティブレベルが重複しない信号Ｘｔ１、Ｘｔ２、…、Ｘｔｎを順次出力するものである。なお、このシフトレジスタ１９３の構成は、第１のデータ線駆動回路１８０におけるシフトレジスタ１８２（図１２参照）と同一である。

さて、シフトレジスタ１９３の各出力には、スイッチ１９５の一端がそれぞれ接続されている。これらのスイッチ１９５は、シフトレジスタ１９３のうち、対応する出力信号がアクティブレベルになると、画像信号線１９１に供給されているアナログの画像信号Ｖｉｄをサンプリングするものである。

さらに、これらのスイッチ１９５の他端には、それぞれスイッチ１９７の一端が接続されている。また、スイッチの１９７の他端は対応するアナログデータ線１１５に接続されている。このスイッチ１９７は、信号ＤＤＳがＨレベルとなる場合、すなわち、第２のモードのうち、第２のケースとなる場合に、オンするものである。

したがって、第２のケースとなる場合では、スイッチ１９５の各々によってサンプリングされた画像信号Ｖｉｄがアナログデータ線１１５に供給される一方、それ以外の場合では、アナログデータ線１９５とスイッチ１９５とは電気的に切り離されることになる。

＜電気光学装置の動作＞
ここで、本実施形態に係る電気光学装置の動作について、信号ＭｏｄｅがＬレベルとなる第１のモードと、信号ＭｏｄｅがＨレベルとなる第２のモードとに分けて説明する。

＜第１のモード＞
はじめに、第１のモードである場合の動作について説明する。上述したように第１のモードにおいて信号ＤＤＳは、Ｌレベルとなるので、図１２に示されるスイッチ１８８はすべてオンとなる一方、図１４に示されるスイッチ１９７はすべてオフとなる。さらに、図１３に示される各列の単位回路１８５０において、セレクタ１８６７はラッチ回路の出力を選択し、セレクタ１８６８は白表示の電圧信号Ｖwtを選択する。このため、第１のモードでは、各ディジタルデータ線１１４には、ラッチ回路により出力されるビットがそれぞれ供給される一方、すべてのアナログデータ線１１５には、データ信号Ａ１〜Ａｎとして電圧信号Ｖwtが供給されることになる。

ここで、図１５は、第１のモードの動作を示すタイミングチャートである。この図に示されるように、最初に、１行１列、１行２列、…、１行ｎ列の画素１２０に対応する階調データＤａｔａ（３ビット）が、画像信号線１８１を介して順番に供給され、続いて、２行１列、２行２列、…、２行ｎ列の画素１２０に対応する階調データＤａｔａが順番に供給され、以下同様に、ｍ行１列、２行２列、…、ｍ行ｎ列の画素１２０に対応する階調データＤａｔａが順番に供給される。

このうち、１行１列の画素１２０に対応する階調データＤａｔａが供給されるタイミングにおいて、シフトレジスタ１８３（図１２参照）から出力される信号Ｘｓ１がアクティブレベルとなると、当該階調データＤａｔａは、第１ラッチ回路１８５における１列目の１ラッチ−１にラッチされる。次に、１行２列の画素１２０に対応する階調データＤａｔａが供給されるタイミングにおいて、信号Ｘｓ２がアクティブレベルとなると、当該階調データＤａｔａは、第１ラッチ回路１８５における２列目の１ラッチ−２にラッチされ、以下同様にして、１行ｎ列の画素１２０に対応する階調データＤａｔａが第１ラッチ回路１８５におけるｎ列目の１ラッチ−ｎにラッチされる。これにより、１行目の位置する画素１２０についての階調データＤａｔａが、１ラッチ−１、１ラッチ−２、…、１ラッチ−ｎし、それぞれラッチされることになる。

次に、ラッチパルスＬＰが出力されると、１ラッチ−１、１ラッチ−２、…、１ラッチ−ｎによりそれぞれラッチされた階調データＤａｔａが、第２ラッチ回路１８５における２ラッチ−１、２ラッチ−２、…、２ラッチ−ｎにそれぞれ一斉にラッチされる。

そして、ラッチされた階調データＤａｔａのうち、ビットａ、ｂ、ｃがそれぞれａ−ラッチ１８６２、ｂ−ラッチ１８６３、ｃ−ラッチ１８６４により、クロック信号ＣＬＫｓにしたがって転送される結果、データ信号Ｄ１は、１水平走査期間１Ｈを３分割した第１番目の期間において１行１列の画素に対応する階調データのうち、ビットａを示すレベルとなり、第２番目の期間において当該階調データのビットｂを示すレベルとなり、第３番目の期間において当該階調データのビットｃを示すレベルとなる。他のデータ信号Ｄ２、Ｄ３、…、Ｄｎについても同様である。

一方、第１番目の期間においては、走査信号Ｇ１−ａがアクティブレベルとなるので、１−ａ行目に位置するサブ画素１２０ａの容量Ｃｍ−ａに、当該サブ画素１２０ａのオンオフを指示する最下位ビットａがそれぞれ保持されることになる。また、第２番目の期間においては、走査信号Ｇ１−ｂがアクティブレベルとなるので、１−ｂ行目に位置するサブ画素１２０ｂの容量Ｃｍ−ｂに、当該サブ画素１２０ｂのオンオフを指示する中位ビットｂがそれぞれ保持されることになる。さらに、第３番目の期間においては、走査信号Ｇ１−ｃがアクティブレベルとなるので、１−ｃ行目に位置するサブ画素１２０ｃの容量Ｃｍ−ｃに、当該サブ画素１２０ｃのオンオフを指示する最上位ビットｃがそれぞれ保持されることになる。以下同様な動作が、２−ａ行目、２−ｂ行目、２−ｃ行目、…、ｍ−ａ行目、ｍ−ｂ行目、ｍ−ｃ行のサブ画素に対して線順次的に行われる。

そして、このように各サブ画素の容量に、そのサブ画素のオンオフを指示するビットが書き込まれると、上述したように、当該ビットにしたがった表示リフレッシュ動作、および、表示動作がサブ画素毎に行われることになる。詳細には、図１６に示されるように、ｉ−ａ行目の表示走査線１１２に供給される走査信号Ｙｃｉ−ａがＨレベルになると、当該行に位置するすべてのサブ画素１２０ａにおいて、図５（ｂ）または図６（ｂ）に示される表示リフレッシュ動作が行われる一方、それ以外の行に位置するサブ画素においては、図５（ｃ）または図６（ｃ）に示される表示動作が行われることになる。続いて、図１６に示されるように、ｉ−ｂ行目の表示走査線１１２に供給される走査信号Ｙｃｉ−ｂがＨレベルになると、当該行に位置するすべてのサブ画素１２０ｂにおいて、表示リフレッシュ動作が行われ、次に、ｉ−ｃ行目の表示走査線１１２に供給される走査信号Ｙｃｉ−ｃがＨレベルになると、当該行に位置するすべてのサブ画素１２０ｃにおいて、表示リフレッシュ動作が行われることになる。すなわち、１水平走査期間１Ｈの１／３に相当する期間毎に、１行分のサブ画素が選択されて順番に表示リフレッシュ動作が行われる一方、非選択行のサブ画素については、表示動作が行われることになる。

ここで、サブ画素１２０ａ、１２０ｂ、１２０ｃの面積比率は、ビットａ、ｂ、ｃに対応して約１：２：４に設定されているので、これらのビットにしたがってサブ画素１２０ａ、１２０ｂ、１２０ｃがオンオフすると、１つの画素としてみた場合には、面積階調表示が行われることになる。

また、表示動作の際に、ｉ行目に対応する３本の信号線１１８を介して供給される電圧信号ＶＬＣｉ−ａ、ＶＬＣｉ−ｂ、ＶＬＣｉ−ｃは、図１６（または図１１）に示されるように、１垂直走査期間１Ｖ毎に、交互に電圧信号Ｖbk（＋）、Ｖbk（−）が選択される。このため、黒表示とすべきサブ画素のサブ画素電極１２１８に印加される電圧信号は、容量Ｃｍに保持するビットを書き換えなくても、対向電極１０８の電位に対して極性反転することになり、これにより交流駆動が行われることになる。例えば、ｉ−ａ行目とｊ列目との交差に対応するサブ画素１２０ａの容量Ｃｍ−ａ、および、ｉ−ｃ行目とｊ列目との交差に対応するサブ画素１２０ｃの容量Ｃｍ−ｃに、それぞれ黒表示とすべきＨレベルに相当するビットが書き込まれている場合、これらの液晶容量に印加される電圧Ｐｉｘ（ｉ、ｊ）−ａ、Ｐｉｘ（ｉ、ｊ）−ｃは、それぞれ図１６に示されるように、１垂直走査期間１Ｖ毎に極性反転することになる。

一方、白表示とすべきサブ画素では、対向電極１０８の印加電圧に等しい白表示の電圧信号Ｖwtが、表示リフレッシュ動作によってサブ画素電極１２１８に印加されると、以降の表示動作ではスイッチ１２０２、１２０３がオフするので、白表示状態が維持されることになる。このため、白表示とすべきサブ画素についても、容量Ｃｍに保持されるビットを書き換える必要がない。例えば、ｉ−ｂ行目とｊ列目との交差に対応するサブ画素１２０ａの容量Ｃｍ−ｂに、白表示とすべきＬレベルに相当するビットが書き込まれている場合、この液晶容量に印加される電圧Ｐｉｘ（ｉ、ｊ）−ｂは、図１６に示されるように、電圧信号Ｖwtを維持することになる。

したがって、サブ画素１２０ａ、１２０ｂ、１２０ｃのオンオフ状態に変更がない場合に、対応する行の書込走査線１１３を選択するタイミングにおいて信号ＥＮＢをＬレベルとすれば、当該書込走査線１１３において電圧変動が発生しない。このため、書込走査線１１３の容量負荷に伴って電力が消費されることもないし、スイッチ１２０１（図４参照）もスイッチングしないので、これに伴って電力が消費されることもない。したがって、それらの分だけ消費電力化が可能となる。

さらに、信号ＦＩＥＬＤが１水平走査期間１Ｈ毎にレベル反転するので、非選択期間において信号線１１８に印加される電圧信号の極性は、図１１に示されるように、画素単位でみて１行毎に（サブ画素単位でみて３行毎に）反転することになる。このため、表示動作における書込極性が、１行毎に反転するので、第１のモードにおいてはフリッカの発生が抑えられることになる。

＜第２のモード＞
続いて、信号ＭｏｄｅがＨレベルである第２のモードにおける動作について、第１のケースと第２のケースとに分けて説明する。

＜第１のケース＞
まず、信号ＭｏｄｅがＬレベルであって、信号ＤＤＳがＬレベルとなる第１のケースの場合について説明する。この場合、図１２に示されるスイッチ１８８はすべてオンとなる一方、図１４に示されるスイッチ１９７はすべてオフとなる。さらに、図１３に示される各列の単位回路１８５０において、セレクタ１８６７はＬレベルを選択し、セレクタ１８６８はＤ／Ａ変換器１８６５の出力を選択する。このため、すべてディジタルデータ線１１４には、データ信号Ｄ１〜ＤｎとしてＬレベルが供給される一方、各アナログデータ線１１５には、データ信号Ａ１〜ＡｎとしてＤ／Ａ変換器１８６５による電圧信号が、それぞれ供給されることになる。

さて、図１７は、第２のモードのうち、第１のケースである場合の動作を示すタイミングチャートである。なお、第１のケースにおいて、画像信号線１８１を介して供給される階調データＤａｔａが４ビットである点で第１のモードとは異なる。また、この図に示されるように、第１のケースでは、第２ラッチ回路１８６における２ラッチ−１、２ラッチ−２、…、２ラッチ−ｎまでの動作は第１のモードと同様であるので、これ以降の動作について説明することにする。

まず、第１のケースでは、２ラッチ−１、２ラッチ−２、…、２ラッチ−ｎによってラッチされた階調データのビットａ、ｂ、ｃ、ｄは、対応する列のＤ／Ａ変換器１８６５によってアナログ変換されて、ラッチパルスＬＰが供給されるタイミングにおいて出力されることになる。

ここで、走査信号Ｙｃ１−ａ、Ｙｃ１−ｂ、Ｙｃ１−ｃがアクティブレベルとなると、１行ｊ列目の画素１２０を構成する３行分のサブ画素１２０ａ、１２０ｂ、１２０ｃでは、それぞれスイッチ１２０３（図４参照）がオンするので、アナログデータ線１１５を介して供給されるＤ／Ａ変換器１８６５の電圧信号がそれぞれ液晶容量に書き込まれることになる。なお、この後、走査信号Ｙｃ１−ａ、Ｙｃ１−ｂ、Ｙｃ１−ｃが非アクティブレベルになって、それぞれスイッチ１２０３がオフしても、書き込まれた電圧信号は、液晶容量のほか蓄積容量Ｃｓ−ａ、Ｃｓ−ｂ、Ｃｓ−ｃによって保持されることになる。この動作は１行目に位置する画素であって、ｊ列目以外の画素でも同様に行われる。

さらに、以下同様な動作が、２行目、３行目、…、ｍ行目の画素１２０に対して線順次的に行われる。このように、第２のモードのうち、第１のケースにおいて、１つの画素１２０を構成するサブ画素１２０ａ、１２０ｂ、１２０ｃでは、ホールドされた電圧に応じて互いに同一濃度とする階調表示が行われることになる。

例えば、ｉ行ｊ列の画素１２０を構成する３つのサブ画素の液晶容量に印加される電圧Ｐｉｘ（ｉ、ｊ）−ａ、Ｐｉｘ（ｉ、ｊ）−ｂ、Ｐｉｘ（ｉ、ｊ）−ｃは、走査信号Ｙｃ１−ａ、Ｙｃ１−ｂ、Ｙｃ１−ｃがアクティブレベルとなったときに、いずれも、ｊ列目のアナログデータ線１１５に供給されているデータ電圧Ａｊになり、その後、走査信号Ｙｃ１−ａ、Ｙｃ１−ｂ、Ｙｃ１−ｃが非アクティブレベルとなっても、その容量性により書込電圧に共通に保持されることになる。

また、Ｄ／Ａ変換器１８６５は、アナログ変換の際、ラッチパルスＬＰが供給される毎に（すなわち、１水平走査期間１Ｈ毎に）、対向電極１０８に印加される電圧を基準として、電圧信号の極性を反転するので、書込極性は、１行の画素毎に反転することになる。さらに、Ｄ／Ａ変換器１８６５は、アナログ変換の際、１垂直走査期間経過後に同一行の画素に対応するデータ信号Ａｊの極性を反転するので、対向電極１０８に印加される電圧（電圧信号Ｖwtと等しい電圧）を基準としたとき、液晶容量に印加される直流電圧成分はゼロになり（図１９参照）、これにより交流駆動が行われることになる。

＜第２のケース＞
次に、信号ＭｏｄｅがＬレベルであって、信号ＤＤＳがＨレベルとなる第２のケースの場合について説明する。

この場合、第１のケースと同様に、同一行の画素に対応する３行の表示信号線１１３の走査信号が、１水平走査期間毎に、順次アクティブレベルとなる。このため、最初の１水平走査期間１Ｈでは、走査信号Ｙｃ１−ａ、Ｙｃ１−ｂ、Ｙｃ１−ｃがアクティブレベルとなり、これらの３行に位置するサブ画素１２０ａ、１２０ｂ、１２０ｃでは、それぞれスイッチ１２０３（図４参照）がオンすることになる。

ところで、第２のケースの場合、図１２に示されるスイッチ１８８はすべてオフとなる一方、図１４に示されるスイッチ１９７はすべてオンとなる。さらに、図１３に示される各列の単位回路１８５０において、セレクタ１８６７はＬレベルを選択する。このため、すべてディジタルデータ線１１４には、Ｌレベルがデータ信号として供給される一方、各アナログデータ線１１５には、第２のデータ線駆動回路１９０による画像信号Ｖｉｄが、データ信号としてそれぞれ供給されることになる。

詳細には、図１８に示されるように、最初の１水平走査期間１Ｈでは、１行１列、１行２列、…、１行ｎ列の画素１２０に対応するアナログの画像信号Ｖｉｄが、画像信号線１９１を介して外部回路から順番に供給される。ここで、１行１列の画素１２０に対応する画像信号Ｖｉｄが供給されるタイミングにおいて、シフトレジスタ１９３（図１４参照）から出力される信号Ｘｔ１がアクティブレベルとなると、対応するスイッチ１９５がオンするので、当該画像信号Ｖｉｄが、１列目のアナログデータ線１１５にサンプリングされることになる。

この１水平走査期間では、走査信号Ｙｃ１−ａ、Ｙｃ１−ｂ、Ｙｃ１−ｃがアクティブレベルとなっているので、１列目のアナログデータ線１１５にサンプリングされた当該画像信号Ｖｉｄは、１行１列の画素１２０（すなわち、１−ａ行２列のサブ画素１２０ａ、１−ｂ行２列のサブ画素１２０ｂおよび１−ｃ行２列のサブ画素１２０ｃ）に対応する３つのサブ画素電極１２１８に、共通に書き込まれることになる。

次に、１行２列の画素１２０に対応する画像信号Ｖｉｄが供給されるタイミングにおいては、信号Ｘｔ２がアクティブレベルとなるので、当該画像信号Ｖｉｄが、２列目のアナログデータ線１１５にサンプリングされることになって、１行２列の画素１２０（すなわち、１−ａ行２列のサブ画素１２０ａ、１−ｂ行２列のサブ画素１２０ｂおよび１−ｃ行２列のサブ画素１２０ｃ）に対応する３つのサブ画素電極１２１８に、共通に書き込まれることになる。

そして、最初の１水平走査期間では、このような動作が、１行ｎ列の画像信号が供給されるまで同様して行われる。これにより、１行目の画素（すなわち、１−ａ行目、１−ｂ行目、１−ｃ行目のサブ画素）の書き込みが完了することになる。

さらに、２番目の水平走査期間では、走査信号Ｙｃ２−ａ、Ｙｃ２−ｂ、Ｙｃ２−ｃがアクティブレベルとなる一方、２行１列、２行２列、…、２行ｎ列の画素１２０に対応するアナログの画像信号Ｖｉｄが、画像信号線１９１を介して外部回路から順番に供給されるので、これにより、２行目の画素（すなわち、２−ａ行目、２−ｂ行目、２−ｃ行目のサブ画素）の書き込みが完了することになる。そして、以降同様な動作が、ｍ行目の画素（すなわち、ｍ−ａ行目、ｍ−ｂ行目、ｍ−ｃ行目のサブ画素）の書き込みが完了するまで行われることになる。

なお、第２のケースにおける書込極性は、外部回路がいかなる周期で画像信号Ｖｉｄの極性を反転して出力するかによって決まることになる。また、第２のケースにおいて液晶容量に実際に印加される電圧波形は、第１のケースである図１９と同様である。

＜まとめ＞
このように実施形態に係る電気光学装置において、第１のモードでは、階調データＤａｔａにしたがってサブ画素１２０ａ、１２０ｂ、１２０ｃをオンオフさせることによる面積階調法の表示が行われるとともに、オンオフの変更が生じたサブ画素に対して書き換えれば済むので、表示ムラの少ない高品位な表示が低い消費電力で可能となる。

一方、第２のモードでは、１画素が３分割されているにもかかわらず、互いに同一濃度となる階調表示が行われるので、サブ画素数以上の多階調の表示が可能となる。このうち、第１のケースでは、階調データＤａｔａが、各画素１２０の直前である第１のデータ線駆動回路１８０まで、ディジタルデータとして処理されるので、前処理回路の不均一な特性に起因する表示ムラを抑えることができる。また、第２のケースでは、階調データＤａｔａによらないで、外部回路からのアナログ信号による画像信号Ｖｉｄによって階調表示が行われるので、きわめて豊かな階調表示が可能となる。

したがって、本実施形態に係る電気光学装置によれば、状況に応じていずれかのモード、ケースを選択することにより、表示ムラの少ない高品位な表示と、多階調表示とを両立することが可能となる。

なお、第１のモードを選択すべき場合としては、静止画を表示する場合や、文字・線画を表示する場合、電池残量が少ない場合、待機モードである場合などが挙げられ、反対に、第２のモードを選択すべき場合としては、動画を表示する場合や、自然画や絵画などを表示する場合、多階調表示が要求される場合などが挙げられる。そして、これらの選択は、別途外部に設けられる判断機構よって、これらの条件を考慮して自動的に選択する構成として良いし、別途設けられるスイッチ等によってユーザが手動的に選択する構成としても良い。さらに、第２のモードにおいて、第１のケースまたは第２のケースのいずれかを選択するかについては、外部回路の負荷や要求される階調度等に応じて、同様に自動的・手動的に選択する構成としても良い。

また、上述した実施形態では、表示動作に着目して説明したが、検査動作に着目すると、次のような優れた利点を有する。すなわち、仮に、第２のデータ線駆動回路１９０が存在しないような構成を想定した場合、第１のデータ線駆動回路１８０において、アナログデータ線１１５の出力側にはＤ／Ａ変換器１８６５が設けられているので、一旦、出力された電圧信号を、共通経路を介して読み込んでサブ画素の欠陥を検査することはできない。

これに対して、本実施形態では、対向基板１０２との貼り合わせ前に（液晶容量が形成される前に）、第１のデータ線駆動回路１８０によって電圧信号を、一旦、サブ画素の蓄積容量に書き込み、この後、第２のデータ線駆動回路１９０により点順次的に検査信号ＲＣｓ（図１４参照）として読み出して、書き込んだ電圧信号と照合することにより、すべてのサブ画素について欠陥の有無を検査することが可能となる。

＜その他＞
なお、上述した実施形態においては、１つの画素１２０が、図３に示されるように、Ｙ方向に配列するサブ画素１２０ａ、１２０ｂ、１２０ｃによって構成されたが、本発明はこれに限られず、図２０に示されるように、Ｘ方向に配列するサブ画素１２０ａ、１２０ｂ、１２０ｃによって構成されても良い。ただし、この構成においては、第１のモードでは、階調データＤａｔａの各ビットａ、ｂ、ｃを、それぞれ対応するディジタルデータ線１１４に１水平走査期間１Ｈで供給する一方、第２のモードでは、３本のアナログデータ線１１５に１水平走査期間１Ｈで共通の電圧信号を供給するような構成となる。

また、実施形態において、サブ画素１２０ａ、１２０ｂ、１２０ｃについては、図４に示される構成としたが、スイッチ１２０１、１２０２および１２０３については、実際には、例えば図２１に示されるように、能動層としてポリシリコンを用いたＮチャネル型ＴＦＴ（Thin Film Transistor）１２３１、１２３２および１２３２で構成されることになる。また、これらのスイッチを、Ｐチャネル型ＴＦＴや、相補型ＴＦＴで構成しても良いし、非晶質シリコンＴＦＴ等で構成しても良い。なお、スイッチ１２０３を一方のチャネル型のＴＦＴで構成する場合、白表示に相当する電圧信号Ｖwtについては、ＴＦＴにおけるフィールドスルーをキャンセルするように、予めオフセットする必要があるが、これらのスイッチを相補型で構成する場合には、そのようなオフセットは必要ない。また、この際、走査線駆動回路１３０や、走査信号セレクタ１４０、第１のデータ線駆動回路１８０、第２のデータ線駆動回路１９０の能動素子についても、これと同一プロセスで形成される素子によって構成されるのが望ましい。
一方、上述した実施形態にあっては、第１のモードにおいて３ビットの階調データによる８階調表示を、第２のモードのうち、第１のケースにおいて４ビットの階調データによる１６階調表示を、それぞれ行う構成としたが、本発明はこれに限られず、いずれにおいても同一度数の階調表示を行うとしても良いし、これよりも多階調の表示を行うとしても良い。また、画素をさらにＲ（赤）、緑（Ｇ）、Ｂ（青）の各色に対応させて、カラー表示を行うとしても良いのはもちろんである。

また、実施形態にあっては、素子基板１０１には、ガラス基板を用いたが、ＳＯＩ（Silicon On Insulator）の技術を適用し、サファイヤや、石英、ガラスなどの絶縁性基板にシリコン単結晶膜を形成して、ここに各種素子を作り込んで素子基板１０１としても良い。また、素子基板１０１として、シリコン基板などを用いるとともに、ここに各種の素子を形成しても良い。このような場合には、第１および第２スイッチとして、電界効果型トランジスタを用いることができるので、高速動作が容易となる。ただし、素子基板１０１が透明性を有しない場合、画素電極１１８をアルミニウムで形成したり、別途反射層を形成したりするなどして、液晶装置を反射型として用いる必要がある。

さらに、上述した実施形態では、液晶としてＴＮ型を用いたが、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたＧＨ（ゲストホスト）型などの液晶を用いても良い。

また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。このように、本発明では、液晶や配向方式として、種々のものに適用することが可能である。

くわえて、電気光学装置としては、液晶装置のほかに、エレクトロルミネッセンス（ＥＬ）や、プラズマ発光や電子放出による蛍光などを用いて、その電気光学効果により表示を行う種々の電気光学装置に適用可能である。この際、電気光学物質としては、ＥＬ、ミラーデバイス、ガス、蛍光体などとなる。なお、電気光学物質としてＥＬを用いる場合、素子基板１０１においてＥＬがサブ画素電極１２１８と透明導電膜の対向電極との間に介在することになるので、液晶装置としてみれば必要であった対向基板１０２は不要となる。このように、本発明は、上述した構成と類似の構成を有する電気光学装置のすべてに適用可能である。

＜電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器のいくつかについて説明する。

＜その１：プロジェクタ＞
まず、上述した電気光学装置１００をライトバルブとして用いたプロジェクタについて説明する。図２２は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ２１００内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲＧＢの３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態に係る電気光学装置１００と同様であり、画像信号を入力する処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。また、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。

さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射されることとなる。

なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、上述したようにカラーフィルタを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像はダイクロイックミラー２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる表示像を、ライトバルブ１００Ｇによる表示像に対して左右反転させる構成となっている。

＜その２：モバイル型コンピュータ＞
次に、上述した電気光学装置１００を、モバイル型のパーソナルコンピュータに適用した例について説明する。図２３は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ２２００は、キーボード２２０２を備えた本体部２２０４と、表示部として用いられる電気光学装置１００とを備えている。なお、この背面には、視認性を高めるためのバックライトユニット（図示省略）が設けられる。

＜その３：携帯電話＞
さらに、上述した電気光学装置１００を、携帯電話の表示部に適用した例について説明する。図２４は、この携帯電話の構成を示す斜視図である。図において、携帯電話２３００は、複数の操作ボタン２３０２のほか、受話口２３０４、送話口２３０６とともに、上述した液晶パネル１００を備えるものである。このような構成において、待ち受け時には、第１のモードを選択する一方、通話時には、第２のモードを選択する構成が望ましい。なお、この液晶パネル１００の背面にも、視認性を高めるためのバックライトユニット（図示省略）が設けられる。

なお、電子機器としては、図２２、図２３および図２４を参照して説明した他にも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、実施形態や応用形態に係る電気光学装置が適用可能なのは言うまでもない。

（発明の効果）
以上説明したように本発明によれば、面積階調法による表示と、１画素の分割数で規定される階調数よりも多階調の表示とを適宜切り替えて、各種条件に応じた適切な表示を選択することが可能となる。

１００…電気光学装置、１０５…液晶、１１２…表示走査線、１１３…書込走査線、１１４…ディジタルデータ線（第１データ線）、１１５…アナログデータ線（第２データ線）、１１８…信号線、１１９…容量線、１２０ａ，１２０ｂ，１２０ｃ…サブ画素、１２０…画素、１３０…走査線駆動回路、１３２…シフトレジスタ、１３４…走査信号セレクタ、１４０…ＶＬＣセレクタ、１８０…第１のデータ線駆動回路（第１駆動回路）、１８１…画像信号線、１８６１，１８６２，１８６３…ラッチ（第１の回路）、１８６５…Ｄ／Ａ変換器（第２の回路）、１９０…第２のデータ線駆動回路（第２駆動回路）、１９１…画像信号線、１９３…シフトレジスタ、１９５…スイッチ、１２０１…第１スイッチ、１２０２…第２スイッチ、１２０３…第３スイッチ、１２１８…サブ画素電極、２１００…プロジェクタ、２２００…パーソナルコンピュータ、２３００…携帯電話。

Claims (14)

1. 行方向に形成される走査線と、列方向に形成される第１および第２データ線の組線との交差に対応して配設されるサブ画素を、相隣接するもの同士まとめて１画素として駆動する電気光学装置の駆動方法であって、
   所定の第１のモードでは、前記１画素を構成するサブ画素の各々に対し、当該画素の階調を指示する階調データのうちの対応するビットであって、対応する第１データ線を介して供給されるビットにしたがってそれぞれオンまたはオフさせる一方、
   所定の第２のモードでは、前記１画素を構成するサブ画素に対し、当該画素の階調に応じた電圧信号であって、対応する第２データ線を介して供給される電圧信号を共通に印加する
   ことを特徴とする電気光学装置の駆動方法。
2. 前記サブ画素毎に、前記階調データのうち、対応するビットを保持する保持素子を持たせて、
   前記第１のモードでは、
   前記保持素子の保持内容によらずにサブ画素を一旦オフさせ、その後、
   前記保持素子に予め保持された階調データのビットにしたがってサブ画素をオンまたはオフさせる
   ことを特徴とする請求項１に記載の電気光学装置の駆動方法。
3. 前記第２のモードにおいて、
   選択した行のサブ画素に対し、前記第２データ線を所定の順番で選択して、選択した第２データ線に電圧信号を印加する
   ことを特徴とする請求項１に記載の電気光学装置の駆動方法。
4. 前記第２のモードにおいて、
   選択した行のサブ画素に対し、前記第２データ線の各々を介して一斉に電圧信号を印加する
   ことを特徴とする請求項１に記載の電気光学装置の駆動方法。
5. 行方向に形成される走査線と、列方向に形成される第１および第２データ線の組線との交差に対応して配設されるサブ画素を、列方向に相隣接するもの同士まとめて１画素として駆動する電気光学装置の駆動回路であって、
   所定の第１のモードでは、前記走査線を１本毎に選択する走査信号を、各走査線に出力する一方、
   所定の第２のモードでは、前記走査線を、１画素を構成するサブ画素の個数に相当する本数毎に選択する走査信号を、各走査線に出力する走査線駆動回路と、
   前記第１のモードでは、前記走査線駆動回路によって選択された走査線との交差に対応するサブ画素に対して、当該サブ画素を含む画素の階調を示す階調データの対応するビットを、対応する第１データ線に出力する一方、
   前記第２のモードでは、当該選択走査線との交差に対応し、１画素としてまとめられるサブ画素に対して、当該画素の階調に応じた電圧信号を、対応する第２データ線に出力するデータ線駆動回路と
   を具備することを特徴とする電気光学装置の駆動回路。
6. 前記データ線駆動回路は、
   第１駆動回路と第２駆動回路とを備え、
   前記第１のモードでは、第１駆動回路がビットを前記第１データ線に出力し、
   前記第２のモードでは、第１駆動回路または前記第２駆動回路のいずれか一方が電圧信号を前記第２データ線に出力する
   ことを特徴とする請求項５に記載の電気光学装置の駆動回路。
7. 前記第１駆動回路は、
   前記第１のモードである場合に、選択された走査線に位置する一のサブ画素に対して、当該サブ画素を含む画素の階調データの対応するビットを、対応する第１データ線に出力する第１の回路と、
   前記第２のモードである場合であって、前記第２駆動回路が電圧信号を第２データ線に出力しない場合に、選択された走査線に位置する一のサブ画素に対して、当該サブ画素を含む画素の階調データをアナログ変換して、対応する第２データ線に出力する第２の回路と
   を備えることを特徴とする請求項６に記載の電気光学装置の駆動回路。
8. 前記第２駆動回路は、
   前記第２のモードであって、前記第１駆動回路が電圧信号を前記第２データ線に出力しない場合に、選択された走査線に位置する一のサブ画素に対し、当該サブ画素を含む画素の階調に応じた電圧信号を、対応する第２データ線に順次サンプリングする回路である
   ことを特徴とする請求項６に記載の電気光学装置の駆動回路。
9. 行方向に形成される走査線と、列方向に形成される第１および第２データ線の組線との交差に対応して配設されるサブ画素を、列方向に相隣接するもの同士まとめて１画素として駆動する電気光学装置であって、
   所定の第１のモードでは、前記走査線を１本毎に選択する走査信号を、各走査線に出力する一方、
   所定の第２のモードでは、前記走査線を、１画素を構成するサブ画素の個数に相当する本数毎に選択する走査信号を、各走査線に出力する走査線駆動回路と、
   前記第１のモードでは、前記走査線駆動回路によって選択された走査線との交差に対応するサブ画素に対して、当該サブ画素を含む画素の階調を示す階調データの対応するビットを、対応する第１データ線に出力する一方、
   前記第２のモードでは、当該選択走査線との交差に対応し、１画素としてまとめられるサブ画素に対して、当該画素の階調に応じた電圧信号を、対応する第２データ線に出力するデータ線駆動回路と
   を具備することを特徴とする電気光学装置。
10. 前記サブ画素は、
    前記第１のモードである場合に、前記走査線毎に設けられた書込制御線に供給される信号に応じてオンオフする第１スイッチと、
    前記第１のモードである場合に前記第１スイッチがオンしたときに、対応する第１データ線に供給されているビットに応じた内容を保持する保持素子と、
    前記第１のモードである場合、前記保持素子の保持内容にかかわらず、当該サブ画素をオフさせる信号を選択した後、前記保持素子の保持内容に応じて当該サブ画素をオンまたはオフさせる信号を選択する第２スイッチと、
    前記第２のモードである場合に、対応する走査線に供給される走査信号に応じてオンオフして、対応する第２データ線に供給される電圧信号をサンプリングする第３スイッチと、
    前記第２または第３スイッチにより選択された信号が印加されるサブ画素電極と
    を含むことを特徴とする請求項９に記載の電気光学装置。
11. 前記サブ画素毎に、
    対応するサブ画素電極に印加される電圧を保持する蓄積容量を備える
    ことを特徴とする請求項１０に記載の電気光学装置。
12. 前記蓄積容量は、一端が当該サブ画素電極に接続され、他端が定電位の信号線に接続される
    ことを特徴とする請求項１１に記載の電気光学装置。
13. 前記蓄積容量は、対応するサブ画素電極の面積に応じたものである
    ことを特徴とする請求項１１に記載の電気光学装置。
14. 請求項９乃至１３のいずれかに記載の電気光学装置を備えることを特徴とする電子機器。

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