JP5271383B2 - 液晶表示パネル及び電子機器 - Google Patents

Description

この明細書で説明する発明は、アナログ表示モードとメモリ表示モードの両方に対応した画素構造を有する液晶表示パネルに関する。また、この明細書で説明する発明は、発明に係る液晶表示パネルを搭載する電子機器としての側面を有する。

昨今の液晶表示パネルには、アナログ表示モードによる表示とメモリ表示モードによる表示の両方に対応可能なものがある。このうち、アナログ表示モードとは、最小表示単位（この明細書では「サブ画素」という。）において、画素階調をアナログ的に多階調で表現できる表示モードをいう。一方、メモリ表示モードとは、メモリに記憶された２値情報（Ｈレベル／Ｌレベル）に基づいて、画素階調を白か黒の２階調で表現できる表示モードをいう。メモリ表示モードの場合、階調電位の書き込み動作をフレーム周期で実行する必要がない。このため、メモリ表示モードの消費電力は、アナログ表示モードよりも少なく済む。

特開平９−２４３９９５号公報

図１及び図２に、アナログ表示モードとメモリ表示モードの両方に対応する液晶表示パネルの画素回路例を示す。図１及び図２に示す画素回路は、サブ画素内のメモリに、ＳＲＡＭを用いる場合を示している。なお、図１は、１つのサブ画素に対して１つのＳＲＡＭを配置する場合の画素回路例である。一方、図２は、３つのサブ画素に対して１つのＳＲＡＭを配置する場合の画素回路例である。

なお、図１中のＬＣは、サブ画素に対応する液晶を示している。ただし、図２の場合には、作図上の都合により、ＬＣの表示を省略している。また、図１中のＣｓは、階調電位を保存する保持容量である。図２の場合には、３つの保持容量をＣｓ（Ｂ）、Ｃｓ（Ｇ）、Ｃｓ（Ｒ）で示している。カッコ内のＢは、青色に対応するサブ画素に用いられることを示している。また、かっこ内のＧは、緑色に対応するサブ画素に用いられることを示している。また、かっこ内のＲは、赤色に対応するサブ画素に用いられることを示している。

薄膜トランジスタＮ１、Ｎ１（Ｂ）、Ｎ１（Ｇ）、Ｎ１（Ｒ）は、いずれも対応する保持容量Ｃｓへの階調電位の書き込み時にオン制御され、その他の期間にはオフ制御されるアクティブ素子である。これら薄膜トランジスタＮ１、Ｎ１（Ｂ）、Ｎ１（Ｇ）、Ｎ１（Ｒ）の制御には、制御線ＣＴＬ１、ＣＴＬ１（Ｂ）、ＣＴＬ１（Ｇ）、ＣＴＬ１（Ｒ）が用いられる。なお、図２の場合、薄膜トランジスタＮ１、Ｎ１（Ｂ）、Ｎ１（Ｇ）、Ｎ１（Ｒ）のオン期間は時間順次に配置される。

図１の場合、薄膜トランジスタＮ２は、対応する１つのサブ画素に対する階調電位の書き込み期間にオン制御されるアクティブ素子である。一方、図２の場合、薄膜トランジスタＮ２は、対応する３つのサブ画素のうちいずれか１つに階調電位を書き込み期間中、オン制御されるアクティブ素子である。図２の場合、青色に対応するサブ画素に対する階調電位の書き込みが最後に実行される。

薄膜トランジスタＮ３は、アナログ表示モード時に階調電位を書き込む場合、又は、メモリ表示モード時に対向電極とは異なる電位ＶＸＣＳを書き込む場合に、オン制御されるアクティブ素子である。この制御には、ＳＲＡＭ（Ｐ１、Ｐ２、Ｎ６、Ｎ７）の保持電位が用いられる。この回路例の場合、薄膜トランジスタＮ３がオン状態の場合、薄膜トランジスタＮ４はオフ状態であり、薄膜トランジスタＮ３がオフ状態の場合、薄膜トランジスタＮ４はオン状態である。薄膜トランジスタＮ４は、メモリ表示モードにおいて、保持容量に対向電極と同じ電位ＶＣＳを書き込む場合に、オン制御されるアクティブ素子である。

薄膜トランジスタＮ５は、ＳＲＡＭ（Ｐ１、Ｐ２、Ｎ６、Ｎ７）に対する制御電位の書き込み時に、オン制御されるアクティブ素子である。この薄膜トランジスタＮ５の制御には、制御線ＣＴＬ２が用いられる。なお、薄膜トランジスタＮ５のオン・オフ制御は、アナログ表示モード時に階調電位を書き込む場合、又は、メモリ表示モード時に対向電極とは異なる電位ＶＸＣＳを書き込む場合に、薄膜トランジスタＮ３をオン制御できるように実行される。

ところで、図１及び図２に示す画素回路にも問題がある。問題の一つは、ＳＲＡＭの形成に大きな面積を占めることである。特に、１つのサブ画素に対して１つのＳＲＡＭを配置する場合、透過開口率が低くなる問題が指摘されている。また、液晶表示パネルに要求される表示解像度が高い場合、１つのサブ画素内に１つのＳＲＡＭを配置することが技術的に困難になる。このため、図１や図２に示す回路構成を採用できる解像度が限定される問題がある。

本発明の液晶表示パネルは、階調に対応した画素電位を記憶する容量素子と、この容量素子から画素電位を読み出すと共に、読み出された画素電位の論理レベルを復元し、その復元された画素電位の論理レベルを反転して容量素子に書き込む自己リフレッシュ動作部とを有する画素回路を備えたものである。容量素子は、一端が液晶素子の画素電極に電気的に接続され、自己リフレッシュ動作部は、インバータ回路を少なくとも有している。画素回路では、各々が画素電極を有する複数色のサブ画素に対して個別に容量素子が設けられ、自己リフレッシュ動作部が、複数色のサブ画素に対応する複数の容量素子において共用されている。
また、本発明の電子機器は、上記本発明の液晶表示パネルを備えたものである。

本発明の液晶表示パネルおよび電子機器では、階調に対応した画素電位が容量素子に書き込まれる。また、容量素子から自己リフレッシュ動作部へ画素電位が読み出される。そして、この自己リフレッシュ動作部において読み出された画素電位の論理レベルが復元および反転され、容量素子に書き込まれる。すなわち、自己リフレッシュ機能および自己反転機能が実行される。これにより、１フレーム単位で印加電圧の極性が反転駆動される液晶表示パネルにおいても、画素電極と対向電極間との電位関係を適切な状態に保持し続けることができる。

本発明の液晶表示パネルおよび電子機器によれば、画素回路内の容量素子をＤＲＡＭとして使用することができる。記憶素子としてＤＲＡＭを用いる場合、リフレッシュ動作が必要であるが、本発明では、自己リフレッシュ動作部内でリフレッシュ動作を完結することができる。すなわち、リフレッシュ動作時に、大きな負荷容量を有する信号線の充放電が不要である。このため、リフレッシュ動作に伴う消費電力を低く抑えることができる。

液晶表示パネルの画素構造例を示す図である。 液晶表示パネルの画素構造例を示す図である。 発明に係る液晶表示パネルの画素構造例を示す図である。 液晶表示パネルの外観例を示す図である。 液晶表示パネルの断面構造例を示す図である。 液晶表示パネルのシステム構成例を示す図である。 サブ画素の配列例を示す図である。 形態例１に係る画素回路の構成例を示す図である。 アナログ表示モードにおける駆動動作例を示す図である。 アナログ表示モード時における画素回路内の接続状態を示す図である。 メモリ表示モードにおける全体的な駆動動作例を示す図である。 メモリ表示モードにおける詳細な駆動動作例を示す図である。 保持容量から階調電位を読み出す際の画素回路内の接続状態を示す図である。 ラッチ動作中における画素回路内の接続状態を示す図である。 遷移期間における画素回路内の接続状態を示す図である。 論理反転後の階調電位を保持容量に書き込む際の画素回路内の接続状態を示す図である。 形態例２に係る画素回路の構成例を示す図である。 アナログ表示モードにおける駆動動作例を示す図である。 メモリ表示モードにおける全体的な駆動動作例を示す図である。 メモリ表示モードにおける詳細な駆動動作例を示す図である。 形態例３に係る画素回路の構成例を示す図である。 アナログ表示モードにおける駆動動作例を示す図である。 メモリ表示モードにおける全体的な駆動動作例を示す図である。 画素回路の他の構成例を示す図である。 メモリ表示モードにおける詳細な駆動動作例を示す図である。 電子機器の機能構成例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。

以下では、発明の最良の形態例を、以下に示す順番で説明する。
（Ａ）液晶表示パネルの基本構造
（Ｂ）形態例１：１つのサブ画素に１つの回路１
（Ｂ−１）システム構成例
（Ｂ−２）画素回路の構成
（Ｂ−３）駆動動作例
（Ｂ−４）まとめ
（Ｃ）形態例２：３つのサブ画素に１つの回路１
（Ｃ−１）画素回路の構成
（Ｃ−２）駆動動作例
（Ｃ−３）まとめ
（Ｄ）形態例３：６つのサブ画素に１つの回路１
（Ｄ−１）画素回路の構成
（Ｄ−２）駆動動作例
（Ｄ−３）まとめ
（Ｅ）他の形態例
なお言うまでもなく、発明者らの提案する発明は後述する形態例に限定されるものではない。また、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。

（Ａ）液晶表示パネルの基本構造
（Ａ−１）外観構造
まず、液晶表示パネルの外観例を説明する。ただし、この明細書においては、画素アレイ部と駆動回路を同じプロセスを用いて形成するパネルモジュールだけでなく、集積回路として構成された駆動回路を画素アレイ部が形成されたパネルに実装したものも液晶表示パネルと呼ぶ。ここでの集積回路が、特許請求の範囲における「半導体装置」に対応する。

図４に、液晶表示パネルの外観例を示す。液晶表示パネル１１は、支持基板１３に対向基板１５を貼り合わせた構造を有している。支持基板１３は、ガラス、プラスチックその他の透過性基材で構成される。また、対向基板１５も、ガラス、プラスチックその他の透過性基材で構成される。対向基板１５は、封止材料を挟んで支持基板１３の表面を封止する部材である。この他、液晶表示パネル１１には、外部信号や駆動電源を入力するためのＦＰＣ（フレキシブルプリントサーキット）７が必要に応じて配置される。

（Ａ−２）断面構造
図５に、液晶表示パネルの断面構造例を示す。図５に示す液晶表示パネル１１は、２枚のガラス基板１３及び１５と、これらによって挟み込まれるように封入された液晶層１９とで構成される。各基板のうち外側表面には偏光板２１が配置され、内側表面には配向膜２３が配置される。なお、配向膜２３は、液晶層１９の液晶分子群を一定方向に配列させるために使用される膜である。一般に、ポリイミド膜が使用される。

また、ガラス基板１５には、透明導電膜で形成された画素電極２５と対向電極２７が形成される。図５の場合、画素電極２５は、櫛歯状に加工された５本の電極枝２５Ａの両端をそれぞれ連結部で連結した構造を有している。一方、対向電極２７は、電極枝２５Ａよりも下層側（ガラス基板１５側）に画素領域の全体を覆うように形成されている。この電極構造により、電極枝２５Ａと対向電極２７の間に放物線状の電界が発生する。すなわち、電極枝２５Ａの上面領域についても、電界の影響を与えることができる。このため、画素領域全体の液晶を所望の配向方向に向けることができる。

（Ｂ）形態例１
（Ｂ−１）システム構成例
まず、形態例に係る画素構造を有する液晶表示パネル３１のシステム構成について説明する。図６に、液晶パネルモジュール３１のシステム構成例を示す。液晶パネルモジュール３１は、下部ガラス基板（図５のガラス基板１５に対応する。）上に、画素アレイ部３３と、信号線駆動部３５と、制御線駆動部３７と、駆動タイミング発生部３９とを配置した構成を有している。この形態例の場合、画素アレイ部３３の駆動回路は、１個又は複数個の半導体集積回路として形成され、ガラス基板上に実装される。

因みに、画素アレイ部３３は、表示上の１画素を構成するホワイトユニットがＭ行×Ｎ列に配置されたマトリクス構造を有している。なお、この明細書において、行とは、図中Ｘ軸方向に配列される３×Ｎ個のサブ画素４１で構成される画素列をいう。また、列とは、図中Ｙ軸方向に配列されるＭ個のサブ画素４１で構成される画素列をいう。勿論、ＭとＮの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。

図７に、ホワイトユニットを構成するサブ画素４１の配列例を示す。図７は、３原色に対応するサブ画素４１によって、ホワイトユニットが構成される場合の配列例である。勿論、ホワイトユニットの構成はこれに限らない。信号線駆動部３５は、信号線ＤＴＬを駆動する回路である。この形態例の場合、信号線ＤＴＬは、図中Ｙ軸方向に延びるように配線されている。例えばアナログ表示モードの場合、信号線駆動部３５は、画素階調に応じた任意の階調電位（アナログ電位Ｖsig ）を対応する信号線ＤＴＬに印加するように動作する。また例えばメモリ表示モードの場合にも、サブ画素４１に保存する階調電位の論理レベルを入れ替える場合、信号線駆動部３５は、必要な画素階調を対応する信号線ＤＴＬに印加するように動作する。

制御線駆動部３７は、制御線ＣＴＬ２１〜２５を駆動する回路である。この形態例の場合、制御線ＣＴＬ２１〜２５は、図中Ｘ軸方向に延びるように配線されている。例えばアナログ表示モードの場合、制御線駆動部３７は、信号線ＤＴＬに印加された階調電位のサブ画素４１に対する書き込み動作を制御する。また例えばメモリ表示モードの場合、制御線駆動部３７は、サブ画素４１に保存されている階調電位のリフレッシュ動作と再書き込み動作を制御する。駆動タイミング発生部３９は、信号線駆動部３５及び制御線駆動部３７に駆動パルスを供給する回路デバイスである。

（Ｂ−２）画素回路の構成
図８に、この形態例に係るサブ画素４１に対応する画素回路の構成例を示す。なお、図８に示す回路構成は、自己リフレッシュ機能と自己反転機能を実現する回路１（図３）を、サブ画素４１に対して１対１に配置する場合の回路構成例である。
以下、画素回路を構成する各素子について説明する。

図８中のＬＣは、サブ画素４１に対応する液晶を示している。図８中のＣｓは、階調電位を保存する保持容量である。この形態例の場合、保持容量Ｃｓは、メモリ表示モード時には、ＤＲＡＭとして用いられる。薄膜トランジスタＮ１１（本発明における「第１のスイッチ素子」の一具体例に対応）は、保持容量Ｃｓに対する階調電位の書き込み時にオン制御され、その他の期間にはオフ制御されるアクティブ素子である。薄膜トランジスタＮ１１の制御には、制御線ＣＴＬ２１が用いられる。なお、薄膜トランジスタＮ１１のうち主電極の一方は画素電極と接続される配線に接続され、主電極の他方は薄膜トランジスタＮ１２の一方の主電極と配線を通じて接続される。

薄膜トランジスタＮ１２（本発明における「第２のスイッチ素子」の一具体例に対応）は、信号線ＤＴＬから階調電位を書き込む場合にオン制御されるアクティブ素子である。薄膜トランジスタＮ１２の制御には、制御線ＣＴＬ２２が用いられる。なお、この薄膜トランジスタＮ１２が、図３における第１のスイッチＳＷ１に対応する。また、薄膜トランジスタＮ１２の一方の主電極は信号線ＤＴＬに接続され、他方の主電極は薄膜トランジスタＮ１１の一方の主電極と配線を通じて接続される。薄膜トランジスタＮ１３（本発明における「第３のスイッチ素子」の一具体例に対応）は、信号線より前記容量素子に画素電位を書き込む場合にオフ制御されるアクティブ素子である。なお、薄膜トランジスタＮ１３は、メモリ表示モードのうち内部リフレッシュ動作の実行動作時に、各フレームの終了直前の一定期間についてのみオン制御される。因みに、薄膜トランジスタＮ１３がオン制御されている期間に、ＤＲＡＭとして機能する保持容量Ｃｓが保持する階調電位が回路１（図３）に読み出される。この薄膜トランジスタＮ１３の制御には、制御線ＣＴＬ２３が用いられる。また、この薄膜トランジスタＮ１３が、図３における第２のスイッチＳＷ２に対応する。

薄膜トランジスタＮ１４（本発明における「第４のスイッチ素子」の一具体例に対応）も、信号線より前記容量素子に画素電位を書き込む場合にオフ制御されるアクティブ素子である。なお、薄膜トランジスタＮ１４は、メモリ表示モードのうち内部リフレッシュ動作の実行動作時に、各フレームの開始直後の一定期間についてのみオン制御される。因みに、薄膜トランジスタＮ１４がオン制御されている期間に、回路１（図３）内で論理反転された階調電位が保持容量Ｃｓに書き込まれる。この薄膜トランジスタＮ１４の制御には、制御線ＣＴＬ２４が用いられる。また、この薄膜トランジスタＮ１４が、図３における第３のスイッチＳＷ３に対応する。薄膜トランジスタＰ１１、Ｐ１２、Ｎ１５、Ｎ１６、Ｎ１７は、図３の回路１を構成する回路である。なお、この回路１と、上記した薄膜トランジスタＮ１３，Ｎ１４とが、本発明における「自己リフレッシュ動作部（自己リフレッシュ回路部）」の一具体例に対応する。

このうち、薄膜トランジスタＰ１１とＮ１５がインバータ回路（増幅回路）を構成する。また、薄膜トランジスタＰ１２とＮ１６がインバータ回路（増幅回路）を構成する。これらインバータ回路の駆動電源のうち高位電源はＶＤＤ、低位電源はＶＳＳである。なお、薄膜トランジスタＰ１１とＮ１５で構成されるインバータ回路の入力側は、薄膜トランジスタＮ１３の一方の主電極と接続されている。このインバータ回路は、薄膜トランジスタＮ１３がオン状態の場合に、保持容量Ｃｓの階調電位を入力することができる。また、薄膜トランジスタＰ１２とＮ１６で構成されるインバータ回路の入力側は、薄膜トランジスタＮ１４の一方の主電極と接続されている。このインバータ回路は、薄膜トランジスタＮ１４がオン状態の場合に、保持容量Ｃｓに論理反転した階調電位を書き込むことができる。

また、薄膜トランジスタＰ１１とＮ１５で構成されるインバータ回路の出力側は、薄膜トランジスタＰ１２とＮ１６で構成されるインバータ回路の入力側と接続されている。また、薄膜トランジスタＰ１２とＮ１６で構成されるインバータ回路の出力側は、薄膜トランジスタＮ１７を通じて、薄膜トランジスタＰ１１とＮ１５で構成されるインバータ回路の入力側と接続されている。ここでの薄膜トランジスタＮ１７が、回路１（図３）の動作を制御する。なお、薄膜トランジスタＮ１７の制御には、制御線ＣＴＬ２５が用いられる。

例えば薄膜トランジスタＮ１７がオン状態のとき、２つのインバータ回路は、ラッチ回路として動作する。ラッチ回路として動作するとき、自己リフレッシュ機能が有効となる。すなわち、論理振幅をＶＤＤ−ＶＳＳとする論理レベルの復元動作が実行される。なお、薄膜トランジスタＰ１１とＮ１５で構成されるインバータ回路の出力側には、保持容量Ｃｓから読み出された階調電位の論理反転出力が現われる。また例えば薄膜トランジスタＮ１７がオフ状態のとき、２つのインバータ回路は、それぞれ独立した増幅回路として動作する。

（Ｂ−３）駆動動作例
以下、表示モード別に、サブ画素４１を構成する画素回路の駆動動作例を説明する。

（１）アナログ表示モード
図９に、ある走査線についてのアナログ表示モード時における制御線駆動部３７の制御動作の内容を示す。なお、図９（Ａ）は、信号線ＤＴＬに印加される階調電位の波形である。この形態例の場合、画素電極と対向電極の間に印加される電圧の極性は１水平期間周期（１Ｈ周期）で反転駆動される。すなわち、ライン反転駆動される。従って、図９（Ａ）では、信号線ＤＴＬに印加される階調電位の波形が１Ｈ周期毎に電位レベルが反転するように描いている。なお、信号線ＤＴＬに印加される階調電位の高位電位はＶＤＤ１であり、低位電位はＶＳＳである。また、図９（Ａ）は、最大振幅の場合の例を表したものであり、実際には、画素階調に応じてＶＤＤ１−ＶＳＳのいずれかの電位レベルを採る。

図９（Ｂ）は、制御線ＣＴＬ２１と制御線ＣＴＬ２２の駆動波形である。駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。図に示すように、信号線ＤＴＬから階調電位を書き込むタイミングでのみ駆動電位は高位電位ＶＤＤ２に制御される。図９（Ｃ）は、制御線ＣＴＬ２３と制御線ＣＴＬ２４の駆動波形である。駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。ただし、アナログ表示モードの場合、制御線ＣＴＬ２３とＣＴＬ２４は、常に低位電位ＶＳＳ２に制御される。図９（Ｄ）は、制御線ＣＴＬ２５の駆動波形である。駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。ただし、アナログ表示モードの場合、制御線ＣＴＬ２５は、常に高位電位ＶＤＤ２に制御される。

図１０に、アナログ表示モード時において、階調電位を信号線ＤＴＬから書き込む際の画素回路内の接続状態を示す。また、階調電位の書き込み経路を矢印にて示している。図１０に示すように、この場合、第１のスイッチＳＷ１に対応する薄膜トランジスタＮ１２のみがオン制御される。一方、第２のスイッチＳＷ２に対応する薄膜トランジスタＮ１３と第３のスイッチＳＷ３に対応する薄膜トランジスタＮ１４は、二つとも全期間についてオフ制御される。すなわち、保持容量Ｃｓや画素電極側と回路１(図３)とは電気的に完全に分離される。なお、回路１内における薄膜トランジスタＮ１７は常にオン状態に制御され、ラッチ回路として動作を継続する。

（２）メモリ表示モード
メモリ表示モードは、信号線ＤＴＬから保持容量Ｃｓに階調電位を書き込む動作とサブ画素内で保持容量Ｃｓに格納されている階調電位をリフレッシュする動作とで構成される。このうち、信号線ＤＴＬから保持容量Ｃｓに階調電位を書き込む動作は、表示内容の変更時等に実行される動作である。なお、信号線ＤＴＬから保持容量Ｃｓに階調電位を書き込む場合の動作は、アナログ表示モードと同じであるので説明を省略する。図１１に、サブ画素内で保持容量Ｃｓに格納されている階調電位をリフレッシュする場合における制御線駆動部３７の制御動作の内容を示す。なお、図１１は、フレーム単位での駆動動作の関係を示している。図１１（Ａ）は、制御線ＣＴＬ２１の駆動波形である。図１１（Ｂ）は、制御線ＣＴＬ２３及びＣＴＬ２４の駆動波形である。これら２本の制御線には、１フレーム周期で高位電位がパルス状に印加される。図１１（Ｃ）は、制御線ＣＴＬ２５の駆動波形である。制御線ＣＴＬ２５には、１フレーム周期で低位電位がパルス状に印加される。

図１１（Ｄ）は、対向電極電位ＶＣＳの駆動波形である。図に示すように、１フレーム周期で高位電位と低位電位が交互に出力される。図１１（Ｅ）は、保持容量Ｃｓに書き込む階調電位（ＰＩＸ）の電位変化を示す波形である。図に示すように、メモリ表示モードにおいて、サブ画素４１の発光状態を維持するためには、階調電位（ＰＩＸ）を交互に入れ替える必要がある。なお、メモリ表示モードの場合、制御線ＣＴＬ２２は、常に、低位電位で駆動制御される。

次に、１フレーム内での詳細な駆動動作を説明する。図１２に、ある走査線についてのメモリ表示モード時における制御線駆動部３７の制御動作の内容を示す。なお、図１２は、図１１におけるフレームの境界部分を拡大した状態を表している。なお、図１２においては、前フレームをフレームＮで表し、次フレームをフレームＮ＋１で表している。

図１２（Ａ）は、制御線ＣＴＬ２１の駆動波形である。図に示すように、制御線ＣＴＬ２１は、前フレームＮの終了直前から次フレームの開始直後の一定期間、高位電位ＶＤＤ２に駆動制御される。図１２（Ｂ）は、制御線ＣＴＬ２３の駆動波形である。図に示すように、制御線ＣＴＬ２３は、各フレームの終了直前に一定期間だけ、高位電位ＶＤＤ２に駆動制御される。図１２（Ｃ）は、制御線ＣＴＬ２４の駆動波形である。図に示すように、制御線ＣＴＬ２４は、各フレームの開始直後に一定期間だけ、高位電位ＶＤＤ２に駆動制御される。図１２（Ｄ）は、制御線ＣＴＬ２５の駆動波形である。図に示すように、制御線ＣＴＬ２５は、基本的に高位電位ＶＤＤ２に駆動制御されるが、保持容量Ｃｓから回路１（図３）に階調電位の読み出しを開始する直前に低位電位ＶＳＳ２に制御される。

その後、一定時間が経過すると、制御線ＣＴＬ２５は、再び高位電位ＶＤＤ２に駆動制御される。この高位電位ＶＤＤ２の印加期間は、前フレームＮが終了するまでの間に実行される。この高位電位ＶＤＤ２の印加期間に回路１（図３）のラッチ機能が有効化され、読み出された階調電位（ＰＩＸ）の電位が本来の電位に戻される。すなわち、自己リフレッシュ動作が実行される。このように、自己リフレッシュ動作には、信号線ＤＴＬの充放電は不要である。

この自己リフレッシュ動作が終了すると、再び、制御線ＣＴＬ２５は低位電位ＶＳＳ２に制御され、次フレームの開始から一定期間が経過するまで、その電位状態が維持される。そして、第３のスイッチＳＷ３として機能する薄膜トランジスタＮ１４がオン制御されてから一定時間が経過した後、制御線ＣＴＬ２５は再びオン状態に制御され、その電位状態が維持される。図１２（Ｅ）は、対向電極電位ＶＣＳの電位変化を示す波形である。図に示すように、フレーム周期で電位レベルが反転する。

図１３に、メモリ表示モードにおいて、保持容量Ｃｓから階調電位（ＰＩＸ）を読み出す場合の回路内の様子を示す。このとき、薄膜トランジスタＮ１１と薄膜トランジスタＮ１３（第２のスイッチＳＷ２）がオン状態に制御される。これにより、ＤＲＡＭとして機能する保持容量Ｃｓが保持する階調電位が、薄膜トランジスタＰ１１と薄膜トランジスタＮ１５で構成されるインバータ回路の入力端に読み出される。この状態で、薄膜トランジスタＮ１７がオン制御されると、図１４に示すように、回路１（図３）はラッチ回路として動作し、保持容量Ｃｓから読み出された階調電位の論理振幅が回復される。

この後、薄膜トランジスタＮ１７がオフ制御され、続いて、薄膜トランジスタＮ１３もオフ制御される。この状態が、図１５に示す接続状態である。これにより、薄膜トランジスタＰ１２と薄膜トランジスタＮ１６の入力側には、フレームＮの期間に保持容量Ｃｓから読み出された階調電位の論理振幅を回復した状態で論理反転した階調電位が現われる。この後、まず薄膜トランジスタＮ１４がオン制御され、次に薄膜トランジスタＮ１７がオン制御される。この状態が、図１６に示す接続状態である。これにより、保持容量Ｃｓには、前フレームＮの階調電位をリフレッシュ後に論理反転した階調電位が新たに書き込まれることになる。以上の動作が、メモリ表示モードの間、繰り返し実行される。

（Ｂ−４）まとめ
この形態例に係る画素構造の採用により、アナログ表示モードにもメモリ表示モードにも対応できる液晶表示パネルを実現できる。しかも、メモリ表示モードにおいて、保持容量ＣｓをＤＲＡＭとして利用するため、容量面積が小さく済み、開口率を高く採ることができる。また、この形態例に係る画素構造の場合には、メモリ表示モードにおいて、サブ画素４１と信号線ＤＴＬとを基本的に接続する必要がない。すなわち、信号線ＤＴＬを充放電しなくても、ＤＲＡＭとして動作させる保持容量Ｃｓの階調電位をリフレッシュできる。このため、メモリ表示動作時における消費電力を更に低下させることができる。

（Ｃ）形態例２
続いて、２つ目の形態例を説明する。この形態例では、回路１（図３）を、ホワイトユニットを構成する３つのサブ画素４１について１つ配置する場合について説明する。

（Ｃ−１）画素回路の構成
図１７に、２つ目の形態例に係るサブ画素４１に対応する画素回路の構成例を示す。なお、図１７には、図８との対応部分に同一符号を付して示す。また、図１７の場合にも、図２の場合と同様、ＬＣは、作図上の都合により表示を省略している。図１７と図８との違いは、薄膜トランジスタＮ１１が、ホワイトユニットを構成する３つのサブ画素４１に対応する個数だけ用意される点である。すなわち、薄膜トランジスタＮ１１（Ｂ）、Ｎ１１（Ｇ）、Ｎ１１（Ｒ）の３個が用意される。ここで、カッコ内のＢは、青色に対応するサブ画素に用いられることを示している。また、かっこ内のＧは、緑色に対応するサブ画素に用いられることを示している。また、かっこ内のＲは、赤色に対応するサブ画素に用いられることを示している。

従って、保持容量Ｃｓ（Ｂ）は、青色表示に対応するサブ画素４１の保持容量Ｃｓを示している。同じく、保持容量Ｃｓ（Ｇ）は、緑色表示に対応するサブ画素４１の保持容量Ｃｓを示している。同じく、保持容量Ｃｓ（Ｒ）は、赤色表示に対応するサブ画素４１の保持容量Ｃｓを示している。なお、薄膜トランジスタＮ１１（Ｂ）の制御には、制御線ＣＴＬ２１（Ｂ）が用いられる。また、薄膜トランジスタＮ１１（Ｇ）の制御には、制御線ＣＴＬ２１（Ｇ）が用いられる。また、薄膜トランジスタＮ１１（Ｒ）の制御には、制御線ＣＴＬ２１（Ｒ）が用いられる。

（Ｃ−２）駆動動作例
以下、表示モード別に、この形態例に係る画素回路の駆動動作例を説明する。

（１）アナログ表示モード
図１８に、ある走査線についてのアナログ表示モード時における制御線駆動部３７の制御動作の内容を示す。なお、図１８（Ａ）は、信号線ＤＴＬに印加される階調電位の波形である。この形態例の場合、画素電極と対向電極の間に印加される電圧の極性は１水平期間周期（１Ｈ周期）で反転駆動される。すなわち、ライン反転駆動される。従って、図１８（Ａ）では、信号線ＤＴＬに印加される階調電位の波形が１Ｈ周期毎に電位レベルが反転するように描いている。なお、信号線ＤＴＬに印加される階調電位の高位電位はＶＤＤ１であり、低位電位はＶＳＳである。また、図１８（Ａ）は、最大振幅の場合の例を表したものであり、実際には、画素階調に応じてＶＤＤ１−ＶＳＳのいずれかの電位レベルを採る。

図１８（Ｂ）は、制御線ＣＴＬ２２の駆動波形である。駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。図に示すように、信号線ＤＴＬから階調電位を書き込むタイミングでのみ駆動電位は高位電位ＶＤＤ２に制御される。図１８（Ｃ１）〜（Ｃ３）は、制御線ＣＴＬ２１（Ｒ）、ＣＴＬ２１（Ｇ）、ＣＴＬ２１（Ｂ）の駆動波形である。図に示すように、Ｒ→Ｇ→Ｂの順番に、制御線ＣＴＬ２１（Ｒ）、ＣＴＬ２１（Ｇ）、ＣＴＬ２１（Ｂ）は高位電位ＶＤＤ２に制御される。なお、制御線ＣＴＬ２１（Ｒ）、ＣＴＬ２１（Ｇ）、ＣＴＬ２１（Ｂ）が高位電位ＶＤＤ２である期間は互いに重複しないように設定されている。なお、制御線ＣＴＬ２１（Ｒ）、ＣＴＬ２１（Ｇ）、ＣＴＬ２１（Ｂ）が高位電位ＶＤＤ２である期間に、対応する信号電位Ｖsig が信号線ＤＴＬに印加されている。なお、駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。

図１８（Ｄ）は、制御線ＣＴＬ２３と制御線ＣＴＬ２４の駆動波形である。駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。ただし、アナログ表示モードの場合、制御線ＣＴＬ２３とＣＴＬ２４は、常に低位電位ＶＳＳ２に制御される。図１８（Ｅ）は、制御線ＣＴＬ２５の駆動波形である。駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。ただし、アナログ表示モードの場合、制御線ＣＴＬ２５は、常に高位電位ＶＤＤ２に制御される。

（２）メモリ表示モード
メモリ表示モードは、信号線ＤＴＬから保持容量Ｃｓに階調電位を書き込む動作とサブ画素内で保持容量Ｃｓに格納されている階調電位をリフレッシュする動作とで構成される。このうち、信号線ＤＴＬから保持容量Ｃｓに階調電位を書き込む動作は、表示内容の変更時等に実行される動作である。なお、信号線ＤＴＬから保持容量Ｃｓに階調電位を書き込む場合の動作は、アナログ表示モードと同じであるので説明を省略する。図１９に、サブ画素内で保持容量Ｃｓに格納されている階調電位をリフレッシュする場合における制御線駆動部３７の制御動作の内容を示す。なお、図１９は、フレーム単位での駆動動作の関係を示している。図１９（Ａ１）〜（Ａ３）は、制御線ＣＴＬ２１（Ｒ）、制御線ＣＴＬ２１（Ｇ）、制御線ＣＴＬ２１（Ｂ）の駆動波形である。この形態例の場合、制御線ＣＴＬ２１（Ｒ）、制御線ＣＴＬ２１（Ｇ）、制御線ＣＴＬ２１（Ｂ）は、３フレーム周期で高位電位がパルス状に印加される。

図１９（Ｂ）は、制御線ＣＴＬ２３及びＣＴＬ２４の駆動波形である。これら２本の制御線には、１フレーム周期で高位電位がパルス状に印加される。図１９（Ｃ）は、制御線ＣＴＬ２５の駆動波形である。制御線ＣＴＬ２５には、１フレーム周期で低位電位がパルス状に印加される。

図１９（Ｄ）は、対向電極電位ＶＣＳの駆動波形である。図に示すように、１フレーム周期で高位電位と低位電位が交互に出力される。図１９（Ｅ１）〜（Ｅ３）は、保持容量Ｃｓに書き込む階調電位（ＰＩＸＲ，ＰＩＸＧ，ＰＩＸＢ）の電位変化を示す波形である。図中、破線で示す波形が対向電極電位ＶＣＳの駆動波形である。一方、実線で示す波形が個々のサブ画素４１格納される階調電位の電位波形である。

図に示すように、対向電極電位の変化に伴って階調電位も変化するが、対向電極電位ＶＣＳと保持容量Ｃｓに保持される階調電位（ＰＩＸＲ，ＰＩＸＧ，ＰＩＸＢ）との電位関係は、３フレーム周期で変化する。すなわち、各色に対する自己リフレッシュ兼自己反転動作は、３フレーム周期で実行される。勿論、前回の自己リフレッシュ兼自己反転動作から次回の自己リフレッシュ兼自己反転動作までは、サブ画素４１内における電位関係が保持される。従って、この形態例の場合、保持容量Ｃｓには、リフレッシュレートが３フレーム周期になっても階調電位を保持できるだけの容量が求められる。なお、メモリ表示モードの場合、制御線ＣＴＬ２２は、常に、低位電位で駆動制御される。

次に、１フレーム内での詳細な駆動動作を説明する。図２０に、ある走査線についてのメモリ表示モード時における制御線駆動部３７の制御動作の内容を示す。なお、図２０は、図１９における各フレームの境界部分を拡大した状態を表している。なお、図２０においては、前フレームをフレームＮで表し、次フレームをフレームＮ＋１で表している。

図２０（Ａ）は、制御線ＣＴＬ２１（Ｒ）、ＣＴＬ２１（Ｇ）、ＣＴＬ２１（Ｂ）の駆動波形である。すなわち、図２０（Ａ）は、図１９（Ａ１）〜（Ａ３）の各パルス出力の時点の動作を表している。以下では、制御線ＣＴＬ２１（Ｒ）について説明する。図に示すように、制御線ＣＴＬ２１（Ｒ）は、前フレームＮの終了直前から次フレームの開始直後の一定期間、高位電位ＶＤＤ２に駆動制御される。図２０（Ｂ）は、制御線ＣＴＬ２３の駆動波形である。図に示すように、制御線ＣＴＬ２３は、各フレームの終了直前に一定期間だけ、高位電位ＶＤＤ２に駆動制御される。図２０（Ｃ）は、制御線ＣＴＬ２４の駆動波形である。図に示すように、制御線ＣＴＬ２４は、各フレームの開始直後に一定期間だけ、高位電位ＶＤＤ２に駆動制御される。図２０（Ｄ）は、制御線ＣＴＬ２５の駆動波形である。図に示すように、制御線ＣＴＬ２５は、基本的に高位電位ＶＤＤ２に駆動制御されるが、保持容量Ｃｓから回路１（図３）に階調電位の読み出しを開始する直前に低位電位ＶＳＳ２に制御される。

その後、一定時間が経過すると、制御線ＣＴＬ２５は、再び高位電位ＶＤＤ２に駆動制御される。この高位電位ＶＤＤ２の印加期間は、前フレームＮが終了するまでの間に実行される。この高位電位ＶＤＤ２の印加期間に回路１（図３）のラッチ機能が有効化され、読み出された階調電位（ＰＩＸ）の電位が本来の電位に戻される。すなわち、自己リフレッシュ動作が実行される。このように、自己リフレッシュ動作には、信号線ＤＴＬの充放電は不要である。

この自己リフレッシュ動作が終了すると、再び、制御線ＣＴＬ２５は低位電位ＶＳＳ２に制御され、次フレームの開始から一定期間が経過するまで、その電位状態が維持される。そして、第３のスイッチＳＷ３として機能する薄膜トランジスタＮ１４がオン制御されてから一定時間が経過した後、制御線ＣＴＬ２５は再びオン状態に制御され、その電位状態が維持される。図２０（Ｅ）は、対応する対向電極電位ＶＣＳの電位変化を示す波形である。図に示すように、フレーム周期で電位レベルが反転する。以上の動作が、フレーム毎に、赤色表示に対応するサブ画素４１、緑色表示に対応するサブ画素４１、青色表示に対応するサブ画素４１について順番に実行される。

（Ｃ−３）まとめ
この形態例の場合にも、アナログ表示モードにもメモリ表示モードにも対応できる液晶表示パネルを実現できる。しかも、この形態例の場合には、１つの回路１（図３）を３つのサブ画素４１で順番に利用できる。すなわち、１つのホワイトユニット内に形成する回路１（図３）の数を３つから１つに削減することができる。結果的に、ホワイトユニットを構成する画素領域内の素子数を削減できる。勿論、液晶表示パネルを構成する素子数が削減されれば、その分、歩留まりも向上できる。

（Ｄ）形態例３
続いて、３つ目の形態例を説明する。この形態例では、回路１（図３）を、２つのホワイトユニットを構成する６つのサブ画素４１について１つ配置する場合について説明する。

（Ｄ−１）画素回路の構成
図２１に、３つ目の形態例に係るサブ画素４１に対応する画素回路の構成例を示す。なお、図２１には、図１７との対応部分に同一符号を付して示す。また、図２１の場合にも、図２や図１７の場合と同様、ＬＣは、作図上の都合により表示を省略している。図２１と図１７との違いは、薄膜トランジスタＮ１１が、２つのホワイトユニットを構成する６つのサブ画素４１に対応する個数だけ用意される点である。すなわち、薄膜トランジスタＮ１１（Ｂ１）、Ｎ１１（Ｇ１）、Ｎ１１（Ｒ１）、Ｎ１１（Ｂ２）、Ｎ１１（Ｇ２）、Ｎ１１（Ｒ２）の６個が用意される。

図２１の場合も、カッコ内のＢは、青色に対応するサブ画素に用いられることを示している。また、かっこ内のＧは、緑色に対応するサブ画素に用いられることを示している。また、かっこ内のＲは、赤色に対応するサブ画素に用いられることを示している。また、かっこ内の「１」は、１つ目のホワイトユニットを構成するサブ画素に用いられることを示し、かっこ内の「２」は、２つ目のホワイトユニットを構成するサブ画素に用いられることを示している。

従って、保持容量Ｃｓ（Ｂ１）は、１つ目のホワイトユニットを構成する青色表示に対応するサブ画素４１の保持容量Ｃｓを示している。同じく、保持容量Ｃｓ（Ｇ１）は、１つ目のホワイトユニットを構成する緑色表示に対応するサブ画素４１の保持容量Ｃｓを示している。同じく、保持容量Ｃｓ（Ｒ１）は、１つ目のホワイトユニットを構成する赤色表示に対応するサブ画素４１の保持容量Ｃｓを示している。また、保持容量Ｃｓ（Ｂ２）は、２つ目のホワイトユニットを構成する青色表示に対応するサブ画素４１の保持容量Ｃｓを示している。同じく、保持容量Ｃｓ（Ｇ２）は、２つ目のホワイトユニットを構成する緑色表示に対応するサブ画素４１の保持容量Ｃｓを示している。同じく、保持容量Ｃｓ（Ｒ２）は、２つ目のホワイトユニットを構成する赤色表示に対応するサブ画素４１の保持容量Ｃｓを示している。

なお、薄膜トランジスタＮ１１（Ｂ１）の制御には、制御線ＣＴＬ２１（Ｂ１）が用いられる。また、薄膜トランジスタＮ１１（Ｇ１）の制御には、制御線ＣＴＬ２１（Ｇ１）が用いられる。また、薄膜トランジスタＮ１１（Ｒ１）の制御には、制御線ＣＴＬ２１（Ｒ１）が用いられる。また、薄膜トランジスタＮ１１（Ｂ２）の制御には、制御線ＣＴＬ２１（Ｂ２）が用いられる。また、薄膜トランジスタＮ１１（Ｇ２）の制御には、制御線ＣＴＬ２１（Ｇ２）が用いられる。また、薄膜トランジスタＮ１１（Ｒ２）の制御には、制御線ＣＴＬ２１（Ｒ２）が用いられる。

（Ｄ−２）駆動動作例
以下、表示モード別に、この形態例に係る画素回路の駆動動作例を説明する。

（１）アナログ表示モード
図２２に、ある走査線についてのアナログ表示モード時における制御線駆動部３７の制御動作の内容を示す。なお、図２２（Ａ）は、信号線ＤＴＬに印加される階調電位の波形である。この形態例の場合も、画素電極と対向電極の間に印加される電圧の極性は１水平期間周期（１Ｈ周期）で反転駆動される。すなわち、ライン反転駆動される。従って、図２２（Ａ）では、信号線ＤＴＬに印加される階調電位の波形が１Ｈ周期毎に電位レベルが反転するように描いている。なお、信号線ＤＴＬに印加される階調電位の高位電位はＶＤＤ１であり、低位電位はＶＳＳである。また、図２２（Ａ）は、最大振幅の場合の例を表したものであり、実際には、画素階調に応じてＶＤＤ１−ＶＳＳのいずれかの電位レベルを採る。

図２２（Ｂ）は、制御線ＣＴＬ２２の駆動波形である。駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。図に示すように、信号線ＤＴＬから階調電位を書き込むタイミングでのみ駆動電位は高位電位ＶＤＤ２に制御される。図２２（Ｃ１）〜（Ｃ６）は、制御線ＣＴＬ２１（Ｒ１）、ＣＴＬ２１（Ｇ１）、ＣＴＬ２１（Ｂ１）、ＣＴＬ２１（Ｒ２）、ＣＴＬ２１（Ｇ２）、ＣＴＬ２１（Ｂ２）の駆動波形である。なお、制御線ＣＴＬ２１（Ｂ１）、ＣＴＬ２１（Ｒ２）、ＣＴＬ２１（Ｇ２）の表記は省略している。

図に示すように、Ｒ１→Ｇ１→Ｂ１→Ｒ２→Ｇ２→Ｂ２の順番に、制御線ＣＴＬ２１（Ｒ１）、ＣＴＬ２１（Ｇ１）、ＣＴＬ２１（Ｂ１）、ＣＴＬ２１（Ｒ２）、ＣＴＬ２１（Ｇ２）、ＣＴＬ２１（Ｂ２）は高位電位ＶＤＤ２に制御される。なお、制御線制御線ＣＴＬ２１（Ｒ１）、ＣＴＬ２１（Ｇ１）、ＣＴＬ２１（Ｂ１）、ＣＴＬ２１（Ｒ２）、ＣＴＬ２１（Ｇ２）、ＣＴＬ２１（Ｂ２）が高位電位ＶＤＤ２である期間は互いに重複しないように設定されている。なお、制御線制御線ＣＴＬ２１（Ｒ１）、ＣＴＬ２１（Ｇ１）、ＣＴＬ２１（Ｂ１）、ＣＴＬ２１（Ｒ２）、ＣＴＬ２１（Ｇ２）、ＣＴＬ２１（Ｂ２）が高位電位ＶＤＤ２である期間に、対応する信号電位Ｖsig が信号線ＤＴＬに印加されている。なお、駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。

図２２（Ｄ）は、制御線ＣＴＬ２３と制御線ＣＴＬ２４の駆動波形である。駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。ただし、アナログ表示モードの場合、制御線ＣＴＬ２３とＣＴＬ２４は、常に低位電位ＶＳＳ２に制御される。図２２（Ｅ）は、制御線ＣＴＬ２５の駆動波形である。駆動振幅の高位電位はＶＤＤ２であり、低位電位はＶＳＳ２である。ただし、アナログ表示モードの場合、制御線ＣＴＬ２５は、常に高位電位ＶＤＤ２に制御される。

（２）メモリ表示モード
メモリ表示モードは、信号線ＤＴＬから保持容量Ｃｓに階調電位を書き込む動作とサブ画素内で保持容量Ｃｓに格納されている階調電位をリフレッシュする動作とで構成される。このうち、信号線ＤＴＬから保持容量Ｃｓに階調電位を書き込む動作は、表示内容の変更時等に実行される動作である。なお、信号線ＤＴＬから保持容量Ｃｓに階調電位を書き込む場合の動作は、アナログ表示モードと同じであるので説明を省略する。図２３に、サブ画素内で保持容量Ｃｓに格納されている階調電位をリフレッシュする場合における制御線駆動部３７の制御動作の内容を示す。なお、図２３は、フレーム単位での駆動動作の関係を示している。図２３（Ａ１）〜（Ａ６）は、制御線ＣＴＬ２１（Ｒ１）、ＣＴＬ２１（Ｇ１）、ＣＴＬ２１（Ｂ１）、ＣＴＬ２１（Ｒ２）、ＣＴＬ２１（Ｇ２）、ＣＴＬ２１（Ｂ２）の駆動波形である。この形態例の場合、ＣＴＬ２１（Ｒ１）、ＣＴＬ２１（Ｇ１）、ＣＴＬ２１（Ｂ１）、ＣＴＬ２１（Ｒ２）、ＣＴＬ２１（Ｇ２）、ＣＴＬ２１（Ｂ２）は、６フレーム周期で高位電位がパルス状に印加される。

図２３（Ｂ）は、制御線ＣＴＬ２３及びＣＴＬ２４の駆動波形である。これら２本の制御線には、１フレーム周期で高位電位がパルス状に印加される。図２３（Ｃ）は、制御線ＣＴＬ２５の駆動波形である。制御線ＣＴＬ２５には、１フレーム周期で低位電位がパルス状に印加される。

図２３（Ｄ）は、対向電極電位ＶＣＳの駆動波形である。図に示すように、１フレーム周期で高位電位と低位電位が交互に出力される。図２３（Ｅ１）〜（Ｅ６）は、保持容量Ｃｓに書き込む階調電位（ＰＩＸＲ１，ＰＩＸＧ１，ＰＩＸＢ１，ＰＩＸＲ２，ＰＩＸＧ２，ＰＩＸＢ２）の電位変化を示す波形である。図中、破線で示す波形が対向電極電位ＶＣＳの駆動波形である。一方、実線で示す波形が個々のサブ画素４１格納される階調電位の電位波形である。

図に示すように、対向電極電位の変化に伴って階調電位も変化するが、対向電極電位ＶＣＳと保持容量Ｃｓに保持される階調電位（ＰＩＸＲ１，ＰＩＸＧ１，ＰＩＸＢ１，ＰＩＸＲ２，ＰＩＸＧ２，ＰＩＸＢ２）との電位関係は、６フレーム周期で変化する。すなわち、各色に対する自己リフレッシュ兼自己反転動作は、６フレーム周期で実行される。勿論、前回の自己リフレッシュ兼自己反転動作から次回の自己リフレッシュ兼自己反転動作までは、サブ画素４１内における電位関係が保持される。従って、この形態例の場合、保持容量Ｃｓには、リフレッシュレートが６フレーム周期になっても階調電位を保持できるだけの容量が求められる。なお、メモリ表示モードの場合、制御線ＣＴＬ２２は、常に、低位電位で駆動制御される。

この場合も、１フレーム内での詳細な駆動動作は、前述した２つの形態例と同じである。具体的には、図２０と同様の駆動動作になる。違いは、図２０（Ａ）の駆動波形が、制御線ＣＴＬ２２（Ｒ１）、ＣＴＬ２２（Ｇ１）、ＣＴＬ２２（Ｂ１）、ＣＴＬ２２（Ｒ２）、ＣＴＬ２２（Ｇ２）、ＣＴＬ２２（Ｂ２）に対応することだけである。

（Ｄ−３）まとめ
この形態例の場合にも、アナログ表示モードにもメモリ表示モードにも対応できる液晶表示パネルを実現できる。しかも、この形態例の場合には、１つの回路１（図３）を６つのサブ画素４１で順番に利用できる。すなわち、２つのホワイトユニット内に形成する回路１（図３）の数を６つから１つに削減することができる。結果的に、２つのホワイトユニットを構成する画素領域内の素子数を更に削減できる。勿論、液晶表示パネルを構成する素子数が削減されれば、その分、歩留まりも向上できる。

（Ｅ）他の形態例
（Ｅ−１）他の画素構造例
前述した形態例の場合には、図８に示す画素構造を基本構成とする場合について説明した。すなわち、２つのインバータ回路の入出力端を接続する経路の１つに薄膜トランジスタＮ１７を配置し、そのオン・オフ制御によって回路１のラッチ動作を制御する場合について説明した。しかし、図２４に示す画素回路によっても、前述した駆動動作を実現することができる。

図２４中のＬＣは、サブ画素４１に対応する液晶を示している。図２４中のＣｓは、階調電位を保存する保持容量である。この形態例の場合、保持容量Ｃｓは、メモリ表示モード時には、ＤＲＡＭとして用いられる。薄膜トランジスタＮ１１は、保持容量Ｃｓに対する階調電位の書き込み時にオン制御され、その他の期間にはオフ制御されるアクティブ素子である。薄膜トランジスタＮ１１の制御には、制御線ＣＴＬ２１が用いられる。なお、薄膜トランジスタＮ１１のうち主電極の一方は画素電極と接続される配線に接続され、主電極の他方は薄膜トランジスタＮ１２の一方の主電極と配線を通じて接続される。

薄膜トランジスタＮ１２は、信号線ＤＴＬから階調電位を書き込む場合にオン制御されるアクティブ素子である。薄膜トランジスタＮ１２の制御には、制御線ＣＮＴ２２が用いられる。なお、この薄膜トランジスタＮ１２が、図３における第１のスイッチＳＷ１に対応する。また、薄膜トランジスタＮ１２の一方の主電極は信号線ＤＴＬに接続され、他方の主電極は薄膜トランジスタＮ１１の一方の主電極と配線を通じて接続される。薄膜トランジスタＮ１３は、信号線より前記容量素子に画素電位を書き込む場合にオフ制御されるアクティブ素子である。なお、薄膜トランジスタＮ１３は、メモリ表示モードのうち内部リフレッシュ動作の実行動作時に、各フレームの終了直前の一定期間についてのみオン制御される。因みに、薄膜トランジスタＮ１３がオン制御されている期間に、ＤＲＡＭとして機能する保持容量Ｃｓが保持する階調電位が回路１（図３）に読み出される。この薄膜トランジスタＮ１３の制御には、制御線ＣＴＬ２３が用いられる。また、この薄膜トランジスタＮ１３が、図３における第２のスイッチＳＷ２に対応する。

薄膜トランジスタＮ１４も、信号線より前記容量素子に画素電位を書き込む場合にオフ制御されるアクティブ素子である。なお、薄膜トランジスタＮ１４は、メモリ表示モードのうち内部リフレッシュ動作の実行動作時に、各フレームの開始直後の一定期間についてのみオン制御される。因みに、薄膜トランジスタＮ１４がオン制御されている期間に、回路１（図３）内で論理反転された階調電位が保持容量Ｃｓに書き込まれる。この薄膜トランジスタＮ１４の制御には、制御線ＣＴＬ２４が用いられる。また、この薄膜トランジスタＮ１４が、図３における第３のスイッチＳＷ３に対応する。薄膜トランジスタＰ１１、Ｎ１５と容量Ｃは、図３の回路１を構成する回路である。

このうち、薄膜トランジスタＰ１１とＮ１５がインバータ回路（増幅回路）を構成する。なお、薄膜トランジスタＰ１１とＮ１５で構成されるインバータ回路の入力側は、薄膜トランジスタＮ１３の一方の主電極と接続されている。このインバータ回路は、薄膜トランジスタＮ１３がオン状態の場合に、保持容量Ｃｓの階調電位を入力することができる。なお、保持容量Ｃｓの階調電位は、容量Ｃに保存される。因みに、図２４の場合には、容量Ｃを明示的に配置しているが、配線容量を使用することもできる。

また、薄膜トランジスタＰ１１とＮ１５で構成されるインバータ回路の出力側は、薄膜トランジスタＮ１４の一方の主電極に接続される。この回路構成の場合、１つのインバータ回路により、リフレッシュ機能と論理反転機能を実現する。この回路構成の場合、図８では必要であった３個の薄膜トランジスタＰ１２、Ｎ１６、Ｎ１７を無くすことができる。その分、回路面積を小さくすることができる。

なお、図２４に示す画素構造の場合も、信号線より前記容量素子に画素電位を書き込む場合には、薄膜トランジスタＮ１３と薄膜トランジスタＮ１４をオフ制御すれば良い。また、メモリ表示モードのうち内部リフレッシュ動作の実行動作時には、図２５に示すように駆動制御すれば良い。図２５は、ある走査線についてのメモリ表示モードのうち内部リフレッシュ動作の実行動作時における制御線駆動部３７の制御動作の内容を示している。

なお、図２５においては、前フレームをフレームＮで表し、次フレームをフレームＮ＋１で表している。図２５（Ａ）は、制御線ＣＴＬ２１の駆動波形である。図に示すように、制御線ＣＴＬ２１は、前フレームＮの終了直前から次フレームの開始直後の一定期間、高位電位ＶＤＤ２に駆動制御される。図２５（Ｂ）は、制御線ＣＴＬ２３の駆動波形である。図に示すように、制御線ＣＴＬ２３は、各フレームの終了直前に一定期間だけ、高位電位ＶＤＤ２に駆動制御される。この高位電位ＶＤＤ２の印加期間に、保持容量Ｃｓから読み出された階調電位（ＰＩＸ）が回路１（図３）内の容量Ｃに格納される。

また、この階調電位（ＰＩＸ）の反転出力がインバータ回路の出力端に現れ、この際に、階調電位は論理反転される。また、その出力振幅は、高位電位ＶＤＤか低位電位ＶＳＳに変換される。すなわち、自己リフレッシュ動作と自己反転動作が実行される。やはり、自己リフレッシュ動作には、信号線ＤＴＬの充放電は不要である。図２５（Ｃ）は、制御線ＣＴＬ２４の駆動波形である。図に示すように、制御線ＣＴＬ２４は、各フレームの開始直前に一定期間だけ、高位電位ＶＤＤ２に駆動制御される。この高位電位ＶＤＤ２の印加期間に、インバータ回路の出力端と保持容量Ｃｓとは電気的に接続され、論理反転された階調電位（ＰＩＸ）が書き込まれる。図２５（Ｄ）は、対向電極電位ＶＣＳの電位変化を示す波形である。図に示すように、フレーム周期で電位レベルが反転する。

（Ｅ−２）製品例（電子機器）
前述した駆動電圧の印加技術は、液晶表示パネルの形態だけでなく、各種の電子機器に実装した商品形態でも流通される。以下、電子機器への実装例を示す。図２６に、電子機器５１の概念構成例を示す。電子機器５１は、前述した駆動電圧の印加技術を採用する液晶表示パネル５３、システム制御部５５及び操作入力部５７で構成される。システム制御部５５で実行される処理内容は、電子機器５１の商品形態により異なる。また、操作入力部５７は、システム制御部５５に対する操作入力を受け付けるデバイスである。操作入力部５７には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。

なお、電子機器５１は、機器内で生成される又は外部から入力される画像や映像を表示する機能を搭載していれば、特定の分野の機器には限定されない。図２７に、その他の電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機６１の筐体正面には、フロントパネル６３及びフィルターガラス６５等で構成される表示画面６７が配置される。また、この種の電子機器５１には、例えばデジタルカメラが想定される。図２８に、デジタルカメラ７１の外観例を示す。図２８（Ａ）が正面側（被写体側）の外観例であり、図２８（Ｂ）が背面側（撮影者側）の外観例である。デジタルカメラ７１は、保護カバー７３、撮像レンズ部７５、表示画面７７、コントロールスイッチ７９及びシャッターボタン８１で構成される。

また、この種の電子機器５１には、例えばビデオカメラが想定される。図２９に、ビデオカメラ９１の外観例を示す。ビデオカメラ９１は、本体９３の前方に被写体を撮像する撮像レンズ９５、撮影のスタート／ストップスイッチ９７及び表示画面９９で構成される。また、この種の電子機器５１には、例えば携帯端末装置が想定される。図３０に、携帯端末装置としての携帯電話機１０１の外観例を示す。図３０に示す携帯電話機１０１は折りたたみ式であり、図３０（Ａ）が筐体を開いた状態の外観例であり、図３０（Ｂ）が筐体を折りたたんだ状態の外観例である。

携帯電話機１０１は、上側筐体１０３、下側筐体１０５、連結部（この例ではヒンジ部）１０７、表示画面１０９、補助表示画面１１１、ピクチャーライト１１３及び撮像レンズ１１５で構成される。また、この種の電子機器５１には、例えばコンピュータが想定される。図３１に、ノート型コンピュータ１２１の外観例を示す。ノート型コンピュータ１２１は、下側筐体１２３、上側筐体１２５、キーボード１２７及び表示画面１２９で構成される。これらの他、電子機器５１には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。

（Ｅ−３）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。

１ 回路
１１ 液晶表示パネル
３３ 画素アレイ部
３７ 制御線駆動部

Claims (6)

1. 階調に対応した画素電位を記憶する容量素子と、
   前記容量素子から前記画素電位を読み出すと共に、読み出された画素電位の論理レベルを復元し、その復元された画素電位の論理レベルを反転して前記容量素子に書き込む自己リフレッシュ動作部と
   を有する画素回路を備え、
   前記容量素子は、一端が液晶素子の画素電極に電気的に接続され、
   前記自己リフレッシュ動作部は、インバータ回路を少なくとも有し、
   前記画素回路において、各々が前記画素電極を有する複数色のサブ画素に対して個別に前記容量素子が設けられ、
   前記自己リフレッシュ動作部は、前記複数色のサブ画素に対応する複数の前記容量素子において共用されており、
   前記画素回路は、前記容量素子の一端と信号線との間で互いに直列接続された、前記容量素子側の第１のスイッチ素子および前記信号線側の第２のスイッチ素子を有する
   液晶表示パネル。
2. 前記自己リフレッシュ動作部は第３のスイッチ素子を有し、
   前記画素電位は、前記第１および第３のスイッチ素子を通じて前記容量素子から読み出される
   請求項１に記載の液晶表示パネル。
3. 前記自己リフレッシュ動作部は第４のスイッチ素子を有し、
   論理レベルが復元および反転された前記画素電位は、前記第１および第４のスイッチ素子を通じて前記容量素子に書き込まれる
   請求項１または請求項２に記載の液晶表示パネル。
4. 複数の前記容量素子に個別に接続された複数の前記第１のスイッチ素子と、単一の前記第２のスイッチ素子との間に、前記自己リフレッシュ動作部が設けられている
   請求項１ないし請求項３のいずれか１項に記載の液晶表示パネル。
5. 前記自己リフレッシュ動作部は、
   ２つのインバータ回路と、
   前記画素電位を読み出す期間と、論理レベルが復元および反転された前記画素電位を書き込む期間とに少なくともオン状態となることにより、前記２つのインバータ回路をラッチ回路として動作させるスイッチとを有する
   請求項１ないし請求項４のいずれか１項に記載の液晶表示パネル。
6. 液晶表示パネルを備え、
   前記液晶表示パネルは、
   階調に対応した画素電位を記憶する容量素子と、
   前記容量素子から前記画素電位を読み出すと共に、読み出された画素電位の論理レベルを復元し、その復元された画素電位の論理レベルを反転して前記容量素子に書き込む自己リフレッシュ動作部と
   を有する画素回路を備え、
   前記容量素子は、一端が液晶素子の画素電極に電気的に接続され、
   前記自己リフレッシュ動作部は、インバータ回路を少なくとも有し、
   前記画素回路において、各々が前記画素電極を有する複数色のサブ画素に対して個別に前記容量素子が設けられ、
   前記自己リフレッシュ動作部は、前記複数色のサブ画素に対応する複数の前記容量素子において共用されており、
   前記画素回路は、前記容量素子の一端と信号線との間で互いに直列接続された、前記容量素子側の第１のスイッチ素子および前記信号線側の第２のスイッチ素子を有する
   電子機器。
   
   

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