JP2007272203A - 表示装置 - Google Patents

Abstract

【課題】駆動回路の規模を縮小し、額縁を低減できる表示装置を提供する。
【解決手段】マトリクス状に画素が設けられた表示エリアと、走査線を駆動する走査線駆動回路、信号線を駆動する信号線駆動回路やその他の回路が設けられた表示装置において、表示エリア内の画素は複数のドットからなり、各ドットはある一色のカラーフィルタに対応している。カラーフィルタは、横長（すなわち、走査線に沿う方向に延びた形状）、例えば横ストライプ状である。
【選択図】図１

Description

本発明は、基板上に画素がマトリクス状に配列されて成る表示装置に関し、特に電子回
路を内蔵した表示装置に関する。

カラー表示装置は、カラー液晶表示装置をはじめとして広く利用されている。カラー表示装置のうち、特にマイクロカラーフィルタを用いるカラーフィルタ方式は、液晶表示装置を中心として広く用いられている。従来のカラーフィルタ方式によるカラー表示装置の一例を、図を参照して説明する。

図１６は、従来の表示装置の一例における、表示エリア内の各ドット（ある特定の一色の表示単位）及びカラーフィルタの配置を示す平面図である。以下、この図面に基づき説明する。

この表示装置では、一つのドットに対応して、ある色のカラーフィルタが設けられている。カラーフィルタの色は、Ｒ（ＲＥＤ：赤色）、Ｇ（ＧＲＥＥＮ：緑色）、Ｂ（ＢＬＵＥ：青色）の三色が使用されている。図で横方向、すなわち、走査線Ｇ１，Ｇ２，Ｇ３，…に沿う方向には、Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，…の順で、各色のカラーフィルタが順に並べられている。縦方向、すなわち、信号線Ｄ１，Ｄ２，Ｄ３，…に沿う方向には、同じ色のカラーフィルタが並べられている。このようなカラーフィルタの配列を、一般にストライプ配列と呼ぶ。ここでは、ストライプが縦方向に並ぶため、縦ストライプ方式と呼ぶこととする。三色のカラーフィルタに対応して横方向に連続して並ぶ三つのドットにより、三つの基本色を組み合わせで得られる全ての色を表示することが可能である。この全ての色を表示する最小限の表示単位、すなわち、走査線に沿う方向に並べられたＲ，Ｇ，Ｂのカラーフィルタ三ドット分を、一画素と呼ぶ。

一方、近年の技術の発展に伴い、従来はシリコン技術によって作成されたＬＳＩ等によって外部に設けられていた駆動回路等の各種回路を、支持基板上に内蔵した表示装置が実用化されている。このような回路内蔵型表示装置の一例は、高価な石英基板を用いた高温プロセスによる高温ポリシリコンＴＦＴ技術による表示装置である。また、低温プロセスで前駆膜を形成し、これをレーザ等でアニールすることで多結晶化する低温ポリシリコン技術により、ガラス基板等の上に回路を内蔵した表示装置も実用化されている。

具体的な例として、特許文献１に開示されたアクティブマトリクス型表示装置がある。図１７は、特許文献１の図３７に記載されている従来の駆動回路一体型液晶表示装置を有するディスプレイシステムを示すブロック図である。以下、この図面に基づき説明する。

従来の駆動回路一体型液晶表示装置では、マトリクス状に配線されＭ行Ｎ列の画素が配置されたアクティブマトリクス表示領域１１０、行方向の走査回路（走査線駆動回路又はゲート線駆動回路）１０９、列方向の走査回路（データ線駆動回路）３５０４、アナログスイッチ３５０５、レベルシフタ３５０３等が、表示デバイス基板１０１上に、ポリシリコンＴＦＴによって一体化して形成されている。

コントローラ１１３、メモリ１１１、デジタル・アナログ変換回路（ＤＡＣ回路）３５０２、走査回路／データレジスタ３５０１などは、単結晶シリコンのウエハー上に形成された集積回路チップ（ＩＣチップ）であり、表示デバイス基板１０１の外部に実装されている。インタフェース回路１１４はシステム側回路基板１０３上に形成されている。

また、ポリシリコンＴＦＴで構成された従来の駆動回路一体型液晶表示装置の中には、ＤＡＣ回路等のより複雑な回路を一体化して形成したものも存在する。図１８は、特許文献１の図３８に記載されている従来のＤＡＣ回路内蔵型液晶表示装置のディスプレイシステムを示すブロック図である。以下、この図面に基づき説明する。

従来のＤＡＣ回路内蔵型液晶表示装置では、ＤＡＣ回路を内蔵しない特許文献１の図３７の駆動回路一体型液晶表示装置と同様に、マトリクス状に配線されＭ行Ｎ列の画素が配列されたアクティブマトリクス表示領域１１０、行方向の走査回路１０９及び列方向の走査回路３５０６に加えて、データレジスタ３５０７、ラッチ回路１０５、ＤＡＣ回路１０６、セレクタ回路１０７、レベルシフタ／タイミングバッファ１０８等の回路が、表示デバイス基板１０１上に一体化されて形成されている。

この構成では、表示デバイス基板１０１の外部に実装されているコントローラＩＣは、高電圧を使用するＤＡＣ回路を含まないので、メモリ１１１、出力バッファ回路（Ｄビット）１１２及びコントローラ１１３とあるように、全て低電圧の回路・素子で構成可能である。その結果、液晶に書き込むための電圧信号を生成するために必要となる高電圧素子用のプロセスを併用することなく、ＩＣを作製できる。そのため、その価格は、前述のＤＡＣを混載したＩＣよりも、低く抑えることができる。

更に、本発明者らは、支持基板上への各種回路の集積を進め、支持基板上にメモリを集積する手法を発明している（未公開）。また、メモリを集積する技術として、本発明者らは、世界初のガラス基板上のフレームメモリを発表している（非特許文献１）。図１９は、非特許文献１の図１に記載されている従来のガラス基板上のフレームメモリを示すブロック図である。以下、この図面に基づき説明する。

この例では、フレームメモリとその制御関係の回路だけでなく、信号を圧縮しフレームメモリのサイズを低減する圧縮回路や、圧縮された信号を展開する展開回路も設けられている。フレームメモリのコア部分は、センスアンプ付きのメモリセルアレイ１２１、行デコーダ１２２及び列デコーダ１２３から成る。行デコーダ１２２と列デコーダ１２３とによって、フレームメモリ内の特定のメモリセルにアクセスすることが可能となっている。また、メモリセルから読み出された信号は、センスアンプを介して出力される。このようなフレームメモリ回路が、ガラス基板１２０上に形成されている。センスアンプ付きのメモリセルアレイ１２１の１ビットライン分の回路を、図２０として示す。

図２０は、非特許文献１の図３に記載されている、従来のセンスアンプ付きのメモリセルアレイの１ビットライン分を示す回路図である。以下、この図面に基づき説明する。

書き込み時には、データ線１６３のデータは、列デコーダからの信号で選択されたビットライン対に書き込まれる。ビットライン対のデータは、選択されたワードライン（図では、Ｗ[239]、Ｗ[118]、Ｗ[1]、Ｗ[0]が示してある）の各メモリセル１６１に書き込まれる。一方、読み出し時には、選択されたワードラインのデータが、ビットライン対に読み出され、センスアンプ１６０で増幅され、出力レジスタ側へ出力される。
特開２００４−０４６０５４号公報（図３７、図３８） ＳＩＤ ０５ ＤＩＧＥＳＴ（エス・アイ・ディー０５ ダイジェスト）１１０６頁から１１０９頁

しかしながら、特許文献１及び非特許文献１に開示された表示装置にはいくつかの問題がある。

第一の問題点は、支持基板上の回路は、支持基板外のＬＳＩによる回路よりも、回路のレイアウト規模が大きくなりやすいということである。この原因は、支持基板上の回路の設計ルールは、シリコン技術によるＬＳＩの設計ルールより大きいことに起因する。その理由は、ＬＳＩ技術で使用するシリコン基板よりも、表示装置で使用する支持基板の方が一般にサイズが大きいので、支持基板自体の膨張・収縮の影響を受けやすかったり、ステッパによるステップ露光での位置精度が悪くなったりするためである。

第二の問題点は、支持基板上の回路のレイアウトの難易度が高いということである。この原因は、上述の設計ルールが大きいために省面積化するために工夫が必要なことに加えて、特に信号駆動回路側の回路の占有面積を低減することが困難なことに起因する。その理由は、信号駆動回路側の回路は、前述のように走査回路だけでなくアナログスイッチ、レベルシフタ、ＤＡＣ等が含まれ回路構成が複雑なためである。また、図１６のように、従来の表示装置では、信号駆動回路側の信号線間のピッチが走査駆動回路側の走査線間のピッチよりも狭いことも原因である。回路をレイアウトするエリアのピッチが狭いと、各回路に必要な入力信号や各回路間の入出力信号のための配線の引き回しが困難となる上に、レイアウトエリアに対し信号のための配線が占める割合が増えるために、回路のレイアウトエリアが相対的に低下する。この結果、回路のレイアウトの難易度が上昇してしまう。

第三の問題点は、信号駆動回路側の額縁（表示エリア端から支持基板の端面までの距離）が大きくなってしまう点である。この原因は、信号駆動回路側の回路が複雑であり、かつ、レイアウトのピッチが狭いために、信号のための配線が占有する面積が増え、必要な回路をレイアウトするために、回路エリアの長さを増やさざるを得ないためである。

第四の問題点は、高精細な表示装置が実現できないことである。その理由は、図２５に示すように、縦ストライプの場合、デザインルールで決まる回路ピッチ内に回路をレイアウトできない（回路ピッチ内に回路を配置できない）ためである（図２５で、１８０ｐｐｉ相当の画素ピッチ（１４１μｍ）で設計しようとした場合、縦ストライプでは設計できない）。この問題点は既出の、額縁が大きいという問題点やレイアウトの難易度が上がる問題点とは異なり、レイアウト自体ができず装置自体が設計できないという問題である。この条件でレイアウトを可能とするためにはデザインルールを変更しなければならない。デザインルールの変更には、新たなプロセス開発から必要となり、非常に困難である。

第五の問題点は、開発に要する時間が増大することである。その原因は、上記の四つの問題点の結果、レイアウト等の設計に要する時間が増え、ＬＴ（Lead Time）が増大してしまうためである。

第六の問題点は、表示装置のコストが増大してしまうことである。その原因は、上記のように開発に要する時間が増大するために、開発コストがかさむためである。また、別の原因は、レイアウトの難易度が高いために、多数の金属層を使用する必要があり、プロセス数が大幅に増大しＴＡＴ（Turn Around Time）が増大するためである。

第七の問題点は、非矩形の表示エリアを有する表示装置の外形が大きく変形してしまうことである。その原因は、第三の問題点で挙げたように、信号線駆動回路側の額縁が大きくなってしまうためである。非矩形の表示エリアを有する表示装置では、表示装置の外形が表示エリアと相似形に近い方が意匠的な効果が高いが、従来の表示装置では相似形に近い外形を実現することが困難であった。
（発明の目的）

そこで、本発明の目的は、回路を内蔵した表示装置において回路面積を低減した表示装置を提供することにある。本発明の他の目的は、回路を内蔵した表示装置において、回路部を含む額縁を低減し小型・軽量化を図った表示装置を提供することにある。本発明の他の目的は、回路を内蔵した表示装置においてレイアウトの難易度を低減した表示装置を提供することにある。本発明の他の目的は、短ＴＡＴ、低コストを実現した表示装置を提供することにある。また、短ＬＴによる表示装置を提供することにある。本発明の他の目的は、高精細な表示装置を提供することにある。

本発明の他の目的は、表示装置内にフレームメモリ、コントローラ、CPUインタフェース等を内蔵し、表示装置の外部に表示に関連するICチップを必要としない「ゼロチップディスプレイ（Ｚｅｒｏ−Ｃｈｉｐ Ｄｉｓｐｌａｙ）」を実用的に提供することにある。

本発明の他の目的は、非矩形の表示エリアを有する表示装置において、表示エリアと相
似形に近い外形を有する表示装置を提供することにある。

本発明に係る表示装置は、単数又は複数のドットから構成された画素が支持基板上の第一方向及び第二方向にマトリクス状に配列されて成る表示部と、支持基板上において表示部の第一方向の外側に設けられた第一回路と、支持基板上において表示部の第二方向の外側に設けられるとともに、第一回路よりも規模が大きい第二回路と、を備えている。そして、ドットの形状は、第一方向の長さが第二方向の長さよりも長い。

例えば、第一方向は横方向又は左右方向であり、第二方向は縦方向又は上下方向である。これとは逆に、第一方向は縦方向又は上下方向であり、第二方向は横方向又は左右方向である、としてもよい。第一方向と第二方向とは、必ずしも直交する必要はなく、斜めに交わってもよい。また、第一方向及び第二方向は、必ずしも直線である必要はなく、例えば表示部の形状に応じた緩やかな曲線であってもよい。表示部の第一方向の外側には、第一方向が例えば横方向であれば左側と右側とが存在する。このとき、第一回路は、その左側及び右側の少なくとも一方に設けられる。第二回路についても同様である。ドットの形状が例えば四角形であり、その各辺が第一方向又は第二方向に平行であれば、ドットの第一方向が長辺であり第二方向が短辺である。ドットの形状は、四角形に限定されず、三角形、多角形、楕円など、どのようなものでもよい。本発明の特徴であるドットの形状は、必ずしも表示部の全てのドットに適用するのではなく、本発明の効果が得られれば表示部の一部のドットのみに適用してもよい。回路の規模とは、回路を構成する素子、配線、スペースなどの総数であり、占有面積に反映される。

次に、言葉を換えて、本発明の特徴及び作用について説明する。

本発明の特徴について説明する。本発明の表示装置は、支持基板上に複数のドットから成る表示エリア（４）とともに回路を内蔵し、かつ、ある色のカラーフィルタに対応するドットが、横長の形状である。本発明の表示装置は、支持基板上に複数のドットから成る表示エリア（４）とともに回路を内蔵し、かつ、ある色の発光体に対応するドットが、横長の形状である。本発明の表示装置は、支持基板上に複数のドットから成る表示エリア（４）と走査線駆動回路（２）及びその他の回路が集積された表示装置において、前記ドットの少なくとも一つの二次元のピッチが走査線駆動回路側を短辺とする形状である。本発明の表示装置は、回路の横方向の繰り返しピッチに占める配線部分とスペース部分の合計の割合ｃと、配線部分とスペース分を除いた回路部（２２）の横サイズの縦サイズに対する比ｂが、前記複数色の色数ｋとの間に、「ｂ＋ｃ＞１／ｋ」の関係を満たすことを特徴とする。縦方向に配置される回路の規模の方が横方向に配置される回路の規模より小さい場合は、回路の縦方向の繰り返しピッチに占める配線部分とスペース部分の合計の割合ｆと、配線部分とスペース分を除いた回路部（２２）の縦サイズの横サイズに対する比ｅを用いて、「ｅ＋ｆ＞１／ｋ」の関係を満たすことを特徴とする。

本発明の作用について説明する。実施形態に示すように、表示部の左右方向（横）に設けられる回路と表示部の上下方向（縦）に設けられる回路では、回路の規模が異なる。すなわち、上下方向に設けられる回路の方が、通常、回路規模が大きい。カラーフィルタ又は発光体による色配列に対応したドットを横長とし複数の色のデータを一つの信号線に与えることで、回路規模の大きい方の回路側のドットピッチを大きくすることが可能である。一方、回路規模の小さい回路側のドットピッチは小さくなるとともに、走査線毎に色が異なるために、色配列の分だけ回路規模が大きくなる。この時、色数をｋとし、回路規模の違いの比をｑ（ｑは１より大きい）とすると、従来、走査線側回路を１とした時に、信号線側回路が「ｋ・ｑ」の規模であり、全体の回路規模が「１＋ｋ・ｑ」であった。一方、本発明によれば、走査線側回路がｋ、信号線側回路がｑの規模となり、全体の回路規模は、「ｋ＋ｑ」となる。本発明の構成の方が、従来の構成より回路規模が小さくなる条件は、「１＋ｋ・ｑ＞ｋ＋ｑ」であり、簡単な計算から「ｋ＞１」が得られる。すなわち、色数が複数であると、本発明により回路規模全体を小さくすることができる。表示部の上下方向に走査線駆動回路が設けられた場合にも、走査線駆動回路がない側の回路規模が大きい回路側のドットピッチ、ここでは上下方向のドットピッチが大きく設定されることにより、本発明の作用が得られる。

本発明に係る表示装置によれば、表示部の第一方向の外側に規模の小さい第一回路を設け、表示部の第二方向の外側に規模の大きい第二回路を設け、ドットの形状を第一方向を長く第二方向を短くしたことにより、配線一本当たりの第二回路の面積を第一方向へ大きく取れるので、第二回路の第二方向の長さを短くでき、これにより狭額縁化などの効果を奏する。

換言すると、第一の効果は、画素を構成するドットを横長の形状とすることで、駆動回路
全体の規模を大幅に縮小した表示装置を提供することができる。その理由は、発明実施形
態の項で示すように、表示部の左右方向（横）に設けられる回路と表示部の上下方向（縦）
に設けられる回路では、回路の規模が異なるためである。本発明では、回路の規模の大き
い回路全体の回路規模を減らすことができるため、駆動回路全体の規模が大きく減少す
る。第二の効果は、回路規模が大きい側の回路の回路規模を減少することによって、額縁
を減少することができる。第三の効果は、駆動回路全体の規模が縮小されるため、設計・レイアウトに要する開発時間が短縮され、低コストを実現することができる。第四の効果は、回路規模が縮小することで、故障の発生確率を下げた信頼性の高い表示装置を提供することができる。第五の効果は、額縁が減少するため、１枚の支持基板に作製できる表示装置の数が増え（取れ数が増え）、低コストを実現できる。第六の効果は、額縁が減少することで表示装置が小型化するとともに、表示装置の重量が減少する。第七の効果は、回路のレイアウトが容易になることで、新たな配線層を使用することなく、回路のレイアウトが可能となる。その結果、製造面と設計面で大幅なコストの低減が実現される。第八の効果は、デザインルールに基づく回路ピッチの範囲内に回路を設計できるため、デザインルールを変更することなく高精細な表示装置を実現できることである。第九の効果は、非矩形の表示エリアを有する表示装置の外形を表示エリアと相似形に近い形にできることである。その理由は、周辺回路の回路規模を小さく、かつ、バランスよく配置できるためである。

次に、本発明の実施形態について図面を参照して詳細に説明する。なお、特許請求の範囲における「第一方向」、「第二方向」、「第一回路」、「第二回路」及び「表示部」は、それぞれ実施形態における「左右方向又は横方向」、「上下方向又は縦方向」、「走査線駆動回路」、「信号線駆動回路」及び「表示エリア」に相当する。また、本発明の構成要素と同一機能の従来技術の構成要素には、その本発明の構成要素と同じ符号に「’」を付すことにする。更に、図面中の表示エリア内の円は、表示エリア内の一部（すなわち複数のドット）を拡大して示す平面図である。

図１［１］は、本発明に係る表示装置の第一実施形態を示す平面図である。図１［２］は、従来の表示装置（以下「比較例１」という。）を示す平面図である。以下、これらの図面に基づき説明する。

本実施形態では、支持基板１上に、マトリクス状に画素が設けられた表示エリア４と、走査線を駆動する走査線駆動回路２と、信号線を駆動する信号線駆動回路３とが設けられている。表示エリア４内の画素は、複数のドットから成る。各ドットは、ある一色のカラーフィルタに対応している。ドットは、横長状、すなわち、走査線に沿う方向に延びた形状である。すなわち、各ドットは信号線駆動回路３の長手方向と平行に延びるような形状である。カラーフィルタは、例えば、横ストライプ状である。

一方、比較例１では、第一実施形態と同様に、支持基板１’上に、マトリクス状に画素が設けられた表示エリア４’と、走査線を駆動する走査線駆動回路２’と、信号線を駆動する信号線駆動回路３’とが設けられている。表示エリア４’内の画素は、複数のドットから成る。各ドットは、ある一色のカラーフィルタに対応している。第一実施形態と大きく異なる点は、カラーフィルタが、縦ストライプ状、すなわち、信号線に沿う方向に延びた形状となっている点である。すなわち、各色のカラーフィルタは走査線駆動回路２’の長手方向と平行に延びるような形状である。

本実施形態と比較例１とを比較すると、走査線駆動回路２，２’の回路面積はほぼ等しい。一方、信号線駆動回路３，３’の回路面積は、本実施形態の方が比較例１の１／３程度の大きさになっている。このような違いが生じる理由を、以下に詳細に説明する。

走査線に必要な信号は、通常、一定周期の二値の単純なパルス波形であるため、走査線駆動回路２，２’は、単純な走査回路で構成できる。一方、信号線に必要な信号は、表示データに応じたアナログ信号、又は、表示データに応じた複数ビットから成るデジタル信号であり、走査線信号のような一定周期の単純なパルス波形ではない。そのため、信号線駆動回路３，３’は、走査線駆動回路２，２’よりも複雑な構成となる。

図１７の従来例を参照すると、走査線駆動回路１０９は走査回路のみから成り、信号線駆動回路は走査回路３５０４とアナログスイッチ３５０５とから成る。この結果、走査線一本当たりに必要な駆動回路ブロックと、信号線一本当たりに必要な駆動回路ブロックとを比較すると、信号線一本当たりに必要な駆動回路ブロックの方が大きい。ここでは、この単位配線当たりの駆動回路ブロックの規模の比をｐとする。すなわち、信号線一本当たりの駆動回路ブロックは、走査線一本当たりの駆動回路ブロックのｐ倍の規模である。信号線一本当たりの駆動回路ブロックの方が走査線一本当たりの駆動回路ブロックよりも大きいため、ｐ＞１である。

また、比較例１で、表示エリア４’の画素数が縦Ｍ行かつ横Ｎ列の場合、走査線数はＭ本となり、信号線数はカラーフィルタが三色であれば３×Ｎ本となる。一方、本実施形態では、表示エリア４の画素数が縦Ｍ行かつ横Ｎ列の場合、走査線数はカラーフィルタが三色であれば３×Ｍ本となり、信号線数はＮ本となる。比較例１での走査線一本当たりの駆動回路ブロックの規模を１とすると、比較例１の走査線駆動回路２’の規模はＭとなり、信号線駆動回路３’の規模は３×Ｎ×ｐとなる。一方、本実施形態の走査線駆動回路２の規模は３×Ｍとなり、信号線駆動回路３の規模はＮ×ｐとなる。

ここで、数値を当てはめ、全体の回路規模を見積もる。まず、表示エリアの形状が図１［１］及び図１［２］のように縦長であるとし、配線数の比をＭ：Ｎ＝４：３とする。また、単位配線当たりの駆動回路ブロックの規模の比ｐ＝３とする。このとき、比較例１の駆動回路全体は、Ｍ＋３×Ｎ×ｐ＝Ｍ＋３×（３／４）Ｍ×３＝（３１／４）Ｍとなる。一方、本実施形態の駆動回路全体は、３×Ｍ＋Ｎ×ｐ＝３×Ｍ＋（３／４）Ｍ×３＝（２１／４）Ｍとなる。このように、駆動回路全体の規模は、比較例１の方が本実施形態の約１．５倍大きい。

次に、表示エリアの形状が横長であるとし、配線数の比をＭ：Ｎ＝３：４とした場合も検討する。同様に、ｐ＝３とすると、比較例１の駆動回路全体は、Ｍ＋３×Ｎ×ｐ=Ｍ＋３×（４／３）Ｍ×３＝１３Ｍとなる。一方、本実施形態の駆動回路全体は、３×Ｍ＋Ｎ×ｐ＝３×Ｍ＋（４／３）Ｍ×３＝７Ｍとなる。すなわち、駆動回路全体の規模は、比較例１の方が本実施形態の約２倍大きい。このように、本実施形態によれば、駆動回路全体の規模を大きく低減することが可能である。

この駆動回路の規模を低減する効果は、駆動回路ブロックの規模の比ｐに依存して生じる。効果が生じる条件を検討するために、本実施形態の駆動回路全体の規模が比較例１より小さいときに満たされる次の不等式を解く。

Ｍ＋３×Ｎ×ｐ ＞ ３×Ｍ＋Ｎ×ｐ ・・・(1)
この式を解くと、

ｐ ＞ Ｍ／Ｎ ・・・(2)
という条件が得られる。

この式(2)とｐが満たすｐ＞１という条件によって、表示エリアが横長（Ｍ＜Ｎ）の場合は、本実施形態による駆動回路全体の規模縮小の効果が常に得られることが分かる。一方、極端な縦長の表示エリアの場合、例えば、ｐ＝３のときに、Ｍ＝４×Ｎという条件では、式(2)を満たさず、本実施形態による駆動回路全体の規模縮小の効果が得られないことが分かる。

一方、走査線駆動回路は、単位配線当たりの駆動回路ブロックの規模が小さいため、回路をレイアウトする際に、単位配線当たりの駆動回路ブロック間に空きがしばしば生じる。この空きをなくすように回路を配置しても、配線の引き回しによる配線エリアの増大等により、レイアウトエリアの減少が見られない。その結果、走査線駆動回路側は、駆動回路ブロック間に空きを設けたり、駆動回路ブロック内のレイアウトに余裕を持たせたりして配置される。

さて、比較例１の走査線駆動回路の規模Ｍが本実施形態のように３×Ｍになった場合には、上述の空きや余裕を詰めて配置することで、レイアウトエリア全体はほとんど変化しないで設計が可能である。これが、図１［１］と図１［２］とで走査線駆動回路のサイズが変化していない理由である。すなわち、本実施形態の方がより最密度配置に近い配置が可能であり、レイアウト効率が高い。前述のような極端な縦長の表示エリアの場合、特に、上述の空きや余裕が顕著であり、本実施形態を使用することでレイアウトエリア中の無駄なエリアが減少する。

これに対し、信号線駆動回路は、前述のように回路規模が大きいために、レイアウトに空きや余裕がない。そのため、大規模な回路をレイアウトする場合、額縁を大きくする方向でしか対応できない。この結果、回路規模の大きさが、そのまま回路の長さ（図１［１］［２］での縦方向）を左右することになるので、額縁に大きく影響する。比較例１と本実施形態とでは、信号線駆動回路の回路規模が３倍異なる。その結果、図１［１］［２］に示したように、信号線駆動回路の長さが、比較例１では本実施形態の３倍となっている。このように、本実施形態によれば、信号線駆動回路の長さを低減することができ、結果的に、額縁を低減することができる。この効果は、極端に縦長の表示エリアの表示装置にも当てはまる普遍的なものである。

このように、本実施形態によれば、駆動回路全体の規模を縮小することができる。また、信号線駆動回路の長さを減少することができる。駆動回路全体の規模が縮小されるため、設計・レイアウトに要する開発時間が短縮され、低コストを実現することができる。また、製品の企画から出荷までのＬＴが短くなる。更に、回路規模が縮小するため故障の発生確率が減り、信頼性が向上する。また、額縁が減少するため、１枚の支持基板に作製できる表示装置の数が増え、低コストを実現できる。また、額縁が減少することで、表示装置の重量が減少した軽量な表示装置が実現される。同時に、額縁が減少された表示装置を用いることで、より小型・軽量・低コストの機器が実現される。なお、横長のドットに関しては、各ドットで液晶のディスクリネーションに起因する光漏れ等の表示の不具合を発生させないように適宜最適設計される。

図２［１］は本発明に係る表示装置の第二実施形態を示す平面図であり、図２［２］は図２［１］における信号線駆動回路の一例を示す平面図である。以下、この図面に基づき説明する。

本実施形態では、第一実施形態の構成に加え、特許文献１の図３８（本願の図１８）に記載のＤＡＣ回路等のより複雑な回路が集積されている。すなわち、本実施形態では、支持基板１上に、マトリクス状に画素が設けられた表示エリア４と、走査線を駆動する走査線駆動回路２、ＤＡＣを内蔵した信号線駆動回路９とが設けられている。表示エリア４内の画素は、複数のドットから成る。各ドットは、ある一色のカラーフィルタに対応している。ドットは、横長状、すなわち、走査線に沿う方向に延びた形状である。すなわち、各ドットは信号線駆動回路９の長手方向と平行に延びるような形状である。カラーフィルタは、例えば、横ストライプ状である。

ＤＡＣを内蔵した信号線駆動回路９は、より具体的には、例えば、図２［２］に示すように、走査回路５、レジスタ／ラッチ回路６、ＤＡＣ回路７、セレクタ８等が集積されている。この信号線駆号回路９の回路構成及び配置の順番は、図２［２］に限られる訳ではなく、様々な構成が可能である。

さて、本実施形態では、第一実施形態よりも複雑な信号線駆動回路が用いられる。そのため、走査線一本当たりの駆動回路ブロックの規模と、信号線一本当たりの駆動回路ブロックの規模との比ｐは、第一実施形態よりも大きい。その結果、第一実施形態より、更に、本発明の効果が顕著である。

第一実施形態と同様に、数値をあてはめて、本実施形態の効果を示す。いま、本実施形態でのｐをｐ＝１０と仮定する。表示エリアの形状が縦長でＭ：Ｎ＝４：３の場合、従来技術での駆動回路全体の規模は（４７／２）Ｍとなり、本実施形態での駆動回路全体の規模は（２１／２）Ｍとなる。すなわち、従来技術は本実施形態に比べ２．２倍強回路規模が大きい。また、表示エリアの形状が横長でＭ：Ｎ＝３：４の場合、従来技術での駆動回路全体の規模は４１Ｍとなり、本実施形態での駆動回路全体の規模は（４９／３）Ｍとなる。すなわち、従来技術は本実施形態に比べ２．５倍強回路規模が大きい。このように、第一実施形態よりも回路構成が複雑で回路規模が大きい本実施形態では、駆動回路全体の規模縮小の効果がより顕著である。

また、回路が複雑なために、信号線駆動回路の長さは第一実施形態よりも長くなる。従来技術と本実施形態とでは、更に数倍の長さの差が生じる。このことから、本実施形態を用いることによって、信号線駆動回路の長さを低減でき、額縁を小さくする効果が大きいことが分かる。

図３は、本発明に係る表示装置の第三実施形態を示す平面図である。以下、この図面に基づき説明する。

本実施形態では、外部ＩＣからのデータのバス幅を広げ、パラレルにデータを処理することにより、インタフェース部の消費電力を低減する構成を適用している。この構成は特許文献１に記載されている。すなわち、本実施形態では、支持基板１上に、マトリクス状に画素が設けられた表示エリア４と、走査線を駆動する走査線駆動回路２と、外部とのバス幅を広げパラレルにデータ処理する信号線駆動回路（後述）が設けられている。表示エリア４内の画素は、複数のドットから成る。各ドットは、ある一色のカラーフィルタに対応している。ドットは、横長状、すなわち、走査線に沿う方向に延びた形状である。すなわち、各ドットは信号線駆動回路の長手方向と平行に延びるような形状である。

本実施形態では、表示装置の外部にコントローラＩＣ（図示せず）を有する。コントローラＩＣは、コントローラ、メモリ、出力バッファを含み、支持基板１と接続される。支持基板１は、レベルシフタ／タイミングバッファ１０、走査線駆動回路２、レベルシフタ１２、ラッチ回路１１、ＤＡＣ回路７、セレクタ回路８及び表示エリア４を内蔵しており、コントローラＩＣに接続される。レベルシフタ回路１２、ラッチ回路１１、ＤＡＣ回路７、セレクタ回路８はこの順に並び、セレクタ回路８が表示エリア４の列側に接続されている。信号線駆動回路は、レベルシフタ回路１２、ラッチ回路１１、ＤＡＣ回路７及びセレクタ回路８から構成される。

本実施形態でも、第二実施形態と同様に、回路構成が複雑なため、駆動回路全体の規模縮減の効果が得られる。また、信号線駆動回路の長さの縮減が実現されるので、額縁が小さくなる。

図４は、本発明に係る表示装置の第四実施形態を示す平面図である。図５は、図４における信号線駆動回路の一例を示す平面図である。図６は、従来の表示装置（以下、「比較例２」という。）を示す平面図である。以下、これらの図面に基づき説明する。

本実施形態では、第一乃至第三実施形態より更に回路が複雑となっている。第一乃至第三実施形態と最も大きく異なる点は、フレームメモリが支持基板上に集積されている点である。すなわち、第四実施形態では、支持基板１上に、マトリクス状に画素が設けられた表示エリア４と、走査線を駆動する走査線駆動回路２と、信号線駆動回路３と、フレームメモリ１９と、コントローラ１３とが設けられている。表示エリア４内の画素は、複数のドットから成る。各ドットは、ある一色のカラーフィルタに対応している。ドットは、横長状、すなわち、走査線に沿う方向に延びた形状である。すなわち、各ドットは信号線駆動回路３の長手方向と平行に延びるような形状である。

信号線駆動回路３及びフレームメモリ１９の回路部分は、より具体的には、例えば図５に示すように、セレクタ７、ＤＡＣ８、出力レジスタ１４、行デコーダ１５、列デコーダ１６、センスアンプ付きメモリセルアレイ１８及び入力レジスタ１７から成る。この回路の詳細構成は、図５の構成に限られるわけではなく、表示装置の構成によって種々の構成が可能である。

また、比較例２として、図５と同様の回路構成を用い、縦ストライプ状のカラーフィルタを用いた例を図６に示す。図５及び図６を比較すると分かるように、比較例２では、信号線側の回路のレイアウト面積は、表示エリアとほぼ同じとなっている。一方、本実施形態によれば、回路のレイアウト面積が激減していることが分かる。このように、本実施形態は、回路規模が大きくなるほど、特にその効果が顕著となる。

本実施形態の効果を確認すると、フレームメモリの行デコーダ及びセンスアンプで、効果が特に顕著である。行デコーダは、フレームメモリの１行ずつに設けられる回路である。フレームメモリの１行と信号線の１行とが対応する場合、比較例２では極めて狭いピッチの領域に、回路をレイアウトする必要がある。センスアンプも同様に１行ずつに設けられる。センスアンプの構成は、例えば図２０に示したとおりであり、１行毎にビット線対を設け、その間にセンスアンプ回路を設ける。また、センスアンプ回路への電力供給のために、通常、図２０のように上下二本の配線が設けられる。このセンスアンプ回路を例に取り、本実施形態の効果を数値的に確認する。

まず、図７のようなセンスアンプ回路部の本実施形態による回路レイアウトを考える。この図は、二つの縦方向の配線２０（１ビットライン対）に挟まれた回路部２２（センスアンプ部）を示している。この回路は、二つの横方向の配線２1（電源配線）にも挟まれている。このレイアウトエリア全体は、横Ｒ１かつ縦Ｃ１のサイズである。この回路レイアウトと隣り合う他の回路とレイアウト上、干渉しないためには、二つの縦方向又は横方向の配線は、設計ルールに定められた所定のサイズで設計される。ここでは、配線の幅をｌ、配線や配線と回路間のスペースをｓとして示した。

このようは配線（ライン）とスペースの関係を定めると、回路部２２のサイズは、横方向がｘ１、縦方向がｙ１となる。図７から、

Ｒ１＝ｘ１＋３ｓ＋２ｌ ・・・(3)

Ｃ１＝ｙ１＋３ｓ＋２ｌ ・・・(4)
が成立する。

すなわち、一つの回路エリアの横又は縦方向には、回路部の幅以外に三つ分のスペース幅と、二つ分の配線幅が必要である。以下の計算を簡単にするために、ここで、

ｃ・Ｒ１＝３ｓ＋２ｌ ・・・(5)
とおく。

さて、設計された回路部２２の横方向と縦方向が比で表されるとし、横方向に対する縦方向の比をｂとすると、

ｙ１＝ｂ・ｘ１ ・・・(6)
となる。この関係を用いて、レイアウトエリア全体の面積（Ｒ１・Ｃ１）をＲ１，ｃ，ｂで表すと、

Ｒ１・Ｃ１＝｛ｃ＋ｂ（１−ｃ）｝・Ｒ１2 ・・・(7)
と表される。

一方、センスアンプ回路部の比較例２によるレイアウトを図８に示す。この図は、図７と同様であるが、レイアウトエリア全体が、横Ｒ２かつ縦Ｃ２のサイズである。また、回路部２２’のサイズは、横方向がｘ２、縦方向がｙ２となっている。

ここで、カラーフィルタの色数をｋとする。比較例２ではカラーフィルタを縦ストライプ状に全色を並べた構造であり、本実施形態ではカラーフィルタを横ストライプ状に全色を並べた構造であると仮定する。すると、各々のレイアウトエリアの横幅Ｒ２とＲ１の間には、次の関係が成立する。

Ｒ１＝ｋ・Ｒ２ ・・・(8)

すなわち、比較例２に比べて、本実施形態では、レイアウトエリアの横方向のサイズがｋ倍となる。Ｒ２とｘ２、Ｃ２とｙ２の間でも、式(3)、式(4)と同様の関係が成立し、回路部の幅以外に三つ分のスペース幅と、二つ分の配線幅が必要である。

ここで、ｘ２をＲ１とｃとｋで表すと、以下のようになる。

ｘ２＝Ｒ２−（３ｓ＋２ｌ）＝Ｒ１／ｋ−ｃ・Ｒ１＝Ｒ１・（１−ｃ・ｋ）／ｋ ・・・(9)

一方、回路部の面積は、本発明と従来技術で等しいはずなので、

ｘ１・ｙ１＝ｘ２・ｙ２ ・・・(10)
が成立する。

この式と、式(3)、式(5)、式(6)、式(9)により、ｙ２をＲ１とｂとｃとｋで表すことが可能である。

ｙ２＝（ｘ１・ｙ１）／ｘ２＝（ｂ・ｘ１2・ｋ）／｛Ｒ１・（１−ｃ・ｋ）｝＝｛ｂ・（１−ｃ）2・ｋ・Ｒ１｝／（１−ｃ・ｋ） ・・・(11)

式(8)と式(11)を用いると、比較例２でのレイアウト全体の面積（Ｒ２・Ｃ２）をＲ１，ｂ，ｃ，ｋで表すことができる。

Ｒ２・Ｃ２＝（ｘ２＋３ｓ＋２ｌ）・（ｙ２＋３ｓ＋２ｌ）＝（Ｒ１／ｋ）・（ｙ２＋ｃ・Ｒ２）＝（Ｒ１／ｋ）・［｛ｂ・（１−ｃ）2・ｋ｝／（１−ｃ・ｋ）＋ｃ］・Ｒ１＝［（ｃ／ｋ）＋｛ｂ・（１−ｃ）2｝／（１−ｃ・ｋ）］・Ｒ１2 ・・・(12)

これらの結果から、式(7)と式(12)を比較することで、本実施形態と比較例２とでのレイアウト全体の面積を比較することができる。本実施形態のレイアウト面積の方が小さい条件は、

Ｒ２・Ｃ２ ＞ Ｒ１・Ｃ１ ・・・(13)
の関係が成立する場合である。

この式に、式(7)と式(12)を代入し、整理すると、以下の関係が得られる。

（ｋ−１）｛（ｂ＋ｃ）・ｋ−１｝ ＞ ０ ・・・(14)

上記の式(14)が成立する条件は、

ｋ＞１ ・・・(15)
と、

ｂ＋ｃ ＞ １／ｋ ・・・(16)
とが、同時に成立することである。

式(15)は、色が単色でなく複数の色から成る条件を示す。また、式(16)は、本発明のレイアウトの回路部の横と縦の比ｂと、レイアウト全体の横ピッチＲ１に占める配線とスペースとの割合ｃとの和ｂ＋ｃが、色数ｋの逆数よりも大きい条件を示す。回路の規模が極めて小さい場合には、回路部の横と縦の比ｂを極端に小さくすることが可能である。

しかし、本実施形態のように回路構成が複雑となると、横と縦の比を小さくするには限界がある。例えば、色数ｋが３の場合には、ｂが１／３以上であれば常に式(16)が成立する。また、ｂ＝０．３であっても、ｃ＞１／３０であれば式(16)が成立する。例えば、配線幅ｌが８μｍ、スペースｓが６μｍの条件では、横ピッチＲ１が１０２０μｍ以下であれば式(16)が満たされる。このように設計とプロセス条件によって、本実施形態の効果が得られることが分かる。通常の設計では、回路部の縦横の比ｂが１／２を切ることは稀であり、常に本実施形態の効果が得られることが分かる。

また、ここで求めた関係は、メモリセルにも適用できる。すなわち、メモリセル部は、ビット線対に囲まれ、かつ、ワード線と容量のコモン電極に挟まれている。この結果、メモリセルも式(16)を満たす場合に、本実施形態によりレイアウト面積を縮小することが可能である。メモリセルは複数のワード線に対応して縦方向に並べられるため、一つのメモリセル部のレイアウト面積が縮小すると、メモリセルアレイ全体のレイアウト面積は大きく減少する。

このように、回路構成が複雑となると、式(2)を満たさないような極端な縦長の表示エリアの場合であっても、式(16)に見るように回路部分のレイアウトの規模縮小の効果が得られる。ここでは、フレームメモリを例に採ったが、他の回路でも同様の効果が得られることは明白である。また、上記の検討と異なり、例えば、縦方向の一つの配線と横方向の一つの配線とに囲まれた回路に対しても同様の式が得られる。

すなわち、配線とスペースの占める幅の横方向ピッチＲ１に対する比ｄを、

ｄ・Ｒ１＝２ｓ＋ｌ ・・・(17)
とすると、式(15)と次の関係とが成立するときに、本実施形態の効果が得られる。

ｂ＋ｄ ＞ １／ｋ ・・・(18)
この式(18)からも、ある程度以上、回路が複雑となると、本実施形態の効果が常に得られることが分かる。

以上、第一乃至第四実施形態の効果として、回路面積の低減、回路長さ減少による額縁の低減、開発時間短縮による低コスト化、短ＬＴ化、信頼性の向上、面取り数の増大による低コスト化、額縁減少による軽量化、等を述べた。ここに述べられていない他の効果の一例を、図を参照して説明する。

図９は、従来技術による回路のレイアウト設計を示す一例である。また、図１０は、本発明による同じ回路のレイアウト設計を示す一例である。これらの図では、半導体層２５，２５’、第二の配線２３，２３’、第三の配線２４’等が示されている。図が煩雑となるのを防ぐために、第一の配線は図示していない。また、第二の配線の一部も図示していない。

図９では、二本の第二の配線２３’に囲まれた領域に、半導体層２５’等から成る回路がレイアウトされている。二本の第二の配線２３’間が狭いために、半導体層２５’は複数に分割されている。また、第三の配線２４’を使用して配線の引き回しがなされている。

一方、図１０では、同じ回路のレイアウトにおいて半導体層２５の分割数は、図９より少なくなっている。また、第二の配線２３が占める面積も減少している。更に、第三の配線は使用されていない。このように、本発明によれば、同じ回路をレイアウトする場合に、回路面積が縮小できるだけでなく、新たな配線を使用することなく、レイアウトが可能である。使用する配線数が少ないことは、設計及びプロセスにおける大幅な低コスト化を意味している。

このように、本発明によれば、新たな配線層を使用することなく回路のレイアウトが可能で、大幅な低コスト化が可能である。更に、特筆すべき点は、図９はレイアウト設計の熟練者が手作業でレイアウトした結果であり、一方、図１０は回路の接続関係を記載した回路図網（ネットリスト）から自動レイアウト設計を行った結果である点である。配線層が少ないことに加えて、レイアウトの自由度が増すために、本発明の構成では、自動設計によっても、回路面積の小さな効率的なレイアウト設計が可能となっている。このため、熟練者が他の回路部分に集中することができる。このように設計の省力化の点からも極めて大きな効果がある。

更に、本発明の他の効果として、回路規模が縮小することによって、回路内の寄生容量や配線による抵抗が減少することが挙げられる。これらが減少すると、回路内のデータやクロックの伝送や回路への電圧の供給の負荷が大きく減少する。その結果、データやクロックに必要なバッファのサイズを低減できる。また、電圧を供給する電源回路に要求される性能が抑えられる。これらの結果、更に回路規模が低減する。また、同時に、低消費電力化が果たされる。

従来、特に、回路規模が大きい場合、配線間のクロス部のクロス容量の影響が大きく、データ遅延、クロック波形のなまり・乱れを生じていた。このクロス容量の影響を減らすには、プロセスを変更しクロス容量を形成する部分の絶縁膜の膜厚を増したり、プロセスルールを細かくすることで容量を減らしたり、信号の遅延・なまり・乱れに対応するための専用回路や大きなバッファを用意する必要があった。本発明では、このようなプロセスの大掛かりな変更が必要でない。また、専用回路や大きなバッファの使用が最低限ですむ。このように、プロセス・設計の両面から大きなインパクトがある。

本発明では、フレームメモリ内へのデータの収納方法、すなわち、メモリに書き込まれるデータの配列方法を工夫する事で、更なる効果が得られる。図２１は、この手法の概念を示す図である。図２１では、表示エリア４と共にフレームメモリ１９が同一基板上に形成されている。入力されるイメージデータ３３は、データ変換回路３１でデータの形式（例えば、並び順）を変換され、表示エリア４に供給される。

このようにデータを収納すると、フレームメモリからデータを読み出し、表示エリアで表示する際、消費電力を低減することが出来る。すなわち、データ読み出し時に、表示部の画素の配列に合わせデータを並び替える必要がないため、消費電力が小さくて済む。フレームメモリを内蔵しない方式では、通常、ICチップから読み出されたデータを、表示エリアで表示する際に、画素の配列に合わせて並びかえる必要があり、消費電力が増大していた。

このようなデータ変換は、図２１の構成のみならず、様々な構成実現できる。例えば、入力されるイメージデータ３３は、シリアルデータであっても、パラレルデータであっても良い。

本発明の実施例として、フレームメモリを内蔵した対角１．１インチのカラー液晶ディスプレイの設計・作製例を示す。画素数は、横１６０画素、縦１２０画素で180ppiの解像度である。図２２は、この実施例で作製した液晶ディスプレイのシステムブロック図を示す図であり、上記説明の図５に該当する図である。この液晶ディスプレイは、支持基板１上に、表示エリア４と共に、数多くの回路が形成されている。具体的には、走査線駆動回路２、信号線駆動回路３、圧縮回路２９、展開回路３０、コントローラ１３、出力レジスタ１７、フレームメモリ１９、信号処理回路３２である。尚、図２２では、圧縮回路２９は、信号処理回路３２の中に含まれている。フレームメモリを内蔵するに当たって、表示エリア４の横幅とフレームメモリ１９の横幅は、ほぼ等しいことが好ましい。更に、フレームメモリ１９内のメモリセルの配列が表示エリア４内の画素の配列に対応し、フレームメモリ中の１列を選択するだけで表示エリアの一つの走査線につながる全ての画素に書き込むためのデータがめもりから読み出されることが好ましい。すなわち、このような構成とし、図２１で示したようなデータ変換を行うことにより、データ読み出し時の消費電力を低減することが出来る。

本発明の配置の有効性を検討するために、本発明の横ストライプ方向に配列した画素構成と、比較例として縦ストライプ方向に配列した画素構成を次に示す。ここでは、フレームメモリ１９は、各色画素あたり４ビットのメモリ容量を有すると仮定する。図２３は、比較例である縦ストライプ方向に配列した画素構成での表示装置内のメモリセルと画素の配列を示す図である。図２４は、本発明の横ストライプ方向に配列した画素構成での表示装置内のメモリセルと画素の配列を示す図である。図２３の縦ストライプ構成のフレームメモリ１９では、１ワードライン当たり１６０ｘ１２のメモリセルが接続されたワードラインが１２０本存在する。また、縦ストライプ構成の表示エリア４は、１６０ｘRGB本のデータ線と１２０本の走査線からなる。一方、図２４の横ストライプ構成のフレームメモリ１９では、１ワードライン当たり１４０x４のメモリセルが接続されたワードラインが１２０ｘ３本＝３６０本存在する。また、横ストライプ構成の表示エリア４は、１６０本のデータ線と１２０ｘRGB本の走査線からなる。

図２３の縦ストライプ構成では、各色４ビットで計１２ビット、すなわち、１２個のメモリセルを、画素ピッチ３４の中に入れる必要がある。一方、図２４の横ストライプ構成では、画素ピッチ３４の中に４ビット、すなわち、４個のメモリセルを入れる必要がある。この条件で、フレームメモリ１９の幅と、表示エリア４の幅が同等になるように設計した場合の、画素ピッチとメモリセル幅の関係を図２５に示す。図２５では、縦ストライプ構成と横ストライプ構成の各々を示した。また、この見積に用いたデザインルールから制限される最小のメモリセル幅（ここでは、１４μｍ）を点線で示した。ここで想定している１８０ｐｐｉの解像度を実現するには、画素ピッチは１４１μｍ程度とする必要がある。図２５から分かるように、縦ストライプ構成では、画素ピッチ１４１μｍの条件では、メモリセル幅が１０μｍ弱となる。すなわち、想定しているデザインルールでは、１８０ｐｐｉの解像度で縦ストライプ構成の設計が出来ないことがわかる。縦ストライプ構成で１８０ｐｐｉの解像度の設計をするには、デザインルールが例えば、想定の半分程度である必要がある。一方、横ストライプ構成では、画素ピッチ１４１μｍの条件で、メモリセル幅は３０μｍ弱であり、想定しているデザインルールで十分に設計できることが分かる。

このように、本発明の構成とすることにより、デザインルールを変えることなく、設計が可能となる。しかも、その設計は設計の限界から十分に遠いため、非常に容易である。また、本発明によれば、図２５で想定しているデザインルールで３６０ｐｐｉという解像度も設計可能である。このように、特に高解像度の表示装置において、本発明は大きな効果を発揮する。

次に、メモリ回路の動作の観点から、図２３の構成と図２４の構成を比較する。まず、メモリセルのビットライン対に囲まれたメモリ回路に対し、正常な動作のために要求される仕様をまとめる。メモリ容量Ｃｓと供給電圧Ｖｄｄに対し、ビットライン対間の読み出し電圧差ΔＶとすると、以下の式を満たす事が要求される。

｜ΔV｜＞Ｓ (20)

ここで、Ｃｂはビットラインの寄生容量である。また、Ｓはメモリ回路内のセンスアンプの感度である。式（１）において供給電圧Ｖｄｄを一定値とすると、ビットラインからの読み出し電圧差ΔＶは、メモリセルのメモリ容量Ｃｓとビットラインの寄生容量Ｃｂの大小関係に依存する。ビットラインの寄生容量Ｃｂは、メモリ回路の高さが高くなり各ビットラインの長さが長くなると増大する。増大した寄生容量Ｃｂを補って読み出し電圧差ΔＶをある値以上に確保する（式（２）を満足する）ためには、メモリ容量Ｃｓを増大する必要がある。しかし、メモリ容量Ｃｓを増大するとメモリ回路の高さが高くなり、更にビットラインの寄生容量が増大する。図２３と図２４の構成でメモリ回路を設計した場合、式（１）と式（２）で制限される回路動作条件から決定されるメモリ回路の高さを計算した結果を図２６に示す。図２６は、横軸を画素ピッチ[μｍ]とし、縦軸をメモリ回路の高さ[ｍｍ]として、縦ストライプ・横ストライプの双方をプロットしている。ここで想定している設計ルールでは、画素ピッチが十分に大きい領域では、縦ストライプの方がメモリ回路の高さを減らすことが出来る条件が存在する。一方、画素ピッチが狭くなってくると、横ストライプの方がメモリ回路の高さを減らすことが出来るようになる。この理由は、画素ピッチが狭くなると縦ストライプではメモリセルの容量の形状がより細長い形になり、その結果、寄生容量Ｃｂが増大するためである。寄生容量Ｃｂが増大するとセル容量Ｃｓを増大する必要が生じ、更に寄生容量Ｃｂが増大する。この結果、画素ピッチがある程度以上狭くなると、回路動作が出来なくなってしまう条件が発生する。それは、例えば、ここで前提としている１８０ｐｐｉ（画素ピッチ１４１μｍ）の条件であり、縦ストライプでは回路が設計できていない。

このように、あるデザインルールの条件の下では、図２５に示す表示エリア４とフレームメモリ１９の幅をほぼ等しくするという制限、もしくは、図２６に示す回路が正常に動作するかどうかという制限、のどちらの制限からも、本発明が有効であることが分かる。

本発明の図２２、図２４の構成を実現するには、図２１に示したデータ変換が重要である。この実施例に付随するデータ変換の詳細をここに述べる。従来の表示装置では、入力された映像データをフレームメモリに書き込む時、１クロックで１画素分の映像データ、例えば１画素のＲ，Ｇ，Ｂ ３ドット分のデータが書き込まれる。一方、本発明の構成を実現するには、従来の縦ストライプに対応したデータから横ストライプに対応して配列したデータに変更する必要がある。これを単純に実現すると、表示エリアの画素の配列とフレームメモリのデータ配列は対応しているため、フレームメモリへの映像データの書込みはＲ，Ｇ，Ｂに接続された３ワードラインにアクセスする必要があるため、従来の３倍の周波数のクロックを３クロック利用する必要がある。３倍の周波数を使用することは、フレームメモリに要求される動作速度が３倍以上になることを意味する。これを避けるために、本実施例では、パイプライン型に処理する信号処理回路を設計し、表示装置内に内蔵している。図２７にパイプライン型信号処理回路の（ａ）ブロック図と（ｂ）タイミングチャートを示す。この回路は、圧縮回路２９を内包し、入力画像データを圧縮回路２９で圧縮し、圧縮データをレジスタ２７とマルチプレクサ２８を介し、メモリ書き込み用データを生成する。４クロックで入力される各色６ビットの４画素分のデータ（６ビットで１２ドット分のデータ）を、圧縮回路２９で各色４ビットの４画素分のデータに変換する。圧縮された４画素分のデータは、一時的にレジスタ２７で保持される。さらに、マルチプレクサ２８において、メモリへの書き込み順にあわせて、データの選択順を変更してメモリ書き込み用データとする。メモリ書き込み用データは、色毎に４ビット・４画素分のデータを書き込むようになっており、図では、Ｒ，Ｇ，Ｂの順で書き込む。この結果、４画素分のデータは３クロックでメモリに書き込まれる。この構成によって、メモリ書き込み時に映像データを、表示エリアに対応した順に並び替えることによって、メモリからのデータ読み出し時には選択線毎に一度にデータを読み出すことができ、メモリへのアクセス回数が減り、消費電力が低減できる。

上記の実施例で用いた圧縮・伸張の方法は、１画素分の映像情報を、その１画素内のデータのみを使用して圧縮・伸張するものであった。この手法は、１画素毎に圧縮・伸張するため、メモリにランダムに読み書きするランダムアクセスが容易に出来る。また、圧縮・伸張の回路規模が非常に小さく、且つ、フレームメモリの容量が減少したビット数分減るため、圧縮・伸張の回路並びにメモリ部が占める面積が非常に小さくなる。一方、圧縮・伸張において画質をより向上するには、画素間の相関を利用する圧縮・伸張方法が考えられる。例えば、４画素ごとのデータの画素間の相関除去処理を行った後、量子化する方法がある。この方法では、４画素毎に圧縮・伸張される。画質が向上すると共に、画像データが連続して伝送され伝送路の容量が削減される。但し、画素間の相関情報に基づくフラグに相当する数ビット分の新たなデータを４画素毎に保存・読み出しする必要が生じる（１画素毎の量子化では生じない新たなデータであるため、その分は必要なメモリ容量は若干増加する）。このような圧縮・伸張の手法も、上記のデータ変換回路等と同時に使用することが出来るため、本発明で好適に利用される。このような構成を実現できる構成の一例を図２９に示す。この構成では、ブロック符号化とその復号化ならびにビットプレーン圧縮とその伸張が行われる。４画素分の元画像データ（図で、I(x)、I(X+1)、I(X+２)、I(X+３)で示した各々６ビットのデータ）をブロック符号化により、各４ビットの画素データと３ビット分のフラグに変換する。変換された各４ビットの画素データは、ビットプレーン圧縮部で各３ビットの画素データに変更される。各３ビットの画素データと、フラグの３ビットが、フレームメモリ１９に保存される。展開回路３０では、各３ビットの画素データがビットプレーン伸張部で各４ビットの画像データとされ、この各４ビットの画素データとフラグの３ビットデータをブロック復号化することで、各６ビットの画素データ（図で、O(x)、O(X+1)、O(X+２)、O(X+３)で示した各々６ビットのデータ）を得る。このデータが表示部４で表示される。

上記までに言明していないが、表示エリアのドットの横ピッチと、回路部の１単位の横ピッチは同じであってもよいし、異なっていてもよい。例えば、回路を複数に分割して配置した場合にも、本発明は有効である。このような構成の例を、本発明の第五実施形態として説明する。

図１１は、本発明の第五実施形態における信号線側回路における回路レイアウトの第一例を示す平面図である。本実施形態の第一例では、フレームメモリ部が二つに分割されている。その結果、二つの列デコーダ１６ａを支持基板１ａ上で左右に分割した場合の中央部分に配置する構成が示されている。列デコーダ１６ａは、中央に配置しなくても、各々のメモリセルアレイ１８ａの右又は左に固定して配置してもよい。また、ともに額縁側に配置してもよい。図１１では、入力レジスタ１４ａ、行デコーダ１５ａ、出力レジスタ１７ａ、ＤＡＣ７ａ、セレクタ８ａも左右に分割されている。この構成で、フレームメモリ部とＤＡＣ部のピッチが異なっており、また、ＤＡＣ部と表示エリアのピッチが異なっている。そのため、ピッチを変換するピッチ変換部２６ａが各回路ブロック間に作られている。本実施形態においても、本発明の回路規模を縮小する効果、額縁を低減する効果等があることは明白である。

また、図１２に図１１と異なるレイアウトを使用した第二例を示す。この図では、ＤＡＣ７ｂとセレクタ８ｂは分割されていない。その結果、セレクタ８ｂと表示エリア４ｂと間のピッチ変換部が不要となっている。この構成で、ＤＡＣ部と表示エリアのピッチは必ずしも同じである必要はなく、ＤＡＣ７ｂ及びセレクタ８ｂの回路レイアウト内部で、自然とピッチを変換する構成とすることでＤＡＣ部と表示エリアのピッチが異なっていても対応可能である。

更に、図１３に図１１及び図１２と異なるレイアウトを使用した第三例を示す。この図では、ＤＡＣ部も入力レジスタ１４ｃも分割されておらず、フレームメモリ部のみが分割されている。更に、ピッチ変換部が存在しない。このレイアウトでは、ピッチの異なる回路ブロック間は、各回路内で自然とピッチを変える構成とすることでピッチ変換部を無くしている。このように、ピッチ変換部が存在しないと、図１１及び図１２に比べ、更に額縁を低減することが可能である。

本発明の他の実施形態では、ＣＰＵバスに接続する場合に必要な回路が全て支持基板上に内蔵されている。それらの回路は、全てのタイミングコントローラ、シリアルインタフェース回路、電源回路、電源回路用の容量及び抵抗、クロック生成回路等である。シリアルインタフェースとしては、ＣＰＵバスとの仕様によって種々のものが利用できる。例えば、ＳＰＩ（シリアル・ペリフェラル・インタフェース）、Ｉ２Ｃ（インター・インテグレイティッド・サーキット）、ＵＡＲＴ（ユニバーサル・エイシンクロナス・レシーバー／トランスミッター）等である。

通常の構成では、このシリアルインタフェースにマスタ機能は必要でなくスレーブ機能のみが必要である。一方、クロック生成回路は、仕様用途により異なるいくつかの構成がとられる。全てのクロックをシリアルインタフェースから受け取ったクロックに同期する場合、シリアルインタフェースで得られたクロックを分周・逓倍又は位相シフトする機能が設けられる。この場合、シリアルインタフェースが、クロックとデータの双方を通信している場合、通信により得られたクロックを、そのまま利用することができる。

一方、シリアルインタフェースがデータのみで通信する構成の場合、データからクロックを再現するクロック・リカバリ回路を設け、再現されたクロックを利用する。更に、シリアルインタフェースのクロックと表示等に使用するクロックが同期しない場合は、新たなクロック生成回路を内蔵する必要がある。このような構成は、例えば、フレームメモリの書き込みまでをシリアルインタフェースに同期したクロックで行い、フレームメモリからの読み出し以降表示まではシリアルインタフェースのクロックに同期しないクロックで行うような場合に使用される。

更に、必要に応じて、検査回路が内蔵される。例えば、メモリ検査回路によってフレームメモリ１９の１ワードライン分を一度に検査したり、表示エリア検査回路によって表示エリア４の１走査線分を一度に検査したりする場合に、検査回路を回路規模が大きい側に設置することが考えられる。同様に、フレームメモリ１９の１データラインの検査や表示エリア４の１信号線の検査も可能である。検査回路の配置は、他の大規模回路が存在する側の辺に設置する場合と、回路規模のバランスを取るために、小規模な回路が存在する側の辺に設置する場合が考えられる。

図３０に、検査回路を内蔵した構成の一例を示す。なお、この構成では、上述のシリアルインタフェースも内蔵している。この検査回路では、シリアル入力された検査データ自体もしくは、内蔵のパターン発生回路４３で生成した検査パターンと比較する事によって、検査を実施することが可能である。メモリの出力を検査する場合、検査回路４０からの出力は、そのまま出力制御４２から外部に出力されるか、パターン圧縮回路４４でパターン化された後に出力される。このようにして、メモリの検査を実施することができる。図のように、表示部４以外の回路規模が非常に大きく、本発明が好適に適用できることがわかる。

尚、上記までの説明では、表示エリア４を駆動するための駆動回路を表示エリアの片側、たとえば、左右方向の左側のみ、上下方向の下側のみに配置した例を示した。この駆動回路は、必要に応じて、表示エリア４の周囲の全ての辺に配置することができる。たとえば、走査線駆動回路を表示エリア４の左右両側に配置することが可能である。この時、表示エリア４内の走査線は、左右方向でつながっており左右の駆動回路をつないでいてもいいし、表示エリア４内部で走査線が分断され右もしくは左を別々に操作できるようになっていてもよい。さらには、駆動回路は、双方向走査、たとえば、右側もしくは左側のどちらかでも走査を開始できるようになっていてもよい。この双方向走査を用いることで、応用に応じて表示装置で表示される絵の上下関係を変更することができる。

また、動画表示性能を向上するために、映像の表示周波数を上げたり（たとえば、９０Hzや１２０Hzにする）、映像書き込み後黒表示を入れることでホールド型表示の尾引きを改善したりする場合にも、本発明が好適に使用できる。この場合、データ変換を表示装置上で行うか外部で行うかによらず、本発明を適用する事で額縁を狭くする効果等が得られる。

更には、立体画像を表示したり、立体画像と通常画像を切り替えて表示したりする立体画像対応の表示装置でも、本発明が好適に使用できる。特に、表示装置上で立体画像表示等に必要なデータ変換を行う場合、回路規模の低減に非常に有効である。

さて、カラーフィルタを用いる場合の表示物質としては、液晶を代表物質として種々のものが利用できる。例えば、電気泳動方式の材料の例として、マイクロカプセル内に白と黒の微粒子、例えば、酸化チタンとカーボンブラックを封入したマイクロカプセル型電気泳動物質が使用できる。同様の粒子等を用いた粉体による表示方式（トナー型ディスプレイを呼ばれることもある）も利用可能である。これらの二値表示を基本とする材料と、カラーフィルタの組合せにより良好なカラー表示が得られる。一方、白色の有機ＥＬ物質とカラーフィルタを組み合わせることによってもカラー表示が得られる。この構成では、速い応答速度が得られ、また、各色の有機ＥＬ物質を用いるより容易に形成できるとともに効率が高い。

回路を構成する半導体は種々のものが利用できる。例えば、アモルファスシリコン、高温ポリシリコン、低温ポリシリコン、又は、単結晶シリコンが利用可能である。このような材料により、例えばトランジスタを構成することにより回路を形成する。更に、有機物質による有機トランジスタも使用可能である。また、酸化物半導体、例えば、アモルファス酸化物半導体の代表である透明酸化物半導体によるトランジスタも利用できる。

有機トランジスタは、有機材料を使用し、種々の微細加工技術が使用できることに特徴がある。すなわち、マスク蒸着に加え、転写やインクジェットプリントやナノインプリント技術等のプリント技術による成形、融着技術等でパターン形成が可能である。材料は典型的なｐ型半導体として利用されるペンタセンが有名である。このペンタセンも本質的にｐ型半導体としてしか動作しないわけではなく、電極構成と周辺の雰囲気とを調整することでｎ型半導体として使用できるＡｍｂｉｐｏｌａｒ材料（同時二極性材料：電子とホールに対して対称な特性を示す材料）であることも有機半導体を使用する場合の特徴である。ペンタセン以外に、ポリオチオフェンやフラーレン（Ｃ60）、フラーレン誘導体であるＣ60ＭＣ12（C60-fusedpyrrolidine-meta-C12 phenyl）やＰＣＢＭ（6,6-Phentl-C61-Butyl acid-Methylester）、全フッ素化フタロシアニンや全フッ素化ペンタセン等種々の材料が使用できる。

また、フルオロレン誘導体等の液晶性有機半導体を用いると分子配向を利用することができ、配向した方向にチャネルを形成することでより高移動度の有機トランジスタを形成できる。一方、透明酸化物半導体は、キャリア密度の調整が容易であり、また、常温での膜形成が可能であり、可視光領域で透明という特徴を有する。常温で形成可能なため、プラスティック基板等の柔軟な基板にトランジスタを形成できる。

透明酸化物半導体としては、ＺｎＯ（酸化亜鉛）、Ｚｎ−Ｓｎ−Ｏ（亜鉛錫酸化物）、Ｉｎ−Ｚｎ−Ｏ（ＩＺＯ：インジウム亜鉛酸化物）、ＩｎＧａＯ3（ＺｎＯ）5等のＩｎ−Ｇａ−Ｚｎ−Ｏ（ａ−ＩｎＧａＺｎＯ、ａ−ＩＧＺＯ：インジウム亜鉛ガリウム酸素系アモルファス半導体）、ａ−Ｉｎ2Ｏ3Ｓｎ(アモルファスＩＴＯ（インジウム錫酸化物））等が利用できる。ゲート絶縁膜としては、ＳｉＮ（窒化シリコン）やｈｉｇｈｋ材料のＹ2Ｏx(イットリウム酸化物)等が利用できる。

電極には、ＩＴＯが好適に使用可能である。ａ−ＩＧＺＯとＩＴＯは、ほぼ同じプロセスで成膜できる。すなわち、スパッタリングや蒸着法によって形成が可能である。成膜時に金属マスクを使用すること等によって、パターン形成も容易である。この透明酸化物半導体によるトランジスタは、アモルファスシリコンＴＦＴや有機ＴＦＴと比較して、高い移動度が得られ、複雑な回路を構成する場合に有効である。

さらには、半導体としてＣ６０やカーボンナノチューブ、フラーレン等の炭素の一形態を利用する事も可能である。

本発明は、これまで説明に使用した図に示されるＲ，Ｇ，Ｂのカラーフィルタ配列に限定されない。すなわち、逆順のＢ，Ｇ，Ｒという配列や、Ｇ，Ｂ，Ｒのように異なる色から始まる配列でもよい。また、カラーフィルタとして、反射型のカラーフィルタを利用してもよい。この場合、透過型に比べて開口率を大きくすることが可能である。

本発明は、これまで説明に使用したＲ，Ｇ，Ｂの三色によるストライプ配列のカラーフィルタに限定されない。二色以上のストライプ配列が使用される場合に、効果があることは明白である。すなわち、カラーフィルタの色数を４や６等に増して広色純度化した表示装置（しばしば多元色表示装置とも呼ばれる）にも適用可能である。色数を増した場合、それに対応したデータ変換を行うことにより、本発明が適用できる。データ変換は表示装置上の回路を用いても良く、また、ドライバIC等の外部回路を用いても良い。ドライバICを用いる場合、色数を増した専用のドライバICは新たなIC開発が必要であるため、例えば、４原色以上の信号をデータ変換し３原色用ドライバICに入力できるように変換するデータ変換を行うことで、３原色用のドライバICを用いることが出来るようにしてもよい。カラーフィルタの色数を増やした表示装置では、ドットの縦横の比が大きくなるので、本発明の効果が顕著である。また、複数色の光源の時分割点灯と複数色のカラーフィルタを組み合わせた表示装置（例えば、スペクトラムシーケンシャルディスプレイ）にも適用可能である。

更に、本発明のカラーフィルタ配列は、ストライプ配列に限定されない。すなわち、あるドットのカラーフィルタを横長の形状とすることで、本発明の効果が得られる。例えば、一直線上に一定のピッチで途切れ途切れにカラーフィルタが配置されるような形状でも効果が得られる。このように、途切れ途切れに配置されたカラーフィルタ構成では、例えばカラーフィルタを有する部分と有しない部分を１ドットとして扱うことにより、この１ドットでカラーフィルタを有しない部分で表示の輝度を上昇することができる。その結果、特に、高輝度タイプの表示装置、又は、反射型や半透過型等の反射利用での輝度確保が必要な表示装置で、本発明の効果が顕著であるとともに、高性能な表示が実現される。

途切れ途切れの構成でなく、穴が開いた構成でも本発明の効果が得られる。このようなカラーフィルタの配列の例を図１４に示す。図１４［１］は途切れ途切れの構成、図１４［２］は四角い穴が開いた構成、図１４［３］は丸い小さな穴が開いた構成である。このような各種のカラーフィルタに対し、本発明は好適である。また、図１４［１］において、個々のドットが横長の形状であればよく、カラーフィルタ自体は更に細かく分けられ横長の形状でなくてもよい。

更に、他のカラーフィルタ配列としてクレアヴォワイヨント（ＣｌａｉｒＶｏｙａｎｔｅ）社から提唱されているＰｅｎｔｉｌｅ配列に対しても、本発明が適用できる。このＰｅｎｔｉｌｅ配列では、目の特性を利用して、より大きなドットによって、ストライプ配列の画素と見た目上同じ解像度を得ることができる。図１５の［１］に、従来のＰｅｎｔｉｌｅ配列のカラーフィルタの第一例を示す。本発明では、表示部の左右方向に走査線駆動回路が存在する場合に、図１５［１］の配列を図１５［２］のような横長の配列にする。このような配列を採用することによって、本発明の効果が得られることは明白である。また、図１５の［３］に、従来の別のＰｅｎｔｉｌｅ配列のカラーフィルタの第二例を示す。図１５の［４］に図１５［３］に対応する本発明での横長の配列の例を示す。

以上の説明では、走査線駆動回路と信号線駆動回路とが存在するものとしたが、この二つは必須ではない。すなわち、表示部の横方向（左右）に内蔵される回路と、縦方向（上下）に内蔵される回路の回路規模の比と、画素を構成するドットの二次元的な幅と、の関係によって本発明の効果が得られる。そのため、ドットは横長であるとは限らない。例えば、走査線駆動回路とその他の回路とが存在する表示装置において、画素を構成するドットの少なくとも一つの二次元配列での二つの方向での長さが、走査線駆動回路側が短いことによって、本発明は実施可能である。すなわち、走査線駆動回路が表示部の左右方向に配置された場合には、走査線駆動回路より回路規模の大きい回路側のドットの長さが大きくなるようにドットが配置される。すなわち、左右方向のドットの長さが上下方向のドットの長さより大きく設定される。一方、走査線駆動回路が表示部の上下方向に配置された場合には、走査線駆動回路より回路規模の大きい回路側のドットの長さが大きくなるように、上下方向のドットの長さが左右方向のドットの長さより大きく設定される。

なお、以上の説明では、ドットの形状を主に長方形としているが、ドットの形状は長方形である必要はない。複数の色に対応するドットで空間を埋めることが可能であればよい。すなわち、例えば、六角形でもよく、六角形を更に半分に分けた台形や五角形でもよい。

また、各ドットが同じ形状である必要も無いことも明白である。本発明で重要な点は、回路規模の低減に寄与するドットの二次元的なドットの長さがどのように設定されるかという点である。ドットの形状が直方体で無い場合は、二次元的な長さとして、その方向の平均的長さにより本発明が適用される。例えば、走査線駆動回路が表示部の上下方向に配置された場合には、走査線駆動回路より回路規模の大きい回路側のドットの平均的な長さが大きくなるように、上下方向のドットの平均的な長さが左右方向のドットの平均的な長さより大きく設定される。

この二次元的なドットの配列方法自体も、これまでの説明では、正方に配列されることを前提としているが、正方配列に限定されない。ドットのピッチが左右方向と上下方向で異なる直方配列や、並進すると並進方向以外にもドットの位置が変化するような斜方配列でも、本発明が適用可能である。更には、例えば、ペンローズタイルの形状等のドットによって非周期的に空間を埋めても良い。この場合、ピッチとしての長さが定義できない。しかし、前述のように、２次元空間を考え２種類の方向を規定し、その方向での平均的長さを定義することによって、本発明の構成とすることが可能である。但し、この構造では、ふたつの方向の選択方法と表示エリア内に含まれるドットの数によっては、非周期性の結果、二つの方向の平均的長さが等しくなってしまう場合も存在する。

更に、本発明は適応型カラー表示と呼ばれる方式にも適用可能である。この方式では、映像信号を解析して、映像信号の内容や周辺環境の明るさ、もしくは視聴者の好みで設定された条件を考慮し、更に表示装置の独特の特性を加味して、表示エリアに表示する信号を調節する。また、バックライトを使用する表示装置では、そのバックライトの輝度も調節する。この方式では、視聴状況と映像信号に応じて、実際観察される表示を調節するため、表示装置の性能をフルに活かした表示が可能となる。この方式で必要なデータ変換回路や輝度センサ等は、必要に応じて、本発明の構成の一部として配置できる。

次に、本発明の第七実施形態を、図１［１］を使って説明する。本実施形態では、カラーフィルタを用いない。代わりに発光体を用いることで、カラー表示を行う。すなわち、本実施形態では、支持基板１上に、マトリクス状に画素が設けられた表示エリア４と、走査線を駆動する走査線駆動回路２と、信号線を駆動する信号線駆動回路３とが設けられている。表示エリア内の画素は、複数のドットから成る。各ドットは、ある一色の発光体に対応している。ドットは、横長状、すなわち、走査線に沿う方向に延びた形状である。すなわち、各ドットは信号線駆動回路３の長手方向と平行に延びるような形状である。発光体は、例えば、横ストライプ状である。

本実施形態においても、本発明の効果が得られることは明白である。また、上記第二乃至６実施形態においてカラーフィルタを発光体に置き換えることにより、発光体と各実施形態の他の構成とを組み合わせることが可能である。

発光体としては、種々のものが利用可能である。例えば、複数の色の有機ＥＬ物質を用いることができる。有機ＥＬ物質は、電界発光体の一種であり、電界を印加することで発光する。自発光物質であるため、カラーフィルタによる光の吸収がない。また、応答速度が速い。他の電界発光体を利用することも可能である。

また、発光体として、プラズマを生じるガスと蛍光体を利用することでプラズマによるカラー表示も可能である。同様に、発光体として、電子放出源と蛍光体を利用するＦＥＤ（フィールド・エミッション・ディスプレイ、電界放出ディスプレイ）によるカラー表示も可能である。

一方、発光体として応力によって発光する応力発光体を使用することも可能である。更に、これらの発光体を、フォトニック結晶構造に整えることで、発光効率を向上することが可能である。フォトニック結晶構造にすると、通常、発光体内部に閉じ込められてしまい外部に放出してこない光も、外部に取り出すことができる。

本発明の第八実施形態を、図２８を使って説明する。本実施の形態では、表示エリア４が非矩形状となっている。図２８では、表示エリア４がハート型となっている。表示エリア４の周囲に対し、第1方向の駆動回路４８と第2方向の駆動回路４９が設けられている。画素は、この図では、長方形でなく平行四辺形となっており、各辺が前記の第1方向駆動回路４８、第2方向駆動回路４９に対応する。この図では、第2方向駆動回路の回路規模が大きいため、第2方向駆動回路が横たわる方向に対し平行となるように画素が横ストライプ状となっている。この構成により、たてストライプ状とした場合に比べて、第2方向駆動回路４９のレイアウトサイズを減らすことができる。この結果、表示エリア４の形状の相似形に近い形で表示装置の外形を作成することができる。

次に、本発明の第九実施形態について説明する。本実施形態は、本発明の表示装置を使用したニアアイ機器である。ニアアイ機器には、カメラ又はビデオカメラ等のビューファインダー、ヘッドマウントディスプレイ又はヘッドアップディスプレイ、その他の目のすぐ近く（例えば、５ｃｍ以内）で使用される機器が含まれる。本実施形態においては、ニアアイ用途で使用されるために小型かつ軽量であることが要求され、本発明の適用による効果が大きい。なお、本実施形態では、ニアアイ機器に具備された従来の表示装置を本発明の表示装置に置き換えただけであるので、ニアアイ機器についての詳しい説明は省略する。つまり、本実施形態におけるニアアイ機器の構成は、表示装置を除き、周知技術と同じである。

次に、本発明の第十実施形態について説明する。本実施形態は、本発明に係る表示装置を使用した携帯端末である。この携帯端末には、携帯電話、電子手帳、ＰＤＡ（Personal Digital Assistance）、及びウェラブルパソコン等が含まれる。この携帯端末は、常に携帯される用途に使用されるものであり、小型・軽量であることが要求される。このような用途にも本発明の適用の効果が大きい。なお、本実施形態では、携帯端末に具備された従来の表示装置を本発明の表示装置に置き換えただけであるので、携帯端末についての詳しい説明は省略する。つまり、本実施形態における携帯端末の構成は、表示装置を除き、周知技術と同じである。

図１［１］は本発明に係る表示装置の第一実施形態を示す平面図であり、図１［２］は比較例１を示す平面図である。 図２［１］は本発明に係る表示装置の第二実施形態を示す平面図であり、図２［２］は図２［１］における信号線駆動回路の一例を示す平面図である。 本発明に係る表示装置の第三実施形態を示す平面図である。 本発明に係る表示装置の第四実施形態を示す平面図である。 図４における信号線駆動回路の一例を示す平面図である。 比較例２を示す平面図である。 本発明に係る表示装置の第四実施形態における、配線に囲まれた回路部レイアウトの一例を示す平面図である。 比較例２における、配線に囲まれた回路部レイアウトの一例を示す平面図である。 従来技術による回路部レイアウトの一例を示す平面図である。 本発明による回路部レイアウトの一例を示す平面図である。 本発明に係る表示装置の第五実施形態における信号線側回路の回路部レイアウトの第一例を示す平面図である。 本発明に係る表示装置の第五実施形態における信号線側回路の回路部レイアウトの第二例を示す平面図である。 本発明に係る表示装置の第五実施形態における信号線側回路の回路部レイアウトの第三例を示す平面図である。 本発明におけるカラーフィルタの構成の別の例を示す平面図である。 従来のＰｅｎｔｉｌｅ方式のカラーフィルタの第一例［１］と、本発明におけるカラーフィルタの第一例［２］と、従来のＰｅｎｔｉｌｅ方式のカラーフィルタの第二例［３］と、本発明におけるカラーフィルタの第二例［４］と、をそれぞれ示す平面図である。 従来の表示装置における、表示エリア内の各ドット及びカラーフィルタの配置を示す平面図である。 従来の駆動回路一体型液晶表示装置を有するディスプレイシステムを示すブロック図である。 従来のＤＡＣ回路内蔵型液晶表示装置を有するディスプレイシステムを示すブロック図である。 従来のガラス基板上のフレームメモリを示すブロック図である。 従来のセンスアンプ付きのメモリセルアレイの１ビットライン分を示す回路図である。 本発明のフレームメモリ内へのデータ収納方法の一例を示す図である。 本発明の実施例における液晶ディスプレイのシステムブロックを示すブロック図である。 本発明の比較例である画素が縦ストライプの場合の液晶ディスプレイにフレームメモリを形成した場合の、メモリ部と画素アレイの配置を示す図である。 本発明の実施例の画素が横ストライプの場合の液晶ディスプレイにフレームメモリを形成した場合の、メモリ部と画素アレイの配置を示す図である。 本発明の実施例並びに比較例の画素ピッチとメモリセル幅の関係を示す図である。 本発明の実施例並びに比較例の画素ピッチとメモリ回路の高さの関係を示す図である。 本発明の実施例におけるデータ変換の構成を示す（ａ）ブロック図、（ｂ）タイミングチャートである。 本発明に係る第八実施形態における非矩形状表示エリアを有する表示装置を示す図である。 本発明で用いることが可能な、圧縮・伸張の方法の一例を示す図である。 本発明の実施例で検査回路を内蔵した時のブロック図である。

符号の説明

１ 支持基板
２ 走査線駆動回路
３ 信号線駆動回路
４ 表示エリア（表示部）
５ 走査回路
６ レジスタ・ラッチ
７ ＤＡＣ
８ セレクタ
９ ＤＡＣ内蔵信号線駆動回路
１０ レベルシフタ／タイミングバッファ
１１ ラッチ
１２ レベルシフタ
１３ コントローラ
１４ 入力レジスタ
１５ 行デコーダ
１６ 列デコーダ
１７ 出力レジスタ
１８ センスアンプ付きメモリセルアレイ
１９ フレームメモリ
２０ 縦方向の配線
２１ 横方向の配線
２２ 回路部
２３ 第二の配線
２４ 第三の配線
２５ 半導体層
２６ ピッチ変換部
２７ レジスタ
２８ マルチプレクサ
２９ 圧縮回路
３０ 展開回路
３１ データ変換回路
３２ 信号処理回路
３３ イメージデータ
３４ 画素ピッチ
３５ メモリ部の横幅
３６ メモリ部の縦幅
３７ シフトレジスタ
３８ 状態レジスタ
３９ アドレス生成器
４０ 検査回路
４１ 入力制御
４２ 出力制御
４３ パターン発生回路
４４ パターン圧縮回路
４５ マルチプレクサ
４６ デマルチプレクサ
４７ ＳＰＩ制御（シリアル制御）
４８ 第１方向駆動回路
４９ 第２方向駆動回路

Claims (19)

1. 単数又は複数のドットから構成された画素が支持基板上の第一方向及び第二方向にマトリクス状に配列されて成る表示部と、前記支持基板上において前記表示部の前記第一方向の外側に設けられた第一回路と、前記支持基板上において前記表示部の前記第二方向の外側に設けられるとともに、前記第一回路よりも規模が大きい第二回路と、を備えた表示装置において、
   前記ドットの形状は、前記第一方向の長さが前記第二方向の長さよりも長い、ことを特徴とする表示装置。
2. 前記ドットはカラーフィルタを有する、ことを特徴とする請求項１記載の表示装置。
3. 前記カラーフィルタは、前記ドットごとに複数色のいずれかの色が対応する、ことを特徴とする請求項２記載の表示装置。
4. 前記カラーフィルタは、前記第一方向の同じ列の各ドットに同じ色が対応する、ことを特徴とする請求項３記載の表示装置。
5. 前記第二回路は、前記第一方向に回路部、配線部及びスペース部を有する回路要素が、一定の繰り返しピッチで前記第一方向に複数配列されて成り、一つの前記回路要素において、前記繰り返しピッチに占める前記配線部及び前記スペース部の割合をｃとし、前記回路部の前記第一方向の長さの前記第二方向の長さに対する比をｂとし、前記複数色の色数をｋとしたとき、
   ｂ＋ｃ ＞ １／ｋ
   の関係が成り立つ、ことを特徴とする請求項２乃至４のいずれか１項に記載の表示装置。
6. 前記ドットは発光体を有する、ことを特徴とする請求項１記載の表示装置。
7. 前記発光体は、前記ドットごとに複数の発光色のいずれかの色が対応する、ことを特徴とする請求項６記載の表示装置。
8. 前記発光体は、前記第一方向の同じ列の各ドットに同じ色が対応する、ことを特徴とする請求項７記載の表示装置。
9. 前記第二回路は、前記第一方向に回路部、配線部及びスペース部を有する回路要素が、一定の繰り返しピッチで前記第一方向に複数配列されて成り、 一つの前記回路要素において、前記繰り返しピッチに占める前記配線部及び前記スペース部の割合をｃとし、前記回路部の前記第一方向の長さの前記第二方向の長さに対する比をｂとし、前記複数の発光色の色数をｋとしたとき、
   ｂ＋ｃ ＞ １／ｋ
   の関係が成り立つ、ことを特徴とする請求項６乃至８のいずれか１項に記載の表示装置。
10. 前記発光体は、蛍光体、電界発光体、応力発光体又はフォトニック結晶構造から成る、ことを特徴とする請求項６乃至９のいずれか１項に記載の表示装置。
11. 前記表示部は走査線を有し、前記第一回路は、前記走査線を駆動する走査線駆動回路を含む、ことを特徴とする請求項１乃至１０のいずれか１項に記載の表示装置。
12. 前記表示部は信号線を有し、前記第二回路は、前記信号線を駆動する信号線駆動回路を含む、ことを特徴とする請求項１乃至１１のいずれか１項に記載の表示装置。
13. 前記信号線駆動回路は、バス幅を広げることによってパラレルにデータ処理を行う回路である、ことを特徴とする請求項１２記載の表示装置。
14. 前記支持基板上に、フレームメモリ、タイミングコントローラ又はシリアルインタフェースが設けられた、ことを特徴とする請求項１乃至１３のいずれか１項に記載の表示装置。
15. 前記支持基板は、ガラス基板、石英基板、プラスティック基板又はシリコン基板から成る、ことを特徴とする請求項１乃至１４のいずれか１項に記載の表示装置。
16. 前記第一回路及び第二回路の少なくとも一方が、アモルファスシリコン、ポリシリコン、単結晶シリコン、有機半導体又は酸化物半導体から成る、ことを特徴とする請求項１乃至１５のいずれか１項に記載の表示装置。
17. 前記表示部が非矩形の外形を有することを特徴とする請求項１乃至１６のいずれか１項に記載の表示装置。
18. 請求項１乃至１７のいずれか１項に記載の表示装置を用いた、ことを特徴とするニアアイ機器。
19. 請求項１乃至１７のいずれか１項に記載の表示装置を用いた、ことを特徴とする携帯端末。

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