JP4158813B2 - 集積回路装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置及び電子機器に関する。

近年、電子機器の普及に伴い、電子機器に搭載される表示パネルの高解像度化の需要が増大している。それに伴い、表示パネルを駆動する駆動回路には高機能が要求される。しかしながら、高機能を搭載する駆動回路には、多種の回路が必要であり、表示パネルの高解像度化に比例して、その回路規模及び回路の複雑さが増大する傾向にある。従って、高機能を維持したまま又はさらなる高機能の搭載に伴う駆動回路のチップ面積の縮小化が難しく、製造コスト削減を妨げる。

また、小型電子機器においても、高解像度化された表示パネルが搭載され、その駆動回路に高機能が要求される。しかしながら、小型電子機器にはそのスペースの都合上、あまり回路規模を大きくすることができない。従って、チップ面積の縮小と高機能の搭載の両立が難しく、製造コストの削減又はさらなる高機能の搭載が困難である。
特開２００１−２２２２７６号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置及びそれを搭載する電子機器を提供することにある。

本発明は、複数のワード線と、複数のビット線と、複数のメモリセルと、データ読み出し制御回路と、を含むＲＡＭブロックと、前記ＲＡＭブロックから供給されるデータに基づいて表示パネルの複数のデータ線群を駆動するデータ線ドライバブロックとを含み、前記データ読み出し制御回路は、前記複数のデータ線群の各々のデータ線に対応する画素のデータを前記ＲＡＭブロックよりＮ（Ｎは２以上の整数）回に分けて読み出し、前記データ線ドライバブロックは、その各々が前記複数のデータ線群のうちの異なるデータ線群を駆動する第１〜第Ｎの分割データ線ドライバブロックを含み、前記第１〜第Ｎの分割データ線ドライバブロックの各々は、前記複数のビット線の延びる第１の方向に沿って配置されている集積回路装置に関する。

メモリセルに格納されているデータを一水平走査期間においてＮ回に分けて読み出すことが可能であるため、表示メモリのレイアウトの自由度が得られる。つまり、従来のように一水平走査期間に表示メモリから１回だけデータを読み出す場合には、１本のワード線に接続されたメモリセル数は、表示パネルの全データ線に対応する画素の階調ビット数と等しくする制約があり、レイアウトの自由度が奪われていた。本発明では、一水平走査期間にＮ回読み出すので、例えば１本のワード線に接続されるメモリセル数を１／Ｎにすることができる。よって、読み出し回数Ｎの設定により、メモリセルの縦横比などを変更できる。

さらに本発明によれば、データ線ドライバブロックは第１の方向に沿って配置されるＮ個の分割データ線ドライバを含むため、データ線ドライバブロックのレイアウトも柔軟に行うことができる。表示パネルの解像度が増すと、その分データ線の数も増加する。これに対して、本発明では、データ線ドライバブロックをＮ個の分割データ線ドライバで構成できるため、高解像度の表示パネルを駆動する際にも、データ線ドライバブロックを集積回路装置に効率よくレイアウトできるため、集積回路装置のチップ面積を縮小することができる。即ち、コスト削減の効果を奏する。また、ＲＡＭブロックの幅のうちのワード線の延びる方向の幅に、データ線ドライバブロックの幅をあわせることも可能となるため、データ線ドライバブロックとＲＡＭブロックを効率よく集積回路装置にレイアウトすることができ、コスト削減が可能となる。

また、本発明は、前記データ読み出し制御回路はワード線制御回路を含み、前記ワード線制御回路は、前記一水平走査期間において、前記複数のワード線のうち互いに異なるＮ本のワード線を選択し、かつ、前記表示パネルを垂直走査駆動する一垂直走査期間において、同一のワード線を複数回選択しないように制御できる。

一水平走査期間内にＮ回読み出す制御は種々考えられるが、上記の制御により、１本のワード線に接続されるメモリセル数は１／Ｎになる。このようなワード線を一水平走査期間にＮ本選択すれば、表示パネルの全データ線に対応する画素の階調ビット数のデータを読み出すことができる。

また、本発明では、前記第１〜第Ｎの分割データ線ドライバには、第１〜第Ｎのラッチ信号が供給され、前記第１〜第Ｎの分割データ線ドライバは、前記第１〜第Ｎのラッチ信号に基づいて、前記ＲＡＭブロックから供給されたデータをラッチするようにしてもよい。

本発明によれば、第１〜第Ｎのラッチ信号に基づいて第１〜第Ｎの分割データ線ドライバはＲＡＭブロックから供給されたデータをラッチすることができるため、ＲＡＭブロックからＮ回に分けて読み出されたデータを、Ｎ個の分割データ線ドライバに分けてラッチさせることができる。これにより、データ線ドライバブロックは、ＲＡＭブロックから供給されるデータに基づいて複数のデータ線群を駆動することができる。

また、本発明では、前記一水平走査期間にて、前記ＲＡＭブロックから第Ｋ（１≦Ｋ≦Ｎ、Ｋは整数）回目の読み出しが行われたときには、前記第Ｋのラッチ信号がアクティブに設定されることで、第Ｋ回目の読み出しにより前記ＲＡＭブロックから供給されるデータが前記第Ｋの分割データ線ドライバにラッチされてもよい。

これにより、一水平走査期間中のＮ回の読み出しに対応して、第Ｋ回目の読み出しによってＲＡＭブロックから供給されるデータを第Ｋの分割データ線ドライバにラッチさせることができる。

また、本発明は、前記ＲＡＭブロックは、一回の読み出しによってＭ（Ｍは２以上の整数）ビットのデータを出力するセンスアンプ回路を含み、前記ＲＡＭブロックには、前記複数のワード線の延びる第２の方向に沿って少なくともＭ個のメモリセルが配列され、前記センスアンプ回路には、一回の読み出しによってＭビットのデータが供給されてもよい。

これにより、ＲＡＭブロックは、ワード線の延びる第２の方向に沿って配列されるメモリセルの数をＭ個にすることができ、一回の読み出しによってＭ個のメモリセルから出力されたＭビットのデータを、センスアンプ回路を介して出力することができる。

また、本発明では、前記第１〜第Ｎの分割データ線ドライバの各々は、前記ＲＡＭブロックから供給されるＭビットのデータに基づいて前記データ線群を駆動し、データ線に対応する画素の階調度がＧビットである場合、前記第１〜第Ｎの分割データ線ドライバの各々は、（Ｍ／Ｇ）本のデータ線を駆動することができる。

これにより、データ線ドライバブロックは（Ｎ×Ｍ／Ｇ）本のデータ線を駆動することができる。

また、本発明は、前記第１〜第Ｎの分割データ線ドライバの各々は、前記ＲＡＭブロックから供給されるＭビットのデータに基づいて前記データ線群を駆動し、前記第１〜第Ｎの分割データ線ドライバの各々は、データ線に対応する画素の階調度をＧビットとした場合に、（Ｍ／Ｇ）個のデータ線駆動セルを含み、前記（Ｍ／Ｇ）個のデータ線駆動セルの各々は１本のデータ線を駆動するようにしてもよい。

これにより、各データ線駆動セルはＧビットのデータを受けることができるので、階調度Ｇビットに基づいて１本のデータ線を駆動することができる。

また、本発明は、前記表示パネルがカラー表示であるときには（Ｍ／Ｇ）は３の倍数であり、前記（Ｍ／Ｇ）個のデータ線駆動セルは、Ｒ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＲ用データ線駆動セルと、Ｇ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＧ用データ線駆動セルと、Ｂ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＢ用データ線駆動セルと、で構成され、前記（Ｍ／Ｇ）個のデータ線駆動セルの各々は、前記第２の方向に沿って前記Ｒ用データ線駆動セル、前記Ｇ用データ線駆動セル、前記Ｂ用データ線駆動セルがそれぞれ交互になるように配列することができる。

これにより、各データ線駆動セルを第２の方向に沿って配置することができるため、各分割データ線ドライバを第１の方向に沿って配置しても、データ線ドライバブロックを効率よくレイアウトすることができる。

また、本発明では、前記表示パネルがカラー表示であるときにはＮは３の倍数であり、前記第１〜第Ｎの分割データ線ドライバの（１／３）個は、Ｒ用画素に対応するデータ線を駆動する（Ｍ／Ｇ）個のＲ用データ線駆動セルで構成され、前記第１〜第Ｎの分割データ線ドライバの他の（１／３）個は、Ｇ用画素に対応するデータ線を駆動する（Ｍ／Ｇ）個のＧ用データ線駆動セルで構成され、前記第１〜第Ｎの分割データ線ドライバのさらに他の（１／３）個は、Ｂ用画素に対応するデータ線を駆動する（Ｍ／Ｇ）個のＢ用データ線駆動セルで構成することができる。

本発明によれば、データ線ドライバブロックは、例えばＲ用画素に対応するデータをラッチして、次にＧ用画素に対応するデータをラッチし、Ｂ用画素に対応するデータをラッチすることができる。これにより、データ線ドライバブロックがデータラッチの直後にデータ線を駆動する場合等には、まずＲ用画素のデータ線が全て駆動され、その次にＧ用画素、Ｂ用画素のデータ線が駆動される。即ち、高解像度表示によって一水平走査期間が短い場合でも、一時的に駆動されない連続したデータ線を生じないため、画質劣化を防ぐことができる。

また、本発明は、前記第１〜第Ｎの分割データ線ドライバの各々は、各分割データ線ドライバを細分割する第１〜第Ｓ（Ｓは２以上の整数）の細分割データ線ドライバを含み、
前記第１〜第Ｓの細分割データ線ドライバの各々は、データ線に対応する画素の階調度をＧビットとした場合に、その各々が１本のデータ線を駆動する［Ｍ／（Ｇ×Ｓ）］個のデータ線駆動セルを含み、前記第１〜第Ｓの細分割データ線ドライバの各々を、前記第１の方向に沿って配置することができる。

これにより、各分割データ線ドライバのレイアウトを柔軟に行えるため、データ線ドライバブロックを集積回路装置に効率よくレイアウトすることができる。

この場合、前記第１〜第Ｓの細分割データ線ドライバの各々には、前記第１〜第Ｎのラッチ信号のうちの同一のラッチ信号を供給することができる。

これにより、制御を複雑にせずに、第１の方向に沿って各細分割データ線ドライバを配置することができる。

また、本発明では、前記第１〜第Ｎの分割データ線ドライバの各々は、各分割データ線ドライバを細分割する第１〜第３の細分割データ線ドライバを含み、前記第１の細分割データ線ドライバが（Ｍ／３Ｇ）個の前記Ｒ用データ線駆動セルを含み、前記第２の細分割データ線ドライバが（Ｍ／３Ｇ）個の前記Ｇ用データ線駆動セルを含み、前記第３の細分割データ線ドライバが（Ｍ／３Ｇ）個の前記Ｂ用データ線駆動セルを含み、前記第１〜第Ｓの細分割データ線ドライバの各々を、前記第１の方向に沿って配列することができる。

こうすると、一水平走査期間内の読出し回数Ｎを３の倍数としなくても、Ｒ，Ｇ，Ｂの色毎に分けて、駆動セルを第２の方向に沿って配列できる。

また、本発明は、前記複数のワード線を、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように形成することができる。

これにより、ワード線がデータ線に垂直に形成される場合に比べて、本発明に係る集積回路装置では、特別な回路を設けずにワード線を短くすることができる。例えば、本発明では、ホスト側から書き込み制御を行うときに、複数のＲＡＭブロックのいずれかを選択して、選択されたＲＡＭブロックのワード線を制御することができる。制御されるワード線の長さは、上述のように短く設定することができるので、本発明に係る集積回路装置は、ホスト側からの書き込み制御の際に消費電力の低減が可能となる。

また、本発明は、上記記載の集積回路装置と、表示パネルと、を含む電子機器に関する。

また、本発明では、前記集積回路装置は、前記表示パネルを形成する基板に実装されてもよい。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。

１．表示ドライバ
図１（Ａ）は、表示ドライバ２０（広義には集積回路装置）が実装された表示パネル１０を示す。本実施形態では、表示ドライバ２０や、表示ドライバ２０が実装された表示パネル１０を小型電子機器（図示せず）に搭載することができる。小型電子機器には例えば携帯電話、ＰＤＡ、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル１０は例えばガラス基板上に複数の表示画素が形成される。その表示画素に対応して、Ｙ方向に伸びる複数のデータ線（図示せず）及びＸ方向に伸びる走査線（図示せず）が表示パネル１０に形成される。本実施形態の表示パネル１０に形成される表示画素は液晶素子であるが、これに限定されず、ＥＬ（Electro-Luminescence）素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域１２にアクティブ型が適用された場合、液晶画素はアモルファスＴＦＴであっても良いし、低温ポリシリコンＴＦＴであっても良い。

表示パネル１０は、例えばＸ方向にＰＸ個のピクセル、Ｙ方向にＰＹ個のピクセルの表示領域１２を持つ。例えば、表示パネル１０がＱＶＧＡ表示に対応する場合は、ＰＸ＝２４０、ＰＹ＝３２０となり、表示領域１２は２４０×３２０ピクセルで示される。なお、表示パネル１０のＸ方向のピクセル数ＰＸとは、白黒表示の場合にはデータ線本数に一致する。ここではカラー表示の場合、Ｒ用サブピクセル、Ｇ用サブピクセル、Ｂ用サブピクセルの計３サブピクセルを合わせて１ピクセルが構成される。よって、カラー表示の場合、データ線の本数は（３×ＰＸ）本となっている。従って、カラー表示の場合、「データ線に対応する画素数」は「Ｘ方向のサブピクセルの数」を意味する。各サブピクセルは階調に応じてそのビット数が決定され、例えば３つのサブピクセルの階調値をそれぞれＧビットとしたとき、１ピクセルの階調値＝３Ｇとなる。各サブピクセルが６４階調（６ビット）を表現する場合には、１ピクセルのデータ量は６×３＝１８ビットとなる。

なお、ピクセル数ＰＸ及びＰＹは、例えばＰＸ＞ＰＹでも良いし、ＰＸ＜ＰＹでも良いし、ＰＸ＝ＰＹでも良い。

表示ドライバ２０のサイズは、Ｘ方向の長さＣＸ、Ｙ方向の長さＣＹに設定される。そして、長さＣＸである表示ドライバ２０の長辺ＩＬは、表示領域１２の表示ドライバ２０側の一辺ＰＬ１と平行である。即ち、表示ドライバ２０は、その長辺ＩＬが表示領域１２の一辺ＰＬ１と平行になるように表示パネル１０に実装される。

図１（Ｂ）は表示ドライバ２０のサイズを示す図である。長さＣＹである表示ドライバ２０の短辺ＩＳと表示ドライバ２０の長辺ＩＬの比は、例えば１：１０に設定される。つまり、表示ドライバ２０は、その長辺ＩＬに対して、その短辺ＩＳが非常に短く設定される。このように細長い形状に形成することで、表示ドライバ２０のＹ方向のチップサイズを極限まで小さくすることができる。

なお、前述の比１：１０は一例であり、これに限定されない。例えば１：１１でも良いし、１：９でもよい。

なお、図１（Ａ）では表示領域１２のＸ方向の長さＬＸ及びＹ方向の長さＬＹが示されているが、表示領域１２の縦横のサイズ比は図１（Ａ）に限定されない。表示領域１２は、例えば長さＬＹが長さＬＸよりも短く設定されてもよい。

また、図１（Ａ）によると、表示領域１２のＸ方向の長さＬＸは表示ドライバ２０のＸ方向の長さＣＸと等しい。特に図１（Ａ）に限定はされないが、このように長さＬＸ及び長さＣＸが等しく設定されるのが好ましい。その理由として、図２（Ａ）を示す。

図２（Ａ）に示す表示ドライバ２２はＸ方向の長さがＣＸ２に設定されている。この長さＣＸ２は、表示領域１２の一辺ＰＬ１の長さＬＸよりも短いため、図２（Ａ）に示すように、表示ドライバ２２と表示領域１２とを接続する複数の配線をＹ方向に平行に設けることができない。このため、表示領域１２と表示ドライバ２２との距離ＤＹ２を余分に設ける必要がある。これは表示パネル１０のガラス基板のサイズを無駄に要するため、コスト削減を妨げる。そして、より小型の電子機器に表示パネル１０を搭載する場合、表示領域１２以外の部分が大きくなり、電子機器の小型化の妨げにもなる。

これに対して、図２（Ｂ）に示すように本実施形態の表示ドライバ２０は、その長辺ＩＬの長さＣＸが表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されているため、表示ドライバ２０と表示領域１２との間の複数の配線をＹ方向に平行に設けることができる。これにより、表示ドライバ２０と表示領域１２との距離ＤＹを図２（Ａ）の場合に比べて短くすることができる。さらに、表示ドライバ２０のＹ方向の長さＩＳが短いので、表示パネル１０のガラス基板のＹ方向のサイズが小さくなり、電子機器の小型化に寄与できる。

なお、本実施形態では、表示ドライバ２０の長辺ＩＬの長さＣＸが、表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されるが、これに限定されない。

上述のように、表示ドライバ２０の長辺ＩＬを表示領域１２の一辺ＰＬ１の長さＬＸに合わせ、短辺ＩＳを短くすることで、チップサイズの縮小を達成しながら、距離ＤＹの短縮も可能となる。このため、表示ドライバ２０の製造コスト及び表示パネル１０の製造コストの削減が可能となる。

図３（Ａ）及び図３（Ｂ）は、本実施形態の表示ドライバ２０のレイアウトの構成例を示す図である。図３（Ａ）に示すように、表示ドライバ２０には、Ｘ方向に沿ってデータ線ドライバ１００（広義にはデータ線ドライバブロック）、ＲＡＭ２００（広義には集積回路装置又はＲＡＭブロック）、走査線ドライバ２３０、Ｇ／Ａ回路２４０（ゲートアレイ回路、広義には自動配線回路）、階調電圧発生回路２５０、電源回路２６０が配置されている。これらの回路は、表示ドライバ２０のブロック幅ＩＣＹに収まるように配置されている。そして、これらの回路を挟むように出力ＰＡＤ２７０及び入出力ＰＡＤ２８０が表示ドライバ２０に設けられている。出力ＰＡＤ２７０及び入出力ＰＡＤ２８０は、Ｘ方向に沿って形成され、出力ＰＡＤ２７０は表示領域１２側に設けられている。なお、入出力ＰＡＤ２８０には、例えばホスト（例えばＭＰＵ、ＢＢＥ（Base-Band-Engine）、ＭＧＥ、ＣＰＵ等）による制御情報を供給するための信号線や電源供給線等が接続される。

なお、表示パネル１０の複数のデータ線は複数のブロック（例えば４つ）に分割され、一つのデータ線ドライバ１００は、１ブロック分のデータ線を駆動する。

このようにブロック幅ＩＣＹを設け、それに収まるように各回路を配置することによって、ユーザーのニーズに柔軟に対応できる。具体的には、駆動対象となる表示パネル１０のＸ方向のピクセル数ＰＸが変わると、画素を駆動するデータ線の数も変わるため、それに合わせてデータ線ドライバ１００及びＲＡＭ２００を設計する必要がある。また、低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査線ドライバ２３０をガラス基板に形成できるため、走査線ドライバ２３０を表示ドライバ２０に内蔵させない場合もある。

本実施形態では、データ線ドライバ１００やＲＡＭ２００だけを変更したり、走査線ドライバ２３０をはずしたりするだけで、表示ドライバ２０を設計することが可能となる。このため、元となるレイアウトを生かすことができ、最初から設計し直す手間が省くことができるので、設計コストの削減が可能となる。

また、図３（Ａ）では、２つのＲＡＭ２００が隣接するように配置されている。これにより、ＲＡＭ２００に用いられる一部の回路を共用することが可能となり、ＲＡＭ２００の面積を縮小することができる。詳しい作用効果については後述する。また、本実施形態では図３（Ａ）の表示ドライバ２０に限定されない。例えば、図３（Ｂ）に示す表示ドライバ２４のようにデータ線ドライバ１００とＲＡＭ２００が隣接し、２つのＲＡＭ２００が隣接しないように配置されても良い。

また、図３（Ａ）及び図３（Ｂ）では、一例としてデータ線ドライバ１００及びＲＡＭ２００が各４つ設けられている。これは、表示ドライバ２０に対して、データ線ドライバ１００及びＲＡＭ２００を４つ（４ＢＡＮＫ）設けることで、１水平走査期間（例えば１Ｈ期間とも呼ぶ）に駆動されるデータ線の数を４分割することができる。例えば、ピクセル数ＰＸが２４０である場合、Ｒ用サブピクセル、Ｇ用サブピクセル、Ｂ用サブピクセルを考慮すると１Ｈ期間に例えば７２０本のデータ線を駆動する必要がある。本実施形態では、この数の４分の１である１８０本のデータ線を各データ線ドライバ１００が駆動すればよい。ＢＡＮＫ数を増やすことで、各データ線ドライバ１００が駆動するデータ線の本数を減らすこともできる。なお、ＢＡＮＫ数とは、表示ドライバ２０内に設けられたＲＡＭ２００の数と定義する。また、各ＲＡＭ２００を合わせた合計の記憶領域を表示メモリの記憶領域と定義し、表示メモリは少なくとも表示パネル１０の１画面分の画像を表示するためのデータを格納することができる。

図４は、表示ドライバ２０が実装された表示パネル１０の一部を拡大する図である。表示領域１２は複数の配線ＤＱＬによって表示ドライバ２０の出力ＰＡＤ２７０と接続されている。この配線はガラス基板に設けられた配線であっても良いし、フレキシブル基板等にて形成され、出力ＰＡＤ２７０と表示領域１２とを接続する配線であっても良い。

ＲＡＭ２００はそのＹ方向の長さがＲＹに設定されている。本実施形態では、この長さＲＹは、図３（Ａ）のブロック幅ＩＣＹと同じに設定されているが、これに限定されない。例えば、長さＲＹはブロック幅ＩＣＹ以下に設定されても良い。

長さＲＹに設定されるＲＡＭ２００には、複数のワード線ＷＬと、複数のワード線ＷＬを制御するワード線制御回路２２０が設けられている。また、ＲＡＭ２００には、複数のビット線ＢＬ、複数のメモリセルＭＣ及びそれらを制御する制御回路（図示せず）が設けられている。ＲＡＭ２００のビット線ＢＬはＸ方向（ビット線方向ともいう）に平行になるように設けられている。即ち、ビット線ＢＬは表示領域１２の一辺ＰＬ１に平行になるように設けられている。また、ＲＡＭ２００のワード線ＷＬはＹ方向（ワード線方向ともいう）に平行になるように設けられている。即ち、ワード線ＷＬは複数の配線ＤＱＬと平行になるように設けられている。

ＲＡＭ２００のメモリセルＭＣはワード線ＷＬの制御により読み出しが行われ、その読み出されたデータがデータ線ドライバ１００に供給される。即ち、ワード線ＷＬが選択されると、Ｙ方向に沿って配列された複数のメモリセルＭＣに格納されているデータがデータ線ドライバ１００に供給されることになる。

図５は、図３（Ａ）のＡ−Ａ断面を示す断面図である。Ａ−Ａ断面はＲＡＭ２００のメモリセルＭＣが配列されている領域の断面である。ＲＡＭ２００の形成される領域には、例えば５層の金属配線層が設けられている。図５では、例えば第１金属配線層ＡＬＡ、その上層の第２金属配線層ＡＬＢ、さらに上層の第３金属配線層ＡＬＣ、第４金属配線層ＡＬＤ、第５金属配線層ＡＬＥが示されている。第５金属配線層ＡＬＥには、例えば階調電圧発生回路２５０から階調電圧が供給される階調電圧用配線２９２が形成されている。また、第５金属配線層ＡＬＥには、電源回路２６０から供給される電圧や、外部から入出力ＰＡＤ２８０を経由して供給される電圧等を供給するための電源用配線２９４が形成されている。本実施形態のＲＡＭ２００は例えば第５金属配線層ＡＬＥを使用せずに形成できる。このため、前述のように第５金属配線層ＡＬＥに様々な配線を形成することができる。

また、第４金属配線層ＡＬＤにはシールド層２９０が形成されている。これにより、ＲＡＭ２００のメモリセルＭＣの上層の第５金属配線層ＡＬＥに様々な配線が形成されても、ＲＡＭ２００のメモリセルＭＣに与える影響を緩和することができる。なお、ワード線制御回路２２０等のＲＡＭ２００の制御回路が形成されている領域の第４金属配線層ＡＬＤには、これらの回路の制御用の信号配線が形成されても良い。

第３金属配線層ＡＬＣに形成されている配線２９６は、例えばビット線ＢＬや電圧ＶＳＳ用配線に用いられる。また、第２金属配線層ＡＬＢに形成されている配線２９８は、例えばワード線ＷＬや電圧ＶＤＤ用配線として用いることができる。また、第１金属配線層ＡＬＡに形成されている配線２９９は、ＲＡＭ２００の半導体層に形成されている各ノードとの接続に用いることができる。

なお、上述の構成を変更して、第３金属配線層ＡＬＣにワード線用の配線を形成し、第２金属配線層ＡＬＢにビット線用の配線を形成するようにしても良い。

以上のようにＲＡＭ２００の第５金属配線層ＡＬＥに様々な配線を形成することができるので、図３（Ａ）や図３（Ｂ）に示すように多種の回路ブロックをＸ方向に沿って配列することができる。

２．データ線ドライバ
２．１．データ線ドライバの構成
図６（Ａ）は、データ線ドライバ１００を示す図である。データ線ドライバ１００は出力回路１０４、ＤＡＣ１２０及びラッチ回路１３０を含む。ＤＡＣ１２０はラッチ回路１３０にラッチされているデータに基づいて階調電圧を出力回路１０４に供給する。ラッチ回路１３０には、例えばＲＡＭ２００から供給されたデータが格納される。例えば階調度がＧビットに設定されている場合には、各ラッチ回路１３０にはＧビットのデータが格納される。階調電圧は、階調度に応じて複数種類生成され、階調電圧発生回路２５０からデータ線ドライバ１００に供給される。例えば、データ線ドライバ１００に供給された複数の階調電圧は各ＤＡＣ１２０に供給される。各ＤＡＣ１２０はラッチ回路１３０にラッチされているＧビットのデータに基づいて、階調電圧発生回路２５０から供給された複数種類の階調電圧から対応する階調電圧を選択し、出力回路１０４に出力する。

出力回路１０４は、例えばオペアンプ（広義には演算増幅器）で構成されるが、これに限定されない。図６（Ｂ）に示すように出力回路１０４の代わりに出力回路１０２をデータ線ドライバ１００に設けても良い。この場合、階調電圧発生回路２５０には複数のオペアンプが設けられている。

図７はデータ線ドライバ１００に設けられている複数のデータ線駆動セル１１０を示す図である。各データ線ドライバ１００は複数のデータ線を駆動し、データ線駆動セル１１０は複数のデータ線のうちの１本を駆動する。例えば、データ線駆動セル１１０は、一ピクセルを構成するＲ用サブピクセル、Ｇ用サブピクセル及びＢ用サブピクセルのいずれか一つを駆動する。即ち、Ｘ方向のピクセル数ＰＸが１５０の場合には、表示ドライバ２０には、合計１５０×３＝７２０個のデータ線駆動セル１１０が設けられていることになる。そして、この場合には各データ線ドライバ１００には、例えば４ＢＡＮＫ構成である場合、１８０個のデータ線駆動セル１１０が設けられている。

データ線駆動セル１１０は、例えば出力回路１４０、ＤＡＣ１２０及びラッチ回路１３０を含むが、これに限定されない。例えば、出力回路１４０は外部に設けられても良い。なお、出力回路１４０は、図６Ａの出力回路１０４でも良いし、図６Ｂの出力回路１０２でもよい。

例えば、Ｒ用サブピクセル、Ｇ用サブピクセル及びＢ用サブピクセルのそれぞれの階調度を示す階調データがＧビットに設定されている場合、ＲＡＭ２００からは、データ線駆動セル１１０にＧビットのデータが供給される。ラッチ回路１３０は、Ｇビットのデータをラッチする。ＤＡＣ１２０はラッチ回路１３０の出力に基づいて階調電圧を出力回路１４０を介して出力する。これにより、表示パネル１０に設けられているデータ線を駆動することができる。

２．２．一水平走査期間での複数回読み出し
図８に本実施形態に係る比較例の表示ドライバ２４を示す。この表示ドライバ２４は、表示ドライバ２４の一辺ＤＬＬが表示パネル１０の表示領域１２側の一辺ＰＬ１と対向するように実装される。表示ドライバ２４には、Ｙ方向の長さよりもＸ方向の長さの方が長く設定されているＲＡＭ２０５及びデータ線ドライバ１０５が設けられている。ＲＡＭ２０５及びデータ線ドライバ１０５のＸ方向の長さは、表示パネル１０のピクセル数ＰＸが増加するに従って、長くなる。ＲＡＭ２０５には複数のワード線ＷＬ及びビット線ＢＬが設けられている。ＲＡＭ２０５のワード線ＷＬはＸ方向に沿って延在形成され、ビット線ＢＬはＹ方向に沿って延在形成されている。即ち、ワード線ＷＬはビット線ＢＬよりも非常に長く形成される。また、ビット線ＢＬはＹ方向に沿って延在形成されているため、表示パネル１０のデータ線と平行であり、表示パネル１０の一辺ＰＬ１と直交する。

この表示ドライバ２４は１Ｈ期間に１回だけワード線ＷＬを選択する。そして、ワード線ＷＬの選択によってＲＡＭ２０５から出力されるデータをデータ線ドライバ１０５がラッチし、複数のデータ線を駆動する。表示ドライバ２４では、図８に示すようにワード線ＷＬがビット線ＢＬに比べて非常に長いため、データ線ドライバ１００及びＲＡＭ２０５の形状がＸ方向に長くなり、表示ドライバ２４に他の回路を配置するスペースを確保するのが難しい。そのため、表示ドライバ２４のチップ面積の縮小を妨げる。また、その確保等に関する設計時間も無駄に要してしまうため、設計コスト削減を妨げる。

図８のＲＡＭ２０５は例えば図９（Ａ）に示すようにレイアウトされる。図９（Ａ）によると、ＲＡＭ２０５は２分割され、そのうちの一つのＸ方向の長さは例えば「１２」であるのに対し、Ｙ方向の長さは「２」である。従って、ＲＡＭ２０５の面積を「４８」と示すことができる。これらの長さの値は、ＲＡＭ２０５の大きさを示す上での比率の一例を示すものであり、実際の大きさを限定するものではない。なお、図９（Ａ）〜図９（Ｄ）の符号２４１〜２４４はワード線制御回路を示し、符号２０６〜２０９はセンスアンプを示す。

これに対して、本実施形態では、ＲＡＭ２０５を複数に分割し９０度回転した状態でレイアウトすることができる。例えば、図９（Ｂ）に示すようにＲＡＭ２０５を４分割して９０度回転した状態にレイアウトすることができる。４分割されたうちの一つであるＲＡＭ２０５−１は、センスアンプ２０７とワード線制御回路２４２を含む。また、ＲＡＭ２０５−１のＹ方向の長さが「６」であり、Ｘ方向の長さが「２」である。よって、ＲＡＭ２０５−１の面積は「１２」となり、４ブロックの合計面積が「４８」となる。しかしながら、表示ドライバ２０のＹ方向の長さＣＹを短くしたいため、図９（Ｂ）の状態では都合が悪い。

そこで、本実施形態では、図９（Ｃ）及び図９（Ｄ）に示すように１Ｈ期間に複数回読み出しを行うことでＲＡＭ２００のＹ方向の長さＲＹを短くすることができる。例えば、図９（Ｃ）では、１Ｈ期間に２回読み出しを行う場合を示す。この場合、１Ｈ期間にワード線ＷＬを２回選択するため、例えばＹ方向に配列されたメモリセルＭＣの数を半分にすることができる。これにより、図９（Ｃ）に示すようにＲＡＭ２００のＹ方向の長さを「３」とすることができる。その代わり、ＲＡＭ２００のＸ方向の長さは「４」となる。即ち、ＲＡＭ２００の合計の面積が「４８」となり、図９（Ａ）のＲＡＭ２０５とメモリセルＭＣが配列されている領域の面積が等しくなる。そして、これらのＲＡＭ２００を図３（Ａ）や図３（Ｂ）に示すように自由に配置することができるため、非常に柔軟にレイアウトが可能となり、効率的なレイアウトができる。

なお、図９（Ｄ）は、３回読み出しを行った場合の一例を示す。この場合、図９（Ｂ）のＲＡＭ２０５−１のＹ方向の長さ「６」を３分の１にすることができる。即ち、表示ドライバ２０のＹ方向の長さＣＹをより短くしたい場合には、１Ｈ期間の読み出し回数を調整することで実現可能となる。

上述のように本実施形態では、ブロック化されたＲＡＭ２００を表示ドライバ２０に設けることができる。本実施形態では、例えば４ＢＡＮＫのＲＡＭ２００を表示ドライバ２０に設けることができる。この場合、各ＲＡＭ２００に対応するデータ線ドライバ１００−１〜１００−４は図１０に示すように対応するデータ線ＤＬを駆動する。

具体的には、データ線ドライバ１００−１はデータ線群ＤＬＳ１を駆動し、データ線ドライバ１００−２はデータ線群ＤＬＳ２を駆動し、データ線ドライバ１００−３はデータ線群ＤＬＳ３を駆動し、データ線ドライバ１００−４はデータ線群ＤＬＳ４を駆動する。なお、各データ線群ＤＬＳ１〜ＤＬＳ４は、表示パネル１０の表示領域１２に設けられた複数のデータ線ＤＬを例えば４ブロックに分割したうちの１ブロックである。このように４ＢＡＮＫのＲＡＭ２００に対応して、４つのデータ線ドライバ１００−１〜１００−４を設け、それぞれに対応するデータ線を駆動させることで、表示パネル１０の複数のデータ線を駆動することができる。

２．３．データ線ドライバの分割構造
図４に示すＲＡＭ２００のＹ方向の長さＲＹは、Ｙ方向に配列されるメモリセルＭＣの数だけでなく、データドライバ線１００のＹ方向の長さにも依存する場合がある。

本実施形態では、図４のＲＡＭ２００の長さＲＹを短くするために、一水平走査期間での複数回読み出し、例えば２回読み出しを前提として、データ線ドライバ１００が、図１１（Ａ）に示すように第１のデータ線ドライバ１００Ａ（広義には第１の分割データ線ドライバ）及び第２のデータ線ドライバ１００Ｂ（広義には第２の分割データ線ドライバ）の分割構造で形成されている。図１１（Ａ）に示すＭは、１回のワード線選択によってＲＡＭ２００から読み出されるデータのビット数である。

なお、各データ線ドライバ１００Ａ、１００Ｂには、図１３、図１４、図１６、図２２及び図２８にて後述する通り、複数のデータ線駆動セル１１０が設けられている。具体的には、データ線ドライバ１００Ａ、１００Ｂには（Ｍ／Ｇ）個のデータ線駆動セル１１０が設けられている。また、カラー表示に対応する場合には、〔Ｍ／（３Ｇ）〕個のＲ用データ線駆動セル１１０、〔Ｍ／（３Ｇ）〕個のＧ用データ線駆動セル１１０、〔Ｍ／（３Ｇ）〕個のＢ用データ線駆動セル１１０が、各データ線ドライバ１００Ａ、１００Ｂに設けられている。

例えば、ピクセル数ＰＸが１５０であり、ピクセルの階調度が１８ビットであり、ＲＡＭ２００のＢＡＮＫ数が４ＢＡＮＫである場合、１Ｈ期間に１回だけ読み出す場合では、各ＲＡＭ２００から１５０×１８÷４＝１０８０ビットのデータがＲＡＭ２００から出力されなければならない。

しかしながら、表示ドライバ１００のチップ面積縮小のためには、ＲＡＭ２００の長さＲＹを短くしたい。そこで、図１１（Ａ）に示すように、例えば１Ｈ期間に２回読み出しとして、データ線ドライバ１００Ａ及び１００ＢをＸ方向に分割する。そうすることで、Ｍを１０８０÷２＝５４０に設定することができ、ＲＡＭ２００の長さＲＹをおよそ半分にすることができる。

なお、データ線ドライバ１００Ａは表示パネル１０のデータ線のうちの一部のデータ線（データ線群）を駆動する。また、データ線ドライバ１００Ｂは、表示パネル１０のデータ線のうち、データ線ドライバ１００Ａが駆動するデータ線以外のデータ線の一部を駆動する。このように、各データ線ドライバ１００Ａ，１００Ｂは表示パネル１０のデータ線をシェアして駆動する。

具体的には、図１１（Ｂ）に示すように１Ｈ期間に例えばワード線ＷＬ１及びＷＬ２を選択する。即ち、１Ｈ期間に２回ワード線を選択する。そして、Ａ１のタイミングでラッチ信号ＳＬＡを立ち下げる。このラッチ信号ＳＬＡは例えばデータ線ドライバ１００Ａに供給される。そして、データ線ドライバ１００Ａはラッチ信号ＳＬＡの例えば立ち下がりエッジに応じてＲＡＭ２００から供給されるＭビットのデータをラッチする。

また、Ａ２のタイミングでラッチ信号ＳＬＢを立ち下げる。このラッチ信号ＳＬＢは例えばデータ線ドライバ１００Ｂに供給される。そして、データ線ドライバ１００Ｂはラッチ信号ＳＬＢの例えば立ち下がりエッジに応じてＲＡＭ２００から供給されるＭビットのデータをラッチする。

さらに具体的には、図１２に示すようにワード線ＷＬ１の選択によってＭ個のメモリセル群ＭＣＳ１に格納されているデータがセンスアンプ回路２１０を介してデータ線ドライバ１００Ａ及び１００Ｂに供給される。しかしながら、ワード線ＷＬ１の選択に対応してラッチ信号ＳＬＡが立ち下がるため、Ｍ個のメモリセル群ＭＣＳ１に格納されているデータはデータ線ドライバ１００Ａにラッチされる。

そして、ワード線ＷＬ２の選択によってＭ個のメモリセル群ＭＣＳ２に格納されているデータがセンスアンプ回路２１０を介してデータ線ドライバ１００Ａ及び１００Ｂに供給されるが、ワード線ＷＬ２の選択に対応してラッチ信号ＳＬＢが立ち下がる。このため、Ｍ個のメモリセル群ＭＣＳ２に格納されているデータはデータ線ドライバ１００Ｂにラッチされる。

このようにすると、Ｍを例えば５４０ビットに設定した場合、１Ｈ期間で２回読み出しを行うため、各データ線ドライバ１００Ａ、１００Ｂには、Ｍ＝５４０ビットのデータがラッチされることになる。即ち、合計１０８０ビットのデータがデータ線ドライバ１００にラッチされることになり、前述の例で必要である１Ｈ期間に１０８０ビットを達成できる。そして、１Ｈ期間に必要なデータ量をラッチすることができ、且つ、ＲＡＭ２００の長さＲＹをおよそ半分に短くすることができる。これにより、表示ドライバ２０のブロック幅ＩＣＹを短くすることができるので、表示ドライバ２０の製造コスト削減が可能となる。

なお、図１１（Ａ）及び図１１（Ｂ）では、一例として１Ｈ期間に２回の読み出しを行う例が図示されているが、これに限定されない。例えば、１Ｈ期間に４回読み出しを行うこともできるし、それ以上に設定することもできる。例えば４回読み出しの場合には、データ線ドライバ１００を４段に分割することができ、さらにＲＡＭ２００の長さＲＹを短くすることができる。この場合、前述を例に取れば、Ｍ＝２７０に設定することができ、４段に分割されたデータ線ドライバのそれぞれに２７０ビットのデータがラッチされる。つまり、ＲＡＭ２００の長さＲＹをおよそ４分の１にしながら、１Ｈ期間に必要な１０８０ビットの供給を達成することができる。

また、図１１（Ｂ）のＡ３及びＡ４に示すように、データ線イネーブル信号等（図示せず）による制御に基づいてデータ線ドライバ１００Ａ及び１００Ｂの出力を立ち上げても良いし、Ａ１及びＡ２に示すタイミングで、各データ線ドライバ１００Ａ、１００Ｂがラッチした後にそのままデータ線に出力するようにしても良い。また、各データ線ドライバ１００Ａ、１００Ｂにもう一段ラッチ回路を設けて、Ａ１及びＡ２でラッチしたデータに基づく電圧を次の１Ｈ期間に出力するようにしても良い。こうすれば、１Ｈ期間に読み出しを行う回数を、画質劣化の心配なしに増やすことができる。

なお、ピクセル数ＰＹが３２０（表示パネル１０の走査線が３２０本）であり、１秒間に６０フレームの表示画行われる場合、１Ｈ期間は図１１（Ｂ）に示すように約５２μｓｅｃである。求め方としては、１ｓｅｃ÷６０フレーム÷３２０≒５２μｓｅｃである。これに対して、ワード線の選択は図１１（Ｂ）に示すようにおよそ４０ｎｓｅｃで行われる。つまり、１Ｈ期間に対して十分に短い期間に複数回のワード線選択（ＲＡＭ２００からのデータ読み出し）が行われるため、表示パネル１０に対する画質の劣化に問題は生じない。

また、Ｍの値は、次式で得ることができる。なお、ＢＮＫは、ＢＡＮＫ数を示し、Ｎは１Ｈ期間に行われる読み出し回数を示し、（ピクセル数ＰＸ×３）とは、表示パネル１０の複数のデータ線に対応する画素数（本実施形態ではサブピクセル数）を意味し、データ線本数ＤＬＮに一致する。

なお、本実施形態ではセンスアンプ回路２１０はラッチ機能を有するが、これに限定されない。例えばセンスアンプ回路２１０はラッチ機能を有さないものであっても良い。

２．４．データ線ドライバの細分割
図１３は、１ピクセルを構成する各サブピクセルのうち、一例としてＲ用サブピクセルについてＲＡＭ２００とデータ線ドライバ１００の関係を説明するための図である。

例えば各サブピクセルの階調のＧビットが６４階調である６ビットに設定された場合、Ｒ用サブピクセルのデータ線駆動セル１１０Ａ−Ｒ及び１１０Ｂ−Ｒには、６ビットのデータがＲＡＭ２００から供給される。６ビットのデータを供給するために、ＲＡＭ２００のセンスアンプ回路２１０に含まれる複数のセンスアンプセル２１１のうち例えば６つのセンスアンプセル２１１が各データ線駆動セル１１０に対応する。

例えば、データ線駆動セル１１０Ａ−ＲのＹ方向の長さＳＣＹは、６つのセンスアンプセル２１１のＹ方向の長さＳＡＹに納める必要がある。同様に各データ線駆動セル１１０のＹ方向の長さは６つのセンスアンプセル２１１の長さＳＡＹに納める必要がある。長さＳＣＹを６つのセンスアンプセル２１１の長さＳＡＹに納めることができない場合には、データ線ドライバ１００のＹ方向の長さが、ＲＡＭ２００の長さＲＹよりも大きくなってしまい、レイアウト的に効率の悪い状態になってしまう。

ＲＡＭ２００はプロセス的に微細化が進み、センスアンプセル２１１のサイズも小さい。一方、図７に示すように、データ線駆動セル１１０には複数の回路が設けられている。特に、ＤＡＣ１２０やラッチ回路１３０は回路サイズが大きくなり、小さく設計することが難しい。さらに、ＤＡＣ１２０やラッチ回路１３０は入力されるビット数が増えると大きくなる。つまり、長さＳＣＹを６つのセンスアンプセル２１１のトータル長さＳＡＹに納めることが困難である場合がある。

これに対して、本実施形態では、１Ｈ内読み出し回数Ｎで分割されたデータ線ドライバ１００Ａ，１００ＢをさらにＳ（Ｓは２以上の整数）分割し、Ｘ方向にスタックすることができる。図１４は、１Ｈ期間にＮ＝２回読み出しを行うように設定されたＲＡＭ２００において、データ線ドライバ１００Ａ及び１００ＢがそれぞれＳ＝２分割されてスタックされた構成例を示す。なお、図１４では、２回読み出しに設定されたＲＡＭ２００についての構成例であり、これに限定されない。例えばＮ＝４回読み出しに設定されている場合には、データ線ドライバはＸ方向においてＮ×Ｓ＝４×２＝８段に分割される。

図１３の各データ線ドライバ１００Ａ、１００Ｂは、図１４に示すように、それぞれが、データ線ドライバ１００Ａ１（広義には第１の細分割データ線ドライバ）及び１００Ａ２、データ線ドライバ１００Ｂ１（広義には第２の細分割データ線ドライバ）及び１００Ｂ２（広義には第３又は第Ｓの細分割データ線ドライバ）に分割されている。そして、データ線駆動セル１１０Ａ１−Ｒ等はそのＹ方向の長さがＳＣＹ２に設定されている。長さＳＣＹ２は、図１４によるとセンスアンプセル２１１がＧ×２個配列された場合のＹ方向の長さＳＡＹ２に収まるように設定されている。つまり、各データ線駆動セル１１０を形成する際に、図１３に比べてＹ方向に許容される長さが拡大され、レイアウト的に効率の良い設計が可能である。

次に図１４における構成の動作を説明する。例えばワード線ＷＬ１が選択されると、各センスアンプブロック２１０−１、２１０−２、２１０−３、２１０−４等を介して計Ｍビットのデータがデータ線ドライバ１００Ａ１、１００Ａ２、１００Ｂ１、１００Ｂ２の少なくともいずれかに供給される。このとき、例えば、センスアンプブロック２１０−１から出力されるＧビットのデータは、例えばデータ線駆動セル１１０Ａ１−Ｒ及び１１０Ｂ１−Ｒ（広義には共にＲ用データ線駆動セル）に供給される。そして、センスアンプブロック２１０−２から出力されるＧビットのデータは、例えばデータ線駆動セル１１０Ａ２−Ｒ及び１１０Ｂ２−Ｒ（広義には共にＲ用データ線駆動セル）に供給される。なお、この場合、各細分割データ線ドライバ１００Ａ１、１００Ａ２、１００Ｂ１、１００Ｂ２等は、〔Ｍ／（Ｇ×Ｓ）〕個のデータ線駆動セル１１０が設けられる。

このとき、図１１（Ｂ）に示すタイミングチャートと同様に、ワード線ＷＬ１が選択されたときに対応してラッチ信号ＳＬＡ（広義には第１のラッチ信号）が立ち下がる。そして、このラッチ信号ＳＬＡはデータ線駆動セル１１０Ａ１−Ｒを含むデータ線ドライバ１００Ａ１及びデータ線駆動セル１１０Ａ２−Ｒを含むデータ線ドライバ１００Ａ２に供給される。従って、ワード線ＷＬ１の選択によってセンスアンプブロック２１０−１から出力されるＧビットのデータ（メモリセル群ＭＣＳ１１に格納されているデータ）はデータ線駆動セル１１０Ａ１−Ｒにラッチされる。同様に、ワード線ＷＬ１の選択によってセンスアンプブロック２１０−２から出力されるＧビットのデータ（メモリセル群ＭＣＳ１２に格納されているデータ）はデータ線駆動セル１１０Ａ２−Ｒにラッチされる。

センスアンプブロック２１０−３、２１０−４についても上記と同様であり、データ線駆動セル１１０Ａ１−Ｇ（広義にはＧ用データ線駆動セル）にはメモリセル群ＭＣＳ１３に格納されているデータがラッチされ、データ線駆動セル１１０Ａ２−Ｇ（広義にはＧ用データ線駆動セル）にはメモリセル群ＭＣＳ１４に格納されているデータがラッチされる。

また、ワード線ＷＬ２が選択される場合は、ワード線ＷＬ２の選択に対応してラッチ信号ＳＬＢが（広義には第Ｎのラッチ信号）立ち下がる。そして、このラッチ信号ＳＬＢはデータ線駆動セル１１０Ｂ１−Ｒを含むデータ線ドライバ１００Ｂ１及びデータ線駆動セル１１０Ｂ２−Ｒを含むデータ線ドライバ１００Ｂ２に供給される。従って、ワード線ＷＬ２の選択によってセンスアンプブロック２１０−１から出力されるＧビットのデータ（メモリセル群ＭＣＳ２１に格納されているデータ）はデータ線駆動セル１１０Ｂ１−Ｒにラッチされる。同様に、ワード線ＷＬ２の選択によってセンスアンプブロック２１０−２から出力されるＧビットのデータ（メモリセル群ＭＣＳ２２に格納されているデータ）はデータ線駆動セル１１０Ｂ２−Ｒにラッチされる。

ワード線ＷＬ２の選択においても、センスアンプブロック２１０−３、２１０−４については上記と同様であり、データ線駆動セル１１０Ｂ１−Ｇにはメモリセル群ＭＣＳ２３に格納されているデータがラッチされ、データ線駆動セル１１０Ｂ２−Ｇにはメモリセル群ＭＣＳ２４に格納されているデータがラッチされる。データ線駆動セル１１０Ａ１−ＢはＢ用サブピクセルのデータがラッチされるＢ用データ線駆動セルである。

なお、各データ線ドライバ１００Ａ１、１００Ａ２等はＹ方向（広義には第２の方向）に沿ってＲ用データ線駆動セル、Ｇ用データ線駆動セル、Ｂ用データ線駆動セルが配列されている。

このようにデータ線ドライバ１００Ａ、１００Ｂが分割された場合において、ＲＡＭ２００に格納されるデータを図１５（Ｂ）に示す。図１５（Ｂ）に示すようにＲＡＭ２００には、Ｙ方向に沿ってＲ用サブピクセルデータ、Ｒ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータ、Ｂ用サブピクセルデータ・・・という順番でデータが格納される。一方、図１３のような構成の場合には、図１５（Ａ）に示すようにＲＡＭ２００には、Ｙ方向に沿ってＲ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータ、Ｒ用サブピクセルデータ・・・という順番でデータが格納される。

なお、図１３では長さＳＡＹは６つのセンスアンプセル２１１に示されているが、これに限定されない。例えば、階調度が８ビットの場合には長さＳＡＹは８つのセンスアンプセル２１１の長さに相当する。

また、図１４では一例として各データ線ドライバ１００Ａ、１００ＢをそれぞれＳ＝２分割する構成が示されているが、これに限定されない。例えばＳ＝３分割でも良いし、Ｓ＝４分割でも良い。そして、例えばデータ線ドライバ１００ＡをＳ＝３分割した場合、３分割されたものに同じラッチ信号ＳＬＡを供給するようにすればよい。また、１Ｈ期間内読み出し回数Ｎと等しい分割数Ｓの変形例として、Ｓ＝３分割した場合には、それぞれをＲ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータのドライバとすることができる。その構成を図１６に示す。図１６では、３つに分割されたデータ線ドライバ１０１Ａ１（広義には第１の細分割データ線ドライバ）、１０１Ａ２（広義には第２の細分割データ線ドライバ）、１０１Ａ３が示されている。データ線ドライバ１０１Ａ１は、データ線駆動セル１１１Ａ１（広義には第３又は第Ｓの細分割データ線ドライバ）を含み、データ線ドライバ１０１Ａ２は、データ線駆動セル１１１Ａ２を含み、データ線ドライバ１０１Ａ３は、データ線駆動セル１１１Ａ３を含む。

そして、ワード線ＷＬ１の選択に対応してラッチ信号ＳＬＡが立ち下がる。前述と同様にラッチ信号ＳＬＡは、各データ線ドライバ１０１Ａ１、１０１Ａ２、１０１Ａ３に供給される。

このようにすると、ワード線ＷＬ１の選択によって、メモリセル群ＭＣＳ１１に格納されているデータが例えばＲ用サブピクセルデータとしてデータ線駆動セル１１１Ａ１（広義にはＲ用データ線駆動セル）に格納される。同様にメモリセル群ＭＣＳ１２に格納されているデータが例えばＧ用サブピクセルデータとしてデータ線駆動セル１１１Ａ２（広義にはＧ用データ線駆動セル）に格納され、メモリセル群ＭＣＳ１３に格納されているデータが例えばＢ用サブピクセルデータとしてデータ線駆動セル１１１Ａ３（広義にはＢ用データ線駆動セル）に格納される。

従って、図１５（Ａ）のようにＲＡＭ２００に書き込まれるデータをＹ方向でＲ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータという順番に配列することができる。この場合も、各データ線ドライバ１０１Ａ１、１０１Ａ２、１０１Ａ３をさらにＳ分割することができる。

３．ＲＡＭ
３．１．メモリセルの構成
各メモリセルＭＣは例えばＳＲＡＭ（Static-Random-Access-Memory）で構成することができる。図１７（Ａ）にメモリセルＭＣの回路の一例を示す。また、図１７（Ｂ）及び図１７（Ｃ）にメモリセルＭＣのレイアウトの一例を示す。

図１７（Ｂ）は横型セルのレイアウト例であり、図１７（Ｃ）は縦型セルのレイアウト例である。ここで横型セルは図１７（Ｂ）に示すように、各メモリセルＭＣ内においてワード線ＷＬの長さＭＣＹがビット線ＢＬ、／ＢＬの長さＭＣＸよりも長いセルである。一方、縦型セルは図１７（Ｃ）に示すように、各メモリセルＭＣ内においてビット線ＢＬ、／ＢＬの長さＭＣＸの方がワード線ＷＬの長さＭＣＹよりも長いセルである。なお図１７（Ｃ）では、ポリシリコン層にて形成されるサブワード線ＳＷＬと金属層で形成されたメインワード線ＭＷＬとが示されているが、メインワード線ＭＷＬを裏打ちとして使用している。

図１８は、横型セルＭＣとセンスアンプセル２１１との関係を示している。図１７（Ｂ）に示す横型セルＭＣは、図１８に示すようにビット線対ＢＬ、／ＢＬがＸ方向に沿って配列される。よって、横型セルＭＣの長手辺の長さＭＣＹがＹ方向長さとなる。一方、センスアンプセル２１１も、回路レイアウト上、図１８に示すようにＹ方向にて所定の長さＳＡＹ３を要する。よって、横型セルの場合には、図１８の通り、一つのセンスアンプセル２１１に１ビット分のメモリセルＭＣ（Ｘ方向ではＰＹ個）を配置し易い。従って、前記式にて説明したように、１Ｈ期間内に各ＲＡＭ２００から読み出される総ビット数をＭとした場合、図１９に示すように、ＲＡＭ２００のＹ方向にはＭ個のメモリセルＭＣを配列すればよい。図１３〜図１６にて、ＲＡＭ２００がＹ方向にてＭ個のメモリセルＭＣとＭ個のセンスアンプセル２１１とを有する例は、横型セルを用いた場合に適用できる。なお、図１９に示すような横型セルの場合であって、１Ｈ期間に異なるワード線ＷＬを２回選択して読み出しが行われる場合には、ＲＡＭ２００のＸ方向に配列されるメモリセルＭＣの数は、ピクセル数ＰＹ×読み出し回数（２回）である。ただし、横型のメモリセルＭＣのＸ方向の長さＭＣＸは比較的短いので、Ｘ方向に配列されるメモリセルＭＣの個数が増えても、ＲＡＭ２００のＸ方向のサイズが大きくならない。

なお、横型セルを用いることの利点として、ＲＡＭ２００のＹ方向の長さＭＣＹの自由度が増えることである。横型セルの場合、Ｙ方向長さは調整可能であるので、Ｙ方向とＸ方向の各長さの比率として、２：１または１．５：１などのセルレイアウトを用意しておくことができる。この場合、Ｙ方向に配列する横型セルの個数を例えば１００個とした場合に、上記比率によってＲＡＭ２００のＹ方向長さＭＣＹを種々設計できる利点がある。これに対して、図１７（Ｃ）に示す縦型セルを用いると、センスアンプセル２１１のＹ方向の個数によって、ＲＡＭ２００のＹ方向長さＭＣＹが支配的となり、自由度は少ない。

３．２．複数の縦型セルに対するセンスアンプの共用
図２１（Ａ）に示すようにセンスアンプセル２１１のＹ方向の長さＳＡＹ３は、縦型のメモリセルＭＣの長さＭＣＹよりも十分に大きい。このため、ワード線ＷＬを選択する際に、一つのセンスアンプセル２１１に対して１ビット分のメモリセルＭＣを対応させるレイアウトでは、効率が悪い。

そこで、図２１（Ｂ）に示すように、ワード線ＷＬの選択において、一つのセンスアンプセル２１１に対して複数ビット分（例えば２ビット）のメモリセルＭＣを対応させる。これにより、センスアンプセル２１１の長さＳＡＹ３とメモリセルＭＣの長さＭＣＹの差を問題とせずに、効率的にメモリセルＭＣをＲＡＭ２００に配列することができる。

図２１（Ｂ）によると、選択型センスアンプＳＳＡは、センスアンプセル２１１と、スイッチ回路２２０と、スイッチ回路２３０を含む。選択型センスアンプＳＳＡには、ビット線対ＢＬ、／ＢＬが例えば２組接続されている。

スイッチ回路２２０は、選択信号ＣＯＬＡ（広義にはセンスアンプ用選択信号）に基づいて、一方の組のビット線対ＢＬ、／ＢＬをセンスアンプセル２１１に接続する。同様にスイッチ回路２３０は、選択信号ＣＯＬＢに基づいて、他方の組のビット線対ＢＬ、／ＢＬをセンスアンプセル２１１に接続する。なお、選択信号ＣＯＬＡ、ＣＯＬＢは、例えばその信号レベルが排他的に制御される。具体的には、選択信号ＣＯＬＡがスイッチ回路２２０をアクティブに設定する信号に設定された場合には、選択信号ＣＯＬＢはスイッチ回路２３０をノンアクティブに設定する信号に設定される。即ち、選択型センスアンプＳＳＡは例えば２組のビット線対ＢＬ、／ＢＬによって供給される２ビット（広義にはＮビット）のデータのうちのいずれか１ビットのデータを選択して対応するデータを出力する。

図２２に選択型センスアンプＳＳＡが設けられたＲＡＭ２００を示す。図２２では、一例として、１Ｈ期間に２回（広義にはＮ回）読み出しを行う場合であり、例えば階調度のＧビットが６ビットである場合の構成が示されている。このような場合、ＲＡＭ２００には、図２３に示すようにＭ個の選択型センスアンプＳＳＡが設けられる。従って、１回のワード線ＷＬの選択によってデータ線ドライバ１００に供給されるデータは計Ｍビットである。これに対して、図２３のＲＡＭ２００にはメモリセルＭＣがＹ方向においてＭ×２個配列されている。そして、Ｘ方向では、図１９の場合とは異なり、ピクセル数ＰＹと同じ個数のメモリセルＭＣが配列されている。図２３のＲＡＭ２００では、選択型センスアンプＳＳＡに２組のビット線対ＢＬ、／ＢＬが接続されているため、ＲＡＭ２００のＸ方向に配列されるメモリセルＭＣの数はピクセル数ＰＹと同じ個数でよい。

これにより、メモリセルＭＣの長さＭＣＸが長さＭＣＹより長い縦型セルの場合では、Ｘ方向に配列されるメモリセルＭＣの個数を減ずることで、ＲＡＭ２００のＸ方向のサイズを大きくならないようにすることができる。

３．３．縦型メモリセルからの読み出し動作
次に図２２に示す縦型メモリセルが配列されたＲＡＭ２００の動作を説明する。このＲＡＭ２００に対する読み出しの制御方法は例えば２つあり、まずその一つを図２４（Ａ）、図２４（Ｂ）のタイミングチャートを用いて説明する。

図２４（Ａ）のＢ１に示すタイミングで選択信号ＣＯＬＡがアクティブに設定され、Ｂ２に示すタイミングでワード線ＷＬ１が選択される。このとき、選択信号ＣＯＬＡがアクティブであるため、選択型センスアンプＳＳＡはＡ側のメモリセルＭＣ、つまりメモリセルＭＣ−１Ａのデータを検出して出力する。そして、Ｂ３のタイミングでラッチ信号ＳＬＡが立ち下がると、データ線駆動セル１１０Ａ−Ｒは、メモリセルＭＣ−１Ａに格納されているデータをラッチする。

また、Ｂ４のタイミングで選択信号ＣＯＬＢがアクティブに設定され、Ｂ５に示すタイミングでワード線ＷＬ１が選択される。このとき、選択信号ＣＯＬＢがアクティブであるため、選択型センスアンプＳＳＡはＢ側のメモリセルＭＣ、つまりメモリセルＭＣ−１Ｂのデータを検出して出力する。そして、Ｂ６のタイミングでラッチ信号ＳＬＢが立ち下がると、データ線駆動セル１１０Ｂ−Ｒは、メモリセルＭＣ−１Ｂに格納されているデータをラッチする。なお、図２４（Ａ）では、２回読み出しのうち、２回ともワード線ＷＬ１が選択される。

これにより、１Ｈ期間の２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。

また、図２４（Ｂ）には、ワード線ＷＬ２が選択される場合のタイミングチャートが示されている。動作は上記と同様であり、その結果、ワード線ＷＬ２がＢ７やＢ８に示すように選択される場合には、メモリセルＭＣ−２Ａのデータがデータ線駆動セル１１０Ａ−Ｒにラッチされ、メモリセルＭＣ−２Ｂのデータがデータ線駆動セル１１０Ｂ−Ｒにラッチされる。

これにより、図２４（Ａ）の１Ｈ期間とは異なる１Ｈ期間での２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。

このような読み出し方法に対して、ＲＡＭ２００の各メモリセルＭＣには、図２５に示すようにデータが格納される。例えば、データＲＡ−１〜ＲＡ−６はデータ線駆動セル１１０Ａ−Ｒに供給するためのＲ画素の６ビットのデータであり、データＲＢ−１〜ＲＢ−６はデータ線駆動セル１１０Ｂ−Ｒに供給するためのＲ画素の６ビットのデータである。

図２５に示すように、例えばワード線ＷＬ１に対応するメモリセルＭＣには、Ｙ方向に沿って、データＲＡ−１（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−１（データ線ドライバ１００Ｂがラッチするためのデータ）、ＲＡ−２（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−２（データ線ドライバ１００Ｂがラッチするためのデータ）、ＲＡ−３（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−３（データ線ドライバ１００Ｂがラッチするためのデータ）・・という順番で格納される。即ち、ＲＡＭ２００には、Ｙ方向に沿って（データ線ドライバ１００Ａがラッチするためのデータ）と（データ線ドライバ１００Ｂがラッチするためのデータ）が交互に格納される。

なお、図２４（Ａ）、図２４（Ｂ）に示す読み出し方法は、１Ｈ期間に２回読み出しを行うが、１Ｈ期間に同一のワード線ＷＬが選択される。

上記には、１回のワード線の選択において選択されるメモリセルＭＣのうち、各選択型センスアンプＳＳＡは２個のメモリセルＭＣからデータを受ける内容が開示されているが、これに限定されない。例えば、１回のワード線の選択において選択されるメモリセルＭＣのうち、各選択型センスアンプＳＳＡがＮ個のメモリセルＭＣからＮビットのデータを受けるような構成でも良い。その場合には、選択型センスアンプＳＳＡは、同一のワード線の１回目の選択の際には、第１〜第ＮのメモリセルＭＣのＮ個のメモリセルＭＣのうち、第１のメモリセルＭＣから受ける１ビットのデータを選択する。また、選択型センスアンプＳＳＡはＫ（１≦Ｋ≦Ｎ）回目のワード線の選択の際には、第ＫのメモリセルＭＣから受ける１ビットのデータを選択する。

図２４（Ａ）及び図２４（Ｂ）の変形例として、１Ｈ期間にＮ回選択される同一のワード線ＷＬをＪ（Ｊは２以上の整数）本選択し、１Ｈ期間にＲＡＭ２００よりデータが読み出される回数を（Ｎ×Ｊ）回とすることができる。つまり、Ｎ＝２，Ｊ＝２とすると、図２４（Ａ）及び図２４（Ｂ）に示す４回のワード線選択が同一水平走査期間１Ｈ内に実施される。すなわち、１Ｈ期間内にワード線ＷＬ１を２回、ワード線ＷＬ２を２回選択することで、Ｎ＝４回読出しする方法である。

この場合には、ＲＡＭブロック２００の各々は、１回のワード線の選択において、Ｍ（Ｍは２以上の整数）ビットのデータを出力し、Ｍの値は、表示パネル１０の複数のデータ線ＤＬの本数をＤＬＮ、各データ線に対応する各画素の階調ビット数をＧ、ＲＡＭブロック２００のブロック数をＢＮＫと定義した場合に以下の式で与えられる。

次にもう一つの制御方法を図２６（Ａ）及び図２６（Ｂ）を用いて説明する。

図２６（Ａ）のＣ１に示すタイミングで選択信号ＣＯＬＡがアクティブに設定され、Ｃ２に示すタイミングでワード線ＷＬ１が選択される。これにより図２２のメモリセルＭＣ−１Ａ及びＭＣ−１Ｂが選択される。このとき、選択信号ＣＯＬＡがアクティブであるため、選択型センスアンプＳＳＡはＡ側のメモリセルＭＣ（広義には第１のメモリセル）、つまりメモリセルＭＣ−１Ａのデータを検出して出力する。そして、Ｃ３のタイミングでラッチ信号ＳＬＡが立ち下がると、データ線駆動セル１１０Ａ−Ｒは、メモリセルＭＣ−１Ａに格納されているデータをラッチする。

また、Ｃ４に示すタイミングでワード線ＷＬ２が選択され、メモリセルＭＣ−２Ａ及びＭＣ−２Ｂが選択される。このとき、選択信号ＣＯＬＡはアクティブであるため、選択型センスアンプＳＳＡはＡ側のメモリセルＭＣ、つまりメモリセルＭＣ−２Ａのデータを検出して出力する。そして、Ｃ５のタイミングでラッチ信号ＳＬＢが立ち下がると、データ線駆動セル１１０Ｂ−Ｒは、メモリセルＭＣ−２Ａに格納されているデータをラッチする。

これにより、１Ｈ期間の２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。

また、図２６（Ａ）で示される１Ｈ期間とは異なる１Ｈ期間での読み出しを図２６（Ｂ）を用いて説明する。図２６（Ｂ）のＣ６に示すタイミングで選択信号ＣＯＬＢがアクティブに設定され、Ｃ７に示すタイミングでワード線ＷＬ１が選択される。これにより図２２のメモリセルＭＣ−１Ａ及びＭＣ−１Ｂが選択される。このとき、選択信号ＣＯＬＢがアクティブであるため、選択型センスアンプＳＳＡはＢ側のメモリセルＭＣ（広義には第１〜第Ｎのメモリセルのうちの第１のメモリセルと異なるメモリセル）、つまりメモリセルＭＣ−１Ｂのデータを検出して出力する。そして、Ｃ８のタイミングでラッチ信号ＳＬＡが立ち下がると、データ線駆動セル１１０Ａ−Ｒは、メモリセルＭＣ−１Ｂに格納されているデータをラッチする。

また、Ｃ９に示すタイミングでワード線ＷＬ２が選択され、メモリセルＭＣ−２Ａ及びＭＣ−２Ｂが選択される。このとき、選択信号ＣＯＬＢはアクティブであるため、選択型センスアンプＳＳＡはＢ側のメモリセルＭＣ、つまりメモリセルＭＣ−２Ｂのデータを検出して出力する。そして、Ｃ１０のタイミングでラッチ信号ＳＬＢが立ち下がると、データ線駆動セル１１０Ｂ−Ｒは、メモリセルＭＣ−２Ｂに格納されているデータをラッチする。

これにより、図２６（Ａ）の１Ｈ期間とは異なる１Ｈ期間での２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。

このような読み出し方法に対して、ＲＡＭ２００の各メモリセルＭＣには、図２７に示すようにデータが格納される。例えば、データＲＡ−１Ａ〜ＲＡ−６Ａ及びデータＲＡ−１Ｂ〜ＲＡ−６Ｂはデータ線駆動セル１１０Ａ−Ｒに供給するためのＲ用サブピクセルのための６ビットのデータである。データＲＡ−１Ａ〜ＲＡ−６Ａは図２６（Ａ）に示す１Ｈ期間におけるＲ用サブピクセルデータであり、データＲＡ−１Ｂ〜ＲＡ−６Ｂは図２６（Ｂ）に示す１Ｈ期間におけるＲ用サブピクセルデータである。

また、データＲＢ−１Ａ〜ＲＢ−６Ａ及びデータＲＢ−１Ｂ〜ＲＢ−６Ｂはデータ線駆動セル１１０Ｂ−Ｒに供給するためのＲ用サブピクセルのための６ビットのデータである。データＲＢ−１Ａ〜ＲＢ−６Ａは図２６（Ａ）に示す１Ｈ期間におけるＲ用サブピクセルデータであり、データＲＢ−１Ｂ〜ＲＢ−６Ｂは図２６（Ｂ）に示す１Ｈ期間におけるＲサブピクセルデータである。

図２７に示すように、ＲＡＭ２００には、Ｘ方向に沿ってデータＲＡ−１Ａ（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−１Ａ（データ線ドライバ１００Ｂがラッチするためのデータ）という順番に各メモリセルＭＣに格納される。

また、ＲＡＭ２００には、Ｙ方向に沿って、データＲＡ−１Ａ（図２６（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）、データＲＡ−１Ｂ（図２６（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）、データＲＡ−２Ａ（図２６（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）、データＲＡ−２Ｂ（図２６（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）・・という順番で格納される。即ち、ＲＡＭ２００には、Ｙ方向に沿って、ある１Ｈ期間にデータ線ドライバ１００Ａにラッチされるデータと、その１Ｈ期間とは異なる他の１Ｈ期間にデータ線ドライバ１００Ａにラッチされるデータとが、交互に格納される。

なお図２６（Ａ）、図２６（Ｂ）に示す読み出し方法は、１Ｈ期間に２回読み出しを行うが、１Ｈ期間に異なるワード線ＷＬが選択される。そして、１垂直期間（つまり、１フレーム期間）に同一のワード線が２回選択される。これは、選択型センスアンプＳＳＡが２組のビット線対ＢＬ、／ＢＬを接続するからである。従って、選択型センスアンプＳＳＡに３組又はそれ以上のビット線ＢＬ、／ＢＬが接続される場合には、１垂直期間に同一のワード線が３回又はそれ以上の回数だけ選択されることになる。

なお、本実施形態では、上述されたワード線ＷＬの制御は、例えば図４のワード線制御回路２２０によって制御される。

３．４．データ読み出し制御回路の配置
図２０は、図１７（Ｂ）の横型セルを用いて構成された２つのＲＡＭ２００内に設けられた２つのメモリセルアレイ２００Ａ，２００Ｂとその周辺回路を示している。

図２０は、図３（Ａ）に示すように、２つのＲＡＭ２００が隣接している例のブロック図である。２つのメモリセルアレイ２００Ａ，２００Ｂの各一つに専用の回路として、ローデコーダ（広義にはワード線制御回路）１５０と、出力回路１５４と、ＣＰＵライト／リード回路１５８が設けられている。また、２つのメモリセルアレイ２００Ａ，２００Ｂに共用の回路として、ＣＰＵ／ＬＣＤ制御回路１５２と、カラムデコーダ１５６が設けられている。

そして、ローデコーダ１５０は、ＣＰＵ／ＬＣＤ制御回路１５２からの信号に基づいて、ＲＡＭ２００Ａ及び２００Ｂのワード線ＷＬを制御する。２つのメモリセルアレイ２００Ａ，２００Ｂの各々からのＬＣＤ側へのデータ読み出し制御は、ローデコーダ１５０及びＣＰＵ／ＬＣＤ制御回路１５２により行なわれるので、ローデコーダ１５０及びＣＰＵ／ＬＣＤ制御回路１５２が広義のデータ読み出し制御回路となる。ＣＰＵ／ＬＣＤ制御回路１５２は例えば外部のホストの制御に基づいて、２つのローデコーダ１５０、２つの出力回路１５４、２つのＣＰＵライト／リード回路１５８、一つのカラムデコーダ１５６を制御する。

２つのＣＰＵライト／リード回路１５８はＣＰＵ／ＬＣＤ制御回路１５２からの信号に基づいて、ホスト側からのデータをメモリセルアレイ２００Ａ，２２０Ｂに書き込んだり、メモリセルアレイ２００Ａ，２００Ｂに格納されているデータを読み出して例えばホスト側に出力する制御を行ったりする。カラムデコーダ１５６は、ＣＰＵ／ＬＣＤ制御回路１５２からの信号に基づいて、メモリセルアレイ２００Ａ，２００Ｂのビット線ＢＬ、／ＢＬの選択制御を行う。

なお、出力回路１５４は、上述したように１ビットのデータがそれぞれ入力される複数のセンスアンプ２１１を含み、１Ｈ期間内に異なる例えば２本のワード線ＷＬの選択によって各メモリセルアレイ２００Ａ，２００Ｂから出力されるＭビットのデータをデータ線ドライバ１００に出力する。また、図３（Ａ）のように４つのＲＡＭ２００を有する場合、２つのＣＰＵ／ＬＣＤ制御回路１５２は、図１０に示す同一のワード線制御信号ＲＡＣに基づいて４つのカラムデコーダ１５６を制御する結果、４つのメモリセルアレイでは同一カラムアドレスのワード線ＷＬが同時に選択される。

このように、１Ｈ期間に各メモリセルアレイ２００Ａ，２００Ｂから例えば２回読み出しを行なうことで、１回当たりの読み出しビットＭが減少するので、カラムデコーダ１５６及びＣＰＵライト／リード回路１５８のサイズは半減する。さらに、図３（Ａ）に示すように、２つのＲＡＭ２００が隣接している場合には、図２０に示すように２つのメモリセルアレイ２００Ａ，２００ＢにＣＰＵ／ＬＣＤ制御回路１５２及びカラムデコーダ１５６を共用できるので、これによってもＲＡＭ２００のサイズを小さくできる。

また、図１７（Ｂ）に示す横型セルの場合、図１９に示すように各ワード線ＷＬ１，ＷＬ２に接続されるメモリセルＭＣの数はＭ個と少なくなるので、ワード線の配線容量は比較的小さい。よって、ワード線をメインワード線及びサブワード線にて階層化する必要もない。

４．変形例
図２８に本実施形態に係る変形例を示す。例えば図１１（Ａ）では、データ線ドライバ１００Ａ及び１００ＢがＸ方向に分割されている。そして、各データ線ドライバ１００Ａ、１００Ｂにはそれぞれ、カラー表示の場合、Ｒ用サブピクセルのデータ線駆動セル、Ｇ用サブピクセルのデータ線駆動セル、Ｂ用サブピクセルのデータ線駆動セルが設けられている。

これに対して、図２８の変形例では、データ線ドライバ１００−Ｒ（広義には第１の分割データ線ドライバ）、１００−Ｇ（広義には第２の分割データ線ドライバ）、１００−Ｂ（広義には第３の分割データ線ドライバ）の３つがＸ方向に分割されている。そして、データ線ドライバ１００−Ｒには、複数のＲ用サブピクセルのデータ線駆動セル１１０−Ｒ１、１１０−Ｒ２・・（広義にはＲ用データ線駆動セル）が設けられ、データ線ドライバ１００−Ｇには、複数のＧ用サブピクセルのデータ線駆動セル１１０−Ｇ１、１１０−Ｇ２・・（広義にはＧ用データ線駆動セル）が設けられている。同様にしてデータ線ドライバ１００−Ｂには、複数のＢ用サブピクセルのデータ線駆動セル１１０−Ｂ１、１１０−Ｂ２・・（広義にはＢ用データ線駆動セル）が設けられている。

そして、図２８の変形例では、１Ｈ期間に３回（広義にはＮ回、Ｎは３の倍数）読み出しが行われる。例えば、ワード線ＷＬ１が選択されると、それに応じて、データ線ドライバ１００−ＲがＲＡＭ２００から出力されるデータをラッチする。これにより、例えばメモリセル群ＭＣＳ３１に格納されているデータがデータ線駆動セル１１０−Ｒ１にラッチされる。

また、ワード線ＷＬ２が選択されると、それに応じて、データ線ドライバ１００−ＧがＲＡＭ２００から出力されるデータをラッチする。これにより、例えばメモリセル群ＭＣＳ３２に格納されているデータがデータ線駆動セル１１０−Ｇ１にラッチされる。

また、ワード線ＷＬ３が選択されると、それに応じて、データ線ドライバ１００−ＢがＲＡＭ２００から出力されるデータをラッチする。これにより、例えばメモリセル群ＭＣＳ３３に格納されているデータがデータ線駆動セル１１０−Ｂ１にラッチされる。

メモリセル群ＭＣＳ３４、ＭＣＳ３５、ＭＣＳ３６についても上記と同様であり、それぞれが、図２８に示すようにデータ線駆動セル１１０−Ｒ２、１１０−Ｇ２、１１０−Ｂ２のいずれかに格納されている。

図２９は、この３回読み出しによる動作のタイミングチャートを示す図である。図２９のＤ１のタイミングでワード線ＷＬ１が選択され、Ｄ２のタイミングでデータ線ドライバ１００−ＲがＲＡＭ２００からのデータをラッチする。これにより、上記のようにワード線ＷＬ１の選択により出力されるデータがデータ線ドライバ１００−Ｒにラッチされる。

また、Ｄ３のタイミングでワード線ＷＬ２が選択され、Ｄ４のタイミングでデータ線ドライバ１００−ＧがＲＡＭ２００からのデータをラッチする。これにより、上記のようにワード線ＷＬ２の選択により出力されるデータがデータ線ドライバ１００−Ｇにラッチされる。

また、Ｄ５のタイミングでワード線ＷＬ３が選択され、Ｄ６のタイミングでデータ線ドライバ１００−ＢがＲＡＭ２００からのデータをラッチする。これにより、上記のようにワード線ＷＬ３の選択により出力されるデータがデータ線ドライバ１００−Ｂにラッチされる。

上記のように動作する場合、ＲＡＭ２００のメモリセルＭＣには、図３０に示すようにデータが格納される。例えば、図３０のデータＲ１−１は、Ｒ用サブピクセルが６ビットの階調度である場合のその１ビットのデータを示し、例えば１つのメモリセルＭＣに格納される。

例えば図２８のメモリセル群ＭＣＳ３１には、データＲ１−１〜Ｒ１−６が格納され、メモリセル群ＭＣＳ３２には、データＧ１−１〜Ｇ１−６が格納され、メモリセル群ＭＣＳ３３には、データＢ１−１〜Ｂ１−６が格納される。同様にして、メモリセル群ＭＣＳ３３〜ＭＣＳ３６には、図３０に示すようにデータＲ２−１〜Ｒ２−６、Ｇ２−１〜Ｇ２−６、Ｂ２−１〜Ｂ２−６が格納される。

例えば、メモリセル群ＭＣＳ３１〜ＭＣＳ３３に格納されるデータを１ピクセルのデータとみなすことができ、メモリセル群ＭＣＳ３４〜ＭＳＣ３６に格納されるデータに対応するデータ線とは異なるデータ線を駆動するためのデータである。従って、ＲＡＭ２００には、Ｙ方向に沿って１ピクセル毎のデータを順に書き込むことができる。

また、表示パネル１０に設けられている複数のデータ線のうち、例えばＲ用サブピクセルに対応するデータ線を駆動し、次にＧ用サブピクセルに対応するデータ線を駆動し、そしてＢ用サブピクセルに対応するデータ線を駆動する。これにより、１Ｈ期間に３回読み出しを行った場合に各回の読み出しにおいて遅延が生じても、例えばＲ用サブピクセルに対応するデータ線が全て駆動されているので、遅延によって表示されない領域の面積が小さくなる。従って、ちらつき等の表示劣化を緩和することができる。

なお、変形例では、３分割による形態が一例として示されているが、これに限定されない。Ｎが３の倍数である場合には、Ｎ個の分割データ線ドライバのうち、（１／３）個の分割データ線ドライバが第１群の分割データ線ドライバに相当し、さらに（１／３）個の分割データ線ドライバが第２群の分割データ線ドライバに相当し、残りの（１／３）個の分割データ線ドライバが第３群の分割データ線ドライバに相当する。

５．本実施形態の効果
図１（Ａ）の表示ドライバ２０にＲＡＭ２００をレイアウトする際に、ＲＡＭ２００のＹ方向の長さがＲＹに設定されたとする。この場合、ＲＡＭ２００は１回のワード線選択によってＭビットのデータを出力する。Ｍビットのデータをラッチするためにデータ線ドライバ１００を設計した場合、例えば図４５（Ａ）に示すようにそのＹ方向の長さがＤＤＹ１になったとする。この場合、ＲＡＭ２００の長さＲＹよりもデータ線ドライバ１００の長さＤＤＹ１が長く、図３（Ａ）に示す長さＩＣＹにデータ線ドライバ１００を納めることができない。

このＭビットのビット数が表示パネルの高解像度化等に伴って増大した場合にはさらにデータ線ドライバ１００の長さＤＤＹ１は長くなる。

これに対して本実施形態では、図４５（Ｂ）に示すように、データ線ドライバ１００を分割し、Ｎ個の分割データ線ドライバ１００−１〜１００−Ｎでデータ線ドライバ１００を構成することができる。これにより、Ｍビットのビット数が増加しても、データ線ドライバ１００を図３（Ａ）の表示ドライバ２０の幅ＩＣＹに納めることが可能である。即ち、データ線ドライバ１００のレイアウトを柔軟に行うことができ、表示ドライバ２０等に効率よくレイアウトすることができる。

また、上述のように本実施形態では、１Ｈ期間に複数回の読み出しをＲＡＭ２００に対して行う。そのため、上述されたように、１ワード線あたりのメモリセルＭＣの数を少なくすることや、データ線ドライバ１００の分割化が可能となる。例えば１Ｈ期間の読み出し回数を調整することで１ワード線に対応するメモリセルＭＣの配列数を調整できるので、ＲＡＭ２００のＸ方向の長さＲＸ及びＹ方向の長さＲＹを適宜に調整することができる。また、１Ｈ期間の読み出し回数を調整することでデータ線ドライバ１００の分割数も変更できる。

また、対象となる表示パネル１０の表示領域１２に設けられたデータ線の数に応じて、データ線ドライバ１００及びＲＡＭ２００のブロック数を変更したり、各データ線ドライバ１００及びＲＡＭ２００のレイアウトサイズを変更したりすることも容易になる。このため、表示ドライバ２０に搭載される他の回路を考慮した設計が可能となり、表示ドライバ２０の設計コストの削減が可能となる。例えば、対象となる表示パネル１０に変更があり、データ線の数だけ変更された場合、データ線ドライバ１００及びＲＡＭ２００が主に変更の対象となる場合がある。この場合、本実施形態では、データ線ドライバ１００及びＲＡＭ２００のレイアウトサイズを柔軟に設計できるため、他の回路においては従来のライブラリを流用できる場合がある。従って、本実施形態では、限られたスペースを有効に利用することができ、表示ドライバ２０の設計コストを削減できる。

また、図８の比較例の表示ドライバ２４では、ワード線ＷＬが非常に長いため、ＲＡＭ２０５からのデータ読み出しの遅延によるバラツキが生じないようにするために、ある程度の電力を必要とする。また、ワード線ＷＬが非常に長いため、ワード線ＷＬ１本あたりに接続されるメモリセルの数も増大し、ワード線ＷＬに寄生される容量が増大する。この寄生容量の増大に対しては、ワード線ＷＬを分割して制御することで対処可能であるが、そのための回路が別途必要となる。

これに対して、本実施形態では、例えば図１１（Ａ）に示すようにワード線ＷＬ１、ＷＬ２等がＹ方向に沿って延在形成されており、その各々の長さが比較例のワード線ＷＬに比べて十分に短い。そのため、１回のワード線ＷＬ１の選択に要する電力は小さくなる。これにより、１Ｈ期間に複数回読み出しを行った場合にも消費電力の増大を防ぐことができる。

また、図３（Ａ）に示すように例えば、ＲＡＭ２００が４ＢＡＮＫ設けられている場合、ＲＡＭ２００では、図１１（Ｂ）に示すようにワード線を選択する信号や、ラッチ信号ＳＬＡ、ＳＬＢの制御が行われる。これらの信号は、例えば４ＢＡＮＫのそれぞれのＲＡＭ２００に共通に用いられるようにすることができる。

具体的には、例えば図１０に示すようにデータ線ドライバ１００−１〜１００−４には、同じデータ線制御信号ＳＬＣ（データ線ドライバ用制御信号）が供給され、ＲＡＭ２００−１〜２００−４には、同じワード線制御信号ＲＡＣ（ＲＡＭ用制御信号）が供給される。データ線制御信号ＳＬＣは例えば図１１（Ｂ）に示されるラッチ信号ＳＬＡ、ＳＬＢを含み、ＲＡＭ用制御信号ＲＡＣは例えば図１１（Ｂ）に示されるワード線を選択する信号を含む。

これにより、それぞれのＢＡＮＫでＲＡＭ２００のワード線が同じように選択され、データ線ドライバ１００に供給されるラッチ信号ＳＬＡ、ＳＬＢ等が同じように立ち下がる。即ち、１Ｈ期間において、あるＲＡＭ２００のワード線が選択されると同時に、他のＲＡＭ２００のワード線も同時に選択される。このようにして、複数のデータ線ドライバ１００は、複数のデータ線を正常に駆動することができる。

６．ソースドライバ及びＲＡＭブロックの具体例
以下、図３１に示すように、１７６×２２０画素を有するＱＣＩＦ表示に対応のカラー液晶表示パネル１０に使用する表示ドライバ１０を、４分割かつ９０度回転させ、一水平走査期間に２回読み出しするためのデータドライバ１００及びＲＡＭブロック２００について、具体的に説明する。

６．１．ＲＡＭ内蔵データドライバブロック
図３２は、ソースドライバ１００及びＲＡＭブロック２００のブロックを示し、このブロックはワード線が延びる方向Ｙで分割されており、１１ブロックに分割されたＲＡＭ内蔵データドライバブロック３００を有する。一つのＲＡＭブロック２００は図３１に示すようにＹ方向で２２画素分のデータを格納しているため、１１分割された各ＲＡＭ内蔵データドライバブロック３００はＹ方向で２画素分のデータを格納している。

一つのＲＡＭ内蔵データブロック３００は、図３３に示すように、Ｘ方向でＲＡＭ領域３１０とデータドライバ領域３５０とに大別される。ＲＡＭ領域３１０には、メモリセルアレイ３１２とメモリ出力回路３２０が設けられる。データドライバ領域３５０には、ラッチ回路３５２、ＦＲＣ（フレーム・レート・コントローラ）３５４、レベルシフタ３５６、セレクタ３５８、ＤＡＣ（デジタル・アナログ・コンバータ）３６０、出力制御回路３６２、オペアンプ３６４及び出力回路３６６を含んでいる。２画素データ出力用のＲＡＭ内蔵データドライバブロック３００は、１画素データ毎にサブブロック３００Ａ，３００Ｂに分けられる。これら２つのサブブロック３００Ａ，３００Ｂは、境界線を挟んで回路配置がミラー配置となっている。とくに、図３３に示すように、ＤＡＣ３６０の領域では、一画素分のデータをデジタル−アナログ変換する一画素変換領域のＰウェル及びＮウェル構造が、２つのサブブロック３００Ａ，３３０Ｂの境界を挟んでミラー配置されている。この理由は、Ｙ方向の一直線上に、ＤＡＣに必要なスイッチを構成するＮ型及びＰ型トランジスタを配列できるからである。こうして、２つのサブブロック３００Ａ，３３０ＢでＮ型ウェルを共用できるので、ウェル分離領域が少なくなり、Ｙ方向の寸法を圧縮できる。つまり、図１０に示す寸法ＲＹを小さく出来る。

図３４は、図３３に示すＲＡＭ内蔵データドライバブロック３００のＲＡＭ領域３１０を示している。ＲＡＭ領域３１０には、Ｙ方向で２画素分、つまり、２（画素）×３（ＲＧＢ）×６（階調ビット数）＝３６ビット分の３６個のメモリセルＭＣが配列される。本実施形態に用いるメモリセルＭＣは、図３４に示すように、Ｘ方向（ビット線方向）に平行な長辺と、Ｙ方向（ワード線方向）に平行な短辺とを有する長方形である。これにより、Ｙ方向に３６個のメモリセルＭＣを配列した時のＹ方向の高さを小さくでき、もって、図１０に示すＲＡＭブロック２００の高さを小さくできる。

図３３で説明したように、ＲＡＭ内蔵データドライバブロック３００の２つのサブブロック３００Ａ，３００Ｂがミラー配置であることから、各サブブロック３００Ａ，３００Ｂのデータドライバ領域３５０への入力は、図３４の右端に示すように、サブブロック３００Ａ，３００Ｂの境界を挟んで対称となる関係を満足する必要がある。

ここで、１画素を構成する各サブピクセルＲ，Ｇ，Ｂはそれぞれ６ビットであるとすると、１画素は計１８ビットとなり、この１画素１８ビットのデータを、Ｒ０，Ｂ０，Ｇ０，…Ｒ５，Ｂ５，Ｇ５と表記する。図３４の右端に示すように、サブブロック３００Ａでのデータドライバ領域３５０への出力配列は、上からＲ０，Ｇ０，Ｂ０，Ｒ１，…Ｒ５，Ｇ５，Ｂ５の順序となる。一方、サブブロック３００Ｂでのデータドライバ領域３５０への出力配列は、上述した理由から、下からＲ０，Ｇ０，Ｂ０，Ｒ１，…Ｒ５，Ｇ５，Ｂ５の順序となる。つまり、２画素分のデータは、サブブロック３００Ａ，３００Ｂの境界を挟んで対称となる。

一方、ＲＡＭ内蔵データドライバブロック３００のＲＡＭ領域３１０のメモリセルアレイ３１２では、図３４に示すＲＧＢ格納配列順序（つまりデータ読出し配列順序）となっており、データドライバ領域３５０へのデータ出力配列順序とは一致していない。このため、図３４に示すように、メモリ出力回路３２０の領域に並び替え配線領域４１０を確保している。この並べ替え配線領域４１０は、複数のビット線からのデータ読み出し配列順序で入力されたビットデータを、配線により並べ替えて、メモリ出力回路３２０でのビット出力配列順序で出力するものである。

並び替え配線領域４１０については後述するとして、まず、メモリセルアレイ３１２について説明する。図３４に示すように、メモリセルアレイ３１２の右側には、ＲＡＭブロック２００にデータを読み書き制御するホスト機器（図示せず）との間でデータが入出力されるデータ読出し／書き込み回路４００を有する。このデータ読出し／書き込み回路４００には、１回のアクセスで１８ビットのデータが入力または出力される。つまり、一つのＲＡＭ内蔵データドライバブロック３００に２画素分の３６ビットデータを読み書きするには、２回のアクセスが必要となる。

ここで、データ読出し／書き込み回路４００は、図３４に示すように、Ｙ方向で１８個の書き込み駆動セル４０２と、Ｙ方向で１８個のセンスアンプセル４０４とを有する。そして、各書き込み駆動セル４０２は、Ｙ方向（ワード線方向）にて隣接する所定個数（本実施形態では２個）のメモリセルを一メモリセル群とし、その一メモリセル群を構成する２つのメモリセルＭＣのＹ方向の高さと等しい高さを有する。つまり、隣接する２つのメモリセルＭＣで一つの書き込み駆動セル４０２が共用される。同じく、各センスアンプセル４０４も、隣接する２つのメモリセルＭＣのＹ方向の高さと等しい高さを有する。つまり、隣接する２つのメモリセルＭＣで一つのセンスアンプセル４０４が共用される。

例えば、ホスト機器が１画素分のデータをメモリセルアレイ３１２に書き込む時について説明する。図３４にて例えばワード線ＷＬ１が選択されると共に、Ｙ方向に配列された３６個のメモリセルＭＣのうちの例えば偶数番目の１８個のメモリセルＭＣに、１８個の書き込み駆動セル４０２を介して、１画素分のデータＲ０，Ｂ０，Ｇ０，…Ｒ５，Ｂ５，Ｇ５が書き込まれる。次に、同じワード線ＷＬ１が選択され、Ｙ方向に配列された３６個のメモリセルＭＣのうちの例えば奇数番目の１８個のメモリセルＭＣに、１８個の書き込み駆動セル４０２を介して、次の１画素分のデータＲ０，Ｂ０，Ｇ０，…Ｒ５，Ｂ５，Ｇ５が書き込まれる。

このような駆動により、図３４に示すＹ方向で３６個のメモリセルＭＣに２画素分のデータが書き込まれる。ホスト機器へデータを読み出す場合には、書き込み駆動セル４０２に代えてセンスアンプセル４０４が用いられて、書き込みと同じ手順で２回に分けて読み出される。

以上のことから、図３４のＹ方向にて隣接する２つのメモリセルＭＣには、ホスト機器側とのアクセスの制約により、同色でかつ全６ビット中の階調ビット番号が同じ２つのデータ（例えばＲ０，Ｒ０）が入力されることになる。この制約のため、図３４のＹ方向に配列された２画素分３６個のメモリセルＭＣに格納されるデータ配列順序は、図３４の左端に示すデータ出力配列順序と一致しない。図３４に示すＹ方向の３６個のメモリセルＭＣへのデータ格納配列は、並べ替え配線領域４１０での配線交差回数を少なし、並べ替え配線長を短くするために決定されている。

以上により、メモリセルアレイ３１２での複数のビット線ＢＬの配列に従ったデータ読出し配列順序と、メモリ出力回路３２０からのデータ出力配列順序とが異なっている。このため、図３４に示す並び替え配線領域４１０が設けられている。

６．２．メモリ出力回路
並び替え配線領域４１０を有するメモリ出力回路３２０の一例を、図３５を参照して説明する。図３５において、メモリ出力回路３２０は、Ｘ方向にて大別して、センスアンプ回路３２２、バッファ回路３２４及びそれらを制御するコントロール回路３２６を有する。

センスアンプ回路３２２は、ビット線方向（Ｘ方向）にＬ（Ｌは２以上の整数）個、例えばＬ＝２個の第１のセンスアンプセル３２２Ａ、第２のセンスアンプセル３２２Ｂを有し、一水平走査期間内に同時に読み出される２つのビットデータを、第１，第２のセンスアンプセル３２２Ａ，３２２Ｂの異なる一つにそれぞれ入力させる。このため、第１，第２のセンスアンプセル３２２Ａ，３２２Ｂの各々の高さは、Ｘ方向にて隣接するＬ個（Ｌ＝２個）のメモリセルＭＣの高さの範囲内におさめればよく、センスアンプ回路３２２の回路レイアウトの自由度が確保される。

つまり、一つのメモリセルＭＣのＹ方向高さをＭＣＹとし、例えばＬ＝２個の第１のセンスアンプセル３２２Ａ、第２のセンスアンプセル３２２Ｂの各々のＹ方向高さをＳＡＣＹとすると、（Ｌ−１）×ＭＣＹ＜ＳＡＣＹ≦Ｌ×ＭＣＹとすると、集積回路装置のＹ方向高さを所定値以内に確保しながら、センスアンプセルのレイアウトの自由度を確保できる。なお、Ｌは２に限らず、２以上の整数とすることができる。

バッファ回路３２４は、第１のセンスアンプセル３２２Ａの出力を増幅する第１のバッファセル３２４Ａと、第２のセンスアンプセル３２２Ｂの出力を増幅する第２のバッファセル３２４Ｂとを有する。図３５の例では、ワード線選択によりメモリセルＭＣ１から読み出されたデータは、第１のセンスアンプセル３２２Ａで検出され、第１のバッファセル３２４Ａにより増幅されて出力される。同一のワード線選択でメモリセルＭＣ２から読み出されたデータは、第２のセンスアンプセル３２２Ｂで検出され、第２のバッファセル３２４Ｂにより増幅されて出力される。図３６は、第１のセンスアンプセル３２２Ａ及び第１のバッファセル３２４Ａの回路構成の一例を示しており、これらはコントロール回路３２６からの信号ＴＬＴ，ＸＰＣＧＬにより制御されている。

６．３．並べ替え配線領域
本実施形態では、図３４に示す並べ替え配線領域４１０を、図３７に示すように、第２のバッファセル３２４Ｂの領域に配置している。図３７は、図３３に示すサブブロック３００Ａを主として示しており、第１のバッファセル３２４Ａの出力データＲ１〜Ｂ１、Ｒ３〜Ｂ３、Ｒ５〜Ｂ５と、第２のバッファセル３２４Ｂの出力データＲ１〜Ｂ１、Ｒ３〜Ｂ３、Ｒ５〜Ｂ５が示されている。

第１のバッファセル３２４Ａの出力データＲ１〜Ｂ１、Ｒ３〜Ｂ３、Ｒ５〜Ｂ５の出力端子は、金属第二層ＡＬＢでＸ方向に引き出され、ビアを介して金属第三層ＡＬＣによりＹ方向に引き出されて、サブブロック３００Ｂ側に配線される。

第２のバッファセル３２４Ｂの出力データＲ１〜Ｂ１、Ｒ３〜Ｂ３、Ｒ５〜Ｂ５の出力端子は、金属第二層ＡＬＢでＸ方向にわずかに引き出され、ビアを介して金属第三層ＡＬＣによりＹ方向に引き出されて、さらにビアを介して金属第二層ＡＬＢによりＸ方向に引き出されて、メモリ出力回路３２０の出力端子まで接続される。

このように、並べ替え配線領域４１０は、ビット線方向に延びる複数の配線が形成された配線層ＡＬＢと、ワード線方向に延びる複数の配線が形成された配線層ＡＬＣと、両配線層ＡＬＢ，ＡＬＣ間選択的に接続する複数のビアとを有することで、目的とする並べ替え配線を実現している。また、第２のバッファセル３２４Ｂの領域を利用して並べ替えを行うことで、第１，第２のバッファセル３２４Ａ，３２４Ｂからの出力を最短にて並べ替えることができ、配線負荷を低減することができる。

図３８は、図３５とは異なるメモリ出力回路を示しており、図３８ではＹ方向にて第１のセンスアンプセル３２２Ａ，第１のバッファセル３２４Ａ，第２のセンスアンプセル３２４Ｂ，第２のバッファセル３２４Ｂ及びコントロール回路３２６の順で配列している。この場合でも、メモリ出力回路の領域、特に第２のバッファセル３２４Ｂの領域に並べ替え配線領域４１０を配置することができる。

図３９の例では、センスアンプ３２２及びバッファ３２４は、一水平走査期間の読出し回数Ｎに応じて分割されていない。この場合、センスアンプ３２２の前段に第１のスイッチ３２７、バッファ３２４の後段に第２のスイッチ３２８を設けている。第１のスイッチ３２７は、図４０に示すように、カラムアドレス信号ＣＯＬＡ，ＣＯＬＢにより択一的に選択される２つのスイッチ３２７Ａ，３２７Ｂを有する。こうして、２つのメモリセルＭＣに一つのセンスアンプ３２２及び一つのバッファ３２４を共用することができる。第２のスイッチ３２８は、第１のスイッチ３２７同様にしてスイッチングされることで、時分割で送られてくる２つのメモリセルＭＣからのデータを２本の出力線に振り分けて出力することができる。図３９の例においても、メモリ出力回路の領域に並べ替え配線領域４１０を配置することができる。

なお、並べ替え配線領域４１０を設ける原因は、上述の実施形態では、ホスト機器とメモリセルアレイとの間のデータアクセスに起因したメモリセルのレイアウトと、データドライバ中の回路構造のミラー配置との２つの要因であったが、いずれか一方の場合であってもよく、これらに加えて、あるいはこれらとは異なる要因で並べ替えを実施しても良いことは言うまでもない。

６．４．データドライバ、ドライバセルの配置
図４１にデータドライバと、データドライバが含むドライバセルの配置例を示す。図４１に示すように、データドライバブロックは、Ｘ方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂ（第１〜第Ｎの分割データドライバ）を含む。また各データドライバＤＲａ、ＤＲｂは、複数の２２個（広義にはＱ個）のドライバセルＤＲＣ１〜ＤＲＣ２２を含む。

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、１回目の画像データがメモリブロックから読み出されると、図４１に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａをデータ信号出力線に出力する。

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、２回目の画像データがメモリブロックから読み出されると、図４１に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂをデータ信号出力線に出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが２２個の画素に対応する２２本分のデータ信号を出力することで、一水平走査期間に合計で４４個の画素に対応する４４本分のデータ信号が出力されるようになる。

図４１のように、複数のデータドライバＤＲａ、ＤＲｂをＸ方向に沿って配置（スタック）するようにすれば、データドライバの規模の大きさが原因になって集積回路装置のＹ方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＸ方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図４１ではＸ方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

また図４１では、各データドライバＤＲａ、ＤＲｂは、Ｙ方向に沿って並んで配置される２２個（Ｑ個）のドライバセルＤＲＣ１〜ＤＲＣ２２を含む。ここでドライバセルＤＲＣ１〜ＤＲＣ２２の各々は、１画素分の画像データを受ける。そして１画素分の画像データのＤ／Ａ変換を行い、１画素分の画像データに対応するデータ信号を出力する。

そして図４１において、表示パネルのデータ線本数をＤＬＮとし、データドライバブロックのブロック数（ブロック分割数）をＢＮＫとし、一水平走査期間での画像データの読み出し回数をＮとする。

この場合に、Ｙ方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣ２２の個数Ｑは、表示パネルの水平走査方向の画素数をＰＸ、バンク数をＢＮＫ、一水平走査期間の読出し回数をＮとすると、Ｑ＝ＰＸ／（ＢＮＫ×Ｎ）と表すことができる。図４１の場合には、ＰＸ＝１７６、ＢＮＫ＝４、Ｎ＝２であるため、Ｑ＝１７６／（４×２）＝２２個になる。

換言すれば、ＲＧＢカラー表示の場合に、Ｙ方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣ２２の個数Ｑは、一水平走査期間に表示メモリより読み出されるデータのビット数をＭとし、データ線に供給されるデータの階調値をＧビットとすると、Ｑ＝Ｍ／３Ｇと表すことができる。図４１の場合には、Ｍ＝３９６、Ｇ＝６であるため、Ｑ＝３９６／（３×６）＝２２個になる。

また表示パネルのデータ線本数をＤＬＮとし、データ線１本あたりの画像データのビット数をＧとし、メモリブロックのブロック数をＢＮＫとし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＮとする。この場合に、センスアンプブロックＳＡＢに含まれるセンスアンプセル（１ビット分の画像データを出力するセンスアンプ）の個数は、一水平走査期間にメモリセルから読み出されるデータのビット数Ｍと等しく、Ｍ＝（ＤＬＮ×Ｇ）／（ＢＮＫ×Ｎ）と表すことができる。図４１の場合には、ＤＬＮ＝５２８、Ｇ＝６、ＢＮＫ＝４、Ｎ＝２であるため、Ｍ＝（５２８×６）／（４×２）＝３９６個になる。なお個数Ｍは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。また、図３５、図３８のようにビット線方向にＬ＝２個のセンスアンプセルを配列した場合には、ワード線方向に配列されるセンスアンプセルの個数Ｐは、Ｐ＝Ｍ／Ｌ＝（ＤＬＮ×Ｇ）／（ＢＮＫ×Ｎ×Ｌ）＝１９８個となる。

６．５．データドライバブロックのレイアウト
図４２にデータドライバブロックの更に詳細なレイアウト例を示す。図４２では、Ｎ＝２個のデータドライバブロックＤＲａ，ＤＲｂは、１サブピクセル分の画像データに対応するデータ信号を出力する複数のサブピクセルドライバセルＳＤＣ１〜ＳＤＣ１３２を含む。そして、２つのデータドライバブロックの各々では、Ｘ方向（サブピクセルドライバセルの長辺に沿った方向）に沿ってＲ、Ｇ、Ｂに細分割されて、Ｒ，Ｇ，Ｂで各々Ｍ／３Ｇ＝２２個のサブピクセルドライバセルがＹ方向に配置されている。即ちサブピクセルドライバセルＳＤＣ１〜ＳＤＣ１３２がマトリクス配置される。そしてデータドライバブロックの出力線と表示パネルのデータ線とを電気的に接続するためのパッド（パッドブロック）が、データドライバブロックのＹ方向側に配置される。

図４２において、分割データ線ドライバＤＲａのサブピクセルドライバセルＳＤ１，ＳＤ４，ＳＤＣ７，…ＳＤＣ６４は、第１の細分割データ線ドライバに属するＲ用データ駆動セルである。サブピクセルドライバセルＳＤ２，ＳＤ５，ＳＤＣ８，…ＳＤＣ６５は、第２の細分割データ線ドライバに属するＧ用データ駆動セルである。サブピクセルドライバセルＳＤ３，ＳＤ６，ＳＤＣ９，…ＳＤＣ６６は、第Ｓまたは第３の細分割データ線ドライバに属するＢ用データ駆動セルである。

図４２の実施形態は一水平走査期間での読出し回数Ｎ＝２であり、図２８の実施形態のようにＮは３の倍数ではない。しかし、図４２に示すように、一水平走査期間内の読出し回数Ｎを３の倍数としなくても、各分割データ線ドライバＤＲａ，ＤＲｂの各々にてＲ，Ｇ，Ｂの色毎に分けて細分割データドライバを配置すれば、Ｒ，Ｇ，Ｂの色毎に分けて駆動セルを第２の方向に沿って配列できる。

例えば図４１のデータドライバＤＲａのドライバセルＤＲＣ１は、図４２のサブピクセルドライバセルＳＤＣ１、ＳＤＣ２、ＳＤＣ３により構成される。ここでＳＤＣ１、ＳＤＣ２、ＳＤＣ３は、各々、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のサブピクセルドライバセルであり、１本目のデータ信号に対応するＲ、Ｇ、Ｂの画像データ（Ｒ１、Ｇ１、Ｂ１）がメモリブロックから入力される。そしてサブピクセルドライバセルＳＤＣ１、ＳＤＣ２、ＳＤＣ３は、これらの画像データ（Ｒ１、Ｇ１、Ｂ１）のＤ／Ａ変換を行い、１本目のＲ、Ｇ、Ｂのデータ信号（データ電圧）を、１本目のデータ線に対応するＲ、Ｇ、Ｂ用のパッドに出力する。

同様にドライバセルＤＲＣ２は、Ｒ用、Ｇ用、Ｂ用のサブピクセルドライバセルＳＤＣ４、ＳＤＣ５、ＳＤＣ６により構成され、２本目のデータ信号に対応するＲ、Ｇ、Ｂの画像データ（Ｒ２、Ｇ２、Ｂ２）がメモリブロックから入力される。そしてサブピクセルドライバセルＳＤＣ４、ＳＤＣ５、ＳＤＣ６は、これらの画像データ（Ｒ２、Ｇ２、Ｂ２）のＤ／Ａ変換を行い、２本目のＲ、Ｇ、Ｂのデータ信号（データ電圧）を、２本目のデータ線に対応するＲ、Ｇ、Ｂ用のパッドに出力する。他のサブピクセルドライバセルも同様である。

なおサブピクセルの数は３個に限定されず、４個以上であってもよい。またサブピクセルドライバセルの配置も図４２に限定されず、Ｒ用、Ｇ用、Ｂ用のサブピクセルドライバセルを例えばＹ方向に沿ってスタック配置してもよい。

６．６．メモリブロックのレイアウト
図４３にメモリブロックのレイアウト例を示す。図４３は、メモリブロックのうちの１画素（Ｒ、Ｇ、Ｂが各々６ビットで合計１８ビット）に対応する部分を詳細に示している。なお、図４３中のセンスアンプブロックのＲＧＢ配列は、説明の便宜上、図３７で説明した並べ替え後の配列として示してある。

センスアンプブロックのうち１画素に対応する部分は、Ｒ用のセンスアンプセルＳＡＲ０〜ＳＡＲ５と、Ｇ用のセンスアンプセルＳＡＧ０〜ＳＡＧ５と、Ｂ用のセンスアンプセルＳＡＢ０〜ＳＡＢ５を含む。また図４３では、２個（広義には複数）のセンスアンプ（及びバッファ）がＸ方向にスタック配置される。そしてスタック配置されたセンスアンプセルＳＡＲ０、ＳＡＲ１のＸ方向側にＸ方向に沿って並ぶ２行のメモリセル列のうち、上側の行のメモリセル列のビット線は例えばＳＡＲ０に接続され、下側の行のメモリセル列のビット線は例えばＳＡＲ１に接続される。そしてＳＡＲ０、ＳＡＲ１は、メモリセルから読み出された画像データの信号増幅を行い、これによりＳＡＲ０、ＳＡＲ１から２ビットの画像データが出力されるようになる。他のセンスアンプとメモリセルの関係についても同様である。

図４３の構成の場合には、図１１（Ｂ）に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間（第１の走査線の選択期間）においては、まず図４１のワード線ＷＬ１ａを選択して画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。この場合にはセンスアンプセルＳＡＲ０〜ＳＡＲ５、ＳＡＧ０〜ＳＡＧ５、ＳＡＢ０〜ＳＡＢ５からのＲ、Ｇ、Ｂの画像データは、各々、サブピクセルドライバセルＳＤＣ１、ＳＤＣ２、ＳＤＣ３に入力される。次に、同じ第１の水平走査期間においてワード線ＷＬ１ｂを選択して画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。この場合にはセンスアンプセルＳＡＲ０〜ＳＡＲ５、ＳＡＧ０〜ＳＡＧ５、ＳＡＢ０〜ＳＡＢ５からのＲ、Ｇ、Ｂの画像データは、各々、図４２のサブピクセルドライバセルＳＤＣ６７、ＳＤＣ６８、ＳＤＣ６９に入力される。また次の第２の水平走査期間（第２の走査線の選択期間）においては、まずワード線ＷＬ２ａを選択して画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間においてワード線ＷＬ２ｂを選択して画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。

７．電子機器
図４４（Ａ）（Ｂ）に本実施形態の集積回路装置２０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図４４（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図４４（Ａ）（Ｂ）においてホストデバイス５１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス５１０は、表示ドライバである集積回路装置２０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図４４（Ｂ）の画像処理コントローラ（表示コントローラ）５２０は、ホストデバイス５１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

表示パネル５００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル５００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル５００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。

図４４（Ａ）の場合には、集積回路装置２０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス５１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。図４４（Ｂ）の場合にも、集積回路装置２０としてメモリ内蔵のものを用いることができる。即ちこの場合には、ホストデバイス５１０からの画像データは、画像処理コントローラ５２０の内蔵メモリを用いて画像処理を行うことができる。画像処理されたデータが集積回路装置２０のメモリに記憶され、表示パネル５００が駆動される。

上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。

なお、本実施形態では、表示ドライバ２０内に設けられた複数のＲＡＭ２００に対して例えば一表示画面分の画像データを格納させることができるが、これに限定されない。

表示パネル１０に対してＺ（Ｚは２以上の整数）個の表示ドライバを設け、Ｚ個の表示ドライバの各々に、一表示画面分の画像データの（１／Ｚ）を格納させても良い。この場合、一表示画面のデータ線ＤＬの総本数ＤＬＮとしたとき、Ｚ個の表示ドライバの各々が分担して駆動するデータ線本数は（ＤＬＮ／Ｚ）本である。

図１（Ａ）及び図１（Ｂ）は、本実施形態に係る集積回路装置を示す図である。 図２（Ａ）は本実施形態に係る比較例の一部を示す図であり、図２（Ｂ）は本実施形態に係る集積回路装置の一部を示す図である。 図３（Ａ）及び図３（Ｂ）は、本実施形態に係る集積回路装置の構成例を示す図である。 本実施形態に係る表示メモリの構成例である。 本実施形態に係る集積回路装置の断面図である。 図６（Ａ）及び図６（Ｂ）は、データ線ドライバの構成例を示す図である。 本実施形態に係るデータ線駆動セルの構成例である。 本実施形態に係る比較例を示す図である。 図９（Ａ）〜図９（Ｄ）は、本実施形態のＲＡＭブロックの効果を説明するための図である。 本実施形態に係るＲＡＭブロックの各々の関係を示す図である。 図１１（Ａ）及び図１１（Ｂ）は、ＲＡＭブロックのデータ読み出しを説明するための図である。 本実施形態に係る分割データ線ドライバのデータラッチを説明する図である。 本実施形態に係るデータ線駆動セルとセンスアンプの関係を示す図である。 本実施形態に係る分割データ線ドライバの他の構成例である。 図１５（Ａ）及び図１５（Ｂ）は、ＲＡＭブロックに格納されるデータの配列を説明する図である。 本実施形態に係る分割データ線ドライバの他の構成例である。 図１７（Ａ）〜図１７（Ｃ）は、本実施形態に係るメモリセルの構成を示す図である。 図１７（Ｂ）の横型セルとセンスアンプとの関係を示す図である。 図１７（Ｂ）に示す横型セルを用いたメモリセルアレイとセンスアンプとの関係を示す図である。 図３（Ａ）のように２つのＲＡＭが隣接している例でのメモリセルアレイとその周辺回路とを示すブロック図である。 図２１（Ａ）は本実施形態に係るセンスアンプと縦型メモリセルの関係を示す図であり、図２１（Ｂ）は本実施形態に係る選択型センスアンプＳＳＡを示す図である。 本実施形態に係る分割データ線ドライバと選択型センスアンプを示す図である。 本実施形態に係るメモリセルの配列例である。 図２４（Ａ）及び図２４（Ｂ）は本実施形態に係る集積回路装置の動作を示すタイミングチャートである。 本実施形態に係るＲＡＭブロックに格納されるデータの他の配列例である。 図２６（Ａ）及び図２６（Ｂ）は本実施形態に係る集積回路装置の他の動作を示すタイミングチャートである。 本実施形態に係るＲＡＭブロックに格納されるデータの他の配列例である。 本実施形態に係る変形例を示す図である。 本実施形態に係る変形例の動作を説明するためのタイミングチャートである。 本実施形態に係る変形例のＲＡＭブロックに格納されるデータの配列例である。 本実施形態に用いられる４分割、９０度回転、一水平走査期間内２回読み出し用のＲＡＭブロックを説明するための図である。 ＲＡＭ及びソースドライバのブロック分割を示す図である。 図３２により１１分割されたＲＡＭ内蔵データドライバブロックの概略説明図である。 メモリセルアレイでの複数のビット線の配列に従ったデータ配列順序と、メモリ出力回路からのデータ出力配列順序とが異なる状態を説明するための図である。 ＲＡＭ内蔵データドライバブロックのメモリ出力回路を示す図である。 図３４に示すセンスアンプ及びバッファの回路図である。 図３３に示す並べ替え配線領域の詳細を示す図である。 図３５とは異なるメモリ出力回路を示す図である。 図３５及び図３８とは異なるメモリ出力回路を示す図である。 図３９に示す第１のスイッチを説明するための図である。 データドライバ、ドライバセルの配置例を示す図である。 サブピクセルドライバセルの配置例を示す図である。 センスアンプ、メモリセルの配置例を示す図である。 図４４（Ａ）（Ｂ）は、本実施形態の集積回路装置を含む電子機器を示す図である。 本実施形態に係るデータ線ドライバブロックの効果を説明する図である。

符号の説明

１０ 表示パネル、２０ 表示ドライバ（集積回路装置）、
１００ データ線ドライバブロック、
１００Ａ、１００−Ｒ、ＤＲａ 第１の分割データ線ドライバ、
１００−Ｇ 第２の分割データ線ドライバ、
１００Ｂ、１００−Ｂ、ＤＲｂ 第Ｎの分割データ線ドライバ、
１００Ａ１、１００Ａ２ 第１の細分割データ線ドライバ、
１００Ｂ１、１００Ｂ２ 第２又は第Ｎの細分割データ線ドライバ、
１１０ データ線駆動セル、
１１０Ａ１−Ｒ、１１０Ａ２−Ｒ、１１０−Ｒ１、１１０−Ｒ２ Ｒ用データ線駆動セル、
１１０Ａ１−Ｇ、１１０Ａ２−Ｇ、１１０−Ｇ１、１１０−Ｇ２ Ｇ用データ線駆動セル、
１１０Ａ１−Ｂ、１１０Ａ２−Ｂ、１１０−Ｂ１、１１０−Ｂ２ Ｂ用データ線駆動セル、
２００ ＲＡＭブロック、２１１ センスアンプ、２４０ ワード線制御回路、２４０，２５０ データ読み出し制御回路、ＢＬ ビット線、ＤＬ データ線、
ＭＣ メモリセル、ＳＬＡ、ＳＬ１ 第１のラッチ信号、
ＳＬ２ 第２のラッチ信号、ＳＬＢ、ＳＬＣ 第Ｎのラッチ信号、
ＳＬＣ データ線制御信号、ＲＡＣ ワード線制御信号、ＷＬ ワード線

Claims (15)

1. 複数のワード線と、複数のビット線と、複数のメモリセルと、データ読み出し制御回路と、を含むＲＡＭブロックと、
   前記ＲＡＭブロックから供給されるデータに基づいて表示パネルの複数のデータ線群を駆動するデータ線ドライバブロックと、
   を含み、
   前記データ読み出し制御回路は、一水平走査期間において、前記複数のデータ線群の各々のデータ線に対応する画素のデータを前記ＲＡＭブロックよりＮ（Ｎは２以上の整数）回に分けて読み出し、
   前記データ線ドライバブロックは、その各々が前記複数のデータ線群のうちの異なるデータ線群を駆動する第１〜第Ｎの分割データ線ドライバブロックを含み、
   前記第１〜第Ｎの分割データ線ドライバブロックの各々は、前記複数のビット線の延びる第１の方向に沿って配置されていることを特徴とする集積回路装置。
2. 請求項１において、
   前記データ読み出し制御回路はワード線制御回路を含み、前記ワード線制御回路は、前記一水平走査期間において、前記複数のワード線のうち互いに異なるＮ本のワード線を選択し、かつ、前記表示パネルを垂直走査駆動する一垂直走査期間において、同一のワード線を複数回選択しないことを特徴とする集積回路装置。
3. 請求項１または２において、
   前記第１〜第Ｎの分割データ線ドライバブロックには、第１〜第Ｎのラッチ信号が供給され、
   前記第１〜第Ｎの分割データ線ドライバブロックは、前記第１〜第Ｎのラッチ信号に基づいて、前記ＲＡＭブロックから供給されたデータをラッチすることを特徴とする集積回路装置。
4. 請求項３において、
   前記一水平走査期間にて前記ＲＡＭブロックより第Ｋ（１≦Ｋ≦Ｎ、Ｋは整数）回目の読み出しが行われたときには、第Ｋのラッチ信号がアクティブに設定されることで、第Ｋ回目の読み出しにより前記ＲＡＭブロックから供給されるデータが第Ｋの分割データ線ドライバブロックにラッチされることを特徴とする集積回路装置。
5. 請求項３又は４において、
   前記ＲＡＭブロックは、一回の読み出しによってＭ（Ｍは２以上の整数）ビットのデータを出力するセンスアンプ回路を含み、
   前記ＲＡＭブロックには、前記複数のワード線の延びる第２の方向に沿って少なくともＭ個のメモリセルが配列され、
   前記センスアンプ回路には、一回の読み出しによってＭビットのデータが供給されることを特徴とする集積回路装置。
6. 請求項５において、
   前記第１〜第Ｎの分割データ線ドライバブロックの各々は、前記ＲＡＭブロックから供給されるＭビットのデータに基づいて前記データ線群を駆動し、
   データ線に対応する画素の階調度がＧビットである場合、前記第１〜第Ｎの分割データ線ドライバブロックの各々は、（Ｍ／Ｇ）本のデータ線を駆動することを特徴とする集積回路装置。
7. 請求項５において、
   前記第１〜第Ｎの分割データ線ドライバブロックの各々は、前記ＲＡＭブロックから供給されるＭビットのデータに基づいて前記データ線群を駆動し、
   前記第１〜第Ｎの分割データ線ドライバブロックの各々は、データ線に対応する画素の階調度をＧビットとした場合に、（Ｍ／Ｇ）個のデータ線駆動セルを含み、
   前記（Ｍ／Ｇ）個のデータ線駆動セルの各々は１本のデータ線を駆動することを特徴とする集積回路装置。
8. 請求項７において、
   前記表示パネルがカラー表示であるときには（Ｍ／Ｇ）は３の倍数であり、前記（Ｍ／Ｇ）個のデータ線駆動セルは、Ｒ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＲ用データ線駆動セルと、Ｇ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＧ用データ線駆動セルと、Ｂ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＢ用データ線駆動セルと、で構成されていることを特徴とする集積回路装置。
9. 請求項７において、
   前記表示パネルがカラー表示であるときにはＮは３の倍数であり、
   前記第１〜第Ｎの分割データ線ドライバブロックの（１／３）個は、Ｒ用画素に対応するデータ線を駆動する（Ｍ／Ｇ）個のＲ用データ線駆動セルで構成され、
   前記第１〜第Ｎの分割データ線ドライバブロックの他の（１／３）個は、Ｇ用画素に対応するデータ線を駆動する（Ｍ／Ｇ）個のＧ用データ線駆動セルで構成され、
   前記第１〜第Ｎの分割データ線ドライバブロックのさらに他の（１／３）個は、Ｂ用画素に対応するデータ線を駆動する（Ｍ／Ｇ）個のＢ用データ線駆動セルで構成されていることを特徴とする集積回路装置。
10. 請求項５乃至９のいずれかにおいて、
    前記第１〜第Ｎの分割データ線ドライバブロックの各々は、各分割データ線ドライバブロックを細分割する第１〜第Ｓ（Ｓは２以上の整数）の細分割データ線ドライバを含み、
    前記第１〜第Ｓの細分割データ線ドライバの各々は、データ線に対応する画素の階調度をＧビットとした場合に、その各々が１本のデータ線を駆動する［Ｍ／（Ｇ×Ｓ）］個のデータ線駆動セルを含み、
    前記第１〜第Ｓの細分割データ線ドライバの各々は、前記第１の方向に沿って配置されていることを特徴とする集積回路装置。
11. 請求項１０において、
    前記第１〜第Ｓの細分割データ線ドライバの各々には、前記第１〜第Ｎのラッチ信号のうちの同一のラッチ信号が供給されることを特徴とする集積回路装置。
12. 請求項８において、
    前記第１〜第Ｎの分割データ線ドライバブロックの各々は、各分割データ線ドライバブロックを細分割する第１〜第３の細分割データ線ドライバを含み、
    前記第１の細分割データ線ドライバが（Ｍ／３Ｇ）個の前記Ｒ用データ線駆動セルを含み、
    前記第２の細分割データ線ドライバが（Ｍ／３Ｇ）個の前記Ｇ用データ線駆動セルを含み、
    前記第３の細分割データ線ドライバが（Ｍ／３Ｇ）個の前記Ｂ用データ線駆動セルを含み、
    前記第１〜第Ｓの細分割データ線ドライバの各々は、前記第１の方向に沿って配列されていることを特徴とする集積回路装置。
13. 請求項１乃至１２のいずれかにおいて、
    前記複数のワード線は、前記表示パネルに設けられた前記複数のデータ線群が延びる方向と平行になるように形成されていることを特徴とする集積回路装置。
14. 請求項１乃至１３のいずれかに記載の集積回路装置と、表示パネルと、を含むことを特徴とする電子機器。
15. 請求項１４において、
    前記集積回路装置は、前記表示パネルを形成する基板に実装されていることを特徴とする電子機器。

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