KR101082738B1 - 집적 회로 장치 및 전자 기기 - Google Patents

Abstract

회로의 배치를 유연하게 행할 수 있어, 효율적인 레이아웃이 가능한 집적 회로 장치 및 그것을 탑재하는 전자 기기를 제공한다. 집적 회로 장치는, 복수의 주사선 및 복수의 데이터선을 갖는 표시 패널에 표시되는 데이터 중, 적어도 1 화면 분의 데이터를 저장하는 표시 메모리를 포함한다. 표시 메모리는, 복수의 워드선(WL)과, 복수의 비트선(BL)과, 복수의 메모리 셀(MC)과, 데이터 판독 제어 회로(150, 152)를 포함한다. 데이터 판독 제어 회로(150, 152)는, 표시 패널을 수평 주사 구동하는 1 수평 주사 기간 1H에, 복수의 신호선에 대응하는 화소의 데이터를, N(N은 2 이상의 정수)회로 나누어 판독 제어한다.

표시 메모리, 비트선, 메모리 셀, 센스 앰프

Description

집적 회로 장치 및 전자 기기{INTEGRATED CIRCUIT DEVICE AND ELECTRONIC INSTRUMENT}

<종래기술의 문헌 정보>

[특허 문헌1] 일본 특개 2001-222276호 공보

<기술분야>

본 발명은, 집적 회로 장치 및 전자 기기에 관한 것이다.

최근, 전자 기기의 보급에 수반하여, 전자 기기에 탑재되는 표시 패널의 고해상도화의 수요가 증대하고 있다. 그것에 수반하여, 표시 패널을 구동하는 구동 회로에는 고기능이 요구된다. 그러나, 고기능을 탑재하는 구동 회로에는, 다종의 회로가 필요하여, 표시 패널의 고해상도화에 비례하여, 그 회로 규모 및 회로의 복잡함이 증대하는 경향이 있다. 따라서, 고기능을 유지한 채 또는 한층 더 고기능의 탑재에 수반하는 구동 회로의 칩 면적의 축소화가 어려워, 제조 코스트 삭감을 방해한다.

또한, 소형 전자 기기에서도, 고해상도화된 표시 패널이 탑재되고, 그 구동 회로에 고기능이 요구된다. 그러나, 소형 전자 기기에는 그 스페이스의 형편상, 그다지 회로 규모를 크게 할 수 없다. 따라서, 칩 면적의 축소와 고기능의 탑재의 양립이 어려워, 제조 코스트의 삭감 또는 한층 더 고기능의 탑재가 곤란하다.

특허 문헌1에는, RAM 내장 액정 표시 드라이버가 개시되어 있지만, 액정 표시 드라이버의 소형화에 대해서는 언급되어 있지 않다.

본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적은, 회로의 배치를 유연하게 행할 수 있어, 효율적인 레이아웃이 가능한 집적 회로 장치 및 그것을 탑재하는 전자 기기를 제공하는 데 있다.

본 발명은, 복수의 주사선 및 복수의 데이터선을 갖는 표시 패널에 표시되는 데이터를 저장하는 표시 메모리를 포함하는 집적 회로 장치로서, 상기 표시 메모리는, 복수의 워드선과, 복수의 비트선과, 복수의 메모리 셀과, 데이터 판독 제어 회로를 포함하고, 상기 데이터 판독 제어 회로는, 상기 표시 패널을 수평 주사 구동하는 1 수평 주사 기간에, 상기 복수의 데이터선에 대응하는 화소의 데이터를 상기 표시 메모리로부터 N(N은 2 이상의 정수)회로 나누어 판독 제어하는 집적 회로 장치에 관한 것이다.

표시 메모리에 저장되어 있는 데이터를 1 수평 주사 기간에 N회로 나누어 판독하는 것이 가능하기 때문에, 표시 메모리의 레이아웃의 자유도가 얻어진다. 즉, 종래와 같이 1 수평 주사 기간에 표시 메모리로부터 1회만 데이터를 판독하는 경우에는, 1개의 워드선에 접속된 메모리 셀 수는, 표시 패널의 모든 데이터선에 대응하는 화소의 계조 비트 수와 같게 하는 제약이 있어, 레이아웃의 자유도를 빼앗겼다. 본 발명에서는, 1 수평 주사 기간에 N회 판독하므로, 예를 들면 1개의 워드선에 접속되는 메모리 셀 수를 1/N로 할 수 있다. 따라서, 판독 횟수 N의 설정에 의 해, 표시 메모리의 종횡비 등을 변경할 수 있다.

또한, 본 발명은, 상기 데이터 판독 제어 회로는 워드선 제어 회로를 포함하고, 상기 워드선 제어 회로는, 상기 1 수평 주사 기간에, 상기 복수의 워드선 중 서로 다른 N개의 워드선을 선택하고, 또한, 상기 표시 패널을 수직 주사 구동하는 1 수직 주사 기간에, 동일한 워드선을 복수회 선택하지 않도록 제어할 수 있다.

1 수평 주사 기간 내에 N회 판독하는 제어는 여러 가지 생각되지만, 상기의 제어에 의해, 1개의 워드선에 접속되는 메모리 셀 수는 1/N로 된다. 이러한 워드선을 1 수평 주사 기간에 N개 선택하면, 표시 패널의 모든 데이터선에 대응하는 화소의 계조 비트 수의 데이터를 판독할 수 있다.

또한, 본 발명에서는, 상기 표시 메모리는, 복수의 RAM 블록을 포함하고, 상기 복수의 RAM 블록의 각각은, 상기 복수의 비트선에 각각 접속된 복수의 센스 앰프 셀을 포함하고, 상기 복수의 센스 앰프 셀의 각각은, 상기 N개의 워드선을 상기 1 수평 주사 기간에 선택하는 각 회에서, 상기 복수의 비트선에 접속된 서로 다른 상기 메모리 셀로부터의 1 비트의 데이터를 검출하여 출력할 수 있다.

이와 같이, 표시 메모리를 복수의 RAM 블록으로 분할하면, 각 RAM 블록 내의 각 워드선에 접속된 메모리 셀 수는, 또한 분할 수에 따라 감소한다. 또한, 각 RAM 블록에 형성된 센스 앰프 수는, 각 워드선에 접속된 메모리 셀 수와 같게 된다.

또한, 본 발명에서는, 상기 복수의 워드선이 연장되는 제1 방향(워드선 방향)에서 인접하는 L(L은 2 이상의 정수)개의 메모리 셀의 비트선에 각각 접속된 L 개의 센스 앰프 셀을, 상기 복수의 비트선이 연장되는 제2 방향(비트선 방향)을 따라 배치할 수 있다.

이렇게 하면, 워드선 방향을 따라 일렬로 모든 센스 앰프 셀을 배치한 경우와 비교하여, 센스 앰프 셀에 의해 점유되는 워드선 방향의 높이를 작게 할 수 있어, 표시 메모리의 종횡비를 변경할 수 있다.

또한, 본 발명은, 상기 표시 메모리에 기초하여 상기 표시 패널에 형성된 상기 복수의 데이터선을 구동하는 데이터선 드라이버를 더 가질 수 있다.

이에 따라, 1 수평 주사 기간에, 워드선에 공통 접속되는 메모리 셀에 저장되어 있는 데이터를 판독하고, 데이터선 드라이버에 판독한 데이터를 공급할 수 있다.

또한, 본 발명에서는, 상기 데이터선 드라이버는, 복수의 데이터선 드라이버 블록을 포함하고, 상기 복수의 데이터선 드라이버 블록의 각각은, 제1∼제N 분할 데이터선 드라이버를 포함하고, 상기 제1∼제N 분할 데이터선 드라이버에는, 제1∼제N 래치 신호가 공급되고, 상기 제1∼제N 분할 데이터선 드라이버는, 상기 제1∼제N 래치 신호에 기초하여, 상기 복수의 RAM 블록 중 어느 하나로부터 입력된 데이터를 래치하도록 해도 된다.

이에 따라, 데이터선 드라이버 블록을 분할할 수 있어, 효율적으로 데이터선 드라이버 블록을 레이아웃할 수 있다. 또한, 제1∼제N 분할 데이터선 드라이버는 제1∼제N 래치 신호에 기초하여 데이터 래치를 행하기 때문에, RAM 블록으로부터의 데이터를 중복하여 래치하지 않도록 제어할 수 있다.

또한, 본 발명에서는, 상기 N개의 워드선 중, 제1 개째의 워드선의 선택이 행하여졌을 때에는, 상기 제1 래치 신호가 액티브로 설정됨으로써, 제1 개째의 선택에 의해 RAM 블록으로부터 출력되는 데이터가 상기 제1 분할 데이터선 드라이버에 래치되고, 상기 N개의 워드선 중 제K(1≤K≤N, K은 정수) 개째의 워드선의 선택이 행하여졌을 때에는, 상기 제K 래치 신호가 액티브로 설정됨으로써, 제K 개째의 선택에 의해 RAM 블록으로부터 출력되는 데이터가 상기 제K 분할 데이터선 드라이버에 래치되도록 해도 된다.

이에 따라, 워드선의 선택에 따라 제1∼제N 래치 신호를 제어할 수 있으므로, 데이터선의 구동에 필요한 데이터를 제1∼제N 분할 데이터선 드라이버에 래치시킬 수 있다.

또한, 본 발명에서는, 상기 표시 메모리는, 복수의 RAM 블록을 포함하고, 상기 복수의 RAM 블록의 각각은, 1회의 워드선의 선택에서, M(M은 2 이상의 정수) 비트의 데이터를 출력하고, M의 값은, 상기 표시 패널의 상기 복수의 데이터선의 개수를 DLN, 상기 복수의 데이터선에 대응하는 각 화소의 계조 비트 수를 G, 상기 복수의 RAM 블록의 블록 수를 BNK라고 정의한 경우에 이하의 수학식으로 주어져도 된다.

또한, 본 발명에서는, 상기 표시 메모리는, 복수의 RAM 블록을 포함하고, 상 기 복수의 RAM 블록의 각각은, 1회의 워드선의 선택에서, M(M은 2 이상의 정수) 비트의 데이터를 출력하고, 상기 표시 패널의 상기 복수의 데이터선의 개수를 DLN, 상기 복수의 데이터선에 대응하는 각 화소의 계조 비트 수를 G, 상기 복수의 RAM 블록의 블록 수를 BNK라고 정의한 경우에, 상기 제1 방향으로 배열되는 상기 센스 앰프 셀의 개수 P는 이하의 수학식으로 주어진다.

이와 같이, 워드선 방향으로 배열되는 센스 앰프 셀의 개수 P가 M/L로 감소하므로, 센스 앰프 셀에 의해 점유되는 영역의 워드선 방향의 높이를 압축할 수 있다.

이 경우에, 상기 메모리 셀의 상기 제1 방향의 높이를 MCY로 하고, 상기 센스 앰프 셀의 상기 제1 방향의 높이를 SACY로 하였을 때, (L-1)×MCY<SACY≤L×MCY를 성립시킬 수 있다.

이와 같이, 하나의 센스 앰프 셀의 워드선 방향의 높이를 확보할 수 있으므로, 센스 앰프 셀의 레이아웃의 자유도가 확대된다.

상기의 경우, 복수의 RAM 블록은, 상기 복수의 워드선의 각각에 접속되는 상기 메모리 셀의 수가 M개이고, 상기 복수의 주사선에 대응하는 화소 수를 SNC로 하였을 때, 상기 복수의 비트선의 각각에 접속되는 상기 메모리 셀 수는 (SNC×N)개로 된다.

또한, 본 발명에서는, 상기 표시 메모리는, 복수의 RAM 블록을 포함하고, 상기 복수의 RAM 블록의 각각은, 워드선 제어 회로를 갖는 상기 데이터 판독 회로를 포함하고, 상기 워드선 제어 회로는, 워드선 제어 신호에 기초하여 워드선의 선택을 행하고, 상기 복수의 데이터선을 상기 데이터선 드라이버가 구동할 때에는, 상기 복수의 RAM 블록의 각각의 상기 워드선 제어 회로에, 동일한 상기 워드선 제어 신호가 공급되어도 된다.

이에 따라, 복수의 RAM 블록을 균일하게 판독 제어할 수 있기 때문에, 표시 메모리로서 데이터선 드라이버에 화상 데이터를 공급할 수 있다.

또한, 본 발명에서는, 상기 데이터선 드라이버는, 복수의 데이터선 드라이버 블록을 포함하고, 상기 복수의 데이터선 드라이버 블록은, 데이터선 제어 신호에 기초하여 데이터선을 구동하고, 상기 복수의 데이터선을 상기 데이터선 드라이버가 구동할 때에는, 상기 복수의 데이터선 드라이버 블록의 각각에, 동일한 상기 데이터선 제어 신호가 공급되어도 된다.

이에 따라, 복수의 데이터선 드라이버 블록을 균일하게 제어할 수 있기 때문에, 각 RAM 블록으로부터 공급되는 데이터에 기초하여 표시 패널의 데이터선을 구동할 수 있다.

또한, 본 발명에서는, 상기 복수의 워드선은, 상기 표시 패널에 형성된 상기 복수의 데이터선이 연장되는 방향과 평행하게 되도록 형성되어도 된다.

이에 따라, 워드선이 데이터선에 수직으로 형성되는 경우에 비하여, 본 발명에 따른 집적 회로 장치에서는, 특별한 회로를 형성하지 않고 워드선을 짧게 할 수 있다. 예를 들면, 본 발명에서는, 호스트측으로부터 기입 제어를 행할 때에, 복수의 RAM 블록 중 어느 하나를 선택하고, 선택된 RAM 블록의 워드선을 제어할 수 있다. 제어되는 워드선의 길이는, 전술한 바와 같이 짧게 설정할 수 있으므로, 본 발명에 따른 집적 회로 장치는, 호스트측으로부터의 기입 제어 시에 소비 전력의 저감이 가능하게 된다.

또한, 본 발명은, 상기에 기재된 집적 회로 장치와, 표시 패널을 포함하는 전자 기기에 관한 것이다.

또한, 본 발명에서는, 상기 집적 회로 장치는, 상기 표시 패널을 형성하는 기판에 실장되어도 된다.

본 발명에 따르면, 회로의 배치를 유연하게 행할 수 있어, 효율적인 레이아웃이 가능한 집적 회로 장치 및 그것을 탑재하는 전자 기기를 제공할 수 있다.

이하, 본 발명의 일 실시 형태에 대하여, 도면을 참조하여 설명한다. 또한, 이하에 설명하는 실시 형태는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또한 이하에서 설명되는 구성의 모두가 본 발명의 필수 구성 요건이라고는 할 수 없다. 또한, 이하의 도면에서 동일 부호인 것은 마찬가지의 의미를 나타낸다.

1. 표시 드라이버

도 1의 (A)는, 표시 드라이버(20)(광의로는 집적 회로 장치)가 실장된 표시 패널(10)을 도시한다. 본 실시 형태에서는, 표시 드라이버(20)나, 표시 드라이버(20)가 실장된 표시 패널(10)을 소형 전자 기기(도시 생략)에 탑재할 수 있다. 소형 전자 기기에는 예를 들면 휴대 전화, PDA, 표시 패널을 갖는 디지털 음악 플레이어 등이 있다. 표시 패널(10)은 예를 들면 글래스 기판 상에 복수의 표시 화소가 형성된다. 그 표시 화소에 대응하여, Y 방향으로 신장하는 복수의 데이터선(도시 생략) 및 X 방향으로 신장하는 주사선(도시 생략)이 표시 패널(10)에 형성된다. 본 실시 형태의 표시 패널(10)에 형성되는 표시 화소는 액정 소자이지만, 이것에 한정되지 않고, EL(Electro-Luminescence) 소자 등의 발광 소자이어도 된다. 또한, 표시 화소는 트랜지스터 등을 수반하는 액티브형이어도 되고, 트랜지스터 등을 수반하지 않는 패시브형이어도 된다. 예를 들면, 표시 영역(12)에 액티브형이 적용된 경우, 액정 화소는 아몰퍼스 TFT이어도 되고, 저온 폴리실리콘 TFT이어도 된다.

표시 패널(10)은, 예를 들면 X 방향으로 PX개의 픽셀, Y 방향으로 PY개의 픽셀의 표시 영역(12)을 갖는다. 예를 들면, 표시 패널(10)이 QVGA 표시에 대응하는 경우에는, PX=240, PY=320으로 되어, 표시 영역(12)은 240×320 픽셀로 나타내어진다. 또한, 표시 패널(10)의 X 방향의 픽셀 수 PX란, 흑백 표시의 경우에는 데이터선 개수에 일치한다. 여기서는 컬러 표시의 경우, R용 서브 픽셀, G용 서브 픽셀, B용 서브 픽셀의 계 3 서브 픽셀을 합쳐서 1 픽셀이 구성된다. 따라서, 컬러 표시의 경우, 데이터선의 개수는 (3×PX)개로 되어 있다. 따라서, 컬러 표시의 경우, 「데이터선에 대응하는 화소 수」는 「X 방향의 서브 픽셀의 수」를 의미한다. 각 서브 픽셀은 계조에 따라 그 비트 수가 결정되고, 예를 들면 3개의 서브 픽셀의 계조치를 각각 G 비트로 하였을 때, 1 픽셀의 계조치=3G로 된다. 각 서브 픽셀이 64 계조(6 비트)를 표현하는 경우에는, 1 픽셀의 데이터량은 6×3=18 비트로 된다.

또한, 픽셀 수 PX 및 PY는, 예를 들면 PX>PY이어도 되고, PX<PY이어도 되고, PX=PY이어도 된다.

표시 드라이버(20)의 사이즈는, X 방향의 길이 CX, Y 방향의 길이 CY로 설정된다. 그리고, 길이 CX인 표시 드라이버(20)의 긴 변(IL)은, 표시 영역(12)의 표시 드라이버(20)측의 한 변(PL1)과 평행하다. 즉, 표시 드라이버(20)는, 그 긴 변(IL)이 표시 영역(12)의 한 변(PL1)과 평행하게 되도록 표시 패널(10)에 실장된다.

도 1의 (B)는 표시 드라이버(20)의 사이즈를 도시하는 도면이다. 길이 CY인 표시 드라이버(20)의 짧은 변(IS)과 표시 드라이버(20)의 긴 변(IL)의 비는, 예를 들면 1 : 10으로 설정된다. 즉, 표시 드라이버(20)는, 그 긴 변(IL)에 대하여, 그 짧은 변(IS)이 매우 짧게 설정된다. 이와 같이 가늘고 긴 형상으로 형성함으로써, 표시 드라이버(20)의 Y 방향의 칩 사이즈를 극한까지 작게 할 수 있다.

또한, 전술한 비 1 : 10은 일례로서, 이것에 한정되지 않는다. 예를 들면 1 : 11이어도 되고, 1 : 9이어도 된다.

또한, 도 1의 (A)에서는 표시 영역(12)의 X 방향의 길이 LX 및 Y 방향의 길이 LY가 도시되어 있지만, 표시 영역(12)의 종횡의 사이즈 비는 도 1의 (A)에 한정되지 않는다. 표시 영역(12)은, 예를 들면 길이 LY가 길이 LX 보다도 짧게 설정되 어도 된다.

또한, 도 1의 (A)에 의하면, 표시 영역(12)의 X 방향의 길이 LX는 표시 드라이버(20)의 X 방향의 길이 CX와 동일하다. 특별히 도 1의 (A)에 한정되지는 않지만, 이와 같이 길이 LX 및 길이 CX가 동일하게 설정되는 것이 바람직하다. 그 이유로서, 도 2의 (A)를 도시한다.

도 2의 (A)에 도시하는 표시 드라이버(22)는 X 방향의 길이가 CX2로 설정되어 있다. 이 길이 CX2는, 표시 영역(12)의 한 변(PL1)의 길이 LX 보다도 짧기 때문에, 도 2의 (A)에 도시한 바와 같이, 표시 드라이버(22)와 표시 영역(12)을 접속하는 복수의 배선을 Y 방향에 평행하게 형성할 수 없다. 이 때문에, 표시 영역(12)과 표시 드라이버(22)와의 거리 DY2를 여분으로 형성할 필요가 있다. 이것은 표시 패널(10)의 글래스 기판의 사이즈를 쓸데없이 필요로 하기 때문에, 코스트 삭감을 방해한다. 그리고, 보다 소형의 전자 기기에 표시 패널(10)을 탑재하는 경우, 표시 영역(12) 이외의 부분이 커져, 전자 기기의 소형화의 방해로도 된다.

이에 반하여, 도 2의 (B)에 도시한 바와 같이 본 실시 형태의 표시 드라이버(20)는, 그 긴 변(IL)의 길이 CX가 표시 영역(12)의 한 변(PL1)의 길이 LX에 일치하도록 형성되어 있기 때문에, 표시 드라이버(20)와 표시 영역(12) 사이의 복수의 배선을 Y 방향에 평행하게 형성할 수 있다. 이에 따라, 표시 드라이버(20)와 표시 영역(12)의 거리 DY를 도 2의 (A)의 경우에 비하여 짧게 할 수 있다. 또한, 표시 드라이버(20)의 Y 방향의 길이(IS)가 짧으므로, 표시 패널(10)의 글래스 기판의 Y 방향의 사이즈가 작아져, 전자 기기의 소형화에 기여할 수 있다.

또한, 본 실시 형태에서는, 표시 드라이버(20)의 긴 변(IL)의 길이 CX가, 표시 영역(12)의 한 변(PL1)의 길이 LX에 일치하도록 형성되지만, 이것에 한정되지 않는다.

전술한 바와 같이, 표시 드라이버(20)의 긴 변(IL)을 표시 영역(12)의 한 변(PL1)의 길이 LX에 맞춰, 짧은 변(IS)을 짧게 함으로써, 칩 사이즈의 축소를 달성하면서, 거리 DY의 단축도 가능하게 된다. 이 때문에, 표시 드라이버(20)의 제조 코스트 및 표시 패널(10)의 제조 코스트의 삭감이 가능하게 된다.

도 3의 (A) 및 도 3의 (B)는, 본 실시 형태의 표시 드라이버(20)의 레이아웃의 구성예를 도시하는 도면이다. 도 3의 (A)에 도시한 바와 같이, 표시 드라이버(20)에는, X 방향을 따라 데이터선 드라이버(100)(광의로는 데이터선 드라이버 블록), RAM(200)(광의로는 집적 회로 장치 또는 RAM 블록), 주사선 드라이버(230), G/A 회로(240)(게이트 어레이 회로, 광의로는 자동 배선 회로), 계조 전압 발생 회로(250), 전원 회로(260)가 배치되어 있다. 이들 회로는, 표시 드라이버(20)의 블록 폭 ICY에 들어가도록 배치되어 있다. 그리고, 이들 회로를 삽입하도록 출력 PAD(270) 및 입출력 PAD(280)가 표시 드라이버(20)에 형성되어 있다. 출력 PAD(270) 및 입출력 PAD(280)는, X 방향을 따라 형성되고, 출력 PAD(270)는 표시 영역(12) 측에 형성되어 있다. 또한, 입출력 PAD(280)에는, 예를 들면 호스트(예를 들면 MPU, BBE(Base-Band-Engine), MGE, CPU 등)에 의한 제어 정보를 공급하기 위한 신호선이나 전원 공급선 등이 접속된다.

또한, 표시 패널(10)의 복수의 데이터선은 복수의 블록(예를 들면 4개)으로 분할되고, 하나의 데이터선 드라이버(100)는, 1 블록 분의 데이터선을 구동한다.

이와 같이 블록 폭 ICY를 설정하고, 그것에 들어가도록 각 회로를 배치함으로써, 유저의 니즈에 유연하게 대응할 수 있다. 구체적으로는, 구동 대상으로 되는 표시 패널(10)의 X 방향의 픽셀 수 PX가 변하면, 화소를 구동하는 데이터선의 수도 변하기 때문에, 그것에 맞춰 데이터선 드라이버(100) 및 RAM(200)을 설계할 필요가 있다. 또한, 저온 폴리실리콘(LTPS) TFT 패널용 표시 드라이버에서는, 주사선 드라이버(230)를 글래스 기판에 형성할 수 있기 때문에, 주사선 드라이버(230)를 표시 드라이버(20)에 내장시키지 않는 경우도 있다.

본 실시 형태에서는, 데이터선 드라이버(100)나 RAM(200)만을 변경하거나, 주사선 드라이버(230)를 제거하거나 하는 것만으로, 표시 드라이버(20)를 설계하는 것이 가능하게 된다. 이 때문에, 근본으로 되는 레이아웃을 살릴 수 있어, 처음부터 다시 설계하는 수고를 줄일 수 있으므로, 설계 코스트의 삭감이 가능하게 된다.

또한, 도 3의 (A)에서는, 2개의 RAM(200)이 인접하도록 배치되어 있다. 이에 따라, RAM(200)에 이용되는 일부의 회로를 공용하는 것이 가능해져서, RAM(200)의 면적을 축소할 수 있다. 자세한 작용 효과에 대해서는 후술한다. 또한, 본 실시 형태에서는 도 3의 (A)의 표시 드라이버(20)에 한정되지 않는다. 예를 들면, 도 3의 (B)에 도시하는 표시 드라이버(24)와 같이 데이터선 드라이버(100)와 RAM(200)이 인접하고, 2개의 RAM(200)이 인접하지 않도록 배치되어도 된다.

또한, 도 3의 (A) 및 도 3의 (B)에서는, 일례로서 데이터선 드라이버(100) 및 RAM(200)이 각 4개 형성되어 있다. 이것은, 표시 드라이버(20)에 대하여, 데이 터선 드라이버(100) 및 RAM(200)을 4개(4 BANK) 형성함으로써, 1 수평 주사 기간(예를 들면 1H 기간이라고도 함)에 구동되는 데이터선의 수를 4 분할할 수 있다. 예를 들면, 픽셀 수 PX가 240인 경우, R용 서브 픽셀, G용 서브 픽셀, B용 서브 픽셀을 고려하면 1H 기간에 예를 들면 720개의 데이터선을 구동할 필요가 있다. 본 실시 형태에서는, 이 수의 4분의 1인 180개의 데이터선을 각 데이터선 드라이버(100)가 구동하면 된다. BANK 수를 늘림으로써, 각 데이터선 드라이버(100)가 구동하는 데이터선의 개수를 줄일 수도 있다. 또한, BANK 수란, 표시 드라이버(20) 내에 형성된 RAM(200)의 수라고 정의한다. 또한, 각 RAM(200)을 합한 합계의 기억 영역을 표시 메모리의 기억 영역이라고 정의하고, 표시 메모리는 적어도 표시 패널(10)의 1 화면 분의 화상을 표시하기 위한 데이터를 저장할 수 있다.

도 4는, 표시 드라이버(20)가 실장된 표시 패널(10)의 일부를 확대하는 도면이다. 표시 영역(12)은 복수의 배선(DQL)에 의해 표시 드라이버(20)의 출력 PAD(270)와 접속되어 있다. 이 배선은 글래스 기판에 형성된 배선이어도 되고, 플렉시블 기판 등에서 형성되고, 출력 PAD(270)와 표시 영역(12)을 접속하는 배선이어도 된다.

RAM(200)은 그 Y 방향의 길이가 RY로 설정되어 있다. 본 실시 형태에서는,이 길이(RY)는, 도 3의 (A)의 블록 폭 ICY와 동일하게 설정되어 있지만, 이것에 한정되지 않는다. 예를 들면, 길이(RY)는 블록 폭 ICY 이하로 설정되어도 된다.

길이(RY)로 설정되는 RAM(200)에는, 복수의 워드선(WL)과, 복수의 워드선(WL)을 제어하는 워드선 제어 회로(220)가 형성되어 있다. 또한, RAM(200)에는, 복수의 비트선(BL), 복수의 메모리 셀(MC) 및 이들을 제어하는 제어 회로(도시 생략)가 형성되어 있다. RAM(200)의 비트선(BL)은 X 방향(비트선 방향이라고도 함)에 평행하게 되도록 형성되어 있다. 즉, 비트선(BL)은 표시 영역(12)의 한 변(PL1)에 평행하게 되도록 형성되어 있다. 또한, RAM(200)의 워드선(WL)은 Y 방향(워드선 방향이라고도 함)에 평행하게 되도록 형성되어 있다. 즉, 워드선(WL)은 복수의 배선(DQL)과 평행하게 되도록 형성되어 있다.

RAM(200)의 메모리 셀(MC)은 워드선(WL)의 제어에 의해 판독이 행하여지고, 그 판독된 데이터가 데이터선 드라이버(100)에 공급된다. 즉, 워드선(WL)이 선택되면, Y 방향을 따라 배열된 복수의 메모리 셀(MC)에 저장되어 있는 데이터가 데이터선 드라이버(100)에 공급되게 된다.

도 5는, 도 3의 (A)의 A-A 단면을 도시하는 단면도이다. A-A 단면은 RAM(200)의 메모리 셀(MC)이 배열되어 있는 영역의 단면이다. RAM(200)이 형성되는 영역에는, 예를 들면 5층의 금속 배선층이 형성되어 있다. 도 5에서는, 예를 들면 제1 금속 배선층 ALA, 그 상층의 제2 금속 배선층 ALB, 또한 상층의 제3 금속 배선층 ALC, 제4 금속 배선층 ALD, 제5 금속 배선층 ALE가 도시되어 있다. 제5 금속 배선층 ALE에는, 예를 들면 계조 전압 발생 회로(250)로부터 계조 전압이 공급되는 계조 전압용 배선(292)이 형성되어 있다. 또한, 제5 금속 배선층 ALE에는, 전원 회로(260)로부터 공급되는 전압이나, 외부로부터 입출력 PAD(280)를 경유하여 공급되는 전압 등을 공급하기 위한 전원용 배선(294)이 형성되어 있다. 본 실시 형태의 RAM(200)는 예를 들면 제5 금속 배선층 ALE를 사용하지 않고 형성할 수 있 다. 이 때문에, 전술한 바와 같이 제5 금속 배선층 ALE에 여러 가지 배선을 형성할 수 있다.

또한, 제4 금속 배선층 ALD에는 실드층(290)이 형성되어 있다. 이에 따라, RAM(200)의 메모리 셀(MC)의 상층의 제5 금속 배선층 ALE에 여러 가지 배선이 형성되어도, RAM(200)의 메모리 셀(MC)에 끼치는 영향을 완화할 수 있다. 또한, 워드선 제어 회로(220) 등의 RAM(200)의 제어 회로가 형성되어 있는 영역의 제4 금속 배선층 ALD에는, 이들 회로의 제어용의 신호 배선이 형성되어도 된다.

제3 금속 배선층 ALC에 형성되어 있는 배선(296)은, 예를 들면 비트선(BL)이나 전압 VSS용 배선에 이용된다. 또한, 제2 금속 배선층 ALB에 형성되어 있는 배선(298)은, 예를 들면 워드선(WL)이나 전압 VDD용 배선으로서 이용할 수 있다. 또한, 제1 금속 배선층 ALA에 형성되어 있는 배선(299)은, RAM(200)의 반도체층에 형성되어 있는 각 노드와의 접속에 이용할 수 있다.

또한, 전술한 구성을 변경하여, 제3 금속 배선층 ALC에 워드선용의 배선을 형성하고, 제2 금속 배선층 ALB에 비트선용의 배선을 형성하도록 해도 된다.

이상과 같이 RAM(200)의 제5 금속 배선층 ALE에 여러 가지 배선을 형성할 수 있으므로, 도 3의 (A)이나 도 3의 (B)에 도시한 바와 같이 다종의 회로 블록을 X 방향을 따라 배열할 수 있다.

2. 데이터선 드라이버

2.1. 데이터선 드라이버의 구성

도 6의 (A)는, 데이터선 드라이버(100)를 도시하는 도면이다. 데이터선 드 라이버(100)는 출력 회로(104), DAC(120) 및 래치 회로(130)를 포함한다. DAC(120)는 래치 회로(130)에 래치되어 있는 데이터에 기초하여 계조 전압을 출력 회로(104)에 공급한다. 래치 회로(130)에는, 예를 들면 RAM(200)으로부터 공급된 데이터가 저장된다. 예를 들면 계조도가 G 비트로 설정되어 있는 경우에는, 각 래치 회로(130)에는 G 비트의 데이터가 저장된다. 계조 전압은, 계조도에 따라 복수 종류 생성되어, 계조 전압 발생 회로(250)로부터 데이터선 드라이버(100)에 공급된다. 예를 들면, 데이터선 드라이버(100)에 공급된 복수의 계조 전압은 각 DAC(120)에 공급된다. 각 DAC(120)는 래치 회로(130)에 래치되어 있는 G 비트의 데이터에 기초하여, 계조 전압 발생 회로(250)로부터 공급된 복수 종류의 계조 전압으로부터 대응하는 계조 전압을 선택하여, 출력 회로(104)에 출력한다.

출력 회로(104)는, 예를 들면 오피앰프(광의로는 연산 증폭기)로 구성되지만, 이것에 한정되지 않는다. 도 6의 (B)에 도시한 바와 같이 출력 회로(104) 대신에 출력 회로(102)를 데이터선 드라이버(100)에 형성해도 된다. 이 경우, 계조 전압 발생 회로(250)에는 복수의 오피앰프가 형성되어 있다.

도 7은 데이터선 드라이버(100)에 형성되어 있는 복수의 데이터선 구동 셀(110)을 도시하는 도면이다. 각 데이터선 드라이버(100)는 복수의 데이터선을 구동하고, 데이터선 구동 셀(110)은 복수의 데이터선 중 1개를 구동한다. 예를 들면, 데이터선 구동 셀(110)은, 1 픽셀을 구성하는 R용 서브 픽셀, G용 서브 픽셀 및 B용 서브 픽셀 중 어느 하나를 구동한다. 즉, X 방향의 픽셀 수 PX가 150인 경우에는, 표시 드라이버(20)에는, 합계 150×3=450개의 데이터선 구동 셀(110)이 형 성되어 있게 된다. 그리고, 이 경우에는 각 데이터선 드라이버(100)에는, 예를 들면 4 BANK 구성의 경우, 180개의 데이터선 구동 셀(110)이 형성되어 있다.

데이터선 구동 셀(110)은, 예를 들면 출력 회로(140), DAC(120) 및 래치 회로(130)를 포함하지만, 이것에 한정되지 않는다. 예를 들면, 출력 회로(140)는 외부에 형성되어도 된다. 또한, 출력 회로(140)는, 도 6a의 출력 회로(104)이어도 되고, 도 6b의 출력 회로(102)이어도 된다.

예를 들면, R용 서브 픽셀, G용 서브 픽셀 및 B용 서브 픽셀의 각각의 계조도를 나타내는 계조 데이터가 G 비트로 설정되어 있는 경우, RAM(200)으로부터는, 데이터선 구동 셀(110)에 G 비트의 데이터가 공급된다. 래치 회로(130)는, G 비트의 데이터를 래치한다. DAC(120)는 래치 회로(130)의 출력에 기초하여 계조 전압을 출력 회로(140)를 통하여 출력한다. 이에 따라, 표시 패널(10)에 형성되어 있는 데이터선을 구동할 수 있다.

2.2. 1 수평 주사 기간에서의 복수 판독

도 8에 본 실시 형태에 따른 비교예의 표시 드라이버(24)를 도시한다. 이 표시 드라이버(24)는, 표시 드라이버(24)의 한 변(DLL)이 표시 패널(10)의 표시 영역(12)측의 한 변(PL1)과 대향하도록 실장된다. 표시 드라이버(24)에는, Y 방향의 길이보다 X 방향의 길이 쪽이 길게 설정되어 있는 RAM(205) 및 데이터선 드라이버(105)가 형성되어 있다. RAM(205) 및 데이터선 드라이버(105)의 X 방향의 길이는, 표시 패널(10)의 픽셀 수 PX가 증가함에 따라서, 길어진다. RAM(205)에는 복수의 워드선(WL) 및 비트선(BL)이 형성되어 있다. RAM(205)의 워드선(WL)은 X 방 향을 따라 연장 형성되고, 비트선(BL)은 Y 방향을 따라 연장 형성되어 있다. 즉, 워드선(WL)은 비트선(BL)보다 매우 길게 형성된다. 또한, 비트선(BL)은 Y 방향을 따라 연장 형성되어 있기 때문에, 표시 패널(10)의 데이터선과 평행하며, 표시 패널(10)의 한 변(PL1)과 직교한다.

이 표시 드라이버(24)는 1H 기간에 1회만 워드선(WL)을 선택한다. 그리고, 워드선(WL)의 선택에 의해 RAM(205)으로부터 출력되는 데이터를 데이터선 드라이버(105)가 래치하여, 복수의 데이터선을 구동한다. 표시 드라이버(24)에서는, 도 8에 도시한 바와 같이 워드선(WL)이 비트선(BL)에 비하여 매우 길기 때문에, 데이터선 드라이버(100) 및 RAM(205)의 형상이 X 방향으로 길어져, 표시 드라이버(24)에 다른 회로를 배치하는 스페이스를 확보하는 것이 어렵다. 그 때문에, 표시 드라이버(24)의 칩 면적의 축소를 방해한다. 또한, 그 확보 등에 관한 설계 시간도 쓸데없이 필요로 하기 때문에, 설계 코스트 삭감을 방해한다.

도 8의 RAM(205)은 예를 들면 도 9의 (A)에 도시한 바와 같이 레이아웃된다. 도 9의 (A)에 따르면, RAM(205)은 2 분할되고, 그 중 하나의 X 방향의 길이는 예를 들면 「12」인데 반하여, Y 방향의 길이는 「2」이다. 따라서, RAM(205)의 면적을 「48」로 나타낼 수 있다. 이들 길이의 값은, RAM(205)의 크기를 나타내는 데 있어서의 비율의 일례를 나타내는 것으로서, 실제의 크기를 한정하는 것은 아니다. 또한, 도 9의 (A)∼도 9의 (D)의 부호(241∼244)는 워드선 제어 회로를 나타내고, 부호(206∼209)는 센스 앰프를 나타낸다.

이에 반하여, 본 실시 형태에서는, RAM(205)를 복수로 분할하여 90도 회전한 상태에서 레이아웃할 수 있다. 예를 들면, 도 9의 (B)에 도시한 바와 같이 RAM(205)을 4 분할하여 90도 회전한 상태로 레이아웃할 수 있다. 4 분할된 것 중의 하나인 RAM(205-1)은, 센스 앰프(207)와 워드선 제어 회로(242)를 포함한다. 또한, RAM(205-1)의 Y 방향의 길이가 「6」이고, X 방향의 길이가 「2」이다. 따라서, RAM(205-1)의 면적은 「12」로 되어, 4 블록의 합계 면적이 「48」로 된다. 그러나, 표시 드라이버(20)의 Y 방향의 길이 CY를 짧게 하고자 하기 때문에, 도 9의 (B)의 상태에서는 형편이 나쁘다.

따라서, 본 실시 형태에서는, 도 9의 (C) 및 도 9의 (D)에 도시한 바와 같이 1H 기간에 복수 판독을 행함으로써 RAM(200)의 Y 방향의 길이(RY)를 짧게 할 수 있다. 예를 들면, 도 9의 (C)에서는, 1H 기간에 2회 판독을 행하는 경우를 도시한다. 이 경우, 1H 기간에 워드선(WL)을 2회 선택하기 때문에, 예를 들면 Y 방향으로 배열된 메모리 셀(MC)의 수를 반으로 할 수 있다. 이에 따라, 도 9의 (C)에 도시한 바와 같이 RAM(200)의 Y 방향의 길이를 「3」으로 할 수 있다. 그 대신, RAM(200)의 X 방향의 길이는 「4」로 된다. 즉, RAM(200)의 합계의 면적이 「48」로 되어, 도 9의 (A)의 RAM(205)과 메모리 셀(MC)이 배열되어 있는 영역의 면적이 같게 된다. 그리고, 이들 RAM(200)을 도 3의 (A)이나 도 3의 (B)에 도시한 바와 같이 자유롭게 배치할 수 있기 때문에, 매우 유연하게 레이아웃이 가능해져서, 효율적인 레이아웃을 할 수 있다.

또한, 도 9의 (D)는, 3회 판독을 행한 경우의 일례를 도시한다. 이 경우, 도 9의 (B)의 RAM(205-1)의 Y 방향의 길이 「6」을 3분의 1로 할 수 있다. 즉, 표 시 드라이버(20)의 Y 방향의 길이 CY를 보다 짧게 하고자 하는 경우에는, 1H 기간의 판독 횟수를 조정함으로써 실현 가능해진다.

전술한 바와 같이 본 실시 형태에서는, 블록화된 RAM(200)을 표시 드라이버(20)에 형성할 수 있다. 본 실시 형태에서는, 예를 들면 4 BANK의 RAM(200)을 표시 드라이버(20)에 형성할 수 있다. 이 경우, 각 RAM(200)에 대응하는 데이터선 드라이버(100-1∼100-4)는 도 10에 도시한 바와 같이 대응하는 데이터선(DL)을 구동한다.

구체적으로는, 데이터선 드라이버(100-1)는 데이터선군 DLS1을 구동하고, 데이터선 드라이버(100-2)는 데이터선군 DLS2를 구동하고, 데이터선 드라이버(100-3)는 데이터선군 DLS3을 구동하고, 데이터선 드라이버(100-4)는 데이터선군 DLS4를 구동한다. 또한, 각 데이터선군 DLS1∼DLS4는, 표시 패널(10)의 표시 영역(12)에 형성된 복수의 데이터선(DL)을 예를 들면 4 블록으로 분할한 것 중의 1 블록이다. 이와 같이 4 BANK의 RAM(200)에 대응하여, 4개의 데이터선 드라이버(100-1∼100-4)를 형성하고, 각각에 대응하는 데이터선을 구동시킴으로써, 표시 패널(10)의 복수의 데이터선을 구동할 수 있다.

2.3. 데이터선 드라이버의 분할 구조

*도 4에 도시하는 RAM(200)의 Y 방향의 길이(RY)는, Y 방향으로 배열되는 메모리 셀(MC)의 수뿐만 아니라, 데이터 드라이버선(100)의 Y 방향의 길이에도 의존하는 경우가 있다.

본 실시 형태에서는, 도 4의 RAM(200)의 길이(RY)를 짧게 하기 위해, 1 수평 주사 기간에서의 복수회 판독하고, 예를 들면 2회 판독을 전제로 하여, 데이터선 드라이버(100)가, 도 11의 (A)에 도시한 바와 같이 제1 데이터선 드라이버(100A)(광의로는 제1 분할 데이터선 드라이버) 및 제2 데이터선 드라이버(100B)(광의로는 제2 분할 데이터선 드라이버)의 분할 구조로 형성되어 있다. 도 11의 (A)에 도시하는 M은, 1회의 워드선 선택에 의해 RAM(200)으로부터 판독되는 데이터의 비트 수이다.

또한, 각 데이터선 드라이버(100A, 100B)에는, 도 13, 도 14, 도 16, 도 22 및 도 28에서 후술하는 바와 같이, 복수의 데이터선 구동 셀(110)이 형성되어 있다. 구체적으로는, 데이터선 드라이버(100A, 100B)에는 (M/G)개의 데이터선 구동 셀(110)이 형성되어 있다. 또한, 컬러 표시에 대응하는 경우에는, 〔M/(3G)〕개의 R용 데이터선 구동 셀(110),〔M/(3G)〕개의 G용 데이터선 구동 셀(110),〔M/(3G)〕개의 B용 데이터선 구동 셀(110)이, 각 데이터선 드라이버(100A, 100B)에 형성되어 있다.

예를 들면, 픽셀 수 PX가 240이고, 픽셀의 계조도가 18 비트이며, RAM(200)의 BANK 수가 4 BANK인 경우, 1H 기간에 1회만 판독하는 경우에는, 각 RAM(200)으로부터 240×18÷4=1080 비트의 데이터가 RAM(200)으로부터 출력되어야만 한다.

그러나, 표시 드라이버(100)의 칩 면적 축소를 위해서는, RAM(200)의 길이(RY)를 짧게 하고자 한다. 따라서, 도 11의 (A)에 도시한 바와 같이 예를 들면, 1H 기간에 2회 판독으로 하여, 데이터선 드라이버(100A, 100B)를 X 방향으로 분할 한다. 그렇게 함으로써, M을 1080÷2=540으로 설정할 수 있어, RAM(200)의 길이(RY)를 대략 반으로 할 수 있다.

또한, 데이터선 드라이버(100A)는 표시 패널(10)의 데이터선 중의 일부의 데이터선(데이터선군)을 구동한다. 또한, 데이터선 드라이버(100B)는, 표시 패널(10)의 데이터선 중, 데이터선 드라이버(100A)가 구동하는 데이터선 이외의 데이터선의 일부를 구동한다. 이와 같이, 각 데이터선 드라이버(100A, 100B)는 표시 패널(10)의 데이터선을 쉐어하여 구동한다.

구체적으로는, 도 11의 (B)에 도시한 바와 같이 1H 기간에 예를 들면 워드선 WL1 및 WL2를 선택한다. 즉, 1H 기간에 2회 워드선을 선택한다. 그리고, A1의 타이밍에서 래치 신호(SLA)를 하강시킨다. 이 래치 신호(SLA)는 예를 들면 데이터선 드라이버(100A)에 공급된다. 그리고, 데이터선 드라이버(100A)는 래치 신호(SLA)의 예를 들면 하강 엣지에 따라 RAM(200)으로부터 공급되는 M 비트의 데이터를 래치한다.

또한, A2의 타이밍에서 래치 신호(SLB)를 하강시킨다. 이 래치 신호(SLB)는 예를 들면 데이터선 드라이버(100B)에 공급된다. 그리고, 데이터선 드라이버(100B)는 래치 신호(SLB)의 예를 들면 하강 엣지에 따라서 RAM(200)으로부터 공급되는 M 비트의 데이터를 래치한다.

또한 구체적으로는, 도 12에 도시한 바와 같이 워드선 WL1의 선택에 의해 M개의 메모리 셀군 MCS1에 저장되어 있는 데이터가 센스 앰프 회로(210)를 통하여 데이터선 드라이버(100A 및 100B)에 공급된다. 그러나, 워드선 WL1의 선택에 대응 하여 래치 신호(SLA)가 하강하기 때문에, M개의 메모리 셀군 MCS1에 저장되어 있는 데이터는 데이터선 드라이버(100A)에 래치된다.

그리고, 워드선 WL2의 선택에 의해 M개의 메모리 셀군 MCS2에 저장되어 있는 데이터가 센스 앰프 회로(210)를 통하여 데이터선 드라이버(100A 및 100B)에 공급되는데, 워드선 WL2의 선택에 대응하여 래치 신호(SLB)가 하강한다. 이 때문에, M개의 메모리 셀군 MCS2에 저장되어 있는 데이터는 데이터선 드라이버(100B)에 래치된다.

이와 같이 하면, M을 예를 들면 540 비트로 설정한 경우, 1H 기간에서 2회 판독을 행하기 때문에, 각 데이터선 드라이버(100A, 100B)에는, M=540 비트의 데이터가 래치되게 된다. 즉, 합계 1080 비트의 데이터가 데이터선 드라이버(100)에 래치됨으로써, 전술한 예에서 필요한 1H 기간에 1080 비트를 달성할 수 있다. 그리고, 1H 기간에 필요한 데이터량을 래치할 수 있고, 또한, RAM(200)의 길이(RY)를 대략 반으로 짧게 할 수 있다. 이에 따라, 표시 드라이버(20)의 블록 폭 ICY를 짧게 할 수 있으므로, 표시 드라이버(20)의 제조 코스트 삭감이 가능하게 된다.

또한, 도 11의 (A) 및 도 11의 (B)에서는, 일례로서 1H 기간에 2회의 판독을 행하는 예가 도시되어 있지만, 이것에 한정되지 않는다. 예를 들면, 1H 기간에 4회 판독을 행할 수도 있고, 그 이상으로 설정할 수도 있다. 예를 들면 4회 판독의 경우에는, 데이터선 드라이버(100)를 4단으로 분할할 수 있고, 또한 RAM(200)의 길이(RY)를 짧게 할 수 있다. 이 경우, 전술을 예로 취하면, M=270으로 설정할 수 있고, 4단으로 분할된 데이터선 드라이버의 각각에 270 비트의 데이터가 래치된다. 즉, RAM(200)의 길이(RY)를 대략 4분의 1로 하면서, 1H 기간에 필요한 1080 비트의 공급을 달성할 수 있다.

또한, 도 11의 (B)의 A3 및 A4로 나타내는 바와 같이, 데이터선 인에이블 신호 등(도시 생략)에 의한 제어에 기초하여 데이터선 드라이버(100A 및 100B)의 출력을 상승시켜도 되고, A1 및 A2로 나타내는 타이밍에서, 각 데이터선 드라이버(100A, 100B)가 래치한 후에 그대로 데이터선에 출력하도록 해도 된다. 또한, 각 데이터선 드라이버(100A, 100B)에 또 1단 래치 회로를 형성하여, A1 및 A2에서 래치한 데이터에 기초하는 전압을 다음 1H 기간에 출력하도록 해도 된다. 이렇게 하면, 1H 기간에 판독을 행하는 횟수를, 화질 열화의 염려 없이 늘릴 수 있다.

또한, 픽셀 수 PY가 320(표시 패널(10)의 주사선이 320개)이고, 1초간에 60 프레임의 표시가 행하여지는 경우, 1H 기간은 도 11의 (B)에 도시한 바와 같이 약 52μsec이다. 구하는 방법으로서는, 1 sec÷60 프레임÷320≒52μsec이다. 이에 반하여, 워드선의 선택은 도 11의 (B)에 도시한 바와 같이 대략 40nsec로 행하여진다. 즉, 1H 기간에 대하여 충분히 짧은 기간에 복수회의 워드선 선택(RAM(200))으로부터의 데이터 판독)이 행하여지기 때문에, 표시 패널(10)에 대한 화질의 열화에 문제는 발생하지 않는다.

또한, M의 값은, 다음 수학식으로 얻을 수 있다. 또한, BNK는, BANK 수를 나타내고, N은 1H 기간에 행하여지는 판독 횟수를 나타내고, (픽셀 수 PX×3)란, 표시 패널(10)의 복수의 데이터선에 대응하는 화소 수(본 실시 형태에서는 서브 픽셀 수)를 의미하고, 데이터선 개수 DLN에 일치한다.

또한, 본 실시 형태에서는 센스 앰프 회로(210)는 래치 기능을 갖지만, 이것에 한정되지 않는다. 예를 들면 센스 앰프 회로(210)는 래치 기능을 갖지 않는 것이어도 된다.

2.4. 데이터선 드라이버의 세분할

도 13은, 1 픽셀을 구성하는 각 서브 픽셀 중, 일례로서 R용 서브 픽셀에 대하여 RAM(200)과 데이터선 드라이버(100)의 관계를 설명하기 위한 도면이다.

예를 들면 각 서브 픽셀의 계조의 G 비트가 64 계조인 6 비트로 설정된 경우, R용 서브 픽셀의 데이터선 구동 셀(110A-R, 110B-R)에는, 6 비트의 데이터가 RAM(200)으로부터 공급된다. 6 비트의 데이터를 공급하기 위해, RAM(200)의 센스 앰프 회로(210)에 포함되는 복수의 센스 앰프 셀(211) 중 예를 들면 6개의 센스 앰프 셀(211)가 각 데이터선 구동 셀(110)에 대응한다.

예를 들면, 데이터선 구동 셀(110A-R)의 Y 방향의 길이 SCY는, 6개의 센스 앰프 셀(211)의 Y 방향의 길이(SAY)에 들어갈 필요가 있다. 마찬가지로 각 데이터선 구동 셀(110)의 Y 방향의 길이는 6개의 센스 앰프 셀(211)의 길이(SAY)에 들어갈 필요가 있다. 길이 SCY를 6개의 센스 앰프 셀(211)의 길이(SAY)에 들어가게 할 수 없는 경우에는, 데이터선 드라이버(100)의 Y 방향의 길이가, RAM(200)의 길이(RY)보다 커져, 레이아웃적으로 효율이 나쁜 상태로 되어 버린다.

RAM(200)는 프로세스적으로 미세화가 진행되고, 센스 앰프 셀(211)의 사이즈도 작다. 한편, 도 7에 도시한 바와 같이, 데이터선 구동 셀(110)에는 복수의 회로가 형성되어 있다. 특히, DAC(120)나 래치 회로(130)는 회로 사이즈가 커져, 작게 설계하는 것이 어렵다. 또한, DAC(120)나 래치 회로(130)는 입력되는 비트 수가 증가하면 커진다. 즉, 길이 SCY를 6개의 센스 앰프 셀(211)의 토탈 길이(SAY)에 들어가게 하기 어려운 경우가 있다.

이에 반하여, 본 실시 형태에서는, 1H내 판독 횟수 N으로 분할된 데이터선 드라이버(100A, 100B)를 또한 S(S는 2 이상의 정수) 분할하고, X 방향으로 스택할 수 있다. 도 14는, 1H 기간에 N=2회 판독을 행하도록 설정된 RAM(200)에서, 데이터선 드라이버(100A 및 100B)가 각각 S=2 분할되어 스택된 구성예를 도시한다. 또한, 도 14에서는, 2회 판독 설정된 RAM(200)에 대한 구성예로서, 이것에 한정되지 않는다. 예를 들면 N=4회 판독으로 설정되어 있는 경우에는, 데이터선 드라이버는 X 방향에서 N×S=4×2=8단으로 분할된다.

도 13의 각 데이터선 드라이버(100A, 100B)는, 도 14에 도시한 바와 같이, 각각이, 데이터선 드라이버(100A1(광의로는 제1 세분할 데이터선 드라이버), 100A2), 데이터선 드라이버(100B1(광의로는 제2 세분할 데이터선 드라이버), 100B2(광의로는 제3또는 제S 세분할 데이터선 드라이버))로 분할되어 있다. 그리고, 데이터선 구동 셀(110A1-R) 등은 그 Y 방향의 길이가 SCY2로 설정되어 있다. 길이 SCY2는, 도 14에 따르면 센스 앰프 셀(211)이 G×2개 배열된 경우의 Y 방향의 길이 SAY2에 들어가도록 설정되어 있다. 즉, 각 데이터선 구동 셀(110)을 형성할 때에, 도 13에 비하여 Y 방향으로 허용되는 길이가 확대되어, 레이아웃적으로 효율적인 설계가 가능하다.

다음으로 도 14에서의 구성의 동작을 설명한다. 예를 들면 워드선 WL1이 선택되면, 각 센스 앰프 블록(210-1, 210-2, 210-3, 210-4) 등을 통하여 계 M 비트의 데이터가 데이터선 드라이버(100A1, 100A2, 100B1, 100B2) 중 적어도 어느 하나에 공급된다. 이때, 예를 들면, 센스 앰프 블록(210-1)으로부터 출력되는 G 비트의 데이터는, 예를 들면 데이터선 구동 셀(110A1-R, 110B1-R)(광의로는 모두 R용 데이터선 구동 셀)에 공급된다. 그리고, 센스 앰프 블록(210-2)으로부터 출력되는 G 비트의 데이터는, 예를 들면 데이터선 구동 셀(110A2-R, 110B2-R)(광의로는 모두 R용 데이터선 구동 셀)에 공급된다. 또한, 이 경우, 각 세분할 데이터선 드라이버(100A1, 100A2, 100B1, 100B2) 등은, 〔M/(G×S)〕개의 데이터선 구동 셀(110)이 형성된다.

이때, 도 11의 (B)에 도시하는 타이밍차트와 마찬가지로, 워드선 WL1이 선택되었을 때에 대응하여 래치 신호(SLA)(광의로는 제1 래치 신호)가 하강한다. 그리고, 이 래치 신호(SLA)는 데이터선 구동 셀(110A1-R)을 포함하는 데이터선 드라이버(100A1) 및 데이터선 구동 셀(110A2-R)을 포함하는 데이터선 드라이버(100A2)에 공급된다. 따라서, 워드선 WL1의 선택에 의해 센스 앰프 블록(210-1)으로부터 출력되는 G 비트의 데이터(메모리 셀군 MCS11에 저장되어 있는 데이터)는 데이터선 구동 셀(110A1-R)에 래치된다. 마찬가지로, 워드선 WL1의 선택에 의해 센스 앰프 블록(210-2)으로부터 출력되는 G 비트의 데이터(메모리 셀군 MCS12에 저장되어 있 는 데이터)는 데이터선 구동 셀(110A2-R)에 래치된다.

센스 앰프 블록(210-3, 210-4)에 대해서도 상기한 바와 마찬가지로서, 데이터선 구동 셀(110A1-G)(광의로는 G용 데이터선 구동 셀)에는 메모리 셀군 MCS13에 저장되어 있는 데이터가 래치되고, 데이터선 구동 셀(110A2-G)(광의로는 G용 데이터선 구동 셀)에는 메모리 셀군 MCS14에 저장되어 있는 데이터가 래치된다.

또한, 워드선 WL2가 선택되는 경우에는, 워드선 WL2의 선택에 대응하여 래치 신호(SLB)가(광의로는 제N 래치 신호) 하강한다. 그리고, 이 래치 신호(SLB)는 데이터선 구동 셀(110B1-R)을 포함하는 데이터선 드라이버(100B1) 및 데이터선 구동 셀(110B2-R)을 포함하는 데이터선 드라이버(100B2)에 공급된다. 따라서, 워드선 WL2의 선택에 의해 센스 앰프 블록(210-1)으로부터 출력되는 G 비트의 데이터(메모리 셀군 MCS21에 저장되어 있는 데이터)는 데이터선 구동 셀(110B1-R)에 래치된다. 마찬가지로, 워드선 WL2의 선택에 의해 센스 앰프 블록(210-2)으로부터 출력되는 G 비트의 데이터(메모리 셀군 MCS22에 저장되어 있는 데이터)는 데이터선 구동 셀(110B2-R)에 래치된다.

워드선 WL2의 선택에서도, 센스 앰프 블록(210-3, 210-4)에 대해서는 상기한 바와 마찬가지이며, 데이터선 구동 셀(110B1-G)에는 메모리 셀군 MCS23에 저장되어 있는 데이터가 래치되고, 데이터선 구동 셀(110B2-G)에는 메모리 셀군 MCS24에 저장되어 있는 데이터가 래치된다. 데이터선 구동 셀(110A1-B)은 B용 서브 픽셀의 데이터가 래치되는 B용 데이터선 구동 셀이다.

또한, 각 데이터선 드라이버(100A1, 100A2) 등은 Y 방향(광의로는 제2 방향) 을 따라 R용 데이터선 구동 셀, G용 데이터선 구동 셀, B용 데이터선 구동 셀이 배열되어 있다.

이와 같이 데이터선 드라이버(100A, 100B)가 분할된 경우에, RAM(200)에 저장되는 데이터를 도 15의 (B)에 도시한다. 도 15의 (B)에 도시한 바와 같이 RAM(200)에는, Y 방향을 따라 R용 서브 픽셀 데이터, R용 서브 픽셀 데이터, G용 서브 픽셀 데이터, G용 서브 픽셀 데이터, B용 서브 픽셀 데이터, B용 서브 픽셀 데이터, …라는 순서로 데이터가 저장된다. 한편, 도 13과 같은 구성의 경우에는, 도 15의 (A)에 도시한 바와 같이 RAM(200)에는, Y 방향을 따라 R용 서브 픽셀 데이터, G용 서브 픽셀 데이터, B용 서브 픽셀 데이터, R용 서브 픽셀 데이터, …라는 순서로 데이터가 저장된다.

또한, 도 13에서는 길이(SAY)는 6개의 센스 앰프 셀(211)로 나타나 있지만, 이것에 한정되지 않는다. 예를 들면, 계조도가 8 비트인 경우에는 길이(SAY)는 8개의 센스 앰프 셀(211)의 길이에 상당한다.

또한, 도 14에서는 일례로서 각 데이터선 드라이버(100A, 100B)를 각각 S=2 분할하는 구성이 도시되어 있지만, 이것에 한정되지 않는다. 예를 들면 S=3 분할이어도 되고, S=4 분할이어도 된다. 그리고, 예를 들면 데이터선 드라이버(100A)를 S=3 분할한 경우, 3 분할된 것에 동일한 래치 신호(SLA)를 공급하도록 하면 된다. 또한, 1H 기간 내 판독 횟수 N과 동일한 분할수 S의 변형예로서, S=3 분할한 경우에는, 각각을 R용 서브 픽셀 데이터, G용 서브 픽셀 데이터, B용 서브 픽셀 데이터의 드라이버로 할 수 있다. 그 구성을 도 16에 도시한다. 도 16에서는, 3개 로 분할된 데이터선 드라이버(101A1(광의로는 제1 세분할 데이터선 드라이버), 101A2(광의로는 제2 세분할 데이터선 드라이버), 101A3)가 도시되어 있다. 데이터선 드라이버(101A1)는, 데이터선 구동 셀(111A1)(광의로는 제3 또는 제S 세분할 데이터선 드라이버)을 포함하고, 데이터선 드라이버(101A2)는, 데이터선 구동 셀(111A2)을 포함하고, 데이터선 드라이버(101A3)는, 데이터선 구동 셀(111A3)을 포함한다.

그리고, 워드선 WL1의 선택에 대응하여 래치 신호(SLA)가 하강한다. 전술한 바와 마찬가지로 래치 신호(SLA)는, 각 데이터선 드라이버(101A1, 101A2, 101A3)에 공급된다.

이와 같이 하면, 워드선 WL1의 선택에 의해, 메모리 셀군 MCS11에 저장되어 있는 데이터가 예를 들면 R용 서브 픽셀 데이터로서 데이터선 구동 셀(111A1)(광의로는 R용 데이터선 구동 셀)에 저장된다. 마찬가지로 메모리 셀군 MCS12에 저장되어 있는 데이터가 예를 들면 G용 서브 픽셀 데이터로서 데이터선 구동 셀(111A2)(광의로는 G용 데이터선 구동 셀)에 저장되고, 메모리 셀군 MCS13에 저장되어 있는 데이터가 예를 들면 B용 서브 픽셀 데이터로서 데이터선 구동 셀(111A3)(광의로는 B용 데이터선 구동 셀)에 저장된다.

따라서, 도 15의 (A)와 같이 RAM(200)에 기입되는 데이터를 Y 방향에서 R용 서브 픽셀 데이터, G용 서브 픽셀 데이터, B용 서브 픽셀 데이터라는 순서로 배열할 수 있다. 이 경우도, 각 데이터선 드라이버(101A1, 101A2, 101A3)를 또한 S 분할할 수 있다.

3. RAM

3.1. 메모리 셀의 구성

각 메모리 셀(MC)은 예를 들면 SRAM(Static-Random-Access-Memory)으로 구성할 수 있다. 도 17의 (A)에 메모리 셀(MC)의 회로의 일례를 도시한다. 또한, 도 17의 (B) 및 도 17의 (C)에 메모리 셀(MC)의 레이아웃의 일례를 도시한다.

도 17의 (B)는 횡형 셀의 레이아웃 예이고, 도 17의 (C)는 종형 셀의 레이아웃 예이다. 여기서 횡형 셀은 도 17의 (B)에 도시한 바와 같이, 각 메모리 셀(MC) 내에서 워드선(WL)의 길이 MCY가 비트선(BL, /BL)의 길이 MCX보다 긴 셀이다. 한편, 종형 셀은 도 17의 (C)에 도시한 바와 같이, 각 메모리 셀(MC) 내에서 비트선(BL, /BL)의 길이 MCX 쪽이 워드선(WL)의 길이 MCY보다 긴 셀이다. 또한 도 17의 (C)에서는, 폴리실리콘층으로 형성되는 서브 워드선(SWL)과 금속층으로 형성된 메인 워드선(MWL)이 도시되어 있는데, 메인 워드선(MWL)을 배접으로서 사용하고 있다.

도 18은, 횡형 셀(MC)과 센스 앰프 셀(211)의 관계를 도시하고 있다. 도 17의 (B)에 도시하는 횡형 셀(MC)은, 도 18에 도시한 바와 같이 비트선 쌍(BL, /BL)이 X 방향을 따라 배열된다. 따라서, 횡형 셀(MC)의 긴 변의 길이 MCY가 Y 방향 길이로 된다. 한편, 센스 앰프 셀(211)도, 회로 레이아웃 상, 도 18에 도시한 바와 같이 Y 방향에서 소정의 길이 SAY3이 필요하다. 따라서, 횡형 셀의 경우에는, 도 18과 같이, 하나의 센스 앰프 셀(211)에 1 비트 분의 메모리 셀(MC)(X 방향에서는 PY개)을 배치하기 쉽다. 따라서, 상기 수학식에서 설명한 바와 같이, 1H 기간 내에 각 RAM(200)으로부터 판독되는 총 비트 수를 M으로 한 경우, 도 19에 도시한 바와 같이, RAM(200)의 Y 방향으로는 M개의 메모리 셀(MC)을 배열하면 된다. 도 13∼도 16에서, RAM(200)이 Y 방향에서 M개의 메모리 셀(MC)과 M개의 센스 앰프 셀(211)을 갖는 예는, 횡형 셀을 이용한 경우에 적용할 수 있다. 또한, 도 19에 도시하는 바와 같은 횡형 셀의 경우로서, 1H 기간에 서로 다른 워드선(WL)을 2회 선택하여 판독이 행하여지는 경우에는, RAM(200)의 X 방향으로 배열되는 메모리 셀(MC)의 수는, 픽셀 수 PY×판독 횟수(2회)이다. 단, 횡형의 메모리 셀(MC)의 X 방향의 길이 MCX는 비교적 짧으므로, X 방향으로 배열되는 메모리 셀(MC)의 개수가 증가해도, RAM(200)의 X 방향의 사이즈가 커지지 않는다.

또한, 횡형 셀을 이용하는 것의 이점으로서, RAM(200)의 Y 방향의 길이 MCY의 자유도가 늘어나는 것이다. 횡형 셀의 경우, Y 방향 길이는 조정 가능하므로, Y 방향과 X 방향의 각 길이의 비율로서, 2 : 1 또는 1.5 : 1 등의 셀 레이아웃을 준비해 둘 수 있다. 이 경우, Y 방향으로 배열하는 횡형 셀의 개수를 예를 들면 100개로 한 경우에, 상기 비율에 의해 RAM(200)의 Y 방향 길이 MCY를 여러 가지 설계할 수 있는 이점이 있다. 이에 반하여, 도 17의 (C)에 도시하는 종형 셀을 이용하면, 센스 앰프 셀(211)의 Y 방향의 개수에 의해, RAM(200)의 Y 방향 길이 MCY가 지배적으로 되어, 자유도는 적다.

3.2. 복수의 종형 셀에 대한 센스 앰프의 공용

도 21의 (A)에 도시한 바와 같이 센스 앰프 셀(211)의 Y 방향의 길이 SAY3은, 종형의 메모리 셀(MC)의 길이 MCY보다 충분히 크다. 이 때문에, 워드선(WL)을 선택할 때에, 하나의 센스 앰프 셀(211)에 대하여 1 비트 분의 메모리 셀(MC)을 대응시키는 레이아웃에서는, 효율이 나쁘다.

따라서, 도 21의 (B)에 도시한 바와 같이, 워드선(WL)의 선택에서, 하나의 센스 앰프 셀(211)에 대하여 복수 비트 분(예를 들면 2 비트)의 메모리 셀(MC)을 대응시킨다. 이에 따라, 센스 앰프 셀(211)의 길이 SAY3과 메모리 셀(MC)의 길이 MCY의 차를 문제로 하지 않고, 효율적으로 메모리 셀(MC)을 RAM(200)에 배열할 수 있다.

도 21의 (B)에 의하면, 선택형 센스 앰프(SSA)는, 센스 앰프 셀(211)과, 스위치 회로(220)와, 스위치 회로(230)를 포함한다. 선택형 센스 앰프(SSA)에는, 비트선 쌍(BL, /BL)이 예를 들면 2조 접속되어 있다.

스위치 회로(220)는, 선택 신호 COLA(광의로는 센스 앰프용 선택 신호)에 기초하여, 한쪽의 조의 비트선 쌍(BL, /BL)을 센스 앰프 셀(211)에 접속한다. 마찬가지로 스위치 회로(230)는, 선택 신호 COLB에 기초하여, 다른 쪽의 조의 비트선 쌍(BL, /BL)을 센스 앰프 셀(211)에 접속한다. 또한, 선택 신호 COLA, COLB는, 예를 들면 그 신호 레벨이 배타적으로 제어된다. 구체적으로는, 선택 신호 COLA가 스위치 회로(220)를 액티브로 설정하는 신호로 설정된 경우에는, 선택 신호 COLB는 스위치 회로(230)를 논액티브로 설정하는 신호로 설정된다. 즉, 선택형 센스 앰프(SSA)는 예를 들면 2조의 비트선 쌍(BL, /BL)에 의해 공급되는 2 비트(광의로는 N 비트)의 데이터 중 어느 하나의 1 비트의 데이터를 선택하여 대응하는 데이터를 출력한다.

도 22에 선택형 센스 앰프(SSA)가 형성된 RAM(200)을 도시한다. 도 22에서는, 일례로서, 1H 기간에 2회(광의로는 N회) 판독을 행하는 경우로서, 예를 들면 계조도의 G 비트가 6 비트인 경우의 구성이 도시되어 있다. 이러한 경우, RAM(200)에는, 도 23에 도시한 바와 같이 M개의 선택형 센스 앰프(SSA)가 형성된다. 따라서, 1회의 워드선(WL)의 선택에 의해 데이터선 드라이버(100)에 공급되는 데이터는 계 M 비트이다. 이에 반하여, 도 23의 RAM(200)에는 메모리 셀(MC)이 Y 방향에서 M×2개 배열되어 있다. 그리고, X 방향에서는, 도 19의 경우와는 달리, 픽셀 수 PY와 동일한 개수의 메모리 셀(MC)이 배열되어 있다. 도 23의 RAM(200)에서는, 선택형 센스 앰프(SSA)에 2조의 비트선 쌍(BL, /BL)이 접속되어 있기 때문에, RAM(200)의 X 방향으로 배열되는 메모리 셀(MC)의 수는 픽셀 수 PY와 동일한 개수이어도 된다.

이에 따라, 메모리 셀(MC)의 길이 MCX가 길이 MCY보다 긴 종형 셀의 경우에서는, X 방향으로 배열되는 메모리 셀(MC)의 개수를 감소시킴으로써, RAM(200)의 X 방향의 사이즈가 커지지 않도록 할 수 있다.

3.3. 종형 메모리 셀로부터의 판독 동작

다음으로 도 22에 도시하는 종형 메모리 셀이 배열된 RAM(200)의 동작을 설명한다. 이 RAM(200)에 대한 판독의 제어 방법은 예를 들면 2개 있고, 먼저 그 1개를 도 24의 (A), 도 24의 (B)의 타이밍차트를 이용하여 설명한다.

도 24의 (A)의 B1로 나타내는 타이밍에서 선택 신호 COLA가 액티브로 설정되고, B2로 나타내는 타이밍으로 워드선 WL1이 선택된다. 이때, 선택 신호 COLA가 액티브이기 때문에, 선택형 센스 앰프(SSA)는 A측의 메모리 셀(MC), 즉 메모리 셀(MC-1A)의 데이터를 검출하여 출력한다. 그리고, B3의 타이밍에서 래치 신호(SLA)가 하강하면, 데이터선 구동 셀(110A-R)은, 메모리 셀(MC-1A)에 저장되어 있는 데이터를 래치한다.

또한, B4의 타이밍에서 선택 신호 COLB가 액티브로 설정되고, B5로 나타내는 타이밍에서 워드선 WL1이 선택된다. 이때, 선택 신호 COLB가 액티브이기 때문에, 선택형 센스 앰프(SSA)는 B측의 메모리 셀(MC), 즉 메모리 셀(MC-1B)의 데이터를 검출하여 출력한다. 그리고, B6의 타이밍에서 래치 신호(SLB)가 하강하면, 데이터선 구동 셀(110B-R)은, 메모리 셀(MC-1B)에 저장되어 있는 데이터를 래치한다. 또한, 도 24의 (A)에서는, 2회 판독 중, 2회 모두 워드선 WL1이 선택된다.

이에 따라, 1H 기간의 2회 판독에 의한 데이터선 드라이버(100)의 데이터 래치가 완료된다.

또한, 도 24의 (B)에는, 워드선 WL2가 선택되는 경우의 타이밍차트가 도시되어 있다. 동작은 상기한 바와 마찬가지로서, 그 결과, 워드선 WL2가 B7이나 B8로 나타낸 바와 같이 선택되는 경우에는, 메모리 셀(MC-2A)의 데이터가 데이터선 구동 셀(110A-R)에 래치되고, 메모리 셀(MC-2B)의 데이터가 데이터선 구동 셀(110B-R)에 래치된다.

이에 따라, 도 24의 (A)의 1H 기간과는 서로 다른 1H 기간에서의 2회 판독에 의한 데이터선 드라이버(100)의 데이터 래치가 완료된다.

이러한 판독 방법에 대하여, RAM(200)의 각 메모리 셀(MC)에는, 도 25에 도 시한 바와 같이 데이터가 저장된다. 예를 들면, 데이터 RA-1∼RA-6은 데이터선 구동 셀(110A-R)에 공급하기 위한 R 화소의 6 비트의 데이터이고, 데이터 RB-1∼RB-6은 데이터선 구동 셀(110B-R)에 공급하기 위한 R 화소의 6 비트의 데이터이다.

도 25에 도시한 바와 같이, 예를 들면 워드선 WL1에 대응하는 메모리 셀(MC)에는, Y 방향을 따라, 데이터 RA-1(데이터선 드라이버(100A)가 래치하기 위한 데이터), RB-1(데이터선 드라이버(100B)가 래치하기 위한 데이터), RA-2(데이터선 드라이버(100A)가 래치하기 위한 데이터), RB-2(데이터선 드라이버(100B)가 래치하기 위한 데이터), RA-3(데이터선 드라이버(100A)가 래치하기 위한 데이터), RB-3(데이터선 드라이버(100B)가 래치하기 위한 데이터), …라는 순서로 저장된다. 즉, RAM(200)에는, Y 방향을 따라 (데이터선 드라이버(100A)가 래치하기 위한 데이터)와 (데이터선 드라이버(100B)가 래치하기 위한 데이터)가 교대로 저장된다.

또한, 도 24의 (A), 도 24의 (B)에 도시하는 판독 방법은, 1H 기간에 2회 판독을 행하는데, 1H 기간에 동일한 워드선(WL)이 선택된다.

상기에는, 1회의 워드선의 선택에서 선택되는 메모리 셀(MC) 중, 각 선택형 센스 앰프(SSA)는 2개의 메모리 셀(MC)로부터 데이터를 받는 내용이 개시되어 있지만, 이것에 한정되지 않는다. 예를 들면, 1회의 워드선의 선택에서 선택되는 메모리 셀(MC) 중, 각 선택형 센스 앰프(SSA)가 N개의 메모리 셀(MC)로부터 N 비트의 데이터를 받는 구성이어도 된다. 그 경우에는, 선택형 센스 앰프(SSA)는, 동일한 워드선의 1회째의 선택 시에는, 제1∼제N 메모리 셀(MC)의 N개의 메모리 셀(MC) 중, 제1 메모리 셀(MC)로부터 받는 1 비트의 데이터를 선택한다. 또한, 선택형 센 스 앰프(SSA)는 K(1≤K≤N)회째의 워드선의 선택 시에는, 제K 메모리 셀(MC)로부터 받는 1 비트의 데이터를 선택한다.

도 24의 (A) 및 도 24의 (B)의 변형예로서, 1H 기간에 N회 선택되는 동일한 워드선(WL)을 J(J는 2 이상의 정수)개 선택하여, 1H 기간에 RAM(200)으로부터 데이터가 판독되는 횟수를 (N×J)회로 할 수 있다. 즉, N=2, J=2라고 하면, 도 24의 (A) 및 도 24의 (B)에 도시하는 4회의 워드선 선택이 동일 수평 주사 기간 1H 내에 실시된다. 즉, 1H 기간 내에 워드선 WL1을 2회, 워드선 WL2을 2회 선택함으로써, N=4회 판독하는 방법이다.

이 경우에는, RAM 블록(200) 각각은, 1회의 워드선의 선택에서, M(M은 2 이상의 정수) 비트의 데이터를 출력하고, M의 값은, 표시 패널(10)의 복수의 데이터선(DL)의 개수를 DLN, 각 데이터선에 대응하는 각 화소의 계조 비트 수를 G, RAM 블록(200)의 블록 수를 BNK라고 정의한 경우에 이하의 수학식으로 주어진다.

다음으로 또 하나의 제어 방법을 도 26의 (A) 및 도 26의 (B)를 이용하여 설명한다.

도 26의 (A)의 C1로 나타내는 타이밍에서 선택 신호 COLA가 액티브로 설정되고, C2로 나타내는 타이밍에서 워드선 WL1이 선택된다. 이에 따라 도 22의 메모리 셀(MC-1A, MC-1B)이 선택된다. 이때, 선택 신호 COLA가 액티브이기 때문에, 선택 형 센스 앰프(SSA)는 A측의 메모리 셀(MC)(광의로는 제1 메모리 셀), 즉 메모리 셀(MC-1A)의 데이터를 검출하여 출력한다. 그리고, C3의 타이밍에서 래치 신호(SLA)가 하강하면, 데이터선 구동 셀(110A-R)은, 메모리 셀(MC-1A)에 저장되어 있는 데이터를 래치한다.

또한, C4로 나타내는 타이밍에서 워드선 WL2가 선택되고, 메모리 셀(MC-2A, MC-2B)이 선택된다. 이때, 선택 신호 COLA는 액티브이기 때문에, 선택형 센스 앰프(SSA)는 A측의 메모리 셀(MC), 즉 메모리 셀(MC-2A)의 데이터를 검출하여 출력한다. 그리고, C5의 타이밍에서 래치 신호(SLB)가 하강하면, 데이터선 구동 셀(110B-R)은, 메모리 셀(MC-2A)에 저장되어 있는 데이터를 래치한다.

이에 따라, 1H 기간의 2회 판독에 의한 데이터선 드라이버(100)의 데이터 래치가 완료된다.

또한, 도 26의 (A)에서 도시되는 1H 기간과는 서로 다른 1H 기간에서의 판독을 도 26의 (B)를 이용하여 설명한다. 도 26의 (B)의 C6로 나타내는 타이밍에서 선택 신호 COLB가 액티브로 설정되고, C7로 나타내는 타이밍에서 워드선 WL1이 선택된다. 이에 따라 도 22의 메모리 셀(MC-1A, MC-1B)이 선택된다. 이때, 선택 신호 COLB가 액티브이기 때문에, 선택형 센스 앰프(SSA)는 B측의 메모리 셀(MC)(광의로는 제1∼제N 메모리 셀 중 제1 메모리 셀과 서로 다른 메모리 셀), 즉 메모리 셀(MC-1B)의 데이터를 검출하여 출력한다. 그리고, C8의 타이밍에서 래치 신호(SLA)가 하강하면, 데이터선 구동 셀(110A-R)은, 메모리 셀(MC-1B)에 저장되어 있는 데이터를 래치한다.

또한, C9로 나타내는 타이밍에서 워드선 WL2가 선택되고, 메모리 셀(MC-2A, MC-2B)가 선택된다. 이때, 선택 신호 COLB는 액티브이기 때문에, 선택형 센스 앰프(SSA)는 B측의 메모리 셀(MC), 즉 메모리 셀(MC-2B)의 데이터를 검출하여 출력한다. 그리고, C10의 타이밍에서 래치 신호(SLB)가 하강하면, 데이터선 구동 셀(110B-R)은, 메모리 셀(MC-2B)에 저장되어 있는 데이터를 래치한다.

이에 따라, 도 26의 (A)의 1H 기간과는 서로 다른 1H 기간에서의 2회 판독에 의한 데이터선 드라이버(100)의 데이터 래치가 완료된다.

이러한 판독 방법에 대하여, RAM(200)의 각 메모리 셀(MC)에는, 도 27에 도시한 바와 같이 데이터가 저장된다. 예를 들면, 데이터 RA-1A∼RA-6A 및 데이터 RA-1B∼RA-6B는 데이터선 구동 셀(110A-R)에 공급하기 위한 R용 서브 픽셀을 위한 6 비트의 데이터이다. 데이터 RA-1A∼RA-6A는 도 26의 (A)에 도시하는 1H 기간에서의 R용 서브 픽셀 데이터이고, 데이터 RA-1B∼RA-6B는 도 26의 (B)에 도시하는 1H 기간에서의 R용 서브 픽셀 데이터이다.

또한, 데이터 RB-1A∼RB-6A 및 데이터 RB-1B∼RB-6B는 데이터선 구동 셀(110B-R)에 공급하기 위한 R용 서브 픽셀을 위한 6 비트의 데이터이다. 데이터 RB-1A∼RB-6A는 도 26의 (A)에 도시하는 1H 기간에서의 R용 서브 픽셀 데이터이고, 데이터 RB-1B∼RB-6B는 도 26의 (B)에 도시하는 1H 기간에서의 R 서브 픽셀 데이터이다.

도 27에 도시한 바와 같이, RAM(200)에는, X 방향을 따라 데이터 RA-1A(데이터선 드라이버(100A)가 래치하기 위한 데이터), RB-1A(데이터선 드라이버(100B)가 래치하기 위한 데이터)라는 순서로 각 메모리 셀(MC)에 저장된다.

또한, RAM(200)에는, Y방향을 따라, 데이터 RA-1A(도 26의 (A)의 1H 기간에 데이터선 드라이버(100A)가 래치하기 위한 데이터), 데이터 RA-1B(도 26의 (A)의 1H 기간에 데이터선 드라이버(100A)가 래치하기 위한 데이터), 데이터 RA-2A(도 26의 (A)의 1H 기간에 데이터선 드라이버(100A)가 래치하기 위한 데이터), 데이터 RA-2B(도 26의 (A)의 1H 기간에 데이터선 드라이버(100A)가 래치하기 위한 데이터), …라는 순서로 저장된다. 즉, RAM(200)에는, Y방향을 따라, 임의의 1H 기간에 데이터선 드라이버(100A)에 래치되는 데이터와, 그 1H 기간과는 서로 다른 1H 기간에 데이터선 드라이버(100A)에 래치되는 데이터가, 교대로 저장된다.

또한 도 26의 (A), 도 26의 (B)에 도시하는 판독 방법은, 1H 기간에 2회 판독을 행하는데, 1H 기간에 서로 다른 워드선(WL)이 선택된다. 그리고, 1 수직 기간(즉, 1 프레임 기간)에 동일한 워드선이 2회 선택된다. 이것은, 선택형 센스 앰프(SSA)가 2조의 비트선 쌍(BL, /BL)을 접속하기 때문이다. 따라서, 선택형 센스 앰프(SSA)에 3조 또는 그 이상의 비트선(BL, /BL)이 접속되는 경우에는, 1 수직 기간에 동일한 워드선이 3회 또는 그 이상의 횟수만큼 선택되게 된다.

또한, 본 실시 형태에서는, 전술된 워드선(WL)의 제어는, 예를 들면 도 4의 워드선 제어 회로(220)에 의해 제어된다.

3.4. 데이터 판독 제어 회로의 배치

도 20은, 도 17의 (B)의 횡형 셀을 이용하여 구성된 2개의 RAM(200) 내에 형성된 2개의 메모리 셀 어레이(200A, 200B)와 그 주변 회로를 도시하고 있다.

도 20은, 도 3의 (A)에 도시한 바와 같이, 2개의 RAM(200)이 인접하고 있는 예의 블록도이다. 2개의 메모리 셀 어레이(200A, 200B)의 각 하나에 전용의 회로로서, 로우 디코더(광의로는 워드선 제어 회로)(150)와, 출력 회로(154)와, CPU 라이트/리드 회로(158)가 형성되어 있다. 또한, 2개의 메모리 셀 어레이(200A, 200B)에 공용의 회로로서, CPU/LCD 제어 회로(152)와, 컬럼 디코더(156)가 형성되어 있다.

그리고, 로우 디코더(150)는, CPU/LCD 제어 회로(152)로부터의 신호에 기초하여, RAM(200A, 200B)의 워드선(WL)을 제어한다. 2개의 메모리 셀 어레이(200A, 200B) 각각으로부터의 LCD측에의 데이터 판독 제어는, 로우 디코더(150) 및 CPU/LCD 제어 회로(152)에 의해 행하여지므로, 로우 디코더(150) 및 CPU/LCD 제어 회로(152)가 광의의 데이터 판독 제어 회로로 된다. CPU/LCD 제어 회로(152)는 예를 들면 외부의 호스트의 제어에 기초하여, 2개의 로우 디코더(150), 2개의 출력 회로(154), 2개의 CPU 라이트/리드 회로(158), 1개의 컬럼 디코더(156)를 제어한다.

2개의 CPU 라이트/리드 회로(158)는 CPU/LCD 제어 회로(152)로부터의 신호에 기초하여, 호스트측으로부터의 데이터를 메모리 셀 어레이(200A, 220B)에 기입하거나, 메모리 셀 어레이(200A, 200B)에 저장되어 있는 데이터를 판독하여 예를 들면 호스트측에 출력하는 제어를 행하거나 한다. 컬럼 디코더(156)는, CPU/LCD 제어 회로(152)로부터의 신호에 기초하여, 메모리 셀 어레이(200A, 200B)의 비트선(BL, /BL)의 선택 제어를 행한다.

또한, 출력 회로(154)는, 전술한 바와 같이 1 비트의 데이터가 각각 입력되는 복수의 센스 앰프 셀(211)을 포함하고, 1H 기간 내에 서로 다른 예를 들면 2개의 워드선(WL)의 선택에 의해 각 메모리 셀 어레이(200A, 200B)로부터 출력되는 M 비트의 데이터를 데이터선 드라이버(100)에 출력한다. 또한, 도 3의 (A)와 같이 4개의 RAM(200)을 갖는 경우, 2개의 CPU/LCD 제어 회로(152)는, 도 10에 도시하는 동일한 워드선 제어 신호(RAC)에 기초하여 4개의 컬럼 디코더(156)를 제어하는 결과, 4개의 메모리 셀 어레이에서는 동일 컬럼 어드레스의 워드선(WL)이 동시에 선택된다.

이와 같이, 1H 기간에 각 메모리 셀 어레이(200A, 200B)로부터 예를 들면 2회 판독을 행함으로써, 1회 당의 판독 비트 M이 감소하므로, 컬럼 디코더(156) 및 CPU 라이트/리드 회로(158)의 사이즈는 반감한다. 또한, 도 3의 (A)에 도시한 바와 같이, 2개의 RAM(200)이 인접하고 있는 경우에는, 도 20에 도시한 바와 같이 2개의 메모리 셀 어레이(200A, 200B)에 CPU/LCD 제어 회로(152) 및 컬럼 디코더(156)를 공용할 수 있으므로, 이것에 의해서도 RAM(200)의 사이즈를 작게 할 수 있다.

또한, 도 17의 (B)에 도시하는 횡형 셀의 경우, 도 19에 도시한 바와 같이 각 워드선 WL1, WL2에 접속되는 메모리 셀(MC)의 수는 M개로 적어지므로, 워드선의 배선 용량은 비교적 작다. 따라서, 워드선을 메인 워드선 및 서브 워드선에서 계층화할 필요도 없다.

4. 변형예

도 28에 본 실시 형태에 따른 변형예를 도시한다. 예를 들면 도 11의 (A)에서는, 데이터선 드라이버(100A 및 100B)가 X 방향으로 분할되어 있다. 그리고, 각 데이터선 드라이버(100A, 100B)에는 각각, 컬러 표시의 경우, R용 서브 픽셀의 데이터선 구동 셀, G용 서브 픽셀의 데이터선 구동 셀, B용 서브 픽셀의 데이터선 구동 셀이 형성되어 있다.

이에 반하여, 도 28의 변형예에서는, 데이터선 드라이버(100-R(광의로는 제1 분할 데이터선 드라이버), 100-G(광의로는 제2 분할 데이터선 드라이버), 100-B(광의로는 제3 분할 데이터선 드라이버))의 3개가 X 방향으로 분할되어 있다. 그리고, 데이터선 드라이버(100-R)에는, 복수의 R용 서브 픽셀의 데이터선 구동 셀(110-R1, 110-R2, …)(광의로는 R용 데이터선 구동 셀)이 형성되고, 데이터선 드라이버(100-G)에는, 복수의 G용 서브 픽셀의 데이터선 구동 셀(110-G1, 110-G2, …)(광의로는 G용 데이터선 구동 셀)이 형성되어 있다. 마찬가지로 하여 데이터선 드라이버(100-B)에는, 복수의 B용 서브 픽셀의 데이터선 구동 셀(110-B1, 110-B2, …)(광의로는 B용 데이터선 구동 셀)이 형성되어 있다.

그리고, 도 28의 변형예에서는, 1H 기간에 3회(광의로는 N회, N은 3의 배수) 판독이 행하여진다. 예를 들면, 워드선 WL1이 선택되면, 그것에 따라, 데이터선 드라이버(100-R)가 RAM(200)으로부터 출력되는 데이터를 래치한다. 이에 따라, 예를 들면 메모리 셀군 MCS31에 저장되어 있는 데이터가 데이터선 구동 셀(110-R1)에 래치된다.

또한, 워드선 WL2가 선택되면, 그것에 따라, 데이터선 드라이버(100-G)가 RAM(200)으로부터 출력되는 데이터를 래치한다. 이에 따라, 예를 들면 메모리 셀군 MCS32에 저장되어 있는 데이터가 데이터선 구동 셀(110-G1)에 래치된다.

또한, 워드선(WL)3이 선택되면, 그것에 따라, 데이터선 드라이버(100-B)가 RAM(200)으로부터 출력되는 데이터를 래치한다. 이에 따라, 예를 들면 메모리 셀군 MCS33에 저장되어 있는 데이터가 데이터선 구동 셀(110-B1)에 래치된다.

메모리 셀군 MCS34, MCS35, MCS36에 대해서도 상기한 바와 마찬가지로서, 각각이, 도 28에 도시한 바와 같이 데이터선 구동 셀(110-R2, 110-G2, 110-B2) 중 어느 하나에 저장되어 있다.

도 29는, 이 3회 판독에 의한 동작의 타이밍차트를 도시하는 도면이다. 도 29의 D1의 타이밍에서 워드선 WL1이 선택되고, D2의 타이밍에서 데이터선 드라이버(100-R)가 RAM(200)으로부터의 데이터를 래치한다. 이에 따라, 상기한 바와 같이 워드선 WL1의 선택에 의해 출력되는 데이터가 데이터선 드라이버(100-R)에 래치된다.

또한, D3의 타이밍에서 워드선 WL2가 선택되고, D4의 타이밍에서 데이터선 드라이버(100-G)가 RAM(200)으로부터의 데이터를 래치한다. 이에 따라, 상기한 바와 같이 워드선 WL2의 선택에 의해 출력되는 데이터가 데이터선 드라이버(100-G)에 래치된다.

또한, D5의 타이밍에서 워드선 WL3이 선택되고, D6의 타이밍에서 데이터선 드라이버(100-B)가 RAM(200)으로부터의 데이터를 래치한다. 이에 따라, 상기한 바와 같이 워드선 WL3의 선택에 의해 출력되는 데이터가 데이터선 드라이버(100-B)에 래치된다.

상기한 바와 같이 동작하는 경우, RAM(200)의 메모리 셀(MC)에는, 도 30에 도시한 바와 같이 데이터가 저장된다. 예를 들면, 도 30의 데이터 R1-1은, R용 서브 픽셀이 6 비트의 계조도인 경우의 그 1 비트의 데이터를 나타내고, 예를 들면 1개의 메모리 셀(MC)에 저장된다.

예를 들면 도 28의 메모리 셀군 MCS31에는, 데이터 R1-1∼R1-6이 저장되고, 메모리 셀군 MCS32에는, 데이터 G1-1∼G1-6이 저장되고, 메모리 셀군 MCS33에는, 데이터 B1-1∼B1-6이 저장된다. 마찬가지로 하여, 메모리 셀군 MCS33∼MCS36에는, 도 30에 도시한 바와 같이 데이터 R2-1∼R2-6, G2-1∼G2-6, B2-1∼B2-6이 저장된다.

예를 들면, 메모리 셀군 MCS31∼MCS33에 저장되는 데이터를 1 픽셀의 데이터라고 간주할 수 있고, 메모리 셀군 MCS34∼MSC36에 저장되는 데이터에 대응하는 데이터선과는 서로 다른 데이터선을 구동하기 위한 데이터이다. 따라서, RAM(200)에는, Y 방향을 따라 1 픽셀마다의 데이터를 순서대로 기입할 수 있다.

또한, 표시 패널(10)에 형성되어 있는 복수의 데이터선 중, 예를 들면 R용 서브 픽셀에 대응하는 데이터선을 구동하고, 다음으로 G용 서브 픽셀에 대응하는 데이터선을 구동하고, 그리고 B용 서브 픽셀에 대응하는 데이터선을 구동한다. 이에 따라, 1H 기간에 3회 판독을 행한 경우에 각 회의 판독에서 지연이 발생하더라도, 예를 들면 R용 서브 픽셀에 대응하는 데이터선이 모두 구동되어 있으므로, 지연에 의해 표시되지 않는 영역의 면적이 작아진다. 따라서, 깜박거림 등의 표시 열화를 완화할 수 있다.

또한, 변형예에서는, 3 분할에 의한 형태가 일례로서 나타나 있지만, 이것에 한정되지 않는다. N이 3의 배수인 경우에는, N개의 분할 데이터선 드라이버 중, (1/3)개의 분할 데이터선 드라이버가 제1군의 분할 데이터선 드라이버에 상당하고, 또한 (1/3)개의 분할 데이터선 드라이버가 제2군의 분할 데이터선 드라이버에 상당하고, 나머지의 (1/3)개의 분할 데이터선 드라이버가 제3군의 분할 데이터선 드라이버에 상당한다.

5. 본 실시 형태의 효과

전술된 바와 같이 본 실시 형태에서는, 1H 기간에 복수회의 판독을 RAM(200)에 대하여 행한다. 그 때문에, 전술된 바와 같이, 1 워드선 당 메모리 셀(MC)의 수를 적게 하는 것이나, 데이터선 드라이버(100)의 분할화가 가능하게 된다. 예를 들면 1H 기간의 판독 횟수를 조정함으로써 1 워드선에 대응하는 메모리 셀(MC)의 배열 수를 조정할 수 있기 때문에, RAM(200)의 X 방향의 길이 RX 및 Y 방향의 길이 RY를 적절히 조정할 수 있다. 또한, 1H 기간의 판독 횟수를 조정함으로써 데이터선 드라이버(100)의 분할수도 변경할 수 있다.

또한, 대상으로 되는 표시 패널(10)의 표시 영역(12)에 형성된 데이터선의 수에 따라, 데이터선 드라이버(100) 및 RAM(200)의 블록 수를 변경하거나, 각 데이터선 드라이버(100) 및 RAM(200)의 레이아웃 사이즈를 변경하거나 하는 것도 용이해진다. 이 때문에, 표시 드라이버(20)에 탑재되는 다른 회로를 고려한 설계가 가능해져서, 표시 드라이버(20)의 설계 코스트의 삭감이 가능하게 된다. 예를 들면, 대상으로 되는 표시 패널(10)에 변경이 있어, 데이터선의 수만큼 변경된 경우, 데이터선 드라이버(100) 및 RAM(200)이 주로 변경의 대상으로 되는 경우가 있다. 이 경우, 본 실시 형태에서는, 데이터선 드라이버(100) 및 RAM(200)의 레이아웃 사이즈를 유연하게 설계할 수 있기 때문에, 다른 회로에서는 종래의 라이브러리를 유용할 수 있는 경우가 있다. 따라서, 본 실시 형태에서는, 한정된 스페이스를 유효하게 이용할 수 있어, 표시 드라이버(20)의 설계 코스트를 삭감할 수 있다.

또한, 본 실시 형태에서는, 1H 기간에 복수회 판독을 행하기 때문에, 도 21의 (A)에 도시한 바와 같이 센스 앰프(SSA)에 의해, M 비트의 데이터가 출력되는 RAM(200)에 대하여, Y 방향으로 M×2개의 메모리 셀(MC)을 형성할 수 있다. 이에 따라, 효율적으로 메모리 셀(MC)을 배열할 수 있으므로, 칩 면적의 축소를 가능하게 한다.

또한, 도 8의 비교예의 표시 드라이버(24)에서는, 워드선(WL)이 매우 길기 때문에, RAM(205)으로부터의 데이터 판독의 지연에 의한 변동이 발생하지 않도록 하기 위해, 어느 정도의 전력을 필요로 한다. 또한, 워드선(WL)이 매우 길기 때문에, 워드선(WL) 1개 당 접속되는 메모리 셀의 수도 증대하여, 워드선(WL)에 기생되는 용량이 증대한다. 이 기생 용량의 증대에 대해서는, 워드선(WL)을 분할하여 제어함으로써 대처 가능하지만, 이를 위한 회로가 별도로 필요하게 된다.

이에 반하여, 본 실시 형태에서는, 예를 들면 도 11의 (A)에 도시한 바와 같이 워드선 WL1, WL2 등이 Y 방향을 따라 연장 형성되어 있고, 그 각각의 길이가 비교예의 워드선(WL)에 비하여 충분히 짧다. 그 때문에, 1회의 워드선 WL1의 선택에 필요한 전력은 작아진다. 이에 따라, 1H 기간에 복수회 판독을 행한 경우에도 소비 전력의 증대를 방지할 수 있다.

또한, 도 3의 (A)에 도시한 바와 같이 예를 들면, RAM(200)이 4 BANK 형성되어 있는 경우, RAM(200)에서는, 도 11의 (B)에 도시한 바와 같이 워드선을 선택하는 신호나, 래치 신호(SLA, SLB)의 제어가 행하여진다. 이들 신호는, 예를 들면 4 BANK의 각각의 RAM(200)에 공통으로 이용되도록 할 수 있다.

구체적으로는, 예를 들면 도 10에 도시한 바와 같이 데이터선 드라이버(100-1∼100-4)에는, 동일한 데이터선 제어 신호(SLC)(데이터선 드라이버용 제어 신호)가 공급되고, RAM(200-1∼200-4)에는, 동일한 워드선 제어 신호(RAC)(RAM용 제어 신호)가 공급된다. 데이터선 제어 신호(SLC)는 예를 들면 도 11의 (B)에 도시되는 래치 신호(SLA, SLB)를 포함하고, RAM용 제어 신호(RAC)는 예를 들면 도 11의 (B)에 도시되는 워드선을 선택하는 신호를 포함한다.

이에 따라, 각각의 BANK에서 RAM(200)의 워드선이 동일하게 선택되고, 데이터선 드라이버(100)에 공급되는 래치 신호(SLA, SLB) 등이 동일하게 하강한다. 즉, 1H 기간에서, 임의의 RAM(200)의 워드선이 선택됨과 동시에, 다른 RAM(200)의 워드선도 동시에 선택된다. 이와 같이 하여, 복수의 데이터선 드라이버(100)는, 복수의 데이터선을 정상적으로 구동할 수 있다.

6. 소스 드라이버 및 RAM 블록의 구체예

이하, 도 31에 도시한 바와 같이, 176×220 화소를 갖는 QCIF 표시에 대응의 컬러 액정 표시 패널(10)에 사용하는 표시 드라이버(10)를, 4 분할 또한 90도 회전 시켜, 1 수평 주사 기간에 2회 판독하기 위한 데이터 드라이버(100) 및 RAM 블록(200)에 대하여, 구체적으로 설명한다.

6.1. RAM 내장 데이터 드라이버 블록

도 32는, 소스 드라이버(100) 및 RAM 블록(200)의 블록을 도시하고, 이 블록은 워드선이 연장되는 방향 Y에서 분할되어 있고, 11 블록으로 분할된 RAM 내장 데이터 드라이버 블록(300)을 갖는다. 1개의 RAM 블록(200)은 도 31에 도시한 바와 같이 Y 방향에서 22 화소 분의 데이터를 저장하고 있기 때문에, 11 분할된 각 RAM 내장 데이터 드라이버 블록(300)은 Y 방향에서 2 화소 분의 데이터를 저장하고 있다.

1개의 RAM 내장 데이터 드라이버 블록(300)은, 도 33에 도시한 바와 같이, X 방향에서 RAM 영역(310)과 데이터 드라이버 영역(350)으로 대별된다. RAM 영역(310)에는, 메모리 셀 어레이(312)와 메모리 출력 회로(320)가 형성된다. 데이터 드라이버 영역(350)에는, 래치 회로(352), FRC(프레임 레이트 컨트롤러)(354), 레벨 시프터(356), 셀렉터(358), DAC(디지털 아날로그 컨버터)(360), 출력 제어 회로(362), 오피앰프(364) 및 출력 회로(366)를 포함하고 있다. 2 화소 데이터 출력용의 RAM 내장 데이터 드라이버 블록(300)은, 1 화소 데이터마다 서브 블록(300A, 300B)으로 나누어진다. 이들 2개의 서브 블록(300A, 300B)은, 경계선을 사이에 두고 회로 배치가 미러 배치로 되어 있다. 특히, 도 33에 도시한 바와 같이, DAC(360)의 영역에서는, 1 화소 분의 데이터를 디지털-아날로그 변환하는 1 화소 변환 영역의 P 웰 및 N 웰 구조가, 2개의 서브 블록(300a, 300b)의 경계를 사이에 두고 미러 배치되어 있다. 이 이유는, Y 방향의 일직선 상에, DAC에 필요한 스위치를 구성하는 N형 및 P형 트랜지스터를 배열할 수 있기 때문이다. 이렇게 해서, 2개의 서브 블록(300a, 300b)에서 N형 웰을 공용할 수 있으므로, 웰 분리 영역이 적어져, Y 방향의 치수를 압축할 수 있다. 즉, 도 10에 도시하는 치수 RY를 작게 할 수 있다.

도 34는, 도 33에 도시하는 RAM 내장 데이터 드라이버 블록(300)의 RAM 영역(310)을 도시하고 있다. RAM 영역(310)에는, Y 방향에서 2 화소 분, 즉, 2(화소)×3(RGB)×6(계조 비트 수)=36 비트 분의 36개의 메모리 셀(MC)이 배열된다. 본 실시 형태에 이용하는 메모리 셀(MC)은, 도 34에 도시한 바와 같이, X 방향(비트선 방향)에 평행한 긴 변과, Y 방향(워드선 방향)에 평행한 짧은 변을 갖는 직사각형이다. 이에 따라, Y 방향으로 36개의 메모리 셀(MC)을 배열하였을 때의 Y 방향의 높이를 작게 할 수 있고, 따라서, 도 10에 도시하는 RAM 블록(200)의 높이를 작게 할 수 있다.

도 33에서 설명한 바와 같이, RAM 내장 데이터 드라이버 블록(300)의 2개의 서브 블록(300A, 300B)이 미러 배치이기 때문에, 각 서브 블록(300A, 300B)의 데이터 드라이버 영역(350)에의 입력은, 도 34의 좌단에 도시한 바와 같이, 서브 블록(300A, 300B)의 경계를 사이에 두고 대칭으로 되는 관계를 만족할 필요가 있다.

여기서, 1 화소를 구성하는 각 서브 픽셀 R, G, B는 각각 6 비트라고 하면, 1 화소는 계 18 비트로 되고, 이 1 화소 18 비트의 데이터를, R0, B0, G0, …, R5, B5, G5로 표기한다. 도 34의 좌단에 도시한 바와 같이, 서브 블록(300A)에서의 데 이터 드라이버 영역(350)에의 출력 배열은, 위로부터 R0, G0, B0, R1 R5, G5, B5의 순서로 된다. 한편, 서브 블록(300B)에서의 데이터 드라이버 영역(350)에의 출력 배열은, 전술한 이유로부터, 아래로부터 R0, G0, B0, R1, …, R5, G5, B5의 순서로 된다. 즉, 2 화소 분의 데이터는, 서브 블록(300A, 300B)의 경계를 사이에 두고 대칭으로 된다.

한편, RAM 내장 데이터 드라이버 블록(300)의 RAM 영역(310)의 메모리 셀 어레이(312)에서는, 도 34에 도시하는 RGB 저장 배열 순서(즉 데이터 판독 배열 순서)로 되어 있고, 데이터 드라이버 영역(350)에의 데이터 출력 배열 순서와는 일치하지 않는다. 이 때문에, 도 34에 도시한 바와 같이, 메모리 출력 회로(320)의 영역에 재배열 배선 영역(410)을 확보하고 있다. 이 재배열 배선 영역(410)은, 복수의 비트선으로부터의 데이터 판독 배열 순서로 입력된 비트 데이터를, 배선에 의해 재배열하여, 메모리 출력 회로(320)에서의 비트 출력 배열 순서로 출력하는 것이다.

재배열 배선 영역(410)에 대해서는 후술하기로 하고, 먼저, 메모리 셀 어레이(312)에 대하여 설명한다. 도 34에 도시한 바와 같이, 메모리 셀 어레이(312)의 우측에는, RAM 블록(200)에 데이터를 기입 및 판독 제어하는 호스트 기기(도시 생략)와의 사이에서 데이터가 입출력되는 데이터 판독/기입 회로(400)를 갖는다. 이 데이터 판독/기입 회로(400)에는, 1회의 액세스로 18 비트의 데이터가 입력 또는 출력된다. 즉, 하나의 RAM 내장 데이터 드라이버 블록(300)에 2 화소 분의 36 비트 데이터를 기입 및 판독하기 위해서는, 2회의 액세스가 필요하게 된다.

여기서, 데이터 판독/기입 회로(400)는, 도 34에 도시한 바와 같이, Y 방향에서 18개의 기입 구동 셀(402)과, Y 방향에서 18개의 센스 앰프 셀(404)을 갖는다. 그리고, 각 기입 구동 셀(402)은, Y 방향(워드선 방향)에서 인접하는 소정 개수(본 실시 형태에서는 2개)의 메모리 셀을 1 메모리 셀군으로 하고, 그 1 메모리 셀군을 구성하는 2개의 메모리 셀(MC)의 Y 방향의 높이와 동일한 높이를 갖는다. 즉, 인접하는 2개의 메모리 셀(MC)에서 하나의 기입 구동 셀(402)이 공용된다. 동일하게, 각 센스 앰프 셀(404)도, 인접하는 2개의 메모리 셀(MC)의 Y 방향의 높이와 동일한 높이를 갖는다. 즉, 인접하는 2개의 메모리 셀(MC)에서 1개의 센스 앰프 셀(404)이 공용된다.

예를 들면, 호스트 기기가 1 화소 분의 데이터를 메모리 셀 어레이(312)에 기입할 때에 대하여 설명한다. 도 34에서 예를 들면 워드선 WL1이 선택됨과 함께, Y 방향으로 배열된 36개의 메모리 셀(MC) 중의 예를 들면 짝수번째의 18개의 메모리 셀(MC)에, 18개의 기입 구동 셀(402)을 통하여, 1 화소 분의 데이터 R0, B0, G0, …, R5, B5, G5가 기입된다. 다음으로, 동일한 워드선 WL1이 선택되고, Y 방향으로 배열된 36개의 메모리 셀(MC) 중의 예를 들면 홀수번째의 18개의 메모리 셀(MC)에, 18개의 기입 구동 셀(402)을 통하여, 다음의 1 화소 분의 데이터 R0, B0, G0, …, R5, B5, G5가 기입된다.

이러한 구동에 의해, 도 34에 도시하는 Y 방향에서 36개의 메모리 셀(MC)에 2 화소 분의 데이터가 기입된다. 호스트 기기에 데이터를 판독하는 경우에는, 기입 구동 셀(402) 대신에 센스 앰프 셀(404)이 이용되어, 기입과 동일한 수순으로 2 회로 나누어 판독된다.

이상의 점으로부터, 도 34의 Y 방향에서 인접하는 2개의 메모리 셀(MC)에는, 호스트 기기측과의 액세스의 제약에 의해, 동색으로 또한 전체 6 비트 중의 계조 비트 번호가 동일한 2개의 데이터(예를 들면 R0, R0)가 입력되게 된다. 이 제약 때문에, 도 34의 Y 방향으로 배열된 2 화소 분 36개의 메모리 셀(MC)에 저장되는 데이터 배열 순서는, 도 34의 좌단에 도시하는 데이터 출력 배열 순서와 일치하지 않는다. 도 34에 도시하는 Y 방향의 36개의 메모리 셀(MC)에의 데이터 저장 배열은, 재배열 배선 영역(410)에서의 배선 교차 횟수를 적게 하고, 재배열 배선 길이를 짧게 하기 위해 결정되어 있다.

이상에 의해, 메모리 셀 어레이(312)에서의 복수의 비트선(BL)의 배열에 따른 데이터 판독 배열 순서와, 메모리 출력 회로(320)로부터의 데이터 출력 배열 순서가 서로 다르다. 이 때문에, 도 34에 도시하는 재배열 배선 영역(410)이 형성되어 있다.

6.2. 메모리 출력 회로

재배열 배선 영역(410)을 갖는 메모리 출력 회로(320)의 일례를, 도 35를 참조하여 설명한다. 도 35에서, 메모리 출력 회로(320)는, X 방향에서 대별하여, 센스 앰프 회로(322), 버퍼 회로(324) 및 이들을 제어하는 컨트롤 회로(326)를 갖는다.

센스 앰프 회로(322)는, 비트선 방향(X 방향)에 L(L은 2 이상의 정수)개, 예를 들면 L=2개의 제1 센스 앰프 셀(322A), 제2 센스 앰프 셀(322B)을 갖고, 1 수평 주사 기간 내에 동시에 판독되는 2개의 비트 데이터를, 제1, 제2 센스 앰프 셀(322A, 322B)의 서로 다른 1개에 각각 입력시킨다. 이 때문에, 제1, 제2 센스 앰프 셀(322A, 322B)의 각각의 높이는, X 방향에서 인접하는 L개(L=2개)의 메모리 셀(MC)의 높이의 범위 내에 들어가면 되어, 센스 앰프 회로(322)의 회로 레이아웃의 자유도가 확보된다.

즉, 1개의 메모리 셀(MC)의 Y 방향 높이를 MCY로 하고, 예를 들면 L=2개의 제1 센스 앰프 셀(322A), 제2 센스 앰프 셀(322B) 각각의 Y 방향 높이를 SACY라고 하면, (L-1)×MCY<SACY≤L×MCY라고 하면, 집적 회로 장치의 Y 방향 높이를 소정치 이내로 확보하면서, 센스 앰프 셀의 레이아웃의 자유도를 확보할 수 있다. 또한, L은 2에 한정되지 않고, 2 이상의 정수로 할 수 있다. 단, L<M/2로 되는 정수이다.

버퍼 회로(324)는, 제1 센스 앰프 셀(322A)의 출력을 증폭하는 제1 버퍼 셀(324A)과, 제2 센스 앰프 셀(322B)의 출력을 증폭하는 제2 버퍼 셀(324B)을 갖는다. 도 35의 예에서는, 워드선 선택에 의해 메모리 셀 MC1로부터 판독된 데이터는, 제1 센스 앰프 셀(322A)에서 검출되고, 제1 버퍼 셀(324A)에 의해 증폭되어 출력된다. 동일한 워드선 선택으로 메모리 셀 MC2로부터 판독된 데이터는, 제2 센스 앰프 셀(322B)에서 검출되고, 제2 버퍼 셀(324B)에 의해 증폭되어 출력된다. 도 36은, 제1 센스 앰프 셀(322A) 및 제1 버퍼 셀(324A)의 회로 구성의 일례를 도시하고 있고, 이들은 컨트롤 회로(326)로부터의 신호 TLT, XPCGL에 의해 제어되어 있다.

6.3. 재배열 배선 영역

본 실시 형태에서는, 도 34에 도시하는 재배열 배선 영역(410)을, 도 37에 도시한 바와 같이, 제2 버퍼 셀(324B)의 영역에 배치하고 있다. 도 37은, 도 33에 도시하는 서브 블록(300A)을 주로 하여 도시되어 있고, 제1 버퍼 셀(324A)의 출력 데이터(R1∼B1, R3∼B3, R5∼B5)와, 제2 버퍼 셀(324B)의 출력 데이터(R1∼B1, R3∼B3, R5∼B5)가 도시되어 있다.

제1 버퍼 셀(324A)의 출력 데이터(R1∼B1, R3∼B3, R5∼B5)의 출력 단자는, 금속 제2층 ALB에서 X 방향으로 인출되고, 비아를 통하여 금속 제3층 ALC에 의해 Y 방향으로 인출되어, 서브 블록(300B)측에 배선된다.

제2 버퍼 셀(324B)의 출력 데이터(R1∼B1, R3∼B3, R5∼B5)의 출력 단자는, 금속 제2층 ALB에서 X 방향으로 약간 인출되고, 비아를 통하여 금속 제3층 ALC에 의해 Y 방향으로 인출되고, 또한 비아를 통하여 금속 제2층 ALB에 의해 X 방향으로 인출되어, 메모리 출력 회로(320)의 출력 단자까지 접속된다.

이와 같이, 재배열 배선 영역(410)은, 비트선 방향으로 연장되는 복수의 배선이 형성된 배선층 ALB와, 워드선 방향으로 연장되는 복수의 배선이 형성된 배선층 ALC와, 양 배선층 ALB, ALC간 선택적으로 접속하는 복수의 비아를 가짐으로써, 목적으로 하는 재배열 배선을 실현하고 있다. 또한, 제2 버퍼 셀(324B)의 영역을 이용하여 재배열을 행함으로써, 제1, 제2 버퍼 셀(324A, 324B)로부터의 출력을 최단으로 재배열할 수 있어, 배선 부하를 저감할 수 있다.

도 38은, 도 35와는 서로 다른 메모리 출력 회로를 도시하고 있고, 도 38에 서는 Y 방향에서 제1 센스 앰프 셀(322A), 제1 버퍼 셀(324A), 제2 센스 앰프 셀(324B), 제2 버퍼 셀(324B) 및 컨트롤 회로(326)의 순으로 배열하고 있다. 이 경우에서도, 메모리 출력 회로의 영역, 특히 제2 버퍼 셀(324B)의 영역에 재배열 배선 영역(410)을 배치할 수 있다.

도 39의 예에서는, 센스 앰프(322) 및 버퍼(324)는, 1 수평 주사 기간의 판독 횟수 N에 따라 분할되어 있지 않다. 이 경우, 센스 앰프(322)의 전단에 제1 스위치(327), 버퍼(324)의 후단에 제2 스위치(328)를 형성하고 있다. 제1 스위치(327)는, 도 40에 도시한 바와 같이, 컬럼 어드레스 신호 COLA, COLB에 의해 택일적으로 선택되는 2개의 스위치(327A, 327B)를 갖는다. 이렇게 해서, 2개의 메모리 셀(MC)에 1개의 센스 앰프(322) 및 1개의 버퍼(324)를 공용할 수 있다. 제2 스위치(328)는, 제1 스위치(327)를 마찬가지로 하여 스위칭됨으로써, 시분할로 보내오는 2개의 메모리 셀(MC)로부터의 데이터를 2개의 출력선으로 분류하여 출력할 수 있다. 도 39의 예에서도, 메모리 출력 회로의 영역에 재배열 배선 영역(410)을 배치할 수 있다.

또한, 재배열 배선 영역(410)을 형성하는 원인은, 전술한 실시 형태에서는, 호스트 기기와 메모리 셀 어레이 사이의 데이터 액세스에 기인한 메모리 셀의 레이아웃과, 데이터 드라이버 중의 회로 구조의 미러 배치의 2개의 요인이었지만, 어느 하나의 경우이어도 되고, 이들 외에 추가로, 혹은 이들과는 서로 다른 요인으로 재배열을 실시해도 되는 것은 물론이다.

6.4. 데이터 드라이버, 드라이버 셀의 배치

도 41에 데이터 드라이버와, 데이터 드라이버가 포함하는 드라이버 셀의 배치예를 도시한다. 도 41에 도시한 바와 같이, 데이터 드라이버 블록은, X 방향을 따라 배열하여 배치되는 복수의 데이터 드라이버(DRa, DRb)(제1∼제N 분할 데이터 드라이버)를 포함한다. 또한 각 데이터 드라이버(DRa, DRb)는, 복수의 22개(광의로는 Q개)의 드라이버 셀 DRC1∼DRC22를 포함한다.

데이터 드라이버(DRa)는, 메모리 블록의 워드선 WL1a가 선택되고, 1회째의 화상 데이터가 메모리 블록으로부터 판독되면, 도 41에 도시하는 래치 신호 LATa에 기초하여, 판독된 화상 데이터를 래치한다. 그리고 래치된 화상 데이터의 D/A 변환을 행하여, 1회째의 판독 화상 데이터에 대응하는 데이터 신호 DATAa를 데이터 신호 출력선에 출력한다.

한편, 데이터 드라이버(DRb)는, 메모리 블록의 워드선 WL1b가 선택되고, 2번째의 화상 데이터가 메모리 블록으로부터 판독되면, 도 41에 도시하는 래치 신호 LATb에 기초하여, 판독된 화상 데이터를 래치한다. 그리고 래치된 화상 데이터의 D/A 변환을 행하고, 2번째의 판독 화상 데이터에 대응하는 데이터 신호 DATAb를 데이터 신호 출력선에 출력한다.

이와 같이 하여, 각 데이터 드라이버(DRa, DRb)가 22개의 화소에 대응하는 22개 분의 데이터 신호를 출력함으로써, 1 수평 주사 기간에 합계 44개의 화소에 대응하는 44개 분의 데이터 신호가 출력되도록 된다.

도 41과 같이, 복수의 데이터 드라이버(DRa, DRb)를 X 방향을 따라 배치(스택)하도록 하면, 데이터 드라이버의 규모의 크기가 원인으로 되어 집적 회로 장치 의 Y 방향에서의 폭 W가 커지게 되는 사태를 방지할 수 있다. 또한 데이터 드라이버는, 표시 패널의 타입에 따라 여러 가지의 구성이 채용된다. 이 경우에도, 복수의 데이터 드라이버를 X 방향을 따라 배치하는 방법에 따르면, 여러 가지의 구성의 데이터 드라이버를 효율적으로 레이아웃하는 것이 가능하게 된다. 또한 도 41에서는 X 방향에서의 데이터 드라이버의 배치 수가 2개인 경우를 도시하고 있지만, 배치 수는 3개 이상이어도 된다.

또한 도 41에서는, 각 데이터 드라이버(DRa, DRb)는, Y 방향을 따라 배열하여 배치되는 22개(Q개)의 드라이버 셀 DRC1∼DRC22를 포함한다. 여기서 드라이버 셀 DRC1∼DRC22의 각각은, 1 화소 분의 화상 데이터를 받는다. 그리고 1 화소 분의 화상 데이터의 D/A 변환을 행하고, 1 화소 분의 화상 데이터에 대응하는 데이터 신호를 출력한다.

그리고 도 41에서, 표시 패널의 데이터선 개수를 DLN으로 하고, 데이터 드라이버 블록의 블록 수(블록 분할수)를 BNK로 하고, 1 수평 주사 기간에서의 화상 데이터의 판독 횟수를 N으로 한다.

이 경우에, Y 방향을 따라 배열하는 드라이버 셀 DRC1∼DRC22의 개수 Q는, 표시 패널의 수평 주사 방향의 화소 수를 PX, 뱅크 수를 BNK, 1 수평 주사 기간의 판독 횟수를 N이라고 하면, Q=PX/(BNK×N)로 나타낼 수 있다. 도 41의 경우에는, PX=176, BNK=4, N=2이기 때문에, Q=176/(4×2)=22개로 된다.

바꾸어 말하면, RGB 컬러 표시의 경우에, Y 방향을 따라 배열하는 드라이버 셀 DRC1∼DRC22의 개수 Q는, 1 수평 주사 기간에 표시 메모리로부터 판독되는 데이 터의 비트 수를 M으로 하고, 데이터선에 공급되는 데이터의 계조치를 G 비트라고 하면, Q=M/3G로 나타낼 수 있다. 도 41의 경우에는, M=396, G=6이기 때문에, Q=396/(3×6)=22개로 된다.

또한 표시 패널의 데이터선 개수를 DLN으로 하고, 데이터선 1개당 화상 데이터의 비트 수를 G로 하고, 메모리 블록의 블록 수를 BNK로 하고, 1 수평 주사 기간에서 메모리 블록으로부터 판독되는 화상 데이터의 판독 횟수를 N으로 한다. 이 경우에, 센스 앰프 블록 SAB에 포함되는 센스 앰프 셀(1 비트 분의 화상 데이터를 출력하는 센스 앰프)의 개수는, 1 수평 주사 기간에 메모리 셀로부터 판독되는 데이터의 비트 수 M과 동등하게, M=(DLN×G)/(BNK×N)로 나타낼 수 있다. 도 41의 경우에는, DLN=528, G=6, BNK=4, N=2이기 때문에, M=(528×6)/(4×2)=396개로 된다. 또한 개수 M은, 유효 메모리 셀 수에 대응하는 유효 센스 앰프 수이고, 더미 메모리 셀용의 센스 앰프 등의 유효하지 않은 센스 앰프의 개수는 포함하지 않는다. 또한, 도 35, 도 38과 같이 비트선 방향으로 L=2개의 센스 앰프 셀을 배열한 경우에는, 워드선 방향으로 배열되는 센스 앰프 셀의 개수 P는, P=M/L=(DLN×G)/(BNK×N×L)=198개로 된다.

6.5. 데이터 드라이버 블록의 레이아웃

도 42에 데이터 드라이버 블록의 더욱 상세한 레이아웃예를 도시한다. 도 42에서는, N=2개의 데이터 드라이버 블록(DRa, DRb)은, 1 서브 픽셀 분의 화상 데이터에 대응하는 데이터 신호를 출력하는 복수의 서브 픽셀 드라이버 셀 SDC1∼SDC132를 포함한다. 그리고, 2개의 데이터 드라이버 블록의 각각에서는, X 방향 (서브 픽셀 드라이버 셀의 긴 변에 따른 방향)을 따라 R, G, B로 세분할되고, R, G, B에서 각각 M/3 G=22개의 서브 픽셀 드라이버 셀이 Y 방향으로 배치되어 있다. 즉 서브 픽셀 드라이버 셀 SDC1∼SDC132가 매트릭스 배치된다. 그리고 데이터 드라이버 블록의 출력선과 표시 패널의 데이터선을 전기적으로 접속하기 위한 패드(패드 블록)가, 데이터 드라이버 블록의 Y 방향측에 배치된다.

도 42에서, 분할 데이터선 드라이버(DRa)의 서브 픽셀 드라이버 셀 SDC1, SDC4, SDC7, …, SDC64는, 제1 세분할 데이터선 드라이버에 속하는 R용 데이터 구동 셀이다. 서브 픽셀 드라이버 셀 SDC2, SDC5, SDC8, …, SDC65는, 제2 세분할 데이터선 드라이버에 속하는 G용 데이터 구동 셀이다. 서브 픽셀 드라이버 셀 SDC3, SDC6, SDC9, …, SDC66은, 제S 또는 제3 세분할 데이터선 드라이버에 속하는 B용 데이터 구동 셀이다.

도 42의 실시 형태는 1 수평 주사 기간에서의 판독 횟수 N=2이며, 도 28의 실시 형태와 같이 N은 3의 배수가 아니다. 그러나, 도 42에 도시한 바와 같이, 1 수평 주사 기간 내의 판독 횟수 N을 3의 배수로 하지 않아도, 각 분할 데이터선 드라이버(DRa, DRb)의 각각에서 R, G, B의 색마다 나누어 세분할 데이터 드라이버를 배치하면, R, G, B의 색마다 나누어 구동 셀을 제2 방향을 따라 배열할 수 있다.

예를 들면 도 41의 데이터 드라이버(DRa)의 드라이버 셀 DRC1은, 도 42의 서브 픽셀 드라이버 셀 SDC1, SDC2, SDC3에 의해 구성된다. 여기서 SDC1, SDC2, SDC3은 각각, R(적)용, G(녹)용, B(청)용의 서브 픽셀 드라이버 셀이고, 1개째의 데이터 신호에 대응하는 R, G, B의 화상 데이터(R1, G1, B1)가 메모리 블록으로부 터 입력된다. 그리고 서브 픽셀 드라이버 셀 SDC1, SDC2, SDC3은, 이들 화상 데이터(R1, G1, B1)의 D/A 변환을 행하여, 1개째의 R, G, B의 데이터 신호(데이터 전압)를, 1개째의 데이터선에 대응하는 R, G, B용의 패드에 출력한다.

마찬가지로 드라이버 셀 DRC2는, R용, G용, B용의 서브 픽셀 드라이버 셀 SDC4, SDC5, SDC6에 의해 구성되고, 2개째의 데이터 신호에 대응하는 R, G, B의 화상 데이터(R2, G2, B2)가 메모리 블록으로부터 입력된다. 그리고 서브 픽셀 드라이버 셀 SDC4, SDC5, SDC6은, 이들 화상 데이터(R2, G2, B2)의 D/A 변환을 행하여, 2개째의 R, G, B의 데이터 신호(데이터 전압)를, 2개째의 데이터선에 대응하는 R, G, B용의 패드에 출력한다. 다른 서브 픽셀 드라이버 셀도 마찬가지이다.

또한 서브 픽셀의 수는 3개로 한정되지 않고, 4개 이상이어도 된다. 또한 서브 픽셀 드라이버 셀의 배치도 도 42에 한정되지 않고, R용, G용, B용의 서브 픽셀 드라이버 셀을 예를 들면 Y 방향을 따라 스택 배치해도 된다.

6.6. 메모리 블록의 레이아웃

도 43에 메모리 블록의 레이아웃예를 도시한다. 도 43은, 메모리 블록 중의 1 화소(R, G, B가 각각 6 비트로 합계 18 비트)에 대응하는 부분을 상세히 도시하고 있다. 또한, 도 43 중의 센스 앰프 블록의 RGB 배열은, 설명의 편의상, 도 37에서 설명한 재배열 후의 배열로서 도시하고 있다.

센스 앰프 블록 중 1 화소에 대응하는 부분은, R용의 센스 앰프 셀 SAR0∼SAR5와, G용의 센스 앰프 셀 SAG0∼SAG5와, B용의 센스 앰프 셀 SAB0∼SAB5를 포함한다. 또한 도 43에서는, 2개(광의로는 복수)의 센스 앰프(및 버퍼)가 X 방향으로 스택 배치된다. 그리고 스택 배치된 센스 앰프 셀 SAR0, SAR1의 X 방향측에 X 방향을 따라 배열하는 2 행의 메모리 셀 열 중, 상측의 행의 메모리 셀 열의 비트선은 예를 들면 SAR0에 접속되고, 하측의 행의 메모리 셀 열의 비트선은 예를 들면 SAR1에 접속된다. 그리고 SAR0, SAR1은, 메모리 셀로부터 판독된 화상 데이터의 신호 증폭을 행하고, 이에 따라 SAR0, SAR1로부터 2 비트의 화상 데이터가 출력되도록 된다. 다른 센스 앰프와 메모리 셀의 관계에 대해서도 마찬가지이다.

도 43의 구성의 경우에는, 도 11의 (B)에 도시하는 1 수평 주사 기간에서의 화상 데이터의 복수회 판독은, 다음과 같이 하여 실현할 수 있다. 즉 제1 수평 주사 기간(제1 주사선의 선택 기간)에서는, 먼저 도 41의 워드선 WL1a를 선택하여 화상 데이터의 1회째의 판독을 행하고, 1회째의 데이터 신호 DATAa를 출력한다. 이 경우에는 센스 앰프 셀 SAR0∼SAR5, SAG0∼SAG5, SAB0∼SAB5로부터의 R, G, B의 화상 데이터는, 각각, 서브 픽셀 드라이버 셀 SDC1, SDC2, SDC3에 입력된다. 다음으로, 동일한 제1 수평 주사 기간에서 워드선 WL1b를 선택하여 화상 데이터의 2번째의 판독을 행하고, 2번째의 데이터 신호 DATAb를 출력한다. 이 경우에는 센스 앰프 셀 SAR0∼SAR5, SAG0∼SAG5, SAB0∼SAB5로부터의 R, G, B의 화상 데이터는, 각각, 도 42의 서브 픽셀 드라이버 셀 SDC67, SDC68, SDC69에 입력된다. 또한 다음의 제2 수평 주사 기간(제2 주사선의 선택 기간)에서는, 먼저 워드선 WL2a를 선택하여 화상 데이터의 1회째의 판독을 행하여, 1회째의 데이터 신호 DATAa를 출력한다. 다음으로, 동일한 제2 수평 주사 기간에서 워드선 WL2b를 선택하여 화상 데이터의 2번째의 판독을 행하고, 2번째의 데이터 신호 DATAb를 출력한다.

7. 전자 기기

도 44의 (A) 및 (B)에 본 실시 형태의 집적 회로 장치(20)를 포함하는 전자 기기(전기 광학 장치)의 예를 도시한다. 또한 전자 기기는 도 44의 (A) 및 (B)에 도시되는 것 이외의 구성 요소(예를 들면 카메라, 조작부 또는 전원 등)를 포함해도 된다. 또한 본 실시 형태의 전자 기기는 휴대 전화기에는 한정되지 않고, 디지털 카메라, PDA, 전자수첩, 전자 사전, 프로젝터, 리어 프로젝션 텔레비전, 혹은 휴대형 정보 단말기 등이어도 된다.

도 44의 (A) 및 (B)에서 호스트 디바이스(510)는, 예를 들면 MPU(Micro Processor Unit), 베이스 밴드 엔진(베이스 밴드 프로세서) 등이다. 이 호스트 디바이스(510)는, 표시 드라이버인 집적 회로 장치(20)의 제어를 행한다. 혹은 어플리케이션 엔진이나 베이스 밴드 엔진으로서의 처리나, 압축, 신장, 사이징 등의 그래픽 엔진으로서의 처리를 행할 수도 있다. 또한 도 44의 (B)의 화상 처리 컨트롤러(표시 컨트롤러)(520)는, 호스트 디바이스(510)를 대행하여, 압축, 신장, 사이징 등의 그래픽 엔진으로서의 처리를 행한다.

표시 패널(500)은, 복수의 데이터선(소스선)과, 복수의 주사선(게이트선)과, 데이터선 및 주사선에 의해 특정되는 복수의 화소를 갖는다. 그리고, 각 화소 영역에서의 전기 광학 소자(협의로는, 액정 소자)의 광학 특성을 변화시킴으로써, 표시 동작을 실현한다. 이 표시 패널(500)은, TFT, TFD 등의 스위칭 소자를 이용한 액티브 매트릭스 방식의 패널에 의해 구성할 수 있다. 또한 표시 패널(500)은, 액티브 매트릭스 방식 이외의 패널이어도 되고, 액정 패널 이외의 패널이어도 된다.

도 44의 (A)의 경우에는, 집적 회로 장치(20)로서 메모리 내장의 것을 이용할 수 있다. 즉 이 경우에는 집적 회로 장치(20)는, 호스트 디바이스(510)로부터의 화상 데이터를, 일단 내장 메모리에 기입하고, 기입된 화상 데이터를 내장 메모리로부터 판독하여, 표시 패널을 구동한다. 도 44의 (B)의 경우에도, 집적 회로 장치(20)로서 메모리 내장의 것을 이용할 수 있다. 즉 이 경우에는, 호스트 디바이스(510)로부터의 화상 데이터는, 화상 처리 컨트롤러(520)의 내장 메모리를 이용하여 화상 처리를 행할 수 있다. 화상 처리된 데이터가 집적 회로 장치(20)의 메모리에 기억되어, 표시 패널(500)이 구동된다.

상기한 바와 같이, 본 발명의 실시예에 대하여 상세히 설명하였지만, 본 발명의 신규 사항 및 효과로부터 실체적으로 일탈하지 않는 많은 변형이 가능한 것은 당업자에게는 용이하게 이해할 수 있을 것이다. 따라서, 이러한 변형예는 전부 본 발명의 범위에 포함되는 것으로 한다. 예를 들면, 명세서 또는 도면에서, 적어도 한번, 보다 광의 또는 동의의 서로 다른 용어와 함께 기재된 용어는, 명세서 또는 도면의 어떠한 개소에서도, 그 서로 다른 용어로 치환할 수 있다.

또한, 본 실시 형태에서는, 표시 드라이버(20) 내에 형성된 복수의 RAM(200)에 대하여 예를 들면 일 표시 화면 분의 화상 데이터를 저장시킬 수 있지만, 이것에 한정되지 않는다.

표시 패널(10)에 대하여 Z(Z는 2 이상의 정수)개의 표시 드라이버를 형성하고, Z개의 표시 드라이버의 각각에, 1 표시 화면 분의 화상 데이터의 (1/Z)을 저장 시켜도 된다. 이 경우, 1 표시 화면의 데이터선(DL)의 총 개수 DLN으로 하였을 때, Z개의 표시 드라이버의 각각이 분담하여 구동하는 데이터선 개수는 (DLN/Z)개이다.

도 1의 (A) 및 도 1의 (B)는, 본 실시 형태에 따른 집적 회로 장치를 도시하는 도면.

도 2의 (A)는 본 실시 형태에 따른 비교예의 일부를 도시하는 도면, 도 2의 (B)는 본 실시 형태에 따른 집적 회로 장치의 일부를 도시하는 도면.

도 3의 (A) 및 도 3의 (B)는, 본 실시 형태에 따른 집적 회로 장치의 구성예를 도시하는 도면.

도 4는 본 실시 형태에 따른 표시 메모리의 구성예를 도시한 도면.

도 5는 본 실시 형태에 따른 집적 회로 장치의 단면도.

도 6의 (A) 및 도 6의 (B)는, 데이터선 드라이버의 구성예를 도시하는 도면.

도 7은 본 실시 형태에 따른 데이터선 구동 셀의 구성예를 도시하는 도면.

도 8은 본 실시 형태에 따른 비교예를 도시하는 도면.

도 9의 (A)∼도 9의 (D)는, 본 실시 형태의 RAM 블록의 효과를 설명하기 위한 도면.

도 10은 본 실시 형태에 따른 RAM 블록의 각각의 관계를 도시하는 도면.

도 11의 (A) 및 도 11의 (B)는, RAM 블록의 데이터 판독을 설명하기 위한 도면.

도 12는 본 실시 형태에 따른 분할 데이터선 드라이버의 데이터 래치를 설명하는 도면.

도 13은 본 실시 형태에 따른 데이터선 구동 셀과 센스 앰프 셀의 관계를 도 시하는 도면.

도 14는 본 실시 형태에 따른 분할 데이터선 드라이버의 다른 구성예.

도 15의 (A) 및 도 15의 (B)는, RAM 블록에 저장되는 데이터의 배열을 설명하는 도면.

도 16은 본 실시 형태에 따른 분할 데이터선 드라이버의 다른 구성예.

도 17의 (A)∼도 17의 (C)는, 본 실시 형태에 따른 메모리 셀의 구성을 도시하는 도면.

도 18은 도 17의 (B)의 횡형 셀과 센스 앰프 셀과의 관계를 도시하는 도면.

도 19는 도 17의 (B)에 도시하는 횡형 셀을 이용한 메모리 셀 어레이와 센스 앰프와의 관계를 도시하는 도면.

도 20은 도 3의 (A)과 같이 2개의 RAM이 인접하고 있는 예에서의 메모리 셀 어레이와 그 주변 회로를 도시하는 블록도.

도 21은 도 21의 (A)은 본 실시 형태에 따른 센스 앰프 셀과 종형 메모리 셀의 관계를 도시하는 도면, 도 21의 (B)는 본 실시 형태에 따른 선택형 센스 앰프(SSA)를 도시하는 도면.

도 22는 본 실시 형태에 따른 분할 데이터선 드라이버와 선택형 센스 앰프를 도시하는 도면.

도 23은 본 실시 형태에 따른 메모리 셀의 배열예를 도시하는 도면.

도 24의 (A) 및 도 24의 (B)는 본 실시 형태에 따른 집적 회로 장치의 동작을 도시하는 타이밍차트.

도 25는 본 실시 형태에 따른 RAM 블록에 저장되는 데이터의 다른 배열예를 도시하는 도면.

도 26의 (A) 및 도 26의 (B)는 본 실시 형태에 따른 집적 회로 장치의 다른 동작을 도시하는 타이밍차트.

도 27은 본 실시 형태에 따른 RAM 블록에 저장되는 데이터의 다른 배열예를 도시하는 도면.

도 28은 본 실시 형태에 따른 변형예를 도시하는 도면.

도 29는 본 실시 형태에 따른 변형예의 동작을 설명하기 위한 타이밍차트.

도 30은 본 실시 형태에 따른 변형예의 RAM 블록에 저장되는 데이터의 배열 예를 도시하는 도면.

도 31은 본 실시 형태에 이용되는 4 분할, 90도 회전, 1 수평 주사 기간 내 2회 판독용의 RAM 블록을 설명하기 위한 도면.

도 32는 RAM 및 소스 드라이버의 블록 분할을 도시하는 도면.

도 33은 도 32에 의해 11 분할된 RAM 내장 데이터 드라이버 블록의 개략 설명도.

도 34는 메모리 셀 어레이에서의 복수의 비트선의 배열에 따른 데이터 배열 순서와, 메모리 출력 회로로부터의 데이터 출력 배열 순서가 서로 다른 상태를 설명하기 위한 도면.

도 35는 RAM 내장 데이터 드라이버 블록의 메모리 출력 회로를 도시하는 도면.

도 36은 도 34에 도시하는 센스 앰프 및 버퍼의 회로도.

도 37은 도 33에 도시하는 재배열 배선 영역의 상세 내용을 도시하는 도면.

도 38은 도 35와는 서로 다른 메모리 출력 회로를 도시하는 도면.

도 39는 도 35 및 도 38과는 서로 다른 메모리 출력 회로를 도시하는 도면.

도 40은 도 39에 도시하는 제1 스위치를 설명하기 위한 도면.

도 41은 데이터 드라이버, 드라이버 셀의 배치예를 도시하는 도면.

도 42는 서브 픽셀 드라이버 셀의 배치예를 도시하는 도면.

도 43은 센스 앰프, 메모리 셀의 배치예를 도시하는 도면.

도 44의 (A) 및 (B)는, 본 실시 형태의 집적 회로 장치를 포함하는 전자 기기를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

10 : 표시 패널

20 : 표시 드라이버(집적 회로 장치)

100 : 데이터선 드라이버 블록

100A, 100A1, 100A2, 100-R, DRa : 제1 분할 데이터선 드라이버

100-G : 제2 분할 데이터선 드라이버

100B, 100B1, 100B2, 100-B, DRb : 제N 분할 데이터선 드라이버

200 : RAM 블록

211 : 센스 앰프

220 : 워드선 제어 회로

150, 152 : 데이터 판독 제어 회로

322A, 322B : L개의 센스 앰프 셀

BL : 비트선

DL : 데이터선

MC : 메모리 셀

SLA, SL1 : 제1 래치 신호

SL2 : 제2 래치신호

SLB, SLC : 제N 래치 신호

SLC : 데이터선 제어 신호

RAC : 워드선 제어 신호

WL : 워드선

Claims (17)

1. 복수의 주사선 및 복수의 데이터선을 갖는 표시 패널에 표시되는 데이터를 저장하는 표시 메모리를 포함하는 집적 회로 장치로서,

   상기 표시 메모리는, 제1 방향에 따라 연장되는 복수의 워드선과, 상기 제1 방향과 직교하는 제2 방향에 따라 연장되는 복수의 비트선과, 복수의 메모리 셀과, 데이터 판독 제어 회로와, 상기 복수의 비트선에 각각 접속된 복수의 센스 앰프 셀을 포함하고,

   상기 데이터 판독 제어 회로는, 상기 표시 패널을 수평 주사 구동하는 1 수평 주사 기간에, 상기 복수의 데이터선에 대응하는 화소의 데이터를 상기 표시 메모리로부터 N(N은 2이상의 정수)회로 나누어 판독 제어하고,

   상기 복수의 센스 앰프 셀은, 동일한 워드선이 상기 1 수평 주사 기간에 N회 선택됨으로써, 상기 복수의 비트선에 접속된 각 메모리 셀로부터의 각 1 비트의 데이터를 검출하여 출력하고,

   상기 제1 방향으로 인접하는 L(L은 2이상의 정수)개의 메모리 셀의 비트선에 각각 접속된 L개의 센스 앰프 셀은, 상기 제2 방향에 따라 배치되는 것을 특징으로 하는 집적 회로 장치.
2. 제1항에 있어서,

   상기 표시 메모리는, 복수의 RAM 블록에 분할되어 있는 것을 특징으로 하는 집적 회로 장치.
3. 제2항에 있어서,

   상기 1 수평 주사 기간에 상기 표시 메모리로부터 판독된 데이터에 기초하여, 상기 표시 패널에 형성된 상기 복수의 데이터선을 구동하는 데이터선 드라이버를 더 갖는 것을 특징으로 하는 집적 회로 장치.
4. 제3항에 있어서,

   상기 데이터선 드라이버는, 복수의 데이터선 드라이버 블록을 포함하고,

   상기 복수의 데이터선 드라이버 블록의 각 하나는 상기 복수의 RAM 블록의 각 하나와 각각 접속되고, 상기 복수의 데이터선 드라이버 블록의 각각은, 제1 ~ 제N 분할 데이터선 드라이버를 포함하고,

   제1 ~ 제N 분할 데이터선 드라이버에는, 제1 ~ 제N 래치 신호가 공급되고,

   상기 복수의 데이터선 드라이버 블록의 각 하나에서는, 상기 제1 ~ 제N 분할 데이터선 드라이버가, 상기 제1 ~ 제N 래치 신호에 기초하여, 상기 복수의 데이터선 드라이버 블록의 각 하나와 접속된 상기 복수의 RAM 블록의 각 하나로부터 입력된 데이터를 래치하는 것을 특징으로 하는 집적 회로 장치.
5. 제4항에 있어서,

   상기 복수의 데이터선 드라이버 블록의 각 하나에서는, 상기 N 개의 워드선 중에, 제K(1≤K≤N, K는 정수) 번째의 워드선의 선택이 행하여졌을 때에는, 제K 래치 신호가 액티브로 설정됨으로써, 상기 제K 번째의 워드선의 선택에 의해, 상기 복수의 데이터선 드라이버 블록의 각 하나와 접속된 상기 복수의 RAM 블록의 각 하나로부터 출력되는 데이터가 제K 분할 데이터선 드라이버에 래치되는 것을 특징으로 하는 집적 회로 장치.
6. 제2항 내지 제5항 중 어느 한 항에 있어서,

   상기 복수의 RAM 블록의 각각은, 1회의 워드선의 선택에서, M(M은 2이상의 정수) 비트의 데이터를 출력하고, M의 값은, 상기 표시 패널의 상기 복수의 데이터선의 개수를 DLN, 상기 복수의 데이터선에 대응하는 각 화소의 계조 비트수를 G, 상기 복수의 RAM 블록의 블록 수를 BNK라고 정의한 경우에, 이하의 식,

   

   으로 주어지는 것을 특징으로 하는 집적 회로 장치.
7. 제2항 내지 제5항 중 어느 한 항에 있어서,

   상기 복수의 RAM 블록의 각각은, 1회의 워드선의 선택에서, M(M은 2이상의 정수) 비트의 데이터를 출력하고, 상기 표시 패널의 상기 복수의 데이터선의 개수를 DLN, 상기 복수의 데이터선에 대응하는 각 화소의 계조 비트수를 G, 상기 복수의 RAM 블록의 블록 수를 BNK로 정의한 경우에, 상기 제1 방향으로 배열되는 상기 센스 앰프 셀의 개수 P는 이하의 식,

   

   으로 주어지는 것을 특징으로 하는 집적 회로 장치,
8. 제1항에 있어서,

   상기 메모리 셀의 상기 제1 방향의 높이를 MCY로 하고, 상기 센스 앰프 셀의 상기 제1 방향의 높이를 SACY로 하고, L을 2이상의 정수로 하였을 때, (L-1)×MCY < SACY ≤ L×MCY가 성립하는 것을 특징으로 하는 집적 회로 장치.
9. 제3항 내지 제5항 중 어느 한 항에 있어서,

   상기 복수의 RAM 블록의 각각은, 워드선 제어 회로를 갖는 상기 데이터 판독 회로를 포함하고,

   상기 워드선 제어 회로는, 워드선 제어 신호에 기초하여 워드선의 선택을 행하고,

   상기 복수의 데이터선을 상기 데이터선 드라이버가 구동할 때에는, 상기 복수의 RAM 블록의 각각의 상기 워드선 제어 회로에, 동일한 상기 워드선 제어 신호가 공급되는 것을 특징으로 하는 집적 회로 장치.
10. 제3항에 있어서,

    상기 데이터선 드라이버는, 복수의 데이터선 드라이버 블록을 포함하고,

    상기 복수의 데이터선 드라이버 블록의 각 하나는 상기 복수의 RAM블록의 각 하나와 각각 접속되고,

    상기 복수의 데이터선 드라이버 블록은, 데이터선 제어 신호에 기초하여 데이터선을 구동하고,

    상기 복수의 데이터선을 상기 데이터선 드라이버가 구동할 때에는, 상기 복수의 데이터선 드라이버 블록의 각각에, 동일한 상기 데이터선 제어 신호가 공급되는 것을 특징으로 하는 집적 회로 장치.
11. 제1항 내지 제5항, 제8항 및 제10항 중 어느 한 항에 있어서,

    상기 복수의 워드선은, 상기 표시 패널에 형성된 상기 복수의 데이터선이 연장되는 방향과 평행하게 되도록 형성되어 있는 것을 특징으로 하는 집적 회로 장치.
12. 제1항 내지 제5항, 제8항 및 제10항 중 어느 한 항의 집적 회로 장치와, 표시 패널을 포함하는 것을 특징으로 하는 전자기기.
13. 제12항에 있어서,

    상기 집적 회로 장치는 상기 표시 패널을 형성하는 기판에 실장되어 있는 것을 특징으로 하는 전자기기.
14. 복수의 주사선 및 복수의 데이터선을 갖는 표시 패널을 구동하기 위한 집적 회로 장치로서,

    상기 복수의 데이터선 중 제1 복수의 데이터선을 구동하기 위한 제1 데이터선 드라이버,

    상기 복수의 데이터선 중 제2 복수의 데이터선을 구동하기 위한 제2 데이터선 드라이버,

    상기 제1 데이터선 드라이버 및 상기 제2 데이터선 드라이버에 공급하는 계조 데이터를 저장하는 표시 메모리

    를 포함하고,

    상기 제1 데이터선 드라이버는 복수의 제1 데이터선 구동 셀을 포함하며, 상기 제2 데이터선 드라이버는 복수의 제2 데이터선 구동 셀을 포함하고,

    상기 제1 데이터선 드라이버, 상기 제2 데이터선 드라이버 및 상기 표시 메모리는 제1 방향으로 배열되며, 상기 복수의 제1 데이터선 구동 셀 및 상기 복수의 제2 데이터선 구동 셀은 제2 방향으로 배열되어 있는 것을 특징으로 하는 집적 회로 장치.
15. 제14항에 있어서,

    상기 제2 방향은 상기 제1 방향과 교차하는 방향인 것을 특징으로 하는 집적 회로 장치.
16. 제14항의 집적 회로 장치와, 표시 패널을 포함하는 것을 특징으로 하는 전자 기기.
17. 제16항에 있어서,

    상기 집적 회로 장치는, 상기 표시 패널을 형성하는 기판에 실장되어 있는 것을 특징으로 하는 전자 기기.

Images