JP4093196B2 - 表示ドライバ及び電子機器 - Google Patents

Description

本発明は、表示ドライバ及び電子機器に関する。

近年、電子機器の高機能化に伴って、表示パネルの需要が増加している。表示パネルの駆動方式には様々な形態があるが、その一例として特許文献１に記載されている駆動回路が知られている。特許文献１には、例えば表示パネルが６４０×４８０画素である場合に、１０個のカラムドライバを用いて表示パネルを駆動する回路が示されている。各カラムドライバには演算回路が設けられている。この演算回路は、例えばメモリから読み出した７行×４８０列分の表示データを一斉に処理するために、演算回路の回路が複雑になり、回路面積も増大する。

また、表示パネルが高解像度化されれば、表示データのデータ量も増大するので、表示パネルの駆動回路も複雑になってくる。回路が複雑化することで、チップ面積の増大や、設計時間などにより製造コストの増大が問題となる。特に、特許文献１に記載されている駆動回路においては、演算回路の面積がとても大きくなってしまう。
特開平７−２８１６３６号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、駆動回路の回路面積を縮小させることで、レイアウト面積が小さく、コストパフォーマンスに優れた表示ドライバ及び電子機器を提供することにある。

本発明は、表示メモリからｎビット（ｎは２以上の整数）単位で順次に入力されるｎビットの表示データに対してデコード処理を施すデコーダと、前記デコーダによってデコード処理が施されたデータをラッチする複数のラッチ回路と、前記複数のラッチ回路の各々にラッチされているデータに基づいて表示パネルのデータ線を駆動する複数のデータ線駆動部と、を含み、前記ｎビットの表示データは、前記表示メモリに対して１度のワードライン制御を行うことにより前記表示メモリから読み出されて前記デコーダに出力され、前記デコーダは、前記表示メモリからｎビット単位で順次に出力される前記ｎビットの表示データに対してデコード処理を施し、前記デコード処理が施されたデータを前記複数のラッチ回路の各々に順次に出力し、前記複数のデータ線駆動部の各々は、前記デコード処理が施されたデータが前記複数のラッチ回路に格納された後に前記複数のデータ線駆動部の各々に対応するデータ線を駆動する表示ドライバに関係する。

本発明によれば、ｎビットの表示データが一度のワードライン制御によって読み出され、ｎビットの表示データに対してデコード処理が行われる。前記デコーダが、順次に入力されるｎビット表示データに対してデコード処理を行い、前記複数のラッチ回路に対して順次に前記デコード処理が施されたデータを出力することで、データ線駆動部毎にデコーダを設ける必要がなくなり、前記デコーダの数を少なくすることができる。

また、本発明は、前記デコーダの出力を前記複数のラッチ回路がラッチするためのラッチパルスを発生するアドレスデコーダをさらに含み、前記アドレスデコーダは、前記ｎビットの表示データが読み出される際の前記表示メモリのアドレス情報に基づいて、前記複数のラッチ回路のうちのいずれかを選択し、選択されたラッチ回路に前記ラッチパルスを出力するようにしてもよい。

本発明によれば、例えば表示メモリから表示データを読み出す際のアドレス情報に対応したラッチ回路に前記デコーダの出力をラッチさせることができるので、表示データの対象となるデータ線を駆動させることができる。

また、本発明は、前記ｎビットの表示データは、制御回路からのクロック信号の立ち上がりエッジ又は立ち下がりエッジの一方に同期して、前記表示メモリから読み出され、前記アドレスデコーダは、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジの他方に同期して、前記ラッチパルスを出力するようにしてもよい。

本発明によれば、アドレスデコーダのラッチパルスを出力するタイミングと表示メモリから表示データを読み出すタイミングをクロック信号に従ってずらすことができるので、前記デコーダによってデコード処理されたデータが対象とするラッチ回路に対して、アドレスデコーダはラッチパルスを出力することができる。

また、本発明は、前記複数のラッチ回路が直列に接続され、前段のラッチ回路の出力端子が後段のラッチ回路の入力端子に接続されることで、前記複数のラッチ回路はシフトレジスタを構成し、前記シフトレジスタは、前記デコーダから初段のラッチ回路に順次に入力されるデータをシフトしながら格納するようにしてもよい。

本発明によれば、複数のラッチ回路が、シフトレジスタを構成することで、前記デコーダによってデコード処理されたデータを、前記シフトレジスタの各ラッチ回路に順次に格納させることができるので、複雑な処理を行わずに各データ線駆動部に対応した各ラッチ回路にデコード処理されたデータを格納させることができる。

また、本発明では、前記デコーダは、マルチライン同時選択駆動用デコーダを含み、前記マルチライン同時選択駆動用デコーダは、前記ｎビットの表示データから抽出されるｍ（２以上の整数）画素の表示データに基づいて、走査線のマルチライン同時選択駆動に対応するための複数の駆動電圧の中から駆動電圧を選択するための駆動電圧選択データを生成し、前記駆動電圧選択データを前記複数のラッチ回路に出力するようにしてもよい。

このようにすれば、前記複数のラッチ回路に対してマルチライン同時選択駆動用デコーダの数を少なくすることができるので、回路面積の小さな表示ドライバを提供できる。

また、本発明では、前記複数のデータ線駆動部の各々は、前記複数の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動するようにしてもよい。

このようにすれば、前記複数のラッチ回路に前記駆動電圧選択データを格納することで、表示パネルに対してマルチライン同時選択駆動ができる。

また、本発明では、前記デコーダは、階調デコーダを含み、前記階調デコーダは、前記ｎビットの表示データ及びフレーム情報に基づいて、前記ｎビットの表示データの対象となる画素の表示パターンを決定するようにしてもよい。

このようにすれば、ｎビットの表示データに基づいた階調表現を行うことができる。

また、本発明では、前記階調デコーダは、前記表示パターンに基づいて０又は１のデータを前記複数のラッチ回路のうち少なくともいずれか１ つに出力するようにしてもよい。

また、本発明では、前記デコーダは、ｍ（ｍは２以上の整数）本の走査線を同時選択駆動するマルチライン同時選択駆動方式に対応するためのマルチライン同時選択駆動用デコーダをさらに含み、前記マルチライン同時選択駆動用デコーダは、前記階調デコーダによって決定された表示パターンに基づいて、データ線を駆動するためのデータ線駆動電圧を選択するための駆動電圧選択データを前記複数のラッチ回路に出力するようにしてもよい。

このようにすれば、表示パネルに対してｎビットの表示データに基づいた階調表現及びマルチライン同時選択駆動を行うことができる。

また、本発明では、前記複数のデータ線駆動部の各々は、走査線のマルチライン同時選択駆動に対応するための複数種の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動するようにしてもよい。

また、本発明では、前記ｎビットの表示データから抽出されるｍ画素の表示データにおける各画素の階調は、ｋ（ｋは２以上の整数）ビットの階調データで表され、前記階調デコーダは、前記ｋビットの階調データとフレーム情報に基づいて、２種類の表示状態を表す階調パターンを決定する階調ＲＯＭを含み、前記階調デコーダは、前記階調ＲＯＭに基づいてｍ画素の各画素について前記階調パターンを決定し、決定された前記階調パターンに基づいてｍ画素の各画素の表示状態を０又は１で表したｍビットの表示データを前記マルチライン同時選択駆動用デコーダに出力し、前記マルチライン同時選択駆動用デコーダは、前記ｍビットの表示データに基づいて、前記駆動電圧選択データを生成し、前記複数のラッチ回路に出力するようにしてもよい。

また、本発明は、上記のいずれかの表示ドライバと、表示パネルと、前記表示パネルの走査線を駆動する走査ドライバと、前記表示ドライバ及び前記走査ドライバを制御するコントローラと、電源とを含む電子機器に関係する。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１．表示ドライバ
図１は表示ドライバ１０のブロック図である。本実施形態では、表示ドライバ１０は、デコーダ１００、表示メモリ２００、制御回路３００、アドレスデコーダ４００、データ線駆動部ＤＲＶ及び複数のラッチ回路ＬＡ１〜ＬＡｘ（ｘは２以上の整数）を含む。

デコーダ１００は、ＦＲＣデコーダ（広義には階調デコーダ）１１０及びＭＬＳデコーダ（広義にはマルチライン同時選択駆動用デコーダ）１２０を含む。ＦＲＣデコーダ１１０は、階調表示の方式としてＦＲＣ（Frame-Rate-Control）方式を用いる。本実施形態のＦＲＣデコーダ１１０は、各画素について、２ビットの階調データ（広義にはｋビットの階調データ）を用いて４階調の階調表現が可能であるが、これに限定されない。例えば、階調データのデータ長を４ビットに設定して、１６階調の階調表現を行ってもよい。このように、ＦＲＣデコーダ１１０に対して、階調表現したい階調数に応じて階調データのデータ長を設定すればよい。また、ＭＬＳデコーダ１２０は、駆動方式としてＭＬＳ（Multi-Line-Select）駆動方式（マルチライン同時選択駆動方式）を用いる。本実施形態のＭＬＳデコーダ１２０は、表示パネルの走査ラインについて例えば４ライン同時選択駆動を行うが、これに限定されない。例えば、３、５〜８ライン同時選択駆動等、同時選択するライン数は適宜設定することができる。また、本実施形態はカラー表示に対応させることもでき、本実施形態の一画素を、カラー表示のＲＧＢにおいてＲ画素、Ｇ画素、Ｂ画素のうちのいずれかの一画素としてもよい。

表示メモリ２００には表示パネルに画像を表示するための表示データが格納されている。表示データＤＡ１はｎビットのデータ（同義には、ｎビットの表示データ）で構成され、表示メモリ２００の例えばワードラインＷＬ１を選択した時に読み出されるデータである。即ち、１本のワードラインを選択したときに少なくとも一つの表示データＤＡ１を表示メモリ２００から読み出すことができる。本実施形態では、例えば、方向Ｙに沿ってワードラインが表示メモリ２００に延在形成されている。表示メモリ２００には、方向Ｘに沿って複数のワードラインＷＬ１〜ＷＬＱ（Ｑは２以上の整数）が配列されているが、これに限定されず、例えば１本のワードラインでもよい。

表示データＤＡ１は、例えば複数の画素（広義にはｍ画素、ｍは２以上の整数）分の階調データを持つ。

表示メモリ２００は、制御回路３００の制御信号を受け、制御信号に基づいて例えばワードラインＷＬ１を選択し、ｎビットの表示データＤＡ１をデコーダ１００に出力する。制御回路３００の制御信号は、表示メモリ２００の複数のワードラインからワードラインを選択する選択信号（広義には表示メモリのアドレス情報）を含む。

デコーダ１００は、表示メモリ２００から読み出されたｎビットの表示データＤＡ１に対してデコード処理を行う。

ＦＲＣデコーダ１１０は、ｎビットの表示データＤＡ１に含まれるｍ画素分の階調データをデコード処理する。

ＭＬＳデコーダ１２０は、ＦＲＣデコーダ１１０の処理結果に基づいて、駆動電圧選択データを生成し、複数のラッチ回路ＬＡ１〜ＬＡｘに出力する。例えば、ＭＬＳ駆動方式において、同時選択駆動の数を４ラインにした場合、データ線駆動部ＤＲＶが使用する電圧は例えば５種類であるため、駆動電圧選択データは３ビットのデータでよい。

アドレスデコーダ４００は、例えばワードラインを選択する選択信号（表示メモリのアドレス情報）を受ける。さらに、アドレスデコーダ４００は、この選択信号に基づいて複数のラッチ回路ＬＡ１〜ＬＡｘから一つのラッチ回路を選択し、選択されたラッチ回路にラッチパルスを出力する。ラッチパルスを受けたラッチ回路は、駆動電圧選択データをラッチする。なお、このような選択信号（アドレス情報）を用いないでラッチパルスを出力する構成にすることもできる。

例えば、表示メモリ２００のワードラインＷＬ１が選択されることで、表示データＤＡ１がデコーダ１００に入力される。表示データＤＡ１はデコーダ１００によってデコード処理が施され、デコード処理されたデータは駆動電圧選択データとしてバスＬＢ１に出力される。ここで、ワードラインＷＬ１が選択される際の選択信号がアドレスデコーダ４００に出力される。アドレスデコーダ４００は、このワードラインＷＬ１を選択する信号に基づいて、バスＬＢ２を介してラッチパルスＬＰ１をラッチ回路ＬＡ１に出力する。即ち、ラッチ回路ＬＡ１は、表示データＤＡ１をデコード処理することで得られる駆動電圧選択データをラッチする。このようなデータラッチが、複数のワードラインＷＬ１〜ＷＬＱを順次に選択することで行われる。

データ線駆動部ＤＲＶは、ラッチ回路ＬＡ１〜ＬＡｘに格納された駆動電圧選択データに基づいて、表示パネルの各データ線を駆動する。以下の図において同符号のものは同様の意味を表す。

図２は、アドレスデコーダ４００と複数のラッチ回路ＬＡ１〜ＬＡｘとの接続を示す図である。データ線駆動部ＤＲＶ１が、表示データＤＡ１に対応するデータ線を駆動する場合、表示データＤＡ１をデコード処理することで生成された駆動電圧選択データは、ラッチ回路ＬＡ１に格納される。このとき、デコーダ１００は、表示データＤＡ１をデコード処理することで駆動電圧選択データＶＳＤ１を生成し、図２に示すように、バスＬＢ１を介して複数のラッチ回路ＬＡ１〜ＬＡｘに出力する。この時、アドレスデコーダ４００は、制御回路３００の制御信号を受けて、表示データＤＡ１に対応するラッチ回路ＬＡ１にのみラッチパルスＬＰ１を出力するため、駆動電圧選択データＶＳＤ１はラッチ回路ＬＡ１にラッチされる。なお、制御回路３００の制御信号には、表示メモリ２００のワードラインを選択する際の選択信号が含まれているため、アドレスデコーダ４００は制御回路３００の制御信号を受けることで表示データＤＡ１に対応したラッチ回路ＬＡ１へラッチパルスを出力することできる。

アドレスデコーダ４００及びラッチ回路ＬＡ１〜ＬＡｘの代わりに、シフトレジスタを用いることもできる。図３は、シフトレジスタＳＲの構成の一部を示す図である。複数のフリップフロップＦＦ（広義にはラッチ回路）が直列に接続されて、シフトレジスタＳＲが構成されている。前段のフリップフロップＦＦのデータ出力Ｑ（広義には出力端子）が後段のフリップフロップＦＦのデータ入力Ｄ（広義には入力端子）に接続されている。駆動電圧選択データは、デコーダ１００からバスＬＢ３を介してシフトレジスタＳＲに入力される。各フリップフロップＦＦのクロック入力Ｃに入力されるクロック信号に同期して、各フリップフロップＦＦに格納されているデータが方向ＤＲ１に対して右側にシフトされる。各フリップフロップＦＦの間に設けられた出力線ＯＬは例えばラインラッチ回路等を介してデータ線駆動部ＤＲＶに接続される。例えば１走査ライン分のデータがシフトレジスタＳＲに格納された後にラインラッチ回路等にラッチパルスを出力することでラインラッチ回路等に駆動電圧選択データが格納される。これにより、データ線駆動部ＤＲＶは、ラインラッチ回路等に格納された駆動電圧選択データに従ってデータ線を駆動することができる。

図４は、表示メモリ２００に格納されている表示データと、表示パネル５００の画素との対応関係を示す図である。表示メモリ２００の表示データＤＡ１は、デコーダ１００によってデコード処理される。デコード処理されたデータは、駆動電圧選択データＶＳＤ１としてラッチ回路ＬＡ１に格納される。データ線駆動部ＤＲＶ１は、電圧選択データＶＳＤ１に基づいてデータ線ＤＬ１を駆動する。このとき、同時選択されるｍ個の画素ＰＡ１が、データ線ＤＬ１によって電圧制御される。即ち、表示メモリ２００の表示データＤＡ１は、表示パネル５００のｍ個の画素ＰＡ１と対応している。同様にして、表示メモリ２００の表示データＤＡ２は、表示パネル５００のｍ個の画素ＰＡ２と対応している。

例えば、１画素につきｋビット（ｋは１以上の整数）の階調データを用いる場合、ワードラインＷＬ１を選択することで得られるｎビットの表示データＤＡ１は、ｍ個の画素ＰＡ１を表示するために、（ｋ×ｍ）ビットで構成されている。即ち、表示メモリ２００に対して一度のワードライン選択を行うことで（ｋ×ｍ）ビットの表示データがデコーダ１００に出力され、ｍ個の画素を表示パネル５００に表示させるためのデコード処理がデコーダ１００にて行われる。

２．デコーダ
図５は、ＦＲＣデコーダ１１０とＭＬＳデコーダ１２０の動作を説明するブロック図である。図５には、ｎビットの表示データが例えば８ビットの表示データＤＡ１である場合が図示されている。符号Ｄ０〜Ｄ７は、８ビットの表示データＤＡ１の各ビットのデータを表す。本実施形態のデコーダ１００は、例えば、４階調表現、４ライン同時選択駆動方式（広義にはｍ本の走査線を同時選択駆動するマルチライン同時選択駆動方式）を用いるので、８ビットの表示データＤＡ１は、４画素分の表示データを含み、４画素の各画素の階調は２ビットの階調データで表されている。ここで、８ビットの表示データＤＡ１の対象となる４画素を第１〜第４画素と呼ぶ。即ち、表示データＤＡ１のＤ０、Ｄ１は、第１画素の階調データであり、Ｄ２及びＤ３は第２画素の階調データである。同様にして、表示データＤＡ１のＤ４〜Ｄ７も第３、第４画素の階調データである。

８ビットの表示データＤＡ１は、ＦＲＣデコーダ１１０によってデコード処理される。ＦＲＣデコーダ１１０は、ＦＲＣＲＯＭ（広義には階調ＲＯＭ）１１２を含むが、これに限定されない。ＦＲＣデコーダ１１０は、制御回路３００からフレーム情報を受ける。フレーム情報には、表示データＤＡ１がデコード処理される時点でのフレーム番号が含まれている。ＦＲＣＲＯＭ１１２は、フレーム番号及び画素の階調データに基づいて１画素につき１ビットのデータ（広義には表示パターン）を決定するための表示パターンテーブルを格納する記憶回路である。

ＦＲＣデコーダ１１０は、このフレーム情報と、第１〜第４画素の階調データＤ０〜Ｄ７から、ＦＲＣＲＯＭ１１２に格納されている表示パターンテーブル（図７参照）に基づいて、４ビット（広義にはｍビット）の表示データＭＡ１（広義にはｍ画素の表示データ）を出力する。図５において、符号ＭＤ０〜ＭＤ３は、表示データＭＡ１の各ビットのデータを示す。

ＭＬＳデコーダ１２０は、４ビットの表示データＭＡ１に対してデコード処理を行い、駆動電圧選択データＶＳＤ１を生成し、複数のラッチ回路ＬＡ１〜ＬＡｘに出力する。なお、駆動電圧選択データＶＳＤ１は、複数のラッチ回路ＬＡ１〜ＬＡｘのうち、例えばアドレスデコーダ４００からラッチパルスＬＰ１を受けたラッチ回路ＬＡ１にラッチされる。

ＦＲＣ階調法（フレーム階調法）は、一画面を表示する表示期間を表示期間１Ｔとしたとき、表示期間１Ｔを複数のフレーム期間に分割し、各フレーム期間において画素を表示させるか否かを制御する。ＦＲＣ階調法は、画素が表示されているフレーム期間の数を調整することで階調表現を実現する。なお、前述されたフレーム情報に含まれるフレーム番号は、各フレーム期間を択一的に示すための番号である。例えば図６には、表示期間１Ｔを４つのフレーム期間に分割したときの例を示す。例えば４階調の階調表現を行う場合、２ビットの階調データ（１１）であるときは、図６の各フレーム期間フレーム１〜フレーム４の例えば全てのフレーム期間で画素を表示させればよい。２ビットの階調データが（０１）であれば、図６の各フレーム期間フレーム１〜フレーム４のうち、例えばいずれか１つのフレーム期間で画素を表示させればよい。なお、例えば４階調の階調表現を行う場合のフレーム期間分割数は４に限定されず、階調を正常に表示させるために必要なパターン数にあわせて３以上で任意に設定できる。

図７に表示パターンテーブルの一例を示す。ＦＲＣデコーダ１１０は、ＦＲＣＲＯＭ１１２に格納された表示パターンテーブルに従って、表示データＭＡ１を出力する。表示パターンテーブルは、例えば図７のように、フレーム番号と階調データに基づいて１ビットの値を決定するためのテーブルである。例えば、図６のフレーム期間フレーム１にて表示データをデコード処理する時、即ちフレーム番号が１の時は、画素の階調データ（００）に対しては０の値を出力する。フレーム番号が４の時は、画素の階調データ（００）に対しては０の値を出力し、画素の階調データ（１０）に対しては１の値を出力する。

図８に示される各表示データＭＡ１−１〜ＭＡ１−４は、表示データＤＡ１の各データＤ０〜Ｄ７の値が例えば（０００１１０１１）である場合の各フレーム期間でデコード出力される表示データＭＡ１を示す。図７の表示パターンテーブルに従うと、フレーム１の期間では、表示データＭＡ１−１の各データＭＤ０〜ＭＤ３の値が（０１１１）とデコード出力される。フレーム２の期間では、表示データＭＡ１−２の各データＭＤ０〜ＭＤ３の値が（０００１）と出力される。同様にして、表示データＭＡ１−３、ＭＡ１−４の各データＭＤ０〜ＭＤ３の値は、（００１１）、（０１１１）と出力される。

なお、図８では、表示データの各データの値が１の場合は画素が表示され、各データの値が０の場合は画素が表示されないことを示すが、その逆でもよい。

次に、表示メモリ２００からｎビットの表示データが順次にデコード処理され、駆動電圧選択データが複数のラッチ回路ＬＡ１〜ＬＡｘに出力される流れを図９、図１０を用いて説明する。

図９は、複数のラッチ回路ＬＡ１〜ＬＡｘにラッチパルスが入力されるときのタイミングチャートである。ワードライン選択信号は、表示メモリ２００の複数のワードラインからワードラインを選択するための選択信号（広義には表示メモリのアドレス情報）である。符号Ｅ１に示されるワードライン選択信号に基づいて、ラッチ回路ＬＡ１に駆動電圧選択データがラッチされる。表示メモリ２００のワードラインＷＬ１〜ＷＬＱが順次選択されることで、複数のラッチ回路ＬＡ１〜ＬＡｘに駆動電圧選択データがラッチされる。複数のラッチ回路ＬＡ１〜ＬＡｘに駆動電圧選択データがラッチされた後、符号Ｅ２に示される出力イネーブル信号が複数のデータ線駆動部ＤＲＶに出力され、複数のデータ線駆動部ＤＲＶによって複数のデータ線が駆動される。

図１０は、図９の符号ＳＤで示される期間を拡大したタイミングチャートである。期間ＳＤは、例えばクロック信号の１周期に相当する。符号Ｅ３に示されるクロック信号の立ち上がりエッジに同期して、ワードライン選択信号が制御回路３００から表示メモリ２００に出力される。表示メモリ２００では、ワードライン選択信号に基づいて例えばワードラインＷＬ１が選択される。これにより、例えば符号Ｅ４に示されるタイミングで、表示データＤＡ１がＦＲＣデコーダ１１０に入力され、ＦＲＣデコーダ１１０によってデコード処理される。ＦＲＣデコーダ１１０によってデコード処理されたデータは、例えば符号Ｅ５に示されるタイミングでＭＬＳデコーダ１２０に入力され、ＭＬＳデコーダ１２０によってデコード処理される。ＭＬＳデコーダ１２０によってデコード処理されたデータは、例えば駆動電圧選択データＶＳＤ１として複数のラッチ回路ＬＡ１〜ＬＡｘに出力される。

符号Ｅ６に示されるクロック信号の立ち下がりエッジに同期して、例えば符号Ｅ７に示されるラッチパルスＬＰ１がアドレスデコーダ４００からラッチ回路ＬＡ１に出力される。これにより、ラッチ回路ＬＡ１は、ＭＬＳデコーダ１２０によって生成された駆動電圧選択データＶＳＤ１をラッチすることができる。

符号Ｅ６に示されるクロック信号の立ち下がりエッジよりも前の期間に、ＭＬＳデコーダ１２０はＦＲＣデコーダ１１０からの出力データをデコード処理している。このため、符号Ｅ６に示されるクロック信号の立ち下がりエッジのタイミングでは、ＭＬＳデコーダ１２０は電圧選択データＶＳＤ１を出力できる。

なお、ワードライン選択信号はクロック信号の立ち上がりエッジに同期して出力され、例えばラッチパルスＬＰ１はクロック信号の立ち下がりエッジに同期して出力されるが、これに限定されない。例えば、ワードライン選択信号がクロック信号の立ち下がりエッジに同期するように出力され、ラッチパルスＬＰ１がクロック信号の立ち上がりエッジに同期して出力されてもよい。

なお、クロック信号の立ち上がり立ち下がりエッジと他の信号の立ち上がり立ち下がりエッジが同期していることは、クロック信号の立ち上がり立ち下がりエッジと他の信号の立ち上がり立ち下がりエッジの時間差が均一であることを含み、クロック信号の立ち下がりエッジと同時に他の信号の立ち上がり立ち下がりエッジが設定されていることも含む。

３．表示メモリ
図１１に表示メモリ２００を示す。表示メモリ２００には、複数のビットラインＢＬが設けられている。各ビットラインＢＬは方向Ｘに沿って延在形成されている。例えばワードラインＷＬ１が選択されると、複数のビットラインＢＬからｎビットのデータが出力される。

図１２に表示メモリ２００に設けられている複数のメモリセルと表示データＤＡ１との関係を示す。図１２は、表示メモリ２００の一部を示す。ビットラインＮＢＬ１〜ＮＢＬ４のそれぞれには、ビットラインＢＬ１〜ＢＬ４のそれぞれに入力される信号が反転された反転信号が入力される。表示メモリ２００の各メモリセルは、Ｎ型トランジスタＮＴＲ１、ＮＴＲ２及びインバータＩＮＶ１、ＩＮＶ２を含む。例えばメモリセルＭＣ１は、ビットラインＢＬ１、ＮＢＬ１にてデータの読み書きが行われる。つまり、メモリセルＭＣ１は、データの入力及び出力を同一系統のラインで行うため、ここでは１ポートのメモリセルと呼ぶ。

ワードラインＷＬ１が選択されると、メモリセルＭＣ１のＮ型トランジスタＮＴＲ１、ＮＴＲ２のゲートがオン状態になる。これによりメモリセルＭＣ１からデータを読み出したり、メモリセルＭＣ１にデータを書き込んだりできる。このような１ポートのメモリセルが複数配列された表示メモリ２００に表示データＤＡ１が格納される。ｎビットの表示データＤＡ１のデータＤ０は、例えばメモリセルＭＣ１に格納される。ｎビットの表示データＤＡ１のデータＤ１は、例えばメモリセルＭＣ２に格納される。同様にして、表示データＤＡ１のデータＤ２、Ｄ３は、例えば、メモリセルＭＣ３、ＭＣ４に格納される。

表示メモリ２００に格納されている表示データＤＡ１は、ワードラインＷＬ１を選択することでデコーダ１００に出力される。例えば、ビットラインＢＬ１、ＮＢＬ１の出力をセンスアンプ等で読みとることで、表示データＤＡ１のデータＤ０を読み出すことができる。表示データＤＡ１のデータＤ２〜Ｄ３についても同様に、ビットラインＢＬ２〜４、ビットラインＮＢＬ２〜４の出力から読み出すことができる。

４．比較例との対比
図１３は、比較例の表示ドライバ１０００を示す図である。表示ドライバ１０００は、例えば表示メモリ２１０、複数のデコーダ１１００、複数のラッチ回路１２００及び複数のデータ線駆動部１３００を含む。デコーダ１１００は例えば、階調データをデコードする階調デコーダ及びデータ線駆動部１３００の駆動電圧を選択するデータを生成するマルチライン同時選択駆動デコーダを含む。

表示メモリ２１０には、方向Ｘに沿ってワードラインが延在形成されている。また、方向Ｙに沿ってビットラインＱＢＬが表示メモリ２１０に延在形成され、複数のビットラインＱＢＬが、方向Ｘに沿って配列されている。表示メモリ２１０には、方向Ｙに沿って複数のワードラインＷＬＸが配列されているが、説明の簡略化のため、図１３には１本のワードラインＷＬＸ１が図示されている。

ワードラインＷＬＸ１が選択されると、表示メモリ２１０に格納されているｎビットの表示データＤＡ１から、ワードラインＷＬＸ１に接続するメモリセルに格納された１ビットのデータＤＡ１−１がデコーダ１１００Ａに出力される。同様にして、ｎビットの表示データＤＡ２〜ＤＡｘ（ｘは２以上の整数）からワードラインＷＬＸ１に接続する各メモリセルに格納された１ビットのデータが、各ビット線ＱＢＬを介して対応する各デコーダ１１００に出力される。

つまり、１度のワードライン選択で、複数のデコーダ１１００の各々に１ビットの表示データを出力する。例えば、デコーダ１１００が表示データをデコード処理するために必要な情報量がｎビットだった場合、各デコーダ１１００にラッチ回路等を設けて、ワードラインをｎ回選択し、ｎビットのデータをデコーダ１１００に格納させればよい。

ところが、表示パネルが高解像度化すると、データ線の増加に伴いデコーダ１１００の数も増加する。このデコーダ１１００の数の増加は、チップ面積の増大を引き起こし、製造コストを増大させる。本実施形態の表示ドライバ１０では、例えば一つのデコーダ１００が駆動電圧選択データを複数のラッチ回路ＬＡ１〜ＬＡｘに出力するため、大幅なチップ面積縮小が可能である。チップ面積の縮小は、製造コスト削減の他、レイアウトの自由度を向上させることができる。

次に、比較例の表示ドライバ１０００の表示メモリ２１０に表示データを書き込む動作を説明する。図１４は、比較例の表示メモリ２１０を示す図である。表示メモリ２１０は、複数のビットラインＱＢＬの他に、複数のワードラインＷＬＹを含む。各ワードラインＷＬＹは、表示メモリ２１０に方向Ｙに沿って延在形成されている。ｎビットの表示データＤＡ１を表示メモリ２１０に書き込む場合、ワードラインＷＬＹ−１が選択され、ワードラインＷＬＹ−１に接続されたメモリセルに表示データＤＡ１が書き込まれる。即ち、ｎビットの表示データＤＡ１の各ビットのデータは、方向Ｙに沿って配列されたメモリセルに格納される。この表示データＤＡ１の各ビットのデータが格納されるメモリセルの配列は、本実施形態の表示メモリ２００に格納されているｎビットの表示データＤＡ１と同様である。

つまり、比較例の表示ドライバ１０００を使用する場合と同じように表示メモリ２００に表示データＤＡ１を書き込むことができる。例えば、比較例の表示ドライバ１０００を用いるために作成したメモリ制御用のプログラムを、本実施形態の表示ドライバ１０にも容易に適用できる。このように表示メモリに対する表示データの書き込み方法において、比較例の表示ドライバ１０００と互換性を持たせることで、設計時間の短縮が可能である。

さらに、本実施形態の表示メモリ２００は、比較例の表示メモリ２１０に比べて表示メモリの単位面積あたりに記憶できるデータ量が拡大されている。即ち、１ビットあたりのメモリセルのレイアウトサイズが縮小され、表示メモリに設けられている配線数も削減されている。これにより、例えば表示メモリ２００を含む表示ドライバ１０は、比較例の表示ドライバ１０００にくらべて、チップ面積の大幅な縮小が可能であり、製造コスト削減の効果を奏す。

上述の効果を説明するために、比較例の表示メモリ２１０の一部を示す回路図を図１５に示す。表示メモリ２１０には、前述の通り、複数のワードラインＷＬＹ、複数のビットラインＱＢＬ、複数のワードラインＷＬＸが設けられている。また、表示メモリ２１０には、方向Ｘに沿って延在形成されたビットラインＢＬ、ＮＢＬが複数設けられているが、図１５にはその一部としてビットラインＢＬ１〜ＢＬ４、ＮＢＬ１〜ＮＢＬ４が示されている。表示メモリ２１０において、１ビットのデータを格納できるメモリセルは、Ｎ型トランジスタＮＴＲ１、ＮＴＲ２およびＰ型トランジスタＰＴＲ１、ＰＴＲ２を含む。また、表示メモリ２１０のメモリセルはインバータＩＮＶ１、ＩＮＶ２を含む。

この表示メモリ２１０に表示データを書き込む際には、方向Ｙに沿って延在形成されたワードラインＷＬＹが選択され、方向Ｘに沿って延在形成されたビットラインＢＬ、ＮＢＬを介して各メモリセルにデータが書き込まれる。表示メモリ２１０から表示データを読み出す際は、方向Ｘに沿って延在形成されたワードラインＷＬＸが選択され、方向Ｙに沿って延在形成されたビットラインＱＢＬを介して各メモリセルに格納されているデータが出力される。このように、一つのメモリセルに対してデータが例えばビットラインＢＬ１、ＮＢＬ１の２系統から入力され、メモリセルに格納されているデータがビットラインＢＬ１、ＮＢＬ１とは別系統である例えばビットラインＱＢＬの１系統から出力されるものを、ここでは、１．５ポートのメモリセルと呼ぶ。

ここで、図１２に示される１ポートのメモリセルを見ると、図１２の１ポートのメモリセルには、比較例の１．５ポートのメモリセルに設けられている２つのＰ型トランジスタＰＴＲ１、ＰＴＲ２が設けられていない。さらに、比較例の表示メモリ２１０に設けられている複数のワードラインＷＬＸ及び複数のビットラインＱＢＬが、本実施形態の表示メモリ２００には設けられていない。即ち、表示メモリ２００と表示メモリ２１０とが同容量のデータを記憶できる場合、本実施形態の表示メモリ２００は、比較例の表示メモリ２１０に比べて大幅にチップサイズを縮小できる。

５．変形例
図１の表示ドライバ１０は、デコーダ１００、表示メモリ２００、制御回路３００、アドレスデコーダ４００、データ線駆動部ＤＲＶ及びラッチ回路ＬＡ１〜ＬＡｘを含むが、これに限定されない。例えば表示ドライバ１０は、前述の回路等のいずれかを省略することや、他の回路を含むことも可能である。例えば、表示ドライバ１０は、表示メモリ２００や、制御回路３００や、アドレスデコーダ４００を省略できる。

また、図１のデコーダ１００は、ＦＲＣデコーダ１１０及びＭＬＳデコーダ１２０を含むが、これに限定されない。例えば、デコーダ１００では、ＦＲＣデコーダ１１０またはＭＬＳデコーダ１２０を省略することができる。

図１６に、本実施形態の表示ドライバ１０の変形例を示す。本実施形態の変形例である表示ドライバ２０００は、表示メモリ２００、デコーダ１０１、１０２、複数のラッチ回路、複数のデータ線駆動部を含むが、これに限定されない。例えば、表示ドライバ２０００は、表示メモリ２００が省略されて構成されてもよい。表示メモリ２００からｎビットの表示データＤＡ１及びｎビットの表示データＤＡ２の合計２ｎビットのデータを読み出す。２ｎビットのデータのうち、例えばｎビットの表示データＤＡ１をデコーダ１０１に出力し、例えばｎビットの表示データＤＡ２をデコーダ１０２に出力する。表示パネルの解像度が高くなると、１表示期間中に表示データのデコード処理が追いつかなくなり表示パネルの表示状態に影響を及ぼす可能性がある。しかし、表示ドライバ２０００を用いることで、表示パネルがより高解像度の高い場合でも、表示データのデコード処理をデコーダ１０１、１０２に分散させることができるので、高画質に表示データを表示パネルに表示できる。

他の変形例として、図１の表示ドライバ１０のアドレスデコーダ４００にアドレス変換回路４１０を設けた場合を説明する。アドレス変換回路４１０を設けることにより、表示メモリ２００に書き込まれている表示データを新たに書き直さずに、表示パネルに対して容易に横スクロール表示、左右反転表示が可能となる。

まず、横スクロール表示について説明する。図１７はアドレス変換回路４１０が設けられた表示ドライバ３０００の一部を示すブロック図である。アドレス変換回路４１０は、横スクロールデータＳＣＤと、表示メモリ２００の選択されたワードラインのアドレス情報を含むワードライン選択信号ＷＬＳに対して演算処理を行い、その演算結果に基づいてラッチ回路を選択する。この横スクロールデータＳＣＤを設定することで、表示パネルに表示データを横スクロールさせて表示させることができる。

アドレスデコーダ４００は、制御回路３００からのワードライン選択信号ＷＬＳを受けて、アドレス変換回路４１０によって選択されたラッチ回路へラッチパルスを出力する。その際、アドレス変換回路４１０は、ワードライン選択信号とは別に横スクロールデータＳＣＤを制御回路３００から受ける。ワードライン選択信号に含まれるワードラインのアドレス情報は、各ラッチ回路ＬＡ１〜ＬＡｘに割り当てられたアドレスのうちのいずれかのアドレスを指定できる情報を含む。この情報により、アドレスデコーダ４００は、ワードラインのアドレス情報から、各ラッチ回路ＬＡ１〜ＬＡｘに割り当てられたアドレスのうちのいずれかのアドレスを得ることができる。また、横スクロールデータＳＣＤが例えば０の値であれば、横スクロール表示はされず、通常の表示がされる。具体的には、例えばワードラインＷＬ１が選択された場合、デコーダ１００によって駆動電圧選択データＶＳＤ１がバスＬＢ１に出力される。横スクロールデータＳＣＤが例えば０の値であるとき、アドレス変換回路４１０は、ラッチ回路ＬＡ１に割り当てられているアドレスに基づき、ラッチ回路ＬＡ１を選択する。これにより、アドレスデコーダ４００は、ラッチ回路ＬＡ１にラッチパルスＬＰ１を出力し、ラッチ回路ＬＡ１に駆動電圧選択データＶＳＤ１が格納される。これにより、データ線駆動部ＤＲＶ１がデータ線を駆動し、表示データＤＡ１に対応する画素が表示される。

図１８は、アドレスデコーダ４００を示すブロック図である。ラッチアドレスデータＬＡＤは、ワードラインのアドレス情報が含むラッチ回路に割り当てられているアドレスのデータを示す。アドレス変換回路４１０は、ラッチアドレスデータＬＡＤと横スクロールデータＳＣＤに対して演算処理を行う。例えばこの演算結果のデータの各ビットのデータをＣ１〜Ｃｘと表すと、アドレス変換回路４１０は、各データＣ１〜Ｃｘを反転させたデータであるデータＸＣ１〜ＸＣｘを複数の論理回路ＡＮＤに出力する。各論理回路ＡＮＤは少なくともｘ本の入力を備える。アドレス変換回路４１０からの出力データＸＣ１〜ＸＣｘを受けた各論理回路ＡＮＤが、排他的に真の値（例えば値１、ハイレベルの信号等）を出力するように、各論理回路ＡＮＤには排他的な組み合わせでいくつかのインバータＩＮＶ３が設けられている。各論理回路ＡＮＤの出力は、ラッチ回路ＬＡ１〜ＬＡｘに接続されている。これにより、ラッチ回路ＬＡ１〜ＬＡｘは、排他的にラッチパルスを受けることができる。

図１９は、アドレス変換回路４１０を示す図である。アドレス変換回路４１０は、演算回路４２０を含む。演算回路４２０は、加算回路４２２及び減算回路４２４を含むがこれに限定されない。加算回路４２２または減算回路４２４のいずれかを省略することもできる。ラッチアドレスデータＬＡＤ及び横スクロールデータＳＣＤを受けたアドレス変換回路４１０は、演算回路４２０にて演算処理を行う。演算回路４２０は、ラッチアドレスデータＬＡＤ及び横スクロールデータＳＣＤに対して加算処理又は減算処理を行う。加算処理を行う場合は、例えば加算回路４２２がラッチアドレスデータＬＡＤと横スクロールデータＳＣＤとを加算する。また、減算処理を行う場合は、例えば減算回路４２４がラッチアドレスデータＬＡＤから横スクロールデータＳＣＤを減算する。これらの加算結果または減算結果が演算回路４２０の出力データとして出力される。演算回路４２０の出力データの各ビットのデータＣ１〜Ｃｘは、例えばインバータ等で反転され、データＸＣ１〜ＸＣｘとして出力される。

次に図２０〜図２３を用いて横スクロール表示の流れを説明する。図２０は横スクロールデータＳＣＤが例えば０の値の時のｎビットの表示データＤＡ１によって表示されるｍ個の画素ＰＡ１を示す図である。横スクロール表示させない場合は、横スクロールデータＳＣＤを例えば０の値に設定すればよい。これにより、ラッチアドレスデータＬＡＤに従ってラッチパルスがラッチ回路ＬＡ１に出力されるので、ｎビットの表示データＤＡ１はデコーダ１００にデコード処理されて、ラッチ回路ＬＡ１にラッチされる。即ち、データ線駆動部ＤＲＶ１によってデータ線が駆動され、表示パネル５００のｍ個の画素ＰＡ１が表示される。

図２１は、方向Ｘに沿って右方向に１画素分横スクロール表示させる場合を示す図である。方向Ｘに沿って右方向に１画素分横スクロール表示させる場合は、横スクロールデータＳＣＤを例えば１の値に設定すればよい。図１９の演算回路４２０が、ラッチアドレスデータＬＡＤと横スクロールデータＳＣＤとを例えば加算処理する。これによりアドレス変換回路４１０の出力は、図２０の場合と異なり、ラッチ回路ＬＡ２を示すデータとなる。アドレスデコーダ４００はアドレス変換回路４１０の出力に従って、ラッチ回路ＬＡ２にラッチパルスを出力する。これにより、ｎビットの表示データＤＡ１はデコーダ１００にデコード処理されてラッチ回路ＬＡ２にラッチされる。即ち、データ線駆動部ＤＲＶ２がデータ線を駆動し、ｍ個の画素ＰＡ２が表示される。つまり、図２０のｍ個の画素ＰＡ１と図２１のｍ個の画素ＰＡ２を比較するとわかるように、横スクロールデータＳＣＤを１の値にすることで、Ｘ方向に沿って右方向に１画素分横スクロール表示させることができる。

図２２は、横スクロールデータＳＣＤが例えば０の値の時のｎビットの表示データＤＡ２によって表示されるｍ個の画素ＰＡ２を示す図である。ｎビットの表示データＤＡ２は、図１１の表示メモリ２００のワードラインＷＬ２が選択されることで出力される表示データである。このとき、ワードラインＷＬ２が選択された場合のワードラインのアドレス情報によって、アドレスデコーダ４００は、ラッチ回路ＬＡ２に割り当てられているラッチアドレスデータＬＡＤを得る。つまり、横スクロールデータＳＣＤが例えば０の値である場合には、アドレスデコーダ４００はラッチパルスをラッチ回路ＬＡ２に出力するので、ｎビットの表示データＤＡ２はデコーダ１００にデコード処理されてラッチ回路ＬＡ２にラッチされる。これにより、データ線駆動部ＤＲＶ２はデータ線を駆動し表示パネル５００のｍ個の画素ＰＡ２を表示させる。

ｎビットの表示データＤＡ２を、Ｘ方向に沿って左方向に１画素分横スクロール表示させる場合を図２３に示す。方向Ｘに沿って左方向に１画素分横スクロール表示させる場合は、横スクロールデータＳＣＤを例えば１の値に設定すればよい。図１９の演算回路４２０が、ラッチアドレスデータＬＡＤから横スクロールデータＳＣＤを例えば減算処理する。これによりアドレス変換回路４１０の出力が図２２の場合と異なり、ラッチ回路ＬＡ１を示すデータとなる。アドレスデコーダ４００はアドレス変換回路４１０の出力に従って、ラッチ回路ＬＡ１にラッチパルスを出力する。これにより、ｎビットの表示データＤＡ２はデコーダ１００にデコード処理されてラッチ回路ＬＡ１にラッチされる。即ち、データ線駆動部ＤＲＶ１がデータ線を駆動し、ｍ個の画素ＰＡ１が表示される。

上述された内容は１画素分の横スクロール表示に限定されない。Ｘ方向に沿って右方向又は左方向に、例えば２画素分横スクロール表示させたい場合は、横スクロールデータＳＣＤを２の値に設定すればよい。例えば、データ線の数が６４本の場合、データ線の数は６ビットで表すことができる。この場合の表示データＤＡ２に対応するラッチアドレスデータＬＡＤは例えば（０００００１）と表すことができる。これに対して、２画素分の横スクロール表示の横スクロールデータＳＣＤは例えば（００００１０）と表すことができる。この場合において、図１９の演算回路４２０が表示データＤＡ２から横スクロールデータＳＣＤを例えば減算処理すると、２の補数表現を用いると（０００００１）−（００００１０）＝（０００００１）＋（１１１１１０）＝（１１１１１１）となる。（１１１１１１）は、Ｘ方向に対して最も左側を１本目のデータ線とした場合、Ｘ方向に対して最も右側のデータ線に対応するラッチ回路が割り当てられているアドレスといえる。即ち、ある表示データを横スクロール表示させる際に、Ｘ方向に対して最も左側のデータ線を駆動させ、その次にＸ方向に対して最も右側のデータ線を駆動させることができる。逆に、Ｘ方向に対して最も右側のデータ線を駆動させ、その次にＸ方向に対して最も左側のデータ線を駆動させたりることもできる。

つまり、Ｘ方向に沿って右方向または左方向に例えばｓｓ（ｓｓは１以上の整数）画素分横スクロール表示させたい場合、横スクロールデータＳＣＤの値をｓｓの値に設定すればよい。

なお、Ｘ方向に沿って右方向に横スクロール表示させる場合、横スクロールデータＳＣＤを例えば（−１）の値に設定し、演算回路４２０にて減算処理を行う方法でもよい。即ち横スクロールデータＳＣＤの値を負の値に設定し、減算回路４２４にて減算処理を行えば、Ｘ方向に沿って右方向に横スクロール表示させることができる。また、Ｘ方向に沿って左方向に横スクロール表示させる場合、横スクロールデータＳＣＤを例えば（−１）の値に設定し、加算回路４２２にて加算処理を行う方法でもよい。即ち横スクロールデータＳＣＤの値を負の値に設定し、加算回路４２２にて加算処理を行えば、Ｘ方向に沿って左方向に横スクロール表示させることができる。

次に左右反転表示について説明する。図２４は、左右反転表示を説明するためのブロック図である。図２４は、説明の簡略化のため、４つのデータ線駆動部ＤＲＶ１〜ＤＲＶ４、４つのラッチ回路ＬＡ１〜ＬＡ４、各データ線駆動部ＤＲＶ１〜ＤＲＶ４によって表示駆動される４つ表示エリアＡ〜Ｄが図示されているが、これに限定されない。アドレス変換回路４１０を含んだ表示ドライバにおいて、通常表示の場合は、上述された本実施形態と同様に、ワードラインＷＬ１が選択されることで、表示データＤＡ１はデコーダ１００によってデコード処理され、デコード処理されたデータは、ラッチ回路ＬＡ１にラッチされる。このとき、ワードラインのアドレス情報に含まれるラッチアドレスデータＬＡＤ及びラッチ回路ＬＡ１に割り当てられたアドレスは、例えば０の値である。つまり、アドレスデコーダ４００は、ラッチアドレスデータＬＡＤと同値のアドレスが割り当てられたラッチ回路ＬＡ１にラッチパルスＬＰ１を出力する。これにより、データ線駆動部ＤＲＶ１が表示パネル５１０の表示エリアＡを駆動する。表示メモリ２００から表示データが順次読みされることで、表示エリアＡ〜Ｄが表示される。

左右表示反転を行う場合は、表示データＤＡ１が読み出されるときのラッチアドレスデータＬＡＤ及び表示パネル５１０のデータ線の数に基づいて決定されたラッチ回路にラッチパルスが出力される。図２５は、図２４に表示されている表示パネル５１０に対して左右反転表示させた場合を示す図である。

左右反転表示の場合、ワードラインＷＬ１が選択されることで、表示データＤＡ１はデコーダ１００によってデコード処理され、デコード処理されたデータは、ラッチ回路ＬＡ４にラッチされる。このとき、ワードラインのアドレス情報に含まれるラッチアドレスデータＬＡＤは前述と同様に０である。しかしながら、図２５によるとラッチ回路ＬＡ４に割り当てられたアドレスは３であり、アドレスデコーダ４００からラッチパルスがラッチ回路ＬＡ４に出力されている。これは、アドレス変換回路４１０の働きによるためである。左右反転表示の場合、アドレス変換回路４１０は、ラッチアドレスデータＬＡＤとデータ線の数に基づいて、４つのラッチ回路ＬＡ１〜ＬＡ４からラッチ回路ＬＡ４を選択して、ラッチ回路ＬＡ４にラッチパルスを出力する。表示パネル５１０のデータ線の数をＳ（Ｓは２以上の整数）とすると、ラッチ回路ＬＡ４を選択する際、アドレス変換回路４１０の演算回路４２０が、例えば、（Ｓ−１）−ＬＡＤを演算する。即ち、図２５の場合、（４−１）−０＝３を得る。この結果に基づいて、３のアドレス値を割り当てられたラッチ回路ＬＡ４が選択され、ラッチパルスがラッチ回路ＬＡ４に入力される。

つまり、データ線の数Ｓから１の値を減算し、その結果からラッチアドレスデータＬＡＤの値を減算することで、左右反転表示させるためのラッチ回路のアドレスを得ることができる。表示メモリ２００から順次読み出される表示データに対して上述のような処理を行うことで、左右反転表示が容易に可能となる。

また、図２６に示されるアドレス変換回路４１２を用いても左右反転表示を容易に実現することができる。図２６のアドレス変換回路４１２には、図１９のアドレス変換回路４１０に設けられているインバータの代わりに例えば排他的論理和回路ＥＸＯＲが設けられている。各排他的論理和回路ＥＸＯＲの一方の入力には反転モード信号ＲＭが入力される。各排他的論理和回路ＥＸＯＲの他方の入力には演算回路４２０の出力データＣ１〜Ｃｘが入力される。ここで、反転モード信号ＲＭは、通常表示の場合にはハイレベルの信号（または論理値１）に設定され、左右反転表示の場合にはローレベルの信号（または論理値０）に設定されると定義する。

例えば通常表示させたい場合は、反転モード信号ＲＭが論理値１に設定されるので、各排他的論理和回路ＥＸＯＲの一方には論理値１が入力される。各排他的論理和回路ＥＸＯＲの他方に論理値０が入力された排他的論理和回路ＥＸＯＲの出力は論理値１となる。また各排他的論理和回路ＥＸＯＲの他方に論理値１が入力された排他的論理和回路ＥＸＯＲの出力は論理値０となる。即ち、各排他的論理和回路ＥＸＯＲはインバータとして機能するので、図１９のアドレス変換回路４１０と同等の機能を有することになる。

一方、左右反転表示させたい場合は、反転モード信号ＲＭが論理値０に設定されるので、各排他的論理和回路ＥＸＯＲの一方には論理値０が入力される。この場合、各排他的論理和回路ＥＸＯＲの出力は、各排他的論理和回路ＥＸＯＲの他方に入力された論理値となる。例えば各排他的論理和回路ＥＸＯＲの他方に論理値１が入力された排他的論理和回路ＥＸＯＲの出力は論理値１である。つまり、演算回路４２０の出力データＣ１〜Ｃｘが反転されずに、データＣ１〜Ｃｘがアドレス変換回路４１２の出力となる。

図１８に示されているアドレス変換回路４１０と同様に、アドレス変換回路４１２の出力データは、アドレスデコーダ４００の複数の論理回路ＡＮＤに出力される。しかしながら、反転モード信号ＲＭが論理値０の場合は、図１８の各論理回路ＡＮＤには反転されていないデータであるデータＣ１〜Ｃｘが入力される。例えば、データＣ１〜Ｃｘが全て論理値０の場合、全ての入力にインバータＩＮＶ３が接続されている論理回路ＡＮＤの出力が論理値１となる。つまり、ラッチ回路ＬＡｘに接続されている論理回路ＡＮＤの出力が論理値１となり、複数のラッチ回路ＬＡ１〜ＬＡｘからラッチ回路ＬＡｘが選択される。

ところが、通常表示させる場合において、データＣ１〜Ｃｘが全て論理値０の場合、その反転データであるＸＣ１〜ＸＣｘは全て論理値１となるので、図１８のラッチ回路ＬＡ１に接続された論理回路ＡＮＤの出力が論理値１となる。つまり、アドレス変換回路４１０の出力データＣ１〜Ｃｘが全て論理値０の場合、ラッチ回路ＬＡ１にラッチパルスが入力されることになる。

つまり、反転モード信号ＲＭに応じて、選択されるラッチ回路が方向Ｘにおいて左右反対になり、左右反転表示が容易に可能となる。また、このアドレス変換回路４１２は、演算回路４２０において横スクロール表示させるための演算もできるので、左右反転表示させた状態での横スクロール表示も簡単に可能となる。

上述された本実施形態及び変形例によれば、複数のラッチ回路ＬＡ１〜ＬＡｘを任意に選択することで、例えば表示メモリの表示データを書き換えずに選択されたラッチ回路に対応するデータ線を駆動させて表示パネルに表示データを表示させることができる。横スクロール表示、左右反転表示等のように、表示データの対象となる画素の位置がリアルタイムに変更される場合、比較例では、画素の位置が変更される毎に表示メモリの表示データを更新する必要があり、制御等を複雑にさせ、またプロセッサ等に負荷をかけるという問題がある。ところが、本実施形態及びその変形例は、例えば表示メモリの表示データを書き換えることなく、横スクロール表示や左右反転表示が可能である。

６．電子機器
図２７は、本実施形態に係る表示ドライバ１０を含む電子機器の構成を示すブロック図である。図２７の電子機器４０００は、表示ドライバ１０と、表示パネル５００と、表示パネル５００の走査線を駆動する走査ドライバ４１００と、表示ドライバ１０及び走査ドライバ４１００に制御信号等を供給するコントローラ４２００と、電源回路４３００とを含むが、これに限定されない。例えば、コントローラ４２００や電源が省略されてもよいし、他のデバイスが設けられてもよい。

電子機器４０００には、表示ドライバ１０が設けられているので、電子機器４０００の製造コストを削減することができる。

なお、本発明は、上記実施形態で説明されたものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（階調デコーダ、階調ＲＯＭ、マルチライン同時選択駆動用デコーダ、表示メモリのアドレス情報、ラッチ回路等）として引用された用語は、明細書又は図面中の他の記載においても広義や同義な用語（ＦＲＣデコーダ、ＦＲＣＲＯＭ、ＭＬＳデコーダ、ワードラインを選択する選択信号、フリップフロップ等）に置き換えることができる。

本実施形態に係る表示ドライバのブロック図。 本実施形態に係るアドレスデコーダと複数のラッチ回路との接続を示す図。 本実施形態に係るシフトレジスタの一部を示す図。 本実施形態に係る表示メモリに格納されている表示データと表示パネルの画素との対応関係を示す図。 ＦＲＣデコーダとＭＬＳデコーダの動作を説明するためのブロック図。 本実施形態に係る表示期間、フレーム期間及びフィールド期間の関係を示す図。 本実施形態に係る表示パターンテーブルの一例を示す図。 本実施形態に係るＦＲＣデコーダの動作を説明するための図。 本実施形態に係るラッチ回路にラッチパルスが入力される際のタイミングチャート。 図９に示される期間の一部を詳細を示すタイミングチャート。 本実施形態に係る表示メモリを示す図。 本実施形態に係る表示メモリに設けられているメモリセルと表示データとの関係を示す図。 比較例の表示ドライバを示す図。 比較例の表示メモリを示す図。 比較例の表示メモリの一部を示す回路図 本実施形態の変形例に係る表示ドライバを示す図。 本実施形態の他の変形例に係るアドレス変換回路が設けられた表示ドライバの一部を示すブロック図。 本実施形態の他の変形例に係るアドレスデコーダを示す図。 本実施形態の他の変形例に係るアドレス変換回路を示す図。 本実施形態の他の変形例に係る横スクロール表示を説明するための図。 本実施形態の他の変形例に係る横スクロール表示を説明するための他の図。 本実施形態の他の変形例に係る横スクロール表示を説明するための他の図。 本実施形態の他の変形例に係る横スクロール表示を説明するための他の図。 本実施形態の他の変形例に係る左右反転表示を説明するための図。 本実施形態の他の変形例に係る左右反転表示を説明するための他の図。 本実施形態の他の変形例に係るアドレス変換回路を示す他の図。 本実施形態に係る電子機器を示す図。

符号の説明

１０ 表示ドライバ、１００ デコーダ、１１０ ＦＲＣデコーダ、
１１２ ＦＲＣＲＯＭ、１２０ ＭＬＳデコーダ、２００ 表示メモリ、
３００ 制御回路、４００ アドレスデコーダ、５００ 表示パネル、
４０００ 電子機器、４１００ 走査ドライバ、４２００ コントローラ、
４３００ 電源回路、Ｄ データ入力、ＤＡ１ 表示データ、ＤＡ２ 表示データ、
ＤＲＶ データ線駆動部、ＦＦ フリップフロップ、ＬＡ１〜ＬＡｘ ラッチ回路、
ＬＰ１ ラッチパルス、ＭＡ１ 表示データ、Ｑ データ出力、ＳＲ シフトレジスタ、
ＶＳＤ１ 駆動電圧選択データ、ＷＬ１〜ＷＬＱ ワードライン

Claims (11)

1. 表示メモリからｎビット（ｎは２以上の整数）単位で順次に入力されるｎビットの表示データに対してデコード処理を施すデコーダと、
   前記デコーダによってデコード処理が施されたデータをラッチする複数のラッチ回路と、
   前記デコーダの出力を前記複数のラッチ回路がラッチするためのラッチパルスを発生するアドレスデコーダと、
   前記表示メモリ及び前記アドレスデコーダを制御する制御回路と、
   前記複数のラッチ回路の各々にラッチされているデータに基づいて表示パネルのデータ線を駆動する複数のデータ線駆動部と、
   を含み、
   前記制御回路は、
   前記表示メモリから前記ｎビットの表示データを１度のワードライン制御により読み出すための表示メモリアドレス情報を、前記表示メモリに出力すると共に、前記アドレスデコーダにも出力し、
   前記表示メモリは、
   前記制御回路からの前記表示メモリアドレス情報により読み出された前記ｎビットの表示データを、前記デコーダに出力し、
   前記デコーダは、
   前記表示メモリからｎビット単位で順次に出力される前記ｎビットの表示データに対してデコード処理を施し、前記デコード処理が施されたデータを前記複数のラッチ回路の各々に順次に出力し、
   前記アドレスデコーダは、
   前記ｎビットの表示データが読み出される際の前記表示メモリのアドレス情報に基づいて、前記複数のラッチ回路のうちのいずれかを選択し、選択されたラッチ回路に前記ラッチパルスを出力し、
   前記複数のデータ線駆動部の各々は、
   前記デコード処理が施されたデータが前記複数のラッチ回路に格納された後に前記複数のデータ線駆動部の各々に対応するデータ線を駆動し、
   前記ｎビットの表示データは、制御回路からのクロック信号の立ち上がりエッジ又は立ち下がりエッジの一方のエッジに同期して、前記表示メモリから読み出され、
   前記デコーダは、
   前記一方のエッジと、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジの他方のエッジとの間の期間において、前記デコード処理を行い、
   前記アドレスデコーダは、
   前記他方のエッジに同期して、前記ラッチパルスを出力することを特徴とする表示ドライバ。
2. 請求項１において、
   前記複数のラッチ回路が直列に接続され、前段のラッチ回路の出力端子が後段のラッチ回路の入力端子に接続されることで、前記複数のラッチ回路はシフトレジスタを構成し、
   前記シフトレジスタは、前記デコーダから初段のラッチ回路に順次に入力されるデータをシフトしながら格納することを特徴とする表示ドライバ。
3. 請求項１又は２において、
   前記デコーダは、マルチライン同時選択駆動用デコーダを含み、
   前記マルチライン同時選択駆動用デコーダは、前記ｎビットの表示データから抽出されるｍ（２以上の整数）画素の表示データに基づいて、走査線のマルチライン同時選択駆動に対応するための複数の駆動電圧の中から駆動電圧を選択するための駆動電圧選択データを生成し、前記駆動電圧選択データを前記複数のラッチ回路に出力することを特徴とする表示ドライバ。
4. 請求項３において、
   前記複数のデータ線駆動部の各々は、前記複数の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、
   前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動することを特徴とする表示ドライバ。
5. 請求項1又は２のいずれかにおいて、
   前記デコーダは、階調デコーダを含み、
   前記階調デコーダは、前記ｎビットの表示データ及びフレーム情報に基づいて、前記ｎビットの表示データの対象となる画素の表示パターンを決定することを特徴とする表示ドライバ。
6. 請求項５において、
   前記階調デコーダは、前記表示パターンに基づいて０又は１のデータを前記複数のラッチ回路のうち少なくともいずれか１つに出力することを特徴とする表示ドライバ。
7. 請求項５において、
   前記デコーダは、ｍ（ｍは２以上の整数）本の走査線を同時選択駆動するマルチライン同時選択駆動方式に対応するためのマルチライン同時選択駆動用デコーダをさらに含み、
   前記マルチライン同時選択駆動用デコーダは、前記階調デコーダによって決定された表示パターンに基づいて、データ線を駆動するためのデータ線駆動電圧を選択するための駆動電圧選択データを前記複数のラッチ回路に出力することを特徴とする表示ドライバ。
8. 請求項７において、
   前記複数のデータ線駆動部の各々は、走査線のマルチライン同時選択駆動に対応するための複数種の駆動電圧の中から、前記複数のラッチ回路に格納されている前記駆動電圧選択データに基づいてデータ線駆動電圧を選択し、
   前記複数のデータ線駆動部の各々は、前記データ線駆動電圧を用いてデータ線を駆動することを特徴とする表示ドライバ。
9. 請求項８において、
   前記ｎビットの表示データから抽出されるｍ画素の表示データにおける各画素の階調は、ｋ（ｋは２以上の整数）ビットの階調データで表され、
   前記階調デコーダは、前記ｋビットの階調データとフレーム情報に基づいて、２種類の表示状態を表す階調パターンを決定する階調ＲＯＭを含み、
   前記階調デコーダは、前記階調ＲＯＭに基づいてｍ画素の各画素について前記階調パターンを決定し、決定された前記階調パターンに基づいてｍ画素の各画素の表示状態を０又は１で表したｍビットの表示データを前記マルチライン同時選択駆動用デコーダに出力し、
   前記マルチライン同時選択駆動用デコーダは、前記ｍビットの表示データに基づいて、前記駆動電圧選択データを生成し、前記複数のラッチ回路に出力することを特徴とする表示ドライバ。
10. 請求項１乃至９のいずれかにおいて、
    前記表示メモリは、
    同一系統のビットラインにより表示データの書き込み及び読み出しの両方が行われる１ポートのメモリセルにより構成され、
    前記ｎビットの表示データの記憶に割り当てられた複数の１ポートのメモリセルが、１度のワードライン制御により選択されることを特徴とする表示ドライバ。
11. 請求項１乃至１０のいずれかに記載されている表示ドライバと、表示パネルと、前記表示パネルの走査線を駆動する走査ドライバと、前記表示ドライバ及び前記走査ドライバを制御するコントローラと、電源回路とを含むことを特徴とする電子機器。

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