JPH1152926A

JPH1152926A - 表示装置

Info

Publication number: JPH1152926A
Application number: JP9210382A
Authority: JP
Inventors: Hisatake Sato; 久武佐藤
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Priority date: 1997-08-05
Filing date: 1997-08-05
Publication date: 1999-02-26
Anticipated expiration: 2017-08-05
Also published as: JP3865475B2

Abstract

(57)【要約】【課題】中央処理装置（ＣＰＵ）の処理を介さずにス
クロール表示を行うことができる表示装置を提供する。【解決手段】ＲＡＭ２０から並列に読み出された表示
データＳ２０は、シフト部３０に与えられ、ロード信号
ＬＯＡＤによってロードされた後、シフト信号ＳＣＫに
よって直列方向にシフトされる。シフトされた表示デー
タＳ３０は、ラッチ部４０で保持されて液晶表示器（Ｌ
ＣＤ）１０に表示される。更にシフトされた表示データ
Ｓ３０は、セレクタ６０を介してＲＡＭ２０の入力デー
タ端子ＤＩ１〜ＤＩｎに戻されて、再度このＲＡＭ２０
の同一アドレスに保持される。ＬＣＤ１０の次のＹ方向
の走査時には、ＲＡＭ２０からシフトされた表示データ
が読み出されるので、ＣＰＵ１２０の処理を介さずにス
クロール表示が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ドットマトリクス
型の表示装置、特に表示内容を左右にずらしながら表示
するスクロール表示技術に関するものである。

【０００２】

【従来の技術】図２は、従来のドットマトリクス型の表
示装置の構成図である。この表示装置は、液晶表示器
（以下、「ＬＣＤ」という）１と、このＬＣＤ１に対す
る表示データを格納するためのランダム・アクセス・メ
モリ（以下、「ＲＡＭ」という）２を有している。ＬＣ
Ｄ１は、例えば１２０本のＸ電極１ｘと、これに直交す
る３２本のＹ電極１ｙを持ち、これらの各交点に形成さ
れる横１２０ドット×縦３２ドットの表示ドットによる
画面表示を行うものである。ＲＡＭ２は、ＬＣＤ１上の
横１２０ドット×縦３２ドットの表示データを格納する
ための記憶装置である。ＲＡＭ２の出力側には、ラッチ
部３の入力側が接続されている。ラッチ部３は、ＲＡＭ
２から出力された１２０ドットのドットパターンを保持
して出力するものであり、この出力側にはＸドライバ４
の入力側が接続されている。Ｘドライバ４は、ドットパ
ターンをＬＣＤ１のＸ電極１ｘに与えるための駆動電圧
に変換するものであり、この出力側がＬＣＤ１の各Ｘ電
極１ｘに接続されている。

【０００３】表示装置は、更に、表示タイミングの基準
となるクロック信号ＣＫが印加されるカウンタ５を有し
ている。カウンタ５は、クロック信号ＣＫをカウントす
ることにより、ＬＣＤ１の表示ライン（Ｙ電極１ｙ）を
指定するアドレス信号ＡＤＲａを生成するものであり、
この出力側がデコーダ６の入力側に接続されている。デ
コーダ６は、アドレス信号ＡＤＲａをデコードすること
により、ＬＣＤ１の３２本のＹ電極１ｙを上から下へ順
番に１本ずつ駆動するための走査信号を生成するもので
ある。デコーダ６の出力は、Ｙドライバ７の入力側に接
続されている。Ｙドライバ７は、走査信号をＬＣＤ１の
Ｙ電極１ｙに与えるための駆動電圧に変換するものであ
り、この出力側がＬＣＤ１の各Ｙ電極１ｙに接続されて
いる。カウンタ５の出力側には、更にセレクタ８の入力
端子Ａが接続され、このセレクタ８の入力端子Ｂには中
央処理装置（以下、「ＣＰＵ」という）９のアドレス端
子ＡＤが接続されている。セレクタ８は、選択端子Ｓに
与えられる選択信号ＳＥＬに基づいて入力端子Ａ，Ｂの
いずれか一方を選択して出力端子Ｘに出力するものであ
り、この出力端子Ｘが、ＲＡＭ２のアドレス端子ＡＤに
接続されている。

【０００４】ＣＰＵ９は、ＬＣＤ１に表示に対する表示
データをＲＡＭ２に格納するためのものであり、そのデ
ータ端子Ｄ１〜Ｄｎ及び書き込み制御端子Ｗが、ＲＡＭ
２のデータ入力端子ＤＩ１〜ＤＩｎ及び書き込み制御端
子Ｗに、それぞれ接続されている。更に、ＣＰＵ９の制
御端子Ｃはセレクタ８の選択端子Ｓに接続されている。
このような表示装置において、ＣＰＵ９の制御端子Ｃか
ら出力する選択信号ＳＥＬによって、セレクタ８を入力
端子Ｂ側に切り替えるとともに、アドレス信号ＡＤＲ
ｂ、データ信号Ｄ１〜Ｄｎ、及び書き込み制御信号ＷＥ
によって、ＲＡＭ２の所定のアドレスに表示用のデータ
を書き込む。書き込みが終了すると、ＣＰＵ９は、セレ
クタ８に対する選択信号ＳＥＬによって入力端子Ａ側に
切り替えるとともに、書き込み制御信号ＷＥを不活性化
する。これにより、ＲＡＭ２に格納された表示データ
は、クロック信号ＣＫに基づいて順次カウントアップさ
れて与えられるカウンタ５からのアドレス信号ＡＤＲａ
に従って読み出され、ＬＣＤ１の１行分に相当する１２
０ドットのドットパターンがラッチ部３に保持される。
ラッチ部３に保持されたドットパターンは、Ｘドライバ
４によってＬＣＤ１のＸ電極１ｘに対応する駆動電圧に
変換され、それぞれのＸ電極１ｘに印加される。

【０００５】一方、カウンタ５から出力されるアドレス
信号ＡＤＲａは、デコーダ６にも与えられており、ＬＣ
Ｄ１のＸ電極１ｘに与えられたドットパターンに同期し
て、このデコーダ６から対応するＹ電極１ｙに対する走
査信号が出力される。デコーダ６から出力された走査信
号は、Ｙドライバ７によってＬＣＤ１のＹ電極１ｙに対
応する駆動電圧に変換されて、該当するＹ電極１ｙに印
加される。このように、Ｙドライバ７によってＬＣＤ１
のＹ電極１ｙを上から下に順次走査するとともに、その
走査されたＹ電極１ｙに対応する各ドット位置のドット
パターンがＲＡＭ２から読み出され、Ｘドライバ４を介
して各Ｘ電極１ｘに印加されて、グラフィック画面表示
が行われる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
表示装置では、次のような課題があった。例えば、ＬＣ
Ｄ１に表示されている画面を、左から右へ順次ずらしな
がら表示するスクロール表示を行う場合、スクロールに
応じてその都度ＣＰＵ９からＲＡＭ２の全データを書き
替える必要があった。このため、ＣＰＵ９によるスクロ
ール処理の負担が大きくなり、スクロール表示動作中に
他の処理ができなくなってしまったり、またＣＰＵ９の
書き込み処理速度が遅い場合には、スクロール表示が不
自然になるという課題があった。本発明は、前記従来技
術が持っていた課題を解決し、ＣＰＵ９の処理を介さず
にスクロール表示を行うことができる表示装置を提供す
るものである。

【０００７】

【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、表示装置において、平
行に配置された複数のＸ電極及び該Ｘ電極に直交して配
置された複数のＹ電極を有し、該Ｘ電極に印加される表
示用の駆動電圧及び該各Ｙ電極に順次印加される走査用
の駆動電圧に応じて、これらのＸ電極及びＹ電極の各交
点における画素の表示が行われるドットマトリクス型の
表示手段と、次のような記憶手段、シフト手段、保持手
段、第１及び第２の駆動手段、及び表示制御手段を備え
ている。記憶手段は、書き込み信号に従って前記表示手
段の画素に対応する表示データを記憶するとともに、順
次与えられるアドレス信号に従って、該アドレス信号に
対応する該表示データを前記複数のＸ電極に対する並列
データ形式で出力するものである。シフト手段は、前記
記憶手段から順次出力される並列データ形式の表示デー
タをシフト信号に従って直列方向にシフトし、該シフト
された並列形式の表示データを前記記憶手段に再度記憶
させるための表示データ、並びに前記表示手段に表示さ
せるための表示信号として出力するものである。保持手
段は、前記シフト手段から出力される表示信号を保持信
号に従って保持するとともに、該保持した表示信号を出
力するものである。

【０００８】第１の駆動手段は、前記保持手段の出力信
号を前記表示手段のＸ電極に対する駆動電圧に変換して
該Ｘ電極を駆動するものであり、第２の駆動手段は、走
査信号に基づいて前記表示手段の走査用の駆動電圧を生
成して前記Ｙ電極を駆動するものである。そして、表示
制御手段は、前記アドレス信号、書き込み信号、シフト
信号、及び保持信号を順次生成して出力するものであ
る。第２の発明は、第１の発明の表示装置におけるシフ
ト手段を、第１から第Ｎ（但し、Ｎは２以上の整数）ま
での入力端子と、第１から第Ｎまでの出力端子と、選択
端子とを有し、該シフト端子に前記シフト信号が与えら
れていないときには、該第１から第Ｎまでの入力端子に
与えられた信号を、それぞれ該第１から第Ｎまでの出力
端子に出力し、該選択端子に該シフト信号が与えられた
ときには、該第Ｉ（但し、ＩはＮ未満の整数）から第Ｎ
までの入力端子に与えられた信号を、それぞれ該第１か
ら第Ｎ−Ｉ＋１までの出力端子に出力する選択回路で構
成している。

【０００９】第３の発明は、表示装置において、第１の
発明と同様の表示手段と、書き込み信号に従って前記表
示手段の画素に対応する表示データを記憶するととも
に、順次与えられるアドレス信号に従って、該アドレス
信号に対応する該表示データを前記複数のＸ電極に対す
る並列データ形式で出力する記憶手段と、前記記憶手段
から順次出力される並列データ形式の表示データをシフ
ト信号に従って直列方向にシフトし、該シフトされた並
列形式の表示データを前記表示手段に表示させるための
表示信号として出力するシフト手段と、第１の発明と同
様の保持手段、並びに第１及び第２の駆動手段と、前記
アドレス信号、シフト信号、及び保持信号を順次生成し
て出力する表示制御手段とを備えている。第４の発明
は、第１から第３の発明の表示装置における記憶手段
を、ｍ（但し、ｍは２以上の整数）ワードの記憶領域に
対応してそれぞれｎ＋１（但し、ｎは２以上の整数）個
のメモリセルを有し、第１のアドレス信号が与えられた
ときには、該第１のアドレス信号で指定された該ワード
のｎ＋１個のメモリセルに格納された第１の表示データ
を並列に出力するように構成している。また、第２のア
ドレス信号及びｎビットの第２の表示データが与えられ
たときには、該第２のアドレス信号で指定された該ワー
ドの内の第２番目から第ｎ＋１番目までのｎ個のメモリ
セルに該第２の表示データを格納し、第３のアドレス信
号及びｍビットの第３の表示データが与えられたときに
は、該記憶領域の第１ワード目から第ｍワード目までの
各ワードの第１番目のメモリセルに該第３の表示データ
を１ビットずつ格納する構成としている。

【００１０】第１及び第２の発明によれば、以上のよう
に表示装置を構成したので、次のような作用が行われ
る。例えば、ＣＰＵ等から表示データが記憶手段に書き
込まれると、この表示データはアドレス信号に応じて記
憶手段から並列データ形式で出力され、シフト手段に与
えられる。シフト手段に与えられた並列データは直列方
向にシフトされ、再度記憶手段に記憶させるための表示
データとして出力される。このシフトされた表示データ
は、同時に保持手段にも与えられて保持され、第１の駆
動手段によって駆動電圧に変換されて、表示手段のＸ電
極に与えられる。表示制御手段において、記憶手段、シ
フト手段、及び保持手段に対する各種の制御信号が順次
生成され与えられるので、表示手段のＸ電極に沿って順
次シフトする表示が行われる。第３の発明によれば、次
のような作用が行われる。記憶手段に記憶された表示デ
ータはアドレス信号に応じて並列データ形式で出力さ
れ、シフト手段に与えられる。シフト手段に与えられた
並列データは、与えられるシフト信号に応じて直列方向
にシフトされ、表示信号として出力される。表示信号は
保持手段によって保持され、第１の駆動手段によって駆
動電圧に変換されて、表示手段のＸ電極に与えられる。
表示制御手段において、記憶手段、シフト手段、及び保
持手段に対する各種の制御信号が順次生成されて与えら
れるので、表示手段のＸ電極に沿って順次シフトする表
示が行われる。

【００１１】第４の発明によれば、次のような作用が行
われる。例えば、表示制御手段から第１のアドレスが与
えられると、その第１のアドレスで指定されたワードに
格納されたｎ＋１ビットの表示データが第１の表示デー
タとして出力される。この第１の表示データはシフト手
段によってシフトされ、第２の表示データとして第２の
アドレス信号とともに記憶手段に与えられる。そして、
第２のアドレス信号で指定されたワードの第２から第ｎ
＋１ビットのメモリセルに格納される。ＣＰＵ等から記
憶手段に第３のアドレス信号とｍビットの表示データと
が与えられると、このｍビットの表示データは各ワード
の第１番目のメモリセルに１ビットずつ格納される。シ
フト手段によりシフトされた第１の表示データは、保持
手段により保持され、第１の駆動手段によって駆動電圧
に変換されて、表示手段のＸ電極にあたあえられる。表
示制御手段において、記憶手段、シフト手段、及び保持
手段に対する各種の制御信号が順次生成されて与えられ
るので、表示手段のＸ電極に沿って順次シフトする表示
が行われる。

【００１２】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示す表示装置の構成
図である。この表示装置は、ドットマトリクス型の表示
手段（例えば、ＬＣＤ）１０と、このＬＣＤ１０に対す
る表示データを格納するための記憶手段（例えば、ＲＡ
Ｍ）２０を有している。ＬＣＤ１０は、例えば，１２０
本のＸ電極１１と、これに直交する３２本のＹ電極１２
を持ち、これらの各交点に形成される横１２０ドット×
縦３２ドットの表示ドットによる画面表示を行うもので
ある。ＲＡＭ２０は、ＬＣＤ１０上の横１２０ドット×
縦３２ドットの表示データを格納するための随時読み書
き可能な記憶装置である。ＲＡＭ２０のデータ出力端子
ＤＯ１〜ＤＯｎには、シフト手段（例えば、シフト部）
３０のデータ入力端子ＤＩ１〜ＤＩｎがそれぞれ接続さ
れている。シフト部３０は、ロード端子Ｌにロード信号
ＬＯＡＤが与えられたときに、データ入力端子ＤＩ１〜
ＤＩｎに与えられているデータを並列に取り込み、シフ
ト端子ＳＣに与えられたシフト信号ＳＣＫに従って、そ
の取り込んだデータを順次直列方向にシフトする機能を
有している。そして、取り込まれてシフトされたデータ
は、データ出力端子ＤＯ１〜ＤＯｎから並列に出力され
るようになっている。

【００１３】シフト部３０のデータ出力端子ＤＯ１〜Ｄ
Ｏｎには、保持手段（例えば、ラッチ部）４０の入力側
が接続されている。ラッチ部４０は、シフト部３０から
出力されたｎ（ここでは、ｎ＝１２０）ビットのドット
パターンを、ラッチ信号ＬＡＴに従って保持して出力す
るのもであり、この出力側には第１の駆動手段（例え
ば、Ｘドライバ）５０の入力側が接続されている。Ｘド
ライバ５０は、ドットパターンをＬＣＤ１０のＸ電極１
１に与えるための駆動電圧に変換するものであり、この
出力側がＬＣＤ１０の各Ｘ電極１１に接続されている。
シフト部３０のデータ出力端子ＤＯ１〜ＤＯｎは、また
セレクタ６０の入力端子Ａに接続されている。セレクタ
６０は、入力端子Ａの他に入力端子Ｂを有し、選択端子
Ｓに与えられる選択信号ＳＥＬに従って、入力端子Ａ，
Ｂのいずれか一方の入力信号を出力端子Ｘに出力するも
のである。セレクタ６０の出力端子Ｘは、ＲＡＭ２０の
データ入力端子ＤＩ１〜ＤＩｎに接続されている。この
表示装置は、更に、表示用の各種のタイミング信号を生
成する表示制御手段（例えば、表示制御部）７０を有し
ている。この表示制御部７０では、ＬＣＤ１０の表示ラ
イン（Ｙ電極１２）を指定するためのアドレス信号ＡＤ
Ｒ１、ＲＡＭ２０のデータをシフト部３０へ取り込むた
めのロード信号ＬＯＡＤ、シフト部３０へ取り込んだデ
ータをシフトするためのシフト信号ＳＣＫ、シフト部３
０から出力されるデータをラッチ部４０に取り込むため
のラッチ信号ＬＡＴ、及びシフト部３０によってシフト
されて出力されたドットパターンを再度ＲＡＭ２０に格
納するための書き込み信号ＷＥ１を生成する機能を有し
ている。

【００１４】表示制御部７０から出力されるロード信号
ＬＯＡＤ、シフト信号ＳＣＫは、それぞれシフト部３０
のロード端子Ｌ、シフト端子ＳＣに与えられ、ラッチ信
号ＬＡＴはラッチ部４０に与えられている。表示制御部
７０から出力されるアドレス信号ＡＤＲ１は、デコーダ
８０に与えられている。デコーダ８０は、アドレス信号
ＡＤＲ１をデコードすることにより、ＬＣＤ１０の３２
本のＹ電極１２を上から下へ順番に１本ずつ駆動するた
めの走査信号を生成するものであり、この出力側が第２
の駆動手段（例えば、Ｙドライバ）９０の入力側に接続
されている。Ｙドライバ９０は、走査信号をＬＣＤ１０
のＹ電極１２に与えるための駆動電圧に変換するもので
あり、この出力側にＬＣＤ１０の各Ｙ電極１２が接続さ
れている。表示制御部７０のアドレス信号ＡＤＲ１は、
更にセレクタ１００の入力端子Ａに与えられ、書き込み
信号ＷＥ１はセレクタ１１０の入力端子Ａに与えられて
いる。セレクタ１００，１１０は、セレクタ６０と同様
の機能を有しており、それらの出力端子Ｘは、それぞれ
ＲＡＭ２０のアドレス端子ＡＤ、及び書き込み制御端子
Ｗに接続されている。

【００１５】また、この表示装置は、ＬＣＤ１０に表示
するためのデータを生成してＲＡＭ２０に書き込むため
のＣＰＵ１２０を有しており、このＣＰＵ１２０のデー
タ端子Ｄ１〜１ｎがセレクタ６０の入力端子Ｂに、アド
レス端子ＡＤがセレクタ１００の入力端子Ｂに、書き込
み制御端子Ｗがセレクタ１１０の入力端子Ｂに、それぞ
れ接続されている。更に、ＣＰＵ１２０の制御端子Ｃに
は、セレクタ６０，１００，１１０の選択端子Ｓが共通
接続されており、このＣＰＵ１２０からＲＡＭ２０へデ
ータを書き込むときに、選択信号ＳＥＬによって各セレ
クタの６０，１００，１１０の入力端子Ｂ側が選択され
るようになっている。図３は、図１中のシフト部３０の
一例を示す構成図である。このシフト部３０は、ｎ個の
セレクタ３１_１〜３１_ｎを有しており、これらのセレク
タ３１_１〜３１_ｎの入力端子Ａに、データ入力端子ＤＩ
１〜ＤＩｎがそれぞれ接続されている。セレクタ３１_１
〜３１_ｎの出力端子Ｘは、遅延型のフリップフロップ
（以下、「ＦＦ」という）３２_１〜３２_ｎの入力端子Ｄ
に、それぞれ接続されている。ＦＦ３２_１〜３２_n-1の
出力端子Ｑは、それぞれセレクタ３１_２〜３１_ｎの入力
端子Ｂに接続されるとともに、データ出力端子ＤＯ１〜
ＤＯn-1 に接続されている。また、セレクタ３１_１の入
力端子Ｂは、例えば接地電位ＧＮＤに接続され、ＦＦ３
２_ｎの出力端子Ｑがデータ出力端子ＤＯｎに接続されて
いる。更に、各セレクタ３１_１〜３１_ｎの選択端子Ｓ
は、ロード端子Ｌに共通接続され、各ＦＦ３２_１〜３２
_ｎのクロック端子Ｃは、シフト端子ＳＣに共通接続され
ている。

【００１６】図４は、図１の表示装置の動作シーケンス
を示すタイムチャートである。以下、図３及び図４を参
照しつつ、図１の表示装置の動作を説明する。まず、Ｃ
ＰＵ１２０からＲＡＭ２０に、ＬＣＤ１０に対する表示
データを書き込む場合、このＣＰＵ１２０の制御端子Ｃ
から出力される選択信号ＳＥＬによって、セレクタ６
０，１００，１１０は、それぞれ入力端子Ｂ側に切り替
えられる。そして、ＣＰＵ１２０からアドレス信号ＡＤ
Ｒ２、データ信号Ｄ１〜Ｄｎ、及び書き込み制御信号Ｗ
Ｅ２が出力され、ＲＡＭ２０の所定のアドレスに表示デ
ータが書き込まれる。書き込みが終了すると、ＣＰＵ１
２０は、選択信号ＳＥＬによってセレクタ６０，１０
０，１１０を入力端子Ａ側に切り替える。これによっ
て、ＣＰＵ１２０は、ＲＡＭ２０から切り離される。次
に、図４の時刻ｔ１において、表示制御部７０のアドレ
ス信号ＡＤＲ１が、例えば、０番地に変化すると、これ
に伴って、ＲＡＭ２０の０番地に格納された表示データ
ＤＴ０（例えば、“１１１１・・・１１”）が読み出さ
れ、信号Ｓ２０としてシフト部３０のデータ入力端子Ｄ
Ｉ１〜ＤＩｎに、並列に与えられる。時刻ｔ２におい
て、ロード信号ＬＯＡＤが立ち上がると、シフト部３０
内の各セレクタ３１_１〜３１_ｎでは入力端子Ａ側が選択
されて、データ入力端子ＤＩ１〜ＤＩｎに入力されたデ
ータＤＴ０がそれぞれのＦＦ３２_１〜３２_ｎの入力側に
与えられる。

【００１７】時刻ｔ３において、シフト信号ＳＣＫが立
ち上がると、各ＦＦ３２_１〜３２_ｎの入力側に与えられ
た表示データＤＴ０は、これらのＦＦ３２_１〜３２_ｎに
取り込まれ、各ＦＦ３２_１〜３２_ｎの出力側に出力され
る。時刻ｔ４において、ロード信号ＬＯＡＤが立ち下が
ると、各セレクタ３１_１〜３１_ｎでは入力端子Ｂ側が選
択されて、前段のＦＦ３２_１〜３２_n-1の出力信号が後
段のＦＦ３２_２〜３２_ｎの入力側に与えられる。また、
ＦＦ３２_１の入力側には、セレクタ３１_１の入力端子Ｂ
に与えられた固定値（例えば、“０”）が与えられる。
時刻ｔ５において、シフト信号ＳＣＫが立ち上がると、
各ＦＦ３２_１〜３２_ｎの入力側に与えられていた表示デ
ータがこれらのＦＦ３２_１〜３２_ｎに取り込まれて、Ｆ
Ｆ３２_１〜３２_ｎの出力側に出力される。即ち、これに
よって、ＲＡＭ２０からシフト部３０に与えられた表示
データＤＴ０は、１ビットだけシフトされる。これによ
って、シフト部３０の出力信号Ｓ３０は、表示データＤ
Ｔ０_１（＝“０１１１・・・・１１”）となる。

【００１８】更に、時刻ｔ６において、シフト信号ＳＣ
Ｋが立ち上がると、各ＦＦ３２_１〜３２_ｎの入力側に与
えられていたデータがこれらのＦＦ３２_１〜３２_ｎに取
り込まれて、ＦＦ３２_１〜３２_ｎの出力側に出力され
る。即ち、これによって、ＲＡＭ２０からシフト部３０
に与えられたデータＤＴ０は、２ビットだけシフトされ
る。そして、２ビットシフトされた表示データＤＴ０_２
（＝“００１１・・・・１１”）が、シフト部３０のデ
ータ出力端子ＤＯ１〜ＤＯｎからの出力信号Ｓ３０とし
て出力される。時刻ｔ７において、ラッチ信号ＬＡＴと
書き込み制御信号ＷＥ１が立ち上がる。この時、シフト
部３０から出力される表示データＤＴ０_２は、セレクタ
６０を介してＲＡＭ２０のデータ入力端子ＤＩ１〜ＤＩ
ｎに与えられているので、書き込み制御端子ＷＥ１の立
ち上がりにより、このＲＡＭ２０の０番地の内容は、表
示データＤＴ０_２に書き替えられる。また、ラッチ信号
ＬＡＴの立ち上がりにより、シフト部３０から出力され
る表示データＤＴ０_２が、１行分の１２０ドットのドッ
トパターンとしてラッチ部４０に保持される。ラッチ部
４０に保持されたドットパターンは、Ｘドライバ５０に
よって、ＬＣＤ１０のＸ電極１１に対応する駆動電圧に
変換され、それぞれのＸ電極１１に印加される。

【００１９】一方、表示制御部７０から出力されるアド
レス信号ＡＤＲ１は、デコーダ８０に与えられ、ＬＣＤ
１０のＸ電極１１に与えられたドットパターンに同期し
て、このデコーダ８０から対応するＹ電極１２に対する
走査信号が出力される。デコーダ８０から出力された走
査信号は、Ｙドライバ９０によってＬＣＤ１０のＹ電極
１２に対応する駆動電圧に変換され、該当するＹ電極１
２に印加される。０番地の処理が終了すると、時刻ｔ８
において、アドレス信号ＡＤＲ１が１番地に変更され、
同様の処理が行われる。このように、アドレス信号をＡ
ＤＲ１を順次変更して、Ｙドライバ９０によって、ＬＣ
Ｄ１０のＹ電極１２を上から下に順次走査するととも
に、その走査されたＹ電極１２に対応する各ドット位置
のドットパターンがＲＡＭ２０から読み出され、シフト
部３０で例えば２ビット右にシフトされて、ラッチ部４
０で保持される。シフトされ、ラッチ部４０に保持され
たドットパターンは、Ｘドライバ５０を介して各Ｘ電極
１１に印加されて、グラフィック画面表示が行われる。
また、シフトされたドットパターンは、次の表示タイミ
ングに備えて、ＲＡＭ２０に保持される。以上のよう
に、第１の実施形態では、ＲＡＭ２０から読み出された
データをシフトするシフト部３０と、シフトされたデー
タを再びＲＡＭ２０に格納するための制御を行う表示制
御部７０とを有している。これにより、ＣＰＵ１２０に
よってＲＡＭ２０のデータを書き替えることなく、表示
画面を右方向に順次ずらして表示することが可能にな
り、ＣＰＵ１２０の負荷を軽減し、かつ滑らかなスクロ
ール表示を行うことができる。

【００２０】第２の実施形態図５は、本発明の第２の実施形態を示す表示装置の構成
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この実施形態の表示装置では、第１の実
施形態の図１の表示装置のシフト部３０に代えてこれと
構成の異なるシフト部３０Ａを、表示制御部７０に代え
てこれと若干機能が異なる表示制御部７０Ａを、それぞ
れ設けている。その他の構成は図１と同様である。シフ
ト部３０Ａは、データ入力端子ＤＩ１〜ＤＩｎ、データ
出力端子ＤＯ１〜ＤＯｎ、及びシフト端子ＳＦを有して
おり、シフト端子ＳＦに与えられるシフト信号ＳＦＴ
が、例えば論理値“０”のときには、データ入力端子Ｄ
Ｉ１〜ＤＩｎに与えられた信号を、それぞれデータ出力
端子ＤＯ１〜ＤＯｎに出力するものである。一方、シフ
ト信号ＳＦＴが論理値“１”のとき、シフト部３０Ａ
は、データ入力端子ＤＩ１〜ＤＩn-1 に与えられた信号
を１ビットずらして、それぞれデータ出力端子ＤＯ２〜
ＤＯｎに出力する機能を有している。表示制御部７０Ａ
は、図１の表示制御部７０と同様の、ＬＣＤ１０の表示
ライン（Ｙ電極１２）を指定するためのアドレス信号Ａ
ＤＲ１、シフト部３０Ａから出力される表示データをラ
ッチ部４０に取り込むためのラッチ信号ＬＡＴ、及びシ
フト部３０Ａによってシフトされて出力されるデータを
再度ＲＡＭ２０に記憶させるための書き込み信号ＷＥ１
を生成するとともに、シフト部３０Ａに対するシフト信
号ＳＦＴを生成して出力する機能を有している。

【００２１】図６は、図５中のシフト部３０Ａの一例を
示す構成図である。このシフト部３０Ａは、ｎ個のセレ
クタ３３_１〜３３_ｎを有している。セレクタ３３_１の入
力端子Ａは、例えば接地電位ＧＮＤに接続され、入力端
子Ｂはデータ入力端子ＤＩ１に接続されている。また、
セレクタ３３ｉ（但し、ｉ＝２〜ｎ）の入力端子Ａは、
データ入力端子ＤＩi-1 に接続され、入力端子Ｂが、デ
ータ入力端子ＤＩｉが接続されている。セレクタ３３_１
〜３３_ｎの出力端子Ｘは、それぞれデータ出力端子ＤＯ
１〜ＤＯｎに接続され、これらのセレクタ３３_１〜３３
_ｎの選択端子Ｓが、シフト端子ＳＦに共通接続されてい
る。

【００２２】このような表示装置において、ＣＰＵ１２
０からＲＡＭ２０への表示データの書き込み、及びラッ
チ部４０で保持されたドットパターンのＣＬＤ１０への
表示動作は、図１の表示装置における動作と同様であ
る。一方、ＲＡＭ２０から出力された表示データは、最
初、シフト信号ＳＦＴが“０”にされることによりシフ
ト部３０Ａを通してそのままラッチ部４０に与えられて
保持される。その後、シフト信号ＳＦＴが“１”にされ
ることによって、ＲＡＭ２０から読み出された表示デー
タは、１ビットずつずらされてシフト部３０Ａのデータ
出力端子ＤＯ１〜ＤＯｎに出力される。そして、シフト
部３０Ａによってシフトされた表示データは、ＲＡＭ２
０のデータ入力端子ＤＩ１〜ＤＩｎに与えられ、このＲ
ＡＭ２０の同一番地に書き込まれる。従って、第１の実
施形態と同様にＣＰＵ１２０によってＲＡＭ２０のデー
タを書き替えることなく、表示画面を右方向に順次ずら
して表示することが可能になり、ＣＰＵ１２０の負荷を
軽減し、かつ滑らかなスクロール表示を行うことができ
る。

【００２３】第３の実施形態図７は、本発明の第３の実施形態を示す表示装置の構成
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この実施形態の表示装置では、第１の実
施形態の図１の表示装置におけるセレクタ６０，１１０
を削除し、ＲＡＭ２０のデータ入力端子ＤＩ１〜ＤＩｎ
にＣＰＵ１２０のデータ端子Ｄ１〜Ｄｎを、ＲＡＭ２０
の書き込み制御端子ＷにＣＰＵ１２０の書き込み制御端
子Ｗを、それぞれ接続している。更に、表示制御部７０
に代えて、これと機能が若干異なる表示制御部７０Ｂを
設けている。その他の構成は図１と同様である。このよ
うな表示装置におけるＣＰＵ１２０からＲＡＭ２０への
表示データの書き込み動作と、ラッチ部４０で保持され
たドットパターンのＬＣＤ１０への表示動作は、図１の
表示装置における動作と同様である。一方、シフト部３
０におけるシフト動作とシフトされた表示データの処理
が、図１の表示装置における動作と異なっている。

【００２４】図８は、図７の動作シーケンスを示すタイ
ムチャートである。以下、図８を参照しつつ、図７の表
示装置におけるシフト動作を説明する。まず、図８の時
刻ｔ１１において、表示制御部７０Ｂからアドレス信号
ＡＤＲ１として０番地が出力される。これにより、ＲＡ
Ｍ２０の０番地に格納されたｎビットの表示データＤＴ
０（例えば、“１１１１・・・１１”）が読み出され
て、信号Ｓ２０としてシフト部３０のデータ入力端子Ｄ
Ｉ１〜ＤＩｎに、並列に与えられる。時刻ｔ１２におい
て、ロード信号ＬＯＡＤが立ち上がると、シフト部３０
内の各セレクタ３１_１〜３１_ｎでは入力端子Ａ側が選択
されて、データ入力端子ＤＩ１〜ＤＩｎに入力されたｎ
ビットの表示データＤＴ０が、それぞれのＦＦ３２_１〜
３２_ｎの入力側に与えられる。時刻ｔ１３において、シ
フト信号ＳＣＫが立ち上がると、各ＦＦ３２_１〜３２_ｎ
の入力側に与えられた表示データＤＴ０は、これらのＦ
Ｆ３２_１〜３２_ｎに取り込まれ、各ＦＦ３２_１〜３２_ｎ
の出力側に出力される。時刻ｔ１４において、ロード信
号ＬＯＡＤが立ち下がると、各セレクタ３１_１〜３１_ｎ
では入力端子Ｂ側が選択されて、前段のＦＦ３２_１〜３
２_n-1の出力信号が後段のＦＦ３２_２〜３２_ｎの入力側
に与えられる。また、セレクタ３１_１の入力端子Ｂに与
えられた固定値（例えば、“０”）が、ＦＦ３２_１の入
力側に与えられる。

【００２５】時刻ｔ１５ａにおいて、シフト信号ＳＣＫ
が立ち上がると、各ＦＦ３２_１〜３２_ｎの入力側に与え
られていた表示データが、これらのＦＦ３２_１〜３２_ｎ
に取り込まれ、ＦＦ３２_１〜３２_ｎから出力される。こ
れによって、ＲＡＭ２０からシフト部３０に与えられた
表示データＤＴ０は、１ビットだけシフトされ、このシ
フト部３０の出力信号Ｓ３０は、表示データＤＴ０
_１（＝“０１１１・・・・１１”）となる。更に、時刻
ｔ１５ｂ，ｔ１５ｃ，…，ｔ１５ｉにおけるシフト信号
ＳＣＫの立ち上がり毎に、各ＦＦ３２_１〜３２_ｎに与え
られていた表示データが、これらのＦＦ３２_１〜３２_ｎ
に取り込まれ、ＦＦ３２_１〜３２_ｎから出力される。即
ち、時刻ｔ１５ａからｉ（但し、ｉは自然数）回の連続
するシフト信号ＳＣＫの立ち上がりによって、ＲＡＭ２
０からシフト部３０に与えられた表示データＤＴ０は、
ｉビットだけ右にシフトされ、信号Ｓ３０としてラッチ
部４０に与えられる。そして、時刻ｔ１６において、ラ
ッチ信号ＬＡＴが立ち上がると、シフト部３０から出力
される信号Ｓ３０は、１行分の１２０ドットのドットパ
ターンとしてラッチ部４０に保持される。ラッチ部４０
に保持されたドットパターンは、Ｘドライバ５０によっ
て、ＬＣＤ１０のＸ電極１１に対応する駆動電圧に変換
され、それぞれのＸ電極１１に印加される。

【００２６】一方、表示制御部７０Ｂから出力されるア
ドレス信号ＡＤＲ１は、デコーダ８０に与えられ、この
デコーダ８０から、ＬＣＤ１０のＸ電極１１に与えられ
たドットパターンに同期した走査信号が出力される。デ
コーダ８０から出力された走査信号は、Ｙドライバ９０
によってＬＣＤ１０のＹ電極１２に対応する駆動電圧に
変換され、該当するＹ電極１２に印加される。０番地の
処理が終了すると、時刻ｔ１７において、アドレス信号
ＡＤＲ１が１番地に変更され、同様の処理が行われる。
このように、アドレス信号ＡＤＲ１を順次変更すること
によって、ＬＣＤ１０のＹ電極１２が上から下に順次走
査され、その走査されたＹ電極１２に対応する各ドット
位置のドットパターンがＲＡＭ２０から読み出される。
読み出されたドットパターンは、シフト部３０でｉビッ
トだけ右にシフトされて、ラッチ部４０で保持される。
シフトされラッチ部４０に保持されたドットパターン
は、更にＸドライバ５０を介して各Ｘ電極１１に印加さ
れて、グラフィック画面表示が行われる。

【００２７】次に、アドレス信号が再び０番地に戻った
ときには、今度は、シフト部３０におけるシフト数がｉ
＋１ビットに変更され、ＬＣＤ１０上に、前回よりも右
側に１ビットだけずれた画面表示が行われる。このよう
に、各画面の走査毎に、シフト部３０におけるシフト数
を順次増加させることによって、左から右へ順次移動す
るように表示されるスクロール表示が可能になる。以上
のように、第３の実施形態では、ＲＡＭ２０から読み出
されたデータをシフト信号ＳＣＫに基づいてシフトする
シフト部３０と、画面毎にシフト数を変更する表示制御
部７０Ｂを有している。これにより、ＣＰＵ１２０によ
ってＲＡＭ２０のデータを書き替えることなく、表示画
面を右方向に順次ずらして表示することが可能になり、
ＣＰＵ１２０の負荷を軽減し、かつ滑らかなスクロール
表示を行うことができる。

【００２８】第４の実施形態図９は、本発明の第４の実施形態を示す表示装置の構成
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この実施形態の表示装置では、第１の実
施形態の図１の表示装置における一般的なＲＡＭ２０に
代えて、これと構成の異なるＲＡＭ２０Ａを設けてい
る。更に、シフト部３０に代えて、１ビットだけ入力ビ
ット数を増加させて、ｎ＋１ビットのデータ入力端子Ｄ
Ｉ０〜ＤＩｎを有するシフト部３０Ｂを設けている。ま
たＣＰＵ１２０に代えて、制御端子Ｃ１，Ｃ２を有する
ＣＰＵ１２０Ａを設けている。一方、これらのＲＡＭ２
０Ａ及びシフト部３０Ｂを設けたことに伴って、セレク
タ１００，１１０を削除している。ＲＡＭ２０Ａは、複
数のアドレス信号によって、同時に独立して読み書きの
アクセスが可能なマルチポートＲＡＭであり、アドレス
信号ＡＤＲ１が与えられる第１のアドレス端子ＡＤ１、
及びアドレス信号ＡＤＲ２が与えられる第２のアドレス
端子ＡＤ２を有している。また、アドレス信号ＡＤＲ
１，ＡＤＲ２で指定されたアドレスに格納されたデータ
を出力するｎ＋１ビットのデータ出力端子ＤＯ０〜ＤＯ
ｎ、及びこれらのアドレス信号ＡＤＲ１，ＡＤＲ２で指
定されたアドレスに格納するデータを入力するｎビット
のデータ入力端子ＤＩ１〜ＤＩｎを有している。更にＲ
ＡＭ２０Ａは、データ出力端子ＤＯ０に対応するデータ
を書き込むための記憶領域、この記憶領域を指定するた
めのアドレス端子ＡＤ０、及びこの記憶領域に格納する
データを入力するためのデータ入力端子ＤＩ０１〜ＤＩ
０ｍを有している。

【００２９】ＲＡＭ２０Ａのアドレス端子ＡＤ１には、
表示制御部７０からのアドレス信号ＡＤＲ１が与えら
れ、また、アドレス端子ＡＤ２にはＣＰＵ１２０Ａから
のアドレス信号ＡＤＲ２が与えられている。ＲＡＭ２０
Ａのデータ入力端子ＤＩ０１〜ＤＩ０ｍは、ＣＰＵ１２
０Ａのデータ端子Ｄ１〜Ｄｎの内のｍビットのデータ端
子Ｄ１〜Ｄｍに接続されている。そして、ＣＰＵ１２０
Ａの制御端子Ｃ１はＲＡＭ２０Ａのアドレス端子ＡＤ０
に、制御端子Ｃ２はセレクタ６０の選択端子Ｓに、それ
ぞれ接続されている。その他の構成は図１と同様であ
る。図１０は、図９中のＲＡＭ２０Ａの一例を示す概略
の構成図である。このＲＡＭ２０Ａは、平行に配置され
たｍ本のワード線ＷＡｉ（但し、ｉ＝１〜ｍ）と、これ
らのワード線ＷＡｉに直交するように配置されたｎ＋１
組のビット線対ＢＡｊ，ＢＡｊ／（但し、ｊ＝０〜ｎ、
また、「／」は反転を意味する）を有している。各ワー
ド線ＷＡｉとビット線対ＢＡｊ，ＢＡｊ／との交叉箇所
には、メモリセル２１_i,jが設けられている。各メモリ
セル２１_i,jは、同一の構成となっており、メモリセル
２１_i,jは、ＦＦ２２を構成する２つのインバータ２２
ａ，２２ｂ、このＦＦ２２とビット線対ＢＡｊ，ＢＡｊ
／との接続を制御するためのＭＯＳトランジスタ（以
下、単に「ＭＯＳ」という）２３ａ，２３ｂ、及びＦＦ
２２とビット線対ＢＢｋ，ＢＢｋ／（但し、ｋ＝１〜
ｎ）、及びビット線対ＢＣｉ，ＢＣｉ／との接続を制御
するためのＭＯＳ２４ａ，２４ｂを有している。

【００３０】メモリセル２１_i,j内のＭＯＳ２３ａ，２
３ｂのゲートは、ワード線ＷＡｉに共通接続されてい
る。また、メモリセル２１_i,0内のＭＯＳ２４ａ，２４
ｂのゲートはワード線ＷＣに共通接続され、メモリセル
２１_i,k内のＭＯＳ２４ａ，２４ｂのゲートが、ワード
線ＷＢｉに共通接続されている。ビット線対ＢＡｊ，Ｂ
Ａｊ／には、このビット線対ＢＡｊ，ＢＡｊ／に共通接
続されたメモリセル２１_i,jの内の、ワード線ＷＡｉで
選択されたメモリセル２１に対してデータを書き込むと
ともに、選択されたメモリセル２１が保持しているデー
タを読み出すためのセンスアンプ（ＳＡ）２５ｊが接続
されている。センスアンプ２５ｊのデータ入出力側は、
ＲＡＭ２０Ａのデータ出力端子ＤＯ０〜ＤＯｎに接続さ
れている。また、ビット線対ＢＢｋ，ＢＢｋ／には、こ
のビット線対ＢＢｋ，ＢＢｋ／に共通接続されたメモリ
セル２１_i,kの内の、ワード線ＷＢｉで選択されたメモ
リセル２１に対するセンスアンプ２６ｋが接続されてい
る。このセンスアンプ２６ｋのデータ入出力側は、ＲＡ
Ｍ２０Ａのデータ入力端子ＤＩ１〜ＤＩｎに接続されて
いる。

【００３１】更に、各センスアンプ２１_i,0内のＭＯＳ
２４ａ，２４ｂは、それぞれビット線対ＢＣｉ，ＢＣｉ
／を介してセンスアンプ２７ｉに接続されている。そし
て、このセンスアンプ２７ｉのデータ入出力側が、ＲＡ
Ｍ２０Ａのデータ入力端子ＤＩ０１〜ＤＩ０ｍに接続さ
れている。ワード線ＷＡｉは、図示しないアドレスデコ
ーダの出力側に接続されており、ＲＡＭ２０Ａのアドレ
ス端子ＡＤ１に与えられるアドレス信号ＡＲＤ１によっ
て指定された１本のワード線ＷＡが活性化されるように
なっている。同様に、ワード線ＷＢｉは、図示しないア
ドレスデコーダの出力側に接続されており、ＲＡＭ２０
Ａのアドレス端子ＡＤ２に与えられるアドレス信号ＡＲ
Ｄ２によって指定された１本のワード線ＷＢが活性化さ
れるようになっている。このような表示装置において、
ＲＡＭ２０Ａに格納された表示データが読み出され、シ
フト部３０Ｂでシフト信号ＳＣＫに従ってシフトされ
て、ドットパターンがＬＣＤ１０に表示される表示処理
は、図１の表示装置における動作とほぼ同様である。一
方、ＣＰＵ１２０ＡからＲＡＭ２０Ａへの表示データの
書き込み処理が、図１の動作と異なっている。まず、Ｃ
ＰＵ１２０ＡからＲＡＭ２０Ａに対して、ＬＣＤ１０の
表示データを書き込む場合、このＣＰＵ１２０Ａの制御
端子Ｃ２から出力される選択信号ＳＥＬによって、セレ
クタ６０が入力端子Ｂ側に切り替えられる。そして、Ｃ
ＰＵ１２０Ａからアドレス信号ＡＤＲ２、及びデータ信
号Ｄ１〜Ｄｎが出力され、ＲＡＭ２０Ａのメモリセル２
１_i,kに順次表示データが格納される。

【００３２】次に、ＣＰＵ１２０Ａの制御端子Ｃ１から
ＲＡＭ２０Ａにアドレス信号ＡＤ０が出力され、データ
端子Ｄ１〜Ｄｍに表示データが出力される。これによっ
て、ＲＡＭ２０Ａ内のメモリセル２１_1,0〜２１
_m,0に、表示データが格納される。ＲＡＭ２０Ａに格納
された表示データは、表示制御部７０から与えられるア
ドレス信号ＡＤＲ１に従って読み出され、ｎ＋１ビット
の並列データとしてシフト部３０Ｂに与えられる。シフ
ト部３０Ｂに与えられたｎ＋１ビットの並列データの内
の最初のｎビットは、ラッチ部４０に出力されて保持さ
れる。また、シフト部３０Ｂに与えられた並列データ
は、１ビットだけシフトされて信号Ｓ３０としてセレク
タ６０を介してＲＡＭ２０Ａのデータ入力端子ＤＩ１〜
ＤＩｎに与えられる。これにより、ＲＡＭ２０Ａのメモ
リセル２１_i,1〜２１_i,nに格納されていた表示データ
は、ラッチ部４０に保持されてＬＣＤ１０に表示され、
メモリセル２１_i,0〜２１_i,n-1に格納されていた表示
データが、メモリセル２１_i,1〜２１_i,nに再び格納さ
れることになる。

【００３３】この様にして、１画面分の表示データが読
み出されてシフトされた後、メモリセル２１_1,0〜２１
_m,0に対する新たな表示データが、ＣＰＵ１２０Ａから
格納される。これによって、次の１画面の左端には、新
たに格納された表示データが表示されることになり、こ
の繰り返しによって次々に表示内容が更新されるスクロ
ール表示が行われる。以上のように、第４の実施形態で
は、ＲＡＭ２０ＡにマルチポートＲＡＭを使用し、スク
ロールによって新たに表示させる画面の表示データを画
面左端の１列に対応するメモリセル２１_1,0〜２１_m,0
に順次書き込むようにしている。これにより、ＣＰＵ１
２０ＡによってＲＡＭ２０Ａの１列分のデータを１画面
の表示毎に１回書き替えるだけで、表示画面を右方向に
順次ずらしながら、新たな表示データを追加して表示す
ることが可能になり、ＣＰＵ１２０Ａの負荷を軽減し、
かつ滑らかなスクロール表示を行うことができる。な
お、本発明は、上記実施形態に限定されず、種々の変形
が可能である。この変形例としては、例えば、次の
（ａ）〜（ｅ）のようなものがある。

【００３４】（ａ）すべて表示画面を左から右へずら
して表示するスクロール表示について説明したが、右か
ら左へスクロールすることも可能である。また、シフト
部３０，３０Ａ，３０Ｂに代えて、左右両方向にシフト
可能なシフトレジスタを使用することにより、左右両方
向のスクロールを行うこともできる。（ｂ）図３に例示したシフト部３０では、シフトの度
に最左端のデータが“０”に置き換えられるようになっ
ているが、最右端のデータを最左端に戻すようにするこ
とにより、ローテーション形のスクロール表示を行うこ
とも可能である。（ｃ）図１、図５、及び図７の表示装置では、通常の
ＲＡＭ２０を用いているが、同時に２つの異なるアドレ
スに対してアクセス可能なマルチポートＲＡＭを使用し
ても良い。これにより、回路構成を簡略化し、かつＣＰ
Ｕ１２０からの書き込みと、表示制御部７０，７０Ａ，
７０Ｂからの読み出しの競合を回避することができる。（ｄ）ＲＡＭ２０、シフト部３０、ラッチ部４０、及
びＬＣＤ１０のＸ電極１１のビット数はすべて同一数
（ｎビット）となっているが、ＲＡＭ２０及びシフト部
３０のビット数をラッチ部４０及びＬＣＤ１０のビット
数よりも多くしても良い。この様にして、ＲＡＭ２０側
に新たなデータを書き込むことにより、シフトされた表
示の後に新しい表示を行うことができる。（ｅ）図６のシフト部３０Ａでは、セレクタ３３ｉの
入力端子Ａ，Ｂにそれぞれ隣接する入力データ端子ＤＩ
ｉ−１，ＤＩｉが接続されているが、離れた入力データ
端子ＤＩ、例えば、入力データ端子ＤＩｉ−１−ａ，Ｄ
Ｉｉ（但し、ａは整数）をそれぞれ接続しても良い。こ
れにより、複数（即ち、ａ＋１）ビット単位にシフトす
るスクロール表示を行うことができる。

【００３５】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、記憶手段から出力される並列形式の表示デー
タをシフトして表示手段に表示させるとともに、そのシ
フトした表示データを、再度記憶手段に表示データとし
て記憶させるシフト手段を設けている。これにより、Ｃ
ＰＵ等から新たにシフトした表示データを記憶手段に格
納する必要が無くなり、ＣＰＵ等の負荷を軽減するとと
もに、スムーズなスクロール表示を行うことが可能にな
る。第２の発明によれば、シフト手段を選択回路で構成
しているので、第１の発明の効果に加えて、回路構成が
簡素化できるという効果がある。第３の発明によれば、
記憶手段から出力される並列形式の表示データを、表示
画面の走査毎に異なるビット数だけシフトして表示手段
に表示させるシフト手段を設けている。これにより、第
１及び第２の発明に比べて表示毎のシフト動作の回数は
多くなるが、記憶手段に再格納をする必要がなくなるの
で、第１及び第２の発明の効果に加えて、更に回路構成
を簡素化することができるという効果がある。第４の発
明によれば、シフトされた記憶領域に対して新たな表示
データを追加して書き込むことができるように構成され
た記憶手段を設けている。これにより、第１の発明の効
果に加えて、ＣＰＵ等から新たに表示データを追加する
だけで順次スクロール表示を行うことができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す表示装置の構成
図である。

【図２】従来の表示装置の構成図である。

【図３】図１中のシフト部３０の一例を示す構成図であ
る。

【図４】図１の動作シーケンスを示すタイムチャートで
ある。

【図５】本発明の第２の実施形態を示す表示装置の構成
図である。

【図６】図５中のシフト部３０Ａの一例を示す構成図で
ある。

【図７】本発明の第３の実施形態を示す表示装置の構成
図である。

【図８】図７の動作シーケンスを示すタイムチャートで
ある。

【図９】本発明の第４の実施形態を示す表示装置の構成
図である。

【図１０】図９中のＲＡＭ２０Ａの一例を示す概略の構
成図である。

【符号の説明】

１０ＬＣＤ１１Ｘ電極１２Ｙ電極２０，２０ＡＲＡＭ２１_i,j メモリセル３０，３０Ａ，３０Ｂシフト部４０ラッチ部５０Ｘドライバ６０，１００，１１０セレクタ７０，７０Ａ，７０Ｂ表示制御部８０デコーダ９０Ｙドライバ１２０，１２０ＡＣＰＵ

Claims

【特許請求の範囲】

【請求項１】平行に配置された複数のＸ電極及び該Ｘ
電極に直交して配置された複数のＹ電極を有し、該Ｘ電
極に印加される表示用の駆動電圧及び該各Ｙ電極に順次
印加される走査用の駆動電圧に応じて、これらのＸ電極
及びＹ電極の各交点における画素の表示が行われるドッ
トマトリクス型の表示手段と、書き込み信号に従って前記表示手段の画素に対応する表
示データを記憶するとともに、順次与えられるアドレス
信号に従って、該アドレス信号に対応する該表示データ
を前記複数のＸ電極に対する並列データ形式で出力する
記憶手段と、前記記憶手段から順次出力される並列データ形式の表示
データをシフト信号に従って直列方向にシフトし、該シ
フトされた並列形式の表示データを前記記憶手段に再度
記憶させるための表示データ、並びに前記表示手段に表
示させるための表示信号として出力するシフト手段と、前記シフト手段から出力される表示信号を保持信号に従
って保持するとともに、該保持した表示信号を出力する
保持手段と、前記保持手段の出力信号を前記表示手段のＸ電極に対す
る駆動電圧に変換して該Ｘ電極を駆動する第１の駆動手
段と、走査信号に基づいて前記表示手段の走査用の駆動電圧を
生成して前記Ｙ電極を駆動する第２の駆動手段と、前記アドレス信号、書き込み信号、シフト信号、及び保
持信号を順次生成して出力する表示制御手段とを、備えたことを特徴とする表示装置。
【請求項２】前記シフト手段は、第１から第Ｎ（但
し、Ｎは２以上の整数）までの入力端子と、第１から第
Ｎまでの出力端子と、選択端子とを有し、該シフト端子
に前記シフト信号が与えられていないときには、該第１
から第Ｎまでの入力端子に与えられた信号を、それぞれ
該第１から第Ｎまでの出力端子に出力し、該選択端子に
該シフト信号が与えられたときには、該第Ｉ（但し、Ｉ
はＮ未満の整数）から第Ｎまでの入力端子に与えられた
信号を、それぞれ該第１から第Ｎ−Ｉ＋１までの出力端
子に出力する選択回路で構成したことを特徴とする請求
項１記載の表示装置。
【請求項３】平行に配置された複数のＸ電極及び該Ｘ
電極に直交して配置された複数のＹ電極を有し、該Ｘ電
極に印加される表示用の駆動電圧及び該各Ｙ電極に順次
印加される走査用の駆動電圧に応じて、これらのＸ電極
及びＹ電極の各交点における画素の表示が行われるドッ
トマトリクス型の表示手段と、書き込み信号に従って前記表示手段の画素に対応する表
示データを記憶するとともに、順次与えられるアドレス
信号に従って、該アドレス信号に対応する該表示データ
を前記複数のＸ電極に対する並列データ形式で出力する
記憶手段と、前記記憶手段から順次出力される並列データ形式の表示
データをシフト信号に従って直列方向にシフトし、該シ
フトされた並列形式の表示データを前記表示手段に表示
させるための表示信号として出力するシフト手段と、前記シフト手段から出力される表示信号を保持信号に従
って保持するとともに、該保持した表示信号を出力する
保持手段と、前記保持手段の出力信号を前記表示手段のＸ電極に対す
る駆動電圧に変換して該Ｘ電極を駆動する第１の駆動手
段と、走査信号に基づいて前記表示手段の走査用の駆動電圧を
生成して前記Ｙ電極を駆動する第２の駆動手段と、前記アドレス信号、シフト信号、及び保持信号を順次生
成して出力する表示制御手段とを、備えたことを特徴とする表示装置。
【請求項４】前記記憶手段は、ｍ（但し、ｍは２以上
の整数）ワードの記憶領域に対応してそれぞれｎ＋１
（但し、ｎは２以上の整数）個のメモリセルを有し、第
１のアドレス信号が与えられたときには、該第１のアド
レス信号で指定された該ワードのｎ＋１個のメモリセル
に格納された第１の表示データを並列に出力し、第２の
アドレス信号及びｎビットの第２の表示データが与えら
れたときには、該第２のアドレス信号で指定された該ワ
ードの内の第２番目から第ｎ＋１番目までのｎ個のメモ
リセルに該第２の表示データを格納し、第３のアドレス
信号及びｍビットの第３の表示データが与えられたとき
には、該記憶領域の第１ワード目から第ｍワード目まで
の各ワードの第１番目のメモリセルに該第３の表示デー
タを１ビットずつ格納する構成としたことを特徴とする
請求項１、２または３記載の表示装置。