JP5006131B2 - データ分配装置及び方法 - Google Patents

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Description

本発明はデータ分配装置及び方法に係り、特に、データ源から入力された表示装置の全データ線の駆動データを、表示装置の各データ線を駆動する複数の駆動回路へ並列に出力するデータ分配装置、及び、該データ分配装置に適用可能なデータ分配方法に関する。
Ｘ方向に沿って多数本のデータ線が、Ｙ方向に沿って多数本のゲート線が各々設けられた表示装置（例えばＴＦＴ(Thin Film Transistor：薄膜トランジスタ)−ＬＣＤ(Liquid Crystal Display：液晶ディスプレイ)等）には、半導体集積回路から成り表示装置の駆動を制御するタイミングコントローラが設けられている。この種のタイミングコントローラに対しては、グラフィックプロセッサ等のデータ源から、水平同期信号の各周期に、同一のゲート線に対応する画素から成る１ライン分のＲＧＢデータ及び同期信号が入力され、タイミングコントローラは、水平同期信号の各周期に、データ源から入力されたＲＧＢデータをラインメモリ等に順次記憶させると共に、前の周期に入力されてラインメモリ等に記憶させた１ライン分のＲＧＢデータを、各データ線を駆動するソースドライバへ制御信号と共に順次供給し、更に、各ゲート線を駆動するゲートドライバに制御信号を供給する処理を行うことで、表示装置の駆動を制御している。
また、ＨＤＴＶ（1920×1080画素）サイズ等のように表示装置の画素数が多い場合は、タイミングコントローラとソースドライバの間のデータ転送レートの低減を目的として、例えば表示装置に設けられたデータ線を２群に分割し、一方のデータ線群（例えば表示装置の左側に配置されたデータ線群）を駆動するソースドライバと、他方のデータ線群（例えば表示装置の右側に配置されたデータ線群）を駆動するソースドライバを各々設け、タイミングコントローラが、左側に配置されたデータ線群を駆動するソースドライバへの左側ＲＧＢデータの供給と、右側に配置されたデータ線群を駆動するソースドライバへの右側ＲＧＢデータの供給を並列に行う等の構成が採用される。
すなわち、図１１に示すようにタイミングコントローラは、データ源から入力されたＲＧＢデータのメモリへの書き込みと、メモリからのＲＧＢデータの読出し（ソースドライバへのＲＧＢデータの供給）を並列に行うために、ＲＧＢデータを記憶するためのラインメモリとして、１ライン分のＲＧＢデータを記憶可能な記憶容量（１ライン分（例えば１〜1920）のアドレス空間）を有するラインメモリが２個設けられており（ラインメモリ０／１）、メモリからの左側ＲＧＢデータの読み出し・ソースドライバへの供給と、メモリからの右側ＲＧＢデータの読み出し・ソースドライバへの供給を並列に行うために、個々のラインメモリは各々２個のＲＡＭ（ＲＡＭ０，１とＲＡＭ２，３）で構成されている。
図１１に示すタイミングコントローラの動作を図１２に示す。データ源から入力される１ライン分の画像データは、先頭の同期信号とその後に続くＲＧＢデータで構成されている。１ライン目の画像データが入力される周期ではラインメモリ０の書込アドレスが"1"から"1920"まで変化され、１ライン目のＲＧＢデータがラインメモリ０のＲＡＭ０、ＲＡＭ１に順次書き込まれる。また、ラインメモリ０への１ライン分のＲＧＢデータの書き込みが終了すると、ラインメモリ０からの１ライン分のＲＧＢデータの読み出しが行われる。すなわち、ＲＡＭ０に対して読出アドレスが"1"から"960"まで変化され、ＲＡＭ０から読み出されたＲＧＢデータが、左側データ線群を駆動するソースドライバへ左側ＲＧＢデータとして順次出力されると共に、この左側ＲＧＢデータの出力と並行して、ＲＡＭ１に対して読出アドレスが"961"から"1920"まで変化され、ＲＡＭ１から読み出されたＲＧＢデータが、右側データ線群を駆動するソースドライバへ右側ＲＧＢデータとして順次出力される。また、ラインメモリ０からのＲＧＢデータの読出開始後、データ源から２ライン目の画像データが入力される次周期が到来すると、ラインメモリ１の書込アドレスが"1"から"1920"まで変化され、２ライン目のＲＧＢデータがラインメモリ１のＲＡＭ２、ＲＡＭ３に順次書き込まれる。このように、ＲＧＢデータの書き込み／読み出しを行うメモリをラインメモリ０／１に交互に切り替えることで、データ源から連続的に入力されるＲＧＢデータが複数のソースドライバへ並列に分配・出力される。
なお、上記に関連する技術として、特許文献１には、ラインメモリの一方に前水平ラインの外部映像データを、他方に現水平ラインの外部映像データを記憶し、両ラインメモリの同一アドレスに蓄積された外部映像データの排他的論理和をビット毎に演算し、演算結果の反転信号及び負極性を示す極性信号と、演算結果自体を示す信号及び正極性を示す極性信号とのうち、前回の内部映像データから変化するビットの少ない方を今回の内部映像データとして送信することで、同一ライン中で画素の表示状態が頻繁に変化するパターンが、複数のラインに渡って繰り返されている画像を表示する場合の消費電力及びＥＭＩ輻射レベルを削減する技術が開示されている。
特開２００３−１９５８２１号公報
しかしながら、上記のように表示装置のデータ線を複数のデータ線群に分け、個々のデータ線群に対応する複数のソースドライバを各々設け、複数のソースドライバの各々へのデータの出力（例えば左側ＲＧＢデータ及び右側ＲＧＢデータの出力）を並列に行うようにタイミングコントローラを構成する場合、上述したように、ＲＧＢデータを記憶するためのラインメモリを２組設けて二重化する必要があるので、タイミングコントローラの消費電力が大幅に増大するという問題がある。また、ラインメモリを二重化することに伴ってタイミングコントローラのチップサイズの大サイズ化を招くという問題もある。
本発明は上記事実を考慮して成されたもので、データ源から入力された表示装置の駆動データを複数の駆動回路へ並列に分配出力する場合の消費電力を低減できるデータ分配装置及びデータ分配方法を得ることが目的である。
上記目的を達成するために請求項１記載の発明に係るデータ分配装置は、表示装置に設けられたデータ線をｋ個（但しｋ≧２）のデータ線群に分割したときの個々のデータ線群に対応して各々設けられ対応するデータ線群の個々のデータ線を駆動するｋ個の駆動回路と各々接続されたデータ分配装置であって、ｉ個（但しｉ＜ｋ）の前記データ線群の駆動データを記憶可能な記憶容量を各々有する一対の第１記憶手段と、データの書き込み及び読み出しを同時に行うことが可能なデュアルポートメモリを含んで構成され、ｊ個（但しｊ＝ｋ−ｉ）の前記データ線群の駆動データを記憶可能な記憶容量を有する第２記憶手段と、各周期にデータ源から一定の順序で入力される前記表示装置の全データ線の駆動データのうち、前記データ源からの入力順で先頭からｉ個の前記データ線群分の駆動データを前記一対の第１記憶手段のうちの何れか一方に書き込んだ後に、残りの駆動データのうち、少なくともメモリへの書き込みを行っている期間に同一メモリに対して読み出しが行われる駆動データが、前記第２記憶手段の前記デュアルポートメモリに書き込まれるように、前記残りの駆動データを前記第２記憶手段に書き込むことを、各周期に駆動データを書き込む第１記憶手段を切り替えながら繰り返す書込手段と、前記書込手段による駆動データの書き込み完了後に、前記一対の第１記憶手段のうち最新の駆動データが書き込まれている第１記憶手段及び前記第２記憶手段から、前記ｋ個の駆動回路へ出力する駆動データを並列に読み出すと共に、並列に読み出した各駆動データを対応する前記ｋ個の駆動回路へ並列に出力する読出出力手段と、を備え、前記第２記憶手段の前記デュアルポートメモリに対して駆動データの読み出し及び書き込みが同時に行われている期間に、前記デュアルポートメモリからの読出アドレスが前記デュアルポートメモリへの書込アドレスに追い越されないように構成されていることを特徴としている。
請求項１記載の発明では、表示装置に設けられたデータ線をｋ個（但しｋ≧２）のデータ線群に分割したときの個々のデータ線群に対応してｋ個の駆動回路が各々設けられており、このｋ個の駆動回路は対応するデータ線群の個々のデータ線を駆動する機能を備えている。請求項１記載の発明に係るデータ分配装置は、ｋ個の駆動回路と各々接続されており、各周期に、表示装置の全データ線の駆動データがデータ源から一定の順序で入力される。ここで、各周期にデータ源から入力される駆動データを記憶手段に書き込むと共に、書き込み終了後に記憶手段から駆動データを順に読み出してｋ個の駆動回路へ並列に出力する場合、記憶手段への駆動データの書込速度（書込アドレスの変化速度）は、記憶手段からの駆動データの読出速度（読出アドレスの変化速度）のｋ倍となる（例えば図１２ではｋ＝２であり、書込アドレスの変化の傾きが読出アドレスの変化の傾きの２倍となっている）。
このため、記憶手段への駆動データの書き込みにおいて、表示装置の全データ線の駆動データのうち記憶手段へ早い時期に書き込まれる駆動データ群（例えば図１２においてアドレス"1"〜"960"に相当する駆動データ群）については、或るラインの駆動データの読み出しの途中で、当該ラインの駆動データの読出アドレスが次のラインの駆動データの書込アドレスに追い越されてしまう（例えば図１２において２ライン目のデータが入力される周期に着目すると、ラインメモリ０のＲＡＭ０からの読出アドレスが"960"に達するより以前に、ライン１への書込アドレスが"960"を超えている）ので、上記の駆動データ群を記憶する記憶手段（例えば図１２におけるラインメモリ０のＲＡＭ０とラインメモリ１のＲＡＭ２）として、仮にデータの書込み及び読み出しを同時に行うことが可能な単一の記憶手段を用いたとしても、読み出しの途中で読出アドレスが書込アドレスに追い越されてしまうことで、駆動データが読み出し前に書き換わってしまうことになり、上記の駆動データ群を記憶する記憶手段は二重化が必須である。
一方、表示装置の全データ線の駆動データのうち記憶手段へ遅い時期に書き込まれる駆動データ群（例えば図１２の例においてアドレス"961"〜"1920"に相当する駆動データ群）については、或るラインの駆動データの読み出しの途中で、当該ラインの駆動データの読出アドレスが次のラインの駆動データの書込アドレスに追い越されることがない（例えば図１２において２ライン目のデータが入力される周期に着目すると、ラインメモリ０のＲＡＭ１からの読出アドレスが"1920"に達した後に、ライン１への書込アドレスが"1920"に達している）ので、上記の駆動データ群を記憶する記憶手段（例えば図１２におけるラインメモリ０のＲＡＭ１とラインメモリ１のＲＡＭ３）として、データの書込み及び読み出しを同時に行うことが可能な単一の記憶手段を用いることが可能であり、この場合、読み出しの途中で読出アドレスが書込アドレスに追い越される（駆動データが読み出し前に書き換わってしまう）こともない。
上記に基づき請求項１記載の発明では、ｉ個（但しｉ＜ｋ）のデータ線群の駆動データを記憶可能な記憶容量を各々有する一対の第１記憶手段と、データの書き込み及び読み出しを同時に行うことが可能なデュアルポートメモリを含んで構成され、ｊ個（但しｊ＝ｋ−ｉ）のデータ線群の駆動データを記憶可能な記憶容量を有する第２記憶手段を設けている。なお、第１記憶手段としては通常のメモリ（例えばＲＡＭ）が好適である。また第２記憶手段としては、例えば請求項２に記載したようにデュアルポートメモリのみから構成することができるが、第２記憶手段を複数のメモリに分割し、各メモリに互いに異なるデータ線の駆動データを書き込むようにすれば、第２記憶手段に対して駆動データの読み出し及び書き込みが各々行われている期間が、駆動データの読み出し及び書き込みが異なるメモリに対して行われている期間と、駆動データの読み出し及び書き込みが同一のメモリに対して行われている期間に分かれることになり、複数のメモリのうちの一部のメモリに対しては駆動データの読み出し及び書き込みが同時に行われないので、当該一部のメモリとして通常のメモリ（ＲＡＭ）を用いることが可能となる。従って、第２記憶手段は、例えば請求項３に記載したようにデュアルポートメモリ及びメモリから構成することも可能である。
そして請求項１記載の発明では、書込手段が、各周期にデータ源から一定の順序で入力される表示装置の全データ線の駆動データのうち、データ源からの入力順で先頭からｉ個のデータ線群分の駆動データを一対の第１記憶手段のうちの何れか一方に書き込んだ後に、残りの駆動データのうち、少なくともメモリへの書き込みを行っている期間に同一メモリに対して読み出しが行われる駆動データが、第２記憶手段のデュアルポートメモリに書き込まれるように、残りの駆動データを第２記憶手段に書き込むことを、各周期に駆動データを書き込む第１記憶手段を切り替えながら繰り返す。また読出出力手段は、書込手段による駆動データの書き込み完了後に、一対の第１記憶手段のうち最新の駆動データが書き込まれている第１記憶手段及び第２記憶手段から、ｋ個の駆動回路へ出力する駆動データを並列に読み出すと共に、並列に読み出した各駆動データを対応するｋ個の駆動回路へ並列に出力する。更に請求項１記載の発明では、第２記憶手段のデュアルポートメモリに対して駆動データの読み出し及び書き込みが同時に行われている期間に、前記デュアルポートメモリからの読出アドレスが前記デュアルポートメモリへの書込アドレスに追い越されないように構成されている。
このように、請求項１記載の発明では、各周期にデータ源から一定の順序で入力される表示装置の全データ線の駆動データのうち、データ源からの入力順で先頭からｉ個のデータ線群分の駆動データが書き込まれる記憶手段（第１記憶手段）については二重化している（第１記憶手段を一対設けている）ものの、残りの駆動データ（ｊ個のデータ線群分の駆動データ）が書き込まれる記憶手段として、デュアルポートメモリを含んで構成された第２記憶手段を用い、第２記憶手段への残りの駆動データの書き込みを、少なくともメモリへの書き込みを行っている期間に同一メモリに対して読み出しが行われる駆動データが、第２記憶手段のデュアルポートメモリに書き込まれるように行っているので、第２記憶手段を二重化する必要が無くなり、第２記憶手段を１個のみ設けることで、データ源から入力された表示装置の駆動データを複数（ｋ個）の駆動回路へ並列に分配出力する場合の消費電力を低減することができる。
また、第２記憶手段の一部又は全部を構成するデュアルポートメモリは、同容量の通常のメモリと比較してデュアルポート部分だけ面積が大きいものの、請求項１記載の発明では第２記憶手段を二重化する必要がなく、また、デュアルポートメモリの記憶容量が大きくなるに従ってデュアルポートメモリの面積に占めるデュアルポート部分の面積の割合も低下する。このため、請求項１記載の発明において、第２記憶手段の記憶容量を所定容量以上にした態様（例えば第２記憶手段をデータ線の総数の１／２のデータ線の駆動データを記憶可能な記憶容量にした態様）であれば、第２記憶手段を二重化しないことによる面積の削減分が、デュアルポート部分の面積の増大分を大きく上回り、第２記憶手段がデュアルポートメモリのみで構成されているか、デュアルポートメモリ及びメモリから構成されているか等に拘わらず、チップサイズを小サイズ化できるという効果も得られる。
なお、請求項１記載の発明において、第２記憶手段がデュアルポートメモリのみから成る場合には、例えば請求項２に記載したように、書込手段は、残りの駆動データを全て第２記憶手段のデュアルポートメモリに書き込み、読出出力手段は、最新の駆動データが書き込まれている第１記憶手段からｉ個の駆動回路へ出力する駆動データを読み出す第１読出処理と、第２記憶手段のデュアルポートメモリからｊ個の駆動回路へ出力する駆動データを読み出す第２読出処理を並列に行うことで、ｋ個の駆動回路へ出力する駆動データを並列に読み出すように構成することができる。
例えば、請求項２記載の発明の一態様として駆動回路の数（データ線群の数）ｋが＝２の場合には、ｉ＝ｊ＝１となり、一対の第１記憶手段の各々が、表示装置に設けられたデータ線の総数の１／２のデータ線の駆動データを記憶可能な記憶容量となり、第２記憶手段は、データ線の総数の１／２のデータ線の駆動データを記憶可能な記憶容量を有するデュアルポートメモリのみで構成される。そして書込手段により、各周期にデータ源から一定の順序で入力される表示装置の全データ線の駆動データのうち、データ源からの入力順で先頭から１個のデータ線群分の駆動データ（データ線の総数の１／２のデータ線の駆動データ）が一対の第１記憶手段のうちの一方に書き込まれた後に、残りの駆動データ（データ線の総数の１／２のデータ線の駆動データ）が第２記憶手段のデュアルポートメモリに書き込まれる。また読出出力手段により、最新の駆動データが書き込まれている第１記憶手段から１個の駆動回路へ出力する駆動データを読み出す第１読出処理と、第２記憶手段のデュアルポートメモリから１個の駆動回路へ出力する駆動データを読み出す第２読出処理が並列に行われることで、２個の駆動回路へ出力する駆動データが並列に読み出されることになる。この態様では、第２記憶手段の記憶容量が最大（表示装置に設けられたデータ線の総数の１／２のデータ線の駆動データを記憶可能な記憶容量）となることで、前述のようにチップサイズを小サイズ化できるという効果も得られる。
また、請求項１記載の発明において、第２記憶手段がデュアルポートメモリ及びメモリから成る場合には、例えば請求項３に記載したように、書込手段は、残りの駆動データのうち、少なくともメモリへの書き込みを行っている期間に同一メモリに対して読み出しが行われる駆動データが、第２記憶手段のデュアルポートメモリに書き込まれ、他の駆動データが第２記憶手段のメモリに書き込まれるように、残りの駆動データを第２記憶手段のデュアルポートメモリ及びメモリに分けて書き込み、読出出力手段は、最新の駆動データが書き込まれている第１記憶手段からｉ個の駆動回路へ出力する駆動データを読み出す第１読出処理と、デュアルポートメモリ及びメモリから成る第２記憶手段よりｊ個の駆動回路へ出力する駆動データを読み出す第２読出処理を並列に行うことで、ｋ個の駆動回路へ出力する駆動データを並列に読み出すように構成することができる。
また、請求項２又は請求項３記載の発明において、駆動回路の数ｋ及びｉが一定でかつｉが２以上の場合、読出出力手段は、第１記憶手段から２個以上の駆動データを並列に読み出す必要がある。また本発明は、駆動回路の数（データ線群の数）ｋが異なる表示装置に接続されることで、駆動回路の数ｋが変更される可能性もあるが、駆動回路の数ｋの変更に伴ってｉの値が変化しかつその最大値が２以上の場合にも、ｉが２以上であれば読出出力手段が第１記憶手段から２個以上の駆動データを並列に読み出す必要がある。
これを考慮すると、請求項２又は請求項３記載の発明において、駆動回路の数ｋ及びｉが一定でかつｉが２以上の場合、又は、前記駆動回路の数ｋの変更に伴ってｉの値が変化しかつその最大値が２以上の場合には、例えば請求項４に記載したように、一対の第１記憶手段の各々は、単一のデータ線群の全データ線の駆動データを記憶可能な記憶容量を各々有するｉ個又はｉの最大値と同数個のメモリに分割されており、書込手段は、データ源からの入力順で先頭からｉ個のデータ線群分の駆動データを、一対の第１記憶手段のうちの一方の第１記憶手段のｉ個又はｉの最大値と同数個のメモリに順に書き込み、読出出力手段は、ｉが２以上の場合に、第１読出処理として、最新の駆動データが書き込まれている第１記憶手段のｉ個又はｉの最大値と同数個のメモリをｉ個のメモリ群に分けたときの当該ｉ個のメモリ群の各々から１個ずつ駆動データを並列に読み出すことで、ｉ個の駆動回路へ出力する駆動データを第１記憶手段から並列に読み出すように構成することが好ましい。これにより、第１記憶手段からｉ個（２個以上）の駆動データを並列に読み出すことが可能となる。
また、請求項１〜請求項４の何れかの発明において、第２記憶手段のデュアルポートメモリに対して駆動データの読み出し及び書き込みが同時に行われている期間に、デュアルポートメモリからの読出アドレスが前記デュアルポートメモリへの書込アドレスに追い越されないように構成することは、例えば請求項５に記載したように、書込手段を、第２記憶手段を構成しかつデュアルポートメモリを含む複数のメモリへの駆動データの書込順序を毎周期切り替えるように構成するか、又は、請求項６に記載したように、読出出力手段を、各周期における駆動データの読み出し期間の長さが所定値以下となるように予め設定された読出速度で駆動データの読み出しを行うように構成することで実現することができる。これにより、デュアルポートメモリからの読出アドレスがデュアルポートメモリへの書込アドレスに追い越されてしまうことで、デュアルポートメモリに書き込まれた駆動データが読み出し前に書き換わってしまうことを回避することができる。
また、請求項３記載の発明の一態様として、駆動回路の数ｋが２又は４の場合には、例えば請求項７に記載したように、一対の第１記憶手段の各々は、表示装置に設けられたデータ線の総数の１／４のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のメモリで構成され、第２記憶手段は、前記データ線の総数の１／８のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のデュアルポートメモリと、前記データ線の総数の１／８のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のメモリで構成され、書込手段は、データ源からの入力順で先頭から前記データ線の総数の１／２のデータ線分の駆動データを一対の第１記憶手段のうちの一方の第１記憶手段の２個のメモリに順に書き込んだ後に、次の１／８のデータ線分の駆動データを第２記憶手段の２個のメモリの一方に書き込み、次の１／８のデータ線分の駆動データを第２記憶手段の２個のデュアルポートメモリの一方に書き込み、次の１／８のデータ線分の駆動データを第２記憶手段の２個のデュアルポートメモリの他方に書き込み、最後の１／８のデータ線分の駆動データを第２記憶手段の２個のメモリの他方に書き込み、読出出力手段は、駆動回路の数ｋ＝２の場合は、第１読出処理として、最新の駆動データが書き込まれている第１記憶手段の２個のメモリから１個の駆動回路へ出力する駆動データを順次読み出すと共に、当該第１読出処理と並列に、第２読出処理として、１個の駆動回路へ出力する駆動データを、第２記憶手段の２個のメモリの一方、第２記憶手段の２個のデュアルポートメモリの一方、第２記憶手段の２個のデュアルポートメモリの他方、及び、第２記憶手段の２個のメモリの他方から順次読み出す処理を行い、駆動回路の数ｋ＝４の場合は、第１読出処理として、最新の駆動データが書き込まれている第１記憶手段の２個のメモリの各々から２個の駆動回路へ出力する駆動データを各々読み出すと共に、当該第１読出処理と並列に、第２読出処理として、１個の駆動回路へ出力する駆動データを、第２記憶手段の２個のメモリの一方及び第２記憶手段の２個のデュアルポートメモリの一方から順次読み出す処理と、１個の駆動回路へ出力する駆動データを、第２記憶手段の２個のデュアルポートメモリの他方及び第２記憶手段の２個のメモリの他方から順次読み出す処理を各々行うように構成することが好ましい。
上記態様では、駆動回路の数ｋが２の場合は２個の駆動回路の各々へ並列に駆動データを出力し、駆動回路の数ｋが４の場合は４個の駆動回路の各々へ並列に駆動データを出力することを、第１記憶手段及び第２記憶手段の構成を変更することなく実現できるので、本発明に係るデータ分配装置の汎用性を向上させることができる。また、上記態様においても、第２記憶手段の記憶容量が最大（表示装置に設けられたデータ線の総数の１／２のデータ線の駆動データを記憶可能な記憶容量）となることで、前述のようにチップサイズを小サイズ化できるという効果も得られる。
請求項８記載の発明に係るデータ分配方法は、表示装置に設けられたデータ線をｋ個（但しｋ≧２）のデータ線群に分割したときの個々のデータ線群に対応して各々設けられ対応するデータ線群の個々のデータ線を駆動するｋ個の駆動回路に対し、各周期にデータ源から一定の順序で入力される前記表示装置の全データ線の駆動データを分配するにあたり、各周期にデータ源から一定の順序で入力される前記表示装置の全データ線の駆動データのうち、前記データ源からの入力順で先頭からｉ個のデータ線群分の駆動データを、ｉ個（但しｉ＜ｋ）のデータ線群の駆動データを記憶可能な記憶容量を各々有する一対の第１記憶手段のうちの何れか一方に書き込んだ後に、残りの駆動データのうち、少なくともメモリへの書き込みを行っている期間に同一メモリに対して読み出しが行われる駆動データが、データの書き込み及び読み出しを同時に行うことが可能なデュアルポートメモリを含んで構成され、ｊ個（但しｊ＝ｋ−ｉ）のデータ線群の駆動データを記憶可能な記憶容量を有する第２記憶手段の前記デュアルポートメモリに書き込まれるように、前記残りの駆動データを前記第２記憶手段に書き込むことを、各周期に駆動データを書き込む第１記憶手段を切り替えながら繰り返すと共に、駆動データの書き込み完了後に、前記一対の第１記憶手段のうち最新の駆動データが書き込まれている第１記憶手段及び前記第２記憶手段から、前記ｋ個の駆動回路へ出力する駆動データを並列に読み出すと共に、並列に読み出した各駆動データを対応する前記ｋ個の駆動回路へ並列に出力することを特徴としているので、請求項１記載の発明と同様に、データ源から入力された表示装置の駆動データを複数の駆動回路へ並列に分配出力する場合の消費電力を低減することができる。
以上説明したように本発明は、表示装置に設けられたｋ個（但しｋ≧２）のデータ線群に対応して設けられ対応するデータ線群に駆動データを供給するｋ個の駆動回路に駆動データを分配するにあたり、各周期にデータ源から一定の順序で入力される表示装置の全データ線の駆動データのうち、データ源からの入力順で先頭からｉ個のデータ線群分の駆動データを、ｉ個（但しｉ＜ｋ）のデータ線群の駆動データを記憶可能な記憶容量を各々有する一対の第１記憶手段のうちの何れか一方に書き込んだ後に、残りの駆動データのうち、少なくともメモリへの書き込みを行っている期間に同一メモリに対して読み出しが行われる駆動データが、データの書き込み及び読み出しを同時に行うことが可能なデュアルポートメモリを含んで構成され、ｊ個（但しｊ＝ｋ−ｉ）のデータ線群の駆動データを記憶可能な記憶容量を有する第２記憶手段のデュアルポートメモリに書き込まれるように、残りの駆動データを第２記憶手段に書き込むことを、各周期に駆動データを書き込む第１記憶手段を切り替えながら繰り返すと共に、駆動データの書き込み完了後に、最新の駆動データが書き込まれている第１記憶手段及び第２記憶手段から、ｋ個の駆動回路へ出力する駆動データを並列に読み出すと共に、並列に読み出した各駆動データを対応するｋ個の駆動回路へ並列に出力するようにしたので、データ源から入力された表示装置の駆動データを複数の駆動回路へ並列に分配出力する場合の消費電力を低減できる、という優れた効果を有する。
以下、図面を参照して本発明の実施形態の一例を詳細に説明する。なお、以下では本発明に支障のない数値を挙げて説明するが、本発明は以下に記載した数値に限定されるものではない。
〔第１実施形態〕
図１には本第１実施形態に係る表示装置１０が示されている。表示装置１０は、ＴＦＴ−ＬＣＤ等から成る表示装置本体１２に周辺回路が接続されて構成されている。表示装置本体１２がＴＦＴ−ＬＣＤである場合、図示は省略するが、表示装置本体１２は、所定の間隔を隔てて対向配置された一対の透明基板の間に液晶が封入され、一方の透明基板の対向面上の全面に電極が形成され、他方の透明基板の対向面上に、図１のＸ方向に沿って一定間隔で配置され各々図１のＹ方向に沿って延びる多数本（例えば1920本）のデータ線と、図１のＹ方向に沿って一定間隔で配置され各々図１のＸ方向に沿って延びる多数本（例えば1080本）のゲート線と、個々のデータ線と個々のゲート線の交差位置（画素位置）に各々配置された薄膜トランジスタ(ＴＦＴ)及び電極が各々設けられて構成されており、個々のＴＦＴはソースが電極に、ゲートがゲート線に、ドレインがデータ線に各々接続されている。
なお、本実施形態では、表示装置本体１２に設けられた個々のデータ線に、図１における表示装置本体１２の左端側に位置しているデータ線から順に"1"〜"1920"のアドレスが付与されている。また、表示装置本体１２はＴＦＴ−ＬＣＤに限られるものではなく、例えばプラズマディスプレイや有機ＥＬディスプレイ等、公知の他のディスプレイであってもよい。
表示装置本体１２には複数個のソースドライバ１４が付加されており、表示装置本体１２の個々のデータ線は複数個のソースドライバ１４の何れかに各々接続されている。複数個のゲートドライバ１６はタイミングコントローラ１８に各々接続されており、タイミングコントローラ１８はグラフィックプロセッサ２０に接続されている。グラフィックプロセッサ２０は表示装置本体１２に表示すべき画像を表す画像データをフレームメモリ等に保持しており、タイミングコントローラ１８に対して一定周期で同期信号（水平同期信号及び垂直同期信号）を出力すると共に、水平同期信号の各周期に、保持している画像データのうち図１のＸ方向に沿った表示装置本体１２の１ライン分の画像データ（表示装置本体１２の個々のデータ線に供給すべきデータ電圧のレベルを表すＲＧＢデータ）を、データ線のアドレスの昇順にタイミングコントローラ１８へ順次出力する（図３も参照）。詳細は後述するが、タイミングコントローラ１８はグラフィックプロセッサ２０から入力された１ライン分のＲＧＢデータを一旦メモリに書き込んだ後に、メモリからＲＧＢデータを読み出して各ソースドライバ１４へ出力する。
ここで、タイミングコントローラ１８からソースドライバ１４へのＲＧＢデータの出力についても、グラフィックプロセッサ２０からタイミングコントローラ１８へのＲＧＢデータの出力と同様に、１ライン分のＲＧＢデータをデータ線のアドレスの昇順に順次出力するようにすることも可能であるが、本実施形態では、表示装置本体１２の画素数（データ線等の本数）が多いことから、タイミングコントローラ１８からソースドライバ１４へのＲＧＢデータの転送レートを低減するために、表示装置本体１２に設けられたデータ線が、アドレスが"1"〜"960"のデータ線群とアドレスが"961"〜"1920"のデータ線群の２群に分けられており（図１に示す表示装置本体１２に付加された１本の破線は２群のデータ線群への分割位置を意味している）、複数のソースドライバ１４についても、アドレスが"1"〜"960"のデータ線群に接続された第１のソースドライバ群とアドレスが"961"〜"1920"のデータ線群に接続された第２のソースドライバ群の２群に分けられている。
そしてタイミングコントローラ１８は、詳細は後述するが、アドレスが"1"〜"960"のデータ線群のＲＧＢデータ（左側ＲＧＢデータ）をメモリから読み出して第１のソースドライバ群へ順次出力する処理と、アドレスが"961"〜"1920"のデータ線群のＲＧＢデータ（右側ＲＧＢデータ）をメモリから読み出して第２のソースドライバ群へ順次出力する処理を並列に行う。これにより、タイミングコントローラ１８からソースドライバ１４へのＲＧＢデータの転送レートは、上記の並列処理を行わない場合の１／２に低減される。また、個々のソースドライバ１４は、タイミングコントローラ１８から自ドライバに接続されているデータ線のＲＧＢデータが入力された後に、タイミングコントローラ１８から入力されたソースドライバ制御信号に応じた一定期間、入力されたＲＧＢデータが表すレベルのデータ電圧を対応するデータ線に供給する。
このように、タイミングコントローラ１８は本発明に係るデータ分配装置に対応しており、表示装置本体１２は請求項１等に記載の表示装置に、グラフィックプロセッサ２０はデータ源に、第１のソースドライバ群及び第２のソースドライバ群はｋ＝２個の駆動回路に各々対応している。
また表示装置本体１２には複数個のゲートドライバ１６が付加されており、表示装置本体１２の個々のゲート線は複数個のゲートドライバ１６の何れかに各々接続されている。複数個のゲートドライバ１６はタイミングコントローラ１８に各々接続されており、タイミングコントローラ１８から入力されるゲートドライバ制御信号に従い、表示装置本体１２の多数本のゲート線のうち何れか１本のゲート線にゲート信号を所定時間供給することを、ゲート信号を供給するゲート線を順に切り替えながら繰り返す。或るゲート線にゲート信号が供給されると、当該ゲート線に接続されている１ライン分の全てのＴＦＴがオンし、オンした個々のＴＦＴに接続されているデータ線を介して供給されたデータ電圧が、オンした個々のＴＦＴに接続された電極を介して液晶に印加され、オンした個々のＴＦＴに対応する各画素位置における液晶の光透過率が変化する。これにより、表示装置本体１２に１ライン分の画像が表示される。そして上記処理が繰り返されることで表示装置本体１２に画像が表示される。
次に図２を参照し、タイミングコントローラ１８(の主要部)の構成を説明する。タイミングコントローラ１８は、表示装置本体１２に設けられたデータ線の総数の１／２のデータ線の駆動データを記憶可能な記憶容量を各々有する一対のＲＡＭ（シングルポートＲＡＭ）３０，３２を備えている。ＲＡＭ３０，３２は本発明に係る一対の第１記憶手段に対応している（この態様ではｉ＝１とされている）。また、タイミングコントローラ１８は、ＲＡＭ３０，３２と同一の記憶容量（すなわちデータ線の総数の１／２のデータ線の駆動データを記憶可能な記憶容量）を有し、データの書き込み及び読み出しを同時に行うことが可能なデュアルポートＲＡＭ３４を備えている。デュアルポートＲＡＭ３４は本発明に係る第２記憶手段（より詳しくは請求項２に記載の第２記憶手段）に対応している（この態様ではｊ＝１とされている）。ＲＡＭ３０，３２及びデュアルポートＲＡＭ３４のデータ入力端子にはデータ線が接続されており、このデータ線を介してグラフィックプロセッサ２０から入力されたＲＧＢデータが各々入力される。
またタイミングコントローラ１８は、グラフィックプロセッサ２０から入力された同期信号に基づいて、書込アドレス及び読出アドレスを生成・出力すると共に、各種の制御信号（書込制御信号WEN0〜2、読出制御信号REN0〜2及び選択信号SEL）を生成・出力する制御部３６を備えている。ＲＡＭ３０，３２及びデュアルポートＲＡＭ３４の各々のライトイネーブル入力端子及びライトイネーブル入力端子は制御部３６に各々接続されており、制御部３６によって生成・出力された各種の制御信号のうち、書込制御信号WEN0はＲＡＭ３０のライトイネーブル入力端子に、読出制御信号REN0はＲＡＭ３０のリードイネーブル入力端子に、書込制御信号WEN1はＲＡＭ３２のライトイネーブル入力端子に、読出制御信号REN1はＲＡＭ３２のリードイネーブル入力端子に、書込制御信号WEN2はデュアルポートＲＡＭ３４のライトイネーブル入力端子に、読出制御信号REN2はデュアルポートＲＡＭ３４のリードイネーブル入力端子に各々入力される。制御部３６は次に述べるセレクタ３８，４０，４２と共に、本発明に係る書込手段及び読出出力手段（詳しくは請求項２に記載の書込手段及び読出出力手段）に対応している。
また、タイミングコントローラ１８はセレクタ３８，４０，４２を備えている。セレクタ３８，４０の各々の２個の入力端子及び選択信号入力端子は何れも制御部３６に接続されており、制御部３６によって生成された書込アドレスは、セレクタ３８，４０の２個の入力端子の一方に各々入力され、制御部３６によって生成された読出アドレスは、セレクタ３８，４０の２個の入力端子の他方に各々入力され、制御部３６によって生成された選択信号SELはセレクタ３８，４０，４２の選択信号入力端子に各々入力される。また、デュアルポートＲＡＭ３４の書込アドレス入力端子及び読出アドレス入力端子も制御部３６に接続されており、制御部３６によって生成された書込アドレス及び読出アドレスはデュアルポートＲＡＭ３４にも入力される。また、セレクタ３８の出力端子はＲＡＭ３０のアドレス入力端子に、セレクタ４０の出力端子はＲＡＭ３２のアドレス入力端子に各々接続されており、セレクタ３８から出力されたアドレスはＲＡＭ３０に、セレクタ４０から出力されたアドレスはＲＡＭ３２に各々入力される。
更に、セレクタ４２の２個の入力端子の一方はＲＡＭ３０の出力端子に、他方はＲＡＭ３２の出力端子に各々接続されており、セレクタ４２にはＲＡＭ３０，３２から出力されたデータが各々入力される。また、セレクタ４２の出力端子は第１のソースドライバ群に接続されており、セレクタ４２から出力されたデータは左側ＲＧＢデータとして第１のソースドライバ群へ入力される。また、デュアルポートＲＡＭ３４の出力端子は第２のソースドライバ群に接続されており、デュアルポートＲＡＭ３４から出力されたデータは右側ＲＧＢデータとして第２のソースドライバ群へ入力される。
次に本第１実施形態の作用として、本第１実施形態に係るタイミングコントローラ１８の動作について図３を参照して説明する。図３に示すように、タイミングコントローラ１８には、グラフィックプロセッサ２０から一定周期で同期信号が入力される（図３に示す「同期信号」は水平同期信号であるが、垂直同期信号も入力される）と共に、水平同期信号の各周期内の所定期間（同期信号が入力されたタイミングから第１の所定時間後〜次の同期信号が入力されるタイミングの第２の所定時間前の期間：以下この期間を書込期間という）に、１ライン分の画像データ（ＲＧＢデータ）がデータ線のアドレスの昇順に入力される。
制御部３６で生成・出力される各種の制御信号は、当初、書込制御信号WEN0〜WEN2、読出制御信号REN0〜REN2がＬ(ロー)レベル、選択信号SELがＨ(ハイ)レベルとなっており、制御部３６は、同期信号が入力されてから第１の所定時間後(図３のt1のタイミング)に、書込制御信号WEN0をＬレベルからＨレベルへ切替えると共に、順次入力される１ライン分のＲＧＢデータのうち前半側１／２ライン分のＲＧＢデータが、書込期間の前半(図３のt1〜t2の期間)に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図３のt1〜t2の期間は、ＲＡＭ３０のみが書込可能状態になると共に、制御部３６で発生・出力された書込アドレスがＲＡＭ３０に入力されることで、グラフィックプロセッサ２０から順次入力される１ライン目のＲＧＢデータのうち前半側１／２ライン分のＲＧＢデータ（アドレス"1"〜"960"のデータ線のＲＧＢデータ）が、１ライン目のＲＧＢデータの書込期間の前半(図３のt1〜t2の期間)にＲＡＭ３０の先頭から順に書き込まれる。
また制御部３６は、書込期間の前半が終了したタイミング(図３のt2のタイミング)で、書込制御信号WEN0をＨレベルからＬレベルへ切替え、書込制御信号WEN2をＬレベルからＨレベルへ切替えると共に、順次入力される１ライン分のＲＧＢデータのうち後半側１／２ライン分のＲＧＢデータが、書込期間の後半(図３のt2〜t3の期間)に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図３のt2〜t3の期間は、デュアルポートＲＡＭ３４のみが書込可能状態になると共に、制御部３６で発生・出力された書込アドレスがデュアルポートＲＡＭ３４に入力されることで、グラフィックプロセッサ２０から順次入力される１ライン目のＲＧＢデータのうち後半側１／２ライン分のＲＧＢデータ（アドレス"961"〜"1920"のデータ線のＲＧＢデータ）が、１ライン目のＲＧＢデータの書込期間の後半(図３のt2〜t3の期間)にデュアルポートＲＡＭ３４の先頭から順に書き込まれる。
そして１ライン目のＲＧＢデータの書込期間が終了し、グラフィックプロセッサ２０から順次入力される１ライン目のＲＧＢデータが全てＲＡＭ３０及びデュアルポートＲＡＭ３４に書き込まれると(図３のt3のタイミング)、制御部３６は書込制御信号WEN2をＨレベルからＬレベルに切替えると共に、選択信号SELをＨレベルからＬレベルに切替える。
また制御部３６は、１ライン目のＲＧＢデータの書込期間の終了から第３の所定時間(＜第２の所定時間)が経過すると (図３のt4のタイミング)、読出制御信号REN0,REN2を各々ＬレベルからＨレベルに切り替えると共に、その時点から書込期間と同じ長さの期間(以下この期間を読出期間という、１ライン目のＲＧＢデータの読出期間は図３のt4〜t7の期間)に、個々のＲＡＭから各々１／２ライン分のＲＧＢデータが読み出されるように、順次変化する読出アドレスを発生・出力する(この場合、読出アドレスの変化速度は書込アドレスの変化速度の１／２になる)。これにより、図３のt4〜t7の読出期間は、ＲＡＭ３０及びデュアルポートＲＡＭ３４が読出可能状態になると共に、制御部３６で発生・出力された読出アドレスがＲＡＭ３０及びデュアルポートＲＡＭ３４に各々入力されることで、ＲＡＭ３０からは１ライン目のＲＧＢデータのうち前半側１／２ライン分のＲＧＢデータ（アドレス"1"〜"960"のデータ線のＲＧＢデータ）が、デュアルポートＲＡＭ３４からは１ライン目のＲＧＢデータのうち後半側１／２ライン分のＲＧＢデータ（アドレス"961"〜"1920"のデータ線のＲＧＢデータ）が各々並列に読み出され、ＲＡＭ３０から読み出された１ライン目の前半側１／２ライン分のＲＧＢデータは、セレクタ４２を介し左側ＲＧＢデータとして第１のソースドライバ群へ出力され、デュアルポートＲＡＭ３４から読み出された１ライン目の後半側１／２ライン分のＲＧＢデータは、右側ＲＧＢデータとして第２のソースドライバ群へ出力される。そして読出期間が終了し、ＲＡＭ３０及びデュアルポートＲＡＭ３４から１ライン目のＲＧＢデータが全て読み出されると、制御部３６は読出制御信号REN0,REN2を各々ＨレベルからＬレベルに切り替える。
また、上記の読出期間の開始から一定時間後にグラフィックプロセッサ２０から次の同期信号が入力され、更に第１の所定時間が経過することで、上記の読出期間の途中で次の書込期間(２ライン目のＲＧＢデータの書込期間：図３のt5〜t8の期間)が到来し、グラフィックプロセッサ２０から次の２ライン目のＲＧＢデータの入力が開始される。制御部３６は、次の書込期間が到来すると、書込制御信号WEN1をＬレベルからＨレベルへ切替えると共に、順次入力される前半側１／２ライン分のＲＧＢデータが書込期間の前半(図３のt5〜t6の期間)に単一のＲＡＭに書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、２ライン目のＲＧＢデータの書込期間の前半はＲＡＭ３２のみが書込可能状態になり、制御部３６で発生・出力された書込アドレスがＲＡＭ３２に入力されることで、グラフィックプロセッサ２０から順次入力される２ライン目のＲＧＢデータのうち前半側１／２ライン分のＲＧＢデータが、２ライン目のＲＧＢデータの書込期間の前半にＲＡＭ３２の先頭から順に書き込まれる。
また制御部３６は、書込期間の前半が終了したタイミング(図３のt6のタイミング)で、書込制御信号WEN1をＨレベルからＬレベルへ切替え、書込制御信号WEN2をＬレベルからＨレベルへ切替えると共に、順次入力される後半側１／２ライン分のＲＧＢデータが書込期間の後半(図３のt6〜t8の期間)に単一のＲＡＭに書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、２ライン目のＲＧＢデータの書込期間の後半はデュアルポートＲＡＭ３４のみが書込可能状態になり、制御部３６で発生・出力された書込アドレスがデュアルポートＲＡＭ３４に入力されることで、グラフィックプロセッサ２０から順次入力される２ライン目のＲＧＢデータのうち後半側１／２ライン分のＲＧＢデータが、２ライン目のＲＧＢデータの書込期間の後半にデュアルポートＲＡＭ３４の先頭から順に書き込まれる。
ここで、デュアルポートＲＡＭ３４に対しては、図３のt6〜t7の期間に、１ライン目の後半側１／２ライン分のＲＧＢデータの読み出しと、２ライン目の後半側１／２ライン分のＲＧＢデータの書き込みが同時に(並行して)行われることになるが、図３のt6〜t7の期間における、デュアルポートＲＡＭ３４から読み出されるＲＧＢデータのアドレス（データ線のアドレス）の変化と、デュアルポートＲＡＭ３４に書き込まれるＲＧＢデータのアドレス（データ線のアドレス）の変化を比較しても明らかなように、読出アドレスが書込アドレスによって追い越されることはないので、ＲＧＢデータを読み出す前に当該ＲＧＢデータが別のＲＧＢデータ（次のラインのＲＧＢデータ）に書き換わってしまうことはない。
そして２ライン目のＲＧＢデータの書込期間が終了し、グラフィックプロセッサ２０から順次入力される２ライン目のＲＧＢデータが全てＲＡＭ３２及びデュアルポートＲＡＭ３４に書き込まれると(図３のt8のタイミング)、制御部３６は書込制御信号WEN2をＨレベルからＬレベルに切替えると共に、選択信号SELをＬレベルからＨレベルに切替える。
また制御部３６は、２ライン目のＲＧＢデータの書込期間の終了から第３の所定時間が経過すると(図３のt9のタイミング)、読出制御信号REN1,REN2を各々ＬレベルからＨレベルに切り替えると共に、その時点から始まる２ライン目のＲＧＢデータの読出期間(図３のt9〜t12の期間)に、個々のＲＡＭから各々１／２ライン分のＲＧＢデータが読み出されるように、順次変化する読出アドレスを発生・出力する。これにより、図３のt9〜t12の期間は、ＲＡＭ３２及びデュアルポートＲＡＭ３４が読出可能状態になり、制御部３６で発生・出力された読出アドレスがＲＡＭ３２及びデュアルポートＲＡＭ３４に各々入力されることで、ＲＡＭ３２からは２ライン目のＲＧＢデータのうち前半側１／２ライン分のＲＧＢデータが、デュアルポートＲＡＭ３４からは２ライン目のＲＧＢデータのうち後半側１／２ライン分のＲＧＢデータが各々並列に読み出され、ＲＡＭ３２から読み出された２ライン目の前半側１／２ライン分のＲＧＢデータは、セレクタ４２を介し左側ＲＧＢデータとして第１のソースドライバ群へ出力され、デュアルポートＲＡＭ３４から読み出された２ライン目の後半側１／２ライン分のＲＧＢデータは、右側ＲＧＢデータとして第２のソースドライバ群へ出力される。
また、上記の読出期間の開始から一定時間後にグラフィックプロセッサ２０から次の同期信号が入力され、更に第１の所定時間が経過することで、上記の読出期間の途中で次の書込期間(３ライン目のＲＧＢデータの書込期間：図３のt10〜t13の期間)が到来し、グラフィックプロセッサ２０から次の２ライン目のＲＧＢデータの入力が開始される。制御部３６は、次の書込期間が到来すると、１ライン目のＲＧＢデータの書込期間と同様に、グラフィックプロセッサ２０から順次入力される３ライン目のＲＧＢデータのうち前半側１／２ライン分のＲＧＢデータが、３ライン目のＲＧＢデータの書込期間の前半にＲＡＭ３０の先頭から順に書き込まれ、後半側１／２ライン分のＲＧＢデータが、３ライン目のＲＧＢデータの書込期間の後半にデュアルポートＲＡＭ３４の先頭から順に書き込まれるように、所定のタイミングで選択信号SEL、書込制御信号WEN0,WEN2のレベルを切替える。
以下同様に、制御部３６は、偶数番目のラインのＲＧＢデータの書き込み時には、２ライン目のＲＧＢデータの書き込みと同様に、前半側１／２ライン分のＲＧＢデータが当該データの書込期間の前半にＲＡＭ３２の先頭から順に書き込まれ、後半側１／２ライン分のＲＧＢデータが当該データの書込期間の後半にデュアルポートＲＡＭ３４の先頭から順に書き込まれるように各種の制御信号のレベルを切り替え、奇数番目のラインのＲＧＢデータの書き込み時には、１ライン目のＲＧＢデータの書き込みと同様に、前半側１／２ライン分のＲＧＢデータが当該データの書込期間の前半にＲＡＭ３０の先頭から順に書き込まれ、後半側１／２ライン分のＲＧＢデータが当該データの書込期間の後半にデュアルポートＲＡＭ３４の先頭から順に書き込まれるように各種の制御信号のレベルを切り替える。また制御部３６は、偶数番目のラインのＲＧＢデータの読み出しには、２ライン目のＲＧＢデータの読み出しと同様に、ＲＡＭ３２からの前半側１／２ライン分のＲＧＢデータの読み出しと、デュアルポートＲＡＭ３４からの後半側１／２ライン分のＲＧＢデータの読み出しが並列に行われるように各種の制御信号のレベルを切り替え、奇数番目のラインのＲＧＢデータの読み出し時には、１ライン目のＲＧＢデータの読み出しと同様に、ＲＡＭ３０からの前半側１／２ライン分のＲＧＢデータの読み出しと、デュアルポートＲＡＭ３４からの後半側１／２ライン分のＲＧＢデータの読み出しが並列に行われるように各種の制御信号のレベルを切り替える。
以上説明したように、本第１実施形態では、１ライン分のＲＧＢデータのうち前半側１／２ライン分のＲＧＢデータを記憶するＲＡＭのみを二重化し(ＲＡＭ３０，３２)、後半側１／２ライン分のＲＧＢデータを記憶するＲＡＭとしてデュアルポートＲＡＭ３４を設けることで、２つのソースドライバ群の各々への１／２ライン分のＲＧＢデータの分配出力の並列化を実現しているので、同様の機能を実現するために、従来は１／２ライン分のＲＧＢデータを記憶可能なＲＡＭが４個必要（総記憶容量で２ライン分のＲＡＭが必要）とされていたところが、本第１実施形態では１／２ライン分のＲＧＢデータを記憶可能なＲＡＭが３個で済み（ＲＡＭの総記憶容量で１．５ライン分で済み（但し０．５ライン分はデュアルポートＲＡＭ))、タイミングコントローラ１８の消費電力を低減することができる。また、タイミングコントローラ１８のチップサイズを小さくできるので、装置の小型化・製造コストの低減も実現することができる。
〔第２実施形態〕
次に本発明の第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、説明を省略する。図４には本第２実施形態に係る表示装置４６が示されている。本第２実施形態に係る表示装置４６は、第１実施形態で説明した表示装置１０と比較して、表示装置本体１２に設けられたデータ線が、アドレスが"1"〜"480"のデータ線群、アドレスが"481"〜"960"のデータ線群、アドレスが"961"〜"1440"のデータ線群、及び、アドレスが"1441"〜"1920"のデータ線群の４群に分けられており（図４に示す表示装置本体１２に付加された３本の破線は４群のデータ線群への分割位置を意味している）、複数のソースドライバ１４についても、アドレスが"1"〜"480"のデータ線群に接続された第１のソースドライバ群、アドレスが"481"〜"960"のデータ線群に接続された第２のソースドライバ群、アドレスが"961"〜"1440"のデータ線群に接続された第３のソースドライバ群、及び、アドレスが"1441"〜"1920"のデータ線群に接続された第４のソースドライバ群の４群に分けられている点で相違している。
そして、本第２実施形態に係るタイミングコントローラ４８は、詳細は後述するが、アドレスが"1"〜"480"のデータ線群のＲＧＢデータ（左側左ＲＧＢデータ）をメモリから読み出して第１のソースドライバ群へ順次出力する処理、アドレスが"481"〜"960"のデータ線群のＲＧＢデータ（左側右ＲＧＢデータ）をメモリから読み出して第２のソースドライバ群へ順次出力する処理、アドレスが"961"〜"1440"のデータ線群のＲＧＢデータ（右側左ＲＧＢデータ）をメモリから読み出して第３のソースドライバ群へ順次出力する処理、及び、アドレスが"1441"〜"1920"のデータ線群のＲＧＢデータ（右側右ＲＧＢデータ）をメモリから読み出して第４のソースドライバ群へ順次出力する処理を並列に行う。これにより、タイミングコントローラ１８からソースドライバ１４へのＲＧＢデータの転送レートは、上記の並列処理を行わない場合の１／４に低減される。このように、本第２実施形態における第１〜第４のソースドライバ群はｋ＝４個の駆動回路に各々対応している。
次に図５を参照し、本第２実施形態に係るタイミングコントローラ４８(の主要部)の構成を説明する。タイミングコントローラ４８は、表示装置本体１２に設けられたデータ線の総数の１／４のデータ線の駆動データを記憶可能な記憶容量を各々有するＲＡＭ（シングルポートＲＡＭ）を４個（ＲＡＭ５０，５２，５４，５６）を備えている。詳細は後述するが、ＲＡＭ５０，５４にはアドレスが"1"〜"480"のデータ線群のＲＧＢデータ（左側左ＲＧＢデータ）が各々書き込まれ、ＲＡＭ５２，５６にはアドレスが"481"〜"960"のデータ線群のＲＧＢデータ（左側右ＲＧＢデータ）が各々書き込まれる。従って、ＲＡＭ５０〜５６は本発明に係る一対の第１記憶手段（より詳しくは請求項４に記載の一対の第１記憶手段）に対応しており（この態様ではｉ＝２とされている）、ＲＡＭ５０，５２が一方の第１記憶手段を構成し（請求項４における分割されたｉ＝２個のメモリ及び請求項７に記載の「データ線の総数の１／４のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のメモリ」に相当し）、ＲＡＭ５４，５６が他方の第１記憶手段を構成（請求項４における分割されたｉ＝２個のメモリ及び請求項７に記載の「データ線の総数の１／４のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のメモリ」に相当）している。
また、タイミングコントローラ４８は、データ線の総数の１／８のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のＲＡＭ（シングルポートＲＡＭ）５８，６４と、データ線の総数の１／４のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のデュアルポートＲＡＭ６０，６２を備えている。詳細は後述するが、ＲＡＭ５８，６４及びデュアルポートＲＡＭ６０，６２には右側左ＲＧＢデータ及び右側右ＲＧＢデータのうち互いに異なるアドレスのデータ線群が書き込まれ、総記憶容量はデータ線の総数の１／２のデータ線の駆動データを記憶可能な記憶容量である。従って、ＲＡＭ５８，６４及びデュアルポートＲＡＭ６０，６２は本発明に係る第２記憶手段（より詳しくは請求項３に記載の第２記憶手段）に対応している（この態様ではｊ＝２とされている）。また、ＲＡＭ５８，６４は請求項７に記載の「データ線の総数の１／８のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のメモリ」に相当し、デュアルポートＲＡＭ６０，６２は請求項７に記載の「データ線の総数の１／８のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のデュアルポートメモリ」に相当している。
ＲＡＭ５０〜５８，６４及びデュアルポートＲＡＭ６０，６２のデータ入力端子にはデータ線が接続されており、このデータ線を介してグラフィックプロセッサ２０から入力されたＲＧＢデータが各々入力される。また本第２実施形態において、タイミングコントローラ４８の制御部３６（図示省略）は、各種の制御信号として書込制御信号WEN0〜7、読出制御信号REN0〜7及び選択信号SEL0, SEL1）を生成・出力する。ＲＡＭ５０〜５８，６４及びデュアルポートＲＡＭ６０，６２の各々のライトイネーブル入力端子及びライトイネーブル入力端子は制御部３６に各々接続されており、書込制御信号WEN0及び読出制御信号REN0はＲＡＭ５０に、書込制御信号WEN1及び読出制御信号REN1はＲＡＭ５２に、書込制御信号WEN2及び読出制御信号REN2はＲＡＭ５４に、書込制御信号WEN3及び読出制御信号REN3はＲＡＭ５６に、書込制御信号WEN4及び読出制御信号REN4はＲＡＭ５８に、書込制御信号WEN5及び読出制御信号REN5はデュアルポートＲＡＭ６０に、書込制御信号WEN6及び読出制御信号REN6はデュアルポートＲＡＭ６２に、書込制御信号WEN7及び読出制御信号REN7はＲＡＭ６４に各々入力される。本第２実施形態において、制御部３６は次に述べるセレクタ６６〜８４と共に、本発明に係る書込手段及び読出出力手段（詳しくは請求項３〜６に記載の書込手段及び読出出力手段(但し請求項７に記載の読出出力手段のうち「駆動回路の数ｋ＝２の場合」の部分は除外))に対応している。
また、タイミングコントローラ４８は１０個のセレクタ６６〜８４を備えている。４個のセレクタ６６〜７２の各々の２個の入力端子及び選択信号入力端子は何れも制御部３６に接続されており、制御部３６によって生成された書込アドレスはセレクタ６６〜７２の２個の入力端子の一方に、制御部３６によって生成された読出アドレスはセレクタ６６〜７２の２個の入力端子の他方に各々入力される。また、制御部３６によって生成された選択信号SEL0はセレクタ６６，６８の選択信号入力端子に各々入力され、制御部３６によって生成された選択信号SEL1はセレクタ７０，７２の選択信号入力端子に各々入力される。また、デュアルポートＲＡＭ６０，６２の書込アドレス入力端子及び読出アドレス入力端子も制御部３６に接続されており、制御部３６によって生成された書込アドレス及び読出アドレスはデュアルポートＲＡＭ６０，６２にも入力される。また、セレクタ６６の出力端子はＲＡＭ５０，５２のアドレス入力端子に、セレクタ６８の出力端子はＲＡＭ５４，５６のアドレス入力端子に、セレクタ７０の出力端子はＲＡＭ５８のアドレス入力端子に、セレクタ７２の出力端子はＲＡＭ６４のアドレス入力端子に各々接続されており、また、セレクタ６６から出力されたアドレスはＲＡＭ５０，５２に、セレクタ６８から出力されたアドレスはＲＡＭ５４，５６に、セレクタ７０から出力されたアドレスはＲＡＭ５８に、セレクタ７２から出力されたアドレスはＲＡＭ６４に各々入力される。
更に、セレクタ７４の２個の入力端子の一方はＲＡＭ５０の出力端子に、他方はＲＡＭ５４の出力端子に各々接続されており、セレクタ７４にはＲＡＭ５０，５４から出力されたデータが各々入力される。セレクタ７４の出力端子は第１のソースドライバ群に接続されており、セレクタ７４から出力されたデータは左側左ＲＧＢデータとして第１のソースドライバ群へ入力される。また、セレクタ７６の２個の入力端子の一方はＲＡＭ５２の出力端子に、他方はＲＡＭ５６の出力端子に各々接続されており、セレクタ７６にはＲＡＭ５２，５６から出力されたデータが各々入力される。セレクタ７６の出力端子は第２のソースドライバ群に接続されており、セレクタ７６から出力されたデータは左側右ＲＧＢデータとして第２のソースドライバ群へ入力される。
また、セレクタ７８，８０の２個の入力端子の一方はデュアルポートＲＡＭ６０の出力端子に、他方はデュアルポートＲＡＭ６２の出力端子に各々接続されており、セレクタ７８、８０にはデュアルポートＲＡＭ６０，６２から出力されたデータが各々入力され、セレクタ７８、８０はデュアルポートＲＡＭ６０，６２のうち互いに異なるデュアルポートＲＡＭから入力されたデータを選択・出力する。また、セレクタ８２の２個の入力端子の一方はＲＡＭ５８の出力端子に、他方はセレクタ７８の出力端子に各々接続されており、セレクタ８２にはＲＡＭ５８及びセレクタ７８から出力されたデータが各々入力される。セレクタ８２の出力端子は第３のソースドライバ群に接続されており、セレクタ８２から出力されたデータは右側左ＲＧＢデータとして第３のソースドライバ群へ入力される。更に、セレクタ８４の２個の入力端子の一方はＲＡＭ６４の出力端子に、他方はセレクタ８０の出力端子に各々接続されており、セレクタ８４にはＲＡＭ６４及びセレクタ８０から出力されたデータが各々入力される。セレクタ８４の出力端子は第４のソースドライバ群に接続されており、セレクタ８４から出力されたデータは右側右ＲＧＢデータとして第４のソースドライバ群へ入力される。
また、上述した６個のセレクタ７４〜８４の選択信号入力端子は何れも制御部３６に接続されており、制御部３６によって生成された選択信号SEL0は４個のセレクタ７４〜８０の選択信号入力端子に各々入力され、制御部３６によって生成された選択信号SEL1は２個のセレクタ８２，８４の選択信号入力端子に各々入力される。
次に、本第２実施形態に係るタイミングコントローラ１８の動作について、図６及び図７を参照して説明する。図７に示すように、制御部３６で生成・出力される各種の制御信号は、当初、書込制御信号WEN0〜WEN7、読出制御信号REN0〜REN7及び選択信号SEL1がＬレベル、選択信号SEL0がＨレベルとなっており、制御部３６は、同期信号が入力されてから第１の所定時間後(図６，７のt1のタイミング)に、書込制御信号WEN0をＬレベルからＨレベルへ切替えると共に、１ライン目のＲＧＢデータの書込期間に入力される１ライン目のＲＧＢデータのうち、書込期間の先頭〜１／４の期間(図６，７のt1〜t2の期間)に入力される１／４ライン分のＲＧＢデータ（アドレス"1"〜"480"のデータ線のＲＧＢデータ）が、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt1〜t2の期間には、同期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５０の先頭から順に書き込まれる。
また制御部３６は、１ライン目のＲＧＢデータの書込期間の１／４が終了したタイミング(図６，７のt2のタイミング)で、書込制御信号WEN0をＨレベルからＬレベルへ切替え、書込制御信号WEN1をＬレベルからＨレベルへ切替えると共に、１ライン目のＲＧＢデータの書込期間に入力される１ライン目のＲＧＢデータのうち、書込期間の１／４〜１／２の期間(図６，７のt2〜t3の期間)に入力される１／４ライン分のＲＧＢデータ（アドレス"481"〜"960"のデータ線のＲＧＢデータ）が、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt2〜t4の期間には、同期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５２の先頭から順に書き込まれる。また制御部３６は、書込期間の１／４が終了してから所定時間が経過したタイミング(図６，７のt3のタイミング)で選択信号SEL1をＬレベルからＨレベルへ切替える。
また制御部３６は、１ライン目のＲＧＢデータの書込期間の１／２が終了したタイミング(図６，７のt4のタイミング)で、書込制御信号WEN1をＨレベルからＬレベルへ切替え、書込制御信号WEN4をＬレベルからＨレベルへ切替えると共に、１ライン目のＲＧＢデータの書込期間に入力される１ライン目のＲＧＢデータのうち、書込期間の１／２〜５／８の期間(図６，７のt4〜t5の期間)に入力される１／８ライン分のＲＧＢデータ（アドレス"961"〜"1200"のデータ線のＲＧＢデータ）が、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt4〜t5の期間には、同期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ５８の先頭から順に書き込まれる。
更に制御部３６は、１ライン目のＲＧＢデータの書込期間の５／８が終了したタイミング(図６，７のt5のタイミング)で、書込制御信号WEN4をＨレベルからＬレベルへ切替え、書込制御信号WEN5をＬレベルからＨレベルへ切替えると共に、１ライン目のＲＧＢデータの書込期間に入力される１ライン目のＲＧＢデータのうち、書込期間の５／８〜３／４の期間(図６，７のt5〜t6の期間)に入力される１／８ライン分のＲＧＢデータ（アドレス"1201"〜"1440"のデータ線のＲＧＢデータ）が、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt5〜t6の期間には、同期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６０の先頭から順に書き込まれる。
更に制御部３６は、１ライン目のＲＧＢデータの書込期間の３／４が終了したタイミング(図６，７のt6のタイミング)で、書込制御信号WEN5をＨレベルからＬレベルへ切替え、書込制御信号WEN6をＬレベルからＨレベルへ切替えると共に、１ライン目のＲＧＢデータの書込期間に入力される１ライン目のＲＧＢデータのうち、書込期間の３／４〜７／８の期間(図６，７のt6〜t7の期間)に入力される１／８ライン分のＲＧＢデータ（アドレス"1441"〜"1680"のデータ線のＲＧＢデータ）が、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt6〜t7の期間には、同期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６２の先頭から順に書き込まれる。
また制御部３６は、１ライン目のＲＧＢデータの書込期間の７／８が終了したタイミング(図６，７のt7のタイミング)で、書込制御信号WEN6及び選択信号SEL1をＨレベルからＬレベルへ切替え、書込制御信号WEN7をＬレベルからＨレベルへ切替えると共に、１ライン目のＲＧＢデータの書込期間に入力される１ライン目のＲＧＢデータのうち、書込期間の７／８〜末尾の期間(図６，７のt7〜t8の期間)に入力される１／８ライン分のＲＧＢデータ（アドレス"1681"〜"1920"のデータ線のＲＧＢデータ）が、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt7〜t8の期間には、同期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ６４の先頭から順に書き込まれる。
そして１ライン目のＲＧＢデータの書込期間が終了し、１ライン目のＲＧＢデータが全てＲＡＭ５０，５２，５８，６４及びデュアルポートＲＡＭ６０，６２に書き込まれると(図６，７のt8のタイミング)、制御部３６は書込制御信号WEN7及び選択信号SEL0をＨレベルからＬレベルに切替える。
また制御部３６は、１ライン目のＲＧＢデータの書込期間の終了から第３の所定時間が経過すると (図６，７のt9のタイミング)、読出制御信号REN0,REN1,REN4,REN6を各々ＬレベルからＨレベルに切り替えると共に、その時点から始まる１ライン目のＲＧＢデータの読出期間（図６，７のt9〜t16の期間)に、個々のＲＡＭから各々１／４ライン分のＲＧＢデータが読み出されるように、順次変化する読出アドレスを発生・出力し (この場合、読出アドレスの変化速度は書込アドレスの変化速度の１／４になる)、更に１ライン目のＲＧＢデータの読出期間の１／２が終了したタイミング(図６，７のt12のタイミング)で、読出制御信号REN4,REN6を各々ＨレベルからＬレベルに切り替えると共に、読出制御信号REN5,REN7を各々ＬレベルからＨレベルに切り替える。
これにより、１ライン目のＲＧＢデータの読出期間の前半の期間（図６，７のt9〜t12の期間）には、ＲＡＭ５０からは書込期間の先頭〜１／４の期間に入力された１／４ライン分のＲＧＢデータのうちの前半のデータが、ＲＡＭ５２からは書込期間の１／４〜１／２の期間に入力された１／４ライン分のＲＧＢデータのうちの前半のデータが、ＲＡＭ５８からは書込期間の１／２〜５／８の期間に入力された１／８ライン分のＲＧＢデータが、デュアルポートＲＡＭ６２からは書込期間の３／４〜７／８の期間に入力された１／８ライン分のＲＧＢデータが各々並列に読み出され、ＲＡＭ５０から読み出されたＲＧＢデータはセレクタ７４を介し左側左ＲＧＢデータとして第１のソースドライバ群へ出力され、ＲＡＭ５２から読み出されたＲＧＢデータはセレクタ７６を介し左側右ＲＧＢデータとして第２のソースドライバ群へ出力され、ＲＡＭ５８から読み出されたＲＧＢデータはセレクタ８２を介し右側左ＲＧＢデータとして第３のソースドライバ群へ出力され、デュアルポートＲＡＭ６２から読み出されたＲＧＢデータはセレクタ８０，８４を介し右側右ＲＧＢデータとして第４のソースドライバ群へ出力される。
また、１ライン目のＲＧＢデータの読出期間の後半の期間（図６，７のt12〜t16の期間）には、ＲＡＭ５０からは書込期間の先頭〜１／４の期間に入力された１／４ライン分のＲＧＢデータのうちの後半のデータが、ＲＡＭ５２からは書込期間の１／４〜１／２の期間に入力された１／４ライン分のＲＧＢデータのうちの後半のデータが、デュアルポートＲＡＭ６０からは書込期間の５／８〜３／４の期間に入力された１／８ライン分のＲＧＢデータが、ＲＡＭ６４からは書込期間の７／８〜末尾の期間に入力された１／８ライン分のＲＧＢデータが各々並列に読み出され、ＲＡＭ５０から読み出されたＲＧＢデータはセレクタ７４を介し左側左ＲＧＢデータとして第１のソースドライバ群へ出力され、ＲＡＭ５２から読み出されたＲＧＢデータはセレクタ７６を介し左側右ＲＧＢデータとして第２のソースドライバ群へ出力され、デュアルポートＲＡＭ６０から読み出されたＲＧＢデータはセレクタ７８，８２を介し右側左ＲＧＢデータとして第３のソースドライバ群へ出力され、ＲＡＭ６４から読み出されたＲＧＢデータはセレクタ８４を介し右側右ＲＧＢデータとして第４のソースドライバ群へ出力される。
そして読出期間が終了し、ＲＡＭ５０，５２，５８，６４及びデュアルポートＲＡＭ６０，６２から１ライン目のＲＧＢデータが全て読み出されると（図６，７のt16のタイミング）、制御部３６は読出制御信号REN0,REN1,REN5,REN7を各々ＨレベルからＬレベルに切り替える。
また、１ライン目のＲＧＢデータの読出期間の開始から一定時間後にグラフィックプロセッサ２０から次の同期信号が入力され、更に第１の所定時間が経過することで、１ライン目のＲＧＢデータの読出期間の途中で２ライン目のＲＧＢデータの書込期間（図６，７のt10〜t18の期間)が到来し、グラフィックプロセッサ２０から次の２ライン目のＲＧＢデータの入力が開始される。制御部３６は、２ライン目のＲＧＢデータの書込期間が到来すると、書込制御信号WEN2をＬレベルからＨレベルへ切替えると共に、２ライン目のＲＧＢデータの書込期間に入力される２ライン目のＲＧＢデータのうち、書込期間の先頭〜１／４の期間(図６，７のt10〜t11の期間)に入力される１／４ライン分のＲＧＢデータが、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt10〜t11の期間には、同期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５４の先頭から順に書き込まれる。
また制御部３６は、２ライン目のＲＧＢデータの書込期間の１／４が終了したタイミング(図６，７のt11のタイミング)で、書込制御信号WEN2をＨレベルからＬレベルへ切替え、書込制御信号WEN3をＬレベルからＨレベルへ切替えると共に、２ライン目のＲＧＢデータの書込期間に入力される２ライン目のＲＧＢデータのうち、書込期間の１／４〜１／２の期間(図６，７のt11〜t13の期間)に入力される１／４ライン分のＲＧＢデータが、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt11〜t13の期間には、同期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５６の先頭から順に書き込まれる。また制御部３６は、書込期間の１／４が終了してから所定時間が経過したタイミング(図６，７のt12のタイミング)で選択信号SEL1をＬレベルからＨレベルへ切替える。
また制御部３６は、２ライン目のＲＧＢデータの書込期間の１／２が終了したタイミング(図６，７のt13のタイミング)で、書込制御信号WEN3をＨレベルからＬレベルへ切替え、書込制御信号WEN4をＬレベルからＨレベルへ切替えると共に、２ライン目のＲＧＢデータの書込期間に入力される２ライン目のＲＧＢデータのうち、書込期間の１／２〜５／８の期間(図６，７のt13〜t14の期間)に入力される１／８ライン分のＲＧＢデータが、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt13〜t14の期間には、同期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ５８の先頭から順に書き込まれる。
更に制御部３６は、１ライン目のＲＧＢデータの書込期間の５／８が終了したタイミング(図６，７のt14のタイミング)で、書込制御信号WEN4をＨレベルからＬレベルへ切替え、書込制御信号WEN6をＬレベルからＨレベルへ切替えると共に、２ライン目のＲＧＢデータの書込期間に入力される２ライン目のＲＧＢデータのうち、書込期間の５／８〜３／４の期間(図６，７のt14〜t15の期間)に入力される１／８ライン分のＲＧＢデータが、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt14〜t15の期間には、同期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６２の先頭から順に書き込まれる。
更に制御部３６は、２ライン目のＲＧＢデータの書込期間の３／４が終了したタイミング(図６，７のt15のタイミング)で、書込制御信号WEN6をＨレベルからＬレベルへ切替え、書込制御信号WEN5をＬレベルからＨレベルへ切替えると共に、２ライン目のＲＧＢデータの書込期間に入力される２ライン目のＲＧＢデータのうち、書込期間の３／４〜７／８の期間(図６，７のt15〜t17の期間)に入力される１／８ライン分のＲＧＢデータが、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt15〜t17の期間には、同期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６０の先頭から順に書き込まれる。
ここで、デュアルポートＲＡＭ６０に対しては、図６，７のt15〜t16の期間にＲＧＢデータの読み出しとＲＧＢデータの書き込みが同時に(並行して)行われることになるが、図６，７のt15〜t17の期間における、デュアルポートＲＡＭ６０から読み出されるＲＧＢデータのアドレス（データ線のアドレス）の変化と、デュアルポートＲＡＭ６０に書き込まれるＲＧＢデータのアドレス（データ線のアドレス）の変化を比較しても明らかなように、読出アドレスが書込アドレスによって追い越されることはないので、ＲＧＢデータを読み出す前に当該ＲＧＢデータが別のＲＧＢデータ（次のラインのＲＧＢデータ）に書き換わってしまうことはない。
また制御部３６は、２ライン目のＲＧＢデータの書込期間の７／８が終了したタイミング(図６，７のt17のタイミング)で、書込制御信号WEN5及び選択信号SEL1をＨレベルからＬレベルへ切替え、書込制御信号WEN7をＬレベルからＨレベルへ切替えると共に、２ライン目のＲＧＢデータの書込期間に入力される２ライン目のＲＧＢデータのうち、書込期間の７／８〜末尾の期間(図６，７のt17〜t18の期間)に入力される１／８ライン分のＲＧＢデータが、同期間に単一のＲＡＭの先頭から順に全て書き込まれるように、順次変化する書込アドレスを発生・出力する。これにより、図６，７のt17〜t18の期間には、同期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ６４の先頭から順に書き込まれる。
そして２ライン目のＲＧＢデータの書込期間が終了し、２ライン目のＲＧＢデータが全てＲＡＭ５４，５６，５８，６４及びデュアルポートＲＡＭ６０，６２に書き込まれると(図６，７のt18のタイミング)、制御部３６は書込制御信号WEN7をＨレベルからＬレベルに切替えると共に、選択信号SEL0をＬレベルからＨレベルに切替える。
また制御部３６は、２ライン目のＲＧＢデータの書込期間の終了から第３の所定時間が経過すると(図６，７のt19のタイミング)、読出制御信号REN2,REN3,REN4,REN5を各々ＬレベルからＨレベルに切り替えると共に、その時点から始まる２ライン目のＲＧＢデータの読出期間（図６，７のt19〜t26の期間)に、個々のＲＡＭから各々１／４ライン分のＲＧＢデータが読み出されるように、順次変化する読出アドレスを発生・出力し、更に２ライン目のＲＧＢデータの読出期間の１／２が終了したタイミング(図６，７のt22のタイミング)で、読出制御信号REN4,REN5を各々ＨレベルからＬレベルに切り替えると共に、読出制御信号REN6,REN7を各々ＬレベルからＨレベルに切り替える。
これにより、２ライン目のＲＧＢデータの読出期間の前半の期間（図６，７のt19〜t22の期間には、ＲＡＭ５４からは書込期間の先頭〜１／４の期間に入力された１／４ライン分のＲＧＢデータのうちの前半のデータが、ＲＡＭ５６からは書込期間の１／４〜１／２の期間に入力された１／４ライン分のＲＧＢデータのうちの前半のデータが、ＲＡＭ５８からは書込期間の１／２〜５／８の期間に入力された１／８ライン分のＲＧＢデータが、デュアルポートＲＡＭ６０からは書込期間の３／４〜７／８の期間に入力された１／８ライン分のＲＧＢデータが各々並列に読み出され、ＲＡＭ５４から読み出されたＲＧＢデータはセレクタ７４を介し左側左ＲＧＢデータとして第１のソースドライバ群へ出力され、ＲＡＭ５６から読み出されたＲＧＢデータはセレクタ７６を介し左側右ＲＧＢデータとして第２のソースドライバ群へ出力され、ＲＡＭ５８から読み出されたＲＧＢデータはセレクタ８２を介し右側左ＲＧＢデータとして第３のソースドライバ群へ出力され、デュアルポートＲＡＭ６０から読み出されたＲＧＢデータはセレクタ８０，８４を介し右側右ＲＧＢデータとして第４のソースドライバ群へ出力される。
また、２ライン目のＲＧＢデータの読出期間の後半の期間（図６，７のt22〜t26の期間）には、ＲＡＭ５４からは書込期間の先頭〜１／４の期間に入力された１／４ライン分のＲＧＢデータのうちの後半のデータが、ＲＡＭ５６からは書込期間の１／４〜１／２の期間に入力された１／４ライン分のＲＧＢデータのうちの後半のデータが、デュアルポートＲＡＭ６２からは書込期間の５／８〜３／４の期間に入力された１／８ライン分のＲＧＢデータが、ＲＡＭ６４からは書込期間の７／８〜末尾の期間に入力された１／８ライン分のＲＧＢデータが各々並列に読み出され、ＲＡＭ５４から読み出されたＲＧＢデータはセレクタ７４を介し左側左ＲＧＢデータとして第１のソースドライバ群へ出力され、ＲＡＭ５６から読み出されたＲＧＢデータはセレクタ７６を介し左側右ＲＧＢデータとして第２のソースドライバ群へ出力され、デュアルポートＲＡＭ６０から読み出されたＲＧＢデータはセレクタ７８，８２を介し右側左ＲＧＢデータとして第３のソースドライバ群へ出力され、ＲＡＭ６４から読み出されたＲＧＢデータはセレクタ８４を介し右側右ＲＧＢデータとして第４のソースドライバ群へ出力される。
そして読出期間が終了し、ＲＡＭ５０，５２，５８，６４及びデュアルポートＲＡＭ６０，６２から２ライン目のＲＧＢデータが全て読み出されると（図６，７のt26のタイミング）、制御部３６は読出制御信号REN2,REN3,REN6,REN7を各々ＨレベルからＬレベルに切り替える。
また、２ライン目のＲＧＢデータの読出期間の開始から一定時間後にグラフィックプロセッサ２０から次の同期信号が入力され、更に第１の所定時間が経過することで、２ライン目のＲＧＢデータの読出期間の途中で３ライン目のＲＧＢデータの書込期間（図６，７のt20〜t28の期間)が到来し、グラフィックプロセッサ２０から次の３ライン目のＲＧＢデータの入力が開始される。制御部３６は、３ライン目のＲＧＢデータの書込期間が到来すると、１ライン目のＲＧＢデータの書込期間と同様に、グラフィックプロセッサ２０から順次入力される３ライン目のＲＧＢデータのうち書込期間の先頭〜１／４の期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５０に書き込まれ、書込期間の１／４〜１／２の期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５２に書き込まれ、書込期間の１／２〜５／８の期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ５８に書き込まれ、書込期間の５／８〜３／４の期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６０に書き込まれ、書込期間の３／４〜７／８の期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６２に書き込まれ、書込期間の７／８〜末尾の期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ６４に書き込まれるように、所定のタイミングで選択信号SEL0,SEL1、書込制御信号WEN0,WEN1,WEN4,WEN5,WEN6,WEN7のレベルを切替える。
以下同様に、制御部３６は、偶数番目のラインのＲＧＢデータの書き込み時には、２ライン目のＲＧＢデータの書き込みと同様に、書込期間の先頭〜１／４の期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５４に書き込まれ、書込期間の１／４〜１／２の期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５６に書き込まれ、書込期間の１／２〜５／８の期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ５８に書き込まれ、書込期間の５／８〜３／４の期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６２に書き込まれ、書込期間の３／４〜７／８の期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６０に書き込まれ、書込期間の７／８〜末尾の期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ６４に書き込まれるように各種の制御信号のレベルを切り替え、奇数番目のラインのＲＧＢデータの書き込み時には、１ライン目のＲＧＢデータの書き込みと同様に、書込期間の先頭〜１／４の期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５０に書き込まれ、書込期間の１／４〜１／２の期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５２に書き込まれ、書込期間の１／２〜５／８の期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ５８に書き込まれ、書込期間の５／８〜３／４の期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６０に書き込まれ、書込期間の３／４〜７／８の期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６２に書き込まれ、書込期間の７／８〜末尾の期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ６４に書き込まれるように各種の制御信号のレベルを切り替える。
また制御部３６は、偶数番目のラインのＲＧＢデータの読み出し時には、２ライン目のＲＧＢデータの読み出しと同様に、読出期間の前半にはＲＡＭ５４，５６，５８及びデュアルポートＲＡＭ６０からのＲＧＢデータの読み出しが並列に行われ、読出期間の後半にはＲＡＭ５４，５６，６４及びデュアルポートＲＡＭ６２からのＲＧＢデータの読み出しが並列に行われるように各種の制御信号のレベルを切り替え、奇数番目のラインのＲＧＢデータの読み出し時には、１ライン目のＲＧＢデータの読み出しと同様に、読出期間の前半にはＲＡＭ５０，５２，５８及びデュアルポートＲＡＭ６２からのＲＧＢデータの読み出しが並列に行われ、読出期間の後半にはＲＡＭ５０，５２，６４及びデュアルポートＲＡＭ６０からのＲＧＢデータの読み出しが並列に行われるように各種の制御信号のレベルを切り替える。
以上説明したように、本第２実施形態では、１ライン分のＲＧＢデータのうち前半側１／２ライン分のＲＧＢデータを記憶するＲＡＭのみを二重化し(ＲＡＭ５０〜５６)、後半側１／２ライン分のＲＧＢデータを記憶するＲＡＭとして、各々１／８ライン分のＲＧＢデータを記憶可能な記憶容量を有するＲＡＭ５８，６４、デュアルポートＲＡＭ６０，６２を設けることで、４つのソースドライバ群の各々への１／４ライン分のＲＧＢデータの分配出力の並列化を実現しているので、上記機能を実現するためのＲＡＭの総記憶容量で１．５ライン分で済み、タイミングコントローラ１８の消費電力を低減することができる。また、第１実施形態と比較してデュアルポートＲＡＭの総記憶容量を１／２に削減することができ、タイミングコントローラ１８のチップサイズを更に小さくできるので、装置の一層の小型化・製造コストの一層の低減も実現することができる。
また、第２実施形態では、本発明に係る第２記憶手段を構成する複数のメモリとしてのＲＡＭ５８，６４、デュアルポートＲＡＭ６０，６２への駆動データの書込順序を毎周期切り替えているので、デュアルポートＲＡＭ６０やデュアルポートＲＡＭ６２に対して駆動データの読み出し及び書き込みが同時に行われている期間に、デュアルポートＲＡＭ６０やデュアルポートＲＡＭ６２からの読出アドレスが同デュアルポートＲＡＭへの書込アドレスに追い越されることを防止することができる。上記事項は請求項５記載の発明に対応している。なお、読出アドレスが書込アドレスに追い越されることを防止することは、上記のように書込順序を毎周期切り替える以外に、各周期における各メモリからの駆動データの読出速度を高速化し、各周期における読み出し期間の長さが所定値以下に短くする（これにより、デュアルポートＲＡＭに対して駆動データの読み出し及び書き込みが同時に行われている期間を短縮できる）ことによっても実現可能であり、また、上記の書込順序の毎周期切り替えと読出速度の高速化を併用してもよい。
なお、第２実施形態に係るタイミングコントローラ４８において、図８に示すように、２個の入力端子の一方がセレクタ７４の出力端子に、他方がセレクタ７６の出力端子に接続されたセレクタ８６と、２個の入力端子の一方がセレクタ８２の出力端子に、他方がセレクタ８４の出力端子に接続されたセレクタ８８を設けてもよい。これにより、図４に示すように表示装置本体１２のデータ線及びソースドライバ１４が４群に分けられている場合は、４つのソースドライバ群の各々への１／４ライン分のＲＧＢデータの分配出力を並列に行う一方、図１に示すように表示装置本体１２のデータ線及びソースドライバ１４が２群に分けられている場合は、２つのソースドライバ群への１／２ライン分のＲＧＢデータの分配出力を並列に行うように切り替えることが可能となる。
すなわち、表示装置本体１２のデータ線及びソースドライバ１４が４群に分けられている場合、制御部３６は、各種の制御信号を第２実施形態で説明したタイミング（図７に示すタイミング）で切り替えると共に、セレクタ８６がセレクタ７４から入力されたデータを常に出力し、セレクタ８８がセレクタ８４から入力されたデータを常に出力するように、セレクタ８６，８８に選択信号を入力する。これにより、図８に示すタイミングコントローラは、第２実施形態で説明した通り、４つのソースドライバ群の各々への１／４ライン分のＲＧＢデータの分配出力を並列に行うように動作する。
また、表示装置本体１２のデータ線及びソースドライバ１４が２群に分けられている場合は、制御部３６は、図９、１０にも示すように、奇数番目のラインのＲＧＢデータの書き込み時には、書込期間の先頭〜１／４の期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５０に書き込まれ、書込期間の１／４〜１／２の期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５２に書き込まれ、書込期間の１／２〜５／８の期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ５８に書き込まれ、書込期間の５／８〜３／４の期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６０に書き込まれ、書込期間の３／４〜７／８の期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６２に書き込まれ、書込期間の７／８〜末尾の期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ６４に書き込まれるように各種の制御信号のレベルを切り替える。また制御部３６は、偶数番目のラインのＲＧＢデータの書き込み時には、書込期間の先頭〜１／４の期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５４に書き込まれ、書込期間の１／４〜１／２の期間に入力される１／４ライン分のＲＧＢデータがＲＡＭ５６に書き込まれ、書込期間の１／２〜５／８の期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ５８に書き込まれ、書込期間の５／８〜３／４の期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６０に書き込まれ、書込期間の３／４〜７／８の期間に入力される１／８ライン分のＲＧＢデータがデュアルポートＲＡＭ６２に書き込まれ、書込期間の７／８〜末尾の期間に入力される１／８ライン分のＲＧＢデータがＲＡＭ６４に書き込まれるように各種の制御信号のレベルを切り替える。
また制御部３６は、奇数番目のラインのＲＧＢデータの読み出し時には、読出期間の先頭〜１／４の期間にはＲＡＭ５０，５８からのＲＧＢデータの読み出しが並列に行われ、読出期間の１／４〜１／２の期間にはＲＡＭ５０及びデュアルポートＲＡＭ６０からのＲＧＢデータの読み出しが並列に行われ、読出期間の１／２〜３／４の期間にはＲＡＭ５２及びデュアルポートＲＡＭ６２からのＲＧＢデータの読み出しが並列に行われ、読出期間の３／４〜末尾の期間にはＲＡＭ５２，６４からのＲＧＢデータの読み出しが並列に行われるように各種の制御信号のレベルを切り替える。更に制御部３６は、偶数番目のラインのＲＧＢデータの読み出し時には、読出期間の先頭〜１／４の期間にはＲＡＭ５４，５８からのＲＧＢデータの読み出しが並列に行われ、読出期間の１／４〜１／２の期間にはＲＡＭ５４及びデュアルポートＲＡＭ６０からのＲＧＢデータの読み出しが並列に行われ、読出期間の１／２〜３／４の期間にはＲＡＭ５６及びデュアルポートＲＡＭ６２からのＲＧＢデータの読み出しが並列に行われ、読出期間の３／４〜末尾の期間にはＲＡＭ５６，６４からのＲＧＢデータの読み出しが並列に行われるように各種の制御信号のレベルを切り替える。
なお、セレクタ８６、８８については、データ線及びソースドライバ１４が２群に分けられている場合の上記の読み出し動作では、常に、セレクタ７４，７６の何れか一方、セレクタ８２，８４の何れか一方からしかデータが出力されないので、入力されたデータがそのまま出力されるようにセレクタ８６、８８を切り替えればよい。制御部３６が上記のように動作することで、図９におけるアドレスの変化が図３と同一でることからも明らかなように図８に示すタイミングコントローラは、２つのソースドライバ群の各々への１／２ライン分のＲＧＢデータの分配出力を並列に行うように動作することになる。
従って、第２実施形態に係るタイミングコントローラ４８にセレクタ８６，８８を追加して図８に示すように構成することで、２つのソースドライバ群の各々へ１／２ライン分のＲＧＢデータの分配出力を並列に行うことと、４つのソースドライバ群の各々への１／４ライン分のＲＧＢデータの分配出力を並列に行うことを切り替えることが可能となる。なお、図８における制御部３６は、セレクタ６６〜８８と共に請求項７に記載の書込手段及び読出出力手段に各々対応している。
また、上記ではデータ線及びソースドライバの分割数を２又は４とし、１ライン分のＲＧＢデータのうち前半側１／２ライン分のＲＧＢデータを記憶するＲＡＭのみを二重化し（一対の第１記憶手段）、後半側１／２ライン分のＲＧＢデータを記憶するＲＡＭ（第２記憶手段）として、デュアルポートＲＡＭのみ、又はデュアルポートＲＡＭとＲＡＭを設けた態様を説明したが、データ線及びソースドライバの分割数や一対の第１記憶手段及び第２記憶手段の記憶容量は上記に限られるものではなく、例えばデータ線及びソースドライバの分割数(ｋ)を５とし、一対の第１記憶手段の記憶容量を３／５ライン分(ｉ＝３)、第２記憶手段の記憶容量を２／５ライン分(ｊ＝２)とする等、本発明に支障の無い範囲内で構成は適宜変更可能であることは言うまでもない。
第１実施形態に係る表示装置の概略構成を示すブロック図である。 第１実施形態に係るタイミングコントローラの主要部の構成を示すブロック図である。 図２のタイミングコントローラの各ＲＡＭに対するデータの書き込み及び読み出しのタイミング、各種制御信号の波形を各々示すタイミングチャートである。 第２実施形態に係る表示装置の概略構成を示すブロック図である。 第２実施形態に係るタイミングコントローラの主要部の構成を示すブロック図である。 図５のタイミングコントローラの各ＲＡＭに対するデータの書き込み及び読み出しのタイミングを示すタイミングチャートである。 図５のタイミングコントローラにおける各種制御信号の波形を各々示すタイミングチャートである。 第２実施形態に係るタイミングコントローラの主要部の他の構成を示すブロック図である。 図８のタイミングコントローラによって実現される各ＲＡＭに対するデータの書き込み及び読み出しの他のタイミングを示すタイミングチャートである。 図９に示すタイミングを実現するための各種制御信号の波形を各々示すタイミングチャートである。 従来のタイミングコントローラの構成を示す概略ブロック図である。 図１１に示すタイミングコントローラの動作を説明するためのタイミングチャートである。
符号の説明
１０ 表示装置
１２ 表示装置本体
１４ ソースドライバ
１６ ゲートドライバ
１８ タイミングコントローラ
２０ グラフィックプロセッサ
３４，６０，６２ デュアルポートＲＡＭ
３６ 制御部
４８ タイミングコントローラ

Claims (8)

  1. 表示装置に設けられたデータ線をｋ個（但しｋ≧２）のデータ線群に分割したときの個々のデータ線群に対応して各々設けられ対応するデータ線群の個々のデータ線を駆動するｋ個の駆動回路と各々接続されたデータ分配装置であって、
    ｉ個（但しｉ＜ｋ）の前記データ線群の駆動データを記憶可能な記憶容量を各々有する一対の第１記憶手段と、
    データの書き込み及び読み出しを同時に行うことが可能なデュアルポートメモリを含んで構成され、ｊ個（但しｊ＝ｋ−ｉ）の前記データ線群の駆動データを記憶可能な記憶容量を有する第２記憶手段と、
    各周期にデータ源から一定の順序で入力される前記表示装置の全データ線の駆動データのうち、前記データ源からの入力順で先頭からｉ個の前記データ線群分の駆動データを前記一対の第１記憶手段のうちの何れか一方に書き込んだ後に、残りの駆動データのうち、少なくともメモリへの書き込みを行っている期間に同一メモリに対して読み出しが行われる駆動データが、前記第２記憶手段の前記デュアルポートメモリに書き込まれるように、前記残りの駆動データを前記第２記憶手段に書き込むことを、各周期に駆動データを書き込む第１記憶手段を切り替えながら繰り返す書込手段と、
    前記書込手段による駆動データの書き込み完了後に、前記一対の第１記憶手段のうち最新の駆動データが書き込まれている第１記憶手段及び前記第２記憶手段から、前記ｋ個の駆動回路へ出力する駆動データを並列に読み出すと共に、並列に読み出した各駆動データを対応する前記ｋ個の駆動回路へ並列に出力する読出出力手段と、
    を備え、
    前記第２記憶手段の前記デュアルポートメモリに対して駆動データの読み出し及び書き込みが同時に行われている期間に、前記デュアルポートメモリからの読出アドレスが前記デュアルポートメモリへの書込アドレスに追い越されないように構成されていることを特徴とするデータ分配装置。
  2. 前記第２記憶手段はデュアルポートメモリのみから成り、
    前記書込手段は、前記残りの駆動データを全て前記第２記憶手段の前記デュアルポートメモリに書き込み、
    前記読出出力手段は、前記最新の駆動データが書き込まれている第１記憶手段からｉ個の駆動回路へ出力する駆動データを読み出す第１読出処理と、前記第２記憶手段のデュアルポートメモリからｊ個の駆動回路へ出力する駆動データを読み出す第２読出処理を並列に行うことで、前記ｋ個の駆動回路へ出力する駆動データを並列に読み出すことを特徴とする請求項１記載のデータ分配装置。
  3. 前記第２記憶手段は、前記デュアルポートメモリ及びメモリから成り、
    前記書込手段は、前記残りの駆動データのうち、少なくともメモリへの書き込みを行っている期間に同一メモリに対して読み出しが行われる駆動データが、前記第２記憶手段の前記デュアルポートメモリに書き込まれ、他の駆動データが前記第２記憶手段の前記メモリに書き込まれるように、前記残りの駆動データを前記第２記憶手段のデュアルポートメモリ及びメモリに分けて書き込み、
    前記読出出力手段は、前記最新の駆動データが書き込まれている第１記憶手段からｉ個の駆動回路へ出力する駆動データを読み出す第１読出処理と、前記デュアルポートメモリ及びメモリから成る前記第２記憶手段よりｊ個の駆動回路へ出力する駆動データを読み出す第２読出処理を並列に行うことで、前記ｋ個の駆動回路へ出力する駆動データを並列に読み出すことを特徴とする請求項１記載のデータ分配装置。
  4. 前記駆動回路の数ｋ及びｉが一定でかつｉが２以上の場合、又は、前記駆動回路の数ｋの変更に伴ってｉの値が変化しかつその最大値が２以上の場合、前記一対の第１記憶手段の各々は、単一のデータ線群の全データ線の駆動データを記憶可能な記憶容量を各々有するｉ個又はｉの最大値と同数個のメモリに分割されており、
    前記書込手段は、前記データ源からの入力順で先頭からｉ個のデータ線群分の駆動データを、前記一対の第１記憶手段のうちの一方の第１記憶手段のｉ個又はｉの最大値と同数個のメモリに順に書き込み、
    前記読出出力手段は、ｉが２以上の場合に、前記第１読出処理として、前記最新の駆動データが書き込まれている第１記憶手段のｉ個又はｉの最大値と同数個のメモリをｉ個のメモリ群に分けたときの当該ｉ個のメモリ群の各々から１個ずつ駆動データを並列に読み出すことで、ｉ個の駆動回路へ出力する駆動データを前記第１記憶手段から並列に読み出すことを特徴とする請求項２又は請求項３記載のデータ分配装置。
  5. 前記第２記憶手段の前記デュアルポートメモリに対して駆動データの読み出し及び書き込みが同時に行われている期間に、前記デュアルポートメモリからの読出アドレスが前記デュアルポートメモリへの書込アドレスに追い越されないように、前記書込手段が、前記第２記憶手段を構成しかつ前記デュアルポートメモリを含む複数のメモリへの駆動データの書込順序を毎周期切り替えることを特徴とする請求項１〜請求項４の何れか１項記載のデータ分配装置。
  6. 前記第２記憶手段の前記デュアルポートメモリに対して駆動データの読み出し及び書き込みが同時に行われている期間に、前記デュアルポートメモリからの読出アドレスが前記デュアルポートメモリへの書込アドレスに追い越されないように、前記読出出力手段が、各周期における駆動データの読み出し期間の長さが所定値以下となるように予め設定された読出速度で駆動データの読み出しを行うことを特徴とする請求項１〜請求項４の何れか１項記載のデータ分配装置。
  7. 前記駆動回路の数ｋが２又は４の場合、
    前記一対の第１記憶手段の各々は、前記表示装置に設けられたデータ線の総数の１／４のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のメモリで構成され、
    前記第２記憶手段は、前記データ線の総数の１／８のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のデュアルポートメモリと、前記データ線の総数の１／８のデータ線の駆動データを記憶可能な記憶容量を各々有する２個のメモリで構成され、
    前記書込手段は、前記データ源からの入力順で先頭から前記データ線の総数の１／２のデータ線分の駆動データを前記一対の第１記憶手段のうちの一方の第１記憶手段の前記２個のメモリに順に書き込んだ後に、次の１／８のデータ線分の駆動データを前記第２記憶手段の２個のメモリの一方に書き込み、次の１／８のデータ線分の駆動データを前記第２記憶手段の２個のデュアルポートメモリの一方に書き込み、次の１／８のデータ線分の駆動データを前記第２記憶手段の２個のデュアルポートメモリの他方に書き込み、最後の１／８のデータ線分の駆動データを前記第２記憶手段の２個のメモリの他方に書き込み、
    前記読出出力手段は、前記駆動回路の数ｋ＝２の場合は、前記第１読出処理として、前記最新の駆動データが書き込まれている第１記憶手段の２個のメモリから１個の駆動回路へ出力する駆動データを順次読み出すと共に、当該第１読出処理と並列に、前記第２読出処理として、１個の駆動回路へ出力する駆動データを、前記第２記憶手段の２個のメモリの一方、前記第２記憶手段の２個のデュアルポートメモリの一方、前記第２記憶手段の２個のデュアルポートメモリの他方、及び、前記第２記憶手段の２個のメモリの他方から順次読み出す処理を行い、前記駆動回路の数ｋ＝４の場合は、前記第１読出処理として、前記最新の駆動データが書き込まれている第１記憶手段の２個のメモリの各々から２個の駆動回路へ出力する駆動データを各々読み出すと共に、当該第１読出処理と並列に、前記第２読出処理として、１個の駆動回路へ出力する駆動データを、前記第２記憶手段の２個のメモリの一方及び前記第２記憶手段の２個のデュアルポートメモリの一方から順次読み出す処理と、１個の駆動回路へ出力する駆動データを、前記第２記憶手段の２個のデュアルポートメモリの他方及び前記第２記憶手段の２個のメモリの他方から順次読み出す処理を各々行うことを特徴とする請求項３記載のデータ分配装置。
  8. 表示装置に設けられたデータ線をｋ個（但しｋ≧２）のデータ線群に分割したときの個々のデータ線群に対応して各々設けられ対応するデータ線群の個々のデータ線を駆動するｋ個の駆動回路に対し、各周期にデータ源から一定の順序で入力される前記表示装置の全データ線の駆動データを分配するにあたり、
    各周期にデータ源から一定の順序で入力される前記表示装置の全データ線の駆動データのうち、前記データ源からの入力順で先頭からｉ個のデータ線群分の駆動データを、ｉ個（但しｉ＜ｋ）のデータ線群の駆動データを記憶可能な記憶容量を各々有する一対の第１記憶手段のうちの何れか一方に書き込んだ後に、残りの駆動データのうち、少なくともメモリへの書き込みを行っている期間に同一メモリに対して読み出しが行われる駆動データが、データの書き込み及び読み出しを同時に行うことが可能なデュアルポートメモリを含んで構成され、ｊ個（但しｊ＝ｋ−ｉ）のデータ線群の駆動データを記憶可能な記憶容量を有する第２記憶手段の前記デュアルポートメモリに書き込まれるように、前記残りの駆動データを前記第２記憶手段に書き込むことを、各周期に駆動データを書き込む第１記憶手段を切り替えながら繰り返すと共に、
    駆動データの書き込み完了後に、前記一対の第１記憶手段のうち最新の駆動データが書き込まれている第１記憶手段及び前記第２記憶手段から、前記ｋ個の駆動回路へ出力する駆動データを並列に読み出すと共に、並列に読み出した各駆動データを対応する前記ｋ個の駆動回路へ並列に出力することを特徴とするデータ分配方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5681657B2 (ja) * 2012-02-27 2015-03-11 双葉電子工業株式会社 表示装置、表示装置の駆動回路、および表示装置の駆動方法
CN103617787B (zh) * 2013-12-04 2015-08-12 中航华东光电有限公司 一种提高lcd显示模块画面刷新频率的装置及方法
US9059723B1 (en) * 2014-08-22 2015-06-16 Applied Micro Circuits Corporation Data dependent jitter reduction of switch driver signals in high speed current steering digital-to-analog converters
CN105609068B (zh) * 2016-01-04 2017-11-07 京东方科技集团股份有限公司 一种时序控制器、源极驱动ic以及源极驱动方法
WO2018105257A1 (ja) * 2016-12-05 2018-06-14 日立オートモティブシステムズ株式会社 制御装置
US10102892B1 (en) * 2017-06-01 2018-10-16 Intel Corporation RAM-based shift register with embedded addressing
JP2019020447A (ja) * 2017-07-11 2019-02-07 株式会社ジャパンディスプレイ 表示装置の駆動方法及び表示装置
CN108873513B (zh) * 2018-06-07 2021-12-14 昆山龙腾光电股份有限公司 阵列基板、液晶显示面板及其驱动方法
JP7379194B2 (ja) 2020-02-05 2023-11-14 ラピスセミコンダクタ株式会社 表示装置及びソースドライバ

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05232898A (ja) * 1992-02-21 1993-09-10 Nec Corp 画像信号処理回路
JP3545908B2 (ja) * 1997-06-25 2004-07-21 株式会社リコー データ処理装置
JP4006482B2 (ja) * 1997-09-10 2007-11-14 ティーピーオー ホンコン ホールディング リミテッド モニタ装置のマルチシンク回路
JP3728250B2 (ja) * 2001-01-26 2005-12-21 キヤノン株式会社 画像表示装置
JP4749687B2 (ja) * 2004-07-30 2011-08-17 シャープ株式会社 表示装置

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