CN101350186A - 数据分配装置和方法 - Google Patents

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Abstract

本发明提供一种数据分配装置和方法，目的是降低并行地向多个驱动电路分配输出从数据源输入显示装置的驱动数据时的功率消耗。在并行地分别向驱动显示装置的数据线的2组源极驱动器输入在各周期内从数据源输入的显示装置的1行RGB数据的1/2行时，预先设置分别具有1/2行的存储容量的一对RAM、和具有1/2行的存储容量的双口RAM，在各周期内，一边对写入数据的RAM进行切换，一边反复地进行下述处理，即，在将所输入的RGB数据中的开头侧的1/2行数据写入一对RAM之一后，将剩余的RGB数据写入双口RAM，并且在完成了RGB数据的写入后，并行地从一对RAM中的写有最新数据的RAM和双口RAM中读出RGB数据，并且并行地输出给2组源极驱动器。

Description

数据分配装置和方法
技术领域
本发明涉及数据分配装置和方法，特别涉及将从数据源输入的显示装置的全部数据线的驱动数据并行输出到多个驱动显示装置的各个数据线的驱动电路的数据分配装置、和可应用在该数据分配装置中的数据分配方法。
背景技术
在分别沿X方向设有多条数据线、沿Y方向设有多条栅极线的显示装置(例如TFT(Thin Film Transistor：薄膜晶体管)-LCD(LiquidCrystal Display：液晶显示器)等)中，设有由半导体集成电路构成并控制显示装置的驱动的时序控制器。通过对这种时序控制器进行下述处理来控制显示装置的驱动，即，在水平同步信号的各个周期内，从图形处理器等数据源输入由与同一栅极线对应的像素构成的1行RGB数据和同步信号，在水平同步信号的各个周期内，时序控制器将从数据源输入的RGB数据依次保存在行存储器等中，并将在上一个周期内输入并保存在行存储器等中的1行RGB数据连同控制信号，依次提供给对各个数据线进行驱动的源极驱动器，并将控制信号提供给对各个栅极线进行驱动的栅极驱动器。
另外，在如HDTV(1920×1080像素)规格等那样显示装置的像素数多的情况下，为了降低时序控制器与源极驱动器之间的数据转送速率，例如采用下述的结构等：将设在显示装置中的数据线划分为2组，分别设置对一组数据线组(例如配置在显示装置的左侧的数据线组)进行驱动的源极驱动器、和对另一组数据线组(例如配置在显示装置右侧的数据线组)进行驱动的源极驱动器，时序控制器并行地向驱动配置在左侧的数据线组的源极驱动器提供左侧RGB数据、向驱动配置在右侧的数据线组的源极驱动器提供右侧RGB数据。
即，如图11所示，时序控制器为了并行地向存储器写入从数据源输入的RGB数据、和从存储器读出RGB数据(向源极驱动器提供RGB数据)，作为用于保存RGB数据的行存储器而设有2个具有可保存1行RGB数据的存储容量(1行(例如1～1920)的地址空间)的行存储器(行存储器0/1)，为了并行地从存储器读出左侧RGB数据并提供给源极驱动器、和从存储器读出右侧RGB数据并提供给源极驱动器，而分别用2个RAM(RAM0、1和RAM2、3)来构成各个行存储器。
图12表示图11所示的时序控制器的动作。从数据源输入的一行图像数据，由开头的同步信号和跟在其后的RGB数据构成。在输入第1行图像数据的周期内，行存储器0的写入地址从“1”变化到“1920”，并将第1行RGB数据依次写入行存储器0的RAM0、RAM1中。另外，在完成了将第1行RGB数据写入行存储器0的RAM0、RAM1的处理后，从行存储器0读出1行RGB数据。即，将相对于RAM0读出地址从“1”变化到“960”、且从RAM0读出的RGB数据作为左侧RGB数据，依次输出到对左侧数据线组进行驱动的源极驱动器，并且与输出该左侧RGB数据并行地，将相对于RAM1读出地址从“961”变化到“1920”、且从RAM1读出的RGB数据作为右侧RGB数据，依次输出到对右侧数据线组进行驱动的源极驱动器。另外，在从行存储器0的RGB数据的读出开始后、从数据源输入第2行图像数据的下一周期到来时，行存储器1的写入地址从“1”变化到“1920”，并依次将第2行RGB数据写入行存储器1的RAM2、RAM3中。通过像这样地在行存储器0和1之间交替切换写入/读出RGB数据的存储器，并行地向多个源极驱动器分配并输出从数据源连续输入的RGB数据。
另外，作为与上述相关的技术，在专利文献1中，公开了下述技术，即，在一个行存储器的中，保存前一水平行的外部映像数据，在另一行存储器中保存当前水平行的外部映像数据，对存储在两个行存储器的同一地址中的外部映像数据，按位进行异或运算，将运算结果的反转信号以及表示负极性的信号、和表示运算结果本身的信号以及表示正极性的信号中，相比前次的内部映像数据发生变化的位数少的一个作为本次的内部映像数据来发送，可降低在显示下述图像时的功率消耗和EMI辐射强度，该图像的多个行中反复出现在同一行中像素的显示状态频繁变化的图形。
专利文献1：日本特开2003-195821号公报
但是，当以下述方式构成时序控制器时，即，当将显示装置的数据线划分为多个数据线组、分别设置与各个数据线组对应的多个源极驱动器、并行地向多个源极驱动器输出数据(例如输出左侧RGB数据和右侧RGB数据)时，如上述那样，由于需要设置2组用于保存RGB数据的行存储器并进行二重化，所以存在时序控制器的功率消耗大幅增加的问题。另外，随着对行存储器进行二重化，还有导致时序控制器的芯片尺寸增大的问题。
发明内容
本发明就是鉴于上述的实际情况而做出的，其目的是，提供一种数据分配装置以及数据分配方法，该数据分配装置及数据分配方法能够减少并行地向多个驱动电路输入从数据源输入的对显示装置进行驱动的驱动数据时的功率消耗。
为了达到上述的目的，本发明之1是一种数据分配装置，其分别与k个驱动电路连接，该k个驱动电路分别对应于将显示装置中的数据线划分为k个(其中k≥2)数据组时的各个数据组而设置、并对对应的数据线组的各个数据线进行驱动，其特征在于，具有：一对第1存储单元，其分别具有可保存i个(其中i＜k)上述数据线组的驱动数据的存储容量；第2存储单元，其构成为包括可同时进行数据的写入和读出的双口存储器，并具有可保存j个(其中j＝k-i)上述数据线组的驱动数据的存储容量；写入单元，其在各个周期内，一边对写入驱动数据的第1存储单元进行切换，一边反复进行下述处理，即，将在各个周期内以一定的顺序从数据源输入的上述显示装置的全部数据线的驱动数据中的、从来自上述数据源的输入顺序中的开头到i个上述数据线组的驱动数据，写入上述一对第1存储单元中的任意一个，之后，以至少将剩余的驱动数据中的、在向存储器写入的期间内针对同一存储器读出的驱动数据，写入上述第2存储单元的上述双口存储器的方式，将上述剩余的驱动数据写入上述第2存储单元；和读出输出单元，其在上述写入单元完成了驱动数据的写入后，并行地从上述一对第1存储单元中的写有最新驱动数据的第1存储单元和上述第2存储单元中，读出向上述k个驱动电路输出的驱动数据，并且，将并行读出的各个驱动数据并行输出给对应的上述k个驱动电路，并且构成为：在同时对上述第2存储单元的上述双口存储器进行驱动数据的读出和写入的期间内，向上述双口存储器写入的地址不超越从上述双口存储器读出的地址。
在技术方案1记载的发明中，分别设有k个驱动电路，该k个驱动电路与将设在显示装置中的数据线划分为k个(其中k≥2)数据组时的各个数据组对应，该k个驱动电路具有对所对应的数据线组的各个数据线进行驱动的功能。技术方案1记载的发明中的数据分配装置分别与k个驱动电路连接，在各个周期内，以一定的顺序从数据源输入显示装置的全部数据线的驱动数据。在这里，当将各个周期内从数据源输入的驱动数据写入存储单元、并且在写入结束后依次从存储单元读出驱动数据并并行地输出给k个驱动电路时，向存储单元写入驱动数据的速度(写入地址的变化速度)是从存储单元读出驱动数据的速度(读出地址的变化速度)的k倍(例如，在图12中，k＝2，写入地址的变化斜率是读出地址的变化斜率的2倍)。
因此，在向存储单元写入驱动数据时，关于显示装置的全部数据线的驱动数据中的早期写入存储单元中的驱动数据组(例如，在图12中是相当于地址“1”～“960”的驱动数据组)，由于在读出某行的驱动数据的中途，下一行驱动数据的写入地址超越该行驱动数据的读出地址(例如，在图12中，观察输入第2行数据的周期，在从行存储器0的RAM0读出的地址到达“960”之前，对行1的写入地址超越了“960”)，所以，作为保存上述驱动数据组的存储单元(例如，图12中的行存储器0的RAM0和行存储器1的RAM2)，即使使用可同时写入和读出数据的单一的存储单元，由于在读出的中途写入地址超越了读出地址，所以驱动数据在读出之前被改写，因此，保存上述驱动数据组的存储单元，必须采用二重化结构。
另一方面，关于显示装置的全部数据线的驱动数据中的晚些写入存储单元的驱动数据组(例如，在图12的例中，相当于地址“961”～“1920”的驱动数据组)，由于在读出某行驱动数据的中途，下一行驱动数据的写入地址不会超越该行驱动数据的读出地址(例如，在图12中，观察输入第2行数据的周期，在从行存储器0的RAM1读出的地址到达了“1920”之后，向行1写入的地址才到达“1920”)，所以，作为保存上述驱动数据的存储单元(例如，图12中的行存储器0的RAM1和行存储器1的RAM3)，可以使用能够同时进行数据的写入和读出的单一存储单元，在这种情况下，也不会发生在读出的中途写入地址超越读出地址(驱动数据在读出之前被改写)的情况。
根据上述说明，在技术方案1所记载的发明中，设置有：分别具有可保存i个(其中i＜k)上述数据线组的驱动数据的存储容量的一对第1存储单元；和构成为包括可同时写入和读出数据的双口存储器、并具有可保存j个(j＝k-i)上述数据线组的驱动数据的存储容量的第2存储单元。另外，作为第1存储单元，使用普通的存储器(例如RAM)即可。另外，作为第2存储单元，虽然可以例如像技术方案2所记载的那样仅由双口存储器构成，但如果将第2存储单元划分为多个存储器、向各个存储器写入互不相同的数据线的驱动数据，则将分别对第2存储单元读出和写入驱动数据的期间，划分为对不同的存储器进行驱动数据的读出和写入的期间、和对同一存储器驱动数据的读出和写入的期间，由于对多个存储器中的一部分的存储器不同时读出和写入驱动数据，所以可以使用普通的存储器(RAM)作为该一部分存储器。因此，第2存储单元例如也可以如技术方案3所记载的那样，由双口存储器和存储器构成。
而且，在技术方案1所记载的发明中，写入单元，在各个周期内一边对写入驱动数据的第1存储单元进行切换，一边反复地进行下述处理，即，将各个周期内以一定的顺序从数据源输入的显示装置的全部数据线的驱动数据中的、从来自数据源的顺序中的开头到i个数据线组的驱动数据，写入一对第1存储单元中的任意一个中，之后，以至少将剩余的驱动数据中的、在向存储器写入的期间内针对同一存储器而读出的驱动数据，写入第2存储单元的双口存储器的方式，将剩余的驱动数据写入第2存储单元。另外，读出输出单元在写入单元完成了驱动数据的写入后，从一对第1存储单元中的写有最新驱动数据的第1存储单元和第2存储单元中，并行地读出输出给k个驱动电路的驱动数据，并且，将并行读出的各个驱动数据并行地输出给对应的k个驱动电路。另外，在本发明的技术方案1中构成为：在同时对第2存储单元的双口存储器进行驱动数据的读出和写入的期间内，向双口存储器写入的地址不超越从双口存储器读出的地址。
由此，技术方案1所记载的发明中，虽然对保存各周期内按照一定的顺序输入的显示装置的全部数据线的驱动数据中的、从来自数据源的顺序中的开头到i个数据线组的驱动数据的存储单元(第1存储单元)进行二重化(设置一对第一存储单元)，但由于使用构成为包括双口存储器的第2存储单元作为写入剩余的驱动数据(j个数据线组的驱动数据)的存储单元，并以至少将在向存储器写入的期间内针对同一存储器而读出的驱动数据写入第2存储单元的双口存储器的方式，将剩余的驱动数据写入第2存储单元，所以，不需要对第2存储单元进行二重化，通过只设置1个第2存储单元，可降低并行地向多个(k个)驱动电路分配输出从数据源输入的显示装置的驱动数据时的功率消耗。
另外，虽然构成第2存储单元的一部分或全部的双口存储器，与相同容量的普通的存储器相比，双口部分的面积增大了，但在技术方案1所记载的发明中不需要对第2存储器进行二重化，而且随着双口存储器的存储容量的增加，双口部分的面积在双口存储器的面积中所占的比例也下降。因此，在技术方案1所记载的发明中，只要是将第2存储单元的存储容量设定为规定容量以上(例如，将第2存储单元设定为可保存数据线总数的1/2的数据线的驱动数据的存储容量)的方式，由于不对第2存储单元进行二重化而减少的面积，大大超越双口部分的面积增大的部分，第2存储单元无论仅由双口存储器构成，还是由双口存储器和存储器构成等，都可获得可实现芯片尺寸的小型化的效果。
另外，在技术方案1所记载的发明中，在第2存储单元仅由双口存储器构成时，例如像技术方案2所记载的发明那样，可以构成为：写入单元将剩余的驱动数据全部写入第2存储单元的上述双口存储器，读出输出单元通过并行地进行下述两个处理，来并行地读出输出到k个驱动电路的驱动数据，上述两个处理是指：第1读出处理，即从写有最新驱动数据的第1存储单元读出输出到i个驱动电路的驱动数据；和第2读出处理，即从第2存储单元的双口存储器读出输出到j个驱动电路的驱动数据。
例如，作为技术方案2所记载的发明的一个方式，在驱动电路的数量(数据线组的数量)k＝2时，i＝j＝1，一对第1存储单元分别具有可保存设在显示装置中的数据线总数的1/2的数据线的驱动数据的存储容量，第2存储单元仅由具有可保存数据线总数1/2的数据线的驱动数据的存储容量的双口存储器构成。而且，由写入单元将各个周期内以一定的顺序从数据源输入的显示装置的全部数据线的驱动数据中的、从来自数据源的输入顺序中的开头开始的1个数据线组的驱动数据(数据线总数1/2的数据线的驱动数据)写入一对第1存储单元中的一个存储单元中，然后，将剩余的驱动数据(数据线总数的1/2数据线的驱动数据)写入第2存储单元的双口存储器。另外，通过由读出输出单元并行地进行下述两个处理而并行地读出输出到2个驱动电路的驱动数据，该两个处理是指：第1读出处理，即从写有最新驱动数据的第1存储单元读出输出到1个驱动电路驱动数据；和第2读出处理，即从第2存储单元的双口存储器读出输出到1个驱动电路的驱动数据。在这种方式中，由于第2存储单元的存储容量为最大(可保存显示装置中所设置的数据线总数的1/2的数据线的驱动数据的存储容量)，所以也可以如上述那样获得实现芯片尺寸的小型化的效果。
另外，在技术方案1所记载的发明中，在第2存储单元由双口存储器和存储器构成时，例如像技术方案3所记载的发明的那样，可以构成为：写入单元以至少将剩余的驱动数据中的在向存储器写入的期间内针对同一存储器而读出的驱动数据写入第2存储单元的双口存储器、而将其他驱动数据写入第2存储单元的存储器的方式，将剩余的驱动数据分开写入第2存储单元的双口存储器和存储器，读出输出单元通过并行地进行下述两个处理，来并行地读出向k个驱动电路输出的驱动数据，该两个处理是指：第1读出处理，即从写有最新驱动数据的第1存储单元读出向i个驱动电路输出的驱动数据；和第2读出处理，即从由双口存储器和存储器构成的第2存储单元读出向j个驱动电路输出的驱动数据。
另外，在技术方案2和技术方案3所记载的发明中，在驱动电路的数量k和i一定、且i大于等于2时，读出输出单元需要并行地从第1存储单元读出2个以上的驱动数据。此外，本发明通过与驱动电路数量(数据线组数量)k不同的显示装置连接，在驱动电路的数量k可能发生变更、但随着驱动电路数量k的变更i值也变化且i最大值大于等于2的情况下，只要i大于等于2，则读出输出单元就需要从第1存储单元并行地读出2个以上的驱动数据。
考虑到这一点，在技术方案2和技术方案3所记载的发明中，在驱动电路的数量k和i一定、且i大于等于2的情况下，或随着驱动电路数量k的变更，i值变化且其最大值大于等于2的情况下，优选的方式是下述构成，即，例如如技术方案4所记载的那样，分别将一对第1存储单元划分为分别具有可保存单一数据线组的全部数据线的驱动数据的存储容量的i个或与i的最大值相同数量的存储器，写入单元依次将从来自上述数据源的输入顺序中的开头到i个数据线组的驱动数据，写入上述一对第1存储单元之一的第1存储单元的i个、或与i的最大值相同数量的存储器中，读出输出单元在i大于等于2的情况下，作为第1读出处理，通过并行地分别从将写有上述最新驱动数据的第1存储单元的i个或与i的最大值相同数量的存储器划分为i个存储器组时的该i个存储器组逐一读出驱动数据，来并行地从第1存储单元读出向i个驱动电路输出的驱动数据。由此，可以从第1存储单元并行读出i个(2个以上)驱动数据。
另外，在技术方案1～4的任意一个发明中，通过下述构成来实现在对第2存储单元的双口存储器同时进行驱动数据的读出和写入的期间内，向双口存储器写入的地址不会超越从双口存储器读出的地址的处理：例如技术方案5所记载的那样，以在每个周期内对向构成第2存储单元、且包括双口存储器的多个存储器切换写入驱动数据的顺序的方式构成写入单元；或者，例如技术方案6所记载的那样，以各个周期中的驱动数据的读出期间的长度在规定值以下的方式预先设定读出速度，以该读出速度来读出驱动数据。由此，可以避免由于向双口存储器写入的地址超越从双口存储器读出的地址，而导致写入双口存储器中的驱动数据在读出之前被改写的情况。
另外，作为技术方案3所记载的发明的一个方式，在驱动电路的数量k为2或4的情况下，例如像技术方案7所记载的那样，一对第1存储单元的每一个，分别利用跟别具有可保存设在显示装置中的数据线总数的1/4的数据线的驱动数据的存储容量的2个存储器来构成，第2存储单元由分别具有可保存上述数据线的总数的1/8的数据线的驱动数据的存储容量的2个双口存储器、和各自具有可保存数据线的总数的1/8的数据线的驱动数据的存储容量的2个存储器构成，写入单元，依次将从来自数据源的输入顺序中的开头到上述数据线的总数1/2数据线的驱动数据，写入一对第1存储单元之一的第1存储单元的2个存储器中，然后，将接下来的1/8数据线的驱动数据写入第2存储单元的2个存储器的一个中，将再接下来的1/8数据线的驱动数据写入第2存储单元的2个双口存储器的一个中，将再次之的1/8数据线的驱动数据写入第2存储单元的2个双口存储器的另一个中，将最后的1/8数据线的驱动数据写入第2存储单元的2个存储器的另一个中，读出输出单元，在驱动电路的数量k＝2的情况下，作为第1读出处理，从写有最新驱动数据的第1存储单元的2个存储器中依次读出向1个驱动电路输出的驱动数据，并且作为第2读出处理，与该第1读出处理并行地进行下述处理，即，依次从第2存储单元的2个存储器的一个、第2存储单元的2个双口存储器的一个、第2存储单元的2个双口存储器的另一个、和第2存储单元的2个存储器的另一个读出向1个驱动电路输出的驱动数据。在驱动电路的数量k＝4的情况下，作为第1读出处理，分别从写有最新驱动数据的第1存储单元的2个存储器，依次读出向2个驱动电路输出的驱动数据，并且，作为第2读出处理，与该第1读出处理并行地进行下述处理，即：分别从第2存储单元的2个存储器的一个和第2存储单元的2个双口存储器的一个依次读出向1个驱动电路输出的驱动数据的处理；以及，从第2存储单元的2个双口存储器的另一个和第2存储单元的2个存储器的另一个依次读出向1个驱动电路输出的驱动数据的处理。
在上述的方式中，由于不需要对第1存储单元和第2存储单元的结构进行变更，即可实现在驱动电路的数量k为2时并行地向2个驱动电路输出驱动数据的处理，和在驱动电路数量为4时并行地向4个驱动电路输出驱动数据的处理，所以可提高本发明的数据分配装置的通用性。另外，由于在上述的方式中，第2存储单元的存储容量最大(可保存设在显示装置中的数据线总数1/2的数据线的驱动数据的存储容量)，所以如上述那样，可获得可以实现芯片尺寸的小型化的效果。
技术方案8所记载的发明中的数据分配方法，由于具有下述特征，所以能和技术方案1所记载的发明同样地降低并行地向多个驱动电路分配输出从数据源输入的显示装置的驱动数据时的功率消耗，上述特征为：设有k个驱动电路，该k个驱动电路分别与将设在显示装置中的数据线划分为k个(其中k≥2)数据组时的各个数据组对应，并对对应的数据线组的各个数据线进行驱动，当向该k个驱动电路分配各个周期中按照一个的顺序从数据源输入的上述显示装置的全部数据线的驱动数据时，在各周期内，一边对写入驱动数据的第1存储单元进行切换，一边反复进行下述处理，即，将各个周期内以一定的顺序从数据源输入的上述显示装置的全部数据线的驱动数据中的、从来自上述数据源的输入输入顺序中的开头到i个上述数据线组的驱动数据，写入分别具有可保存i个(其中i＜k)数据线组的驱动数据的存储容量的一对第1存储单元中的任意一个，之后，以至少将剩余的驱动数据中的、在向存储器写入的期间内针对同一存储器而读出的驱动数据，写入第2存储单元的双口存储器的方式，将上述剩余的驱动数据写入第2存储单元，上述第2存储单元构成为包括可同时进行数据的写入和读出的双口存储器，并具有可保存j个(其中j＝k-i)数据线组的驱动数据的存储容量，并且，在完成了驱动数据的写入后，并行地从上述一对第1存储单元中的写有最新驱动数据的第1存储单元和上述第2存储单元，读出向上述k个驱动电路输出的驱动数据，并且，将并行读出的各个驱动数据并行输出到对应的上述k个驱动电路。
如上所述，本发明，当向分别与设在显示装置中的k个(其中k≥2)数据组对应设置、并向所对应的数据线组提供驱动数据的k个驱动电路分配驱动数据时，在各周期内，一边对写入驱动数据的第1存储单元进行切换，一边反复进行下述处理，即，将各个周期内以一定的顺序从数据源输入的显示装置的全部数据线的驱动数据中的、从来自数据源的输入输入顺序中的开头到i个数据线组的驱动数据，写入分别具有可保存i个(其中i＜k)数据线组的驱动数据的存储容量的一对第1存储单元中的任意一个，之后，以至少将剩余的驱动数据中的、在向存储器写入的期间内针对同一存储器而从读出的驱动数据，写入第2存储单元的双口存储器的方式，将剩余的驱动数据写入第2存储单元，该第2存储单元构成为包括可同时进行数据的写入和读出的双口存储器、并具有可保存j个(其中j＝k-i)数据线组的驱动数据的存储容量，并且，在完成了驱动数据的写入后，并行地从一对第1存储单元中的写有最新驱动数据的第1存储单元和第2存储单元中，读出向k个驱动电路输出的驱动数据，并且，将并行读出的各个驱动数据并行输出到对应的k个驱动电路，因此，可以降低并行地向多个驱动电路分配从数据源输入的显示装置的驱动数据时的功率消耗。
附图说明
图1是表示第1实施方式中的显示装置的概略构成的框图。
图2是表示第1实施方式中的时序控制器的主要部分的构成的框图。
图3是分别表示向图2的时序控制器的各个RAM写入和读出数据的时序、以及各种控制信号的波形的时序图。
图4是表示第2实施方式中的显示装置的概略构成的框图。
图5是表示第2实施方式中的时序控制器的主要部分的构成的框图。
图6是分别表示向图5的时序控制器的各个RAM写入和读出数据的时序的时序图。
图7是分别表示图5的时序控制器中的各种控制信号的波形的时序图。
图8是表示第2实施方式中的时序控制器的主要部分的其他构成的框图。
图9是表示由图8的时序控制器实现的对各个RAM写入和读出数据的其他时序的时序图。
图10是表示用于实现图9所示的时序的各种控制信号波形的时序图。
图11是表示以往的时序控制器的结构的概略框图。
图12是用于说明图11所示的时序控制器的动作的时序图。
附图文字
10：显示装置，12：显示装置主体，14：源极驱动器，16：栅极驱动器，18：时序控制器，20：图形处理器，34、60、62：双口RAM，36：控制部，48：时序控制器
具体实施方式
下面，参照附图，对本发明的实施方式的一个例子进行详细说明。另外，以下例举不影响本发明的数值进行说明，但本发明不限于以下所记载的数值。
(第1实施方式)
图1中表示有本第1实施方式中的显示装置10。显示装置10是通过将外围电路与由TFT-LCD等构成的显示装置主体12连接而构成的。在显示装置主体12是TFT-LCD的情况下，虽然省略了图示，但显示装置主体12以下述方式构成，即，在隔着规定的间隔而相对配置的一对透明基板之间封入液晶，并分别在其中一个透明基板的相对面上的全面地形成电极，在另一个透明基板的相对面上，沿图1的X方向以一定的间隔配置并分别沿图1的Y方向延伸的多条(例如1920条)数据线、沿图1的Y方向以一定的间隔配置并分别沿图1的X方向延伸的多条(例如1080条)栅极线、以及分别配置在各个数据线与各个栅极线的交叉位置(像素位置)上的薄膜晶体管(TFT)以及电极，且各个TFT的源极与电极连接、栅极与栅极线连接、漏极与数据线连接。
另外，在本实施方式中，对设在显示装置主体12中的各个数据线，从位于图1中的显示装置主体12的左端侧的数据线开始依次赋予“1”～“1920”的地址。另外，显示装置主体12不限于TFT-LCD，例如，也可以是等离子显示器或有机EL显示器等其他公知的显示器。
在显示装置主体12中附加有多个源极驱动器14，显示装置主体12的各个数据线分别与多个源极驱动器14的任意一个连接。多个栅极驱动器16分别与时序控制器18连接，时序控制器18与图形处理器20连接。图形处理器20将表示要显示在显示装置主体12中的图像的图像数据保存在帧存储器等中，并以一定的周期向时序控制器18输出同步信号(水平同步信号和垂直同步信号)，并且在水平同步信号的各个周期内，按照数据线地址的升序，将所保存的图像数据中的沿图1的X方向的显示装置主体12的1行图像数据(表示要提供给显示装置主体12的各个数据线的数据电压的电平的RGB数据)，依次向时序控制器18输出(也参照图3)。后面将详细阐述，时序控制器18在将从图形处理器20输入的1行RGB数据暂时写入存储器之后，从存储器读出RGB数据，并向各个源极驱动器14输出。
另外，关于从时序控制器18向源极驱动器14输出RGB数据，虽然也可以和从图形处理器20向时序控制器18输出RGB数据同样地，按照数据线地址的升序依次输出1行RGB数据，但在本实施方式中，由于显示装置主体12的像素数(数据线等的条数)多，所以，为了降低从时序控制器18向源极驱动器14转送RGB数据的速率，而将设在显示装置主体12中的数据线划分成2组，即地址“1”～“960”的数据线组、和地址“961”～“1920”的数据线组(附加在图1所示的显示装置主体12中的1条虚线表示2组数据线组的划分位置)。将多条源极驱动器14，也划分为2组，即与地址“1”～“960”的数据线组连接的第1源极驱动器组和与地址从“961”～“1920”的数据线组连接的第2源极驱动器组。
而且，时序控制器18，后面将详细阐述，其并行地进行从存储器中读出地址“1”～“960”的数据线组的RGB数据(左侧RGB数据)并依次输出到第1源极驱动器组的处理、和从存储器中读出地址“961”～“1920”的数据线组的RGB数据(右侧RGB数据)并依次输出到第2源极驱动器组的处理。由此，从时序控制器18向源极驱动器14转送RGB数据的速率就下降到不进行上述并行处理时的1/2。另外，各个源极驱动器14在从时序控制器18输入了与本驱动器连接的数据线的RGB数据后，基于从时序控制器18输入的源极驱动器控制信号，在一定期间内，将所输入的RGB数据表示的电平的数据电压提供给对应的数据线。
这样，时序控制器18与本发明中的数据分配装置对应，显示装置主体12与技术方案1等中记载的显示装置对应，图形处理器20与数据源对应，第1源极驱动器组和第2源极驱动器组与k＝2个的驱动电路对应。
另外，在显示装置主体12中附加有多个栅极驱动器16，显示装置主体12的各个栅极线分别与多个栅极驱动器16的任意一个连接。多个栅极驱动器16分别与时序控制器18连接，并根据从时序控制器18输入的栅极驱动器控制信号，一边依次切换提供栅极信号的栅极线，一边反复进行在规定时间向显示装置主体12的多条栅极线中的任意一条栅极线提供栅极信号的处理。在对某个栅极线提供栅极信号时，与该栅极线连接的1行TFT全部导通，并将通过与导通的TFT连接的数据线而提供的数据电压，通过与导通的各个TFT连接的电极而施加在液晶上，从而与导通的各个TFT对应的各个像素位置上的液晶的透光率发生变化。由此，在显示装置主体12上显示出1行图像。而且，通过反复进行上述处理而在显示装置主体12中显示图像。
下面，参照图2，对时序控制器18(的主要部分)的结构进行说明。时序控制器18具有一对RAM(单口RAM)30、32，RAM30、32分别具有能够储存设在显示装置主体12中的数据线总数1/2的数据线的驱动数据的存储容量。RAM30、32与本发明中的一对第1存储单元对应(在本方式中设i＝1)。另外，时序控制器18具有双口RAM34，该双口RAM具有与RAM30、32相同的存储容量(即，可储存数据线总数1/2的数据线的驱动数据的存储容量)，且可同时进行数据的写入读出。双口RAM34与本发明中的第2存储单元(更具体的是技术方案2中所记载的第2存储单元)对应(在本方式中设j＝1)。RAM30、32和双口RAM34的数据输入端子与数据线连接，并分别通过该数据线来输入从图形处理器20输入的RGB数据。
另外，时序控制器18具有控制部36，该控制部36根据从图形处理器20输入的同步信号，生成并输出写入地址和读出地址，并且生成并输出各种控制信号(写入控制信号WEN0～2、读出控制信号REN0～2、和选择信号SEL)。RAM30、32、以及双口RAM34的各个写入激活输入端子和读出激活输入端子分别与控制部36连接，并分别将由控制部36生成并输出的各种控制信号中的写入控制信号WEN0输入到RAM30的写入激活输入端子，将读出控制信号REN0输入到RAM30的读出激活输入端子，将写入控制信号WEN1输入到RAM32的写入激活输入端子，将读出控制信号REN1输入到RAM32的读出激活输入端子，将写入控制信号WEN2输入到双口RAM34的写入激活输入端子，将读出控制信号REN2输入到双口RAM34的读出激活输入端子。控制部36连同后述的选择器38、40、42，与本发明中的写入单元和读出输出单元(具体而言是技术方案2所记载的写入单元和读出输出单元)对应。
另外，时序控制器18具有选择器38、40、42。选择器38、40各自的2个输入端子和选择信号输入端子都与控制部36连接，并分别将控制部36生成的写入地址输入选择器38、40的2个输入端子中的一个，分别将控制部36生成的读出地址被输入选择器38、40的2个输入端子中的另一个，分别将控制部36生成的选择信号SEL输入给选择器38、40、42的选择信号输入端子。另外，双口RAM34的写入地址输入端子和读出地址输入端子也和控制部36连接，也将控制部36生成的写入地址和读出地址输入双口RAM34。另外，选择器38的输出端子与RAM30的地址输入端子连接，选择器40的输出端子与RAM32的地址输入端子连接，分别将从选择器38输出的地址输入RAM30，将从选择器40输出的地址输入RAM32。
并且，选择器42的2个输入端子中一个与RAM30的输出端子连接，另一个RAM32的输出端子连接，并分别将从RAM30、32输出的数据输入选择器42。另外，选择器42的输出端子与第1源极驱动器组连接，作为左侧RGB数据而将从选择器42输出的数据输入第1源极驱动器组，另外，双口RAM34的输出端子与第2源极驱动器组连接，作为右侧RGB数据而将从双口RAM34输出的数据输入第2源极驱动器组。
下面，参照图3，作为本第1实施方式的作用，对本第1实施方式中的时序控制器18的动作进行说明。如图3所示，按照一定的周期从图形处理器20向时序控制器18输入同步信号(图3所示的“同步信号”是水平同步信号，但也输入垂直同步信号)，并且在水平同步信号的各个周期内的规定期间内(从输入同步信号的时刻经过第1规定时间后至输入下一个同步信号的时刻的第2规定期间前的期间：以下将该期间称为写入期间)，按照数据线地址的升序输入1行图像数据(RGB数据)。
由控制部36生成并输出的各种控制信号，初始情况是，写入控制信号WEN0～WEN2、读出控制信号REN0～REN2为L(低)电平，选择信号SEL为H(高)电平，控制部36在从输入同步信号开始经过第1规定时间后(图3的t1时刻)，将写入控制信号WEN0从L电平切换到H电平，并且生成并输出依次变化的写入地址，以便在前半写入期间内(图3的t1～t2的期间)，将依次输入的1行RGB数据中的前半侧1/2行的RGB数据，从单一的RAM的开头开始依次写入该RAM中。由此，在图3的t1～t2的期间内，只有RAM30为可写入状态，并且通过向RAM30输入由控制部36生成并输出的写入地址，在第1行RGB数据的前半写入期间内(图3的t1～t2的期间)，将从图形处理器20依次输入的第1行RGB数据中的前半侧1/2行RGB数据(地址“1”～“960”的数据线的RGB数据)，从RAM30的开头开始依次写入该RAM30中。
另外，控制部36在前半写入期间结束时(图3的t2时刻)，将写入控制信号WEN0从H电平切换到L电平，将写入控制信号WEN2从L电平切换到H电平，并且生成并输出依次变化的写入地址，以便在后半写入期间内(图3的t2～t3的期间)，将依次输入的1行RGB数据中的后半侧1/2行RGB数据，从单一的RAM的开头开始全部依次写入。由此，在图3的t2～t3的期间内，只有双口RAM34为可写入状态，并且通过向双口RAM34输入控制部36生成并输出的写入地址，在第1行RGB数据的后半写入期间内(图3的t2～t3的期间)，将从图形处理器20依次输入的第1行RGB数据中的后半侧1/2行RGB数据(地址“961”～“1920”的数据线的RGB数据)，从双口RAM34的开头起依次写入该双口RAM34中。
而且，在第1行RGB数据的写入期间结束、并且将从图形处理器20依次输入的第1行的RGB数据全部写入RAM30和双口RAM34中后(图3的t3时刻)，控制部36将写入控制信号WEN2从H电平切换成L电平，同时将选择信号SEL从H电平切换成L电平。
另外，控制部36在从第1行RGB数据的写入期间结束到经过第3规定时间(＜第2规定时间)时(图3的t4时刻)，分别将读出控制信号REN0、REN2从L电平切换成H电平，并且生成并输出依次变化的读出地址，以便从该时刻起，在与写入期间相同长度的期间内(以下将该期间称为读出期间，第1行的RGB数据的读出期间是图3的t4～t7的期间)，分别从各个RAM中读出1/2行RGB数据(在这种情况下，读出地址的变化速度是写入地址的变化速度的1/2)。由此，在图3的t4～t7的读出期间内，RAM30和双口RAM34为可读出的状态，并且，通过分别向RAM30和双口RAM34输入控制部36生成并输出的读出地址，并行地分别从RAM30中读出第1行的RGB数据中的前半侧1/2行的RGB数据(地址“1”～“960”的数据线的RGB数据)、从双口RAM34中读出第1行的RGB数据中的后半侧1/2行RGB数据(地址“961”～“1920”的数据线的RGB数据)，通过选择器42而将从RAM30读出的第1行前半侧1/2行RGB数据作为左侧RGB数据输出给第1源极驱动器组，将从双口RAM34读出的第1行的后半侧1/2行的RGB数据作为右侧RGB数据而输出给第2源极驱动器组。而且，在读出期间结束、并且从RAM30和双口RAM34读出了第1行全部的RGB数据后，控制部36分别将读出控制信号REN0、REN2从H电平切换成L电平。
另外，在从上述的读出期间的开始经过一定时间后，从图形处理器20输入下一个同步信号，并且在又经过第1规定时间后，在上述读出期间的中途，下一个写入期间(第2行的RGB数据写入期间：图3的t5～t8的期间)到来，开始从图形处理器20输入接下来的第2行的RGB数据。控制部36在下一个写入期间到来时，将写入控制信号WEN1从L电平切换到H电平，并且生成并输出依次变化的写入地址，以便在前半写入期间内(图3的t5～t6的期间)，将依次输入的前半侧1/2行的RGB数据写入单一的RAM。由此，在第2行RGB数据的前半写入期间内，只有RAM32为可写入状态，并且通过向RAM32输入控制部36生成并输出的写入地址，在第2行RGB数据的前半写入期间内，将从图形处理器20依次输入的第2行RGB数据中的前半侧1/2行的RGB数据，从RAM32的开头开始依次写入该RAM32。
另外，控制部36在前半写入期间结束时(图3的t6的时刻)，将写入控制信号WEN1从H电平切换到L电平，将写入控制信号WEN2从L电平切换到H电平，并且生成并输出依次变化的写入地址，以便在后半写入期间内(图3的t6～t8的期间)，从RAM开头起依次写入依次输入的后半侧1/2行的RGB数据。由此，在第2行RGB数据的后半写入期间内，只有双口RAM34为可写入状态，并且通过向双口RAM34输入控制部36生成并输出的写入地址，在第2行RGB数据的后半写入期间内，将从图形处理器20依次输入的第2行RGB数据中的后半侧1/2行的RGB数据，从双口RAM34的开头开始依次写入该双口RAM34中。
这里，虽然在图3的t6～t7的期间内，对双口RAM34，同时(并行)进行第1行后半侧1/2行的RGB数据的读出、和第2行后半侧1/2行RGB数据的写入，但通过对图3的t6～t7的期间中的从双口RAM34读出的RGB数据的地址(数据线的地址)的变化、与写入到双口RAM34的RGB数据的地址(数据线的地址)的变化进行比较，可以明确写入地址不会超越读出地址，所以在读出RGB数据之前，不会将该RGB数据改写为其他RGB数据(下一行的RGB数据)。
而且，在第2行RGB数据的写入期间结束、并且将从图形处理器20依次输入的第2行RGB数据全部写入RAM32和双口RAM34中时(图3的t8时刻)，控制部36将写入控制信号WEN2从H电平切换成L电平，同时将选择信号SEL从L电平切换成H电平。
另外，控制部36在从第2行RGB数据的写入期间结束到经过第3规定时间时(图3的t9时刻)，分别将读出控制信号REN1、REN2从L电平切换成H电平，并且生成并输出依次变化的读出地址，以便在从该时刻起的第2行RGB数据的读出期间内(图3的t9～t12期间)，分别从各个RAM中读出1/2行RGB数据。由此，在图3的t9～t12的期间内，RAM32和双口RAM34为可读出的状态，并且通过分别向RAM32和双口RAM34中输入控制部36生成并输出的读出地址，并行地分别从RAM32中读出第2行的RGB数据中的前半侧1/2行的RGB数据，从双口RAM34中读出第2行的RGB数据中的后半侧1/2行的RGB数据，并通过选择器42将从RAM32读出的第2行前半侧1/2行的RGB数据作为左侧RGB数据而输出给第1源极驱动器组，将从双口RAM34读出的第2行后半侧1/2行的RGB数据作为右侧RGB数据而输出给第2源极驱动器组。
另外，在从上述读出期间的开始经过一定时间后，从图形处理器20输入下一个同步信号，并且在经过第1规定时间后，在上述读出期间的中途，下一个写入期间(第3行的RGB数据写入期间：图3的t10～t13的期间)到来，开始从图形处理器20输入接下来的第2行RGB数据。控制部36在下一个写入期间到来时，与第1行的RGB数据的写入期间同样地，按照规定的时序对选择信号SEL、写入控制信号WEN0、WEN2的电平进行切换，以便在第3行RGB数据的前半写入期间内，将从图形处理器20依次输入的第3行的RGB数据中的前半侧1/2行的RGB数据，从RAM30的头部开始依次写入该RAM30中，在第3行RGB数据的写入后半期间内，将后半侧1/2行RGB的数据，从双口RAM34的开头起依次写入该RAM34中。
以下同样地，控制部36在写入偶数行的RGB数据时，与写入第2行的RGB数据同样地，对各种控制信号的电平进行切换，在该数据的前半写入期间内，将前半侧1/2行的RGB数据，从RAM32的头部开始依次写入该RAM32中，在该数据的后半写入期间内，将后半侧1/2行的RGB数据，从双口RAM34的开头起依次写入该双口RAM34中，在写入奇数行的RGB数据时，与写入第1行的RGB数据同样地，对各种控制信号的电平进行切换，在该数据的前半写入期间内，将前半侧1/2行的RGB数据，从RAM30的头部开始依次写入该RAM30中，在该数据的后半写入期间内，将后半侧1/2行的RGB数据，从双口RAM34的开头起依次写入该双口RAM34中。另外，控制部36在读出偶数行的RGB数据时，与读出第2行的RGB数据同样地，对各种控制信号的电平进行切换，从而能够并行地分别读出来自RAM32的前半侧1/2行的RGB数据、和来自双口RAM34的后半侧1/2行的RGB数据，在读出奇数行的RGB数据时，与读出第1行的RGB数据同样地，对各种控制信号的电平进行切换，从而能够并行读出来自RAM30的前半侧1/2行RGB的数据、和来自双口RAM34的后半侧1/2行的RGB数据。
如以上说明的那样，在本第1实施方式中，通过只对保存1行的RGB数据中的前半侧1/2行的RGB数据的RAM进行二重化(RAM30、32)，而作为保存后半侧1/2行的RGB数据的RAM设置双口RAM34，实现了并行地向2个源极驱动器组分配输出1/2行的RGB数据的处理，因此，为了实现相同的功能，以往需要4个可保存1/2行的RGB数据的RAM(需要总存储量为2行的RAM)，而在本第1实施方式中，只要3个可储存1/2行的RGB数据RAM即可(RAM的总存储容量为1.5行即可(其中0.5行是双口RAM))，可降低时序控制器18的功率消耗。另外，由于可减小时序控制器18的芯片尺寸，所以还能够实现装置的小型化和制造成本的降低。
(第2实施方式)
下面，对本发明的第2实施方式进行说明。并且，对于与第1实施方式相同的部分标记相同的符号，并省略说明。图4中表示有本第2实施方式中的显示装置46。本第2实施方式的显示装置46与在第1实施方式中说明的显示装置10相比，其不同点是，将设在显示装置主体12中的数据线分成4组，即，地址“1”～“480”的数据线组、地址“481”～“960”的数据线组、地址“961”～“1440”的数据线组、地址“1441”～“1920”的数据线组(附加在图4所示的显示装置主体12中的3条虚线表示4组数据线组的划分位置)，关于多个源极驱动器14也分成4组，即，与地址“1”～“480”的数据线组连接的第1源极驱动器组、与地址“481”～“960”的数据线组连接的第2源极驱动器组、与地址“961”～“1440”的数据线组连接的第3源极驱动器组、以及与地址“1441”～“1920”的数据线组连接的第4源极驱动器组。
而且，本第2实施方式中的时序控制器48，将在后面详细说明，其并行地进行下述处理，即：从存储器中读出地址“1”～“480”的数据线组的RGB数据(左侧左RGB数据)，并依次输出给第1源极驱动器组的处理；从存储器中读出地址“481”～“960”的数据线组的RGB数据(左侧右RGB数据)，并依次输出给第2源极驱动器组的处理；从存储器中读出地址“961”～“1440”的数据线组的RGB数据(右侧左RGB数据)，并依次输出给第3源极驱动器组的处理；以及从存储器中读出地址“1441”～“1920”的数据线组的RGB数据(右侧右RGB数据)，并依次输出给第4源极驱动器组。由此，将从时序控制器18向源极驱动器14转送RGB数据的速率降低到不进行上述并行处理时的1/4。这样，本第2实施方式中的第1～第4源极驱动器组分别与k＝4个的驱动电路对应。
下面，参照图5，对本第2实施方式中的时序控制器48(的主要部分)的结构进行说明。时序控制器48具有4个RAM(单口RAM)(RAM50、52、54、56)，该4个RAM分别具有可保存设在显示装置主体12中的数据线总数的1/4的数据线的驱动数据。后面将详细阐述，分别向RAM50、54中写入地址为“1”～“480”的数据线组的RGB数据(左侧左RGB数据)，分别向RAM52、56中写入地址为“481”～“960”的数据线组的RGB数据(左侧右RGB数据)。因此，RAM50～56与本发明的一对第1存储单元(更详细而言是指技术方案4所记载的一对第1存储单元)对应(在本方式中，设i＝2)，RAM50、52构成一个第1存储单元(相当于技术方案4中划分的i＝2个存储器和技术方案7中记载的“分别具有可保存数据线总数的1/4的数据线的驱动数据的存储容量的2个存储器”)，RAM54、56构成另一个第1存储单元(相当于技术方案4中划分的i＝2个存储器和技术方案7中记载的“分别具有可保存数据线总数的1/4的数据线的驱动数据的存储容量的2个存储器”)。
另外，时序控制器48具有：2个RAM(单口RAM)58、64，该2个RAM(单口RAM)58、64分别具有可保存数据线总数1/8的数据线的驱动数据的存储容量；和2个双口RAM60、62，该2个双口RAM60、62分别具有可保存数据线总数1/4的数据线的驱动数据的存储容量。后面将详细阐述，向RAM58、64和双口RAM60、62中，写入右侧左RGB数据和右侧右RGB数据中的相互不同地址的数据线组，且总存储容量为可保存数据线总数1/2的数据线的驱动数据的存储容量。因此，RAM58、64和双口RAM60、62与本发明中的第2存储单元(更具体而言是指技术方案3中所记载的第2存储单元)对应(在本方式中设j＝2)。另外，RAM58、64相当于技术方案7中记载的“分别具有可保存数据线总数1/8的数据线的驱动数据的存储容量的2个存储器”，双口RAM60、62相当于技术方案7中记载的“分别具有可保存数据线总数1/8的数据线的驱动数据的存储容量的2个双口存储器”。
RAM50～58、64和双口RAM60、62的数据输入端子与数据线连接，并分别通过该数据线输入从图形处理器20输入的RGB数据。另外在本第2实施方式中，时序控制器48的控制部36(未图示)，作为各种控制信号而生成并输出写入控制信号WEN0～7、读出控制信号REN0～7、以及选择信号SEL0、SEL1。RAM50～58、64和双口RAM60、62的各个写入激活输入端子和读出激活输入端子分别与控制部36连接，分别将写入控制信号WEN0和读出控制信号REN0输入到RAM50、将写入控制信号WEN1和读出控制信号REN1输入到RAM52、将写入控制信号WEN2和读出控制信号REN2输入到RAM54、将写入控制信号WEN3和读出控制信号REN3输入到RAM56、将写入控制信号WEN4和读出控制信号REN4输入到RAM58、将写入控制信号WEN5和读出控制信号REN5输入到双口RAM60、将写入控制信号WEN6和读出控制信号REN6输入到双口RAM62、将写入控制信号WEN7和读出控制信号REN7输入到RAM64。在本第2实施方式中，控制部36连同下面说明的选择器66～84，与本发明的写入单元和读出输出单元(具体是技术方案3～6中记载的写入单元和读出输出单元(其中，技术方案7中记载的读出输出单元中的“驱动电路数k＝2的情况”的部分除外))对应。
另外，时序控制器48具有10个选择器66～84。4个选择器66～72各自的2个输入端子和选择信号输入端子都与控制部36连接，并且将由控制部36生成的写入地址输入选择器66～72的2个输入端子的一个，将由控制部36生成的读出地址输入选择器66～72的2个输入端子的另一个。另外，分别将由控制部36生成的选择信号SEL0输入选择器66、68的选择信号输入端子，分别将由控制部36生成的选择信号SEL1输入选择器70、72的选择信号输入端子。另外，双口RAM60、62的写入地址输入端子和读出地址输入端子也和控制部36连接，并且也将由控制部36生成的写入地址和读出地址输入双口RAM60、62。另外，选择器66的输出端子与RAM50、52的地址输入端子连接，选择器68的输出端子与RAM54、56的地址输入端子连接，选择器70的输出端子与RAM58的地址输入端子连接，选择器72的输出端子与RAM64的地址输入端子连接，另外，分别将从选择器66输出的地址输入RAM50、52，将从选择器68输出的地址输入RAM54、56，将从选择器70输出的地址输入RAM58，将从选择器72输出的地址输入RAM64。
并且，选择器74的2个输入端子一个与RAM50的输出端子连接，另一个与RAM54的输出端子连接，并分别向选择器74输入从RAM50、54输出的数据。选择器74的输出端子与第1源极驱动器组连接，将从选择器74输出的数据作为左侧左RGB数据而输入第1源极驱动器组。另外，选择器76的2个输入端子一个与RAM52的输出端子连接，另一个与RAM56的输出端子连接，并分别向选择器76输入从RAM52、56输出的数据。选择器76的输出端子与第2源极驱动器组连接，将从选择器76输出的数据作为左侧右RGB数据而输入到第2源极驱动器组。
另外，选择器78、80的2个输入端子一个与双口RAM60的输出端子连接，另一个与双口RAM62的输出端子连接，并分别向选择器78、80输入从双口RAM60、62输出的数据，选择器78、80选择输出从双口RAM60、62中的互不相同的双口RAM输入的数据。另外，选择器82的2个输入端子一个与RAM58的输出端子连接，另一个与选择器78的输出端子连接，并分别向选择器82输入从RAM58和选择器78输出的数据。选择器82的输出端子与第3源极驱动器组连接，将从选择器82输出的数据作为右侧左RGB数据而输入第3源极驱动器组。此外，选择器84的2个输入端子一个与RAM64的输出端子连接，另一个与选择器80的输出端子连接，并分别向选择器84输入从RAM64和选择器80输出的数据。选择器84的输出端子与第4源极驱动器组连接，将从选择器84输出的数据作为右侧右RGB数据而输入到第4源极驱动器组。
另外，上述的6个选择器74～84的选择信号输入端子都与控制部36连接，并分别向选择器74～80的选择信号输入端子输入由控制部36生成的选择信号SEL0，分别向2个选择器82、84的选择信号输入端子输入由控制部36生成的选择信号SEL1。
下面，参照图6和图7，对本第2实施方式中的时序控制器48的动作进行说明。如图7所示，由控制部36生成并输出的各种控制信号，初始情况是写入控制信号WEN0～WEN7、读出控制信号REN0～REN7、以及选择信号SEL1为L电平，选择信号SEL0为H电平，控制部36在从输入同步信号的时刻经过第1规定时间后(图6、7的t1时刻)，将写入控制信号WEN0从L电平切换到H电平，并且，生成并输出依次变化的写入地址，以便将在第1行RGB数据的写入期间内输入的第1行的RGB数据中的、在写入期间的开头～1/4的期间内(图6、7中的t1～t2期间内)输入的1/4行的RGB数据(地址“1”～“480”的数据线的RGB数据)，在相同期间内，从单一RAM的开头开始依次全部地写入该RAM。由此，在图6、7的t1～t2的期间内，从RAM50的开头起依次写入在相同期间内输入的1/4行的RGB数据。
另外，控制部36在第1行的RGB数据的1/4写入期间结束时(图6、7的t2时刻)，将写入控制信号WEN0从H电平切换成L电平，将写入控制信号WEN1从L电平切换成H电平，并且，生成并输出依次变化的写入地址，以便将在第1行的RGB数据的写入期间内输入的第1行的RGB数据中的、在写入期间的1/4～1/2的期间内(图6、7中的t2～t4期间)输入的1/4行的RGB数据(地址为“481”～“960”的数据线的RGB数据)，在相同期间内，从单一RAM的开头开始依次全部地写入该RAM。由此，在图6、7的t2～t4的期间内，从RAM52的开头起依次写入在相同期间内输入的1/4行的RGB数据。另外，控制部36在从写入期间的1/4结束到经过了规定时间的时刻(图6、7的t3时刻)，将选择信号SEL1从L电平切换到H电平。
另外，控制部36在第1行的RGB数据的1/2写入期间结束时(图6、7的t4时刻)，将写入控制信号WEN1从H电平切换成L电平，将写入控制信号WEN4从L电平切换成H电平，并且，生成并输出依次变化的写入地址，以便将在第1行的RGB数据的写入期间输入的第1行RGB数据中的、在1/2～5/8写入期间的期间内(图6、7中的t4～t5期间)输入的1/8行的RGB数据(地址“961”～“1200”的数据线的RGB数据)，在相同期间内，从单一RAM的开头开始依次全部写入该RAM。由此，在图6、7的t4～t5的期间，从RAM58的开头起依次写入在相同期间内输入的1/8行的RGB数据。
此外，控制部36在第1行的RGB数据的5/8写入期间结束时(图6、7的t5时刻)，将写入控制信号WEN4从H电平切换成L电平，将写入控制信号WEN5从L电平切换成H电平，并且，生成并输出依次变化的写入地址，以便将在第1行的RGB数据的写入期间内输入的第1行RGB数据中的、在写入期间的5/8～3/4期间内(图6、7中的t5～t6期间)输入的1/8行的RGB数据(地址“1201”～“1440”的数据线的RGB数据)，在相同期间内，从单一RAM的开头开始依次全部写入该RAM。由此，在图6、7的t5～t6的期间内，从双口RAM60的开头起依次写入在相同期间内输入的1/8行的RGB数据。
此外，控制部36在第1行的RGB数据的3/4写入期间结束时(图6、7的t6时刻)，将写入控制信号WEN5从H电平切换成L电平，将写入控制信号WEN6从L电平切换成H电平，并且，生成并输出依次变化的写入地址，以便将在第1行的RGB数据的写入期间输入的第1行RGB数据中的、在写入期间的3/4～7/8期间内(图6、7中的t6～t7期间内)输入的1/8行的RGB数据(地址为“1441”～“1680”的数据线的RGB数据)，在相同期间内，从单一RAM的开头开始依次全部写入该RAM。由此，在图6、7的t6～t7的期间内，从双口RAM62的开头起依次写入在相同期间内输入的1/8行的RGB数据。
此外，控制部36在第1行RGB数据的7/8写入期间结束时(图6、7的t7时刻)，将写入控制信号WEN6和选择信号SEL1从H电平切换成L电平，将写入控制信号WEN7从L电平切换成H电平，并且，生成并输出依次变化的写入地址，以便将在第1行的RGB数据的写入期间内输入的第1行RGB数据中的、在写入期间的7/8～末尾的期间内(图6、7中的t7～t8期间内)输入的1/8行的RGB数据(地址为“1681”～“1920”的数据线的RGB数据)，在相同期间内，从单一RAM的开头开始依次全部写入该RAM。由此，在图6、7的t7～t8的期间内，从双口RAM64的开头起依次写入在相同期间内输入的1/8行的RGB数据。
然后，当第1行的RGB数据的写入期间结束，并且将第1行RGB数据全部写入RAM50、52、58、64、以及双口RAM60、62中时(图6、7的t8时刻)，控制部36将写入控制信号WEN7和选择信号SEL0从H电平切换成L电平。
另外，控制部36在从第1行的RGB数据的写入期间结束到经过第3规定时间时(图6、7的t9时刻)，分别将读出控制信号REN0、REN1、REN4、REN6从L电平切换成H电平，并且，生成并输出依次变化的读出地址(此时读出地址的变化速度为写入地址的变化速度的1/4)，以便在从该时刻起开始的第1行的RGB数据的读出期间内(图6、7的t9～t16的期间内)，分别从各个RAM读出1/4行的RGB数据，此外，在第1行的RGB数据的读出期间的1/2结束时(图6、7的t12时刻)，分别将读出控制信号REN4、REN6从H电平切换成L电平，并将读出控制信号REN5、REN7从L电平切换成H电平。
由此，在第1行RGB数据的读出期间的前半期间内(图6、7的t9～t12的期间内)，分别并行地从RAM50读出在写入期间的开头～1/4期间内输入的1/4行的RGB数据中的前一半数据，从RAM52读出在写入期间的1/4～1/2期间内输入的1/4行的RGB数据中的前一半数据，从RAM58读出在写入期间的1/2～5/8期间内输入的1/8行的RGB数据，从双口RAM62读出在写入期间的3/4～7/8期间内输入的1/8行的RGB数据，并通过选择器74将从RAM50读出的RGB数据作为左侧左RGB数据而输出到第1源极驱动器组，通过选择器76将从RAM52读出的RGB数据作为左侧右RGB数据而输出到第2源极驱动器组，通过选择器82将从RAM58读出的RGB数据作为右侧左RGB数据而输出到第3源极驱动器组，通过选择器80、84将从双口RAM62读出的RGB数据作为右侧右RGB数据而输出到第4源极驱动器组。
另外，在第1行RGB数据的读出期间的后半期间内(图6、7的t12～t16的期间内)，分别并行地从RAM50读出在写入期间的开头～1/4期间内输入的1/4行的RGB数据中的后一半数据，从RAM52读出在写入期间的1/4～1/2期间内输入的1/4行的RGB数据中的后一半数据，从双口RAM60读出在写入期间的5/8～3/4期间内输入的1/8行的RGB数据，从RAM64读出在写入期间的7/8～末尾的期间内输入的1/8行的RGB数据，通过选择器74将从RAM50读出的RGB数据作为左侧左RGB数据而输出到第1源极驱动器组，通过选择器76将从RAM52读出的RGB数据作为左侧右RGB数据而输出到第2源极驱动器组，通过选择器78、82将从双口RAM60读出的RGB数据作为右侧左RGB数据而输出到第3源极驱动器组，通过选择器84将从RAM64读出的RGB数据作为右侧右RGB数据而输出到第4源极驱动器组。
然后，在读出期间结束、并且从RAM50、52、58、64、和双口RAM60、62输出了第1行的全部RGB数据时(图6、7的t16时刻)，控制部36分别将读出控制信号REN0、REN1、REN5、REN7从H电平切换成L电平。
此外，在从第1行RGB数据的读出期间的开始到经过一定时间后，从图形处理器20输入下一个同步信号，并且在经过第1规定时间后，在第1行RGB数据的读出期间的中途，第2行的RGB数据的写入期间(图6、7的t10～t18的期间)到来，开始从图形处理器20输入第2行的RGB数据。控制部36在第2行的RGB数据的写入期间到来时，将写入控制信号WEN2从L电平切换成H电平，并且生成并输出依次变化的写入地址，以便将在第2行RGB数据的写入期间内输入的第2行RGB数据中的、在从写入期间的开头～1/4的期间内(图6、7的t10～t11期间内)输入的1/4行的RGB数据，在相同期间内，从单一RAM的开头起依次全部写入该RAM。由此，在图6、7的t10～t11期间内，从RAM54的开头开始依次写入在相同期间内输入的1/4行的RGB数据。
控制部36在第2行的RGB数据的写入期间的1/4结束时(图6、7的t11时刻)，将写入控制信号WEN2从H电平切换成L电平，将写入控制信号WEN3从L电平切换成H电平，并且生成并输出依次变化的写入地址，以便将在第2行RGB数据的写入期间内输入的第2行RGB数据中的、在写入期间的1/4～1/2的期间内(图6、7的t11～t13期间内)输入的1/4行RGB数据，在相同期间内，从单一RAM的开头起依次全部写入该RAM。由此，在图6、7的t11～t13期间内，从RAM56的开头开始依次写入在相同期间内输入的1/4行的RGB数据。另外，控制部36在从写入期间的1/4结束到经过了规定时间的时刻(图6、7的t12时刻)，将选择信号SEL1从L电平切换成H电平。
另外，控制部36在第2行的RGB数据的写入期间的1/2结束时(图6、7的t13时刻)，将写入控制信号WEN3从H电平切换成L电平，将写入控制信号WEN4从L电平切换成H电平，并且生成并输出依次变化的写入地址，以便将在第2行RGB数据的写入期间内输入的第2行RGB数据中的、在写入期间的1/2～5/8的期间内(图6、7的t13～t14期间内)输入的1/8行RGB数据，在相同期间内，从单一RAM的开头起依次全部写入该RAM。由此，在图6、7的t13～t14期间内，从RAM58的开头开始依次写入在相同期间内输入的1/8行的RGB数据。
并且，控制部36在第2行的RGB数据的写入期间的5/8结束时(图6、7的t14时刻)，将写入控制信号WEN4从H电平切换成L电平，将写入控制信号WEN6从L电平切换成H电平，并且生成并输出依次变化的写入地址，以便将在第2行RGB数据的写入期间内输入的第2行RGB数据中的、在写入期间的5/8～3/4的期间内(图6、7的t14～t15期间内)输入的1/8行RGB数据，在相同期间内，从单一RAM的开头起依次全部写入该RAM。由此，在图6、7的t14～t15期间内，从双口RAM62的开头开始依次写入在相同期间内输入的1/8行的RGB数据。
并且，控制部36在第2行RGB数据的写入期间的3/4结束时(图6、7的t15时刻)，将写入控制信号WEN6从H电平切换成L电平，将写入控制信号WEN5从L电平切换成H电平，并且生成并输出依次变化的写入地址，以便将在第2行RGB数据的写入期间内输入的第2行RGB数据中的、在写入期间的3/4～7/8的期间内(图6、7的t17～t17期间内)输入的1/8行RGB数据，在相同期间内，从单一RAM的开头起依次全部写入该RAM。由此，在图6、7的t15～t17期间内，从双口RAM60的开头开始依次写入在相同期间内输入的1/8行的RGB数据。
在这里，对双口RAM60，在图6、7的t15～t17的期间内，同时(并行地)进行RGB数据的读出和RGB数据的写入，但通过将图6、7的t15～t17期间内的从双口RAM60读出的RGB数据的地址(数据线地址)的变化、与写入到双口RAM60中的RGB数据的地址(数据线的地址)的变化进行比较可以明确，写入地址不会超越读出地址，因此，在读出RGB数据之前，该RGB数据不会被改写成其他的RGB数据(下一行RGB数据)。
另外，控制部36在第2行RGB数据的写入期间的7/8结束时(图6、7的t17时刻)，将写入控制信号WEN5和选择信号SEL1从H电平切换成L电平，将写入控制信号WEN7从L电平切换成H电平，并且生成并输出依次变化的写入地址，以便将在第2行RGB数据的写入期间内输入的第2行RGB数据中的在写入期间的7/8～末尾的期间内(图6、7的t17～t18期间内)输入的1/8行RGB数据，在相同期间内，从单一RAM的开头起依次全部写入该RAM。由此，在图6、7的t17～t18期间内，从RAM64的开头开始依次写入在相同期间内输入的1/8行RGB数据。
然后，当第2行RGB数据的写入期间结束、且将第2行的RGB数据全部写入RAM54、56、58、64、和双口RAM60、62中时(图6、7的t18时刻)，控制部36将写入控制信号WEN7从H电平切换成L电平，同时将选择信号SEL0从L电平切换成H电平。
另外，控制部36在从第2行的RGB数据的写入期间结束到经过第3规定时间时(图6、7的t19时刻)，分别将读出控制信号REN2、REN3、REN4、REN5从L电平切换成H电平，并且，生成并输出依次变化的读出地址，以便在从该时刻起的第2行RGB数据的写入期间内(图6、7的t19～t26期间内)分别从各个RAM读出1/4行的RGB数据，并且，在第2行的RGB数据的读出期间的1/2结束时(图6、7的t22时刻)，分别将读出控制信号REN4、REN5从H电平切换成L电平，并且分别将读出控制信号REN6、REN7从L电平切换成H电平。
由此，在第2行RGB数据的读出期间的前半期间内(图6、7的t19～t22期间内)，分别并行地从RAM54读出在写入期间的开头～1/4期间内输入的1/4行的RGB数据的前一半数据，从RAM56读出在写入期间的1/4～1/2期间内输入的1/4行的RGB数据中的前一半数据，从RAM58读出在写入期间的1/2～5/8期间内输入的1/8行的RGB数据，从双口RAM60读出在写入期间的3/4～7/8期间内输入的1/8行的RGB数据，并通过选择器74将从RAM54读出的RGB数据作为左侧左RGB数据而输出到第1源极驱动器组，通过选择器76将从RAM56读出的RGB数据作为左侧右RGB数据而输出到第2源极驱动器组，通过选择器82将从RAM58读出的RGB数据作为右侧左RGB数据而输出到第3源极驱动器组，通过选择器80、84将从双口RAM60读出的RGB数据作为右侧右RGB数据而输出到第4源极驱动器组。
另外，在第2行RGB数据的读出期间的后半期间内(图6、7的t22～t26期间内)，分别并行地从RAM54读出在从写入期间的开头～1/4期间内输入的1/4行的RGB数据的后一半数据，从RAM56读出在写入期间的1/4～1/2期间内输入的1/4行的RGB数据的后一半数据，从双口RAM62读出在写入期间的5/8～3/4期间内输入的1/8行的RGB数据，从RAM64读出在写入期间的7/8～末尾的期间内输入的1/8行的RGB数据，并且通过选择器74将从RAM54读出的RGB数据作为左侧左RGB数据而输出到第1源极驱动器组，通过选择器76将从RAM56读出的RGB数据作为左侧右RGB数据而输出到第2源极驱动器组，通过选择器78、82将从双口RAM62读出的RGB数据作为右侧左RGB数据而输出到第3源极驱动器组，通过选择器84将从RAM64读出的RGB数据作为右侧右RGB数据而输出到第4源极驱动器组。
然后，当读出期间结束、并且从RAM50、52、58、64、和双口RAM60、62读出了第2行全部的RGB数据时(图6、7的t26时刻)，控制部36分别将读出控制信号REN2、REN3、REN6、REN7从H电平切换成L电平。
另外，在从第2行RGB数据的读出期间的开始到经过一定时间后，从图形处理器20输入下一个同步信号，并且在经过第1规定时间后，在第2行RGB数据的读出期间的中途，第3行RGB数据的写入期间内(图6、7的t20～t28的期间内)到来，开始从图形处理器20输入第3行RGB数据。控制部36在第3行RGB数据的写入期间到来时，与第1行RGB数据的写入期间同样地，按照规定的时序对选择信号SEL0、SEL1、写入控制信号WEN0、WEN1、WEN4、WEN5、WEN6、WEN7的电平进行切换，以将从图形处理器20依次输入的第3行RGB数据中的在写入期间的开头～1/4的期间内输入的1/4行RGB数据写入RAM50，将在写入期间的1/4～1/2的期间内输入的1/4行RGB数据写入RAM52，将在写入期间的1/2～5/8的期间内输入的1/8行RGB数据写入RAM58，将在写入期间5/8～3/4的期间内输入的1/8行RGB数据写入双口RAM60，将在写入期间3/4～7/8的期间内输入的1/8行RGB数据写入双口RAM62，将在写入期间7/8～末尾的期间内输入的1/8行RGB数据写入RAM64。
以下同样地，控制部36，在写入偶数行的RGB数据时，与写入第2行的RGB数据同样地，对各种信号的电平进行切换，以将在写入期间的开头～1/4的期间内输入的1/4行RGB数据写入RAM54，将在写入期间的1/4～1/2的期间内输入的1/4行RGB数据写入RAM56，将在写入期间的1/2～5/8的期间内输入的1/8行RGB数据写入RAM58，将在写入期间5/8～3/4的期间内输入的1/8行RGB数据写入双口RAM62，将在写入期间3/4～7/8的期间内输入的1/8行RGB数据写入双口RAM60，将在写入期间7/8～末尾的期间内输入的1/8行RGB数据写入RAM64，在写入奇数行的RGB数据时，与写入第1行的RGB数据同样地，对各种信号的电平进行切换，以将在写入期间的开头～1/4的期间内输入的1/4行RGB数据写入RAM50，将在写入期间的1/4～1/2的期间内输入的1/4行RGB数据写入RAM52，将在写入期间的1/2～5/8的期间内输入的1/8行RGB数据写入RAM58，将在写入期间5/8～3/4的期间内输入的1/8行RGB数据写入双口RAM60，将在写入期间3/4～7/8的期间内输入的1/8行RGB数据写入双口RAM62，将在写入期间7/8～末尾的期间内输入的1/8行RGB数据写入RAM64。
另外，控制部36，在读出偶数行的RGB数据时，与读出第2行的RGB数据同样地，对各种控制信号的电平进行切换，以便在前半读出期间内并行地从RAM54、56、58、和双口RAM60读出RGB数据，在后半读出期间内，并行地从RAM54、56、64、和双口RAM62读出RGB数据，在读出奇数行的RGB数据时，与读出第1行RGB的数据同样地，对各种控制信号的电平进行切换，在前半读出期间内并行地从RAM50、52、58、和双口RAM62读出RGB数据，在后半读出期间内，并行地从RAM50、52、64、和双口RAM60读出RGB数据。
如以上说明的那样，在本第2实施方式中，通过只对保存1行RGB数据中的前半侧1/2行的RGB数据的RAM进行二重化(RAM50～56)，而作为保存后半侧1/2行的RGB数据的RAM，设置分别具有可保存1/8行的RGB数据的存储容量的RAM58、64、双口RAM60、62，从而实现了并行地分别向4个源极驱动器组分配输出1/4行RGB数据的处理，因此，用于实现上述功能的RAM的总存储容量只需要1.5行的量即可，从而可减少时序控制器48的功率消耗。另外，与第1实施方式相比，可将双口RAM的总存储容量减少到1/2，可进一步减小时序控制器48的芯片尺寸，因此，也可以进一步实现装置的小型化、进一步实现降低制造成本。
另外，在第2实施方式中，由于每个周期对向作为构成本发明的第2存储单元的多个存储器的RAM58、64、双口RAM60、62写入驱动数据的顺序进行切换，所以可防止在同时对双口RAM60和双口RAM62进行驱动数据的读出和写入的期间内，向该双口RAM写入的地址超越从双口RAM60和双口RAM62读出的地址的情况。上述事项与技术方案5所记载的发明对应。另外，防止写入地址超越读出地址的方法，除了如上述那样每个周期对写入顺序进行切换以外，也可以通过提高各个周期中的从各个存储器读出驱动数据的速度，将各个周期中的读出期间的长度缩短为规定值以下(由此，可缩短同时对双口RAM进行驱动数据的读出和写入的期间)来实现，另外，也可以并用上述的每个周期切换写入顺序和提高读出速度这两种方法。
另外，也可以如图8所示那样，在第2实施方式的时序控制器48中设置：选择器86，该选择器86的2个输入端子的一个与选择器74的输出端子连接，其另一个与选择器76的输出端子连接；和选择器88，该选择器88的2个输入端子的一个与选择器82的输出端子连接，其另一个与选择器84的输出端子连接。由此，可对下述两种处理进行切换：如图4所示，当将显示装置主体12的数据线和源极驱动器14划分为4组时，并行地分别向4个源极驱动器组分配输出1/4行的RGB数据；如图1所示，当将显示装置主体12的数据线和源极驱动器14划分为2组时，并行地向2个源极驱动器组分配输出1/2行RGB数据。
即，当将显示装置主体12的数据线和源极驱动器14划分为4组时，控制部36，在第2实施方式中所说明的时刻(图7所示的时刻)对各种控制信号进行切换，并向选择器86、88输入选择信号，以使选择器86总是输出从选择器74输入的数据，使选择器88总是输出从选择器84输入的数据。由此，图8所示的时序控制器，如在第2实施方式中说明的那样，以并行地分别向4个源极驱动器组分配输出1/4行的RGB数据的方式进行动作。
另外，当将显示装置主体12的数据线和源极驱动器14划分为2组的情况下，控制部36，如图9、10所示的那样，在写入奇数行的RGB数据时，对各种控制信号的电平进行切换，以便将在写入期间的开头～1/4期间内输入的1/4行RGB数据写入RAM50，将在写入期间的1/4～1/2期间内输入的1/4行RGB数据写入RAM52，将在写入期间的1/2～5/8期间内输入的1/8行RGB数据写入RAM58，将在写入期间的5/8～3/4期间内输入的1/8行RGB数据写入双口RAM60，将在写入期间的3/4～7/8期间内输入的1/8行RGB数据写入双口RAM62，将在写入期间的7/8～末尾期间内输入的1/8行RGB数据写入RAM64。此外，控制器36，在写入偶数行的RGB数据时，对各种控制信号的电平进行切换，以将在写入期间的开头～1/4期间内输入的1/4行RGB数据写入RAM54，将在写入期间的1/4～1/2期间内输入的1/4行RGB数据写入RAM56，将在写入期间的1/2～5/8期间内输入的1/8行RGB数据写入RAM58，将在写入期间的5/8～3/4期间内输入的1/8行RGB数据写入双口RAM60，将在写入期间的3/4～7/8期间内输入的1/8行RGB数据写入双口RAM62，将在写入期间的7/8～末尾期间内输入的1/8行RGB数据写入RAM64。
另外，控制部36，在读出奇数行的RGB数据时，对各种控制信号的电平进行切换，以便在读出期间的开头～1/4期间内并行地从RAM50、58读出RGB数据，在读出期间的1/4～1/2期间内并行地从RAM50和双口RAM60读出RGB数据，在读出期间的1/2～3/4期间内并行地从RAM52和双口RAM62读出RGB数据，在读出期间的3/4～末尾期间内并行地从RAM52、RAM64读出RGB数据。此外，控制部36，在读出偶数行的RGB数据时，对各种控制信号的电平进行切换，以便在读出期间的开头～1/4期间内并行地从RAM54、58读出RGB数据，在读出期间的1/4～1/2期间内并行地从RAM54和双口RAM60读出RGB数据，在读出期间的1/2～3/4期间内并行地从RAM56和双口RAM62读出RGB数据，在读出期间的3/4～末尾期间内，并行地从RAM56、RAM64读出RGB数据。
另外，关于选择器86、88，在将数据线和源极驱动器14划分为2组时的上述读出动作中，由于总是仅从选择器74、76的任意一个、和选择器82、84的任意一个输出数据，所以只要以能够直接输出所输入的数据的方式对选择器86、88进行切换即可。控制部36通过如上述那样地进行动作，根据图9中的地址的变化和图3相同这一点可以明确：图8所示的时序控制器以并行地分别向2个源极驱动器组分配输出1/2行RGB数据的方式进行动作。
因此，通过在第2实施方式中的时序控制器48上追加选择器86、88而构成如图8所示的结构，可以在并行地分别向2个源极驱动器组分配输出1/2行的RGB数据的处理、和并行地分别向4个源极驱动器组分配输出1/4行RGB数据的处理之间进行切换。另外，图8中的控制部36连同选择器66～88，分别与技术方案7所记载的写入单元和读出输出单元对应。
另外，在上述的说明中，说明了下述方式，即，设将数据线和源极驱动器的划分数为2或4，仅对保存1行RGB数据中的前半侧1/2行RGB数据的RAM进行二重化(一对第1存储单元)，而作为保存后半侧1/2行RGB数据的RAM(第2存储单元)，只设置双口RAM、或设置双口RAM和RAM。但是，数据线和源极驱动器的划分数、和一对第1存储单元以及第2存储单元的存储容量不限于上述记载，不言而喻的是，在不影响本发明的范围内，可以对结构进行适当的变更，例如，可以设数据线和源极驱动器的划分数(k)为5，设一对第1存储单元的存储容量为3/5行(i＝3)，设第2存储单元的存储容量为2/5行(j＝2)等。

Claims (8)

1.一种数据分配装置，其分别与k个驱动电路连接，而该k个驱动电路是对应于将设在显示装置中的数据线划分为k个(其中k≥2)数据组时的各个数据组而分别设置的，且该k个驱动电路对所对应的数据线组的各个数据线进行驱动，其特征在于，
具有：一对第1存储单元，其分别具有可保存i个(其中i＜k)上述数据线组的驱动数据的存储容量；第2存储单元，其构成为包括可同时进行数据的写入和读出的双口存储器、并具有可保存j个(j＝k-i)上述数据线组的驱动数据的存储容量；写入单元，其在各个周期内，一边对写入驱动数据的第1存储单元进行切换，一边反复进行下述处理，即，将在各个周期内以一定的顺序从数据源输入的上述显示装置的全部数据线的驱动数据之中的、在自上述数据源输入的输入顺序中从开头算起i个上述数据线组的驱动数据，写入到上述一对第1存储单元中的任意一方，之后，以至少将剩余的驱动数据之中的在向存储器写入的期间内针对同一存储器而读出的驱动数据，写入到上述第2存储单元的上述双口存储器的方式，将上述剩余的驱动数据写入到上述第2存储单元；和读出输出单元，其在上述写入单元完成了驱动数据的写入后，并行地从上述一对第1存储单元中的写有最新驱动数据的第1存储单元和上述第2存储单元，读出向上述k个驱动电路输出的驱动数据，并且，将并行读出的各个驱动数据并行地输出到所对应的上述k个驱动电路；
并且构成为，在针对上述第2存储单元的上述双口存储器同时进行驱动数据的读出和写入的期间内，向上述双口存储器写入的地址不超越从上述双口存储器读出的地址。
2.根据权利要求1所述的数据分配装置，其特征在于，
上述第2存储单元仅由双口存储器构成；，
上述写入单元将上述剩余的驱动数据全部写入上述第2存储单元的上述双口存储器中，
上述读出输出单元通过并行地进行下述处理来并行地读出向上述k个驱动电路输出的驱动数据：第1读出处理，即，从写有上述最新驱动数据的第1存储单元读出向i个驱动电路输出的驱动数据；和第2读出处理，即，从上述第2存储单元的双口存储器读出向j个驱动电路输出的驱动数据。
3.根据权利要求1所述的数据分配装置，其特征在于，
上述第2存储单元由上述双口存储器和存储器构成，
上述写入单元，以至少将上述剩余的驱动数据之中的在向存储器写入的期间内针对同一存储器而读出的驱动数据写入到上述第2存储单元的上述双口存储器，而将其他驱动数据写入到上述第2存储单元的上述存储器的方式，将上述剩余的驱动数据分开写入到上述第2存储单元的双口存储器和存储器；
上述读出输出单元，通过并行地进行下述处理来并行地读出向上述k个驱动电路输出的驱动数据：第1读出处理，即，从写有上述最新驱动数据的第1存储单元读出向i个驱动电路输出的驱动数据；和第2读出处理，即，从由上述双口存储器和存储器构成的上述第2存储单元读出向j个驱动电路输出的驱动数据。
4.根据权利要求2或3所述的数据分配装置，其特征在于，
在上述驱动电路的数量k和i一定、且i大于等于2的情况下，或在随着上述驱动电路数量k的变化i值发生变化、且i的最大值大于等于2的情况下，将上述一对第1存储单元的每一个划分为i个或与i的最大值相同数量的存储器，且该存储器具有可保存单一数据线组的全部数据线的驱动数据的存储容量；
上述写入单元，依次将在自上述数据源输入的输入顺序中从开头算起i个数据线组的驱动数据，写入到上述一对第1存储单元之一的第1存储单元的i个或与i的最大值相同数量的存储器中；
上读出输出单元，在i大于等于2的情况下，作为上述第1读出处理进行下述处理，即，在将写有上述最新驱动数据的第1存储单元的i个或与i的最大值相同数量的存储器划分为i个存储器组时，并行地分别从该i个存储器组逐一读出驱动数据，由此，并行地从上述第1存储单元读出向i个驱动电路输出的驱动数据。
5.根据权利要求1～4任意一项所述的数据分配装置，其特征在于，
上述写入单元在每个周期内对向构成上述第2存储单元且包括上述双口存储器的多个存储器写入驱动数据的顺序进行切换，以便在对上述第2存储单元的上述双口存储器同时进行驱动数据的读出和写入的期间内，向上述双口存储器写入的地址不超越从上述双口存储器读出的地址。
6.根据权利要求1～4任意一项所述的数据分配装置，其特征在于，
上述读出输出单元用以各个周期中的驱动数据的读出期间长度在规定值以下的方式而预先设定的读出速度，来读出驱动数据，以便在对上述第2存储单元的上述双口存储器同时进行驱动数据的读出和写入的期间内，向上述双口存储器写入的地址不超越从上述双口存储器读出的地址。
7.根据权利要求3所述的数据分配装置，其特征在于，
在上述驱动电路的数量k为2或4的情况下，
上述一对第1存储单元分别由：分别具有可保存设在上述显示装置中的数据线总数的1/4的数据线的驱动数据的存储容量的2个存储器构成；
上述第2存储单元由：分别具有可保存上述数据线总数的1/8的数据线的驱动数据的存储容量的2个双口存储器、和分别具有可保存上述数据线总数的1/8的数据线的驱动数据的存储容量的2个存储器构成；
上述写入单元，在自数据源输入的输入顺序中从开头算起，依次将上述数据线总数的1/2的数据线的驱动数据，写入到上述一对第1存储单元之一的第1存储单元的上述2个存储器，之后，将接下来的1/8数据线的驱动数据写入到上述第2存储单元的2个存储器的一方，将再接下来的1/8数据线的驱动数据写入到上述第2存储单元的2个双口存储器的一方，将再次之的1/8数据线的驱动数据写入到上述第2存储单元的2个双口存储器的另一方，将最后的1/8数据线的驱动数据写入到上述第2存储单元的2个存储器的另一方；
上述读出输出单元，在上述驱动电路的数量k＝2的情况下，作为上述第1读出处理进行下述处理，即，从写有上述最新驱动数据的第1存储单元的2个存储器依次读出向1个驱动电路输出的驱动数据，并且，作为上述第2读出处理，与该第1读出处理并行地进行下述处理，即，从上述第2存储单元的2个存储器的一方、上述第2存储单元的2个双口存储器的一方、上述第2存储单元的2个双口存储器的另一方、和上述第2存储单元的2个存储器的另一方依次读出向1个驱动电路输出的驱动数据；在上述驱动电路的数量k＝4的情况下，分别进行下述的处理，即，作为上述第1读出处理，分别从写有上述最新驱动数据的第1存储单元的2存储器依次读出向2个驱动电路输出的驱动数据，并且，作为上述第2读出处理，与该第1读出处理并行地进行这样的处理，即，分别从上述第2存储单元的2个存储器的一方和上述第2存储单元的2个双口存储器的一方依次读出向1个驱动电路输出的驱动数据；以及进行：从上述第2存储单元的2个双口存储器的另一方和上述第2存储单元的2个存储器的另一方，依次读出向1个驱动电路输出的驱动数据的处理。
8.一种数据分配方法，该方法用于依次向下述k个驱动电路分配在各个周期内以一定的顺序从数据源输入的上述显示装置的全部数据线的驱动数据，该k个驱动电路是对应于将设在显示装置中的数据线划分为k个(其中k≥2)数据组时的各个数据组而分别设置的，且该k个驱动电路对所对应的数据线组的各个数据线进行驱动，其特征在于，
在各个周期内，一边对写入驱动数据的第1存储单元进行切换，一边反复进行下述处理，即，将各个周期内以一定顺序从数据源输入的上述显示装置的全部数据线的驱动数据之中的、在自上述数据源输入的输入输入顺序中从开头算起i个上述数据线组的驱动数据，写入到分别具有可保存i个(其中i＜k)数据线组的驱动数据的存储容量的一对第1存储单元中的任意一方，之后，以至少将剩余的驱动数据之中的在向存储器写入的期间内针对同一存储器而读出的驱动数据，写入到第2存储单元的上述双口存储器的方式，将上述剩余的驱动数据写入到第2存储单元，上述第2存储单元构成为包括可同时进行数据的写入和读出的双口存储器，并具有可保存j个(其中j＝k-i)数据线组的驱动数据的存储容量；
并且，在完成了驱动数据的写入后，并行地从上述一对第1存储单元中的写有最新驱动数据的第1存储单元和上述第2存储单元，读出向上述k个驱动电路输出的驱动数据，并且，将并行读出的各个驱动数据并行输出到所对应的上述k个驱动电路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103295513A (zh) * 2012-02-27 2013-09-11 双叶电子工业株式会社 显示设备、以及其驱动电路和方法
CN103617787A (zh) * 2013-12-04 2014-03-05 中航华东光电有限公司 一种提高lcd显示模块画面刷新频率的装置及方法
CN108873513A (zh) * 2018-06-07 2018-11-23 昆山龙腾光电有限公司 阵列基板、液晶显示面板及其驱动方法
CN110036189A (zh) * 2016-12-05 2019-07-19 日立汽车系统株式会社 控制装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059723B1 (en) * 2014-08-22 2015-06-16 Applied Micro Circuits Corporation Data dependent jitter reduction of switch driver signals in high speed current steering digital-to-analog converters
CN105609068B (zh) * 2016-01-04 2017-11-07 京东方科技集团股份有限公司 一种时序控制器、源极驱动ic以及源极驱动方法
US10102892B1 (en) * 2017-06-01 2018-10-16 Intel Corporation RAM-based shift register with embedded addressing
JP2019020447A (ja) * 2017-07-11 2019-02-07 株式会社ジャパンディスプレイ 表示装置の駆動方法及び表示装置
JP7379194B2 (ja) 2020-02-05 2023-11-14 ラピスセミコンダクタ株式会社 表示装置及びソースドライバ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05232898A (ja) * 1992-02-21 1993-09-10 Nec Corp 画像信号処理回路
JP3545908B2 (ja) * 1997-06-25 2004-07-21 株式会社リコー データ処理装置
JP4006482B2 (ja) * 1997-09-10 2007-11-14 ティーピーオー ホンコン ホールディング リミテッド モニタ装置のマルチシンク回路
JP3728250B2 (ja) * 2001-01-26 2005-12-21 キヤノン株式会社 画像表示装置
JP4749687B2 (ja) * 2004-07-30 2011-08-17 シャープ株式会社 表示装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103295513A (zh) * 2012-02-27 2013-09-11 双叶电子工业株式会社 显示设备、以及其驱动电路和方法
CN103617787A (zh) * 2013-12-04 2014-03-05 中航华东光电有限公司 一种提高lcd显示模块画面刷新频率的装置及方法
CN103617787B (zh) * 2013-12-04 2015-08-12 中航华东光电有限公司 一种提高lcd显示模块画面刷新频率的装置及方法
CN110036189A (zh) * 2016-12-05 2019-07-19 日立汽车系统株式会社 控制装置
CN110036189B (zh) * 2016-12-05 2021-10-08 日立安斯泰莫株式会社 控制装置
CN108873513A (zh) * 2018-06-07 2018-11-23 昆山龙腾光电有限公司 阵列基板、液晶显示面板及其驱动方法
CN108873513B (zh) * 2018-06-07 2021-12-14 昆山龙腾光电股份有限公司 阵列基板、液晶显示面板及其驱动方法

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