JP4875248B2 - 液晶表示装置 - Google Patents

Description

【０００１】
【発明が属する技術分野】
本発明は、アクティブマトリクス型液晶表示装置に関し、特に、各種の表示ディジタルデータを扱うことが可能な液晶表示装置及び制御回路に関する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示装置においては、交叉した複数の信号線の交点にマトリクス状に配置されたスイッチング素子（ＴＦＴ：薄膜トランジスタ）を有する画素部、前記画素部の外周部の一辺に配置された複数のソースドライバ等を備える液晶表示パネル（以下、「表示パネル」という。）と、グラフィックコントローラ等、データの送り側から送信された表示ディジタルデータ（以下、「表示データ」ともいう。）を受信し前記ソースドライバ群を動作させるタイミングコントローラとから構成されている。
【０００３】
かかる液晶表示装置においては、近年の液晶パネルの大型化、高精細化による１ライン当たりの画素数の増大に伴い、液晶パネルを駆動するソースドライバ群の高速化及びＥＭＩの抑制等が重要となっており、ソースドライバ群を分割し表示データを並列に供給することで動作速度を低減するような技術が提案されている（特開平５−２１０３５９号公報、特開平１０−２０７４３４号公報）。
【０００４】
図１５は、前記特開平５−２１０３５９号公報記載のソースドライバ群の駆動方式を示す図である。液晶パネルのソースドライバ群を液晶パネルの右半分８ａと左半分８ｂに分割し、水平方向の１ライン分の表示データを前半と後半との２つに分けて、２分割した各ソースドライバ群に並列に供給する構成を採用している。この駆動方式では、コントローラ９の前段にインターフェース部を設け、１ポートからの表示データ（１系列の表示ディジタルデータ）を当該インターフェース部において、１ライン分の表示データ毎に画面左半分と画面右半分に分割し、２ポートの表示データ（２系列の表示ディジタルデータ）Ｓ１、Ｓ２に変換して出力し、コントローラ９では前記２ポートの表示データＳ１、Ｓ２を入力して、前記ソースドライバ群の分割した各画面半分のソースドライバ群８ａ、８ｂに、２ポートの表示データＳ１Ｕ、Ｓ２Ｕとして並列に供給するとともに、それぞれの書込のスタート信号（水平同期信号）ＳＰを並列に同一タイミングで供給するように構成している。
【０００５】
この駆動方式によれば、従来のように１ポートの表示データをそのまま全てのソースドライバ群に供給し１ライン単位で順次駆動する駆動方式と比べ、ソースドライバ群へ供給する表示データのデータレート及び供給クロックの繰り返し周波数は１／２に低減することができ、一層高速化した表示データによるソースドライバ群の低速駆動及びＥＭＩの抑制を実現することが可能である。
【０００６】
図１６は、前記特開平１０−２０７４３４号公報記載のソースドライバ群の駆動方式を示す図である。この駆動方式では、画面左半分と画面右半分の２ポートの表示データにより、２分割したソースドライバ群をそれぞれ駆動するタイミングコントローラの入力部に、１ポートの表示データをデータレートが１／２で、２ポートの表示データに分割するラインメモリーを設けて構成した制御回路を、前記２つのソースドライバ群の中間部に配置して前記制御回路とソースドライバ群との間の配線数の増加を少なくしたものである。
【０００７】
【発明が解決しようとする課題】
ソースドライバ群を左右方向に分割して動作させ、分割表示する表示パネルの駆動方式は、画面の分割数が増える程、パネルにおける表示データの低速化を可能とする利点を有するものの、分割数が増えるほどデータ配線数等が増大することにより製造上及び信号特性上（クロストーク等）の困難な問題が生じる。
【０００８】
この点、前述のように画面左半分と画面右半分とに２分割する駆動方式は大型、高精細パネルにおいても実現が可能であり、高速な表示データに対して有効な駆動方式にあたるものと云える。
【０００９】
ところで、液晶表示装置においては、一般に液晶パネルとタイミングコントローラとを一体化し液晶表示モジュールとして各種の情報機器を製造するユーザーに提供されることが普通であり、前記ユーザーは、前記情報機器に前記液晶表示モジュールを使用する際に、扱う表示データのデータ形式等を前記液晶表示モジュールのタイミングコントローラの仕様に適合させるように設計するか、又は信号処理を行うことが必要とされる。
【００１０】
図１５に示す駆動方式では、コントローラ９の前段に１ポートの表示データを２ポートの表示データに分割するインターフェースを設けているから、表示データの送り側は１ポートの表示データとして出力するという制約を伴うものであり、また、図１６に示す駆動方式もコントローラの入力部に同様なインターフェースを設けた特殊なコントローラＩＣを使用するものであるから、図１５に示す駆動方式と同様の制約を伴うものである。つまり、何れも扱う表示データに応じて、例えば個別の信号変換回路を更に追加することが必要となるのみならず、入力表示データとしては基本的に１ポートのデータを扱うものであるから、高速な表示データに対して使用不可能となる場合がある。
【００１１】
このように、従来の駆動方式では液晶表示装置への表示データの送り側においては、表示データのデータ形式又はデータ形式の変換等の出力処理回路等において自由度がなく、特に、超高速表示データの取り扱い等の点で問題がある。
【００１２】
つまり、ユーザの扱う表示データは、扱う情報機器の種類等により、
（１）必ずしも１ポートの表示データに限られず、表示データの高速処理等の関係から複数ポートで扱う必要が生じ得るし、表示データのデータの並びについても、液晶パネルにおける１ラインの画素の順番とは一致しない場合がありうる。
（２）また、複数ポートの表示データの位相は互いに異なる場合もありうる。
（３）更に、液晶パネルの表示検査、試験等のための特殊な表示データを入力する必要もありうる。
【００１３】
例えば、近年使用される最高周波数のドットクロック程度の速度で映像データをサンプリングしてＡ／Ｄ変換器等を動作させることは不可能であり、またディジタルデータでさえ前記ドットクロックの動作速度での転送等を実現することは不可能である場合が多く、かかる場合、最初から複数ポートを使用して前記ドットクロックより低いクロック周波数の表示データを生成して液晶パネルに供給することが必要であり、複数ポートに発生するデータ順序のフォーマットも各種のものが考えられる。また、複数のＡ／Ｄ変換器の時分割的な動作によって高速な表示データを複数ポートで生成する場合等は、複数ポート間の時間的に隣接するサンプリングデータには必然的な位相差が生じる。更に、液晶パネルの検査等のために画面半分のみの表示データの供給等、特殊な表示データへの対応を可能とする必要も生じうる。
【００１４】
以上の事情を鑑みると従来の駆動方式の液晶表示モジュールでは、液晶表示装置への送り側のデータ形式等に大きな制約を強いるものであり、回路設計上等の自由度においても問題があるのみならず、画面左半分と画面右半分に分割した表示データのデータ形式にするための信号変換回路等に関連して、液晶表示装置が複雑かつ高価になる点でも問題がある。
【００１５】
（目的）
本発明の目的は、液晶表示モジュールに供給する表示データの信号形式における自由度が高い液晶表示装置及び制御回路を提供することにある。
【００１６】
本発明の他の目的は、異なる複数ポートの表示データを扱うことが可能な液晶表示装置及び制御回路を提供することにある。
【００１７】
本発明の他の目的は、液晶表示モジュールの高速動作時の試験表示用データへの対応を可能とした液晶表示装置及び制御回路を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の液晶表示装置は、液晶パネルと、入力する表示ディジタルデータを、前記液晶パネルを駆動するタイミングで出力する制御回路（例えば図１の１２）と、前記液晶パネルのソースラインに接続され、前記制御回路の出力である表示データおよびソースドライバ制御信号を入力するソースドライバ（例えば図１の１３）と、前記液晶パネルのゲートラインに接続され、前記制御回路の出力であるゲートドライバ制御信号を入力するゲートドライバ（例えば図１の１５）と、複数の階調電圧を生成し前記ソースドライバに供給する階調電圧回路（例えば図１の１６）を有する液晶表示装置において、
前記タイミングコントローラは、２Ｎポート（Ｎは自然数）の表示ディジタルデータにより、画面左半分と画面右半分に分割した液晶パネルの２つのドライバ群（例えば図１の１３１、１３２）を並列に動作させる液晶表示装置であって、入力する表示ディジタルデータは、異なるＮポートのそれぞれ画面左半分及び画面右半分のデータとして分割された２Ｎポートの第１の表示ディジタルデータ（例えば図２（ａ））、あるいは、各ポートに時系列なデータとして分割された２Ｎポートの第２の表示ディジタルデータ（例えば図２（ｂ））であり、入力する前記第２の表示ディジタルデータを書き込み、前記第１の表示ディジタルデータとして読み出すメモリを有するメモリ回路（例えば図１の１２１）と、前記第１または第２の表示ディジタルデータの入力に対して、２Ｎポートの前記第１の表示ディジタルデータを前記２つのドライバ群に出力するように設定可能な入力選択回路（例えば図１の１２２）を備えることを特徴とする。
【００１９】
また、前記液晶表示装置において、入力する表示ディジタルデータとして、各ポートに時系列なデータとして分割された２Ｎポートの表示ディジタルデータであって、異なるＮポートの表示ディジタルデータが互いにデータ又はクロックが半周期位相がずれた第３の表示ディジタルデータ（例えば図２（ｃ））を含み、前記メモリ回路は、前記第３の表示ディジタルデータに関する半周期の位相ずれを調整する位相調整回路（例えば図３の３１）を備え、前記入力選択回路は、２Ｎポートの前記第３の表示ディジタルデータを前記２つのドライバ群に出力するように設定可能であることを特徴とし、
又は、入力する表示ディジタルデータとして、画面左半分又は画面右半分のデータのみからなるＮポートの第４の表示ディジタルデータ（例えば図１３（ａ）、（ｂ））を含み、前記メモリ回路は、前記メモリに前記第４の表示ディジタルデータを書き込み、画面左半分及び画面右半分のそれぞれＮポートの前記第４の表示ディジタルデータでなる前記第１の表示ディジタルデータ（例えば図１３（ｃ））として読み出し、前記入力選択回路は、当該２Ｎポートの第１の表示ディジタルデータを前記２つのドライバ群に出力するように設定可能であることを特徴とし、
又は、入力する表示ディジタルデータとして、画面左半分又は画面右半分のデータのみからなるＮポートの第４の表示ディジタルデータを含み、前記メモリ回路は、前記メモリに前記第４の表示ディジタルデータを書き込み、画面左半分及び画面右半分の連続する偶数データと奇数データが同一である２Ｎポートの前記第１の表示ディジタルデータ（例えば図１４（ｃ））として読み出し、前記入力選択回路は、当該２Ｎポートの第１の表示ディジタルデータを前記２つのドライバ群に出力するように設定可能であることを特徴とする。
【００２０】
本発明の制御回路は、２Ｎポート（Ｎは自然数）の表示ディジタルデータにより、画面左半分と画面右半分に分割した液晶パネルの２つのドライバ群（例えば図１の１３１、１３２）を並列に動作させる制御回路であって、
入力する表示ディジタルデータは、異なるＮポートのそれぞれ画面左半分及び画面右半分のデータとして分割された２Ｎポートの第１の表示ディジタルデータ（例えば図２（ａ））、あるいは、各ポートに時系列なデータ単位で所定順序で分割された２Ｎポートの第２の表示ディジタルデータ（例えば図２（ｂ））であり、入力する前記第２の表示ディジタルデータを書き込み、前記第１の表示ディジタルデータとして読み出すメモリ（ラインメモリ）を有するメモリ回路（例えば図１の１２１）と、前記第１又は第２の表示ディジタルデータの入力に対して、２Ｎポートの前記第１の表示ディジタルデータを前記２つのドライバ群に出力するように設定可能な入力選択回路（例えば図１の１２２）を備えることを特徴とする。
【００２１】
入力する表示ディジタルデータとして、各ポートに時系列にデータ毎に所定順序で分割された２Ｎポートの表示ディジタルデータであって、異なるＮポートの表示ディジタルデータが互いにデータ又はクロックが半周期位相がずれた第３の表示ディジタルデータ（例えば図２（ｃ））を含み、前記メモリ回路は、前記第３の表示ディジタルデータに関する半周期の位相ずれを調整する位相調整回路（例えば図３の３１）を備え、前記入力選択回路は、２Ｎポートの前記第３の表示ディジタルデータを前記２つのドライバ群に出力するように設定可能であることを特徴とし、
又は、入力する表示ディジタルデータとして、画面左半分又は画面右半分のデータのみからなるＮポートの第４の表示ディジタルデータ（例えば図１３（ａ）、（ｂ））を含み、前記メモリ回路は、前記ラインメモリに前記第４の表示ディジタルデータを書き込み、画面左半分及び画面右半分のそれぞれＮポートの前記第４の表示ディジタルデータでなる前記第１の表示ディジタルデータ（例えば図１３（ｃ））として読み出し、前記入力選択回路は、当該２Ｎポートの第１の表示ディジタルデータを前記２つのドライバ群に出力するように設定可能であることを特徴とし、
又は、入力する表示ディジタルデータとして、画面左半分又は画面右半分のデータのみからなるＮポートの第４の表示ディジタルデータ（例えば図１４（ａ）、（ｂ））を含み、前記メモリ回路は、前記ラインメモリに前記第４の表示ディジタルデータを書き込み、画面左半分及び画面右半分の連続する偶数データと奇数データが同一である２Ｎポートの前記第１の表示ディジタルデータ（例えば図１４（ｃ））として読み出し、前記入力選択回路は、当該２Ｎポートの第１の表示ディジタルデータを前記２つのドライバ群に出力するように設定可能であることを特徴とする。
【００２２】
（作用）
液晶表示装置のドライバ群を画面の左右半分に分割して並列に同時動作させるタイミングコントローラ回路に関し、複数ポート（２Ｎポート、Ｎは自然数）の各種フォーマットの表示データを、画面左半分及び画面右半分のデータとして分割された複数ポートの表示ディジタルデータとして、常に出力するように構成して、ポート数及び各種フォーマットの表示データに対応可能とする。データのラインメモリを使用して並べ替えて出力フォーマットを選択可能とする。試験用の表示データをラインメモリにより合成することを可能とする。
【００２３】
【発明の実施の形態】
次に、本発明の液晶表示装置及び制御回路の実施の形態について説明する。
（第１の実施の形態）
図１は、本発明の液晶表示装置及び制御回路の第１の実施の形態の構成を示す図である。アクティブマトリクス型の液晶パネル１４と、ソースドライバ群１３と、ゲートドライバ１５と、ソースドライバ群１３及びゲートドライバ１５を制御する制御回路（以下、「タイミングコントローラ」という。）１２と、ソースドライバ群１３に階調電圧を供給する階調電圧回路１６と、前記タイミングコントローラ１２に、表示ディジタルデータ（表示データ）を出力する画像ディジタルデータ出力部１１と、から構成される。
【００２４】
液晶パネル１４は、ガラス基板上にライン方向（水平方向）に配置されたゲートライン（走査信号線）と、該走査信号線に対し直交方向（垂直方向）に配置されたソースライン（ソース信号線）と、その交叉する位置に配置され、当該箇所の画素電極に階調電圧を供給して駆動するスイッチ素子（薄膜トランジスタ：ＴＦＴ）等とからなるアクティブマトリクス基板で構成される。
【００２５】
ソースドライバ群１３は、表示データ及び階調電圧回路１６から入力する階調電圧を入力して前記ソース信号線を駆動する２分割された２つのドライバ群１３１、１３２から構成されており、ソースドライバ群１３１は、画面左半分の画素電極に表示ディジタルデータを、当該データ値に対応する表示用の階調電圧に変換して前記ソース信号線に供給、駆動し、ソースドライバ群１３２は、同様に画面右半分の画素電極に表示ディジタルデータを、当該データ値に対応する表示用の階調電圧に変換して前記ソース信号線に供給、駆動するように構成される。
【００２６】
映像ディジタルデータ出力部１１では、液晶パネルの画面左半分と画面右半分の各ソースドライバ群を駆動するディジタルの表示データとして、各種のポート数（１ポートは表示データのビット数×３の信号）及びデータ形式（フォーマット）の表示データが扱われる。
【００２７】
タイミングコントローラ１２は、メモリ回路１２１及びディップスイッチ等の外部から入力される設定データまたは表示ディジタルデータ出力部１１から入力される設定データにより制御可能な入力選択回路１２２を備える。タイミングコントローラ１２は、映像データ出力部１１から出力される異なるポート数及びフォーマットの表示データに対して、前記入力選択回路１２２により何れの表示データの入力にも拘わらず、２つのソースドライバ群１３１、１３２が正しく液晶パネルの画面左半分と画面右半分のソースドライバ群を並列に駆動し表示動作を実行できるように、後述する入力した表示データの処理を行い、ソースドライバ群１３１、１３２に対して、処理後の表示データを液晶パネルを駆動するタイミングで、それぞれのスタート信号（水平同期信号）等のソースドライバ制御信号とともに並列に出力し、また、前記走査信号線を１ライン単位で走査するようにゲートドライバ１５にゲートドライバ制御信号を出力する。
【００２８】
図２は、本実施の形態の映像ディジタルデータ出力部１１から出力される２ポート出力の表示データのフォーマット（タイミングコントローラ入力）及び前記タイミングコントローラ１２による処理結果の表示データのフォーマット（タイミングコントローラ出力）を示す図である。何れも表示データとして、表示パネル上の１ライン（水平方向）の画素数に対応する２Ｍ個のデータ（１番目の画素から２Ｍ番目の画素までの対応する０番目〜２Ｍ−１番目のディジタルデータ）からなるものを示しており、図２（ａ）〜（ｃ）に、フォーマット１〜３の３種類のデータ形式の表示データを、図２（ｄ）に、何れのデータ形式の表示データに対してもタイミングコントローラ１２は、２ポートの同一フォーマットの表示データを出力することを、それぞれ示している。つまり、
フォーマット１（図２（ａ））は、２つのポート１、２の表示データとして、ポート１は画面左半面の表示データを、ポート２は画面右半分の表示データをそれぞれ出力する場合を示している。
【００２９】
フォーマット２（図２（ｂ））は、２つのポート１、２の表示データとして、１ラインの時系列なデータのうち、ポート１は偶数の表示データを、ポート２は奇数の表示データをそれぞれ出力する場合を示している。
【００３０】
フォーマット３（図２（ｃ））は、２つのポート１、２の表示データとして、同様にポート１は偶数の表示データであり、ポート２は前記偶数の表示データに対して位相がデータの半周期（１／２クロック）遅れた奇数の表示データを出力する場合を示している。
【００３１】
タイミングコントローラ１２は、入力選択回路１２２による設定により、前記各フォーマット１〜３の何れの表示データを入力しても、データ変換を行い図２（ｄ）に示すフォーマット１のデータ形式の表示データをソースドライバ群１３１、１３２に出力する。
【００３２】
図３は、第１の実施の形態のタイミングコントローラ１２の構成例を示す図である。
【００３３】
表示データの２つの入力ポート１、２と出力ポート１、２とを備え、ポート１側には、入力ポート１に接続された位相調整回路３１、入力ポート１又は位相調整回路３１の出力を切り換え出力するスイッチ３２、スイッチ３２の出力に接続されたメモリ３３、入力ポート１又はメモリ３３の出力を切り換えて出力するスイッチ３４を備え、ポート２側には、入力ポート２に接続されたメモリ３５、入力ポート２又はメモリ３５の出力を切り換えて出力するスイッチ３６を備え、スイッチ３４、３６の出力をデータ単位で出力ポート１、２に切り換え出力するメモリの読み出しのマルチプレクサ機能を有するスイッチ３７を備え、更に、外部等から入力される設定データに基づき各スイッチ３２、３４、３６、３７の切り換えを制御する入力選択回路３８を備える。前記位相調整回路３１、メモリ３３、３５及びデータの書込、読出スイッチ等によりメモリ回路を構成する。
（動作の説明）
第１の実施の形態におけるタイミングコントローラ１２の動作を図２、３を参照して以下説明する。
【００３４】
（フォーマット１）
表示データポート１、２に入力するデータがフォーマット１（図２（ａ））の表示データの並びの場合は、設定データによる入力選択回路３８の選択信号２、３により、スイッチ３４、３６、３７は入力ポート１、２がそれぞれ出力ポート１、２に接続されるように固定的に切り換え、表示データを出力ポート１、２にスルーにして出力する。
【００３５】
（フォーマット２）
表示データポート１、２に入力するデータがフォーマット２（図２（ｂ））の表示データの並びの場合は、入力選択回路３８の選択信号１によりスイッチ３２は入力ポート１を選択し、選択信号２によりスイッチ３４、３６は何れもメモリ３３、３５側を選択し、スイッチ３８のデータ単位のスイッチングによりメモリ３３及びメモリ３５に記憶したデータから画面左半分のデータのみを出力ポート１に、画面右半分のデータのみを出力ポート２にそれぞれ出力するように記憶データを読み出し切り換えて出力する。
【００３６】
（フォーマット３）
表示データポート１、２に入力するデータがフォーマット３（図２（ｃ））の表示データの並びの場合は、入力選択回路３８の選択信号１によりスイッチ３２は位相調整回路３１の出力を選択して位相が進んでいるポート１のデータをポート２のデータの位相と一致させ、スイッチ３４、３６は何れもメモリ３３、３５側を選択し、スイッチ３８のデータ単位のスイッチングによりメモリ３３及びメモリ３５に記憶したデータから画面左半分のデータのみを出力ポート１に、画面右半分のデータのみを出力ポート２にそれぞれ出力されるように記憶データを読み出し切り換えて出力する。
【００３７】
図４は、位相調整回路３１の具体的な構成例を示す図である。図４（ａ）に示すように、クロック信号によりデータを記憶（シフト）するフリップフロップ（例えば、Ｄ型フリップフロップ：Ｆ／Ｆ）回路４１、４２により構成される。
【００３８】
図４（ｂ）に示すように、ポート間の表示データの位相差はデータの半周期（半クロック）であり、同図のように表示データポート１のデータがポート２に対して半クロック位相が進んでいる場合、ポート１のデータをそのクロックＡの変化点（立ち下がり）でフリップフロップ回路４１に取り込む。フリップフロップ回路４１の出力は表示データポートＡ１に示すように表示データ２と同一位相となる。後続の回路としては、フリップフロップ回路４１の出力をクロックＡを反転させ表示データ２のクロックＢと同相のクロックとしてフリップフロップ回路４２に取り込み、ポート２のデータ及びクロックと同一位相の動作を可能とする。
【００３９】
図４（ｃ）は、位相調整回路３１の他の構成例を示しており、フリップフロップ回路４３、４４、４５を追加し、ポート２のデータに対する半クロック位相遅れを与えるフリップフロップ回路４４を設け、その出力とフリップフロップ回路４２の出力をクロックＢによりそれぞれのフリップフロップ回路４３、４５に取り込むようにして位相を一致させるように構成している。
【００４０】
図５、図６及び図７は、第１の実施の形態において表示データがフォーマット２、３の場合のより詳細なメモリ回路の動作タイミングチャートを示す図である。それぞれ１ライン目〜３ライン目までのタイミングチャートを示す図である。
【００４１】
フォーマット２、３の場合は、画面左半分と右半分のデータが２つのポートから別々に入力されないので、図３に示すメモリ３３、３５により、データの並べ替えを行う。
【００４２】
図３に示すメモリ３３、３５として、ライン単位の画素データを記憶可能なラインメモリ（１ラインメモリのメモリ記憶容量はデータのビット数×３×１ラインのデータ数（画素数））を８個使用し、メモリ１、３、５、７をメモリ３３に、メモリ２、４、６、８をメモリ３５に設け、選択信号３による個々のデータ単位の出力ポートへのデータの切り換えにより表示データの並べ替えを行う動作例を以下説明する。
【００４３】
図５は、入力する表示データの１ライン目のラインメモリ（１〜８）の制御のタイミングチャートを示す図である。ポート１及びポート２の表示データを入力し、ポート１からの画面左半分（１／２ライン）の奇数データはラインメモリ１に記憶し、ポート２からの画面左半分（１／２ライン）の偶数データはラインメモリ２に記憶する。続くポート１からの画面右半分（１／２ライン）の奇数データはラインメモリ３に記憶し、ポート２からの画面右半分（１／２ライン）の偶数データはラインメモリ４に記憶する。
【００４４】
以上の動作期間にはラインメモリへの他の書き込み及び読み出し動作は行っておらず、最初の前記１ラインのデータ入力期間は、出力ポート１、２にはデータが出力されない。
【００４５】
図６は、２ライン目のラインメモリ（１〜８）の制御のタイミングチャートを示す図である。２ライン目はラインメモリ１〜４の読み出し制御と、ラインメモリ５〜８の書き込み制御を行う。ポート１からの画面左半分（１／２ライン）の奇数データはラインメモリ５に記憶し、ポート２からの画面左半分（１／２ライン）の偶数データはラインメモリ６に記憶する。続くポート１からの画面右半分（１／２ライン）の奇数データはラインメモリ７に記憶し、ポート２からの画面右半分（１／２ライン）の偶数データがラインメモリ８に記憶する。
【００４６】
ここで、前記書き込み動作と並行して、ラインメモリ１の奇数データとラインメモリ２の偶数データを交互に読み出すとともに、ラインメモリ３の奇数データとラインメモリ４の偶数データを交互に読み出し、スイッチ３７を同期して制御すことにより、画面左半分（１／２ライン）及び画面右半分（１／２ライン）の時系列な完全なデータを同時に出力ポート１及び出力ポート２に出力する。
【００４７】
図７は、３ライン目のラインメモリ（１〜８）の制御のタイミングチャートを示す図である。３ライン目は、ラインメモリ１〜４に図５に示す書き込み制御を行い、ラインメモリ５〜８に図６に示すようなラインメモリ５、６及びラインメモリ７、８の読み出し制御を行い、スイッチ３７の同期した制御により画面左半分（１／２ライン）及び画面右半分（１／２ライン）の時系列な完全なデータを出力ポート１及び出力ポート２に同時に出力する。
【００４８】
以上のラインメモリ１〜８の書き込み及び読み出し動作は４ライン目以降も繰り返され、タイミングコントローラは、画面左半分及び画面右半分の２ポートの並列データとして、それぞれ図１に示す分割された２つのソースドライバ群１３１、１３２に出力する。
【００４９】
図８は、ソースドライバ群の一部構成例を示す図である。２つに分割されたソースドライバ１３１、１３２内のシフトレジスタ群とラッチ回路とからなる構成部分のみを示している。タイミングコントローラ１２は、同一のスタート信号（水平同期信号）と共に前記２ポートの並列な表示データを、分割した２つのソースドライバ群１３１、１３２にそれぞれ出力する。
【００５０】
シフトレジスタ群は、同一のスタート信号を初段のシフトレジスタａ１、ｂ１から入力し並列の表示データのクロックでスタート信号をシフトし、各シフトレジスタａ１、ａ２、…、ｂ１、ｂ２…の各段から互いに同期した前記クロック周期のタイミング信号を順次出力する。前記タイミング信号と前記表示データとにより、表示データをシフトレジスタの段数と同じ回路数のラッチ回路に順次書き込む。１ラインの全ての表示データがラッチ回路に書き込まれた後、ラッチデータは階調電圧回路１６の出力が供給された図示しないＤ／Ａ変換回路により、各ラッチデータ値に対応する階調電圧に変換されソース信号線に供給される。
【００５１】
（第２の実施の形態）
図９、図１０は、本発明の第２の実施の形態の表示データの例を示す図である。入力４ポート、出力４ポートの表示データを扱う場合を示している。
【００５２】
図９（ａ）〜（ｃ）、図１０（ｄ）〜（ｅ）は、各ポートに時系列なデータ単位で所定順序で分割された４ポートの表示データであり、フォーマット１〜５として５種類のデータ形式の表示データの例を示している。図１０（ｆ）は、何れのデータ形式の表示データの入力に対してもタイミングコントローラ２が出力する４ポートの同一データ形式の表示データの例を示す図である。つまり、
フォーマット１（図９（ａ））は、４つのポートの内、ポート１、２の表示データとして、画面左半面の偶数及び奇数のデータ、ポート３、４の表示データとして、画面右半分の偶数及び奇数のデータとして、それぞれが並列に出力される場合を示している。
【００５３】
フォーマット２（図９（ｂ））は、４つのポートに同時に出力されるデータが１ラインの順次連続するデータ、つまり、各ポート１〜２の表示データは、それぞれ２Ｍ−４、２Ｍ−３、２Ｍ−２及び２Ｍ−１番目のデータ列である場合を示している。
【００５４】
フォーマット３（図９（ｃ））は、各ポートのデータ列がフォーマット２と同一であるが、ポート１、２とクロック３、４のクロックが互いに逆相の２相クロックＡ、Ｂを使用する点で異なるデータ列である場合を示している。
【００５５】
フォーマット４（図１０（ｄ））は、フォーマット２と類似し、各ポート１〜４の表示データは、それぞれ２Ｍ−４、２Ｍ−２、２Ｍ−３及び２Ｍ−１番目のデータ列である点で異なる場合を示している。
【００５６】
フォーマット５（図１０（ｅ））は、各ポートのデータ列がフォーマット４と同一であるが、ポート１、２とクロック３、４のクロックが互いに逆相の２相クロックＡ、Ｂを使用する点で異なるデータ列の場合を示している。
【００５７】
タイミングコントローラ２は、前記各フォーマット１〜５の何れの表示データを入力した場合にも、図１０（ｆ）に示すフォーマット１のデータ形式としてソースドライバ群３１、３２に出力する。
【００５８】
図１１は、第２の実施の形態のタイミングコントローラの構成を示す図である。本実施の形態は、ポート１〜ポート４の４入力及び４出力ポートであり、入出力ポート間に各ポートのデータを入力するデータ、クロックの位相調整回路１１１と、前記位相調整回路１１１の出力を入力するメモリ１１２と、各ポートのデータ及びメモリ１１２の出力を入力するマルチプレクサ１１３と、外部等から入力される設定データにより、前記位相調整回路１１１、メモリ１１２及びマルチプレクサ１１３を制御する信号を出力する入力選択回路１１４とから構成される。
【００５９】
（動作の説明）
次に、第２の実施の形態のタイミングコントローラの動作を説明する。本実施の形態のタイミングコントローラ（図１１）は、フォーマット１〜５に応じて入力される設定データに基づく入力選択回路１１４の出力により、４ポートの入力データをマルチプレクサ１１３を介しデータ配列を変換せずにそのまま４ポートの出力とするか、位相調整回路１１１、メモリ１１２及びマルチプレクサ１１３を介してデータ配列を変換して４ポートの出力とするか、その際、位相調整回路１１１においてデータに対する位相調整を行うか否かについて制御する。
【００６０】
（フォーマット１）
表示データポート１〜４から入力するデータがフォーマット１（図９（ａ））の場合は、ポート１、２とポート３、４とが画面の左右のデータとして分割された状態で入力されているので、設定データにより入力選択回路１１４は、位相調整回路１１１及びメモリ１１２の動作を停止させ、マルチプレクサ１１３が４入力ポートのデータ配列を変更することなく入力された表示データをそのまま４出力ポートに出力するように制御する。
【００６１】
（フォーマット２）
表示データポート１〜４から入力するデータがフォーマット２（図９（ｂ））の場合は、各データの位相は同一であるので、設定データにより入力選択回路１１４は、位相調整回路１１１、メモリ１１２及びマルチプレクサを制御し、位相調整回路１１１での位相調整は行わずに各データをスルーとして入力ポート１〜４順にデータ０〜３の順番で各データをメモリ１１１に書き込み、マルチプレクサ１１３はメモリ１１１の出力をデータ単位で選択して図１０（ｆ）に示す画面左右の分割したデータの並びに変換して出力する。
【００６２】
（フォーマット３）
表示データポート１〜４から入力するデータがフォーマット３（図９（ｃ））のデータの場合は、入力選択回路１１４は、ポート１、２の各データのクロックのみを半クロックだけ位相（遅延）するように位相調整回路１１１の位相調整を行い、全データのクロックの位相及びトリガエッジを同一とし、メモリ１１１にデータを書き込み、マルチプレクサ１１３はフォーマット２と同様の制御により図１０（ｆ）の示す画面左右の分割したデータの並びに変換して出力する。
【００６３】
（フォーマット４）
表示データポート１〜４から入力するデータがフォーマット４（図１０（ｄ））のデータの場合は、各データの位相は同一で入力されるので、入力選択回路１１４は、位相調整回路１１１での位相調整は行わずに各データをスルーとしてポート１〜４順にデータ０〜３の順番で各データをメモリ１１１に書き込み、マルチプレクサ１１３はメモリ１１１の出力を選択して図１０（ｆ）に示す画面左右に対応する分割したデータの並びに変換して出力する。
【００６４】
（フォーマット５）
表示データポート１〜４から入力するデータがフォーマット５（図１０（ｅ））のデータの場合は、ポート１、２とポート３、４とのクロックの位相が半クロックずれているので、入力選択回路１１４は、ポート１、２の各データのクロックのみを半クロックだけ位相（遅延）するように位相調整回路１１１の位相調整の制御を行って全データのクロックの位相及びトリガエッジを同一としてデータをメモリ１１１に書き込み、マルチプレクサ１１３はフォーマット４と同様の制御により図１０（ｆ）に示す画面左右に対応する分割したデータの並びに変換して出力する。
【００６５】
図１２は、４ポートの表示データを入力するソースドライバ群の一部構成例を示す図である。第１の実施の形態と同様に２つに分割されたソースドライバ１３１、１３２のシフトレジスタ群とラッチ回路部分のみを示している。
【００６６】
タイミングコントローラ１２は、同一のスタート信号（水平同期信号）と共に前記４ポートの並列表示データを、分割した２つのソースドライバ群１３１、１３２にそれぞれ出力する。
【００６７】
シフトレジスタ群は、第１の実施の形態と比べ１／２の段数により構成し、ラッチ回路ａ１、ａ２、…は、第１の実施の形態と同一数のラッチ回路数で構成している。シフトレジスタ群に対し同一のスタート信号を初段のシフトレジスタａ１、ｂ１から入力し、並列の表示データのクロックでスタート信号をシフトし、各シフトレジスタａ１、ａ２、…、ｂ１、ｂ２…の各段から前記クロック周期でタイミング信号を順次出力する。
【００６８】
本実施の形態では各画面半分用の表示データは２ポートのデータで入力するので、シフトレジスタの各段のタイミング信号により、２ポートの各表示データを同時に隣接するラッチ回路に書き込むように制御する。１ラインの全ての表示データがラッチ回路ａ１、ａ２、…、ｂ１、ｂ２…に書き込まれた後、ラッチデータは階調電圧回路１６の出力が供給された図示しないＤ／Ａ変換回路により、ラッチデータ値に対応する階調電圧に変換されソース信号線に供給される。
【００６９】
以上の実施の形態では、画面左半分及び画面右半分の両方の表示データを入力する場合を説明したが、高速度の表示データ等を入力とし、液晶パネル等、液晶表示装置の各部の診断、検査を行う等のため、画面左半分又は画面右半分の片方の表示データを入力し表示する実施の形態について以下説明する。
（第３の実施の形態）
図１３は、本発明の液晶表示装置及び制御回路の第３の実施の形態のタイミングチャートを示す図である。画面左半分又は画面右半分の表示データのみを入力し、当該表示データに基づき画面左半分及び画面右半分に同一画面として同時に表示させるように表示データを出力する実施の形態である。
【００７０】
図１３（ａ）、（ｃ）は、ポート１の画面左半分のみの表示データを入力して、当該表示データを出力ポート１、２に同時に並列に出力する例を、図１３（ｂ）、（ｃ）は、ポート２の画面右半分のみの表示データを入力して、同様に出力ポート１、２に並列に表示データを出力する例をそれぞれ示している。
【００７１】
表示データの処理は、２ポートの表示データとして、画面左半分又は画面右半分のデータのみからなる１ポートの表示データ（図１３（ａ）又は図１３（ｂ））を入力し、ラインメモリにおいて前記１ポートの表示データを記憶し、読み出し時に画面左半分及び画面右半分の両方に対する同じ表示データを２ポートの出力に送出する。
【００７２】
例えば、図３に示すタイミングコントローラの構成の場合、２個のラインメモリを使用し、表示データが入力される１ポートの各データを１／２ライン単位で交互に２個のラインメモリにそれぞれ順次書き込むとともに、直前に書き込んだ２個のラインメモリのデータを画面左半分及び画面右半分のデータとして２ポートに同時に読み出すことにより実現する。図１１に示すタイミングコントローラの構成（入出力２ポート）の場合も、同様なメモリの使用による画面左半分及び画面右半分の両方に対する同じ表示データの出力が可能である。また、入力する前記１ポートの表示データを２つのメモリへ同時に１／２ライン単位で書き込むとともに、同様にして前回書き込んだ２つのメモリから画面左半分及び画面右半分の表示データを同時に読み出すように制御することにより実現する。
【００７３】
図１１に示すタイミングコントローラの構成により、２Ｎポートの表示データに対しても同様の画面左半分及び画面右半分の両方に対する同じ表示データの出力が可能である。
【００７４】
（第４の実施の形態）
図１４は、本発明の液晶表示装置及び制御回路の第４の実施の形態のタイミングチャートを示す図である。画面左半分又は画面右半分の表示データのみを入力し、当該表示データに基づき画面半分の表示をライン方向に引き延ばした全画面表示とする例を示している。
【００７５】
図１４（ａ）、（ｃ）は、ポート１の画面左半分のみのデータを入力して、出力ポート１、２に、入力した表示データを１／２ライン単位で画面左半分及び画面右半分のデータとして１データを２回ずつ２ポートの出力に連続して並列に出力する例を、図１４（ｂ）、（ｃ）は、ポート２の画面右半分のみのデータを入力して、同様に２ポートの出力に１データを２回ずつ並列に出力する例を示している。
【００７６】
表示データの処理は、２ポートの表示データとして、画面左半分又は画面右半分の表示データのみからなる１ポートの表示データを入力し、ラインメモリにおいて前記１ポートの表示データを記憶し、読み出し時に１データ毎に２ポートに続けて２回ずつデータを出力することにより、画面左半分及び画面右半分が連続する偶数データと奇数データが同一である表示データを出力する。
【００７７】
例えば、図３に示すタイミングコントローラの構成において、前記１ポートの表示データを読み込んだメモリ３３（又は３５）からの読み出しをスイッチ３７により２ポートに対して行うように制御することにより実現する。図１１に示すタイミングコントローラの構成（入出力２ポート）の場合も、同様なメモリの使用による画面左半分及び画面右半分の両方に対する同じ表示データの出力が可能である。また、入力する前記１ポートの表示データを２つのメモリへの書き込みにおいて１ライン単位で２データずつ書き込むとともに、同様に前回書き込んだ２つのメモリから画面左半分及び画面右半分の表示データを同時に読み出すように制御することにより実現する。
【００７８】
図１１に示すタイミングコントローラの構成により、２Ｎポートの表示データに対しても同様の画面左半分及び画面右半分の両方に対する同じ表示データの出力が可能である。
（他の実施の形態）
以上説明した実施の形態では、２ポートに入力する表示データとして、フォーマット１、２、３の場合を説明し、４ポートに入力する表示データとしてフォーマット１〜５の場合を説明してきたが、本発明は、２Ｎポート（Ｎは自然数）の表示データを対象とすることができることは明らかである。また、前記２Ｎポートの表示データとしては、異なるＮポートのそれぞれ画面左半分及び画面右半分のデータとして分割された２Ｎポートの表示データ（第１の表示データ）、あるいは、各ポートに時系列なデータ単位で所定順序で分割された２Ｎポートの表示データ（第２の表示データ）とすることができ、必ずしも、前記第２の表示データが、異なるＮポートの表示データとして互いにデータの半周期（クロックの半周期）の位相ずれを有する表示データをも含むことを必須とするものではないことは、本発明の趣旨から明らかである。
【００７９】
また、表示データに位相ずれを有する場合に設けられる位相調整回路は、２Ｎポートの出力として送出されるデータが同一位相であればよいので、メモリの出力側に設けて適宜位相を調整するように構成することができること云うまでもない。
【００８０】
図３に示す実施の形態において、メモリ内に設けられるラインメモリとして、表示データのビット数×３×１ラインのデータ数のメモリ記憶容量のものを使用する例を説明したが、２Ｎポートのデータに対し、１／２Ｎラインのデータ数を記憶可能なラインメモリとして構成することにより、メモリ数を節約することが可能である。
【００８１】
【発明の効果】
本発明によれば、表示データによる画面左半分と右半分に分割したソースドライバ群の駆動を制御する制御回路（タイミングコントローラ）に入力する各種フォーマットの表示データを一定の単一フォーマットに変換して出力する切替変換機能を備えているので、液晶表示装置に供給する表示データの信号形式に対する自由度が高い液晶表示モジュールを構成することが可能である。
【００８２】
また、液晶表示装置に対する表示データの送り側において表示データのフォーマットに応じた信号変換処理を行う信号処理回路等を設ける必要がなくなるから、液晶表示装置が高価格化するのを回避することが可能である。
【００８３】
更に、制御回路内に表示データの処理回路を内蔵することにより、入力した表示データと異なる表示データを発生することが可能であり、高速動作時の試験表示用データ等の発生が可能である。
【図面の簡単な説明】
【図１】 本発明の液晶表示装置及び制御回路の第１の実施の形態を示す図である。
【図２】 第１の実施の形態で扱う２ポート出力のデータ形式を示す図である。
【図３】 第１の実施の形態のタイミングコントローラの構成例を示す図である。
【図４】 第１の実施の形態の位相調整回路の具体的な構成例を示す図である。
【図５】 第１の実施の形態のメモリの動作タイミングチャートを示す図である。
【図６】 第１の実施の形態のラインメモリの動作タイミングチャートを示す図である。
【図７】 第１の実施の形態のラインメモリの動作タイミングチャートを示す図である。
【図８】 第１の実施の形態のソースドライバの一部構成例を示す図である。
【図９】 本発明の液晶表示装置及び制御回路の第２の実施の形態で扱う表示データのデータ形式を示す図である。
【図１０】 第２の実施の形態で扱う表示データの例を示す図である。
【図１１】 第２の実施の形態のタイミングコントローラの構成を示す図である。
【図１２】 第２の実施の形態のソースドライバの一部構成例を示す図である。
【図１３】 本発明の液晶表示装置及び制御回路の第３の実施の形態のタイミングチャートを示す図である。
【図１４】 本発明の液晶表示装置及び制御回路の第４の実施の形態のタイミングチャートを示す図である。
【図１５】 従来の液晶表示装置の制御回路を示す図である。
【図１６】 従来の液晶表示装置の他の制御回路を示す図である。
【符号の説明】
１１ 表示ディジタルデータ出力部
１１３ マルチプレクサ
１２ タイミングコントローラ
１２１ メモリ回路
１２２、３７、１１４ 入力選択回路
１３ ソースドライバ群
１３１ 画面左半分のソースドライバ群
１３２ 画面右半分のソースドライバ群
１４ 液晶パネル
１５ ゲートドライバ
１６ 階調電圧回路
３１、１１１ 位相調整回路
３３、３５、１１２ メモリ
３２、３４、３６ スイッチ
３８ スイッチ（マルチプレクサ機能スイッチ）
４１、４２、４３、４４、４５ フリップフロップ回路

Claims (7)

1. 液晶パネルと、
   機能的に第１のソースドライバグループと第２のソースドライバグループとに分けられた複数のソースドライバであって、前記第１のソースドライバグループと前記第２のソースドライバグループとが、それぞれ、前記液晶パネルの第１の半分部分と第２の半分部分とに割り当てられている、複数のソースドライバと、
   前記第１及び第２のソースドライバグループの前に配置された画素データ並べ替え回路であって、該画素データ並べ替え回路が、２Ｎポート（Ｎは自然数）の画素データを同時に受信し、所定のデータフォーマットにしたがって前記２Nポートの画素データの順序を並べ替えて、並べ替えられた第１のNポートの画素データを前記第１のソースドライバグループに適用し、並べ替えられた第２のNポートの画素データを前記第２のソースドライバに適用する、画素データ並べ替え回路と
   を備え、
   前記画素データ並べ替え回路が、
   前記２Nポートの画素データが記憶される複数のラインメモリを有するメモリ手段と、
   スイッチ制御信号の制御に基づいて、前記複数のラインメモリから前記２Nポートの画素データを選択的に読み出す第１のスイッチ手段と、
   前記複数のラインメモリから選択的に読み出された前記２Nポートの画素データの順序を並べ替える第２のスイッチ手段と
   を更に備えるものである、液晶表示装置。
2. 前記画素データ並べ替え回路が、前記２Nポートの画素データのうちの１つ以上のデータとそのデータ以外の残りのデータとの間の周期のずれをなくすように、前記１つ以上のデータを遅れさせるデータ周期調整回路を備えるものである、請求項１に記載の液晶表示装置。
3. 前記画素データ並べ替え回路と前記複数のソースドライバとの間に配置されたデータ周期調整回路を更に備え、
   該データ周期調整回路が、前記画素データ並べ替え回路から出力された並べ替え後の２Nポートの画素データのうちの１つ以上のデータを遅れさせて、前記１つ以上のデータと、前記画素データ並べ替え回路から出力された残りの並べ替え後の画素データとの間の位相のずれをなくすものである、請求項１に記載の液晶表示装置。
4. 前記画素データ並べ替え回路が、前記液晶パネルの前記第１の半分部分と前記第２の半分部分のうちのいずれかに割り当てられる単一のポートの画素データを受け取って、２ポートの画素データを生成するものであり、前記２ポートの画素データのそれぞれは、前記単一のポートの画素データと同じであり、前記２ポートの画素データのそれぞれは、前記第１及び第２のソースドライバグループに適用されるものである、請求項１に記載の液晶表示装置。
5. 前記画素データ並べ替え回路が、前記液晶パネルの前記第１の半分部分と前記第２の半分部分のうちのいずれかに割り当てられる単一のポートの画素データを受け取って、前記単一のポートの画素データの各画素データを倍増させることによって２ポートの画素データを生成するものであり、前記２ポートの画素データのそれぞれは、前記第１及び第２のソースドライバグループに適用されるものである、請求項１に記載の液晶表示装置。
6. 画素データ並べ替え回路を有する液晶表示装置であって、
   前記画素データ並べ替え回路が、
   複数の画素データ用入力部であって、前記画素データの数が、２N（Nは自然数）であり、前記入力部が、同時に２Nポートの画素データを受信するものである、入力部と、
   前記入力部で受信した前記２Nポートの画素データの間に位相のずれがあった場合に、その位相のずれをなくすデータ周期調整回路と、
   前記入力部で受信した前記２Nポートの画素データを記憶するメモリ手段であって、該メモリ手段は、前記２Nポートの画素データの間に位相のずれがあった場合に、前記データ周期調節回路の出力を受け取るように連動して動作するものである、メモリ手段と、
   前記メモリ手段に記憶された前記２Nポートの画素データを選択的に読み出す第１のスイッチ手段と、
   該第１のスイッチ手段の次に配置された第２のスイッチ手段と
   を備え、
   該第２のスイッチ手段は、所定のデータフォーマットに従って前記２Nポートの画素データの順序を並べ替えて、並べ替えられた第１のNポートの画素データを、液晶パネルの第１の半分部分に割り当てられた第１のソースドライバグループに適用し、並べ替えられた第２のNポートの画素データを、液晶パネルの第２の半分部分に割り当てられた第２のソースドライバグループに適用するものである、液晶表示装置。
7. 画素データ並べ替え回路を有する液晶表示装置であって、
   前記画素データ並べ替え回路が、
   複数の画素データ用入力部であって、前記画素データの数が、２N（Nは自然数）であり、前記入力部が、同時に２Nポートの画素データを受信するものである、入力部と、
   前記入力部で受信した前記２Nポートの画素データを記憶するメモリ手段と、
   前記メモリ手段に記憶された前記２Nポートの画素データを選択的に読み出す第１のスイッチ手段と、
   該第１のスイッチ手段の次に配置された第２のスイッチ手段と
   を備え、
   該第２のスイッチ手段は、所定のデータフォーマットに従って前記２Nポートの画素データの順序を並べ替えて、並べ替えられた第１のNポートの画素データを、液晶パネルの第１の半分部分に割り当てられた第１のソースドライバグループに適用し、並べ替えられた第２のNポートの画素データを、液晶パネルの第２の半分部分に割り当てられた第２のソースドライバグループに適用するものであり、
   前記第２のスイッチ手段から出力された前記第１のNポートの画素データと前記第２のNポートの画素データとの間に位相のずれがあった場合に、前記液晶パネルに適用される前にその位相のずれをなくすようになっている液晶表示装置。

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