JP3238758B2 - 液晶表示装置の駆動回路 - Google Patents
液晶表示装置の駆動回路Info
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Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置の駆動回路
に係り、特に、画像データをある期間分割保持するメモ
リを備え、データ電極ドライバを複数ブロックに分割し
て画像データを並列に供給する液晶表示装置の駆動回路
において、画像データが高速になり情報量が多くなって
も、低速度のメモリの使用を可能とし、またより少ない
メモリ数で構成可能な液晶表示装置の駆動回路に関す
る。
に係り、特に、画像データをある期間分割保持するメモ
リを備え、データ電極ドライバを複数ブロックに分割し
て画像データを並列に供給する液晶表示装置の駆動回路
において、画像データが高速になり情報量が多くなって
も、低速度のメモリの使用を可能とし、またより少ない
メモリ数で構成可能な液晶表示装置の駆動回路に関す
る。
【０００２】近年、液晶表示装置の高画質化が要求され
ており、このため、駆動回路における液晶ドライバの最
大動作速度以上の速度で送られて来る画像データを液晶
表示パネルに表示する必要があり、より小さな回路規模
で、低消費電力で、しかも低コストの液晶表示装置の駆
動回路の実現を図る必要がある。
ており、このため、駆動回路における液晶ドライバの最
大動作速度以上の速度で送られて来る画像データを液晶
表示パネルに表示する必要があり、より小さな回路規模
で、低消費電力で、しかも低コストの液晶表示装置の駆
動回路の実現を図る必要がある。
【０００３】
【従来の技術】図７に、従来の液晶表示装置の駆動回路
の構成図を示す。同図に示すように、従来の液晶表示装
置の駆動回路では、液晶ドライバの最大動作速度よりも
速い画像データＤａｔａを液晶表示パネル１１に表示す
る場合、画像データＤａｔａを第１から第３のメモリＭ
１１〜Ｍ１３に分割して記憶し、更に３個に分割したデ
ータ電極ドライバ１３−１〜１３−３を並列に動作させ
ていた。
の構成図を示す。同図に示すように、従来の液晶表示装
置の駆動回路では、液晶ドライバの最大動作速度よりも
速い画像データＤａｔａを液晶表示パネル１１に表示す
る場合、画像データＤａｔａを第１から第３のメモリＭ
１１〜Ｍ１３に分割して記憶し、更に３個に分割したデ
ータ電極ドライバ１３−１〜１３−３を並列に動作させ
ていた。
【０００４】つまり、従来の液晶表示装置の駆動回路に
おいては、画像データＤａｔａの速度を落とす方法とし
て、３個のブロックに分けたデータ電極ドライバ１３−
１〜１３−３に対応した第１、第２、及び第３のメモリ
Ｍ１１〜Ｍ１３を設け、書き込み時に分割して格納し、
読み出し時には第１、第２、及び第３のメモリＭ１１〜
Ｍ１３を並列に動作させることにより、３個のデータ電
極ドライバ１３−１〜１３−３に並列に画像データを供
給していた。
おいては、画像データＤａｔａの速度を落とす方法とし
て、３個のブロックに分けたデータ電極ドライバ１３−
１〜１３−３に対応した第１、第２、及び第３のメモリ
Ｍ１１〜Ｍ１３を設け、書き込み時に分割して格納し、
読み出し時には第１、第２、及び第３のメモリＭ１１〜
Ｍ１３を並列に動作させることにより、３個のデータ電
極ドライバ１３−１〜１３−３に並列に画像データを供
給していた。
【０００５】
【発明が解決しようとする課題】従って、従来の液晶表
示装置の駆動回路では、画像データＤａｔａが高速にな
り情報量が多くなると、それに応じた動作速度のメモリ
を使用しなければならず、またデータ電極ドライバの分
割ブロック数が多くなると、メモリ数を増やさなければ
ならないという問題があった。
示装置の駆動回路では、画像データＤａｔａが高速にな
り情報量が多くなると、それに応じた動作速度のメモリ
を使用しなければならず、またデータ電極ドライバの分
割ブロック数が多くなると、メモリ数を増やさなければ
ならないという問題があった。
【０００６】本発明は、上記問題点を解決するもので、
画像データをある期間分割保持するメモリを備え、デー
タ電極ドライバを複数ブロックに分割して画像データを
並列に供給する液晶表示装置の駆動回路において、画像
データが高速になり情報量が多くなっても、低速度のメ
モリの使用を可能とし、またより少ないメモリ数で構成
可能な液晶表示装置の駆動回路を提供することを目的と
する。
画像データをある期間分割保持するメモリを備え、デー
タ電極ドライバを複数ブロックに分割して画像データを
並列に供給する液晶表示装置の駆動回路において、画像
データが高速になり情報量が多くなっても、低速度のメ
モリの使用を可能とし、またより少ないメモリ数で構成
可能な液晶表示装置の駆動回路を提供することを目的と
する。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。上記課題を解決するために、本発明の液晶表
示装置の駆動回路は、第１から第ｑ番目（ｑは任意の正
整数）のデータ電極ドライバ１３−１〜１３−ｑを備え
る液晶表示装置の駆動回路であって、画像データをｐ個
（ｐは任意の正整数）に分割する分割手段１と、第１か
ら第ｐ番目のメモリＭ１〜Ｍｐからなり、前記分割手段
１によりｐ個に分割された画像データを所定の期間保持
する記憶手段３と、前記記憶手段３からの読み出し時の
画像データを、前記データ電極ドライバ１３−１〜１３
−ｑのブロック分割に対応した画像データに並び変える
記憶制御手段７と、前記記憶手段３内でｐ個に分割され
た画像データのそれぞれをｑ個に再分割する再分割手段
４と、前記再分割手段４により再分割されたｐ×ｑ個の
画像データを並び変えて合成し、前記ｑ個のデータ電極
ドライバ１３−１〜１３−ｑに供給する合成手段５とを
備え、前記分割手段１は、入力される画像データが前記
第１から第ｐ番目のメモリＭ１〜Ｍｐに順に保持される
ように分割し、前記記憶制御手段７は、前記記憶手段３
内のそれぞれの前記メモリＭ１〜Ｍｐから読み出される
画像データの順番が、前記第１から第ｑ番目のデータ電
極ドライバ１３−１〜１３−ｑに対応する順番で読み出
されるように制御し、前記再分割手段４は、前記第１か
ら第ｑ番目のデータ電極ドライバ１３−１〜１３−ｑに
供給される画像データ毎に再分割することを特徴とす
る。
図である。上記課題を解決するために、本発明の液晶表
示装置の駆動回路は、第１から第ｑ番目（ｑは任意の正
整数）のデータ電極ドライバ１３−１〜１３−ｑを備え
る液晶表示装置の駆動回路であって、画像データをｐ個
（ｐは任意の正整数）に分割する分割手段１と、第１か
ら第ｐ番目のメモリＭ１〜Ｍｐからなり、前記分割手段
１によりｐ個に分割された画像データを所定の期間保持
する記憶手段３と、前記記憶手段３からの読み出し時の
画像データを、前記データ電極ドライバ１３−１〜１３
−ｑのブロック分割に対応した画像データに並び変える
記憶制御手段７と、前記記憶手段３内でｐ個に分割され
た画像データのそれぞれをｑ個に再分割する再分割手段
４と、前記再分割手段４により再分割されたｐ×ｑ個の
画像データを並び変えて合成し、前記ｑ個のデータ電極
ドライバ１３−１〜１３−ｑに供給する合成手段５とを
備え、前記分割手段１は、入力される画像データが前記
第１から第ｐ番目のメモリＭ１〜Ｍｐに順に保持される
ように分割し、前記記憶制御手段７は、前記記憶手段３
内のそれぞれの前記メモリＭ１〜Ｍｐから読み出される
画像データの順番が、前記第１から第ｑ番目のデータ電
極ドライバ１３−１〜１３−ｑに対応する順番で読み出
されるように制御し、前記再分割手段４は、前記第１か
ら第ｑ番目のデータ電極ドライバ１３−１〜１３−ｑに
供給される画像データ毎に再分割することを特徴とす
る。
【０００８】
【０００９】
【００１０】
【００１１】
【作用】本発明の液晶表示装置の駆動回路では、図１に
示す如く、分割手段１により画像データＤａｔａをｐ個
（ｐは任意の正整数）に分割して、画像データＤａｔａ
の速度を落としてｐ個のメモリＭ１〜Ｍｐに格納し、再
分割手段４及び合成手段５により、記憶手段３内にｐ分
割された画像データのそれぞれをｑ個に再分割して、そ
れらを合成してデータ電極ドライバ１３−１〜１３−ｑ
に供給し、データ電極ドライバ１３−１〜１３−ｑは、
前記記憶手段３の画像データに基づき並列に駆動するよ
うにしている。
示す如く、分割手段１により画像データＤａｔａをｐ個
（ｐは任意の正整数）に分割して、画像データＤａｔａ
の速度を落としてｐ個のメモリＭ１〜Ｍｐに格納し、再
分割手段４及び合成手段５により、記憶手段３内にｐ分
割された画像データのそれぞれをｑ個に再分割して、そ
れらを合成してデータ電極ドライバ１３−１〜１３−ｑ
に供給し、データ電極ドライバ１３−１〜１３−ｑは、
前記記憶手段３の画像データに基づき並列に駆動するよ
うにしている。
【００１２】従って、データ電極ドライバの動作速度よ
りも速い画像データＤａｔａを分割構成したメモリを介
して分割し、ブロックに分割したデータ電極ドライバを
並列動作させて表示する場合に、使用するメモリのアク
セス速度に応じて記憶手段３を分割構成し、またデータ
電極ドライバも動作速度に応じて分割構成すればよく、
画像データＤａｔａが高速になり情報量が多くなって
も、低速度のメモリの使用を可能とし、またより少ない
メモリ数で構成可能な液晶表示装置の駆動回路を実現で
きる。
りも速い画像データＤａｔａを分割構成したメモリを介
して分割し、ブロックに分割したデータ電極ドライバを
並列動作させて表示する場合に、使用するメモリのアク
セス速度に応じて記憶手段３を分割構成し、またデータ
電極ドライバも動作速度に応じて分割構成すればよく、
画像データＤａｔａが高速になり情報量が多くなって
も、低速度のメモリの使用を可能とし、またより少ない
メモリ数で構成可能な液晶表示装置の駆動回路を実現で
きる。
【００１３】また、本発明の液晶表示装置の駆動回路で
は、図１に示す如く、分割手段１により画像データＤａ
ｔａをｐ個（ｐは任意の正整数）に分割して、画像デー
タＤａｔａの速度を落としてｐ個のメモリＭ１〜Ｍｐに
格納し、再分割手段４及び合成手段５により、記憶手段
３内にｐ分割された画像データのそれぞれをｑ個に再分
割して、それらを合成してデータ電極ドライバ１３−１
〜１３−ｑに供給し、データ電極ドライバ１３−１〜１
３−ｑは、前記記憶手段３の画像データに基づき並列に
駆動する。尚、記憶手段３への書き込み時、或いは読み
出し時の画像データは、記憶制御手段７によってデータ
電極ドライバ１３−１〜１３−ｑのブロック分割に対応
した画像データに並び変えるようにしている。
は、図１に示す如く、分割手段１により画像データＤａ
ｔａをｐ個（ｐは任意の正整数）に分割して、画像デー
タＤａｔａの速度を落としてｐ個のメモリＭ１〜Ｍｐに
格納し、再分割手段４及び合成手段５により、記憶手段
３内にｐ分割された画像データのそれぞれをｑ個に再分
割して、それらを合成してデータ電極ドライバ１３−１
〜１３−ｑに供給し、データ電極ドライバ１３−１〜１
３−ｑは、前記記憶手段３の画像データに基づき並列に
駆動する。尚、記憶手段３への書き込み時、或いは読み
出し時の画像データは、記憶制御手段７によってデータ
電極ドライバ１３−１〜１３−ｑのブロック分割に対応
した画像データに並び変えるようにしている。
【００１４】従って、画像データＤａｔａを記憶手段３
に書き込む前に分割し、読み出し後に合成することで、
画像データＤａｔａよりも遅い動作速度のメモリを使用
することができ、また記憶手段３への書き込み時、或い
は読み出し時の画像データを、データ電極ドライバ１３
−１〜１３−ｑのブロック分割に対応した画像データに
並び変え、更に再分割手段４を設けることでメモリ数を
削減することができ、結果として、画像データＤａｔａ
が高速になり情報量が多くなっても、より少ないメモリ
数で、しかも低速度のメモリによる構成が可能となり、
回路規模の縮小、低消費電力化、並びに低コスト化を図
ることができる。
に書き込む前に分割し、読み出し後に合成することで、
画像データＤａｔａよりも遅い動作速度のメモリを使用
することができ、また記憶手段３への書き込み時、或い
は読み出し時の画像データを、データ電極ドライバ１３
−１〜１３−ｑのブロック分割に対応した画像データに
並び変え、更に再分割手段４を設けることでメモリ数を
削減することができ、結果として、画像データＤａｔａ
が高速になり情報量が多くなっても、より少ないメモリ
数で、しかも低速度のメモリによる構成が可能となり、
回路規模の縮小、低消費電力化、並びに低コスト化を図
ることができる。
【００１５】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。第１実施例 図２に本発明の第１実施例に係る液晶表示装置の駆動回
路の構成図を示す。同図において、図７（従来例）と重
複する部分には同一の符号を附する。
説明する。第１実施例 図２に本発明の第１実施例に係る液晶表示装置の駆動回
路の構成図を示す。同図において、図７（従来例）と重
複する部分には同一の符号を附する。
【００１６】図２において、本実施例の液晶表示装置の
駆動回路は、駆動対象である液晶表示パネル１１、３個
のブロックに分割されてデータラインを駆動するデータ
電極ドライバ１３−１〜１３−３、ゲートラインを駆動
するゲート電極ドライバ１５、画像データＤａｔａから
データ電極ドライバ１３−１〜１３−３に供給する画像
データを生成する画像データ処理部、並びに、クロック
信号ＣＬＫ、水平同期信号Ｈｓｙｎｃ、及び垂直同期信
号Ｖｓｙｎｃから各構成要素の制御信号群ｃｏｎ１及び
ｃｏｎ２を生成するタイミング制御部１７から構成され
ている。
駆動回路は、駆動対象である液晶表示パネル１１、３個
のブロックに分割されてデータラインを駆動するデータ
電極ドライバ１３−１〜１３−３、ゲートラインを駆動
するゲート電極ドライバ１５、画像データＤａｔａから
データ電極ドライバ１３−１〜１３−３に供給する画像
データを生成する画像データ処理部、並びに、クロック
信号ＣＬＫ、水平同期信号Ｈｓｙｎｃ、及び垂直同期信
号Ｖｓｙｎｃから各構成要素の制御信号群ｃｏｎ１及び
ｃｏｎ２を生成するタイミング制御部１７から構成され
ている。
【００１７】画像データ処理部は、ディジタル画像デー
タをそのまま出力し、若しくはアナログ画像データＤａ
ｔａをＡ／Ｄ変換して出力するＡ／Ｄ変換部２と、分割
手段１として機能し、画像データＤａｔａを奇数及び偶
数番目の画像データに分割してラッチするラッチＬ１及
びＬ２と、記憶手段３として機能しラッチＬ１及びＬ２
出力を所定の期間保持する２個のメモリＭ１及びＭ２
と、記憶制御手段７として機能しメモリＭ１及びＭ２か
らの読み出し画像データを、データ電極ドライバ１３−
１〜１３−３のブロック分割に対応した画像データに並
び変わるようアクセス制御するアドレスカウンタ７と、
再分割手段４として機能しメモリＭ１及びＭ２の出力を
ラッチするラッチＬＡ１，ＬＢ１，ＬＣ１，ＬＡ２，Ｌ
Ｂ２，及びＬＣ２と、合成手段５として機能しラッチＬ
Ａ１，ＬＢ１，ＬＣ１，ＬＡ２，ＬＢ２，及びＬＣ２出
力を合成してデータ電極ドライバ１３−１〜１３−３に
供給する合成回路５−１〜５−３とから構成されてい
る。
タをそのまま出力し、若しくはアナログ画像データＤａ
ｔａをＡ／Ｄ変換して出力するＡ／Ｄ変換部２と、分割
手段１として機能し、画像データＤａｔａを奇数及び偶
数番目の画像データに分割してラッチするラッチＬ１及
びＬ２と、記憶手段３として機能しラッチＬ１及びＬ２
出力を所定の期間保持する２個のメモリＭ１及びＭ２
と、記憶制御手段７として機能しメモリＭ１及びＭ２か
らの読み出し画像データを、データ電極ドライバ１３−
１〜１３−３のブロック分割に対応した画像データに並
び変わるようアクセス制御するアドレスカウンタ７と、
再分割手段４として機能しメモリＭ１及びＭ２の出力を
ラッチするラッチＬＡ１，ＬＢ１，ＬＣ１，ＬＡ２，Ｌ
Ｂ２，及びＬＣ２と、合成手段５として機能しラッチＬ
Ａ１，ＬＢ１，ＬＣ１，ＬＡ２，ＬＢ２，及びＬＣ２出
力を合成してデータ電極ドライバ１３−１〜１３−３に
供給する合成回路５−１〜５−３とから構成されてい
る。
【００１８】本実施例では、Ａ／Ｄ変換後の画像データ
をラッチ回路Ｌ１及びＬ２により分割して速度を落と
す。分割数が多いほどメモリ数は増えるが低速で小容量
のメモリを使用することができる。メモリＭ１及びＭ２
に画像データを書き込んだ後、アドレスカウンタ７によ
りデータ電極ドライバ１３−１〜１３−３のブロック分
割に対応した画像データに並び変えて読み出し、ラッチ
ＬＡ１，ＬＢ１，ＬＣ１，ＬＡ２，ＬＢ２，及びＬＣ２
により再分割する。次に、合成回路５−１〜５−３によ
りデータを合成して画像データの速度を上げ、ブロック
毎にデータ電極ドライバ１３−１〜１３−３に対して並
列に画像データを供給する。
をラッチ回路Ｌ１及びＬ２により分割して速度を落と
す。分割数が多いほどメモリ数は増えるが低速で小容量
のメモリを使用することができる。メモリＭ１及びＭ２
に画像データを書き込んだ後、アドレスカウンタ７によ
りデータ電極ドライバ１３−１〜１３−３のブロック分
割に対応した画像データに並び変えて読み出し、ラッチ
ＬＡ１，ＬＢ１，ＬＣ１，ＬＡ２，ＬＢ２，及びＬＣ２
により再分割する。次に、合成回路５−１〜５−３によ
りデータを合成して画像データの速度を上げ、ブロック
毎にデータ電極ドライバ１３−１〜１３−３に対して並
列に画像データを供給する。
【００１９】次に、アドレスカウンタ７による画像デー
タの並び変え動作について説明する。図３は、アドレス
カウンタ７の詳細構成図である。アドレスカウンタ７
は、３つのアドレスカウンタ２１−１〜２１−３と、そ
れぞれのアドレスカウンタ２１−１〜２１−３出力を選
択制御信号ｃａｄにより選択出力するセレクタ２３から
構成されている。
タの並び変え動作について説明する。図３は、アドレス
カウンタ７の詳細構成図である。アドレスカウンタ７
は、３つのアドレスカウンタ２１−１〜２１−３と、そ
れぞれのアドレスカウンタ２１−１〜２１−３出力を選
択制御信号ｃａｄにより選択出力するセレクタ２３から
構成されている。
【００２０】また図４（１）は、液晶表示パネル１１上
の画像データの並びを説明する図である。データＡ１，
Ａ１’，Ａ２，Ａ２’，…，Ａｎ，Ａｎ’はデータ電極
第１ドライバ１２−１に、データＢ１，Ｂ１’，Ｂ２，
Ｂ２’，…，Ｂｎ，Ｂｎ’はデータ電極第２ドライバ１
２−２に、データＣ１，Ｃ１’，Ｃ２，Ｃ２’，…，Ｃ
ｎ，Ｃｎ’はデータ電極第３ドライバ１２−３にそれぞ
れ対応している。ここで、記号’付きのデータは偶数番
目のデータであることを意味している。
の画像データの並びを説明する図である。データＡ１，
Ａ１’，Ａ２，Ａ２’，…，Ａｎ，Ａｎ’はデータ電極
第１ドライバ１２−１に、データＢ１，Ｂ１’，Ｂ２，
Ｂ２’，…，Ｂｎ，Ｂｎ’はデータ電極第２ドライバ１
２−２に、データＣ１，Ｃ１’，Ｃ２，Ｃ２’，…，Ｃ
ｎ，Ｃｎ’はデータ電極第３ドライバ１２−３にそれぞ
れ対応している。ここで、記号’付きのデータは偶数番
目のデータであることを意味している。
【００２１】このような画像データＡ１，Ａ１’，…，
Ａｎ，Ａｎ’，Ｂ１，Ｂ１’，…，Ｂｎ，Ｂｎ’，Ｃ
１，Ｃ１’，…，Ｃｎ，Ｃｎ’が与えられる時、図４
（２）に示すように、第１メモリＭ１には奇数番目のデ
ータが、第２メモリＭ２には偶数番目のデータが順次格
納される。
Ａｎ，Ａｎ’，Ｂ１，Ｂ１’，…，Ｂｎ，Ｂｎ’，Ｃ
１，Ｃ１’，…，Ｃｎ，Ｃｎ’が与えられる時、図４
（２）に示すように、第１メモリＭ１には奇数番目のデ
ータが、第２メモリＭ２には偶数番目のデータが順次格
納される。
【００２２】図５は、入力される画像データＤａｔａ
と、画像データの並び変えのためのメモリＭ１及びＭ２
からの読み出し動作の概念的説明図である。アドレスカ
ウンタ７において、第１アドレスカウンタ２１−１によ
りアドレスａから、第２アドレスカウンタ２１−２によ
りアドレスｂから、第３アドレスカウンタ２１−３によ
りアドレスｃからそれぞれ並列にカウントアップし、選
択制御信号ｃａｄ（タイミング制御部１７で生成される
制御信号群ｃｏｎ２の１つ）に基づきセレクタ２３によ
ってアドレスａｄｒを切り換えてメモリＭ１及びＭ２の
内容を出力する。ラッチＬＡ１，ＬＢ１，ＬＣ１，ＬＡ
２，ＬＢ２，及びＬＣ２のラッチタイミングを選択制御
信号ｃａｄに同期させれば、ラッチＬＡ１，ＬＢ１，Ｌ
Ｃ１，ＬＡ２，ＬＢ２，及びＬＣ２の内容は図５（２）
に示すような遷移となる。また、合成回路５−１〜５−
３により合成される画像データ、即ちデータ電極ドライ
バ１３−１〜１３−３に印加される画像データは、合成
部でラッチされ、図５（３）に示すようになり、ラッチ
１、２を合成すると図５（４）に示す如くなる。
と、画像データの並び変えのためのメモリＭ１及びＭ２
からの読み出し動作の概念的説明図である。アドレスカ
ウンタ７において、第１アドレスカウンタ２１−１によ
りアドレスａから、第２アドレスカウンタ２１−２によ
りアドレスｂから、第３アドレスカウンタ２１−３によ
りアドレスｃからそれぞれ並列にカウントアップし、選
択制御信号ｃａｄ（タイミング制御部１７で生成される
制御信号群ｃｏｎ２の１つ）に基づきセレクタ２３によ
ってアドレスａｄｒを切り換えてメモリＭ１及びＭ２の
内容を出力する。ラッチＬＡ１，ＬＢ１，ＬＣ１，ＬＡ
２，ＬＢ２，及びＬＣ２のラッチタイミングを選択制御
信号ｃａｄに同期させれば、ラッチＬＡ１，ＬＢ１，Ｌ
Ｃ１，ＬＡ２，ＬＢ２，及びＬＣ２の内容は図５（２）
に示すような遷移となる。また、合成回路５−１〜５−
３により合成される画像データ、即ちデータ電極ドライ
バ１３−１〜１３−３に印加される画像データは、合成
部でラッチされ、図５（３）に示すようになり、ラッチ
１、２を合成すると図５（４）に示す如くなる。
【００２３】本実施例によれば、画像データＤａｔａを
記憶手段３に書き込む前に分割し、読み出し後に合成す
ることで、画像データよりも遅い動作速度のメモリを使
用することができる。例えば、画像データＤａｔａの転
送速度がＸ［ＭＨｚ］（Ｘ：任意の正の実数）の場合、
本実施例のような構成とすることでアクセス速度がＸ／
２［ＭＨｚ］のメモリを使用することができる。
記憶手段３に書き込む前に分割し、読み出し後に合成す
ることで、画像データよりも遅い動作速度のメモリを使
用することができる。例えば、画像データＤａｔａの転
送速度がＸ［ＭＨｚ］（Ｘ：任意の正の実数）の場合、
本実施例のような構成とすることでアクセス速度がＸ／
２［ＭＨｚ］のメモリを使用することができる。
【００２４】また記憶手段３への書き込み時、或いは読
み出し時の画像データを、データ電極ドライバ１３−１
〜１３−３のブロック分割に対応した画像データに並び
変え、更に再分割手段４及び合成手段５により再分割及
び合成することで、従来３個必要であったところを２個
と、メモリ数を削減することができる。結果として、画
像データＤａｔａが高速になり情報量が多くなっても、
より少ないメモリ数で、しかも低速度のメモリによる構
成が可能となる。第２実施例 図６に本発明の第２実施例に係る液晶表示装置の駆動回
路の構成図を示す。
み出し時の画像データを、データ電極ドライバ１３−１
〜１３−３のブロック分割に対応した画像データに並び
変え、更に再分割手段４及び合成手段５により再分割及
び合成することで、従来３個必要であったところを２個
と、メモリ数を削減することができる。結果として、画
像データＤａｔａが高速になり情報量が多くなっても、
より少ないメモリ数で、しかも低速度のメモリによる構
成が可能となる。第２実施例 図６に本発明の第２実施例に係る液晶表示装置の駆動回
路の構成図を示す。
【００２５】本実施例の液晶表示装置の駆動回路は、液
晶表示パネル１１、奇数番目のデータラインを駆動する
データ電極奇数ドライバ１４−１〜１４−３、偶数番目
のデータラインを駆動するデータ電極偶数ドライバ１４
−４〜１４−６、ゲートラインを駆動するゲート電極ド
ライバ１５、画像データＤａｔａからデータ電極ドライ
バ１３−１〜１３−３に供給する画像データを生成する
画像データ処理部、並びに、クロック信号ＣＬＫ、水平
同期信号Ｈｓｙｎｃ、及び垂直同期信号Ｖｓｙｎｃから
各構成要素の制御信号群ｃｏｎ１及びｃｏｎ２を生成す
るタイミング制御部１７から構成されている。
晶表示パネル１１、奇数番目のデータラインを駆動する
データ電極奇数ドライバ１４−１〜１４−３、偶数番目
のデータラインを駆動するデータ電極偶数ドライバ１４
−４〜１４−６、ゲートラインを駆動するゲート電極ド
ライバ１５、画像データＤａｔａからデータ電極ドライ
バ１３−１〜１３−３に供給する画像データを生成する
画像データ処理部、並びに、クロック信号ＣＬＫ、水平
同期信号Ｈｓｙｎｃ、及び垂直同期信号Ｖｓｙｎｃから
各構成要素の制御信号群ｃｏｎ１及びｃｏｎ２を生成す
るタイミング制御部１７から構成されている。
【００２６】画像データ処理部は、Ａ／Ｄ変換部２、ラ
ッチＬ１及びＬ２、第１メモリＭ１及び第２メモリＭ
２、アドレスカウンタ７、並びにラッチＬＡ１，ＬＢ
１，ＬＣ１，ＬＡ２，ＬＢ２，及びＬＣ２から構成され
ている。
ッチＬ１及びＬ２、第１メモリＭ１及び第２メモリＭ
２、アドレスカウンタ７、並びにラッチＬＡ１，ＬＢ
１，ＬＣ１，ＬＡ２，ＬＢ２，及びＬＣ２から構成され
ている。
【００２７】このように、本実施例ではデータ電極ドラ
イバを奇数番目のデータライン用と偶数番目のデータラ
イン用とに分けて構成しているので、第１実施例のよう
に合成回路５−１〜５−３によって合成する必要がな
い。各部の動作は、第１実施例とほぼ同様である。
イバを奇数番目のデータライン用と偶数番目のデータラ
イン用とに分けて構成しているので、第１実施例のよう
に合成回路５−１〜５−３によって合成する必要がな
い。各部の動作は、第１実施例とほぼ同様である。
【００２８】尚、記憶手段３としてのメモリを更に分割
して構成する場合には、合成手段５は必要となる。
して構成する場合には、合成手段５は必要となる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
分割手段により画像データをｐ個（ｐは任意の正整数）
に分割して、画像データの速度を落としてｐ個のメモリ
に格納し、再分割手段及び合成手段により、記憶手段内
にｐ分割された画像データのそれぞれをｑ個に再分割し
て、それらを合成してｑ個のデータ電極ドライバに供給
し、データ電極ドライバは記憶手段の画像データに基づ
き並列に駆動することとしたので、データ電極ドライバ
の動作速度よりも速い画像データを分割構成したメモリ
を介して分割し、ブロックに分割したデータ電極ドライ
バを並列動作させて表示する場合に、使用するメモリの
アクセス速度に応じて記憶手段を分割構成し、またデー
タ電極ドライバも動作速度に応じて分割構成すればよ
く、画像データが高速になり情報量が多くなっても、低
速度のメモリの使用を可能とし、またより少ないメモリ
数で構成可能な液晶表示装置の駆動回路を提供すること
ができる。
分割手段により画像データをｐ個（ｐは任意の正整数）
に分割して、画像データの速度を落としてｐ個のメモリ
に格納し、再分割手段及び合成手段により、記憶手段内
にｐ分割された画像データのそれぞれをｑ個に再分割し
て、それらを合成してｑ個のデータ電極ドライバに供給
し、データ電極ドライバは記憶手段の画像データに基づ
き並列に駆動することとしたので、データ電極ドライバ
の動作速度よりも速い画像データを分割構成したメモリ
を介して分割し、ブロックに分割したデータ電極ドライ
バを並列動作させて表示する場合に、使用するメモリの
アクセス速度に応じて記憶手段を分割構成し、またデー
タ電極ドライバも動作速度に応じて分割構成すればよ
く、画像データが高速になり情報量が多くなっても、低
速度のメモリの使用を可能とし、またより少ないメモリ
数で構成可能な液晶表示装置の駆動回路を提供すること
ができる。
【００３０】また、本発明によれば、分割手段により画
像データをｐ個（ｐは任意の正整数）に分割して、画像
データの速度を落としてｐ個のメモリに格納し、再分割
手段及び合成手段により、記憶手段内にｐ分割された画
像データのそれぞれをｑ個に再分割して、それらを合成
してｑ個のデータ電極ドライバに供給し、データ電極ド
ライバは記憶手段の画像データに基づき並列に駆動し、
この時、記憶手段への書き込み時、或いは読み出し時の
画像データは、記憶制御手段によってデータ電極ドライ
バのブロック分割に対応した画像データに並び変えるこ
ととしたので、画像データを記憶手段に書き込む前に分
割し読み出し後に合成することで、画像データよりも遅
い動作速度のメモリを使用することができ、また記憶手
段への書き込み時、或いは読み出し時の画像データを、
データ電極ドライバのブロック分割に対応した画像デー
タに並び変え、更に再分割手段を設けることでメモリ数
を削減することができ、結果として、画像データが高速
になり情報量が多くなっても、より少ないメモリ数で、
しかも低速度のメモリによる構成が可能となり、回路規
模の縮小、低消費電力化、並びに低コスト化の可能な液
晶表示装置の駆動回路を提供することができる。
像データをｐ個（ｐは任意の正整数）に分割して、画像
データの速度を落としてｐ個のメモリに格納し、再分割
手段及び合成手段により、記憶手段内にｐ分割された画
像データのそれぞれをｑ個に再分割して、それらを合成
してｑ個のデータ電極ドライバに供給し、データ電極ド
ライバは記憶手段の画像データに基づき並列に駆動し、
この時、記憶手段への書き込み時、或いは読み出し時の
画像データは、記憶制御手段によってデータ電極ドライ
バのブロック分割に対応した画像データに並び変えるこ
ととしたので、画像データを記憶手段に書き込む前に分
割し読み出し後に合成することで、画像データよりも遅
い動作速度のメモリを使用することができ、また記憶手
段への書き込み時、或いは読み出し時の画像データを、
データ電極ドライバのブロック分割に対応した画像デー
タに並び変え、更に再分割手段を設けることでメモリ数
を削減することができ、結果として、画像データが高速
になり情報量が多くなっても、より少ないメモリ数で、
しかも低速度のメモリによる構成が可能となり、回路規
模の縮小、低消費電力化、並びに低コスト化の可能な液
晶表示装置の駆動回路を提供することができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例に係る液晶表示装置の駆動
回路の構成図である。
回路の構成図である。
【図３】実施例におけるアドレスカウンタの詳細構成図
である。
である。
【図４】図４（１）は液晶表示パネル上の画像データの
並びの説明図、図４（２）はメモリ内のデータの格納状
態を説明するメモリマップである。
並びの説明図、図４（２）はメモリ内のデータの格納状
態を説明するメモリマップである。
【図５】図５（１）は入力される画像データＤａｔａの
説明図、図５（２）は画像データの並び変えのためのメ
モリからの読み出し動作の概念的説明図である。
説明図、図５（２）は画像データの並び変えのためのメ
モリからの読み出し動作の概念的説明図である。
【図６】本発明の第２実施例に係る液晶表示装置の駆動
回路の構成図である。
回路の構成図である。
【図７】従来の液晶表示装置の駆動回路の構成図であ
る。
る。
１…分割手段 ２…Ａ／Ｄ変換部 ３…記憶手段 ４…再分割手段 ５…合成手段 ５−１〜５−３…合成回路 ７…アドレスカウンタ（記憶制御手段） １１…液晶表示パネル １３−１〜１３−３…データ電極ドライバ １４−１〜１４−３…データ電極奇数ドライバ １４−４〜１４−６…データ電極偶数ドライバ １５…ゲート電極ドライバ １７…タイミング制御部 ２１−１〜２１−３…アドレスカウンタ ２３…セレクタ Ｍ１〜Ｍｐ，Ｍ１１〜Ｍ１３…メモリ Ｌ１〜Ｌｐ…ラッチ Ｌ１１〜Ｌｑｐ…ラッチ ＬＡ１，ＬＢ１，ＬＣ１，ＬＡ２，ＬＢ２，ＬＣ２…ラ
ッチ Ｄａｔａ…画像データ ＣＬＫ…クロック信号 Ｈｓｙｎｃ…水平同期信号 Ｖｓｙｎｃ…垂直同期信号 ｃｏｎ１，ｃｏｎ２，ｃｏｎ…制御信号群 ａｄｒ…アドレス ｃａｄ…選択制御信号
ッチ Ｄａｔａ…画像データ ＣＬＫ…クロック信号 Ｈｓｙｎｃ…水平同期信号 Ｖｓｙｎｃ…垂直同期信号 ｃｏｎ１，ｃｏｎ２，ｃｏｎ…制御信号群 ａｄｒ…アドレス ｃａｄ…選択制御信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−180092（ＪＰ，Ａ) 特開 平３−125582（ＪＰ，Ａ) 特開 平５−232898（ＪＰ，Ａ) 特開 平５−210359（ＪＰ，Ａ) 特開 平４−34592（ＪＰ，Ａ) 特開 平４−29196（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38
Claims (1)
- 【請求項１】 第１から第ｑ番目（ｑは任意の正整数）
のデータ電極ドライバを備える液晶表示装置の駆動回路
であって、 画像データをｐ個（ｐは任意の正整数）に分割する分割
手段と、第１から第ｐ番目 のメモリからなり、前記分割手段によ
りｐ個に分割された画像データを所定の期間保持する記
憶手段と、前記記憶手段からの読み出し時の画像データを、前記デ
ータ電極ドライバのブロック分割に対応した画像データ
に並び変える記憶制御手段と、 前記記憶手段内でｐ個に分割された画像データのそれぞ
れをｑ個に再分割する再分割手段と、 前記再分割手段により再分割されたｐ×ｑ個の画像デー
タを並び変えて合成し、前記ｑ個のデータ電極ドライバ
に供給する合成手段とを備え、 前記分割手段は、入力される画像データが前記第１から
第ｐ番目のメモリに順に保持されるように分割し、 前記記憶制御手段は、前記記憶手段内のそれぞれの前記
メモリから読み出される画像データの順番が、前記第１
から第ｑ番目のデータ電極ドライバに対応する順番で読
み出されるように制御し、 前記再分割手段は、前記第１から第ｑ番目のデータ電極
ドライバに供給される画像データ毎に再分割する ことを
特徴とする液晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25003592A JP3238758B2 (ja) | 1992-09-18 | 1992-09-18 | 液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25003592A JP3238758B2 (ja) | 1992-09-18 | 1992-09-18 | 液晶表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06102837A JPH06102837A (ja) | 1994-04-15 |
| JP3238758B2 true JP3238758B2 (ja) | 2001-12-17 |
Family
ID=17201865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25003592A Expired - Lifetime JP3238758B2 (ja) | 1992-09-18 | 1992-09-18 | 液晶表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3238758B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431625B1 (ko) * | 1996-12-31 | 2004-10-08 | 삼성전자주식회사 | 액정표시장치 |
| KR100430092B1 (ko) * | 1997-08-16 | 2004-07-23 | 엘지.필립스 엘시디 주식회사 | 싱글뱅크형액정표시장치 |
| US6806862B1 (en) | 1998-10-27 | 2004-10-19 | Fujitsu Display Technologies Corporation | Liquid crystal display device |
| JP2002311912A (ja) * | 2001-04-16 | 2002-10-25 | Hitachi Ltd | 表示装置 |
| KR100415620B1 (ko) * | 2001-12-26 | 2004-01-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 구동방법 |
| KR100674976B1 (ko) * | 2005-06-03 | 2007-01-29 | 삼성전자주식회사 | 공유 회로를 이용하는 평판 표시 장치의 게이트 라인 구동장치 및 방법 |
| KR101263507B1 (ko) * | 2006-06-05 | 2013-05-13 | 엘지디스플레이 주식회사 | 액정표시장치 및 그의 구동 방법 |
| JP4968778B2 (ja) | 2006-11-27 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | 表示制御用半導体集積回路 |
| JP5283933B2 (ja) * | 2008-03-12 | 2013-09-04 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
-
1992
- 1992-09-18 JP JP25003592A patent/JP3238758B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06102837A (ja) | 1994-04-15 |
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