JPH05100632A - 表示装置 - Google Patents

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Abstract

(57)【要約】 【目的】表示装置のデータ側駆動回路のシフトレジスタ
の駆動周波数を下げる。 【構成】データ側駆動回路を複数の小データ側駆動回路
に分割し、各小データ側駆動回路のシフトレジスタへの
１走査分のデータを記憶回路に蓄えた後、各小データ側
駆動回路のシフトレジスタへ並列かつ同時にデータを転
送する回路を有している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、表示装置に関し、特に
ダイナミック駆動型表示装置のデータ側駆動回路へのデ
ータ転送方式に関する。
【０００２】
【従来の技術】従来の表示装置では、図３に示すように
垂直同期信号２０と水平同期信号２１を入力して、走査
制御信号２６とドライバ信号２７とラッチ信号２８を出
力する信号制御回路２５と、走査側駆動回路２とデータ
側駆動回路２４と表示パネル１を有している。データ側
駆動回路２４は、ドライバとラッチとシフトレジスタで
構成される。クロック信号２２は、データ信号２３と同
期したドットクロックである。
【０００３】図４に表示容量６４０×４００ドットのＸ
Ｙマトリクス型表示装置の入力信号と表示の関係を表わ
すタイミング図を示す。表示は、第１ラインから第４０
０ラインまで、水平同期信号２１に従い線順次に行なわ
れ、垂直同期信号２０を基準として繰り返される。水平
同期信号の１周期内に１走査ライン上の表示セル６４０
個に対応したデータ信号２３がシリアルに入力され、ク
ロック信号２２に同期している。１走査ライン分のデー
タ６４０個は、データ側駆動回路２４のシフトレジスタ
へ転送されたのち水平同期信号２１によりラッチへ移さ
れる。各表示セルの表示は、ラッチ内のデータにより決
定され、水平同期信号の１周期間、すなわち１走査期間
行なわれる。
【０００４】
【発明が解決しようとする課題】この従来の表示装置で
は、データ信号２３をシリアルにシフトレジスタへ転送
するため、表示容量の増加に比例してクロック信号２２
とデータ信号２３の周波数が高くなるため、動作周波数
の高いシフトレジスタが必要であった。
【０００５】
【課題を解決するための手段】本発明の表示装置は、デ
ータ側駆動回路を複数の小データ側駆動回路に分割し、
各小データ側駆動回路のシフトレジスタへの１走査分の
データを記憶回路に蓄えた後、各小データ側駆動回路の
シフトレジスタへ並列かつ同時にデータを転送する回路
を備えている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。信号
制御回路５は、垂直同期信号２０と水平同期信号２１を
入力して、走査制御信号７とドライバ信号８とラッチ信
号９とデータ転送クロック１０とクロック分割制御信号
１１を出力する。クロック分割回路６は、クロック信号
２２を分割クロック信号１〜４に時分割して出力する。
メモリ１〜３には、分割クロック信号１〜４でデータ信
号２３を書き込み、データ転送クロック１０で転送デー
タ１〜４を読み出す。
【０００７】データ側駆動回路３は、ドライバ，ラッ
チ，シフトレジスタが１〜４の４クロックに分かれてお
り、ドライバ１〜４は表示パネル１のデータ側電極を駆
動する。一方、走査側駆動回路２は、表示パネル１の走
査側電極を駆動する。表示パネル１の表示セルは、走査
側電極とデータ側電極の交点である。
【０００８】以上の構成により、シリアル入力のデータ
信号２３は、分割クロック信号１〜４により、シフトレ
ジスタ１〜４に対応したデータがメモリ１〜４へ時分割
に振り分けられ、メモリ１にはシフトレジスタ１用のデ
ータ，メモリ２にはシフトレジスタ２用のデータ，メモ
リ３にはシフトレジスタ３用のデータ，メモリ４にはシ
フトレジスタ４用のデータが格納される。メモリ１〜４
に格納されたデータは、データ転送クロック１０により
読み出され、転送データ１〜４となるため、シフトレジ
スタ１〜４への転送周波数はデータ転送クロック１０で
決まるが、データ信号２３が、転送データ１〜４の４ビ
ットに変換されるため、データ転送クロック１０は、ク
ロック信号２２の４分の１の周波数にすることができ
る。
【０００９】図２に図１に示す実施例の表示容量６４０
×４００ドットの場合の入力信号とデータ転送クロック
と転送データ１〜４と表示の関係を表わすタイミング図
を表す。データ転送クロックは、水平同期信号の１周期
内に６４０の４分の１である１６０パルス存在し、クロ
ック信号の４分周された周波数である。転送データ１〜
４は、データ信号が記憶回路部４に蓄えられた後に読み
出された信号であるため、水平周期信号の１周期分デー
タ信号より遅れている。従って、表示はさらに水平周期
信号の１周期分遅れて発生する。
【００１０】
【発明の効果】以上説明したように本発明は、データ側
駆動回路を分割し、それぞれのシフトレジスタへ並列に
データを転送する変換回路を設けたので、シフトレジス
タへのデータ転送速度を下げることが可能である。ま
た、データ側駆動回路の分割数より、データ転送速度の
分周数を低くすれば、シフトレジスタへのデータ転送処
理時間が短くなるという効果も有する。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例の表示容量が６４０×４０
０ドットの場合のタイミング図である。
【図３】従来の表示装置のブロック図である。
【図４】従来の表示装置の表示容量が６４０×４００ド
ットの場合のタイミング図である。
【符号の説明】
１ 表示パネル ２ 走査側駆動回路 ３，２４ データ側駆動回路 ４ 記憶回路部 ５，２５ 信号制御回路 ６ クロック分割回路 ７，２６ 走査制御信号 ８，２７ ドライバ信号 ９，２８ ラッチ信号 １０ データ転送クロック １１ クロック分割制御信号 １２ 分割クロック信号１ １３ 分割クロック信号２ １４ 分割クロック信号３ １５ 分割クロック信号４ １６ 転送データ１ １７ 転送データ２ １８ 転送データ３ １９ 転送データ４ ２０ 垂直同期信号 ２１ 水平同期信号 ２２ クロック信号 ２３ データ信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 走査側電極には走査側駆動回路から順次
    的に表示用電圧を印加しておき、データ側電極にはデー
    タ側駆動回路から１回の走査で表示するセル数に応じた
    データをシフトレジスタへ転送し転送終了後、走査と同
    期してシフトレジスタ内の全データをラッチへ移動させ
    ラッチ内データに従い表示の有無を決定する電圧を印加
    する表示装置において、データ側駆動回路を複数の小デ
    ータ側駆動回路に分割し、各小データ側駆動回路のシフ
    トレジスタへの１走査分のデータを記憶回路に蓄えた
    後、各小データ側駆動回路のシフトレジスタへ並列かつ
    同時にデータを転送することを特徴とする表示装置。
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