KR101243245B1

KR101243245B1 - 신호입출력장치 및 이를 가지는 액정표시장치

Info

Publication number: KR101243245B1
Application number: KR1020060073455A
Authority: KR
Inventors: 박재형; 김우철
Original assignee: 삼성디스플레이 주식회사
Priority date: 2006-08-03
Filing date: 2006-08-03
Publication date: 2013-03-14
Also published as: US20130044091A1; US8810497B2; US8294656B2; KR20080012520A; US20080030487A1

Abstract

신호입출력장치는 다수의 수신부와 다수의 데이터 저장부를 포함한다. 상기 다수의 수신부는 다수의 채널을 통해 데이터 신호 및 클럭 신호를 외부로부터 각각 입력받는다. 상기 다수의 데이터 저장부는 각 채널별로 구비되어 상기 해당채널을 통해 전송되는 각 데이터 신호를 저장한다. 그리고, 각 데이터 저장부는 상기 다수의 채널을 통해 수신된 클럭 신호중 특정 클록 신호에 의해 동기 되어 상기 데이터 신호를 동시에 출력한다.

스큐, LVDS, TMDS

Description

신호입출력장치 및 이를 가지는 액정표시장치{SIGNAL CONTROL DEVICE AND LIQUID DISPLAY DEVICE HAVING THE SAME}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일 실시예에 따른 신호 입출력장치를 나타낸 블록도이다.

도 2는 도 1에 도시된 신호 입출력장치의 내부 구성을 상세히 나타낸 블록도이다.

도 3은 도 2에 도시된 다수의 데이터 저장부로 제공되는 신호들과 상기 다수의 데이터 저장부로부터 출력되는 신호들의 타이밍도이다.

도 4는 도 1에 도시된 신호 입출력장치를 적용한 액정표시장치를 나타낸 블록도이다.

도 5는 본 발명에 따른 액정표시장치의 신호입출력방법을 나타낸 플로우 차트이다.

본 발명은 신호입출력장치 및 이를 포함하는 표시장치에 관한 것으로서, 특 히 데이터 스큐를 보상할 수 있는 신호입출력장치 및 이를 포함하는 표시 장치에 관한 것이다.

통상적으로 표시장치는 영상을 표시하는 표시패널과 이 표시패널을 구동하는 구동부 및 이 구동부에 데이터 신호 및 제어신호를 제공하는 타이밍 컨트롤러를 구비한다.

타이밍 컨트롤러는 외부의 그래픽 제어기로부터 소정의 클럭 신호를 포함하는 제어신호와 상기 클럭 신호에 동기하는 데이터 신호를 수신한다. 상기 타이밍 컨트롤러는 입력받은 상기 제어신호와 상기 데이터 신호를 가공하여 상기 구동부에 각각 제공한다. 상기 구동부는 타이밍 컨트롤러로부터의 상기 클럭 신호에 동기하여 각종 제어신호와 데이터 신호를 표시패널로 제공함으로써, 표시패널은 영상을 디스플레이하게 된다.

한편, 고 사양의 표시장치에서는, 다수의 채널을 통해 상기 타이밍 컨트롤러와 상기 그래픽 제어기 간에 데이터 통신이 이루어진다. 이때, 각 채널 내부의 신호들 간의 지연에 차이가 발생하며 이를 스큐(skew)라 한다. 이것은 회로소자의 특성 및 PCB 패턴 등 다양한 원인에 의해 발생한다.

이와 같이, 채널의 수가 증가하게 되면, 각 채널 내부의 신호들 간의 스큐 보다 각 채널들 간에 발생하는 스큐가 더욱 심각해지고 있다.

따라서, 본 발명의 목적은 각 채널 간에 발생하는 스큐를 보상할 수 있는 신호 입출력 장치를 제공하는 데 있다.

본 발명의 다른 목적은 상기 신호 입출력장치를 적용한 액정표시장치를 제공하는 데 있다.

본 발명의 또 다른 목적은 액정표시장치의 신호입출력방법을 제공하는 데 있다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 신호 입출력 장치는 다수의 수신부, 다수의 데이터 저장부 및 제어부를 포함한다. 상기 다수의 수신부는 외부로부터 데이터 신호, 클럭 신호 및 데이터 인에이블 신호를 각각 입력받아 출력한다. 상기 다수의 데이터 저장부는 상기 다수의 수신부로부터 출력되는 상기 데이터 신호 및 클럭 신호를 각 채널별로 입력받는다. 그리고, 상기 다수의 데이터 저장부는 각자에 해당하는 기입 신호에 응답하여 상기 데이터 신호를 저장하고, 하나의 독출 신호에 응답하여 상기 저장된 데이터 신호를 출력한다. 상기 제어부는 상기 다수의 채널 각각을 통해 상기 다수의 수신부로부터 출력되는 클럭 신호들 중에서 어느 하나의 클럭 신호에 기초하여, 상기 독출 신호를 상기 다수의 데이터 저장부에 제공한다. 그리고, 상기 제어부는 상기 다수의 데이터 저장부로부터 상기 데이터 신호가 독출되는 동안에 상기 기입 신호를 상기 다수의 데이터 저장부에 제공한다.

본 발명의 다른 일면에 따른 액정표시장치는 영상을 표시하는 액정표시패널, 상기 액정표시패널을 구동시키는 구동부 및 다수의 채널을 통해 데이터 신호 및 클럭 신호를 외부로부터 각각 입력받아 상기 구동부로 전달하는 타이밍 컨트롤러를 포함한다. 상기 타이밍 컨트롤러는 상기 채널 간의 스큐를 보상하기 위하여 각 채널을 통해 입력되는 상기 클럭 신호 중 어느 하나의 클럭 신호를 선택하여 각 채널을 통해 입력되는 상기 데이터 신호를 상기 선택된 클럭 신호에 동기시켜 동시에 출력시키는 신호 입출력부를 포함한다.

본 발명의 또 다른 일면에 따른 액정표시장치의 신호 입출력방법은 다음과 같다.

먼저 N개의 클럭 신호와 상기 N개의 클럭 신호에 동기하는 N개의 데이터 신호가 서로 다른 시간에 병렬적으로 수신한다. 상기 수신된 N개의 데이터 신호를 N개의 저장 영역에 수신된 시간순서로 각각 기입한다. 상기 N개의 클럭 신호 중 어느 하나의 특정 클럭 신호가 추출된다. 그리고, 상기 N개의 저장 영역에 각각 기입된 상기 N개의 데이터 신호가 상기 추출된 특정 클럭 신호에 동기하여 동시에 출력된다.

이러한 신호 입출력 장치, 이를 갖는 액정표시장치 및 액정표시장치의 신호입출력방법에 따르면, 다수의 채널을 통해 외부의 그래픽 제어기와 전기적으로 연결된다. 이때, 각 채널별로 데이터 저장부를 마련한다. 그리고, 각 채널별로 전송되는 클락 신호들 중 어느 하나의 클록 신호에 동기하여 상기 전체 데이터 저장부에 저장된 데이터 신호들이 동시에 독출된다. 따라서, 각 채널간에 발생되는 스큐를 보상한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 외부의 그래픽 제어기(100)와 전기적으로 연결된 본 발명의 일 실시예에 따른 신호입출력장치(200)의 블록도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 신호입출력장치(200)는 4개의 수신부(220), 제어부(240) 및 다수의 데이터 저장부(260)를 포함한다.

상기 4개의 수신부(220)는 도 1에 도시된 바와 같이, 4개의 수신부(RX1, RX2, RX3, RX4)로 구성된다. 각 수신부(RX1, RX2, RX3, RX4)는 신호입출력장치(200)의 일단에 구비된 2개의 수신측 커넥터(214, 216)를 통해 상기 그래픽 제어기로부터 채널별로 출력되는 다수의 신호들을 수신한다.

상기 그래픽 제어기(100)는 영상 데이터를 상기 신호입출력장치(200)의 수신부(220)로 전송하기 위해 4개의 전송부(TX1, TX2, TX3, TX4)로 구성된다. 각 전송부(TX1, TX2, TX3, TX4)는 상기 그래픽 제어기(100)의 일단에 구비된 2개의 송신측 커넥터(114, 116)를 통해 상기 신호 장치에 구비된 4개의 수신부(TX1, TX2, TX3, TX4)로 다수의 신호들을 출력한다.

상기 2개의 송신측 커넥터(114, 116)와 상기 2개의 수신측 커넥터(214, 216) 는 연결 케이블(C1, C2)을 통해 전기적으로 연결되어 상기 그래픽 제어기(100)와 상기 신호입출력장치(200) 간의 데이터 통신을 가능케 한다.

도 1에 도시된 바와 같이, 상기 그래픽 제어기(100)에 구비된 4개의 전송부와 본 발명의 신호입출력장치(200)에 구비된 4개의 수신부는 각자의 지정된 4개의 채널(1ch, 2ch, 3ch, 4ch)을 통해 포인트 투 포인트(point to point) 방식으로 통신하는 병렬 데이터 통신(Parallel Data Communication) 방식을 취한다.

상기 4개의 채널들(ch1, ch2, ch3, ch4) 각각은 다수의 신호들로 정의되는 신호그룹을 안내하기 위하여 다수의 신호라인으로 구성되는 데이터 버스로 구성된다. 각 데이터 버스는 데이터 전송 경로 및 상기 신호그룹을 위한 클록 경로를 포함하는 다수의 신호 경로로 이루어진다.

상기 4 개의 전송부(TX1, TX2, TX3, TX4) 및 4 개의 수신부(RX1, RX2, RX3, RX4)는 다양한 신호 처리 기술들로 구현된다. 예를 들면, LVDS(Low Voltage Differential Signaling)기술, TMDS(Transition Minimized Differential Signaling)기술 RSDS (Reduced Swing Differential Signaling)기술 등이 적용된다.

도 1에서는 4개의 전송부(TX1, TX2, TX3, TX4: 110)와 4개의 수신부(RX1, RX2, RX3, RX4: 220)를 도시하였지만, 이는 단지 본 발명을 예시하기 위한 것이며, 본 발명이 여기에 한정되는 것은 아니다. 따라서, 각 전송부와 수신부(110, 220)는 4개 미만 내지 5개 이상으로 각각 구성될 수 있다.

상기 제어부(240)는 상기 다수의 수신부(RX1, RX2, RX3, RX4)로부터 각 채널별로 출력되는 특정 신호에 응답하여 생성되는 4개의 기입 신호(WREN, 도 2에 도시 됨)와 1개의 독출 신호(RDEN, 도 2에 도시됨)를 출력한다. 이에 대한 구체적인 설명은 하기에서 기술된다.

상기 다수의 데이터 저장부(260)는 상기 제어부로부터 각 채널별로 출력된 상기 제어 신호에 응답하여 상기 수신부(220)로부터 출력되는 데이터 신호를 저장하고, 상기 저장된 데이터 신호(DATA, 도 2에 도시됨)를 출력한다.

이하, 도 2를 참조하여 상기 신호입출력장치(200)에 대해서 상세히 설명하기로 한다.

도 2는 도 1에 도시된 신호입출력장치(200)의 내부 구성을 상세히 나타낸 블록도이다.

도 2를 참조하면, 4개의 수신부(RX1, RX2, RX3, RX4)는 각자에 대응하는 채널(ch1, ch2, ch3, ch4)을 통해 입력되는 신호들을 상기 제어부(240)로 출력한다. 각 채널(ch1, ch2, ch3, ch4)로부터 입력되는 각 신호그룹들은 데이터 신호(DATA), 데이터 인에이블 신호(DE) 및 클럭 신호(CLK) 등을 포함한다.

이때, 상기 각 신호그룹들은 채널(ch1, ch2, ch3, ch4) 간에 발생되는 스큐(skew)로 인하여 서로 다른 시간 차로 상기 4개의 수신부(RX1, RX2, RX3, RX4)에 수신된다는 점을 주목해야한다.

상기 제어부(240)는 도 2에 도시된 바와 같이, 4개의 수신부(RX1, RX2, RX3, RX4) 각각에 일대일 대응되도록 연결되는 4개의 기입 신호 생성부(WG1, WG2, WG3, WG4)와 1개의 독출 신호 생성부(GR)를 구비한다.

상기 기입 신호 생성부(GW1)는 상기 수신부(RX1)로부터 출력되는 클럭 신 호(CLK_ch1)와 데이터 인에이블 신호(DE_ch1)에 응답하여 기입 신호(WREN_ch1) 및 기입 어드레스 신호(WRADDR_ch1)를 출력한다.

상기 기입 신호 생성부(WG2)는 상기 수신부(RX2)로부터 출력되는 클럭 신호(CLK_ch2)와 데이터 인에이블 신호(DE_ch2)에 응답하여 기입 신호(WREN_ch2) 및 기입 어드레스 신호(WRADDR_ch2)를 출력한다.

나머지 상기 기입 신호 생성부(WG3, WG4) 또한 동일하게 동작되며, 다만, 서로 다른 채널을 통해 동일한 종류의 신호 군들이 입력된다는 점에 그 차이가 있을 뿐이다. 따라서, 이에 대한 구체적인 기술은 중복을 피하기 위해 생략하기로 한다.

상기 독출 신호 생성부(RG)는 상기 4개의 기입 신호 생성부(GW1, GW2, GW3, GW4) 중에서 어느 하나의 기입 신호 생성부(GW1)와 상기 어느 하나의 기입 신호 생성부에 대응하는 수신부(RX1)에 병렬로 연결된다.

도 2에는 상기 독출 신호 생성부(GR)가 상기 기입 신호 생성부(GW1)와 병렬로 연결된 예가 도시되었으나, 상기 독출 신호 생성부(GR)는 다른 기입 신호 생성부와 연결되어도 무방하다.

상기 독출 신호 생성부(RG)는 상기 수신부(RX1)로부터 상기 기입 신호 생성부(WG1)로 입력되는 클럭 신호(CLK_ch1) 및 상기 데이터 인에이블 신호(DE_ch1)를 공통으로 입력받아 독출 신호(RDEN) 및 독출 어드레스 신호(RDADDR)를 생성한다. 여기서, 상기 독출 신호(RDEN)은 소정의 지연부(242)으로 입력되어 일정시간 지연된 후 데이터 인에이블 신호(DE)로 출력된다.

계속해서, 도 2에 도시된 4개의 데이터 저장부(260a, 260b, 260c, 260d)들은 각 채널별로 전송되는 데이터 신호들을 일시적으로 저장한다. 이때, 각 채널을 통해 상기 데이터 저장부에 도달하는 시간은 서로 다르다는 점을 주목하여야 한다.

본 발명에 따른 신호입출력장치(200)는 각 채널간에 발생하는 데이터 스큐를 보상하기 위하여 상기 4개의 데이터 저장부들을 듀얼 포트 램으로 각각 구성한다.

상기 듀얼 포트 램은 서로 다른 클럭에 동기하여 데이터를 입출력하는 기능을 갖는다. 상기 듀얼 포트 램은 데이터의 저장(기입)하는 핀과 독출(읽기)하는 핀이 별도 마련된다. 즉, 한쪽 핀을 통해 데이터가 메모리에 저장되고, 동시에 다른쪽 핀을 통해 데이터가 독출되는 기능을 갖는다.

구체적으로, 듀얼 포트 램으로 구성되는 상기 데이터 저장부(260a, 260b, 260c, 260d)들 각각은 독립적으로 액세스되는 A 포트 및 B 포트를 각각 구비한다. 본 명세서에 첨부된 특허청구범위에서는, 상기 A 포트가 '제 1 포트'로, 상기 B 포트가 '제 2 포트'로 각각 기재된다.

상기 데이터 저장부(262)는 상기 제 A 포트를 통해 해당하는 수신부(RX1)로부터 출력되는 데이터 신호(DATA_ch1) 및 클럭 신호(CLK_ch1)와 해당하는 기입 신호 생성부(GW1)로부터 출력되는 기입 신호(WREN_ch1) 및 기입 어드레스 신호(WADDR_ch1)를 각각 입력받는다.

그리고, 상기 데이터 저장부(262)는 상기 A 포트를 통해 독출 신호 생성부(RG)로부터 출력되는 독출 신호(RDEN)와 독출 어드레스 신호(RDADDR) 및 상기 A 포트를 통해 입력되는 상기 클럭 신호(CLK_ch1)를 입력받는다.

상기 데이터 저장부(262)는 상기 A 포트(262a)를 통해 액세스 되는 기입 신 호(WREN_ch1), 기입 어드레스 신호(WDADDR_ch1) 및 클럭 신호(CLK_ch1)에 응답하여, 데이터 신호(DATA_ch1)를 기입(저장)한다.

그리고, 상기 데이터 저장부(262)는 상기 B 포트(262b)를 통해 액세스 되는 독출 신호(RDEN), 독출 어드레스신호(RDADDR) 및 클럭 신호(CLK_ch1)에 응답하여, 저장된 상기 데이터 신호(DATA_ch1)를 독출(읽기)한다.

상기 데이터 저장부(264)는 상기 A 포트(264a)를 통해 해당하는 수신부(RX2)로부터 출력되는 데이터 신호(DATA_ch2) 및 클럭 신호(CLK_ch2)와 해당하는 기입 신호 생성부(GW2)로부터 출력되는 기입 신호(WREN_ch2) 및 기입 어드레스 신호(WRADDR_ch2)를 각각 입력받는다.

그리고, 상기 데이터 저장부(264)는 상기 B 포트(264b)를 통해 독출 신호 생성부(GR)로부터 출력되는 독출 신호(RDEN)와 독출 어드레스신호(RDADDR) 및 상기 데이터 저장부(262)의 A 포트(262a)를 통해 입력되는 상기 클럭 신호(CLK_ch1)를 입력받는다.

상기 데이터 저장부(264)는 상기 A 포트(264a)를 통해 액세스 되는 기입 신호(WREN_ch2), 기입 어드레스 신호(WDADDR_ch2) 및 클럭 신호(CLK_ch2)에 응답하여, 데이터 신호(DATA_ch2)를 기입(저장)한다.

그리고, 상기 데이터 저장부(264)는 상기 B 포트(264b)를 통해 액세스 되는 독출 신호(RDEN), 독출 어드레스신호(RDADDR) 및 클럭 신호(CLK_ch2)에 응답하여, 저장된 상기 데이터 신호(DATA_ch2)를 독출(읽기) 한다.

구체적으로, 상기 데이터 신호(DATA_ch2)가 상기 데이터 저장부(264)에 저장 되는 경우, 상기 데이터 신호(DATA_ch2)는 상기 클럭 신호(CLK_ch2)에 동기하여 저장된다. 그러나 상기 데이터 신호(DATA_ch2)가 상기 데이터 저장부(262)로부터 독출되는 경우, 상기 데이터 신호(DATA_ch2)는 상기 데이터 저장부(262)의 A 포트로 입력되는 상기 클럭 신호(CLK_ch1)에 동기하여 독출된다.

나머지 데이터 저장부(266, 268)들 또한 상술한 상기 데이터 저장부들(260a, 260b)의 구조 및 작용과 유사한 연결구조를 갖는다.

다시 말해, 상기 데이터 저장부(266)는 데이터 신호(DATA_ch3)를 상기 클럭 신호(CLK_ch3)에 동기하여 저장하고, 클럭 신호(CLK_ch1)에 동기하여 독출한다.

또한, 상기 데이터 저장부(268)는 데이터 신호(DATA_ch4)를 상기 클럭 신호(CLK_ch4)에 동기하여 저장하고, 클럭 신호(CLK_ch1)에 동기하여 독출한다.

요약하면, 각 데이터 신호들이 해당 데이터 저장부에 저장되는 경우에는, 각 데이터 신호들은 각자의 신호그룹에 속한 클럭 신호에 동기하여 해당 데이터 저장부에 저장된다. 그러나, 각 데이터 신호들이 해당 데이터 저장부로부터 독출되는 경우에는, 어느 하나의 신호 그룹에 속한 클럭 신호(본 실시예에서는, CLK_ch1)에 공통으로 동기하여 각 데이터 저장부로부터 독출된다.

결과적으로, 본 발명에 따른 신호입출력장치는 기입 과정과 독출 과정이 독립적으로 수행되는 듀얼 포트 램을 각 채널마다 구비하여 채널 간의 데이터 스큐를 보상할 수 있다. 즉, 각 채널마다 구비된 각 데이터 저장부는 서로 다른 시간에 입력되는 각 데이터 신호를 일시적으로 저장한다. 그리고, 상기 각 데이터 저장부는 하나의 동일한 클럭 신호(본 실시예에서는, 'CLK_ch1')와 하나의 동일한 독출 신호 에 응답하여 저장된 각 데이터 신호를 동일한 시간에 독출한다.

도 3은 도 2에 도시된 일부 신호들의 구체적인 타이밍도로서, 각 데이터 저장부(260a, 260b, 260c, 260d)로 기입되는 신호 파형과 독출되는 신호 파형을 나타낸다.

도 3에 도시된 바와 같이, 각 데이터 신호들은 각 데이터 신호들이 속한 그룹들의 클럭 신호와 활성화된 기입 신호에 응답하여, 각 데이터 저장부(262, 264, 266, 268)로 기입된다.

각 데이터 저장부로 기입된 데이터 신호들은 독출 신호 생성부(GR, 도 2를 참조)로부터 생성된 독출 신호(RDEN)와 상기 클럭 신호(CLK_ch1)에 의해 동시에 독출된다.

구체적으로, 상기 독출신호(RDEN)는 상기 클럭 신호(CLK_ch1)에 기초하여 기 설정된 클럭 수 즉, 기입 신호(WREN_ch1)가 활성화된 시점으로부터 32 클럭 수가 카운팅된 시점에서 활성화되도록 설계된다. 따라서, 상기 활성화된 독출신호(RDEN)에 의해 각 데이터 저장부에 기입된 데이터 신호들은 정렬되어 각각 독출된다.

한편, 본 실시예에서는, 상기 기 설정된 클럭 수가 32 클럭 수로 설정되었으나, 각 데이터 저장부(262, 264, 266, 268)를 구성하는 듀얼 포트 램의 저장용량에 따라 상기 기설정된 클럭 수는 변동될 수 있다. 즉, 상기 듀얼 포트 램의 저장용량이 증가함에 따라 기 설정된 클럭 수는 늘어날 수 있다.

이와 같이, 본 발명에 따른 신호입출력장치(200)는 각 채널간의 스큐를 보상 하기 위하여 각 채널별로 다수의 데이터 저장부를 구비한다. 그리고, 각 채널별로 전송되는 클락 신호들 중 어느 하나의 클록 신호에 동기하여 상기 전체 데이터 저장부에 저장된 각 데이터 신호들이 동시에 정렬되어 독출된다. 따라서, 각 채널간의 스큐를 보상할 수 있다.

도 4는 본 발명에 따른 액정표시장치(900)를 나타낸 블록도이다.

도 4를 참조하면, 본 발명의 다른 일면에 따른 액정표시장치(900)는 영상을 표시하는 액정표시패널(500), 상기 액정표시패널(500)을 구동시키는 구동부(600, 700), 상기 구동부(600, 700)를 제어하는 타이밍 컨트롤러(800)를 포함한다.

상기 액정표시패널(500)은 공통 전극을 가지는 기판과, 화소 전극을 가지는 기판으로 구성되며, 기판들 사이에는 액정이 주입된다. 화소 전극을 갖는 기판에는 다수의 게이트 라인들(GL1~GLm)과, 게이트 라인들(GL1~GLm)에 교차되어 구성된 다수의 데이터 라인들(DL1~DLn)이 일정 간격을 두고 배열된다.

상기 구동부(600, 700)는 게이트 구동부(600)와 데이터 구동부(700)를 포함한다. 상기 게이트 구동부(600)는 복수의 게이트 드라이버 IC들로 구성된다. 게이트 구동부(600)는 후술하는 타이밍 컨트롤러(800)로부터의 제어신호에 응답하여 상기 액정표시패널(500) 상의 게이트 라인(GL1~GLm)으로 게이트 전압을 인가한다.

상기 데이터 구동부(700)는 복수의 소스 드라이버 IC들로 구성된다. 데이터 구동부(300)는 타이밍 컨트롤러(200)로부터 입력된 데이터 신호(DATA)와 제어 신호에 응답하여, 액정표시패널(500)의 데이터 라인들(DL1~DLn)을 구동한다.

타이밍 컨트롤러(200)는 다수의 채널(ch1~ch4)을 통해 데이터 신호(DATA) 및 클럭 신호(CLK)를 외부의 그래픽 제어기(400)로부터 각각 입력받아 상기 구동부로 전달한다.

구체적으로, 외부의 그래픽 제어기(400)부터 영상 데이터 신호(R, G, B), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 클럭 신호(MCLK), 데이터 인에이블 신호(DE)를 입력받는다.

타이밍 컨트롤러(800)는 액정 패널(100)의 사양에 맞도록 데이터 포맷을 변환한 데이터 신호(DATA)와, 제어 신호를 데이터 구동부(300) 및 게이트 구동부(400)로 출력한다.

한편, 상기 타이밍 컨트롤러(800)는 다수의 채널(ch1~ch4)간의 전송지연으로 발생하는 스큐를 보상하는 신호입출력부(850)를 포함한다.

상기 신호 입출력부(850)는 각 채널(ch1~ch4)별로 입력되는 클럭 신호 중 어느 하나의 클럭 신호를 선택한다. 그리고, 각 채널별로 입력되는 상기 데이터 신호를 상기 선택된 클럭 신호에 동기시켜 동시에 출력한다.

구체적으로, 상기 신호 입출력부(850)는 다수의 수신부(852), 다수의 데이터 저장부(856) 및 제어부(854)를 포함한다. 상기 신호 입출력부(850)를 이루는 상기 각 구성요소들(852, 856, 854)의 구성 및 작용은, 도 2의 신호 입출력장치(200)를 이루는 각 구성 요소들(220, 240, 260)의 구성 및 작용과 동일하다.

따라서, 상기 신호 입출력부(850)의 각 구성요소에 대한 설명은, 전술한 도 2의 신호 입출력장치(200)의 구성 및 작용과 관련된 기술내용을 참조하면, 당업자에게는 용이하게 이해될 수 있을 것이다. 그러므로, 본 명세서에서는, 이에 대한 구체적인 기술은 생략하기로 한다.

결과적으로, 도 2에 도시된 신호 입출력장치와 동일한 구성 및 작용을 하는 신호 입출려부가 액정표시장치에 적용됨으로써, 본 발명에 따른 액정표시장치(900)의 표시품질을 향상시킬 수 있다.

이하, 외부 시스템으로부터 수신되는 신호들을 처리하는 액정표시장치의 신호 입출력방법이 기술된다.

도 5를 참조하면, 상기 액정표시장치는 N(여기서, N은 2 이상의 자연수)개의 채널을 통해 외부 시스템과 전기적으로 연결되고, 상기 외부 시스템으로부터 N개의 클럭 신호와 상기 N개의 클럭 신호에 동기하는 N개의 데이터 신호를 병렬적으로 수신한다.(S510) 이때, 각 채널별로 수신되는 클럭 신호와 데이터 신호들은 각 채널 간에 발생하는 스큐로 인하여 서로 다른 시각에 상기 액정표시장치로 도달한다. 상기 외부 시스템은 도 1에 도시된 그래픽 제어기(100)를 그 예로 들 수 있다.

상기 수신된 N개의 데이터 신호는 수신된 시간순서에 따라 N개의 저장영역에 병렬적으로 기입된다.(S520)

이어서, 각 채널을 통해 상기 데이터 신호와 함께 수신된 N개의 클럭 신호 중 어느 하나의 클럭 신호가 추출된다.(S530) 이후, 상기 N개의 저장 영역에 각각 기입된 상기 N개의 데이터 신호는 상기 추출된 클럭 신호에 동기하여 동시에 출력된다.(S540) 구체적으로, 상기 추출된 클럭 신호의 기준 클럭 수가 기 설정되며, 기 설정된 기준 클럭 수가 카운팅된 시점에서 각 데이터 저장부에 기입된 N개의 데이터 신호들은 동시에 출력된다.

이상과 같은 본 발명에 의하면, 다수의 채널을 통해 외부의 그래픽 제어기와 전기적으로 연결된다. 이때, 각 채널별로 데이터 저장부를 마련한다. 그리고, 각 채널별로 전송되는 클락 신호들 중 어느 하나의 클록 신호에 동기하여 상기 전체 데이터 저장부에 저장된 데이터 신호들이 동시에 독출된다. 따라서, 각 채널간에 발생하는 스큐를 보상한다.

이상과 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

다수의 채널을 통해 데이터 신호, 클럭 신호 및 데이터 인에이블 신호를 외부로부터 각각 입력받아 출력하는 다수의 수신부;

상기 다수의 수신부로부터 출력되는 상기 데이터 신호 및 클럭 신호를 각 채널별로 입력받고, 해당하는 기입 신호에 응답하여 상기 데이터 신호를 저장하며, 활성화된 독출 신호에 공통으로 응답하여 상기 저장된 데이터 신호를 출력하는 다수의 데이터 저장부; 및

상기 다수의 채널 각각을 통해 상기 다수의 수신부로부터 출력되는 클럭 신호들 중에서 어느 하나의 클럭 신호와 상기 데이터 인에이블 신호에 응답하여, 상기 독출 신호를 상기 다수의 데이터 저장부에 제공하고, 상기 다수의 데이터 저장부로부터 상기 데이터 신호가 독출되는 동안에 상기 기입 신호를 상기 다수의 데이터 저장부에 제공하는 제어부를 포함하는 것을 특징으로 하는 신호 입출력 장치.
제 1 항에 있어서, 상기 제어부는,

상기 다수의 수신부와 상기 다수의 데이터 저장부 사이에 각각 연결되고, 상기 다수의 수신부 중에서 해당되는 수신부로부터 출력되는 클럭 신호 및 데이터 인에이블 신호에 응답하여 상기 기입 신호를 생성하여 상기 다수의 데이터 저장부로 제공하는 다수의 기입 신호 생성부; 및

상기 다수의 기입 신호 생성부에 각각 대응하고, 대응하는 기입 신호 생성부로 입력되는 상기 클럭 신호 및 상기 데이터 인에이블 신호를 공통으로 입력받아 상기 다수의 데이터 저장부에 상기 독출 신호를 공통적으로 제공하는 독출 신호 생성부를 포함하는 것을 특징으로 하는 신호 입출력 장치.
제 2 항에 있어서,

상기 다수의 데이터 저장부 각각은 독립적으로 액세스되는 제 1 포트와 제 2 포트를 포함하며,

상기 제 1 포트는 해당하는 기입 신호 생성부로부터의 상기 기입 신호에 의해 액세스되며, 상기 제 2 포트는 상기 제어부로부터의 상기 독출 신호에 의해 액세스 되는 것을 특징으로 하는 신호 입출력 장치.
제 1 항에 있어서, 상기 독출 신호는 상기 어느 하나의 클럭 신호의 클럭 수를 카운팅하고, 기 설정된 클럭 수가 카운팅된 시점에서 활성화되는 것을 특징으로 하는 신호 입출력 장치.
제 4 항에 있어서, 상기 기 설정된 클럭 수는 32 클럭인 것을 특징으로 하는 신호 입출력 장치.
제 5 항에 있어서, 상기 다수의 데이터 저장부 각각은 듀얼 포트 램으로 이 루어진 것을 특징으로 하는 신호 입출력 장치.
제 6 항에 있어서, 상기 기 설정된 클럭 수는 상기 듀얼 포트 램의 저장용량이 증가에 따라 늘어나는 것을 특징으로 하는 신호 입출력 장치.
구동신호에 응답하여 영상을 표시하는 액정표시패널;

데이터 신호 및 클럭 신호에 응답하여 상기 구동신호를 상기 액정표시패널로 제공하는 구동부; 및

다수의 채널을 통해 데이터 신호 및 클럭 신호를 외부로부터 각각 입력받아 상기 구동부로 전달하는 타이밍 컨트롤러를 포함하며,

상기 타이밍 컨트롤러는

각 채널을 통해 입력되는 상기 클럭 신호 중 어느 하나의 클럭 신호를 선택하여 각 채널을 통해 입력되는 상기 데이터 신호를 상기 선택된 클럭 신호에 동기시켜 동시에 출력시키는 신호 입출력부를 포함하되,

상기 신호 입출력부는

상기 다수의 채널을 통해 상기 데이터 신호 및 상기 클럭 신호를 외부로부터 각각 입력받아 출력하는 다수의 수신부;

상기 다수의 수신부로부터 출력되는 데이터 신호 및 클럭 신호를 각 채널별로 입력받고, 해당되는 기입 신호에 응답하여 상기 데이터 신호를 저장하며, 활성화된 독출 신호에 응답하여 저장된 데이터 신호를 출력하는 다수의 데이터 저장부; 및

상기 다수의 채널 각각을 통해 상기 다수의 수신부로부터 출력되는 클럭 신호들 중에서 어느 하나의 선택된 클럭 신호에 기초하여, 상기 독출 신호를 상기 다수의 데이터 저장부에 제공하고, 상기 다수의 데이터 저장부로부터 상기 데이터 신호가 독출되는 동안에 상기 기입 신호를 상기 다수의 데이터 저장부에 제공하는 제어부를 포함하는 것을 특징으로 하는 액정표시장치.
삭제
제 8 항에 있어서, 상기 제어부는,

상기 다수의 수신부와 상기 다수의 데이터 저장부 사이에 각각 연결되고, 상기 다수의 수신부 중에서 해당되는 수신부로부터 출력되는 클럭 신호 및 데이터 인에이블 신호에 응답하여 상기 기입 신호를 생성하여 상기 다수의 데이터 저장부로 제공하는 다수의 기입 신호 생성부; 및

상기 다수의 기입 신호 생성부에 각각 대응하고, 대응하는 기입 신호 생성부로 입력되는 상기 클럭 신호 및 상기 데이터 인에이블 신호를 공통으로 입력받아 상기 다수의 데이터 저장부에 상기 독출 신호를 공통적으로 제공하는 하나의 독출 신호 생성부를 포함하는 것을 특징으로 하는 액정표시장치.
제 8 항에 있어서, 상기 독출 신호는 상기 어느 하나의 클럭 신호의 클럭 수를 카운팅하고, 기 설정된 클럭 수가 카운팅된 시점에서 활성화되는 것을 특징으로 하는 액정표시장치.
제 11 항에 있어서, 상기 기 설정된 클럭 수는 32 클럭인 것을 특징으로 하는 액정표시장치.
제 11 항에 있어서, 상기 다수의 데이터 저장부 각각은 듀얼 포트 램으로 이루어진 것을 특징으로 하는 액정표시장치.
제 13 항에 있어서, 상기 기 설정된 클럭 수는 상기 듀얼 포트 램의 저장용량이 증가에 따라 늘어나는 것을 특징으로 하는 액정표시장치.
외부 시스템과 상기 외부 시스템으로부터 신호들을 입력받아 영상을 표시하는 표시 패널과의 사이의 신호 처리를 위한 표시 장치의 신호 입출력 방법에 있어서,

N(여기서, N은 2 이상의 자연수)개의 채널을 통해 상기 외부 시스템으로부터 N개의 클럭 신호와 상기 N개의 클럭 신호에 동기하는 N개의 데이터 신호를 병렬적으로 수신하는 단계;

상기 수신된 N개의 데이터 신호를 N개의 저장 영역에 수신된 시간순서로 각 각 기입하는 단계;

상기 N개의 클럭 신호 중 어느 하나의 클럭 신호를 추출하는 단계;

상기 N개의 저장 영역에 각각 기입된 상기 N개의 데이터 신호가 상기 추출된 클럭 신호에 동기하여 동시에 출력되는 단계를 포함하는 것을 특징으로 하는 표시 장치의 신호 입출력방법.
제 15 항에 있어서, 상기 추출된 클럭 신호의 기준 클럭 수를 설정하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 신호 입출력방법.
제 16 항에 있어서, 상기 기준 클럭 수가 카운팅된 시점에 상기 N개의 저장 영역에 각각 저장된 데이터 신호가 동시에 출력되는 것을 특징으로 하는 표시 장치의 신호 입출력방법.