JPH10268995A - インターフェース制御方法及びその装置 - Google Patents
インターフェース制御方法及びその装置Info
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- JPH10268995A JPH10268995A JP9072063A JP7206397A JPH10268995A JP H10268995 A JPH10268995 A JP H10268995A JP 9072063 A JP9072063 A JP 9072063A JP 7206397 A JP7206397 A JP 7206397A JP H10268995 A JPH10268995 A JP H10268995A
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2370/00—Aspects of data communication
- G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
Abstract
(57)【要約】
【課題】 既存のインターフェース仕様に則りながら、
新規に他のデータや制御信号をやり取りできるようにし
たインターフェース制御方法及びその装置を提供する。 【解決手段】 トランスミッタ２とレシーバ３との間
で、それぞれインターフェース信号を伝送する少なくと
も１対の信号線を備える複数の伝送路１５〜１８により
信号を伝送し、所定の信号を高周波信号により変調器７
で変調し、その変調信号を伝送路１８の一方の信号線１
８ａに付与し、復調器８は、この信号線１８ａを介して
伝送される変調信号を受取り、その変調周波数に基づい
て、信号線１８ａからの変調信号を復調する。
新規に他のデータや制御信号をやり取りできるようにし
たインターフェース制御方法及びその装置を提供する。 【解決手段】 トランスミッタ２とレシーバ３との間
で、それぞれインターフェース信号を伝送する少なくと
も１対の信号線を備える複数の伝送路１５〜１８により
信号を伝送し、所定の信号を高周波信号により変調器７
で変調し、その変調信号を伝送路１８の一方の信号線１
８ａに付与し、復調器８は、この信号線１８ａを介して
伝送される変調信号を受取り、その変調周波数に基づい
て、信号線１８ａからの変調信号を復調する。
Description
【０００１】
【発明の属する技術分野】本発明は、装置間或はユニッ
ト間で各種信号をやり取りするインターフェース制御方
法及びその装置に関するものである。
ト間で各種信号をやり取りするインターフェース制御方
法及びその装置に関するものである。
【０００２】
【従来の技術】図２は、一般的なコンピュータ機器、即
ち、情報処理装置における標準インターフェースを説明
する図で、２０１は内部バス、及び、外部拡張用バスで
あるＰＣＩバス、２０２はネットワーク用のＥｔｈｅｒ
インターフェース仕様の回線、２０３はハードディスク
やＣＤ−ＲＯＭなど主に大容量のデータ転送に使用され
るＳＣＳＩインターフェースバスである。また２０４は
外部拡張用バスであるＩＳＡバスである。２０５はグラ
フィックコントローラと、ＣＲＴやＦＬＣＤ等に代表さ
れるフラット型ディスプレイとを接続するインターフェ
ース・バスで、現在はアナログインタフェースが主流で
あり、ＬＶＤＳなどによるディジタル・インターフェー
スも既に製品化され、また標準化についても近日中に行
われる状況である。
ち、情報処理装置における標準インターフェースを説明
する図で、２０１は内部バス、及び、外部拡張用バスで
あるＰＣＩバス、２０２はネットワーク用のＥｔｈｅｒ
インターフェース仕様の回線、２０３はハードディスク
やＣＤ−ＲＯＭなど主に大容量のデータ転送に使用され
るＳＣＳＩインターフェースバスである。また２０４は
外部拡張用バスであるＩＳＡバスである。２０５はグラ
フィックコントローラと、ＣＲＴやＦＬＣＤ等に代表さ
れるフラット型ディスプレイとを接続するインターフェ
ース・バスで、現在はアナログインタフェースが主流で
あり、ＬＶＤＳなどによるディジタル・インターフェー
スも既に製品化され、また標準化についても近日中に行
われる状況である。
【０００３】以上のような標準化されたインターフェー
スを使用することにより、異なる装置間、またそれが異
なる製造会社により設計、生産されたものであっても、
互換性を持って接続して作動できるというメリットがあ
る。
スを使用することにより、異なる装置間、またそれが異
なる製造会社により設計、生産されたものであっても、
互換性を持って接続して作動できるというメリットがあ
る。
【０００４】
【発明が解決しようとする課題】ところが、このメリッ
トを生かすためには、標準化されたインターフェースの
使用法にのっとり、装置を設計、製造する必要があり、
そこに独自の仕様を盛り込むという余地は、上記メリッ
トを犠牲にすることを除いては存在しない。これは設計
の自由度を制限するのみならず、新規デバイスの出現の
妨げになる場合もありうる。
トを生かすためには、標準化されたインターフェースの
使用法にのっとり、装置を設計、製造する必要があり、
そこに独自の仕様を盛り込むという余地は、上記メリッ
トを犠牲にすることを除いては存在しない。これは設計
の自由度を制限するのみならず、新規デバイスの出現の
妨げになる場合もありうる。
【０００５】また、各インターフェース仕様に従ったイ
ンターフェースを構築する際、アドレス、データ、コマ
ンド等をそれぞれ個別の信号線を用いて伝送するバス構
造を使用する装置を、このようなインターフェースを介
して接続する場合、通常はそれぞれの信号線を全て接続
する必要がある。例えば、ＰＣカードのように、アドレ
ス２６ビット、データ１６ビット、その他複数の制御信
号線を備えたバスを使用している装置では、そのインタ
ーフェースに必要な信号線の数はアドレスとデータだけ
でも４２本となり、その信号線の数は極めて多いものと
なる。メモリなどのデータの大容量化に伴い、アドレス
やデータのビット数が増大すると、このような信号線の
数の増大は、ケーブルの肥大化、コネクタの大型化など
となって表れ、大きな問題となっていた。
ンターフェースを構築する際、アドレス、データ、コマ
ンド等をそれぞれ個別の信号線を用いて伝送するバス構
造を使用する装置を、このようなインターフェースを介
して接続する場合、通常はそれぞれの信号線を全て接続
する必要がある。例えば、ＰＣカードのように、アドレ
ス２６ビット、データ１６ビット、その他複数の制御信
号線を備えたバスを使用している装置では、そのインタ
ーフェースに必要な信号線の数はアドレスとデータだけ
でも４２本となり、その信号線の数は極めて多いものと
なる。メモリなどのデータの大容量化に伴い、アドレス
やデータのビット数が増大すると、このような信号線の
数の増大は、ケーブルの肥大化、コネクタの大型化など
となって表れ、大きな問題となっていた。
【０００６】本発明は上記従来例に鑑みてなされたもの
で、既存のインターフェース仕様に則りながら、新規に
他のデータや制御信号をやり取りできるようにしたイン
ターフェース制御方法及びその装置を提供することを目
的とする。
で、既存のインターフェース仕様に則りながら、新規に
他のデータや制御信号をやり取りできるようにしたイン
ターフェース制御方法及びその装置を提供することを目
的とする。
【０００７】また本発明の目的は、既存のインターフェ
ース信号に影響を与えることなく、所望の信号を重畳し
て各種信号をやり取りできるインターフェース制御方法
及びその装置を提供することにある。
ース信号に影響を与えることなく、所望の信号を重畳し
て各種信号をやり取りできるインターフェース制御方法
及びその装置を提供することにある。
【０００８】また本発明の他の目的は、インターフェー
スの機能を削減することなく、使用する信号線の数を減
らすことができるインターフェース制御方法及びその装
置を提供することにある。
スの機能を削減することなく、使用する信号線の数を減
らすことができるインターフェース制御方法及びその装
置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明のインターフェース制御装置は以下のような構
成を備える。即ち、それぞれインターフェース信号を伝
送する少なくとも１対の信号線を備える複数の伝送路
と、所定の信号を高周波信号により変調し、その変調信
号を前記複数の伝送路のいずれかの信号線に付与する変
調手段と、前記変調手段により前記変調信号が重畳され
た信号線からの前記変調信号を取り出して復調する復調
手段とを有することを特徴とする。
に本発明のインターフェース制御装置は以下のような構
成を備える。即ち、それぞれインターフェース信号を伝
送する少なくとも１対の信号線を備える複数の伝送路
と、所定の信号を高周波信号により変調し、その変調信
号を前記複数の伝送路のいずれかの信号線に付与する変
調手段と、前記変調手段により前記変調信号が重畳され
た信号線からの前記変調信号を取り出して復調する復調
手段とを有することを特徴とする。
【００１０】上記目的を達成するために本発明のインタ
ーフェース制御装置は以下のような構成を備える。即
ち、ホストと周辺装置との間で複数の信号線を介して信
号をやり取りするインターフェース制御装置であって、
前記ホストは、アドレス信号をゲートするアドレスゲー
ト手段と、前記アドレス信号よりも少ないビット数のデ
ータ信号の伝送方向及び通過を制御するデータゲート手
段とを有し、前記周辺装置は、前記データ信号のバス幅
に対応するバス幅の伝送バスを介して前記ホストよりの
アドレス信号を入力してゲートするゲート手段と、前記
伝送バスからデータ信号を入力する入力ゲート手段と、
前記伝送バスにデータ信号を出力する出力ゲート手段と
を有し、発行されるアクセスコマンドに基づいて前記ア
ドレスゲート手段、データゲート手段、ゲート手段、入
力ゲート手段及び出力ゲート手段のそれぞれのゲート制
御信号を出力する制御手段とを有することを特徴とす
る。
ーフェース制御装置は以下のような構成を備える。即
ち、ホストと周辺装置との間で複数の信号線を介して信
号をやり取りするインターフェース制御装置であって、
前記ホストは、アドレス信号をゲートするアドレスゲー
ト手段と、前記アドレス信号よりも少ないビット数のデ
ータ信号の伝送方向及び通過を制御するデータゲート手
段とを有し、前記周辺装置は、前記データ信号のバス幅
に対応するバス幅の伝送バスを介して前記ホストよりの
アドレス信号を入力してゲートするゲート手段と、前記
伝送バスからデータ信号を入力する入力ゲート手段と、
前記伝送バスにデータ信号を出力する出力ゲート手段と
を有し、発行されるアクセスコマンドに基づいて前記ア
ドレスゲート手段、データゲート手段、ゲート手段、入
力ゲート手段及び出力ゲート手段のそれぞれのゲート制
御信号を出力する制御手段とを有することを特徴とす
る。
【００１１】上記目的を達成するために本発明のインタ
ーフェース制御方法は以下のような工程を備える。即
ち、所定の信号を高周波信号により変調する変調工程
と、前記変調工程で変調された変調信号を、それぞれイ
ンターフェース信号を伝送する少なくとも１対の信号線
を備える複数の伝送路のいずれか一方の信号線に付与す
る工程と、前記変調工程で変調された変調信号が重畳さ
れた信号線から前記変調信号を取り出して復調する復調
工程とを有することを特徴とする。
ーフェース制御方法は以下のような工程を備える。即
ち、所定の信号を高周波信号により変調する変調工程
と、前記変調工程で変調された変調信号を、それぞれイ
ンターフェース信号を伝送する少なくとも１対の信号線
を備える複数の伝送路のいずれか一方の信号線に付与す
る工程と、前記変調工程で変調された変調信号が重畳さ
れた信号線から前記変調信号を取り出して復調する復調
工程とを有することを特徴とする。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。
の好適な実施の形態を詳細に説明する。
【００１３】（実施の形態１）図１は、本発明の実施の
形態１の情報処理装置の表示制御回路の構成を示すブロ
ック図である。尚、後述の実施の形態のそれぞれでは、
表示制御回路を例に説明するが本発明はこれに限定され
るものでなく、例えばプリンタとのインターフェース回
路、各種通信回路とのインターフェース回路等、よく知
られたインターフェース仕様にも適用可能である。
形態１の情報処理装置の表示制御回路の構成を示すブロ
ック図である。尚、後述の実施の形態のそれぞれでは、
表示制御回路を例に説明するが本発明はこれに限定され
るものでなく、例えばプリンタとのインターフェース回
路、各種通信回路とのインターフェース回路等、よく知
られたインターフェース仕様にも適用可能である。
【００１４】図１において、１はグラフィックコントロ
ーラで、表示情報を格納したビデオ用メモリ２５から順
次、または、外部から指令された順に、表示情報を表示
部に対して出力する。この図１の例では、このグラフィ
ックコントローラ１は、２４ビットのデータ信号１１、
ＤＥ（データイネーブル）信号１２、６ビットのコント
ロール信号１３、及びクロック信号１４を出力してい
る。２はＬＶＤＳトランスミッタであり、グラフィック
コントローラ１から出力された２４ビットのデータ信号
１１、ＤＥ信号１２、６ビットのコントロール信号１３
を入力し、それぞれをシリアル信号に変換して、それぞ
れが１対の信号線で構成される３つの伝送路１５〜１７
に高速で出力している。また、クロック信号１４に関し
てはそれを低レート化し、１対の信号線で構成される伝
送路１８に出力している。このトランスミッタ２の具体
例として、例えばＣＨＩＰＳ社の６５１００PanelLink
（登録商標）Transmitterがある。
ーラで、表示情報を格納したビデオ用メモリ２５から順
次、または、外部から指令された順に、表示情報を表示
部に対して出力する。この図１の例では、このグラフィ
ックコントローラ１は、２４ビットのデータ信号１１、
ＤＥ（データイネーブル）信号１２、６ビットのコント
ロール信号１３、及びクロック信号１４を出力してい
る。２はＬＶＤＳトランスミッタであり、グラフィック
コントローラ１から出力された２４ビットのデータ信号
１１、ＤＥ信号１２、６ビットのコントロール信号１３
を入力し、それぞれをシリアル信号に変換して、それぞ
れが１対の信号線で構成される３つの伝送路１５〜１７
に高速で出力している。また、クロック信号１４に関し
てはそれを低レート化し、１対の信号線で構成される伝
送路１８に出力している。このトランスミッタ２の具体
例として、例えばＣＨＩＰＳ社の６５１００PanelLink
（登録商標）Transmitterがある。
【００１５】３はＬＶＤＳレシーバであり、トランスミ
ッタ２から伝送される３本の伝送路１５〜１７（夫々が
１対の信号線で構成されている）及び低レート化された
クロック信号を伝送する伝送路１８を介して上述の各信
号を受取り、元の信号である２４ビットのデータ信号１
９、ＤＥ信号２０、６ビットのコントロール信号２１及
びクロック信号２２を復元して出力する機能を備えてい
る。このレシーバの具体例として、例えばＣＨＩＰＳ社
の６５１０１PanelLink（登録商標）Receiverがある。
ッタ２から伝送される３本の伝送路１５〜１７（夫々が
１対の信号線で構成されている）及び低レート化された
クロック信号を伝送する伝送路１８を介して上述の各信
号を受取り、元の信号である２４ビットのデータ信号１
９、ＤＥ信号２０、６ビットのコントロール信号２１及
びクロック信号２２を復元して出力する機能を備えてい
る。このレシーバの具体例として、例えばＣＨＩＰＳ社
の６５１０１PanelLink（登録商標）Receiverがある。
【００１６】４は、例えばＦＬＣＤ等のフラットパネル
・ディスプレイであり、機能的にはグラフィックコント
ローラ１の出力を受けて表示が可能なものであれば、そ
の表示方式は何でも良い。
・ディスプレイであり、機能的にはグラフィックコント
ローラ１の出力を受けて表示が可能なものであれば、そ
の表示方式は何でも良い。
【００１７】以上の構成が通常のＬＶＤＳ転送を行う場
合の構成である。
合の構成である。
【００１８】５は信号源を示し、ここではフラットパネ
ルディスプレイ４よりグラフィックコントローラ１へ伝
送すべき信号を発生しており、ここでは例えばデータ転
送要求信号２３を発生しているものとする。６は高周波
発振器で、例えば９００ＭＨzの周波数信号を出力して
いる。尚、この高周波信号の周波数は、例えば伝送され
る信号の少なくとも５０〜１００倍以上であるのが望ま
しい。７は変調器（ＭＯＤ）で、高周波発振器６からの
高周波信号のキャリアを、信号源５からのデータ転送要
求信号２３に基づいて変調する。こうして変調された高
周波数信号２４は、クロック信号の伝送路１８の受端
（レシーバ３側）において、その伝送路１８を構成して
いる一方の信号線１８ａに接続され、その信号線１８ａ
を介して送端（トランスミッタ２側）に伝送される。こ
の際、高周波数信号２４は、９００ＭＨzという高い周
波数で変調された高周波数信号であるため、レシーバ３
及びトランスミッタ２の回路に影響を与えることはな
い。
ルディスプレイ４よりグラフィックコントローラ１へ伝
送すべき信号を発生しており、ここでは例えばデータ転
送要求信号２３を発生しているものとする。６は高周波
発振器で、例えば９００ＭＨzの周波数信号を出力して
いる。尚、この高周波信号の周波数は、例えば伝送され
る信号の少なくとも５０〜１００倍以上であるのが望ま
しい。７は変調器（ＭＯＤ）で、高周波発振器６からの
高周波信号のキャリアを、信号源５からのデータ転送要
求信号２３に基づいて変調する。こうして変調された高
周波数信号２４は、クロック信号の伝送路１８の受端
（レシーバ３側）において、その伝送路１８を構成して
いる一方の信号線１８ａに接続され、その信号線１８ａ
を介して送端（トランスミッタ２側）に伝送される。こ
の際、高周波数信号２４は、９００ＭＨzという高い周
波数で変調された高周波数信号であるため、レシーバ３
及びトランスミッタ２の回路に影響を与えることはな
い。
【００１９】８は復調器（ＤＥＭ）であり、クロック信
号の伝送路１８の送端（トランスミッタ２側）で、前述
の信号線１８ａに接続されている。この復調器８は、例
えば９００ＭＨz帯の信号を通過させることのできるハ
イパルスフィルタ又はバンドパスフィルタなどを有し、
目的である変調器７から出力され、信号線１８ａを介し
て伝送される、変調された高周波数信号２４を取り出し
て復調するものである。９はデコーダであり、復調器８
により復調されて出力されるデータ転送要求信号を解読
し、その内容をグラフィックコントローラ１或は、その
周辺回路に伝達するものである。
号の伝送路１８の送端（トランスミッタ２側）で、前述
の信号線１８ａに接続されている。この復調器８は、例
えば９００ＭＨz帯の信号を通過させることのできるハ
イパルスフィルタ又はバンドパスフィルタなどを有し、
目的である変調器７から出力され、信号線１８ａを介し
て伝送される、変調された高周波数信号２４を取り出し
て復調するものである。９はデコーダであり、復調器８
により復調されて出力されるデータ転送要求信号を解読
し、その内容をグラフィックコントローラ１或は、その
周辺回路に伝達するものである。
【００２０】以上説明したように本実施の形態１によれ
ば、レシーバ及びトランスミッタ間で低レートのクロッ
ク信号に高周波の変調信号を重畳させて伝送することに
より、レシーバ及びトランスミッタの動作に影響を与え
ることなく、所望の信号を送受信することができるとい
う効果がある。
ば、レシーバ及びトランスミッタ間で低レートのクロッ
ク信号に高周波の変調信号を重畳させて伝送することに
より、レシーバ及びトランスミッタの動作に影響を与え
ることなく、所望の信号を送受信することができるとい
う効果がある。
【００２１】（実施の形態２）図３は、本発明の実施の
形態２の情報処理回路における表示制御回路の構成を示
すブロック図で、前述の図１と共通する部分は同じ番号
で示し、その説明を省略する。
形態２の情報処理回路における表示制御回路の構成を示
すブロック図で、前述の図１と共通する部分は同じ番号
で示し、その説明を省略する。
【００２２】図３の構成において、高周波発振器６より
出力される９００ＭＨzの周波信号は、変調器（ＭＯ
Ｄ）７の出力である被変調波信号２４が接続される伝送
路１８以外のいずれかの伝送路（図３の例では伝送路１
７）の一方の信号線１７ａの受端側に、高周波信号２４
の場合と同様に接続され、その伝送路１７の信号線１７
ａを経由して送端（トランスミッタ２側）に伝達され
る。この場合も前述の高周波信号２４の場合と同様に、
その周波数は９００ＭＨzと極めて高いために、レシー
バ３及びトランスミッタ２の回路に影響を与えない。こ
うして送端（トランスミッタ３側）において、伝送路１
７の信号線１７ａより取り出された周波信号は、復調器
８における復調用の周波数信号として使用される。
出力される９００ＭＨzの周波信号は、変調器（ＭＯ
Ｄ）７の出力である被変調波信号２４が接続される伝送
路１８以外のいずれかの伝送路（図３の例では伝送路１
７）の一方の信号線１７ａの受端側に、高周波信号２４
の場合と同様に接続され、その伝送路１７の信号線１７
ａを経由して送端（トランスミッタ２側）に伝達され
る。この場合も前述の高周波信号２４の場合と同様に、
その周波数は９００ＭＨzと極めて高いために、レシー
バ３及びトランスミッタ２の回路に影響を与えない。こ
うして送端（トランスミッタ３側）において、伝送路１
７の信号線１７ａより取り出された周波信号は、復調器
８における復調用の周波数信号として使用される。
【００２３】以上のように本実施の形態２によれば、変
調した周波数信号だけでなく、その変調に使用した高周
波信号をも伝送するので、その変調された信号を受信し
て復調する復調器における復調用の高周波信号源を省略
でき、かつより高い復調精度を得ることができる。
調した周波数信号だけでなく、その変調に使用した高周
波信号をも伝送するので、その変調された信号を受信し
て復調する復調器における復調用の高周波信号源を省略
でき、かつより高い復調精度を得ることができる。
【００２４】（実施の形態３）図４は、本発明の実施の
形態３の情報処理装置の表示制御部の構成を示すブロッ
ク図で、前述の図面と共通する部分は同じ番号で示し、
その説明を省略する。この実施の形態４では、前述の実
施の形態１，２とは逆に、グラフィックコントローラ１
よりディスプレイ４側にデータを変調して送信する場合
を示している。３０は、グラフィックコントローラ１よ
りフラットパネル・ディスプレイ４に伝送すべき信号の
発生源を示し、この例では、例えばスリープ信号を発生
している。３１は高周波発振器で、例えば９００ＭＨz
の高周波信号を出力している。３２は変調器（ＭＯＤ）
で、高周波発振器３１から出力される高周波信号のキャ
リアを、信号源３０から出力されるスリープ信号で変調
している。こうして変調器３２で変調された信号は、ク
ロック信号の伝送路１８の送端（トランスミッタ２側）
において、その伝送路１８の一方の信号線１８ａに接続
され、この信号線１８ａを介して受端（レシーバ３側）
に伝送される。この際、被変調波は９００ＭＨzという
高い周波数であるため、トランスミッタ２及びレシーバ
３の回路に影響を与えない。
形態３の情報処理装置の表示制御部の構成を示すブロッ
ク図で、前述の図面と共通する部分は同じ番号で示し、
その説明を省略する。この実施の形態４では、前述の実
施の形態１，２とは逆に、グラフィックコントローラ１
よりディスプレイ４側にデータを変調して送信する場合
を示している。３０は、グラフィックコントローラ１よ
りフラットパネル・ディスプレイ４に伝送すべき信号の
発生源を示し、この例では、例えばスリープ信号を発生
している。３１は高周波発振器で、例えば９００ＭＨz
の高周波信号を出力している。３２は変調器（ＭＯＤ）
で、高周波発振器３１から出力される高周波信号のキャ
リアを、信号源３０から出力されるスリープ信号で変調
している。こうして変調器３２で変調された信号は、ク
ロック信号の伝送路１８の送端（トランスミッタ２側）
において、その伝送路１８の一方の信号線１８ａに接続
され、この信号線１８ａを介して受端（レシーバ３側）
に伝送される。この際、被変調波は９００ＭＨzという
高い周波数であるため、トランスミッタ２及びレシーバ
３の回路に影響を与えない。
【００２５】３３は復調器（ＤＥＭ）で、クロック信号
の伝送路１８の受端（レシーバ３側）に接続されてい
る。そして伝送路１８の信号線１８ａから、例えば９０
０ＭＨz帯の信号のみを通過させることのできるハイパ
スフィルタまたはバンドパスフィルタなどを設け、対象
となる変調器３２から出力された被変調波のみを取り出
して復調している。３４は復調器３３で復調のために使
用される高周波発振器で、高周波発振器３１と同様に、
９００ＭＨzの高周波数信号を発生している。尚、前述
の実施の形態２のように、高周波発振器３１から出力さ
れる信号を他の伝送路を利用して復調器３３に伝送すれ
ば、この高周波発振器３４は省略可能である。３５はデ
コーダで、復調器３３の出力であるスリープ信号を解読
し、フラットパネル・ディスプレイ４またはその周辺回
路に伝達するものである。
の伝送路１８の受端（レシーバ３側）に接続されてい
る。そして伝送路１８の信号線１８ａから、例えば９０
０ＭＨz帯の信号のみを通過させることのできるハイパ
スフィルタまたはバンドパスフィルタなどを設け、対象
となる変調器３２から出力された被変調波のみを取り出
して復調している。３４は復調器３３で復調のために使
用される高周波発振器で、高周波発振器３１と同様に、
９００ＭＨzの高周波数信号を発生している。尚、前述
の実施の形態２のように、高周波発振器３１から出力さ
れる信号を他の伝送路を利用して復調器３３に伝送すれ
ば、この高周波発振器３４は省略可能である。３５はデ
コーダで、復調器３３の出力であるスリープ信号を解読
し、フラットパネル・ディスプレイ４またはその周辺回
路に伝達するものである。
【００２６】こうして、ディスプレイ４にスリープ信号
が伝達されることにより、フラットパネル・ディスプレ
イ４はスリープモードに移行し、消費電力を抑えるモー
ドに移行する。
が伝達されることにより、フラットパネル・ディスプレ
イ４はスリープモードに移行し、消費電力を抑えるモー
ドに移行する。
【００２７】以上説明したように本実施の形態１〜３に
よれば、標準化されたインターフェース用の伝送ライン
においても、独自に所望の信号を付与して、他の信号に
影響を与えることなく、所望のデータ信号を伝送するこ
とができる。
よれば、標準化されたインターフェース用の伝送ライン
においても、独自に所望の信号を付与して、他の信号に
影響を与えることなく、所望のデータ信号を伝送するこ
とができる。
【００２８】これにより、そのインターフェースの互換
性についても損ねることがない。
性についても損ねることがない。
【００２９】また、そのインターフェースで規定された
信号がシリアルであっても、パラレル信号であっても、
いずれにも適用可能である。
信号がシリアルであっても、パラレル信号であっても、
いずれにも適用可能である。
【００３０】（実施の形態４）図５は、本発明の実施の
形態４の情報処理装置におけるホスト装置と周辺装置と
のインターフェースを説明するためのブロック図であ
る。
形態４の情報処理装置におけるホスト装置と周辺装置と
のインターフェースを説明するためのブロック図であ
る。
【００３１】図５において、５０はホスト装置の入出力
部を示し、５０１は、このホスト装置入出力部５０の内
部バス、５０２は内部バス５０１に接続されるアドレス
信号線を示している。５０６はアドレス信号線５０２の
上位アドレスが接続される上位アドレス・ゲート回路、
５０７はアドレス信号線５０２の下位アドレスが接続さ
れる下位アドレス・ゲート回路である。５０３は内部バ
ス５０１に接続されるデータ信号線、５０８はデータ信
号線５０３が接続されるデータ・ゲート回路である。５
０４は内部バス５０１に接続されるコントロール信号
線、５０５は内部バス５０１に接続されるコマンド信号
線である。５１０はアドレスデータ信号線で、上位アド
レス・ゲート回路５０６、下位アドレス・ゲート回路５
０７、データ・ゲート回路５０８に接続されており、ア
ドレスとデータとが伝送されるバスである。５０９は内
部バス５０１の内容により各ゲート回路をコントロール
するゲート制御回路で、ゲート制御信号Ｇ１，Ｇ２，Ｇ
３及び方向制御信号ＤＩＲを出力している。また５１１
はコントロール信号線で、ゲート制御回路５０９から出
力され、上位アドレス・ゲート回路５０６、下位アドレ
ス・ゲート回路５０７、データ・ゲート回路５０８を制
御するゲート制御信号や方向制御信号などを伝送してい
る。
部を示し、５０１は、このホスト装置入出力部５０の内
部バス、５０２は内部バス５０１に接続されるアドレス
信号線を示している。５０６はアドレス信号線５０２の
上位アドレスが接続される上位アドレス・ゲート回路、
５０７はアドレス信号線５０２の下位アドレスが接続さ
れる下位アドレス・ゲート回路である。５０３は内部バ
ス５０１に接続されるデータ信号線、５０８はデータ信
号線５０３が接続されるデータ・ゲート回路である。５
０４は内部バス５０１に接続されるコントロール信号
線、５０５は内部バス５０１に接続されるコマンド信号
線である。５１０はアドレスデータ信号線で、上位アド
レス・ゲート回路５０６、下位アドレス・ゲート回路５
０７、データ・ゲート回路５０８に接続されており、ア
ドレスとデータとが伝送されるバスである。５０９は内
部バス５０１の内容により各ゲート回路をコントロール
するゲート制御回路で、ゲート制御信号Ｇ１，Ｇ２，Ｇ
３及び方向制御信号ＤＩＲを出力している。また５１１
はコントロール信号線で、ゲート制御回路５０９から出
力され、上位アドレス・ゲート回路５０６、下位アドレ
ス・ゲート回路５０７、データ・ゲート回路５０８を制
御するゲート制御信号や方向制御信号などを伝送してい
る。
【００３２】次に、このホスト装置の入出力部５０とコ
ネクタ５２，５３及びケーブル５１を介して接続されて
いる周辺装置の入出力部６０について説明する。
ネクタ５２，５３及びケーブル５１を介して接続されて
いる周辺装置の入出力部６０について説明する。
【００３３】６０は周辺装置の入出力部で、ホスト装置
の入出力部５０とケーブル５１を介して接続されてい
る。６０１は、この周辺装置の入出力部６０の内部バ
ス、６０２は内部バス６０１に接続されるアドレス信号
線、６０６はアドレス信号線６０２の上位アドレスが接
続される上位アドレス・ゲートラッチ回路、６０７はア
ドレス信号線６０２の下位アドレスが接続される下位ア
ドレス・ゲートラッチ回路である。６０３は内部バス６
０１に接続されるデータ信号線、６１０はデータ信号線
６０３の出力データ線が接続される出力ゲート回路、６
０８はデータ信号線６０３の入力データ線が接続される
入力ゲート回路である。６０９は入力ゲート回路で、上
位アドレス・ゲートラッチ回路６０６、下位アドレス・
ゲートラッチ回路６０７、入力ゲート回路６０８への入
力線が接続されている。６１１はケーブル５１と出力ゲ
ート回路６１０、入力ゲート回路６０９とを接続するア
ドレスデータ線である。このアドレスデータ線６１１を
通って入力されるアドレスとデータはゲート制御信号Ｇ
４により取り込まれ、ゲート制御信号Ｇ６，Ｇ７のタイ
ミングでアドレスが取り込まれ、ゲート制御信号Ｇ８の
タイミングでデータが取り込まれる。６０４はケーブル
５１と内部バス６０１とを接続するコマンド線、６１２
はゲート制御回路５０９から出力されケーブル５１を通
して、上位アドレス・ゲートラッチ回路６０６、下位ア
ドレス・ゲートラッチ回路６０７、出力ゲート回路６１
０、入力ゲート回路６０８、入力ゲート回路６０９を制
御するコントロール信号線で、前述のホスト装置の入出
力部５０のコントロール信号線５１１を伝播した信号が
入力されている。
の入出力部５０とケーブル５１を介して接続されてい
る。６０１は、この周辺装置の入出力部６０の内部バ
ス、６０２は内部バス６０１に接続されるアドレス信号
線、６０６はアドレス信号線６０２の上位アドレスが接
続される上位アドレス・ゲートラッチ回路、６０７はア
ドレス信号線６０２の下位アドレスが接続される下位ア
ドレス・ゲートラッチ回路である。６０３は内部バス６
０１に接続されるデータ信号線、６１０はデータ信号線
６０３の出力データ線が接続される出力ゲート回路、６
０８はデータ信号線６０３の入力データ線が接続される
入力ゲート回路である。６０９は入力ゲート回路で、上
位アドレス・ゲートラッチ回路６０６、下位アドレス・
ゲートラッチ回路６０７、入力ゲート回路６０８への入
力線が接続されている。６１１はケーブル５１と出力ゲ
ート回路６１０、入力ゲート回路６０９とを接続するア
ドレスデータ線である。このアドレスデータ線６１１を
通って入力されるアドレスとデータはゲート制御信号Ｇ
４により取り込まれ、ゲート制御信号Ｇ６，Ｇ７のタイ
ミングでアドレスが取り込まれ、ゲート制御信号Ｇ８の
タイミングでデータが取り込まれる。６０４はケーブル
５１と内部バス６０１とを接続するコマンド線、６１２
はゲート制御回路５０９から出力されケーブル５１を通
して、上位アドレス・ゲートラッチ回路６０６、下位ア
ドレス・ゲートラッチ回路６０７、出力ゲート回路６１
０、入力ゲート回路６０８、入力ゲート回路６０９を制
御するコントロール信号線で、前述のホスト装置の入出
力部５０のコントロール信号線５１１を伝播した信号が
入力されている。
【００３４】以上説明した各ユニットにより構成される
インターフェースにおいて、ホスト装置の入出力部５０
と周辺装置の入出力部６０との間でのインターフェース
制御について説明する。
インターフェースにおいて、ホスト装置の入出力部５０
と周辺装置の入出力部６０との間でのインターフェース
制御について説明する。
【００３５】まず、ホスト装置入出力部５０の内部バス
５０１は、ＰＣカード（ＰＣＭＣＩＡ）のバスに相当
し、アドレス２６ビット、データ１６ビット、コマンド
として、ＯＥ（出力イネーブル）＊、ＷＥ（書込みイネ
ーブル）＊、ＩＯＲＤ（Ｉ／Ｏ読出し）＊、ＩＯＷＲ
（Ｉ／Ｏ書込み）＊、ＣＥ（チップイネーブル）１＊、
ＣＥ２＊、ＩＲＱ（インタラプト要求）＊、ＲＥＳＥＴ
（リセット）、ＷＡＩＴ（ウエイト）＊、ＩＮＰＡＣＫ
＊、ＲＥＧ＊、ＩＯＩＳ１６＊などの信号が存在する。
尚、これらの信号名において、「＊」はロウツルー（負
論理）の信号であることを示している。ここでは、これ
らの信号を信号線の数を減らしつつ、ホスト装置と周辺
装置とが信号のやり取りをできるように、以下のような
処理を行っている。
５０１は、ＰＣカード（ＰＣＭＣＩＡ）のバスに相当
し、アドレス２６ビット、データ１６ビット、コマンド
として、ＯＥ（出力イネーブル）＊、ＷＥ（書込みイネ
ーブル）＊、ＩＯＲＤ（Ｉ／Ｏ読出し）＊、ＩＯＷＲ
（Ｉ／Ｏ書込み）＊、ＣＥ（チップイネーブル）１＊、
ＣＥ２＊、ＩＲＱ（インタラプト要求）＊、ＲＥＳＥＴ
（リセット）、ＷＡＩＴ（ウエイト）＊、ＩＮＰＡＣＫ
＊、ＲＥＧ＊、ＩＯＩＳ１６＊などの信号が存在する。
尚、これらの信号名において、「＊」はロウツルー（負
論理）の信号であることを示している。ここでは、これ
らの信号を信号線の数を減らしつつ、ホスト装置と周辺
装置とが信号のやり取りをできるように、以下のような
処理を行っている。
【００３６】アドレスデータ信号線５１０は、入力ゲー
ト回路６０９とケーブル５１を介して接続されている１
６ビット幅の信号線である。この時のアドレスとデータ
のビット配置を図６に示す。コマンド信号線５０５とコ
マンド信号線６０４は、互いにケーブル５１を介して接
続されており、出力８ビット、入力４ビット幅の信号線
である。
ト回路６０９とケーブル５１を介して接続されている１
６ビット幅の信号線である。この時のアドレスとデータ
のビット配置を図６に示す。コマンド信号線５０５とコ
マンド信号線６０４は、互いにケーブル５１を介して接
続されており、出力８ビット、入力４ビット幅の信号線
である。
【００３７】図６において、図６（Ａ）はデータ信号線
５０３のデータ構造を示し、１６ビットで構成されてい
る。図６（Ｂ）はアドレス信号線５０２のデータ構成を
示し、下位１６ビット、上位１０ビット（１６ビット目
から２５ビット目まで）で構成されている。また図６
（Ｃ）はＩ／Ｏアドレス空間を示し、下位１６ビット、
上位１０ビット（１６ビット目から２５ビット目まで）
が全て“０”で構成されている。
５０３のデータ構造を示し、１６ビットで構成されてい
る。図６（Ｂ）はアドレス信号線５０２のデータ構成を
示し、下位１６ビット、上位１０ビット（１６ビット目
から２５ビット目まで）で構成されている。また図６
（Ｃ）はＩ／Ｏアドレス空間を示し、下位１６ビット、
上位１０ビット（１６ビット目から２５ビット目まで）
が全て“０”で構成されている。
【００３８】以下に、ゲート制御回路５０９により生成
される各種制御信号を説明する。
される各種制御信号を説明する。
【００３９】Ｇ１：上位アドレス・ゲート回路５０６の
ゲート信号。
ゲート信号。
【００４０】Ｇ２：下位アドレス・ゲート回路５０７の
ゲート信号。
ゲート信号。
【００４１】Ｇ３：データ・ゲート回路５０８のゲート
信号。
信号。
【００４２】ＤＩＲ：データ・ゲート回路５０８のディ
レクション信号（ロウレベルでホスト側からみて入力、
ハイレベルで出力）。
レクション信号（ロウレベルでホスト側からみて入力、
ハイレベルで出力）。
【００４３】また、ケーブル５１で接続されているコン
トロール信号線６１２に、周辺装置の入出力部６０で使
用される以下の５ビット幅の信号を出力する。
トロール信号線６１２に、周辺装置の入出力部６０で使
用される以下の５ビット幅の信号を出力する。
【００４４】Ｇ４：入力ゲート回路６０９のゲート信
号。
号。
【００４５】Ｇ５：出力ゲート回路６１０のゲート信
号。
号。
【００４６】Ｇ６：上位アドレス・ゲートラッチ回路６
０６のゲートラッチ信号（ロウレベルで導通、ハイレベ
ルでラッチ）。
０６のゲートラッチ信号（ロウレベルで導通、ハイレベ
ルでラッチ）。
【００４７】Ｇ７：下位アドレス・ゲートラッチ回路６
０７のゲートラッチ信号（ロウレベルで導通、ハイレベ
ルでラッチ）。
０７のゲートラッチ信号（ロウレベルで導通、ハイレベ
ルでラッチ）。
【００４８】Ｇ８：入力ゲート回路６０８のゲート信
号。
号。
【００４９】（信号Ｇ６，Ｇ７を除く全てのゲート信号
はロウレベルで導通、ハイレベルでハイインピーダンス
とする） 図７は、本実施の形態４のゲート制御回路５０９による
インターフェース制御処理を示すフローチャートであ
る。以下に、各処理ステップにおける処理を具体的に説
明する。
はロウレベルで導通、ハイレベルでハイインピーダンス
とする） 図７は、本実施の形態４のゲート制御回路５０９による
インターフェース制御処理を示すフローチャートであ
る。以下に、各処理ステップにおける処理を具体的に説
明する。
【００５０】まずステップＳ１で、入出力コマンドが入
力されるかを調べ、入力されるとステップＳ２に進み、
その入出力がメモリ空間（Ｉ／Ｏアドレス空間でない）
へのアクセスかどうかを調べ、Ｉ／Ｏアドレス空間への
アクセスの時はステップＳ６に進み、下位アドレス（１
６ビット）のみのアドレス転送を行う。
力されるかを調べ、入力されるとステップＳ２に進み、
その入出力がメモリ空間（Ｉ／Ｏアドレス空間でない）
へのアクセスかどうかを調べ、Ｉ／Ｏアドレス空間への
アクセスの時はステップＳ６に進み、下位アドレス（１
６ビット）のみのアドレス転送を行う。
【００５１】一方、ステップＳ２で、メモリ空間へのア
クセスの時はステップＳ３に進み、上位アドレスが変更
されたかを調べ、変更された時はステップＳ４に進み、
その変更された上位アドレスを伝送する。一方、上位ア
ドレスが伝送されない時はステップＳ５に進み、下位ア
ドレスのみを伝送する。
クセスの時はステップＳ３に進み、上位アドレスが変更
されたかを調べ、変更された時はステップＳ４に進み、
その変更された上位アドレスを伝送する。一方、上位ア
ドレスが伝送されない時はステップＳ５に進み、下位ア
ドレスのみを伝送する。
【００５２】こうしてアドレスが確定するとステップＳ
６に進み、データ信号線にデータを出力するようにゲー
トを制御して、データの転送処理を実行する。こうして
指示されたデータ転送が終了するとステップＳ７に進
み、ゲートを閉じるなどの終了処理を実行してステップ
Ｓ１に戻る。
６に進み、データ信号線にデータを出力するようにゲー
トを制御して、データの転送処理を実行する。こうして
指示されたデータ転送が終了するとステップＳ７に進
み、ゲートを閉じるなどの終了処理を実行してステップ
Ｓ１に戻る。
【００５３】図８は、メモリ空間における読込み処理を
示す出力（読込み）イネーブル信号ＯＥ＊が、コントロ
ール信号線５０４上にアサートされた場合のゲート制御
回路５０９の出力信号のタイミングチャートを示す図で
ある。以下、図７のフローチャートを参照しながら、こ
の動作を説明する。
示す出力（読込み）イネーブル信号ＯＥ＊が、コントロ
ール信号線５０４上にアサートされた場合のゲート制御
回路５０９の出力信号のタイミングチャートを示す図で
ある。以下、図７のフローチャートを参照しながら、こ
の動作を説明する。
【００５４】まずステップＳ１で、コマンド信号線５０
４上に何のコマンドもアサートされていない時、ゲート
制御回路５０９は入力ゲート回路６０９のゲート制御信
号Ｇ４と、データ・ゲート回路５０８の方向制御信号Ｄ
ＩＲを共にロウレベルとし、残り全てのゲート回路のゲ
ート制御信号をハイレベルとし、入力を待ち続ける。ス
テップＳ２では、コマンド信号線５０４に出力イネーブ
ル信号ＯＥ＊がアサートされた（図８のタイミングＴ
１）ことにより、メモリ空間へのアクセスであると判断
する。ステップＳ３では、コマンド信号線５０４に出力
イネーブル信号ＯＥ＊がアサートされ、アドレス信号線
５０２にアドレスが出力されている。ゲート制御回路５
０９は、今回の上位アドレスと前回の上位アドレスとを
比較し、その上位アドレスの変化の有無を検知する。変
化があった場合は、ステップＳ４で、上位アドレスの転
送処理を行う（図８のタイミングＴ２）。
４上に何のコマンドもアサートされていない時、ゲート
制御回路５０９は入力ゲート回路６０９のゲート制御信
号Ｇ４と、データ・ゲート回路５０８の方向制御信号Ｄ
ＩＲを共にロウレベルとし、残り全てのゲート回路のゲ
ート制御信号をハイレベルとし、入力を待ち続ける。ス
テップＳ２では、コマンド信号線５０４に出力イネーブ
ル信号ＯＥ＊がアサートされた（図８のタイミングＴ
１）ことにより、メモリ空間へのアクセスであると判断
する。ステップＳ３では、コマンド信号線５０４に出力
イネーブル信号ＯＥ＊がアサートされ、アドレス信号線
５０２にアドレスが出力されている。ゲート制御回路５
０９は、今回の上位アドレスと前回の上位アドレスとを
比較し、その上位アドレスの変化の有無を検知する。変
化があった場合は、ステップＳ４で、上位アドレスの転
送処理を行う（図８のタイミングＴ２）。
【００５５】このとき、上位アドレスを確定するために
ゲート制御回路５０９は、アドレス信号線６０２に上位
アドレスが確定できるまでの間、上位アドレス・ゲート
回路５０６のゲート制御信号Ｇ１、上位アドレス・ゲー
トラッチ回路６０６のゲート制御信号Ｇ６をロウレベル
とし（Ｔ２）、その後、ハイレベルとして上位アドレス
・ゲートラッチ回路６０６が上位アドレスを保持し続け
る。
ゲート制御回路５０９は、アドレス信号線６０２に上位
アドレスが確定できるまでの間、上位アドレス・ゲート
回路５０６のゲート制御信号Ｇ１、上位アドレス・ゲー
トラッチ回路６０６のゲート制御信号Ｇ６をロウレベル
とし（Ｔ２）、その後、ハイレベルとして上位アドレス
・ゲートラッチ回路６０６が上位アドレスを保持し続け
る。
【００５６】もし、上位アドレスに変化がなかった場合
は、ゲート制御回路５０９は、これらゲート制御信号Ｇ
１とＧ６をともにハイレベルのままに保持する。
は、ゲート制御回路５０９は、これらゲート制御信号Ｇ
１とＧ６をともにハイレベルのままに保持する。
【００５７】また、メモリ空間へのアクセスでなかった
場合、上位アドレスの値は“０”でマスクされる。
場合、上位アドレスの値は“０”でマスクされる。
【００５８】次にステップＳ５では、下位アドレスを確
定するためにゲート制御回路５０９はアドレス信号線６
０２に下位アドレスが確定できるまでの間、下位アドレ
ス・ゲート回路５０７のゲート制御信号Ｇ２、下位アド
レス・ゲートラッチ回路６０７のゲート制御信号Ｇ７を
共にロウレベルとし（Ｔ３）、その後、ハイレベルとし
て、下位アドレス・ゲートラッチ回路６０７に下位アド
レスを保持させる。
定するためにゲート制御回路５０９はアドレス信号線６
０２に下位アドレスが確定できるまでの間、下位アドレ
ス・ゲート回路５０７のゲート制御信号Ｇ２、下位アド
レス・ゲートラッチ回路６０７のゲート制御信号Ｇ７を
共にロウレベルとし（Ｔ３）、その後、ハイレベルとし
て、下位アドレス・ゲートラッチ回路６０７に下位アド
レスを保持させる。
【００５９】次にステップＳ６では、ゲート制御回路５
０９は、リード動作のため入力ゲート回路６０９のゲー
ト制御信号Ｇ４をハイレベルとする（図８のタイミング
Ｔ４）。次に周辺装置の入出力部６０からホスト装置側
にデータを出力させるため、ゲート制御回路５０９はデ
ータ・ゲート回路５０８のゲート制御信号Ｇ３と、周辺
装置の入出力部６０の出力ゲート回路６１０のゲート制
御信号Ｇ５を共にロウレベルとし、データ線６０３上の
データを、ゲート回路６１０、ケーブル５１及びゲート
回路５０８を介してデータ信号線５０３に出力させる。
０９は、リード動作のため入力ゲート回路６０９のゲー
ト制御信号Ｇ４をハイレベルとする（図８のタイミング
Ｔ４）。次に周辺装置の入出力部６０からホスト装置側
にデータを出力させるため、ゲート制御回路５０９はデ
ータ・ゲート回路５０８のゲート制御信号Ｇ３と、周辺
装置の入出力部６０の出力ゲート回路６１０のゲート制
御信号Ｇ５を共にロウレベルとし、データ線６０３上の
データを、ゲート回路６１０、ケーブル５１及びゲート
回路５０８を介してデータ信号線５０３に出力させる。
【００６０】そして、ステップＳ７では、コマンドのデ
アサートによりデータ・ゲート回路５０８のゲート制御
信号Ｇ３と、データ出力回路６１０のゲート制御信号Ｇ
５を共にハイレベルにし（タイミングＴ６）、次のコマ
ンドの入力を待つ。
アサートによりデータ・ゲート回路５０８のゲート制御
信号Ｇ３と、データ出力回路６１０のゲート制御信号Ｇ
５を共にハイレベルにし（タイミングＴ６）、次のコマ
ンドの入力を待つ。
【００６１】図９（Ａ）（Ｂ）は、前述の図７のステッ
プＳ２におけるメモリ空間へのアクセスかどうかを判定
するアドレス空間識別回路７０（図９（Ａ））及び上位
アドレスマスク回路７１（図９（Ｂ））の構成を示す図
である。
プＳ２におけるメモリ空間へのアクセスかどうかを判定
するアドレス空間識別回路７０（図９（Ａ））及び上位
アドレスマスク回路７１（図９（Ｂ））の構成を示す図
である。
【００６２】メモリ空間にアクセスを行うには、出力イ
ネーブル信号ＯＥ＊、又は書込みイネーブル信号ＷＥ＊
がアサートされる。これにより、ＡＮＤ回路７０３の出
力がロウレベルになり、この信号がインバータ回路７０
４で反転されてＡＮＤ回路７０２の一方の入力がハイレ
ベルになる。ＡＮＤ回路７０５の出力は、Ｉ／Ｏへのリ
ード／ライトでないときにのみハイレベルとなる。従っ
て、信号ＯＥ＊もしくは信号ＷＥ＊がアサートされ、か
つＩ／Ｏの入出力でない場合のみＡＮＤ回路７０２の出
力がハイレベルとなり、メモリ空間へアクセスすること
を示すメモリアクセス信号７０１を出力する。このアク
セス信号７０１は、図９（Ｂ）の回路において、Ｉ／Ｏ
空間のアクセス時に上位アドレスをマスクするためにも
使われる。
ネーブル信号ＯＥ＊、又は書込みイネーブル信号ＷＥ＊
がアサートされる。これにより、ＡＮＤ回路７０３の出
力がロウレベルになり、この信号がインバータ回路７０
４で反転されてＡＮＤ回路７０２の一方の入力がハイレ
ベルになる。ＡＮＤ回路７０５の出力は、Ｉ／Ｏへのリ
ード／ライトでないときにのみハイレベルとなる。従っ
て、信号ＯＥ＊もしくは信号ＷＥ＊がアサートされ、か
つＩ／Ｏの入出力でない場合のみＡＮＤ回路７０２の出
力がハイレベルとなり、メモリ空間へアクセスすること
を示すメモリアクセス信号７０１を出力する。このアク
セス信号７０１は、図９（Ｂ）の回路において、Ｉ／Ｏ
空間のアクセス時に上位アドレスをマスクするためにも
使われる。
【００６３】図９（Ｂ）の上位アドレスマスク回路７１
は、メモリアクセス信号７０１がハイレベルのときにＡ
ＮＤ回路群７１０を開き、それ以外の時にはゲートを閉
じている。これにより、メモリ空間へのアクセス以外で
は、アドレス信号の上位ビットビット１６〜ビット２
６）が全て“０”にマスクされることになる。
は、メモリアクセス信号７０１がハイレベルのときにＡ
ＮＤ回路群７１０を開き、それ以外の時にはゲートを閉
じている。これにより、メモリ空間へのアクセス以外で
は、アドレス信号の上位ビットビット１６〜ビット２
６）が全て“０”にマスクされることになる。
【００６４】図１０は、図７のステップＳ３における、
上位アドレスが変更したかどうかを比較するためのアド
レス比較処理を行うアドレス比較回路８０の構成を示す
ブロック図である。
上位アドレスが変更したかどうかを比較するためのアド
レス比較処理を行うアドレス比較回路８０の構成を示す
ブロック図である。
【００６５】ここでは排他的論理和回路群８１０によ
り、前回のアドレス値と今回のアドレス値とを比較し、
一致すれば（即ち、排他的論理和回路群８１０の出力が
全てロウレベルのとき）ロウレベルの比較結果信号８１
を出力し、一致しなければハイレベルの比較結果信号８
１を出力する。
り、前回のアドレス値と今回のアドレス値とを比較し、
一致すれば（即ち、排他的論理和回路群８１０の出力が
全てロウレベルのとき）ロウレベルの比較結果信号８１
を出力し、一致しなければハイレベルの比較結果信号８
１を出力する。
【００６６】図１１は、上位アドレスが不変の時のメモ
リ空間からの読み出し時の動作を示すタイミングチャー
トである。
リ空間からの読み出し時の動作を示すタイミングチャー
トである。
【００６７】ここでは、図８のタイミングチャートと比
較すると明らかなように、ゲート制御信号Ｇ１，Ｇ６に
よりアドレスの上位が出力されるタイミングが省略さ
れ、アドレスの下位のみが出力されている。
較すると明らかなように、ゲート制御信号Ｇ１，Ｇ６に
よりアドレスの上位が出力されるタイミングが省略さ
れ、アドレスの下位のみが出力されている。
【００６８】図１２は、メモリ空間への書き込み（ホス
トから周辺装置への出力）時の動作タイミングを示すタ
イミングチャートである。
トから周辺装置への出力）時の動作タイミングを示すタ
イミングチャートである。
【００６９】まず、コマンド信号線５０４上に何のコマ
ンドもアサートされていない時、ゲート制御回路５０９
は入力ゲート回路６０９のゲート制御信号Ｇ４と、デー
タ・ゲート回路５０８の方向制御信号ＤＩＲを共にロウ
レベルとし、残り全てのゲート回路のゲート制御信号を
ハイレベルとし、入力を待ち続ける。コマンド信号線５
０４にチップイネーブル信号ＣＥ＊がアサートされ（図
１２のタイミングＴ１１）、次に書込みイネーブル信号
ＷＥ＊がアサートされる（Ｔ１２）ことにより、メモリ
空間への書込み要求であると判断する。このコマンド信
号線５０４に書込みイネーブル信号ＷＥ＊がアサートさ
れているときは、アドレス信号線５０２にアドレスが出
力されている。ゲート制御回路５０９は、今回の上位ア
ドレスと前回の上位アドレスとを比較し、その上位アド
レスの変化の有無を検知する。変化があった場合は、上
位アドレスの転送処理を行う（図１２のタイミングＴ１
３）。図１２は、上位アドレスが変更されている場合を
示しており、上位アドレスが変更されていない時は、図
１１の様に、上位アドレスの出力は省略される。
ンドもアサートされていない時、ゲート制御回路５０９
は入力ゲート回路６０９のゲート制御信号Ｇ４と、デー
タ・ゲート回路５０８の方向制御信号ＤＩＲを共にロウ
レベルとし、残り全てのゲート回路のゲート制御信号を
ハイレベルとし、入力を待ち続ける。コマンド信号線５
０４にチップイネーブル信号ＣＥ＊がアサートされ（図
１２のタイミングＴ１１）、次に書込みイネーブル信号
ＷＥ＊がアサートされる（Ｔ１２）ことにより、メモリ
空間への書込み要求であると判断する。このコマンド信
号線５０４に書込みイネーブル信号ＷＥ＊がアサートさ
れているときは、アドレス信号線５０２にアドレスが出
力されている。ゲート制御回路５０９は、今回の上位ア
ドレスと前回の上位アドレスとを比較し、その上位アド
レスの変化の有無を検知する。変化があった場合は、上
位アドレスの転送処理を行う（図１２のタイミングＴ１
３）。図１２は、上位アドレスが変更されている場合を
示しており、上位アドレスが変更されていない時は、図
１１の様に、上位アドレスの出力は省略される。
【００７０】このとき、上位アドレスを確定するために
ゲート制御回路５０９は、アドレス信号線６０２に上位
アドレスが確定できるまでの間、上位アドレス・ゲート
回路５０６のゲート制御信号Ｇ１、上位アドレス・ゲー
トラッチ回路６０６のゲート制御信号Ｇ６を共にロウレ
ベルとし（Ｔ１３）、その後、ハイレベルとして上位ア
ドレス・ゲートラッチ回路６０６が上位アドレスを保持
し続ける。
ゲート制御回路５０９は、アドレス信号線６０２に上位
アドレスが確定できるまでの間、上位アドレス・ゲート
回路５０６のゲート制御信号Ｇ１、上位アドレス・ゲー
トラッチ回路６０６のゲート制御信号Ｇ６を共にロウレ
ベルとし（Ｔ１３）、その後、ハイレベルとして上位ア
ドレス・ゲートラッチ回路６０６が上位アドレスを保持
し続ける。
【００７１】もし、上位アドレスに変化がなかった場合
は、ゲート制御回路５０９は、これらゲート制御信号Ｇ
１とＧ６をともにハイレベルのままに保持することは前
述した通りである。
は、ゲート制御回路５０９は、これらゲート制御信号Ｇ
１とＧ６をともにハイレベルのままに保持することは前
述した通りである。
【００７２】また、メモリ空間へのアクセスでなかった
場合、上位アドレスの値は“０”でマスクされる。
場合、上位アドレスの値は“０”でマスクされる。
【００７３】次に、下位アドレスを確定するためにゲー
ト制御回路５０９はアドレス信号線６０２に下位アドレ
スが確定できるまでの間、下位アドレス・ゲート回路５
０７のゲート制御信号Ｇ２、下位アドレス・ゲートラッ
チ回路６０７のゲート制御信号Ｇ７を共にロウレベルと
し（Ｔ１４）、その後、ハイレベルとして、下位アドレ
ス・ゲートラッチ回路６０７に下位アドレスを保持させ
る。
ト制御回路５０９はアドレス信号線６０２に下位アドレ
スが確定できるまでの間、下位アドレス・ゲート回路５
０７のゲート制御信号Ｇ２、下位アドレス・ゲートラッ
チ回路６０７のゲート制御信号Ｇ７を共にロウレベルと
し（Ｔ１４）、その後、ハイレベルとして、下位アドレ
ス・ゲートラッチ回路６０７に下位アドレスを保持させ
る。
【００７４】次にゲート制御回路５０９は、書込み動作
のため、周辺装置の入出力部６０の入力ゲート回路６０
９のゲート制御信号Ｇ４をロウレベル（導通）のまま
で、またゲート制御信号Ｇ５をハイレベルにして出力ゲ
ート回路６１０を非導通にしている。そして、データ・
ゲート回路５０８の方向制御信号ＤＩＲをハイレベル
（出力方向）とする（タイミングＴ１４の後）。次にゲ
ート制御信号Ｇ３をロウレベルにして、データ・ゲート
回路５０８を導通状態とし、データ信号線５０３上のデ
ータをデータ・アドレス信号線５１０の出力する（Ｔ１
５）。これと同時に、ゲート制御信号Ｇ８をロウレベル
にして（タイミングＴ１６）、周辺装置側でアドレス・
データ信号線６１１上のデータをデータ信号線６０３に
出力している。
のため、周辺装置の入出力部６０の入力ゲート回路６０
９のゲート制御信号Ｇ４をロウレベル（導通）のまま
で、またゲート制御信号Ｇ５をハイレベルにして出力ゲ
ート回路６１０を非導通にしている。そして、データ・
ゲート回路５０８の方向制御信号ＤＩＲをハイレベル
（出力方向）とする（タイミングＴ１４の後）。次にゲ
ート制御信号Ｇ３をロウレベルにして、データ・ゲート
回路５０８を導通状態とし、データ信号線５０３上のデ
ータをデータ・アドレス信号線５１０の出力する（Ｔ１
５）。これと同時に、ゲート制御信号Ｇ８をロウレベル
にして（タイミングＴ１６）、周辺装置側でアドレス・
データ信号線６１１上のデータをデータ信号線６０３に
出力している。
【００７５】以上の処理を行うことで、ケーブル５１の
信号線の数を減らしてデータのやり取りを行うことがで
き、かつ通信速度の低下を軽減することができる。
信号線の数を減らしてデータのやり取りを行うことがで
き、かつ通信速度の低下を軽減することができる。
【００７６】（実施の形態５）本発明の実施の形態５の
インターフェース回路の基本動作は前述の実施の形態４
とほぼ同様であるが、その相違点は、周辺装置の入出力
部６０の上位アドレス・ゲートラッチ回路６０６及び下
位アドレス・ゲートラッチ回路６０７とアドレス信号線
６０２の間にインクリメント回路を備える点にある。
インターフェース回路の基本動作は前述の実施の形態４
とほぼ同様であるが、その相違点は、周辺装置の入出力
部６０の上位アドレス・ゲートラッチ回路６０６及び下
位アドレス・ゲートラッチ回路６０７とアドレス信号線
６０２の間にインクリメント回路を備える点にある。
【００７７】図１３は、本実施の形態のインクリメント
回路の構成を示すブロック図、図１４はこのインクリメ
ント回路の動作を示すタイミングチャートである。
回路の構成を示すブロック図、図１４はこのインクリメ
ント回路の動作を示すタイミングチャートである。
【００７８】ゲート制御回路５０９に下位アドレスを入
力し、下位アドレスの変化を監視させる。通常はＬＯＡ
Ｄ信号がハイレベルのときに、その入力したアドレスを
そのまま出力する。しかし、上位アドレスの変化がな
く、下位アドレスが連続的に変化する場合は、ゲート制
御信号Ｇ１，Ｇ２，Ｇ６，Ｇ７はハイレベルのままで、
ＬＯＡＤ信号をロウレベルにし、下位アドレスが連続変
化するタイミングでＣＵ（カウントアップ）信号をハイ
レベルにし、その立ち下がりエッジで図１３のインクリ
メンタ１３０のカウント値（アドレス）をカウントアッ
プさせ、これを出力アドレスとして出力する。
力し、下位アドレスの変化を監視させる。通常はＬＯＡ
Ｄ信号がハイレベルのときに、その入力したアドレスを
そのまま出力する。しかし、上位アドレスの変化がな
く、下位アドレスが連続的に変化する場合は、ゲート制
御信号Ｇ１，Ｇ２，Ｇ６，Ｇ７はハイレベルのままで、
ＬＯＡＤ信号をロウレベルにし、下位アドレスが連続変
化するタイミングでＣＵ（カウントアップ）信号をハイ
レベルにし、その立ち下がりエッジで図１３のインクリ
メンタ１３０のカウント値（アドレス）をカウントアッ
プさせ、これを出力アドレスとして出力する。
【００７９】このように実施の形態５によれば、自動的
にアドレスをインクリメントしてデータを入出力できる
ので、ＤＭＡによるデータ転送を実現することができ
る。
にアドレスをインクリメントしてデータを入出力できる
ので、ＤＭＡによるデータ転送を実現することができ
る。
【００８０】なお、本発明は、複数の機器（例えばホス
トコンピュータ，インタフェイス機器，リーダ，プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。
トコンピュータ，インタフェイス機器，リーダ，プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。
【００８１】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ（またはＣＰＵ
やＭＰＵ）が記憶媒体に格納されたプログラムコードを
読出し実行することによっても達成される。
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ（またはＣＰＵ
やＭＰＵ）が記憶媒体に格納されたプログラムコードを
読出し実行することによっても達成される。
【００８２】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。
【００８３】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。
体としては、例えば、フロッピディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。
【００８４】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれる。
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれる。
【００８５】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれる。
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれる。
【００８６】
【発明の効果】以上説明したように本発明によれば、既
存のインターフェース仕様に則りながら、新規に他のデ
ータや制御信号をやり取りできるという効果がある。
存のインターフェース仕様に則りながら、新規に他のデ
ータや制御信号をやり取りできるという効果がある。
【００８７】また本発明によれば、既存のインターフェ
ース信号に影響を与えることなく、所望の信号を重畳し
て各種信号をやり取りできるという効果がある。
ース信号に影響を与えることなく、所望の信号を重畳し
て各種信号をやり取りできるという効果がある。
【００８８】また本発明によれば、インターフェースの
機能を削減することなく、使用する信号線の数を減らす
ことができるという効果がある。
機能を削減することなく、使用する信号線の数を減らす
ことができるという効果がある。
【００８９】
【図１】本発明の実施の形態１のインターフェース回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】一般的な情報処理装置における種々のインター
フェースの接続を説明する図である。
フェースの接続を説明する図である。
【図３】本発明の実施の形態２のインターフェース回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】本発明の実施の形態３のインターフェース回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】本発明の実施の形態４のインターフェース回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図６】本実施の形態４におけるデータとアドレス信号
のデータ構成を説明する図である。
のデータ構成を説明する図である。
【図７】本発明の実施の形態４のインターフェース回路
のゲート制御回路の処理を示すフローチャートである。
のゲート制御回路の処理を示すフローチャートである。
【図８】本発明の実施の形態４のインターフェース回路
のゲート制御回路の処理を示すタイミングチャートであ
る。
のゲート制御回路の処理を示すタイミングチャートであ
る。
【図９】本発明の実施の形態４のインターフェース回路
における、アドレス空間識別回路（Ａ）及び上位アドレ
スマスク回路（Ｂ）の構成を示すブロック図である。
における、アドレス空間識別回路（Ａ）及び上位アドレ
スマスク回路（Ｂ）の構成を示すブロック図である。
【図１０】本発明の実施の形態４のインターフェース回
路における、アドレス比較回路の構成を示すブロック図
である。
路における、アドレス比較回路の構成を示すブロック図
である。
【図１１】本発明の実施の形態４のインターフェース回
路のゲート制御回路における上位アドレスが一致する場
合の処理を示すタイミングチャートである。
路のゲート制御回路における上位アドレスが一致する場
合の処理を示すタイミングチャートである。
【図１２】本発明の実施の形態４のインターフェース回
路のゲート制御回路による書込み処理を示すタイミング
チャートである。
路のゲート制御回路による書込み処理を示すタイミング
チャートである。
【図１３】上位アドレスが一致する時の下位アドレスの
更新（インクリメント）回路の構成を示すブロック図で
ある。
更新（インクリメント）回路の構成を示すブロック図で
ある。
【図１４】図１３の回路の動作を示すタイミングチャー
トである。
トである。
１ グラフィックコントローラ ２ トランスミッタ ３ レシーバ ６ 高周波発振器 ７ 変調器（ＭＯＤ） ８ 復調器（ＤＥＭ） ５０ ホスト側の入出力部 ６０ 周辺装置側の入出力部 ５０９ ゲート制御回路
Claims (13)
- 【請求項１】 それぞれインターフェース信号を伝送す
る少なくとも１対の信号線を備える複数の伝送路と、 所定の信号を高周波信号により変調し、その変調信号を
前記複数の伝送路のいずれかの信号線に付与する変調手
段と、 前記変調手段により前記変調信号が重畳された信号線か
らの前記変調信号を取り出して復調する復調手段と、を
有することを特徴とするインターフェース制御装置。 - 【請求項２】 前記高周波信号の周波数は、前記伝送路
を伝播するインターフェース信号の周波数の数次高調波
成分よりも高い周波数であることを特徴とする請求項１
に記載のインターフェース制御装置。 - 【請求項３】 前記変調手段は更に、前記変調に使用す
る前記高周波信号を、前記複数の伝送路の内、前記変調
信号が重畳される伝送路の信号線以外の伝送路の信号線
に重畳し、前記復調手段は前記信号線から前記高周波信
号を取り出して前記変調信号の復調に使用することを特
徴とする請求項１に記載のインターフェース制御装置。 - 【請求項４】 所定の信号を高周波信号により変調する
変調工程と、 前記変調工程で変調された変調信号を、それぞれインタ
ーフェース信号を伝送する少なくとも１対の信号線を備
える複数の伝送路のいずれか一方の信号線に付与する工
程と、 前記変調工程で変調された変調信号が重畳された信号線
から前記変調信号を取り出して復調する復調工程と、を
有することを特徴とするインターフェース制御方法。 - 【請求項５】 前記変調工程は更に、前記変調に使用す
る前記高周波信号を、前記複数の伝送路の内、前記変調
信号が重畳される伝送路の信号線以外の伝送路の信号線
に重畳し、前記復調工程では前記信号線から前記高周波
信号を取り出して前記変調信号の復調に使用することを
特徴とする請求項４に記載のインターフェース制御方
法。 - 【請求項６】 ホストと周辺装置との間で複数の信号線
を介して信号をやり取りするインターフェース制御装置
であって、 前記ホストは、 アドレス信号をゲートするアドレスゲート手段と、 前記アドレス信号よりも少ないビット数のデータ信号の
伝送方向及び通過を制御するデータゲート手段とを有
し、 前記周辺装置は、 前記データ信号のバス幅に対応するバス幅の伝送バスを
介して前記ホストよりのアドレス信号を入力してゲート
するゲート手段と、 前記伝送バスからデータ信号を入力する入力ゲート手段
と、 前記伝送バスにデータ信号を出力する出力ゲート手段と
を有し、 発行されるアクセスコマンドに基づいて前記アドレスゲ
ート手段、データゲート手段、ゲート手段、入力ゲート
手段及び出力ゲート手段のそれぞれのゲート制御信号を
出力する制御手段と、を有することを特徴とするインタ
ーフェース制御装置。 - 【請求項７】 前記アドレスゲート手段及び前記ゲート
手段はいずれも上位アドレスをゲートする第１のゲート
手段と、下位アドレスをゲートする第２のゲート手段と
を有し、前記制御手段は、前記上位アドレスが同じであ
る時は下位アドレスのみを伝送するように制御すること
を特徴とする請求項６に記載のインターフェース制御装
置。 - 【請求項８】 前記ホストが小さなアドレス空間のアド
レスを出力する際は、前記下位アドレスのみが有効であ
ることを特徴とする請求項７に記載のインターフェース
制御装置。 - 【請求項９】 前記制御手段は更に、前記上位アドレス
が同じである時は、下位アドレス自動的に更新するアド
レス更新手段を有することを特徴とする請求項７に記載
のインターフェース制御装置。 - 【請求項１０】 ホストと周辺装置との間で複数の信号
線を介して信号をやり取りするインターフェース制御方
法であって、 前記ホストより出力するアドレス信号をゲート回路によ
りゲートし、前記アドレス信号よりも少ないビット数の
データ信号の伝送方向及び通過を制御するデータゲート
とを通して入出力し、 前記周辺装置は、 前記データ信号のバス幅に対応するバス幅の伝送バスを
介して前記ホストよりのアドレス信号を入力してゲート
し、入出力ゲートを介して前記伝送バスとの間でデータ
のやり取りを行い、 発行されるメモリアクセスコマンドに基づいて前記ゲー
ト回路、データゲート、周辺装置のゲート、入出力ゲー
トのそれぞれのゲート制御信号を出力し、 前記伝送バスを介して前記データ信号及びアドレス信号
のやり取りを行うようにしたことを特徴とするインター
フェース制御方法。 - 【請求項１１】 前記アドレス信号は、上位アドレスを
ゲートする第１のゲートと、下位アドレスをゲートする
第２のゲートとを介して伝送されることを特徴とする請
求項１０に記載のインターフェース制御方法。 - 【請求項１２】 Ｉ／Ｏアドレスを出力する際は、前記
下位アドレスのみが有効であることを特徴とする請求項
１１に記載のインターフェース制御方法。 - 【請求項１３】 更に、前記上位アドレスが同じである
時は、下位アドレス自動的に更新するアドレス更新工程
を有することを特徴とする請求項１１に記載のインター
フェース制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9072063A JPH10268995A (ja) | 1997-03-25 | 1997-03-25 | インターフェース制御方法及びその装置 |
| US09/041,791 US6487614B2 (en) | 1997-03-25 | 1998-03-13 | Interface control system for exchanging signals by superposing signals to an existed signal line using low voltage differential signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9072063A JPH10268995A (ja) | 1997-03-25 | 1997-03-25 | インターフェース制御方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10268995A true JPH10268995A (ja) | 1998-10-09 |
Family
ID=13478572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9072063A Withdrawn JPH10268995A (ja) | 1997-03-25 | 1997-03-25 | インターフェース制御方法及びその装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6487614B2 (ja) |
| JP (1) | JPH10268995A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321335B1 (en) | 1998-10-30 | 2001-11-20 | Acqis Technology, Inc. | Password protected modular computer method and device |
| JP2000148650A (ja) * | 1998-11-09 | 2000-05-30 | Canon Inc | 複合機器の制御装置 |
| US6718415B1 (en) | 1999-05-14 | 2004-04-06 | Acqis Technology, Inc. | Computer system and method including console housing multiple computer modules having independent processing units, mass storage devices, and graphics controllers |
| US6643777B1 (en) | 1999-05-14 | 2003-11-04 | Acquis Technology, Inc. | Data security method and device for computer modules |
| US7557790B2 (en) * | 2003-03-12 | 2009-07-07 | Samsung Electronics Co., Ltd. | Bus interface technology |
| TW200737096A (en) * | 2006-03-29 | 2007-10-01 | Novatek Microelectronics Corp | Method and apparatus of transmitting data signals and control signals via LVDS interfaces |
| KR101243245B1 (ko) * | 2006-08-03 | 2013-03-14 | 삼성디스플레이 주식회사 | 신호입출력장치 및 이를 가지는 액정표시장치 |
| GB0622408D0 (en) * | 2006-11-10 | 2006-12-20 | Ibm | Device and method for detection and processing of stalled data request |
| FR2964233B1 (fr) * | 2010-08-24 | 2012-10-05 | Thales Sa | Systeme d'emission et de reception de signaux numeriques video pour liaisons de type "lvd" |
| US11221980B2 (en) * | 2019-10-31 | 2022-01-11 | Sigmasense, Llc. | Low voltage drive circuit operable to convey data via a bus |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5824060B2 (ja) * | 1979-06-08 | 1983-05-19 | 日本電信電話株式会社 | 音声帯域多重伝送方式 |
| JPS60130235A (ja) * | 1983-12-16 | 1985-07-11 | Fujitsu Ltd | デ−タ・音声伝送装置 |
| JPS6135642A (ja) * | 1984-07-27 | 1986-02-20 | Nissan Motor Co Ltd | ネツトワ−クシステム |
| US4670888A (en) * | 1985-11-07 | 1987-06-02 | Agile Systems, Inc. | Frequency modulated modem transmitter |
| JP2935307B2 (ja) * | 1992-02-20 | 1999-08-16 | 株式会社日立製作所 | ディスプレイ |
| JPH05244094A (ja) * | 1992-02-26 | 1993-09-21 | Toshiba Corp | 光伝送装置 |
| US5479447A (en) * | 1993-05-03 | 1995-12-26 | The Board Of Trustees Of The Leland Stanford, Junior University | Method and apparatus for adaptive, variable bandwidth, high-speed data transmission of a multicarrier signal over digital subscriber lines |
| SE515490C2 (sv) * | 1993-12-03 | 2001-08-13 | Ericsson Telefon Ab L M | Signaleringssystem |
| GB2297211B (en) * | 1995-01-20 | 1999-09-01 | Lsi Logic Corp | Differential signal receiver |
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-
1997
- 1997-03-25 JP JP9072063A patent/JPH10268995A/ja not_active Withdrawn
-
1998
- 1998-03-13 US US09/041,791 patent/US6487614B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020026542A1 (en) | 2002-02-28 |
| US6487614B2 (en) | 2002-11-26 |
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