JPS6135642A

JPS6135642A - ネツトワ−クシステム

Info

Publication number: JPS6135642A
Application number: JP15675984A
Authority: JP
Inventors: Sunao Suzuki; 直鈴木; Toru Futami; 徹二見; Atsushi Sakagami; 敦坂上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1984-07-27
Filing date: 1984-07-27
Publication date: 1986-02-20
Also published as: US4674084A; JPH0478061B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、信号ラインによって結合された複数のステー
ションのそれぞれにあってシリアルデータの授受を相互
に行なえるように構成したネットワークシステムに関し
、特にシリアルデータおよびデータ授受をなすための同
期信号を１線式の共通信号ラインに載せて、ステーショ
ン相互間のシリアルデータ授受を行なうようにしたネッ
トワークシステムに関するものである。

（従来技術とその問題点）従来、公知のネットワークシステムとしては、第５図に
示す如く、複数のステーションＳ＋、ＳＰ、・・・、Ｓ
Ｎを１本の信号線５０１によって結合する方式のものが
あった。ステーション相互間にて通信する信号の形式は
、第６図示す列態様である。この方式は、Ｓ　Ｄ　Ｌ　
Ｃ（Ｓ　ｙｎｃｈｒｏｎｏｕｓ　　Ｄ　ａｔａ　　ｌ　
ｉｎｋ　　Ｃｏｇ＋＊ｕｉｃａｔｉｏｎ　）と称される
もので、ＩＢＭ社によって開発されたものである。

ここで、信号形式のうち、ｒＦｏ　Ｊ　、　　ｒＦｃ　
Ｊは“”０１１１１１１０”のビットパターンを有し、
データ列の始めと終りを示す。ｒＡＪは通常８ビツトで
あり、伝送データ「［」の送り先アドレスを示す。「Ｃ
」は通常８ピツトであり、データｒｌＪの種類を示す。

ｒＦｃｓＪは伝送に伴う誤りを検出するために設けられ
ている。

しかしながら、このような５ＤＬＣ方式では、１本の通
信線５０１で伝送するため、データ授受の同期をとる必
要上、ｒＦｏＦ、ｒＦｃＪおよび送出データの受信ステ
ーションを指令するアドレスｒＡＪが必要不可欠である
。そのため、伝送データ［Ｊの占有時間に、ｒＦｏ　Ｊ
　、ｒＦｃ　ＪおよびｒＡＪに要する時間が付加される
ので、データの伝送効率が悪いといった問題点があった
。

このような問題点を解決する方式として、データ列とア
ドレス信号とをそれぞれの専用ラインで送るようにした
２線式のネットワークシステムが提案された。かような
通信方式にあっては、所定の符号列信号を専用の同期信
号伝送線を介して各ステーションへ供給し、各ステーシ
ョンのアドレッシングおよび同期をとる方式のネットワ
ークシステムであり、例えば、特公昭５２−１３３６７
「信号多重伝送装置」公報に示される如きものがある。

これは、第７図に示す如く、複数対の送信ステーション
７０４および受信ステーション７０５を同期信号伝送線
７０２およびデータ伝送線７０３とによって結合してな
るもので、同期信号伝送線７０２には、同期信号発生器
７０１から、第８図（Ｃ）に示されるような同期信号が
各ステーションに供給されている。

同期信号発生器７０１においては、第８図（ａ）に示さ
れるような一定周期τのクロック信号と、同図（ｂ）に
示されるような一定周期Ｔで、Ｈ９Ｈ，Ｈ，Ｌ、Ｌ、Ｈ
，Ｌという順序を繰り返すＭ系列符号を発生し、幅変調
を行なって同図（Ｃ）に示すような信号を発生するもの
である。

送信ステーション７０４は、同期信号を受信し、第８図
に示したようなりロック信号と符号系列信号とにＩＩ調
する受信回路７０６と、復調された符号系列信号をクロ
ック信号に同期して順次シフトさせるシフトレジスタ７
０７，７０８．７０９および、これらシフトレジスタ７
０７，７０８．７０９各出力の論理演算を行なって予め
定められた論理出力となったときにゲート７１１を開く
論理回路７１０とを備えている。

第９図は、シフトレジスタ７０７，７０８．７０９の出
力０１．Ｄ２．Ｄ３および論理回路７１０の出力Ｘの関
係をクロック毎に示したもので、同図に示される如く、
シフトレジスタ７０７，７０８．７０９出力のり、Ｈの
組合せパターンは符号系列信号の周期Ｔの間に７種顕現
われる。

従って、各送信ステーション７０４において７つの組合
せパターンのうちの１つを論理回路７１０の成立条件と
すれば（例えば、同図に示す如く１−１．８．Ｌ）、符
号系列信号の１周期丁の間に１回だけ論理回路７１０の
論理が成立してゲート７１１が開かれることとなり、出
力回路７１２がら１ビツトのデータ斥データ伝送線７０
３へ送出されることとなる。

同様にして、受信ステーション７０５においても、受信
回路７１３とシフトレジスタ７１４，７１５．７１６お
よび論理回路７１７を備えており、符号系列信号の１周
期丁の間に所定の組合せパターンが得られたときのみゲ
ート７１８を開き、データ伝送［１７０３から信号入力
回路７１９へ取込む構成となっている。

このようにして、送信ステーション７０４では論理回路
７１０の成立条件と同一の成立条件を有する論理回路７
１７を備えた受信ステーションとの間でデータの送受が
可能となり、他の成立条件を有する送受信ステーション
に対して異なる同期をとることができ、データが衝突す
ることなく送受信ができる。

しかしながら、このように２本の信号線を設けたネット
ワークシステムにあっては、同期アドレス線とシリアル
データ線とをそれぞれ専用化しているために、１本の信
号線で伝送する方式に比べて通信線の数、中継コネクタ
の数等が必然的に増えることとなる。そのため、ネット
ワークシステムの構成が複雑、大型となり、また高価な
ものとなるといった問題点があった。

（発明の目的）本発明は、上述した問題点に鑑みてなされたものであっ
て、システム構成の簡略化低廉化を図り、かつ伝送効率
も適当なレベルに維持することのできるネットワークシ
ステムを提供することを目的とする。・（発明の構成）このような目的は、ネットワークシステムを構成する複
数のステーションを１本の共通伝送線に接続し、所定の
時系列符号の各ビット情報に応じて周波数が変化する伝
送管理用符号を共通伝送線に送出してシリアルデータに
重畳させ、各ステーションでは、変化している周波数に
応じたビット情報を復調して時系列符号信号を得、この
時系列符号信号から同期信号を再生し、また時系列符号
信号からステーション固有の時系列符号を判別し、この
固有符号の判別を条件として再生同期信号によって、そ
のステーションにおけるシリアルデータ送受期間を決定
するように構成することによって達成される。

（実施例の説明）以下実施例に基づいて本発明の詳細な説明する。

第１図に本発明の実施例を示す。図において、１線式の
共通伝送線である１本の信号伝送線１１１に、ネットワ
ークシステムを構成するように結合された複数のステー
ションのうちの１つの構成を示し、他のステーションも
同様な構成であるものとする。

複数のステーションの相互間でシリアルデータ列の授受
をなすための同期信号を発生する同期符号発生器１１３
が、１本の信号伝送ａ＊ｉｉｉに接続されている。この
同期符号発生器１１３は、複数のステーションのそれぞ
れにおいて行なわれるデータ伝送の同期およびデータの
授受をすべきステーションの指令（アドレッシング）を
司どるものであり（伝送管理）、複数のステーションと
は別個に信号伝送線１１１に接続されている。

第２図に同期符号発生器１１３の構成を示す。

この同期符号発生器１１３は、一定周期を有する符号列
としてのＭ系列符号列を生じさせるものであり、ここで
は、３次のＭ系列で符号を発生させている。

第３図（ａ）および（ｂ）は、第２図に示す同期符号発
生器１１３の各部における信号タイミングを示す信号波
形図である。

第２図および第３図において、３段（■１〜−３）・で
なるシフトレジスタ２１１の第２段１２と第３段−３と
の出力を排他的論理和ゲート２１３に供給して、当該ゲ
ート２１３の出力をシフトレジスタ２１１の第１段ｍ１
の入力としている。シフトレジスタ２１１でのシフトは
、基準クロック発生器２１５から供給される基準りＯツ
ク信号Ｃによって制御される。

このように、シフトレジスタ２１１と論理素子である排
他的論理和ゲート２１３との組合せによって発生される
Ｍ系列符号は、第３段ｍ３と第２段１２との排他的論理
和で表わされる多項式（Ｉ３■■２）に従う３次のＭ系
列符号である。

ところで、このようなＭ系列符号を同期信号として用い
ることは公知である。一般に、ｎ段のシフトレジスタと
論理素子とで実現できる符号系列の最大周期Ｔは、Ｔ＝２”−１（１）として表わされる。そのため、同じ組合せによる符号状
態は上記（１）式で表わされる周期Ｔをとり、その期間
同じ組合せの符号状態は生じない。

定まった段数のシフトレジスタを用いて同期信号を得る
場合、Ｍ系列符号を同期信号として利用すれば、チャネ
ル数を最大にでき、最も効果的と言える。そのため、Ｍ
系列符号はデータ通信の同期信号として多用されるもの
である。

第２図に示す本実施例の同期符号発生器１１３において
は、シフトレジスタ２１１の段数ｎが３段である。上記
（１）式に従って、Ｍ系列符号に基づく同期信号ＳＹＣ
の周期Ｔは、Ｔ＝ｔ　ｃＸ（２３−１）　　　　　　（２＞として与
えられる。また、符号の組合せ状態は７（−２３−１）
通りである。

本同期符号発生器１１３には、２つの発振器１１７およ
び１１９が備わっている。シフトレジスタ２１１の第３
段−３の出力として得られる３次のＭ系列符号信号Ｍ（
第３図（ｂ）参照）を、周波数ｒｌで発振する第１発振
器２１７の発振制御端子に供給している。また、Ｍ系列
符号信号Ｍを、インバータ２２１を介して、周波数ｆ２
で発振する第２発振器２１９の発振制御端子に供給して
いる。Ｍ系列符号信号Ｍが“１″のときには第１発振１
１２１７が付勢され、“０”のときには第２発振１２１
９が付勢される。ここで、周波数ｆ、が周波数ｆ２より
高いものとする。これら両売振器２１７および２１９の
いずれかの出力信号が、Ｍ系列符号信号Ｍに応じて選択
的にアンドゲート２２３に供給される。基準クロック信
号Ｃ（第３図（ａ　）参照）が入力される単安定マルチ
バイブレータ２２５は、基準クロック信号Ｃの立ち上が
りに応じて時間幅ｔｐだけ４１０　Ｉ＋となる信号ＬＳ
２２５を発生して、アンドゲート２２３に出力する。

このアンドゲート２２３は、発振周波数がｆ、あるいは
ｆ２の出力信号と論理信号ＬＳ２２５との論理積をとっ
て、本発明ネットワークシステムの同期信号ＳＹＣとし
て発生する。更に、この同期信号ＳＹＣはハイ／ロー・
インピーダンスによる電気接続回路２２７を介して、信
号伝送線１１１（第１図参照）に送出されている。

このようにして、基準クロック信号Ｃに応じてサイクリ
ックに発生されるＭ系ダ１符号の“ｌ　１１Ｉ。

０”は、周波数ｆ、、ｆ２の周波数がそれぞれ異なる信
号として、伝送管理のために同期信号ＳＹＣとなる。次
いで、回路２２７によって信号伝送線１１１に送出され
る。

再度第１図を参照する。同期符号発生器１１３を除く構
成が、１ステーシヨンの装置構成である。

また、第４図（ａ　）〜（■）は、本発明ネットワーク
システムの動作を示すタイミング図である。

信号伝送線１１１には、Ｍ系列符号による符号（ＳＹＣ
）およびシリアルデータ（ＤＴ）を含むシリアル信号が
重畳的に混在している。１ステーシヨンの内部構成とし
ては、Ｍ系列符号に基づく同期信号ＳＹＣによる同期お
よびアドレッシングに基づいて、当該ステーションのシ
リアルデータ列の送信あるいは受信の指令等を行なうた
めの制御部１１５がある。また、その制御部１１５の指
令に応じて、当該ステーションから内部格納のシリアル
データ列を信号伝送１１１１１に送出する送信部１１７
が備わっている。更に、制御部１１５の指令に従って、
信号伝送１１１１１１から当該ステーションにシリアル
データ列を導入して格納する受信部１１９が備わってい
る。

制御部１１５と信号伝送線１１１とを結合する信号入出
力１１１２１が、本ステーションにおけるシリアルデー
タ列および同期信号を伝送するものである。この信号入
出力１１１２１は、シリアルデータ列の送信あるいは受
信を制御するための周波数比較器（例えば、フィルタ等
で構成したウィンドコンパレータ）１２３に接続されて
おり、この周波数比較器１２３の出力信号ＬＳ１２３を
Ｄフリップフロップでなるラッチ回路１２７のＤ入力端
子に供給している。また、信号伝送１！１１１から専ら
シリアルデータ信号を取込むための低域通過形波波器１
２５が信号入出力線１２１に接続されており、その出力
信号５１２５を別な低域通過形波波器１２９に供給して
いる。低域通過形波波器１２５は周波数１２以上の周波
数をカットするものであり、他方の低域通過形波波器１
２９は１／（ｔ　８−ｔ　Ｌ）以上の周波数をカットす
るものである。

ここで、ｔａはこのネットワークシステムにおいて送受
されるシリアルデータ列における１ビツトが占有する時
間であり、ｔＬはシリアルデータ０″が占める狭い幅の
パルス期間を表わすものである。これら両波波器１２５
および１２９は、例えば再トリガが可能な単安定マルチ
バイブレータで構成されている。

低域通過形濾波器１２９の出力論理信号ＬＳＩ２９を単
安定マルチバイブレータ１３１に供給して、論理信号１
８１２９の立ち上がりに同期して時間幅ｔｓの間だけ０
”となる幅の狭いパルス信号ＬＳ１３１を発生して、ラ
ッチ回路１２７のクロック入力端子に供給している。ま
た、論理信号１３１２９は、３段でなるシフトレジスタ
１３３の各段に共通にクロック信号として供給されてい
る。このシフトレジスタ１３３は、論理信号ＬＳ１２９
の立下りに応じてシフト動作を行なうものである。

シフトレジスタ１３３の第１段１１の信号入力端子に１
．ラッチ回路１２７のＱ出力信号Ｑ１２７を供給してい
る。このシフトレジスタ１３３の第１段−１では、低域
通過影線波器１２９の出力信号ＬＳＩ２９の立下りに同
期して、ラッチ回路１２７のＱ出力信号Ｑ１２７の論理
レベルをラッチする。同様に、シフトレジスタ１３３の
第２段ｍ２および第３段ｍ３においても、それぞれの前
段である第１段ＩＲ１およびｍ２にラッチされていた論
理状態を、論理、信号ＬＳＩ２９の立下りに同期してラ
ッチする。つまり、論理信号ＬＳ１２９の立下りに応じ
て、ラッチ回路１２７のＱ出力信号の論理レベルを順次
シフトしてラッチするものである。

シフトレジスタ１３３の各段におけるラッチ状態を表わ
す出力信号Ｄ１．Ｄ２およびＤ３を発生して、メモリ回
路１３５（例えばＲＯＭ＞にアドレスデータとして供給
している。これらの出力信号Ｄ３〜Ｄ１は、送信部１１
７および受信部１１９のそれぞれにおけるメモリ回路に
もアドレスデータとして供給されている。

メモリ回路１３５には、Ｍ系列符号に基づく同期信号Ｓ
ＹＣの１周期間に現われるＨｌＬの組合せパターンをア
ドレスとしており、各アドレスに対応して送受信制御用
のデータＧ１．Ｇ２がｉ定記憶されている。

本ステーションの受信および送信を制御するゲート回路
が備わっている。まず、受信用のゲートＲ１４１が、低
域通過形濾波器１２５の出力端子と受信部１１９との間
に接続されている。また、送信用のゲートＴ１４３が信
号入出力線１２１と送信部１１７との間に接続されてい
る。

メモリ回路１３５から出力される第１制御データ信号Ｇ
１および第２制御データ信号Ｇ２をアンドゲート１４５
に供給し、その論理積信号１８１４５をゲートＴ１４３
の制御端子に供給している。

第２制御データ信号Ｇ２をインバータ１４７に供給して
その反転論理信号し＄１４７と第１制御データ信号Ｇ１
とを別なアンドゲート１４９に供給し、当該ゲート１４
９による論］！！積信号ＬＳ１４９をゲートＲ１４１の
制御端子に供給している。

−送信部１１７は、複数ビットからなるデータを格納す
るメモリ回路１５１（例えば、バックアップされたＲＡ
Ｍ）と、このメモリ回路１５１から出力されるパラレル
データＤＰ１５１をシリアルデータＤＳ１５３に変換す
るパラレル−シリアル変換器（以下Ｐ／Ｓ変換器と称す
る）１５３と、このＰ／Ｓ変換器１５３に所定周期ＴＣ
ＬＴのクロック信号ＣＬＴ　（シリアルデータ送出用ク
ロック信＠）を供給するクロック発生器１５５および、
Ｐ／Ｓ変換器１５３からのシリアルデータＤＳ１５３の
高”、“低”（“１”、−０”に対応）に対応してクロ
ック発生器１５５のクロック信号ＣＬＴを幅変調して、
シリアルデータ列信号ＤＴを出力する変調器１５７とか
ら構成されている。

ここで、送信すべきシリアルデータ列におけるビットの
周期ＴＣＬＴは、同期符号を発生させるための基準クロ
ック信号Ｃの周期ｔｃと比較して極めて小さい。

メモリ回路１５１には、シフトレジスタ１３３の出力０
１〜Ｄ３がアドレスデータとして供給されており、入力
されたアドレスに格納されているデータを出力するもの
である。

受信部１１９は、デー）Ｒ１４１を介して取込まれた受
信データ信号ＤＴを復調してクロック信号ＣＬＲとシリ
アルデータ信号ＯＲとに分離する＊調器１６１と、復調
されたシリアルデータ信号ＯＲをパラレルデータ信号Ｄ
ＰＲに変換するシリアル−パラレル変換器（以下Ｓ／Ｐ
変換器と称する）１６３と、Ｓ／Ｐ変換器１６３から出
力されるパラレルデータ信号ＤＰＲを格納するメモリ回
路１６５（例えばＲＡＭ）とから構成されている。

ここで、復調されて得られたクロック信号ＣＬＲの周期
ＴＣＬＲは、送信データビットの周期ＴｃＬＴと同じで
ある。

メモリ回路１６５は、シフトレジスタ１３３の出力Ｄ１
．Ｄ２およびＤ３をアドレスデータとして入力し、指定
されたアドレスにＳ／Ｐ変換器１６３から供給されるデ
ータを書込むものである。

送信部１１７内のメモリ回路１５１および受信部１１９
内のメモリ回路１６５は、例えばマイクロコンピュータ
（図示せず）に接続されており、メモリ回路１５１には
制御負荷の状態に応じて送信用データの書き込みがなさ
れ、また、メモリ回路１６５から読込まれたデータに基
づいて制御負荷を制御する構成となっている。

第４図（ａ）〜（ｍ　）は、第１図および第２図に示し
た装置構成の動作を示す信号タイミング図である。ここ
で、第４図（ａ　）の基準クロック信号Ｃは、既に第３
図（ａ　）に示した基準クロック信号Ｃである。同様に
、第４図（Ｃ）のＭ系列符号信号Ｍは、第３図（ｂ）に
示した信号と同じである。第４図（ｂ　）に示す信号は
、第２図の単安定マルチバイブレータ２２５の出力信号
ＬＣ２２５である。この信号ＬＣ２２５は、時間ｔｐの
間だけ０”となる信号である。

前述したように、第２図の第１発振器２１７および第２
発振器２１９は、それぞれ周波数ｆ、および周波数ｆ２
で発振し得る発振器である。シフトレジスタ２１１の第
３段ｍ３から出力されるＭ系列符号信号Ｍの論理状態が
“１″のときは第１発振器２１７が発振し、また、Ｍ系
列符号信号Ｍが０°°のときに第２発振器２１９が発振
する。

本例の場合、第４図（Ｃ）に示す如く、Ｍ系列符号信号
Ｍは１ｍ１１１Ｔの間に１１１００１０”をとる。かよ
うなＭ系列符号信号Ｍの論理状態に応じて発振される周
波数１１あるいはｆ２の発振出力信号と、単安定マルチ
バイブレータ２２５の出力論理信号ＬＣ２２５（第４図
（ｂ）参照）との論理積をとるアンドゲート２２３から
、第４図（ｄ　’）に示される通りの同期信号ＳＹＣが
得られる。また、第４図＜ｅ　＞に示す信号は、信号伝
送線１１１に（ＳＹＣ）と（ＤＴ＞が混在的に載ってい
る周波数ｆ、およびｆ２の変調データ信号ＳＤである。

本実施例において、基準クロック信号Ｃの周期によって
規定される１区ＩＩ（タイムスロット）内に、シリアル
データは４ビツト載るものとする。

このようなシリアルデータおよび同期符号発生器１１３
から送出される同期信号ＳＹＣは、ともに信号伝送線１
１１にて送受される。つまり、信号伝送線１１１には、
送受されるべきシリアルデータと同期信号ＳＹＣとが重
畳されている。シリアルデータに着目すれば、それを構
成する広い幅（１Ｈ）のパルスおよび狭い幅（１Ｌ）の
パルスはともに、周波数ｆ、あるいは［２を有する同期
信号ＳＹＣと同様に存在するため、第４図（Ｑ）に示す
ような信号となり、本明細書では変調データ信号ＳＤと
称する。

信号伝送線１１１にて搬送される変調データ信号ＳＤを
受けて、周波数比較器１２３はその入力される信号の周
波数に応じて°Ｏ°′あるいは１″を出力する。基準ク
ロック信号Ｃの周期ｔｃにて繰り返される時点ｔ１〜ｔ
７を基準にする。時間［ｔ＋、ｔ２１．［ｔｐ、ｊａｌ
、［ｊ；１ｌｊ４］および［ｊａ、ｉ７］におけ同期信
号ＳＹＣの周波数はｆｌである。また、時間［ｊ４．ｉ
ｓｌ。

［ｉｓ、ｉｓｌおよび［ｊ７．ｊ＋１における同期信号
ＳＹＣの周波数はｆ２　（＜ｆ＋）である。

このように周波数変化する同期信号ＳＹＣが存在する変
調データ信号ＳＤは信号伝送線１１１から周波数比較器
１２３に導入されて、周波数ｆ１の場合には“１″およ
び周波数ｆ２の場合には“０”をとる論理出力信号ＬＳ
Ｉ２３が、この周波数比較器１２３から出力されてラッ
チ回路１２７のＯ入力端子に導入される。

一方、この変調データ信号ＳＤが同様にして信号伝送線
１１１からＩ制御部１１５の信号入出力線１２１を介し
て低域通過影線波器１２５に導入される。この変調デー
タ信号ＳＤでは、１タイムスロツト内に４ビツトのシリ
アルデータが含まれている。シリアルデータにおける１
ビツトの時間をｔｏとじ　：　１１Ｉデータは幅の広い
パルスｔＨであり、“０″データは狭い幅ｔＬのパルス
である。

これら変調データ信号ＳＤの各ビットパルスは、同期信
号ＳＹＣの周波数ｆ１であるときには周波数ｆ１で、ま
た同期信号ＳＹＣの周波数がｆ２であるときには当該周
波数ｆ２で、それぞれ変調されている。

今、シリアルデータのビット状態は、時［１［ｔ２１ｊ
３］においては（０，１，０，０）、時間［ｊａ、−ｊ
４］においては（１，１，０，１）。

時ｉ１［ｔａ、ｔｓｌにおいては（１，０，０，１）と
する。これらのシリアルデータは、変調データ信号ＳＤ
として信号伝送線、１１１に載っている。

低域通過形濾波器１２５によって周波数１２以上の周波
数はカットされるので、その出力信号５１２５には変調
に用いられていた周波数ｆ１およびｆ２は除去されてい
る。このようにして、周波数カットされた出力信号＄１
２５は、第４図Ｃｇ）に示すシリアルデータ列信号とな
って現われる。

更に、シリアルデータ列信号５１２５は、別な低域通過
形濾波器１２９に供給されて、１／（ｔａ−ｔＬ）以上
の周波数がカットされた出力信号ＬＳ１２９を出力する
。この出力信号ＬＳＩ２９は、第４図（１）に示すよう
な幅の広いパルスであって、各タイムスロット内のデー
タビット状態に応じた幅を持っている。この信号ＬＳ１
２９は、単安定マルチバイブレータ１３１に供給されて
、信号ＬＣＩ　２９の立ち上がり（時点ｔｌａ、ｔ２ａ
。

ｔ、ａ、・・・）から時間ｔｓの間だけ′０”となる幅
の狭いパルス信号ＬＳ１３１が供給されて、ラッチ回路
１２７のクロック端子に供給される。また、信号ＬＳ１
２９は、３段のシフトレジスタ１３３の各段のクロック
端子に共通に入力されている。

ラッチ回路１２７では、そのＤ入力端子に供給されてい
る論理信号ＬＳ１２３の論理状態に応じて、そのクロッ
ク端子に供給されている信号ＬＳ１３１の立ち上がり（
時点ｔ１ａ＋ｔｓ、ｔ２ａ＋ｔ　ｓ、　ｔ　ａａ　＋ｔ
　！＋、・・・）に応じて論理状態をラッチする。この
Ｑ出り信号が、シフトレジスタ１３３において、信号Ｌ
Ｓ１２９の立下り（時点ｔ、ｂ、ｔ２ｂ、ｔ、ｂ、・・
・）に応じて順次シフトされる。このようにして、シフ
トレジスタでは、信号伝送ｌ１１１−１にて搬送される
変調データ信号ＳＤ内の同期信号ＳＹＣの論理状態を順
次記憶する。シフトレジスタ１３３の３段によるそれぞ
れの出力信号であるＤ３〜Ｄ１は、アドレスデータＡＤ
（第４図＜１　＞参照）である。すなわち、低域通過形
濾波器１２９から出力される論理信号［５１２９の立下
り時点を基準にしてみると、時点ｔ、ｂまでのアドレス
は（１，０，１）である。

また時間（ｔ、ｂ、ｔ２ｂｌにおけるアドレスは（０，
１，１）であり、１Ｉｌｌ［ｊｐｂ、ｔａｂｌではアド
レスが（１，１，１＞であり、更に、時点ｔａｂ以降は
アドレスＡＤが（１，１，Ｏ）である。

今、時間［ｔ２１１３　］のアドレスデータＡＤは、（
１，０，１）であるから、制御部１１５のメモリ回路１
３５からは第１制御データ信号Ｇ１および第２制御デー
タ信号Ｇ２がともに１″で出力される（第４図（１）お
よび（Ｉｌ）参照）。

この場合、アンドゲート１４９の論理積出力信号１ｓ１
４９は０”であり、ゲートＲ１４１は開かないので受信
モードとはならない。他方、アンドゲート１４５の出力
論理積信号ＬＳ１４５は、ｕ　Ｉ　ＩＩとなるので、ゲ
ートＴ１４３が開いて送信可能状態となる。

この場合、アドレス（１，０，１）によって指定される
送信部１１１内におけるメモリ回路１５１の指定エリア
に２惇されているデータがパラレルデータＤＰ１５１と
なって出力される。

今、送信部１１７のメモリ回路１５１におけるアドレス
（１，０，１）に記憶されているデータが（０，１，０
，０）のパラレルデータであるものとする。前述の如く
、このアドレス（１，０゜１）が指定されることにより
当該メモリ回路１５１からデータ（０，１，Ｏ，Ｏ）が
読出されて、パラレルデータ信号ＤＰ１５１となってＰ
／Ｓ変換器１５３に並列に供給される。Ｐ／Ｓ変゛変器
換器１５３、りＯツク信号ＣＬＴに同期してシリアルデ
ータＤＳ１５３に変換する。変換後のシリアルデータ信
号ＤＳ１５３は、クロック信号ＣＬＴに応じて変調器１
５７によってパルス幅変調される。°゛１′″を表わす
広い幅のパルスと０″を表わす狭い幅のパルスとが時間
に対して直列に存在するシリアルデータ（１，０，０，
１＞のデータ信号ＤＴ（第４図（ｈ）参照）が、ゲート
Ｄ１４１およびゲートＡ１２３を介して信号伝送線１１
１に出力送信される。

このようにして、４ビツトのシリアルデータが出力され
た後、論理信号ＬＳＩ２９が立ち下がる一時点ｔ、ｂに
おいてシフトレジスタ１３３がその保持状態をシフトす
る。そのため、時間［ｔ２゜ｉ３１におけるＭ系列符号
信号Ｍの論理状態は１″であるから、シフトレジスタ１
３３に保持されるアドレスデータ（０３〜ＤＩ）は（０
，１゜１）となる。このようにして、次のタイムスロッ
トのアドレスデータが定まる。

また同様にして、時間［ｊ３．ｊ＜１におけるＭ系列符
号信号Ｍの論理状態は１″であるので、その間における
同期信号ＳＹＣの周波数はｆｌであるから、単安定マル
チバイブレータ１３１の出力信号ＬＳ１３１の立ち上が
りによってラッチ回路１２７のＱ出力信号Ｑ１２７の論
理状態は１″のままであり、低域通過形濾波器１２９の
出力論理信号ＬＳ１２９の立下り時点ｔ２ｂにおいてシ
フトレジスタ１３３がシフトするので、その出力信号０
３〜Ｄ１は（１，１，１）となる。これによって、次の
時間［ｊ　４１　ｔ５　］におけるアドレスデータＡＤ
が（１，１，１）として定まる。

次の時間［ｔａ、ｔｎ］におけるアドレスデータＡＤは
（０，１，１）であるから、制御部１１５のメモリ回路
１，５３からは、第１制御データ信号Ｇ１のみが０″と
なり、他の第２制御データ信号Ｇ２は＾インピーダンス
状態（ｌとなる。

２つのアンドゲート１４５および１４９はともに低論理
状態をとる論理信号ＬＳ１４５およびＬＳ１４９をそれ
ぞれ出力するので、ゲートＴ１４３およびゲートＲ１４
１は、ともに閉じることとなる。従って、本ステーショ
ンは送信も受信も行なわれない状態となる。

更に、時間［ｉ４．ｊ５１においてはアドレスデータＡ
Ｄが（１，１，１）となるので、メモリ回路１３５から
は第１制御データ信号Ｇ１が０″となり、第２制御デー
タ信号Ｇ２は“０″となる。

一方のアンドゲート１４５の論理出力信号ＬＳ１４５は
０″となるので、ゲートＴ１４３は閉じるが、他方のア
ンドゲート１４９の論理出力信号１８１４９は°１″と
なるので、ゲートＲ１４１は開くこととなる。そのため
、本ステーションでは送信が行なわれず、受信のみが行
なわれることとなる。この時間［ｊ４．ｊｓｌにおける
シリアルデータ列りは、第４図（ｈ）に示す如く、（１
゜０．０．１）であり、当該シリアルデータ列りを示す
データが信号伝送１１１１１からゲートＲ１４１を介し
て受信部１１９に供給される。その場合。

信号伝送線１１１における実際のデータは、第４図（ｅ
）に示す如く、変調データ信号ＳＤとなっているので、
制御部１１５における信号入出力線１２１を介して、ま
ず低域通過形濾波器１２９に供給され、しかる後、当該
濾波器１２５によって周波数１２以上がカットされた信
号８１２５（シリアルデータ列信号）となってゲートＲ
１４１に導入されるのである。

第１制御データ信号Ｇ１が“１　ｉ　ＩＴ、第２制御デ
ータ信号Ｇ２が０″をとることによってゲートＲ１４１
が開いているので、当該ゲートＲ１４１に供給されるシ
リアルデータ列信号５１２５が受信部１１９に導入され
る。このようにして、復調器１６１に順次導入されるシ
リアルデータ（１゜０．０．１）はパルス幅変調されて
いるので、ビット毎に’　１００１　”の論理状態をと
る受信データＤＲはＳ／Ｐ変換器１６３によってパラレ
ルデ−タＤＰＲに変換される。このとき、メモリ回路１
６５にはアドレス（１，１，１）が供給されているので
、当該アドレス（１，１，１）に対応するメモリエリア
に受信したデータが格納されることになる。

上述の如く、第１図に示したステーションにおいては、
アドレスが（１，１，１）のときに受信がなされ、（１
，０，１＞あるいは（１，１，０＞のときに送信がなさ
れる構成となっている。これに対応して、他のステーシ
ョンのうちの１ステーシヨンにおいてアドレスが（１，
１，１）のときに送信を行ない、（１，０，１＞あるい
はく１゜１．０）の場合に受信を行なうように各メモリ
回路１３１，１５１．１６５の設定を行なっておけば、
そのステーションと第１図に示すステーションとの間で
同期をとることができ、これら２つのステージ・コン間
でのデータの送受信が可能となる。

また、第１図に示したステーションにおいて、更に他の
アドレス、例えば（０，０，１）の場合に受信、またア
ドレスが（０，１，０）の場合に送信を行なうようにメ
モリ回路１３１にデータを設定しておき、これに対応し
て他のステーションのうち更に他のステーションにおい
てアドレスが（０，０，１）の場合に送信、（０，１，
０）の場合に受信を行なうように設定しておけば、その
ステーションと第１図に示すステーションとの間のデー
タの送受信が可能となる。このようにして、第１図に示
すステーションは、他のステーションのうち２つのステ
ーションとの間で所定のデータを衝突させることなく別
々に送受信が行なえる。

従って、上述の如く、他のステーションにおいても、互
いに送受信を行なおうとするステーション同士で共通す
るアドレスに対しては送受信の設定を行なえば、同期信
号ＳＹＣによって同期を取りつつアドレッシングが可能
となる。

更に、１つのステーションで異なる複数のデータを複数
のステーションに対して送受信することが可能である。

ところで、送信専用のステーションで良い場合には、受
信部１１９を除去する。また、受信専用のステーション
とする場合には、送信部１１７を取り去れば良い。

以上により、同期符号をシリアルデータとともに１本の
信号線で送受可能となる。また、Ｍ系列の周期性符号を
使っているので、受信側において、その多項式で同期符
号のシーケンスをチェックすることも可能となる。

なお、以上の説明にあっては、同期符号としてＭ系列符
号を使用したが、周期性を有する符号列としては、平方
剰余系列（Ｌ系列）、双子素数系列等もある。ただし、
これらはＭ系列に比べると発生多項式が複雑で、Ｍ系列
のように簡易なシフトレジスタと排他的論理和ゲートと
では実現できないので、実際的ではない。

また１Ｍ系列符号信号Ｍを２つの周波数ｆ１およびｆ２
と変調しており、その間を区別するために、時ｆｉｔ　
Ｆだけ０″となるように単安定マルチバイブレータ２２
５（第２図参照）を設けている。これによって、Ｍ系列
符号の論理レベルが同一レベルを持続しても各タイムス
ロットが識別できる。しかし、この時間ｔｐだけ各タイ
ムスロットにおいて占有されるので、その分伝送速度は
低下するといえる。

このような欠点を解消するための一例として、各タイム
スロットの識別用に別な周波数ｆａ（≠’ｌ＋≠ｆｚ）
の発振器を用意する。例えば、符号列が（１，１，１，
Ｏ，０，１，０，１，１＞と続く場合、同一符号が継続
する場合に周波数ｆ３を用いて、（ｆｌ、、ｆｌ、ｆｌ
、ｆ２．ｆｌ。

ｆｌ、ｆ２．ｆｌ、ｆａ）と周波数変調すれば良い。そ
の場合の同期符号発生器の構成としては、基準クロック
で規定される符号発生時ｔｉに、その符号レベルＭｉを
その都度記憶できる回路を設けておく。各）ロック毎に
て、１゛つ前の符号レベルＭｉ’−＋とじて比較して、
同一レベルならば周波数ｆ３を、異なるレベルならばそ
の符号レベルに従って周波数ｆ嘗　（“１″）あるいは
ｆ２　（“Ｏ”）を発生するようにすれば良い。アドレ
ス判定部である各ステーションの制御部１１５において
は、周波数ｆ３を受信した場合には、前のりロック時と
同一の論理レベルを出力するように、第１図に示す周波
数比較器１２３を構成すれば良い。

本実施例では、Ｍ系列符号信号Ｍを周波数変調するのに
発振器を複数としたが、例えば１つの電圧制御形発振器
を用いて、入力信号の電圧レベルによって発振周波数を
変えるようにしても良い。

（発明の効果）以上詳述した如く、本発明によれば、時系列符号に基づ
く各ビット情報に応じて周波数を変えた伝送管理信号と
、送受されるシリアルデータとが重畳されて、１本の共
通伝送線のみで各ステーション間のデータ授受が行なえ
るようにしたため、構成簡単かつ低廉なネットワークシ
ステムを実現することができ、効果的である。

【図面の簡単な説明】

第１図は本発明によるネットワークシステムの一実施例
における１ステーシヨンの構成および同期符号発生器の
構成を示すブロック図、第２図は第１図に示した同期符
号発生器の構成を具体的に示すブロック図、第３図（ａ
　）および（ｂ）は第２図に示した同期符号発生器の動
作を示す各部の信号波形図、第４図＜ａ　＞〜（１）は
第１図に示した本発明実施例の動作を説明するためのタ
イミング図、第５図は従来における複数のステーション
を１本の通信線によって結合するネットワークシステム
の構成を示す結線図、第６図は第５図に示すようなネッ
トワークシステムにおいて送受される信号のデータ列を
示す構成図、第７図は従来の２ＩＩ式におけるネットワ
ークシステムを示す構成ブロック図、第８図（ａ）〜（
Ｃ）は第７図に示すネットワークシステムにおけるＭ系
列同期符号信号を得る動作を示す信号タイミング図、第
９図は第７図に示すネットワークシステムに用いるＭ系
列同期符号の論理状態を説明するための論理状態図であ
る。１１１−・・信号伝送線１１３・・・同期符号発生器１１５・・・制御部１１７・・・送信部１１９・・・受信部１２３・・・周波数比較器１２５．１２９・・・低域通過形波波器１３３．２１１
・・・シフトレジスタ１４１．１４３・・・ゲート１３５．１５１．１６５・・・メモリ回路２１３・・・
排他的論理和ゲート２１５・・・基準クロック発生器２１７．２１９・・・発振器７０２・・・同期信号伝送線７０３・・・データ伝送線７０４・・・送信ステーション７０５・・・受信ステーションＭ・・・Ｍ系列符号信号ＳＹＣ・・・同期信号

Claims

【特許請求の範囲】

（１）１線式の共通伝送線に対して、複数のステーショ
ンを接続し、各ステーション相互間においてシリアルデ
ータの授受をなすように構成されたネットワークシステ
ムにおいて；所定の時系列符号に基づく各ビット情報を予め設定され
た同期タイミングでサイクリツクに発生し、前記各ビッ
ト情報に応じて周波数が変化している伝送管理用信号を
前記シリアルデータの授受がなされる前記共通伝送線に
重畳的に送出する伝送管理手段と；前記複数のステーションのそれぞれには、前記周波数が
変化している伝送管理用信号におけるビット情報の周波
数に応じて復調をなし、前記時系列符号の各ビット情報
のみを前記共通伝送線から抽出する符号列抽出手段と；前記抽出された各ビット情報でなる時系列信号に基づい
て、同期符号を再生する同期符号再生手段と；前記抽出された各ビット情報でなる時系列信号の中から
所定ビット長の時系列固有信号を判別する符号判別手段
とを備え；前記符号判別手段で所定の固有符号が判別されることを
条件として、前記再生された同期符号に基づいて、当該
ステーションにおけるシリアルデータ送受期間を決定す
るように構成したことを特徴とするネットワークシステ
ム。